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特開2024-136974半導体記憶装置および半導体記憶装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024136974

(43)【公開日】2024-10-04

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

H10B 43/50 20230101AFI20240927BHJP

H01L 27/00 20060101ALI20240927BHJP

H10B 43/20 20230101ALI20240927BHJP

H10B 43/23 20230101ALI20240927BHJP

H10B 43/27 20230101ALI20240927BHJP

H01L 21/336 20060101ALI20240927BHJP

【ＦＩ】

H10B43/50

H01L27/00 301C

H01L27/00 301B

H10B43/20

H10B43/23

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023048297

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001634

【氏名又は名称】弁理士法人志賀国際特許事務所

(72)【発明者】

【氏名】池戸昭仁

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP18

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083EP76

5F083ER02

5F083ER03

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA03

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA18

5F083PR03

5F083PR05

5F083PR21

5F083PR28

5F101BA42

5F101BA44

5F101BA46

5F101BB02

5F101BB08

5F101BC01

5F101BC02

5F101BC11

5F101BD16

5F101BD30

5F101BD34

5F101BH23

(57)【要約】

【課題】リプレース時に片持ち梁がたわむリスクを低減させることができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、第１半導体層と、第２半導体層と、第３半導体層と、第１絶縁層と、第１絶縁層の上方に設けられ、複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された積層体と、積層体を第１方向に貫通し、第４半導体層を含み、第４半導体層の側面が第２半導体層に接するピラーと、積層体を第１方向に貫通し、積層体を第１方向と交差する第２方向に分離し、第１方向、および第１方向および第２方向と交差する第３方向に延び、第１半導体層に達する分離部と、を有する。分離部は、下端が第１半導体層に達し、上端が第１半導体層の上面より上方に位置する第１部分と、第１部分の上方に位置する第２部分とを有し、第１部分の上端の第２方向の幅は、第２部分の下端の第２方向の幅よりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１半導体層と、
前記第１半導体層の上方に接して設けられた第２半導体層と、
前記第２半導体層の上方に接して設けられた第３半導体層と、
前記第３半導体層の上方に接して設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられ、複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された積層体と、
前記積層体を前記第１方向に貫通し、第４半導体層を含み、前記第４半導体層の側面が前記第２半導体層に接するピラーと、
前記積層体を前記第１方向に貫通し、前記積層体を前記第１方向と交差する第２方向に分離し、前記第１方向、および前記第１方向および前記第２方向と交差する第３方向に延び、前記第１半導体層に達する分離部と、
を有し、
前記分離部は、下端が前記第１半導体層に達し、上端が前記第１半導体層の上面より上方に位置する第１部分と、前記第１部分の上方に位置する第２部分とを有し、
前記第１部分の上端の前記第２方向の幅は、第２部分の下端の前記第２方向の幅よりも大きい、半導体記憶装置。

【請求項2】

前記第１部分と前記第２部分の境界は、前記積層体の下層から２番目の第２絶縁層と下層から３番目の第１導電層との境界に設けられる請求項１に記載の半導体記憶装置。

【請求項3】

前記分離部は、前記積層体を複数のブロックに分離する請求項１に記載の半導体記憶装置。

【請求項4】

第１半導体層を形成し、
前記第１半導体層上に第２半導体層を形成し、
前記第２半導体層上に第３半導体層を形成し、
前記第３半導体層上に第１絶縁層を形成し、
前記第１絶縁層上に複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された第１積層体を形成し、
前記第１積層体を前記第１方向に貫通し、前記第１積層体を前記第１方向と交差する第２方向に分離し、前記第１方向、および前記第１方向および前記第２方向と交差する第３方向に延び、下端が前記第１半導体層に達し、上端が前記第１半導体層の上面より上方に位置する第１スリットを形成し、
第１積層体上に複数の第２導電層と複数の第３絶縁層とが前記第１方向に交互に積層された第２積層体を形成し、
前記第１積層体及び前記第２積層体を前記第１方向に貫通し、前記第２半導体層に側面が接する第４半導体層を含むピラーを形成し、
前記第２積層体を前記第１方向に貫通し、前記第２方向に分離し、前記第３方向に延び、下端が前記第１スリットの上端に達し、下端の前記第２方向の幅が前記第１スリットの上端の前記第２方向の幅よりも小さい第２スリットを形成する、半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

半導体記憶装置の一種として、３次元のフラッシュメモリが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１６５１３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、リプレース時に片持ち梁がたわむリスクを低減させることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

本実施形態の半導体記憶装置は、第１半導体層と、第２半導体層と、第３半導体層と、第１絶縁層と、第１絶縁層の上方に設けられ、複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された積層体と、積層体を第１方向に貫通し、第４半導体層を含み、第４半導体層の側面が第２半導体層に接するピラーと、積層体を第１方向に貫通し、積層体を第１方向と交差する第２方向に分離し、第１方向、および第１方向および第２方向と交差する第３方向に延び、第１半導体層に達する分離部と、を有する。分離部は、下端が第１半導体層に達し、上端が第１半導体層の上面より上方に位置する第１部分と、第１部分の上方に位置する第２部分とを有し、第１部分の上端の第２方向の幅は、第２部分の下端の第２方向の幅よりも大きい。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体記憶装置１の断面図である。

【図2】メモリセル部分における柱状部ＣＬの模式的断面図である。

【図3】第１の実施形態の半導体装置における主要部の構成を説明する。

【図4】第１の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【図5】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図6】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図7】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図8】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図9】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図10】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図11】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図12】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図13】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図14】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図15】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図16】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図17】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図18】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図19】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図20】第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図21】第２の実施形態の主要部の構成を示すＹ方向に沿った断面図である。

【図22】第２の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【図23】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図24】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図25】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図26】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図27】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図28】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図29】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図30】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図31】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図32】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図33】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図34】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図35】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図36】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図37】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図38】第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図39】第３の実施形態の主要部の構成を示すＹ方向に沿った断面図である。

【図40】第３の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【図41】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図42】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図43】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図44】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図45】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図46】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図47】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図48】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図49】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図50】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図51】第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【図52】ショット領域の一例を示す図である。

【図53】犠牲層パターンのマークの一例を示す断面図である。

【図54】スリットＳＴのパターンのマークの一例を示す断面図である。

【発明を実施するための形態】

【0007】

（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置１の断面図である。
以下、後述する積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと直交する１つの方向をＸ方向とする。

【0008】

図１に示すように、半導体記憶装置１は、メモリチップ２と、コントローラチップ３とを備える。メモリチップ２とコントローラチップ３とは、貼合面Ｂにおいて貼合されており、貼合面Ｂにおいて接合された貼合電極Ｐ１と貼合電極Ｐ２、および貼合電極Ｐ１と貼合電極Ｐ２に接続された配線を介して互いに電気的に接続されている。図１は、コントローラチップ３の上面上にメモリチップ２が搭載された状態を示している。

【0009】

コントローラチップ３は、基板１１と、処理回路１２と、ビア１３と、配線１４と、貼合電極Ｐ２と、層間絶縁膜１５とを備える。

【0010】

基板１１は、例えば、シリコン基板等の半導体基板である。処理回路１２は、基板１１上に設けられたトランジスタを備える。処理回路１２は、トランジスタ以外に、さらに基板１１上に設けられた抵抗素子、容量素子等の半導体素子を備えても良い。

【0011】

ビア１３は、処理回路１２と配線１４との間、及び、配線１４と貼合電極Ｐ２との間を電気的に接続する。配線１４と貼合電極Ｐ２は、層間絶縁膜１５内において多層配線構造を構成する。貼合電極Ｐ２は、層間絶縁膜１５内に埋め込まれている。貼合電極Ｐ２の表面の少なくとも一部は、層間絶縁膜１５の表面にほぼ面一に露出されている。配線１４と貼合電極Ｐ２は、処理回路１２等に電気的に接続される。ビア１３、配線１４及び貼合電極Ｐ２には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜１５は、処理回路１２、ビア１３、及び配線１４を被覆し保護する。層間絶縁膜１５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0012】

メモリチップ２は、積層体２０と、柱状部ＣＬと、スリットＳＴと、ソース層ＳＬと、層間絶縁膜２１と、コンタクト２２と、絶縁膜２３と、配線２４と、絶縁膜２５と、ビア２６と、配線２７とを備えている。

【0013】

積層体２０は、処理回路１２の上方に設けられており、基板１１に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って交互に積層された複数の電極膜２０ａおよび複数の絶縁膜２０ｂを備える。電極膜２０ａには、例えば、タングステン等の導電性金属が用いられる。絶縁膜２０ｂには、例えば、シリコン酸化物等の絶縁膜が用いられる。絶縁膜２０ｂは、電極膜２０ａ同士を絶縁する。即ち、複数の電極膜２０ａは、相互に絶縁状態で積層されている。電極膜２０ａおよび絶縁膜２０ｂのそれぞれの積層数は、任意である。絶縁膜２０ｂは、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0014】

なお、図１において、２ｓは、各電極膜２０ａにコンタクトを接続するために設けられた電極膜２０ａの階段部分である。また、メモリチップ２は、ソースコンタクトＳＣを有する。ソースコンタクトＳＣの一端は、ソース層ＳＬに電気的に接続され、他端は、貼合電極Ｐ１に電気的に接続されている。

【0015】

積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２０ａは、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２０ａは、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＴのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の下部領域に設けられる。下部領域は、積層体２０の、コントローラチップ３に近い側の領域を指し、上部領域は、積層体２０の、コントローラチップ３から遠い側（コンタクト２２と絶縁膜２５に近い側）の領域を指す。

【0016】

上述したように、半導体記憶装置１は、ソース側選択トランジスタＳＴ２とドレイン側選択トランジスタＳＴ１との間に直列に接続された複数のメモリセルＭＴを有する。ＮＡＮＤストリングＮＳは、ソース側選択トランジスタＳＴ２、メモリセルＭＴ及びドレイン側選択トランジスタＳＴ１が直列に接続された構造を有する。ＮＡＮＤストリングＮＳは、例えば、ビア２６を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｙ方向に延在している配線２７である。

【0017】

複数の柱状部ＣＬが、積層体２０内に設けられている。柱状部ＣＬは、積層体２０内において、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２６からソース層ＳＬまで設けられている。尚、本実施形態において、柱状部ＣＬは、高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状部ＣＬは、１段であってもよい。ソース側選択トランジスタＳＴ２及びドレイン側選択トランジスタは、柱状部ＣＬの一部を含む。

【0018】

図２は、メモリセル部分における柱状部ＣＬの模式的断面図である。複数の柱状部ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディＭＢ、メモリ膜ＭＭ及びコア層ＭＣを含む。柱状部ＣＬは、その中心部に設けられたコア層ＭＣ、該コア層ＭＣの周囲に設けられた半導体ボディ（半導体部材）ＭＢ、および、該半導体ボディＭＢの周囲に設けられたメモリ膜（電荷蓄積部材）ＭＭを含む。半導体ボディＭＢは、ソース層ＳＬと電気的に接続されている。メモリ膜ＭＭは、半導体ボディＭＢと電極膜２０ａとの間に設けられ、例えば、外側から、トンネル絶縁膜、電荷捕獲膜、およびブロック絶縁膜を含む積層である。Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。

【0019】

図１に戻り、積層体２０内には、複数のスリットＳＴが設けられている。スリットＳＴは、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ内には、シリコン酸化物等の絶縁材料が充填されており、絶縁材料は板状に構成される。積層体２０は、スリットＳＴにより、ブロックＢＬＫ毎に分断されている。スリットＳＴは、積層体２０の電極膜２０ａを電気的に分断している。隣接する２つのスリットＳＴが１つのブロックＢＬＫを挟むように、複数のスリットＳＴが形成されている。

【0020】

次に、図３を用いて、第１の実施形態の半導体装置における主要部の構成を説明する。図３は、実施形態の主要部の構成を示すＹ方向に沿った断面図である。ここでは、説明のために、スリットＳＴとメモリピラーＭＰを示す。図４は、第１の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【0021】

シリコン基板１０上には絶縁層３１が設けられる。絶縁層３１は、例えばシリコン酸化層を含む。

【0022】

絶縁層３１上には複数の導電層３２、３３、３４及び３５が設けられる。具体的には、絶縁層３１上に導電層３２が設けられる。導電層３２上に導電層３３が設けられる。導電層３３上に導電層３４が設けられる。さらに、導電層３４上に導電層３５が設けられる。導電層３２、３３、３４及び３５は、ソース線ＳＬとして機能する。

【0023】

導電層３２は、金属を含む、例えばタングステンシリサイド（ＷＳｉ）により形成される。なお、導電層３２を設けない構成としてもよい。導電層３３及び３４は、例えば不純物が添加された多結晶シリコン層を含む。不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。導電層３５は、例えば不純物が添加されていない多結晶シリコン層を含む。

【0024】

導電層３５上には絶縁層３６が設けられる。絶縁層３６は、例えばシリコン酸化層を含む。

【0025】

絶縁層３６上には積層体２０を構成する複数の電極膜２０ａおよび複数の絶縁膜２０ｂが交互に積層される。電極膜２０ａは、例えばタングステン（Ｗ）を含む。絶縁膜２０ｂは、例えばシリコン酸化膜を含む。電極膜２０ａ上には、絶縁層３７が設けられる。絶縁層３７上には、絶縁層３８が設けられる。絶縁層３７及び３８は、例えばシリコン酸化膜を含む。

【0026】

導電層３３～３５、複数の電極膜２０ａ、複数の絶縁膜２０ｂ、及び、絶縁層３７内には、メモリピラーＭＰが設けられる。メモリピラーＭＰは、シリコン基板１０面に直交するＺ方向に延伸した柱状構造を有する。

【0027】

スリットＳＴは、メモリセルアレイの積層体２０をブロック単位に電気的に分離する。スリットＳＴは、導電層３３～３５、絶縁層３６、積層体２０、及び、絶縁層３７内に設けられる。スリットＳＴは、Ｘ方向およびＺ方向に延伸した板状構造を有する。

【0028】

スリットＳＴは、第１形状（第１部分）Ｓ１と、第１形状Ｓ１上に設けられた第２形状（第２部分）Ｓ２とを持つ２段形状を有する。第１形状Ｓ１は、導電層３３、３４、３５、絶縁層３６、及び、下から２段目の絶縁膜２０ｂ内に設けられる。第１形状Ｓ１は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。第１形状Ｓ１は、導電層３５内から上の幅が導電層３５内から下の幅より大きい。

【0029】

第２形状Ｓ２は、２段目の絶縁膜２０ｂよりも上の電極膜２０ａ、の絶縁膜２０ｂ、及び絶縁層３７内に設けられる。第２形状Ｓ２は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。さらに、第１形状Ｓ１の上面の幅は、第２形状Ｓ２の下面の幅より大きい。

【0030】

第１形状Ｓ１と第２形状Ｓ２との境界は、下から２番目の絶縁膜２０ｂと下から３番目の電極膜２０ａとの境界（あるいは間）に存在する。第１形状Ｓ１及び第２形状Ｓ２は、例えばシリコン酸化層等の絶縁層を含む。

【0031】

メモリピラーＭＰおよびスリットＳＴは、下層に進むに従い先細りの形状を有する。そのため、下層の片持ち梁の長さが上層の片持ち梁の長さより長くなってしまうため、リプレース時に片持ち梁がたわむことがある。

【0032】

本実施形態では、スリット拡幅部を構成する第１形状Ｓ１の幅を第２形状の幅よりも大きくすることで、下層の片持ち梁の長さが短くし、リプレース時に片持ち梁がたわむリスクを低減している。

【0033】

なお、図４に示すように、絶縁層３８、絶縁層３７、スリットＳＴの内部および底部を貫通して導電層３３に達する導電膜を埋め込んで配線ＬＩを形成し、ソース線ＳＬ（導電層３２、３３、３４及び３５）に対して電圧を供給するようにしてもよい。

【0034】

次に、第１の実施形態にかかる半導体装置の製造方法について、図５～図２０を用いて説明する。図５～図２０は、第１の実施形態の半導体装置の製造工程の一例を示す断面図である。

【0035】

まず、図５に示すように、半導体基板８０の上面に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）技術などを用いて、シリコン酸化膜８１、タングステンシリサイド膜８２、ポリシリコン膜８３、シリコン酸化膜８４a、ポリシリコン膜（または窒化シリコン膜）８５、シリコン酸化膜８４ｂ、ポリシリコン膜８６、シリコン酸化膜８７を、順に成膜する。続いて、シリコン酸化膜８７の上面に、ＣＶＤ技術などを用いて、シリコン窒化膜８８とシリコン酸化膜８９とを交互に成膜する。図５では、一例として、シリコン窒化膜８８とシリコン酸化膜８９とからなる積層膜を、２層形成した構造を示している。なお、積層膜は３層以上であってもよい。

【0036】

続いて、図６に示すように、最上層のシリコン酸化膜８９の上面に、エッチングマスク膜９０を形成する。エッチングマスク膜９０は、例えば、アモルファスカーボン膜である。フォトリソグラフィ技術と、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用い、スリット拡幅部（第１形状Ｓ１）が形成される領域のエッチングマスク膜９０を選択的に除去する。なお、エッチングマスク膜９０は、レジスト膜であってもよい。エッチングマスク膜９０がレジスト膜である場合、フォトリソグラフィ技術のみを用いて、エッチングマスク膜９０を形成する。例えば、最上層のシリコン酸化膜８９の表面に、レジストをスピンコート法などによって塗布し、プリベーク後、露光技術を用いてレジストにスリット拡幅部のパターンを転写する。現像液に浸透させて、スリット拡幅部用溝が形成される領域のレジストを除去し、エッチングマスク膜９０を形成する。このとき、開口部の幅は、後に形成されるスリットＳＴの幅よりも広く形成される。

【0037】

続いて、異方性エッチング技術を用い、エッチングマスク膜９０の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン窒化膜８８とシリコン酸化膜８９からなる積層膜、シリコン酸化膜８７、及び、ポリシリコン膜８６を順にエッチングする。このとき、ポリシリコン膜８６は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口の底面にポリシリコン膜８６を露出させる。上述のエッチングが終了したら、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜９０を除去する（図７）。このエッチングにより、スリット拡幅部用溝が形成される。

【0038】

次に、ＣＶＤ技術などを用いて、半導体基板８０の上方全面にシリコン窒化膜９１を成膜する。続いて、異方性エッチング技術やＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術などを用い、シリコン酸化膜８９をストッパーとしてシリコン窒化膜９１をエッチングする。エッチングにより、シリコン酸化膜８９（シリコン酸化膜８９が複数層形成されている場合は、最上層のシリコン酸化膜８９）の上面位置より上方のシリコン窒化膜９１を除去し、図８に示すように、スリット拡幅部用溝内にシリコン窒化膜９１を埋め込む。

【0039】

続いて、ＣＶＤ技術などを用いて、シリコン窒化膜８８とシリコン酸化膜８９とを交互に成膜する。図９では、一例として、シリコン窒化膜８８とシリコン酸化膜８９とからなる積層膜を、５層形成した構造を示している。さらに、ＣＶＤ技術などを用いて、シリコン酸化膜９２を成膜する。そして、フォトリソグラフィ技術を用い、メモリホールＭＨ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてメモリホールＭＨを形成する。具体的には、まず、図示しないエッチングマスク膜の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン酸化膜９２、シリコン窒化膜８８とシリコン酸化膜８９とからなる複数の積層膜、シリコン酸化膜８７、ポリシリコン膜８６、シリコン酸化膜８４ｂ、ポリシリコン膜８５、シリコン酸化膜８４ａ、ポリシリコン膜８３を、順にエッチングする。このとき、ポリシリコン膜８３は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口部の底面にポリシリコン膜８３を露出させる。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する。

【0040】

次に、メモリホールＭＨ内に、メモリピラーＭＰを形成する。メモリピラーＭＰは、メモリ膜９３、チャネルボディ膜９４、コア絶縁膜９５により構成される。まず、ＡＬＤ（ＡｔｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法などを用いて、シリコン酸化膜（ブロック絶縁膜）、シリコン窒化膜（チャージトラップ膜）、シリコン酸化膜（トンネル絶縁膜）、を順に成膜する。これらの３つの膜によりメモリ膜９３が形成される。さらに、ＡＬＤ法などを用いて、ポリシリコン膜（チャネルボディ膜９４）、シリコン酸化膜（コア絶縁膜９５）を順に成膜する。異方性エッチング技術やＣＭＰ技術などを用い、シリコン酸化膜９２をストッパーとしてこれらの膜をエッチングする。エッチングにより、シリコン酸化膜９２の上面位置より上方の膜を除去し、図９に示すように、メモリホールＭＨ内にメモリピラーＭＰを形成する。

【0041】

続いて、フォトリソグラフィ技術を用い、スリットＳＴ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてスリットＳＴを形成する。このとき、開口部の幅は、スリット拡幅部用溝の幅よりも狭く形成される。スリットＳＴの形成は、２段階に分けて行う。まず、１段階目のエッチングとして、開口部から露出している領域を、下方に向かってポリシリコン膜８６の途中までエッチングする。すなわち、シリコン酸化膜９２、シリコン窒化膜８８とシリコン酸化膜８９とからなる複数の積層膜、シリコン窒化膜９１、ポリシリコン膜８６を、順にエッチングする。このとき、ポリシリコン膜８６は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口部の底面にポリシリコン膜８６を露出させる（図１０）。

【0042】

なお、図９では図示を省略したが、スリットＳＴを形成する前に、不図示のシリコン酸化膜をシリコン酸化膜９２およびメモリピラーＭＰを覆うように成膜する。これにより、形成したスリットＳＴを介してポリシリコン膜（または窒化シリコン膜）８５を除去する薬液によって、メモリピラーＭＰを構成するポリシリコン膜（または窒化シリコン膜）が侵されることを防ぐことができる。なお、他の実施形態でも、同様に、シリコン酸化膜の成膜について図示が省略されている。

【0043】

続いて、２段階目のエッチングとして、開口部から露出している領域を、さらに下方に向かってエッチングする。すなわち、ポリシリコン膜８５をストッパーとして、ポリシリコン膜８６と、シリコン酸化膜８４ｂとをエッチングする。このエッチングにより、開口部の底面にポリシリコン膜８５を露出させる。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する（図１１）。

【0044】

【0045】

続いて、薬液などを用いた等方性エッチング技術などにより、ポリシリコン膜８５をエッチングする（図１３）。これにより、ポリシリコン膜８５が除去された空洞部分に、メモリピラーＭＰの外側壁の一部が露出する。引き続き、薬液などを用いた等方性エッチングにより、ポリシリコン膜８５が除去された空洞部分に露出しているメモリ膜９３と、シリコン酸化膜８４ａ、８４ｂを除去する。これにより、メモリ膜９３の一部が除去されて、チャネルボディ膜９４が空洞部分に露出する（図１４）。なお、スリットＳＴの側面に形成されたシリコン窒化膜９６は、メモリ膜９３をエッチングする際に、スリットＳＴの側方に積層されているシリコン酸化膜８７、８９、９２がエッチングされるのを防止する。

【0046】

次に、ＣＶＤ技術などを用いて、ポリシリコン膜８５が除去された空洞部分にポリシリコン膜９７を充填する。これにより、タングステンシリサイド膜８２、ポリシリコン膜８３、ポリシリコン膜９７、ポリシリコン膜８６、の４層の導電膜が積層される。これらの導電膜層は、ソース線ＳＬとして機能する。また、ポリシリコン膜９７を充填することによって、ソース線ＳＬとチャネルボディ膜９４とが電気的に接続される。引き続き、異方性エッチング技術などを用いて全面をエッチバックし、シリコン酸化膜９２の表面やスリットＳＴ内に成膜されたポリシリコン膜８５を除去する。このエッチバック処理により、スリットＳＴ下方のポリシリコン膜８３も一部除去される。すなわち、ポリシリコン膜８３のハーフエッチングにより、スリットＳＴの底面および底面近傍の側面からポリシリコン膜８３が露出する（図１５）。

【0047】

次に、熱酸化処理により、スリットＳＴの内壁（底面や側面）に露出しているポリシリコン膜８３、９７、８６の表面に熱酸化膜９８を形成する（図１６）。引き続き、薬液などを用いた等方性エッチング技術により、シリコン窒化膜を選択的に除去する。この等方性エッチングにより、スリットＳＴの側面に形成されたシリコン窒化膜９６が除去される。また、拡幅部のシリコン窒化膜９１も除去される。さらに、スリットＳＴの側面に露出したシリコン窒化膜８８が除去される。これにより、スリットＳＴの内部、及び、シリコン酸化膜８７、８９、９２に上下を挟まれた領域に、空洞部分が形成される（図１７）。

【0048】

続いて、ＣＶＤ技術などを用いて、シリコン窒化膜８８が除去された空洞部分にタングステン膜などの導電膜９９を充填する。この導電膜９９は、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、ワード線ＷＬとして機能する。引き続き、異方性エッチング技術などを用いて全面をエッチバックし、シリコン酸化膜９２の表面やスリットＳＴ内に成膜された導電膜９９を除去する（図１８）。

【0049】

続いて、ＣＶＤ法などを用いてシリコン酸化膜１０１を成膜する。引き続き、ＣＭＰ技術などを用い、シリコン酸化膜１０１をエッチングする。これにより、スリットＳＴ内にシリコン酸化膜１０１を埋め込む。最後に、ＣＶＤ法などを用いて、半導体基板８０の上方全面にシリコン酸化膜１０２を成膜してメモリピラーＭＰの上面を絶縁膜で覆い、スリットＳＴの形成を終了する（図１９）。以上の手順を実行することにより、図３に示す構造が形成される。

【0050】

なお、シリコン酸化膜１０２より上方に形成される図示しない配線から、ソース線ＳＬに対して電圧を供給する配線ＬＩを形成する場合、フォトリソグラフィ技術およびエッチング技術などを用いて、シリコン酸化膜１０２およびスリットＳＴ内のシリコン酸化膜１０１を貫通し、スリットＳＴ底部のポリシリコン膜８３に達する溝を形成する。当該溝内に導電膜を埋め込んで配線ＬＩを形成する（図２０）。以上の手順を実行することにより、図４に示す構造が形成される。

【0051】

（第２の実施形態）
次に、図２１を用いて、第２の実施形態の半導体装置における主要部の構成を説明する。図２１は、第２の実施形態の主要部の構成を示すＹ方向に沿った断面図である。図２２は、第２の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【0052】

第２の実施形態では、スリットＳＴの第１形状Ｓ１の形状が第１の実施形態と異なる。図２１に示すように、第１形状Ｓ１は、導電層３３、３４、３５、絶縁層３６、及び、下から２段目の絶縁膜２０ｂ内に設けられる。第１形状Ｓ１は、上層から下層に進むに従い徐々に先細る形状を有する。その他の構造は第１の実施形態と同様である。

【0053】

なお、図２１に示すように、絶縁層３８、絶縁層３７、スリットＳＴの内部および底部を貫通して導電層３３に達する導電膜を埋め込んで配線ＬＩを形成し、ソース線ＳＬ（導電層３２、３３、３４及び３５）に対して電圧を供給するようにしてもよい。

【0054】

次に、第２の実施形態にかかる半導体装置の製造方法について、図２３～図３８を用いて説明する。図２３～図３８は、第２の実施形態の半導体装置の製造工程の一例を示す断面図である。

【0055】

まず、図２３に示すように、半導体基板８０の上面に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）技術などを用いて、シリコン酸化膜８１、タングステンシリサイド膜８２、ポリシリコン膜８３、シリコン酸化膜８４a、ポリシリコン膜８５、シリコン酸化膜８４ｂ、ポリシリコン膜８６、シリコン酸化膜８７を、順に成膜する。続いて、シリコン酸化膜８７の上面に、ＣＶＤ技術などを用いて、シリコン窒化膜８８とシリコン酸化膜８９とを交互に成膜する。図２３では、一例として、シリコン窒化膜８８とシリコン酸化膜８９とからなる積層膜を、２層形成した構造を示している。なお、積層膜は３層以上であってもよい。

【0056】

続いて、図２４に示すように、最上層のシリコン酸化膜８９の上面に、エッチングマスク膜９０を形成する。エッチングマスク膜９０は、例えば、アモルファスカーボン膜である。フォトリソグラフィ技術と、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用い、スリット拡幅部が形成される領域のエッチングマスク膜９０を選択的に除去する。なお、エッチングマスク膜９０は、レジスト膜であってもよい。エッチングマスク膜９０がレジスト膜である場合、フォトリソグラフィ技術のみを用いて、エッチングマスク膜９０を形成する。例えば、最上層のシリコン酸化膜８９の表面に、レジストをスピンコート法などによって塗布し、プリベーク後、露光技術を用いてレジストにスリット拡幅部（第１形状Ｓ１）のパターンを転写する。現像液に浸透させて、スリット拡幅部用溝が形成される領域のレジストを除去し、エッチングマスク膜９０を形成する。このとき、開口部の幅は、後に形成されるスリットＳＴの幅よりも広く形成される。

【0057】

続いて、異方性エッチング技術を用い、エッチングマスク膜９０の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン窒化膜８８とシリコン酸化膜８９からなる積層膜、シリコン酸化膜８７、及び、ポリシリコン膜８６を順にエッチングする。このとき、ポリシリコン膜８６は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口の底面にポリシリコン膜８６を露出させる。上述のエッチングが終了したら、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜９０を除去する（図２５）。このエッチングにより、スリット拡幅部用溝が形成される。

【0058】

次に、ＣＶＤ技術などを用いて、半導体基板８０の上方全面にシリコン窒化膜９１を成膜する。続いて、異方性エッチング技術やＣＭＰ技術などを用い、シリコン酸化膜８９をストッパーとしてシリコン窒化膜９１をエッチングする。エッチングにより、シリコン酸化膜８９（シリコン酸化膜８９が複数層形成されている場合は、最上層のシリコン酸化膜８９）の上面位置より上方のシリコン窒化膜９１を除去し、図２６に示すように、スリット拡幅部用溝内にポリシリコン膜１１１を埋め込む。なお、ポリシリコン膜１１１に代えてタングステン膜をスリット拡幅部用溝内に埋め込むようにしてもよい。

【0059】

続いて、ＣＶＤ技術などを用いて、シリコン窒化膜８８とシリコン酸化膜８９とを交互に成膜する。図２７では、一例として、シリコン窒化膜８８とシリコン酸化膜８９とからなる積層膜を、５層形成した構造を示している。さらに、ＣＶＤ技術などを用いて、シリコン酸化膜９２を成膜する。そして、フォトリソグラフィ技術を用い、メモリホールＭＨ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてメモリホールＭＨを形成する。具体的には、まず、図示しないエッチングマスク膜の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン酸化膜９２、シリコン窒化膜８８とシリコン酸化膜８９とからなる複数の積層膜、シリコン酸化膜８７、ポリシリコン膜８６、シリコン酸化膜８４ｂ、ポリシリコン膜８５、シリコン酸化膜８４ａ、ポリシリコン膜８３を、順にエッチングする。このとき、ポリシリコン膜８３は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口部の底面にポリシリコン膜８３を露出させる。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する。

【0060】

次に、メモリホールＭＨ内に、メモリピラーＭＰを形成する。メモリピラーＭＰは、メモリ膜９３、チャネルボディ膜９４、コア絶縁膜９５により構成される。まず、ＡＬＤ（ＡｔｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法などを用いて、シリコン酸化膜（ブロック絶縁膜）、シリコン窒化膜（チャージトラップ膜）、シリコン酸化膜（トンネル絶縁膜）、を順に成膜する。これらの３つの膜によりメモリ膜９３が形成される。さらに、ＡＬＤ法などを用いて、ポリシリコン膜（チャネルボディ膜９４）、シリコン酸化膜（コア絶縁膜９５）を順に成膜する。異方性エッチング技術やＣＭＰ技術などを用い、シリコン酸化膜９２をストッパーとしてこれらの膜をエッチングする。エッチングにより、シリコン酸化膜９２の上面位置より上方の膜を除去し、図２７に示すように、メモリホールＭＨ内にメモリピラーＭＰを形成する。

【0061】

続いて、フォトリソグラフィ技術を用い、スリットＳＴ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてスリットＳＴを形成する。このとき、開口部の幅は、スリット拡幅部用溝の幅よりも狭く形成される。スリットＳＴの形成は、開口部から露出している領域を、ポリシリコン膜１１１の上面（拡幅部の表面）までエッチングする。すなわち、シリコン酸化膜９２、シリコン窒化膜８８とシリコン酸化膜８９とからなる複数の積層膜を、順にエッチングする。このエッチングにより、開口部の底面にポリシリコン膜１１１を露出させる。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する（図２８）。

【0062】

続いて、薬液などを用いた等方性エッチング技術などにより、ポリシリコン膜１１１をエッチングする（図２９）。

【0063】

次に、ＣＶＤ法などを用いて、半導体基板８０上方の露出している面の全面にシリコン窒化膜９６を成膜する。すなわち、シリコン酸化膜９２の上面と、スリットＳＴの側面及び底面に、シリコン窒化膜９６が形成される。引き続き、異方性エッチング技術を用いてシリコン窒化膜９６をエッチバックする。これにより、シリコン酸化膜９２の上面とスリットＳＴの底面のシリコン窒化膜９６を選択的に除去し、スリットＳＴ側面のシリコン窒化膜９６を残すことができる。続いて、セルフアラインの異方性エッチング技術などにより、スリットＳＴの底面のシリコン酸化膜８４ｂを除去する（図３０）。なお、上記エッチバック時にオーバーエッチングを行い、シリコン窒化膜９６とシリコン酸化膜８４ｂを連続的に除去してもよい。

【0064】

続いて、薬液などを用いた等方性エッチング技術などにより、ポリシリコン膜８５をエッチングする（図３１）。これにより、ポリシリコン膜８５が除去された空洞部分に、メモリピラーＭＰの外側壁の一部が露出する。引き続き、薬液などを用いた等方性エッチングにより、ポリシリコン膜８５が除去された空洞部分に露出しているメモリ膜９３と、シリコン酸化膜８４ａ、８４ｂを除去する。これにより、メモリ膜９３の一部が除去されて、チャネルボディ膜９４が空洞部分に露出する（図３２）。なお、スリットＳＴの側面に形成されたシリコン窒化膜９６は、メモリ膜９３をエッチングする際に、スリットＳＴの側方に積層されているシリコン酸化膜８７、８９、９２がエッチングされるのを防止する。

【0065】

【0066】

次に、熱酸化処理により、スリットＳＴの内壁（底面や側面）に露出しているポリシリコン膜８３、９７、８６の表面に熱酸化膜９８を形成する（図３４）。引き続き、薬液などを用いた等方性エッチング技術により、シリコン窒化膜を選択的に除去する。この等方性エッチングにより、スリットＳＴの側面に形成されたシリコン窒化膜９６が除去される。また、拡幅部のシリコン窒化膜９１も除去される。さらに、スリットＳＴの側面に露出したシリコン窒化膜８８が除去される。これにより、スリットＳＴの内部、及び、シリコン酸化膜８７、８９、９２に上下を挟まれた領域に、空洞部分が形成される（図３５）。

【0067】

【0068】

続いて、ＣＶＤ法などを用いてシリコン酸化膜１０１を成膜する。引き続き、ＣＭＰ技術などを用い、シリコン酸化膜１０１をエッチングする。これにより、スリットＳＴ内にシリコン酸化膜１０１を埋め込む。最後に、ＣＶＤ法などを用いて、半導体基板８０の上方全面にシリコン酸化膜１０２を成膜してメモリピラーＭＰの上面を絶縁膜で覆い、スリットＳＴの形成を終了する（図３７）。以上の手順を実行することにより、図２１に示す構造が形成される。

【0069】

なお、シリコン酸化膜１０２より上方に形成される図示しない配線から、ソース線ＳＬに対して電圧を供給する配線ＬＩを形成する場合、フォトリソグラフィ技術およびエッチング技術などを用いて、シリコン酸化膜１０２およびスリットＳＴ内のシリコン酸化膜１０１を貫通し、スリットＳＴ底部のポリシリコン膜８３に達する溝を形成する。当該溝内に導電膜を埋め込んで配線ＬＩを形成する（図３８）。以上の手順を実行することにより、図２２に示す構造が形成される。

【0070】

（第３の実施形態）
次に、図３９を用いて、第３の実施形態の半導体装置における主要部の構成を説明する。図３９は、第３の実施形態の主要部の構成を示すＹ方向に沿った断面図である。図４０は、第３の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。

【0071】

絶縁層４１上には、導電層４２が設けられる。導電層４２上には、絶縁層４３が設けられる。絶縁層４３上には積層体２０を構成する複数の電極膜２０ａおよび複数の絶縁膜２０ｂが交互に積層される。絶縁膜２０ａ上には絶縁層４４が設けられる。

【0072】

絶縁層４３、複数の電極膜２０ａ、複数の絶縁膜２０ｂ、及び、絶縁層４４内には、メモリピラーＭＰが設けられる。メモリピラーＭＰは、絶縁層４１面に直交するＺ方向に延伸した柱状構造を有する。メモリピラーＭＰのチャネルボディ膜の一部は、絶縁層４３から突出（露出）させ、導電層４２に接続される。

【0073】

スリットＳＴは、絶縁層４３、積層体２０、及び、絶縁層４４内に設けられる。スリットＳＴは、第１形状Ｓ１と、第１形状Ｓ１上に設けられた第２形状Ｓ２とを持つ２段形状を有する。

【0074】

第１形状Ｓ１は、絶縁層４３及び下から２段目の絶縁膜２０ｂ内に設けられる。第１形状Ｓ１は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。

【0075】

第２形状Ｓ２は、２段目の絶縁膜２０ｂよりも上の電極膜２０ａ、の絶縁膜２０ｂ、及び絶縁層４４内に設けられる。第２形状Ｓ２は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。さらに、第１形状Ｓ１の上面の幅は、第２形状Ｓ２の下面の幅より大きい。

【0076】

【0077】

スリットＳＴは、第１形状Ｓ１と、第１形状Ｓ１上に設けられた第２形状Ｓ２とを持つ２段形状を有する。第１形状Ｓ１は、導電層３３、３４、３５、絶縁層３６、及び、下から２段目の絶縁膜２０ｂ内に設けられる。第１形状Ｓ１は、Ｙ方向に沿った断面において、上面の幅が底面（あるいは下面）の幅より大きい。第１形状Ｓ１は、導電層３５内から上の幅が導電層３５内から下の幅より大きい。

【0078】

【0079】

【0080】

このような構造により、第１の実施形態と同様に、スリット拡幅部を構成する第１形状Ｓ１の幅を第２形状の幅よりも大きくすることで、下層の片持ち梁の長さが短くし、リプレース時に片持ち梁がたわむリスクを低減している。

【0081】

次に、第３の実施形態にかかる半導体装置の製造方法について、図４１～図５１を用いて説明する。図４１～図５１は、第３の実施形態の半導体装置の製造工程の一例を示す断面図である。

【0082】

まず、図４１に示すように、半導体基板８０の上面に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）技術などを用いて、シリコン酸化膜１２１を成膜する。続いて、シリコン酸化膜１２１の上面に、ＣＶＤ技術などを用いて、シリコン窒化膜１２２とシリコン酸化膜１２３とを交互に成膜する。図４１では、一例として、シリコン窒化膜１２２とシリコン酸化膜１２３とからなる積層膜を、２層形成した構造を示している。なお、積層膜は３層以上であってもよい。

【0083】

続いて、図４２に示すように、最上層のシリコン酸化膜１２３の上面に、エッチングマスク膜１２４を形成する。エッチングマスク膜１２４は、例えば、アモルファスカーボン膜である。フォトリソグラフィ技術と、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用い、スリット拡幅部（第１形状Ｓ１）が形成される領域のエッチングマスク膜１２４を選択的に除去する。なお、エッチングマスク膜１２４は、レジスト膜であってもよい。エッチングマスク膜１２４がレジスト膜である場合、フォトリソグラフィ技術のみを用いて、エッチングマスク膜１２４を形成する。例えば、最上層のシリコン酸化膜１２３の表面に、レジストをスピンコート法などによって塗布し、プリベーク後、露光技術を用いてレジストにスリット拡幅部のパターンを転写する。現像液に浸透させて、スリット拡幅部用溝が形成される領域のレジストを除去し、エッチングマスク膜１２４を形成する。このとき、開口部の幅は、後に形成されるスリットＳＴの幅よりも広く形成される。

【0084】

続いて、異方性エッチング技術を用い、エッチングマスク膜１２４の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン窒化膜１２２とシリコン酸化膜１２３からなる積層膜、及び、シリコン酸化膜１２１を順にエッチングする。このエッチングにより、開口の底面にシリコン基板８０を露出させる。上述のエッチングが終了したら、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜１２４を除去する。このエッチングにより、スリット拡幅部用溝が形成される。

【0085】

続いて、熱酸化処理により、スリットＳＴの底面に露出しているシリコン基板８０の表面に熱酸化膜１２５を形成する（図４３）。

【0086】

次に、ＣＶＤ技術などを用いて、半導体基板８０の上方全面にシリコン窒化膜１２６を成膜する。続いて、異方性エッチング技術やＣＭＰ技術などを用い、シリコン酸化膜１２３をストッパーとしてシリコン窒化膜１２６をエッチングする。エッチングにより、シリコン酸化膜１２３（シリコン酸化膜１２３が複数層形成されている場合は、最上層のシリコン酸化膜１２３）の上面位置より上方のシリコン窒化膜１２６を除去し、図４４に示すように、スリット拡幅部用溝内にシリコン窒化膜１２６を埋め込む。

【0087】

続いて、ＣＶＤ技術などを用いて、シリコン窒化膜１２２とシリコン酸化膜１２３とを交互に成膜する。図４５では、一例として、シリコン窒化膜１２２とシリコン酸化膜１２３とからなる積層膜を、５層形成した構造を示している。さらに、ＣＶＤ技術などを用いて、シリコン酸化膜１２７を成膜する。そして、フォトリソグラフィ技術を用い、メモリホールＭＨ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてメモリホールＭＨを形成する。具体的には、まず、図示しないエッチングマスク膜の開口部から露出している領域を、下方に向かってエッチングする。すなわち、シリコン酸化膜１２７、シリコン窒化膜１２２とシリコン酸化膜１２３とからなる複数の積層膜、シリコン酸化膜１２１を、順にエッチングする。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する。

【0088】

次に、メモリホールＭＨ内に、メモリピラーＭＰを形成する。メモリピラーＭＰは、メモリ膜９３、チャネルボディ膜９４、コア絶縁膜９５により構成される。まず、ＡＬＤ（ＡｔｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法などを用いて、シリコン酸化膜（ブロック絶縁膜）、シリコン窒化膜（チャージトラップ膜）、シリコン酸化膜（トンネル絶縁膜）、を順に成膜する。これらの３つの膜によりメモリ膜９３が形成される。さらに、ＡＬＤ法などを用いて、ポリシリコン膜（チャネルボディ膜９４）、シリコン酸化膜（コア絶縁膜９５）を順に成膜する。異方性エッチング技術やＣＭＰ技術などを用い、シリコン酸化膜１２７をストッパーとしてこれらの膜をエッチングする。エッチングにより、シリコン酸化膜１２７の上面位置より上方の膜を除去し、図４５に示すように、メモリホールＭＨ内にメモリピラーＭＰを形成する。

【0089】

続いて、フォトリソグラフィ技術を用い、スリットＳＴ形成領域に開口部を有する図示しないエッチングマスク膜を形成し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチング技術を用いてスリットＳＴを形成する。このとき、開口部の幅は、スリット拡幅部用溝の幅よりも狭く形成される。スリットＳＴの形成は、開口部から露出している領域を、下方に向かって熱酸化膜１２５の途中までエッチングする。すなわち、シリコン酸化膜１２７、シリコン窒化膜１２２とシリコン酸化膜１２３とからなる複数の積層膜、シリコン酸化膜１２１、熱酸化膜１２５を、順にエッチングする。このとき、熱酸化膜１２５は貫通せず、ハーフエッチングにとどめる。このエッチングにより、開口部の底面に熱酸化膜１２５を露出させる。そして、異方性エッチング技術やアッシング技術などを用いて、エッチングマスク膜を除去する（図４６）。

【0090】

次に、薬液などを用いた等方性エッチング技術により、シリコン窒化膜を選択的に除去する。この等方性エッチングにより、拡幅部のシリコン窒化膜１２６が除去される。また、スリットＳＴの側面に露出したシリコン窒化膜１２２が除去される。これにより、スリットＳＴの内部、及び、シリコン酸化膜１２１、１２３、１２７に上下を挟まれた領域に、空洞部分が形成される（図４７）。

【0091】

続いて、ＣＶＤ技術などを用いて、シリコン窒化膜１２２が除去された空洞部分にタングステン膜などの導電膜１２８を充填する。この導電膜１２８は、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、ワード線ＷＬとして機能する。引き続き、異方性エッチング技術などを用いて全面をエッチバックし、シリコン酸化膜１２７の表面やスリットＳＴ内に成膜された導電膜１２８を除去する。続いて、ＣＶＤ法などを用いてシリコン酸化膜１２９を成膜する。引き続き、ＣＭＰ技術などを用い、シリコン酸化膜１２９をエッチングする。これにより、スリットＳＴ内にシリコン酸化膜１２９を埋め込む（図４８）。

【0092】

次に図示しない上層配線を形成後、別途形成した周辺回路形成されたチップ（例えばコントローラチップ３）と貼合する。続いて、ＣＭＰ技術などを用い、シリコン基板８０及び熱酸化膜１２５を除去する。引き続き、異方性エッチング技術などを用いて全面をエッチバックし、シリコン酸化膜１２１の一部と、メモリピラーＭＰのメモリ膜９３の一部と、メモリピラーＭＰのコア絶縁膜９５の一部とを除去し、メモリピラーＭＰのチャネルボディ膜９４の一部をシリコン酸化膜１２１から突出（露出）させる（図４９）。

【0093】

最後に、シリコン酸化膜１２１の上面に、ＣＶＤ技術などを用いて、ポリシリコン膜１３０と、シリコン酸化膜１３１とを順に成膜する（図５０）。ポリシリコン膜１３０は、ソース線ＳＬとして機能する。以上の手順を実行することにより、図３９に示す構造が形成される。

【0094】

なお、シリコン酸化膜１２７より上方に形成される図示しない配線から、ソース線ＳＬに対して電圧を供給する配線ＬＩを形成する場合、フォトリソグラフィ技術およびエッチング技術などを用いて、スリットＳＴ内のシリコン酸化膜１２９を貫通し、スリットＳＴ底部のポリシリコン膜１３０に達する溝を形成する。当該溝内に導電膜を埋め込んで配線ＬＩを形成する（図５１）。以上の手順を実行することにより、図４０に示す構造が形成される。

【0095】

上記各実施形態の構造を製造する半導体デバイスの正孔では、基板の上方に複数のレイヤーが積層される。各レイヤーにはショット領域ごとにデバイスパターンと重ね合わせマークとが形成される。半導体デバイスの露光工程では、パターン形成前の上層レイヤーへのパターン転写位置を決定するために、下層レイヤーの重ね合わせ（パターン合わせ）マークを用いて、転写位置に対する基準位置が計測される。

【0096】

図５２は、ショット領域の一例を示す図である。図５２に示すように、ショット領域Ｓｈは、複数のチップ領域Ｃｈを有する。各チップ領域Ｃｈは、デバイス領域Ｄｅとカーフ領域Ｋｒとを有する。

【0097】

カーフ領域Ｋｒは、デバイス領域Ｄｅの周辺に配置された領域（周辺領域）である。デバイス領域Ｄｅの周辺に配置されたカーフ領域Ｋｒには、複数の重ね合わせマークＭａが形成される。

【0098】

図５３は、犠牲層パターンのマークの一例を示す断面図である。図５４は、スリットＳＴのパターンのマークの一例を示す断面図である。
図５３に示すように、カーフ領域ＫｒのマークＭａでは、犠牲層であるシリコン窒化膜１２６上にスリットＳＴのパターンは配置されない。そのため、犠牲層であるシリコン窒化膜１２６が除去されず残り、シリコン窒化膜１２６の上層にシリコン窒化膜１２２とシリコン酸化膜１２３とからなる積層膜が形成される。

【0099】

一方、スリットＳＴのパターンの複数の重ね合わせマークＭａでは、スリット拡幅部を構成する第１形状Ｓ１が形成されない。すなわち、スリットＳＴは、下層に進むに従い先細りの形状を有する。

【0100】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0101】

１…半導体記憶装置、２…メモリチップ、３…コントローラチップ、１１…基板、１２…処理回路、１３…ビア、１４…配線、１５，２１…層間絶縁膜、２０…積層体、２２…コンタクト、２３…絶縁膜、２４…配線、１０６…絶縁層、２５…絶縁膜。

【図1】