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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136985
(43)【公開日】2024-10-04
(54)【発明の名称】受信回路及び半導体集積回路
(51)【国際特許分類】
H04L 25/02 20060101AFI20240927BHJP
H04L 25/49 20060101ALI20240927BHJP
H04L 25/03 20060101ALI20240927BHJP
H03K 19/0175 20060101ALI20240927BHJP
H03K 19/0185 20060101ALN20240927BHJP
【ＦＩ】
H04L25/02 R
H04L25/49 L
H04L25/03 C
H03K19/0175 240
H03K19/0185 240
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023048312
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】山本 崇也
(72)【発明者】
【氏名】藤井 伸介
【テーマコード（参考）】
5J056
5K029
【Ｆターム（参考）】
5J056AA01
5J056BB21
5J056CC01
5J056CC04
5J056CC10
5J056DD13
5J056DD29
5J056FF01
5J056FF09
5J056KK01
5K029AA03
5K029CC01
5K029DD24
5K029FF02
5K029KK25
(57)【要約】
【課題】信号からデータを適切に復元することができる半導体集積回路を提供する
【解決手段】本実施形態の受信回路は、連続時間線形等化器と、第１オフセット回路と、第２オフセット回路と、第１増幅回路と、第２増幅回路と、第３増幅回路とを備える。連続時間線形等化器は、受信信号に対して信号処理を施し信号処理した出力信号を出力する。第１オフセット回路は、出力信号に第１オフセット電圧を印加する。第２オフセット回路は、出力信号に第１オフセットと逆の極性の第２オフセット電圧を印加する。第１増幅回路は、第１オフセット回路の出力信号を増幅する。第２増幅回路は、第２オフセット回路の出力信号を増幅する。第３増幅回路は、出力信号に基づく信号を増幅する。
【選択図】図４
【解決手段】本実施形態の受信回路は、連続時間線形等化器と、第１オフセット回路と、第２オフセット回路と、第１増幅回路と、第２増幅回路と、第３増幅回路とを備える。連続時間線形等化器は、受信信号に対して信号処理を施し信号処理した出力信号を出力する。第１オフセット回路は、出力信号に第１オフセット電圧を印加する。第２オフセット回路は、出力信号に第１オフセットと逆の極性の第２オフセット電圧を印加する。第１増幅回路は、第１オフセット回路の出力信号を増幅する。第２増幅回路は、第２オフセット回路の出力信号を増幅する。第３増幅回路は、出力信号に基づく信号を増幅する。
【選択図】図４
【特許請求の範囲】
【請求項1】
受信信号に対して信号処理を施し、前記信号処理した出力信号を出力する連続時間線形等化器と、
前記出力信号に第１オフセット電圧を印加する第１オフセット回路と、
前記出力信号に前記第１オフセットと逆の極性の第２オフセット電圧を印加する第２オフセット回路と、
前記第１オフセット回路の出力信号を増幅する第１増幅回路と、
前記第２オフセット回路の出力信号を増幅する第２増幅回路と、
前記出力信号に基づく信号を増幅する第３増幅回路と、
を備える受信回路。
前記出力信号に第１オフセット電圧を印加する第１オフセット回路と、
前記出力信号に前記第１オフセットと逆の極性の第２オフセット電圧を印加する第２オフセット回路と、
前記第１オフセット回路の出力信号を増幅する第１増幅回路と、
前記第２オフセット回路の出力信号を増幅する第２増幅回路と、
前記出力信号に基づく信号を増幅する第３増幅回路と、
を備える受信回路。
【請求項2】
前記出力信号は、それぞれの電圧範囲が異なる複数の開口を含み、
前記第１オフセット回路は、前記出力信号の上位開口の中心が０Ｖとなるように前記第１オフセット電圧を印加し、
前記第２オフセット回路は、前記出力信号の下位開口の中心が０Ｖとなるように前記第２オフセット電圧を印加する請求項１に記載の受信回路。
前記第１オフセット回路は、前記出力信号の上位開口の中心が０Ｖとなるように前記第１オフセット電圧を印加し、
前記第２オフセット回路は、前記出力信号の下位開口の中心が０Ｖとなるように前記第２オフセット電圧を印加する請求項１に記載の受信回路。
【請求項3】
前記第１増幅回路の出力信号を閾値と比較し、第１比較結果を出力する第１比較回路と、
前記第２増幅回路の出力信号を前記閾値と比較し、第２比較結果を出力する第２比較回路と、
前記第３増幅回路の出力信号を前記閾値と比較し、第３比較結果を出力する第３比較回路と、
を有する請求項１に記載の受信回路。
前記第２増幅回路の出力信号を前記閾値と比較し、第２比較結果を出力する第２比較回路と、
前記第３増幅回路の出力信号を前記閾値と比較し、第３比較結果を出力する第３比較回路と、
を有する請求項１に記載の受信回路。
【請求項4】
前記第１比較回路、前記第２比較回路及び前記第３比較回路の出力信号の全てを、前記第１増幅回路、前記第２増幅回路及び前記第３増幅回路のそれぞれの出力信号に重畳する請求項３に記載の受信回路。
【請求項5】
前記第１オフセット回路及び前記第２オフセット回路は、電圧源、バッファ回路、又は、コンデンサ及び抵抗を含む請求項１に記載の受信回路。
【請求項6】
前記受信信号がＰＡＭ－Ｎ信号（Ｎ＝４以上の整数）の場合、Ｎ－１個の増幅回路を備える請求項１に記載の受信回路。
【請求項7】
受信信号に対して信号処理を施し、前記信号処理した出力信号を出力する連続時間線形等化器と、
前記出力信号に第１オフセット電圧を印加する第１オフセット回路と、
前記出力信号に前記第１オフセットと逆の極性の第２オフセット電圧を印加する第２オフセット回路と、
前記第１オフセット回路の出力信号を増幅する第１増幅回路と、
前記第２オフセット回路の出力信号を増幅する第２増幅回路と、
前記第１増幅回路の出力信号を閾値と比較し、第１比較結果を出力する第１比較回路と、
前記第２増幅回路の出力信号を前記閾値と比較し、第２比較結果を出力する第２比較回路と、
前記第１増幅回路の出力信号と前記第２増幅回路の出力信号とを補完して前記閾値と比較し、第３比較結果を出力する第３比較回路と、
を備える受信回路。
前記出力信号に第１オフセット電圧を印加する第１オフセット回路と、
前記出力信号に前記第１オフセットと逆の極性の第２オフセット電圧を印加する第２オフセット回路と、
前記第１オフセット回路の出力信号を増幅する第１増幅回路と、
前記第２オフセット回路の出力信号を増幅する第２増幅回路と、
前記第１増幅回路の出力信号を閾値と比較し、第１比較結果を出力する第１比較回路と、
前記第２増幅回路の出力信号を前記閾値と比較し、第２比較結果を出力する第２比較回路と、
前記第１増幅回路の出力信号と前記第２増幅回路の出力信号とを補完して前記閾値と比較し、第３比較結果を出力する第３比較回路と、
を備える受信回路。
【請求項8】
前記受信信号がＰＡＭ－Ｎ信号（Ｎ＝４以上の整数）の場合、Ｎ／２個の増幅回路を備える請求項７に記載の受信回路。
【請求項9】
請求項１から請求項８の何れか１項に記載の受信回路と、
前記受信回路を備えたインターフェース回路と、
を有する半導体集積回路。
前記受信回路を備えたインターフェース回路と、
を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、受信回路及び半導体集積回路に関する。
【背景技術】
【0002】
半導体集積回路では、信号を受け、信号からデータを復元することがある。このとき、半導体集積回路は、信号からデータを適切に復元することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－４８０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、信号からデータを適切に復元することができる受信回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0005】
本実施形態の受信回路は、連続時間線形等化器と、第１オフセット回路と、第２オフセット回路と、第１増幅回路と、第２増幅回路と、第３増幅回路とを備える。連続時間線形等化器は、受信信号に対して信号処理を施し、前記信号処理した出力信号を出力する。第１オフセット回路は、出力信号に第１オフセット電圧を印加する。第２オフセット回路は、出力信号に前記第１オフセットと逆の極性の第２オフセット電圧を印加する。第１増幅回路は、第１オフセット回路の出力信号を増幅する。第２増幅回路は、第２オフセット回路の出力信号を増幅する。第３増幅回路は、出力信号に基づく信号を増幅する。
【図面の簡単な説明】
【0006】
【図1】メモリシステムの構成の一例を示すブロック図である。
【図2】比較例の受信回路の構成の一例を示すブロック図である。
【図3】比較例の増幅回路の入出力特性及び入出力波形の一例を示すブロック図である。
【図4】第１の実施形態の受信回路の構成の一例を示すブロック図である。
【図5A】上位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。
【図5B】中位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。
【図5C】下位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。
【図6】第１の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。
【図7】第１の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。
【図8】第１の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。
【図9】第１の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。
【図10】第２の実施形態の受信回路の構成の一例を示すブロック図である。
【図11】補完処理付きのセンスアンプの構成の一例を示す回路図である。
【図12】第２の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。
【図13】第２の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。
【図14】第２の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。
【図15】第２の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。
【0008】
ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。ホスト装置４は、ホストインターフェース（ホストＩ／Ｆ）回路４ａを備える。ホストＩ／Ｆ回路４ａは、送信回路ＴＸａと、受信回路ＲＸａとを備える。
【0009】
メモリシステム１は、ホスト装置４が備えるマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、およびｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【0010】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリであり、データを不揮発に記憶する。
【0011】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース（メモリＩ／Ｆ）回路１４、およびＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。メモリコントローラ３は、半導体集積回路の一例である。
【0012】
ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、およびデータの送受信を行う。
【0013】
ホストＩ／Ｆ回路１０は、送信回路ＴＸｂと、受信回路ＲＸｂとを備える。送信回路ＴＸｂは、ホスト装置４の受信回路ＲＸａへデータを送信する。受信回路ＲＸｂは、ホスト装置４の送信回路ＴＸａから送信されたデータを受信する。
【0014】
なお、送信回路ＴＸａ及びＴＸｂは同じ構成のため、以下の説明では送信回路ＴＸと呼ぶことがある。また、受信回路ＲＸａ及びＲＸｂは同じ構成のため、以下の説明では受信回路ＲＸと呼ぶことがある。
【0015】
また、送信回路ＴＸ及び受信回路ＲＸは、ホスト装置４のホストＩ／Ｆ回路４ａと、メモリコントローラ３のホストＩ／Ｆ回路１０に設けられているが、このような構成に限定されるものではない。本実施形態の送信回路ＴＸ及び受信回路ＲＸは、高速通信を行う他のインターフェース回路にも適用することができる。例えば、送信回路ＴＸ及び受信回路ＲＸは、メモリＩ／Ｆ回路１４に設けられていてもよい。
【0016】
プロセッサ１１は、例えばＣＰＵ（中央処理装置）として構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出しおよび消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
【0017】
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、およびプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭとして構成される。
【0018】
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に記憶するとともに、不揮発性メモリ２から送信されたデータを一時的に記憶する。
【0019】
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、およびデータの送受信を行う。
【0020】
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出および／またはエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
【0021】
（受信回路の構成）
本実施形態の受信回路ＲＸの構成を説明する前に、比較例の受信回路ＲＸｃの構成について説明する。
本実施形態の受信回路ＲＸの構成を説明する前に、比較例の受信回路ＲＸｃの構成について説明する。
【0022】
図２は、比較例の受信回路の構成の一例を示すブロック図である。
受信回路ＲＸｃは、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ：連続時間線形等化器）回路１０１と、増幅回路１０２と、３つのセンスアンプ１０３ａ～１０３ｃと、判定回路１０４とを備える。
受信回路ＲＸｃは、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ：連続時間線形等化器）回路１０１と、増幅回路１０２と、３つのセンスアンプ１０３ａ～１０３ｃと、判定回路１０４とを備える。
【0023】
ＣＴＬＥ回路１０１は、送信回路ＴＸから差動のＰＡＭ４信号（以下の説明では受信信号と呼ぶ）を受信する。ＰＡＭ４信号は、電圧方向を多値化することで、１タイムスロットあたり２ｂｉｔ（４値）のデータを伝送してデータレートを高くする。なお、本実施形態では、ＰＡＭ４信号を一例として説明するが、これに限定されるものではない。本実施形態は、例えば、１タイムスロットあたり３ｂｉｔ（８値）のデータを伝送するＰＡＭ８、あるいは、１タイムスロットあたり４ｂｉｔ（１６値）のデータを伝送するＰＡＭ１６にも適用することができる。
【0024】
ＣＴＬＥ回路１０１は、受信信号に対してイコライジング処理等の各種の信号処理を施し、信号処理を施した受信信号を増幅回路１０２に出力する。ＣＴＬＥ回路１０１は、伝送路で発生したロスを、例えばハイパスフィルターで補償し、受信信号に対するジッタを低減する。
【0025】
増幅回路１０２は、ＣＴＬＥ回路１０１から出力された受信信号を増幅して、センスアンプ１０３ａ～１０３ｃに出力する。
【0026】
センスアンプ１０３ａは、クロック信号ＣＬＫに同期して、増幅回路１０２により増幅された受信信号を閾値＋ＶＲＥＦと比較し、比較結果を判定回路１０４に出力する。
【0027】
センスアンプ１０３ｂは、クロック信号ＣＬＫに同期して、増幅回路１０２により増幅された受信信号を閾値ＶＲＥＦと比較し、比較結果を判定回路１０４に出力する。 センスアンプ１０３ｃは、クロック信号ＣＬＫに同期して、増幅回路１０２により増幅された受信信号を閾値－ＶＲＥＦと比較し、比較結果を判定回路１０４に出力する。
【0028】
閾値ＶＲＥＦは、基準電圧（０Ｖ）である。閾値＋ＶＲＥＦは、閾値ＶＲＥＦよりも大きい値である。閾値－ＶＲＥＦは、閾値ＶＲＥＦよりも小さい値である。
【0029】
判定回路１０４は、センスアンプ１０３ａ～１０３ｃの比較結果に基づき、送信されたデータの値を判定する。より具体的には、判定回路１０４は、センスアンプ１０３ａ～１０３ｃの比較結果に基づき、送信されたデータのビットパターンが「００」、「０１」、「１０」及び「１１」の４値のいずれであるかを判定する。
【0030】
図３は、比較例の増幅回路の入出力特性及び入出力波形の一例を示す図である。
【0031】
図３に示すように、増幅回路１０２の入出力特性は、線形領域と非線形領域を有する。増幅回路１０２に入力される信号において、中位開口（Ｃｅｎｔｅｒ Ｅｙｅ）は、線形領域で動作する。そのため、中位開口の信号は増幅回路１０２により適切に増幅され、増幅回路１０２から出力される信号において、中位開口は大振幅が得られる。
【0032】
一方、増幅回路１０２に入力される信号において、上位開口（Ｕｐｐｅｒ Ｅｙｅ）、及び、下位開口（Ｌｏｗｅｒ Ｅｙｅ）は、非線形領域で動作する。そのため、増幅回路１０２から出力される信号において、上位開口、及び、下位開口の信号は振幅がクリップし、上位開口、及び、下位開口は大振幅が得られない。すなわち、上位開口、及び、下位開口は、増幅回路１０２によって適切に増幅できない場合がある。
【0033】
このように、上位開口、及び、下位開口が増幅回路１０２によって適切に増幅できない場合、センスアンプ１０３ａ及び１０３ｃにおいて正確に閾値判定ができない。そのため、比較例の受信回路ＲＸｃは、データを適切に復元できないことがある。
【0034】
これに対し、本実施形態の受信回路ＲＸ（ＲＸａ，ＲＸｂ）は、データを適切に復元することができる構成を有する。
【0035】
図４は、第１の実施形態の受信回路の構成の一例を示すブロック図である。
受信回路ＲＸａは、ＣＴＬＥ回路３１と、電圧源３２ａ及び３２ｂと、増幅回路３３ａ～３３ｃと、センスアンプ３４ａ～３４ｃと、判定回路３５とを備える。増幅回路３３ａ及びセンスアンプ３４ａは、信号の上位開口に関する処理のための回路である。増幅回路３３ｂ及びセンスアンプ３４ｂは、信号の中位開口に関する処理のための回路である。増幅回路３３ｃ及びセンスアンプ３４ｃは、信号の下位開口に関する処理のための回路である。
受信回路ＲＸａは、ＣＴＬＥ回路３１と、電圧源３２ａ及び３２ｂと、増幅回路３３ａ～３３ｃと、センスアンプ３４ａ～３４ｃと、判定回路３５とを備える。増幅回路３３ａ及びセンスアンプ３４ａは、信号の上位開口に関する処理のための回路である。増幅回路３３ｂ及びセンスアンプ３４ｂは、信号の中位開口に関する処理のための回路である。増幅回路３３ｃ及びセンスアンプ３４ｃは、信号の下位開口に関する処理のための回路である。
【0036】
ＣＴＬＥ回路３１は、送信回路ＴＸから差動のＰＡＭ４信号（以下の説明では受信信号と呼ぶ）を受信する。ＣＴＬＥ回路３１は、受信信号に対してイコライジング処理等の各種の信号処理を施し、信号処理を施した受信信号を、電圧源３２ａ、増幅回路３３ｂ及び電圧源３２ｂに出力する。ＣＴＬＥ回路３１は、伝送路で発生したロスを、例えばハイパスフィルターで補償し、受信信号に対するジッタを低減する。
【0037】
電圧源３２ａは、ＣＴＬＥ回路３１から出力された受信信号に対して負のオフセット電圧を与えて増幅回路３３ａに出力する。具体的には、電圧源３２ａは、上位開口の中心が０Ｖになるように－Ｖｏｓのオフセット電圧を与える。電圧源３２ａは、第１オフセット回路の一例である。
【0038】
電圧源３２ｂは、ＣＴＬＥ回路３１から出力された受信信号に対して正のオフセット電圧を与えて増幅回路３３ｃに出力する。具体的には、電圧源３２ｂは、下位開口の中心が０Ｖとなるように＋Ｖｏｓのオフセット電圧を与える。電圧源３２ｂは、第２オフセット回路の一例である。
【0039】
増幅回路３３ａは、電圧源３２ａから出力された受信信号を増幅して、増幅した受信信号をセンスアンプ３４ａに出力する。増幅回路３３ｂは、ＣＴＬＥ回路３１から出力された受信信号を増幅して、センスアンプ３４ｂに出力する。増幅回路３３ｃは、電圧源３２ｂから出力された受信信号を増幅して、増幅した受信信号をセンスアンプ３４ｃに出力する。増幅回路３３ａは第１増幅回路の一例であり、増幅回路３３ｂは第３増幅回路の一例であり、増幅回路３３ｃは第２増幅回路の一例である。
【0040】
センスアンプ３４ａは、クロック信号ＣＬＫに同期して、増幅回路３３ａにより増幅された受信信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0041】
センスアンプ３４ｂは、クロック信号ＣＬＫに同期して、増幅回路３３ｂにより増幅された受信信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0042】
センスアンプ３４ｃは、クロック信号ＣＬＫに同期して、増幅回路３３ｃにより増幅された受信信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0043】
センスアンプ３４ａ～３４ｃの閾値ＶＲＥＦは、基準電圧（０Ｖ）である。センスアンプ３４ａは第１比較回路の一例であり、センスアンプ３４ｂは第３比較回路の一例であり、センスアンプ３４ｃは第２比較回路の一例である。
【0044】
判定回路３５は、センスアンプ３４ａ～３４ｃの比較結果に基づき、送信されたデータの値を判定する。より具体的には、判定回路３５は、センスアンプ３４ａ～３４ｃの比較結果に基づき、送信されたデータのビットパターンが「００」、「０１」、「１０」及び「１１」の４値のいずれであるかを判定する。
【0045】
図５Ａは、上位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。図５Ｂは、中位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。図５Ｃは、下位開口に関する増幅回路の入出力特性及び入出力波形の一例を示す図である。
【0046】
増幅回路３３ａには、電圧源３２ａにより上位開口の中心が０Ｖになるように負のオフセット電圧（－Ｖｏｓ）が与えられた信号が入力される。これにより、図５Ａに示すように、上位開口の中心が０Ｖとなった信号が増幅回路３３ａに入力される。
【0047】
負のオフセット電圧を与えて上位開口の中心を０Ｖとすることで、増幅回路３３ａにおいて、上位開口は線形領域で動作する。そのため、上位開口の信号は、増幅回路３３ａにより適切に増幅される。この結果、増幅回路３３ａから出力される信号において、上位開口は大振幅が得られる。
【0048】
増幅回路３３ｂには、ＣＴＬＥ回路３１から出力された信号が入力される。これにより、図５Ｂに示すように、中位開口の中心が０Ｖの信号が増幅回路３３ｂに入力される。
【0049】
このように、ＣＴＬＥ回路３１から出力された信号に対してオフセット電圧を与えずに増幅回路３３ｂに入力することで、増幅回路３３ｂにおいて、中位開口は線形領域で動作する。そのため、中位開口の信号は、増幅回路３３ｂにより適切に増幅される。この結果、増幅回路３３ｂから出力される信号において、中位開口は大振幅が得られる。
【0050】
増幅回路３３ｃには、電圧源３２ｂにより下位開口の中心が０Ｖになるように正のオフセット電圧（＋Ｖｏｓ）が与えられた信号が入力される。これにより、図５Ｃに示すように、下位開口の中心が０Ｖとなった信号が増幅回路３３ｃに入力される。
【0051】
正のオフセット電圧を与えて下位開口の中心を０Ｖとすることで、増幅回路３３ｃにおいて、下位開口は線形領域で動作する。そのため、下位開口の信号は、増幅回路３３ｃにより適切に増幅される。この結果、増幅回路３３ｃから出力される信号において、下位開口は大振幅が得られる。
【0052】
図４に示すように、センスアンプ３４ａは、上位開口の大振幅が得られた増幅回路３３ａの出力信号を閾値ＶＲＥＦ（０Ｖ）と比較する。同様に、センスアンプ３４ｂは、中位開口の大振幅が得られた増幅回路３３ｂの出力信号を閾値ＶＲＥＦ（０Ｖ）と比較する。同様に、センスアンプ３４ｃは、下位開口の大振幅が得られた増幅回路３３ｃの出力信号を閾値ＶＲＥＦ（０Ｖ）と比較する。
【0053】
センスアンプ３４ａ～３４ｃは、それぞれ大振幅が得られた信号と閾値ＶＲＥＦとを比較するため、正確に閾値判定を行うことができる。
【0054】
判定回路３５は、正確に閾値判定されたセンスアンプ３４ａ～３４ｃの比較結果に基づき、送信データのビットパターンを判定する。このように、本実施形態の受信回路ＲＸは、振幅クリップを防いだ大振幅の信号と閾値ＶＲＥＦとを比較することで正確に閾値判定ができるため、信号からデータを適切に復元することができる。
【0055】
（変形例１）
次に、第１の実施形態の変形例１について説明する。
図６は、第１の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。なお、図６において、図４と同様の構成については、同一の符号を付して説明を省略する。
次に、第１の実施形態の変形例１について説明する。
図６は、第１の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。なお、図６において、図４と同様の構成については、同一の符号を付して説明を省略する。
【0056】
図６に示すように、第１の実施形態の変形例１に係る受信回路ＲＸｄは、ＣＴＬＥ回路３１と、増幅回路３３ａ～３３ｃとの間にそれぞれ出力オフセットを与えるバッファ回路３６ａ～３６ｃを備える。
【0057】
バッファ回路３６ａは、上位開口の中心が０Ｖになるように、ＣＴＬＥ回路３１から出力された受信信号に対して負のオフセット電圧（－Ｖｏｓ）を与えて増幅回路３３ａに出力する。
【0058】
バッファ回路３６ｂは、ＣＴＬＥ回路３１から出力された受信信号に対して０Ｖのオフセット電圧を与えて増幅回路３３ｂに出力する。
【0059】
バッファ回路３６ｃは、下位開口の中心が０Ｖとなるように、ＣＴＬＥ回路３１から出力された受信信号に対して正のオフセット電圧（＋Ｖｏｓ）を与えて増幅回路３３ｃに出力する。
【0060】
その他の構成は、第１の実施形態の受信回路ＲＸと同様である。このような構成により、受信回路ＲＸｄは、上位開口、中位開口及び下位開口のそれぞれについて大振幅を得ることができる。そのため、受信回路ＲＸｄは、振幅クリップを防いだ大振幅の信号と閾値ＶＲＥＦとを比較することで正確に閾値判定ができるため、信号からデータを適切に復元することができる。
【0061】
（変形例２）
次に、第１の実施形態の変形例２について説明する。
図７は、第１の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。なお、図７において、図４と同様の構成については、同一の符号を付して説明を省略する。
次に、第１の実施形態の変形例２について説明する。
図７は、第１の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。なお、図７において、図４と同様の構成については、同一の符号を付して説明を省略する。
【0062】
第１の実施形態の変形例２に係る受信回路ＲＸｅは、ＣＴＬＥ回路３１と増幅回路３３ａとの間に入力オフセット電圧を与えるためのコンデンサＣ１及びＣ２と、プルアップ抵抗Ｒ１及びＲ２とを備える。また、受信回路ＲＸｅは、ＣＴＬＥ回路３１と増幅回路３３ｂとの間に入力オフセット電圧を与えるためのコンデンサＣ３及びＣ４と、プルアップ抵抗Ｒ３及びＲ４とを備える。また、受信回路ＲＸｅは、ＣＴＬＥ回路３１と増幅回路３３ｃとの間に入力オフセット電圧を与えるためのコンデンサＣ５及びＣ６と、プルアップ抵抗Ｒ５及びＲ６とを備える。
【0063】
コンデンサＣ１及びＣ２、プルアップ抵抗Ｒ１及びＲ２は、上位開口の中心が０Ｖになるように、ＣＴＬＥ回路３１から出力された受信信号に対して負のオフセット電圧（－Ｖｏｓ）を与えて増幅回路３３ａに出力する。
【0064】
コンデンサＣ３及びＣ４、プルアップ抵抗Ｒ３及びＲ４は、ＣＴＬＥ回路３１から出力された受信信号に対して０Ｖのオフセット電圧を与えて増幅回路３３ｂに出力する。
【0065】
コンデンサＣ５及びＣ６、プルアップ抵抗Ｒ５及びＲ６は、下位開口の中心が０Ｖとなるように、ＣＴＬＥ回路３１から出力された受信信号に対して正のオフセット電圧（＋Ｖｏｓ）を与えて増幅回路３３ｃに出力する。
【0066】
その他の構成は、第１の実施形態の受信回路ＲＸと同様である。このような構成により、受信回路ＲＸｅは、第１の実施形態と同様に、振幅クリップを防いだ大振幅の信号と閾値ＶＲＥＦとを比較することで正確に閾値判定ができるため、信号からデータを適切に復元することができる。
【0067】
（変形例３）
次に、第１の実施形態の変形例３について説明する。
図８は、第１の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。なお、図８において、図４と同様の構成については、同一の符号を付して説明を省略する。
次に、第１の実施形態の変形例３について説明する。
図８は、第１の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。なお、図８において、図４と同様の構成については、同一の符号を付して説明を省略する。
【0068】
図８に示すように、第１の実施形態の変形例３に係る受信回路ＲＸｆは、図４のＣＴＬＥ回路３１に代わり、出力オフセットを与えるＣＴＬＥ回路３１ａ～３１ｃを用いる。ＣＴＬＥ回路３１ａ～３１ｃは、送信回路ＴＸから送信されたＰＡＭ４信号を受信する。また、ＣＴＬＥ回路３１ａ～３１ｃは、それぞれ増幅回路３３ａ～３３ｃに接続される。
【0069】
ＣＴＬＥ回路３１ａは、受信信号に対してイコライジング処理等の各種の信号処理を施し、信号処理を施した受信信号に対して負のオフセット電圧を与えて増幅回路３３ａに出力する。ＣＴＬＥ回路３１ａは、上位開口の中心が０Ｖになるように－Ｖｏｓのオフセット電圧を与える。
【0070】
ＣＴＬＥ回路３１ｂは、受信信号に対してイコライジング処理等の各種の信号処理を施し、信号処理を施した受信信号に対して０Ｖのオフセット電圧を与えて増幅回路３３ｂに出力する。
【0071】
ＣＴＬＥ回路３１ｃは、受信信号に対してイコライジング処理等の各種の信号処理を施し、信号処理を施した受信信号に対して正のオフセット電圧を与えて増幅回路３３ｃに出力する。ＣＴＬＥ回路３１ｃは、下位開口の中心が０Ｖとなるように＋Ｖｏｓのオフセット電圧を与える。
【0072】
その他の構成は、第１の実施形態の受信回路ＲＸと同様である。このような構成により、受信回路ＲＸｆは、第１の実施形態と同様に、振幅クリップを防いだ大振幅の信号と閾値ＶＲＥＦとを比較することで正確に閾値判定ができるため、信号からデータを適切に復元することができる。
【0073】
（変形例４）
次に、第１の実施形態の変形例４について説明する。
図９は、第１の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。なお、図９において、図４と同様の構成については、同一の符号を付して説明を省略する。
次に、第１の実施形態の変形例４について説明する。
図９は、第１の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。なお、図９において、図４と同様の構成については、同一の符号を付して説明を省略する。
【0074】
【0075】
センスアンプ３４ａ～３４ｃの出力信号は、それぞれバッファ回路３７ａ～３７ｃにより遅延され、増幅回路３３ａから出力された受信信号に重畳される。同様に、センスアンプ３４ａ～３４ｃの出力信号は、それぞれバッファ回路３７ｄ～３７ｆにより遅延され、増幅回路３３ｂから出力された受信信号に重畳される。同様に、センスアンプ３４ａ～３４ｃの出力信号は、それぞれバッファ回路３７ｇ～３７ｉにより遅延され、増幅回路３３ｃから出力された受信信号に重畳される。
【0076】
このような判定帰還型イコライザを適用することで、受信回路ＲＸｇは、ＩＳＩジッタを補償する。その他の構成は、第１の実施形態度の受信回路ＲＸと同様である。このような構成により、受信回路ＲＸｇは、第１の実施形態と同様に、振幅クリップを防いだ大振幅の信号と閾値ＶＲＥＦとを比較することで正確に閾値判定ができるため、信号からデータを適切に復元することができる。
【0077】
（第２の実施形態）
次に、第２の実施形態について説明する。
第１の実施形態の受信回路ＲＸ（ＲＸａ，ＲＸｂ）は、センスアンプ３４ａ～３４ｃの前段にそれぞれ増幅回路３３ａ～３３ｃが設けられている。そのため、第１の実施形態の受信回路ＲＸは、比較例の受信回路ＲＸｃに対して３倍の増幅回路が必要となり、回路面積が増大する。
次に、第２の実施形態について説明する。
第１の実施形態の受信回路ＲＸ（ＲＸａ，ＲＸｂ）は、センスアンプ３４ａ～３４ｃの前段にそれぞれ増幅回路３３ａ～３３ｃが設けられている。そのため、第１の実施形態の受信回路ＲＸは、比較例の受信回路ＲＸｃに対して３倍の増幅回路が必要となり、回路面積が増大する。
【0078】
そこで、第２の実施形態では、第１の実施形態に対して回路面積を削減することができる受信回路について説明する。
【0079】
【0080】
【0081】
センスアンプ３４ｄには、増幅回路３３ａの出力信号Ｈ＋及びＨ－と、増幅回路３３ｃの出力信号Ｌ＋及びＬ－が入力される。センスアンプ３４ｄは、上位開口の信号と下位開口の信号の補完処理を行い、中位開口の信号を生成する。そして、センスアンプ３４ｄは、補完処理により生成した中位開口の信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0082】
図１１は、補完処理付きのセンスアンプの構成の一例を示す回路図である。
センスアンプ３４ｄは、トランジスタＴ１～Ｔ１４を備える。トランジスタＴ１～Ｔ８はＮＭＯＳトランジスタであり、トランジスタＴ９～Ｔ１４はＰＭＯＳトランジスタである。
センスアンプ３４ｄは、トランジスタＴ１～Ｔ１４を備える。トランジスタＴ１～Ｔ８はＮＭＯＳトランジスタであり、トランジスタＴ９～Ｔ１４はＰＭＯＳトランジスタである。
【0083】
トランジスタＴ１のゲートには増幅回路３３ａの出力信号Ｈ－が入力される。トランジスタＴ１のソースは、トランジスタＴ２のソース及びトランジスタＴ３のドレインに接続される。トランジスタＴ１のドレインは、トランジスタＴ４のドレイン、トランジスタＴ７のソース、及び、トランジスタＴ１１のドレインに接続される。
【0084】
トランジスタＴ２のゲートには増幅回路３３ａの出力信号Ｈ＋が入力される。トランジスタＴ２のソースは、トランジスタＴ１のソース及びトランジスタＴ３のドレインに接続される。トランジスタＴ２のドレインは、トランジスタＴ５のドレイン、トランジスタＴ８のソース、及び、トランジスタＴ１２のドレインに接続される。
【0085】
トランジスタＴ３のゲートにはクロック信号ＣＬＫが入力される。トランジスタＴ３のソースは基準電位ＶＳＳに接続され、ドレインはトランジスタＴ１及びＴ２それぞれのソースに接続される。基準電位ＶＳＳは、センスアンプ３４ｄが動作する際の基準となる電位であり、例えばグラウンド電位である。
【0086】
トランジスタＴ４のゲートには増幅回路３３ｃの出力信号Ｌ－が入力される。トランジスタＴ４のソースは、トランジスタＴ５のソース及びトランジスタＴ６のドレインに接続される。トランジスタＴ４のドレインは、トランジスタＴ１のドレイン、トランジスタＴ７のソース、及び、トランジスタＴ１１のドレインに接続される。
【0087】
トランジスタＴ５のゲートには増幅回路３３ｃの出力信号Ｌ＋が入力される。トランジスタＴ５のソースは、トランジスタＴ４のソース及びトランジスタＴ６のドレインに接続される。トランジスタＴ５のドレインは、トランジスタＴ２のドレイン、トランジスタＴ８のソース、及び、トランジスタＴ１２のドレインに接続される。
【0088】
トランジスタＴ６のゲートにはクロック信号ＣＬＫが入力される。トランジスタＴ６のソースは基準電位ＶＳＳに接続され、ドレインはトランジスタＴ４及びＴ５それぞれのソースに接続される。
【0089】
トランジスタＴ７及びＴ９によりインバータが構成される。また、トランジスタＴ８及び１０によりインバータが構成される。トランジスタＴ７及びＴ９により構成されるインバータから出力ＯＵＴ＋が出力され、トランジスタＴ８及びＴ１０により構成されるインバータから出力ＯＵＴ－が出力される。
【0090】
トランジスタＴ７及びＴ９のゲートは共通に接続される。また、トランジスタＴ７及びＴ９のドレインは共通に接続される。トランジスタＴ７及びＴ９のゲートは、トランジスタＴ８及びＴ１０により構成されるインバータの出力に接続される。
【0091】
トランジスタＴ７のソースは、トランジスタＴ１、Ｔ４及びＴ１１のドレインに接続される。トランジスタＴ９のソースは、電源ＶＤＤに接続される。電源ＶＤＤは、センスアンプ３４ｄが動作する際の電源電圧の電位である。電源ＶＤＤの電位は、基準電位ＶＳＳの電位よりも高い。
【0092】
トランジスタＴ８及びＴ１０のゲートは共通に接続される。また、トランジスタＴ８及びＴ１０のドレインは共通に接続される。トランジスタＴ８及びＴ１０のゲートは、トランジスタＴ７及びＴ８により構成されるインバータの出力に接続される。
【0093】
トランジスタＴ８のソースは、トランジスタＴ２、Ｔ５及びＴ１２のドレインに接続される。トランジスタＴ１０のソースは、電源ＶＤＤに接続される。
【0094】
トランジスタＴ１１～Ｔ１４のゲートにはクロック信号ＣＬＫが入力される。トランジスタＴ１１～Ｔ１４のソースは、電源ＶＤＤに接続される。トランジスタＴ１１のドレインは、トランジスタＴ１及びＴ４のドレインに接続される。トランジスタＴ１２のドレインは、トランジスタＴ２及びＴ５のドレインに接続される。トランジスタＴ１３のドレインは、トランジスタＴ７及びＴ９により構成されるインバータの出力に接続される。トランジスタＴ１４のドレインは、トランジスタＴ８及びＴ１０により構成されるインバータの出力に接続される。
【0095】
このように構成されたセンスアンプ３４ｄにより補完処理を行い中位開口の信号を生成する。そして、生成した中位開口の信号を閾値判定する。これにより、センスアンプ３４ｄの前段に対応する増幅回路を設ける必要がなくなる。
【0096】
具体的には、第１の実施形態の受信回路ＲＸは３個の増幅回路３３ａ～３３ｃを備えていたのに対し、第２の実施形態の受信回路ＲＸｈは２個の増幅回路３３ａ及び３３ｃを備え増幅回路３３ｂを備えていない。そのため、第２の実施形態の受信回路ＲＸｈは、第１の実施形態の受信回路ＲＸに対して増幅回路が１個削減され、増幅回路の面積を約３３％削減することができる。例えば、増幅回路がインダクタ負荷回路を用いて信号を増幅する構成の場合、面積削減の効果が大きくなる。
【0097】
なお、第２の実施形態は、ＰＡＭ４信号に限定されることなく、ＰＡＭ－Ｎ信号（Ｎは４以上の整数）に適用することができる。例えば、Ｎ＝８の場合、補完処理を行わない第１の実施形態の受信回路ＲＸでは、７個（＝Ｎ－１）の増幅回路が必要となる。これに対し、補完処理を行う第２の実施形態の受信回路ＲＸｈでは、４個（＝Ｎ／２）の増幅回路が必要となる。そのため、第２の実施形態の受信回路ＲＸｈは、第１の実施形態の受信回路ＲＸに対して増幅回路を３個削減することができ、増幅回路の面積を約４３％削減することができる。
【0098】
また、例えば、Ｎ＝１６の場合、補完処理を行わない第１の実施形態の受信回路ＲＸでは、１５個（＝Ｎ－１）の増幅回路が必要となる。これに対し、補完処理を行う第２の実施形態の受信回路ＲＸｈでは、８個（＝Ｎ／２）の増幅回路が必要となる。そのため、第２の実施形態の受信回路ＲＸｈは、第１の実施形態の受信回路ＲＸに対して増幅回路を７個削減することができ、増幅回路の面積を約４７％削減することができる。
【0099】
このように、第２の実施形態の受信回路ＲＸｈは、１タイムスロットあたりに伝送するデータが多くなるに従い、第１の実施形態の受信回路ＲＸよりも回路面積の削減率を高くすることができる。
【0100】
以上のように、第２の実施形態の受信回路ＲＸｈは、第１の実施形態と同様に、信号からデータを適切に復元することができ、かつ、第１の実施形態の受信回路ＲＸよりも回路面積を削減することができる。
【0101】
（第２の実施形態の変形例１）
次に、第２の実施形態の変形例１について説明する。
図１２は、第２の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。なお、図１２において、図６及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１２の受信回路ＲＸｉは、図６の受信回路ＲＸｄに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
次に、第２の実施形態の変形例１について説明する。
図１２は、第２の実施形態の変形例１の受信回路の構成の一例を示すブロック図である。なお、図１２において、図６及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１２の受信回路ＲＸｉは、図６の受信回路ＲＸｄに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
【0102】
図１２に示すように、第２の実施形態の変形例１に係る受信回路ＲＸｉは、図６の受信回路ＲＸｄから出力オフセットを与えるバッファ回路３６および増幅回路３３ｂが削除されている。また、受信回路ＲＸｉは、図６の受信回路ＲＸｄのセンスアンプ３４ｂに代わり、図１０に示す補完処理付きのセンスアンプ３４ｄを備える。
【0103】
第２の実施形態と同様に、センスアンプ３４ｄには、増幅回路３３ａの出力信号Ｈ＋及びＨ－と、増幅回路３３ｃの出力信号Ｌ＋及びＬ－が入力される。センスアンプ３４ｄは、上位開口の信号と下位開口の信号の補完処理を行い、中位開口の信号を生成する。そして、センスアンプ３４ｄは、補完処理により生成した中位開口の信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0104】
以上の構成により、受信回路ＲＸｉは、第１の実施形態と同様に、信号からデータを適切に復元することができ、かつ、第１の実施形態の変形例１の受信回路ＲＸｄよりも回路面積を削減することができる。
【0105】
（第２の実施形態の変形例２）
次に、第２の実施形態の変形例２について説明する。
図１３は、第２の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。なお、図１３において、図７及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１３の受信回路ＲＸｊは、図７の受信回路ＲＸｅに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
次に、第２の実施形態の変形例２について説明する。
図１３は、第２の実施形態の変形例２の受信回路の構成の一例を示すブロック図である。なお、図１３において、図７及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１３の受信回路ＲＸｊは、図７の受信回路ＲＸｅに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
【0106】
図１３に示すように、第２の実施形態の変形例２に係る受信回路ＲＸｊは、図７の受信回路ＲＸｅから入力オフセット電圧を与えるコンデンサＣ３及びＣ４および増幅回路３３ｂが削除されている。また、受信回路ＲＸｊは、図７の受信回路ＲＸｅのセンスアンプ３４ｂに代わり、図１０に示す補完処理付きのセンスアンプ３４ｄを備える。
【0107】
第２の実施形態と同様に、センスアンプ３４ｄには、増幅回路３３ａの出力信号Ｈ＋及びＨ－と、増幅回路３３ｃの出力信号Ｌ＋及びＬ－が入力される。センスアンプ３４ｄは、上位開口の信号と下位開口の信号の補完処理を行い、中位開口の信号を生成する。そして、センスアンプ３４ｄは、補完処理により生成した中位開口の信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0108】
以上の構成により、受信回路ＲＸｊは、第１の実施形態と同様に、信号からデータを適切に復元することができ、かつ、第１の実施形態の変形例２の受信回路ＲＸｅよりも回路面積を削減することができる。
【0109】
（第２の実施形態の変形例３）
次に、第２の実施形態の変形例３について説明する。
図１４は、第２の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。なお、図１４において、図８及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１４の受信回路ＲＸｋは、図８の受信回路ＲＸｆに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
次に、第２の実施形態の変形例３について説明する。
図１４は、第２の実施形態の変形例３の受信回路の構成の一例を示すブロック図である。なお、図１４において、図８及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１４の受信回路ＲＸｋは、図８の受信回路ＲＸｆに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
【0110】
図１４に示すように、第２の実施形態の変形例３に係る受信回路ＲＸｋは、図８の受信回路ＲＸｆから出力オフセット電圧を与えるＣＴＬＥ回路３１ｂおよび増幅回路３３ｂが削除されている。また、受信回路ＲＸｋは、図８の受信回路ＲＸｆのセンスアンプ３４ｂに代わり、図１０に示す補完処理付きのセンスアンプ３４ｄを備える。
【0111】
第２の実施形態と同様に、センスアンプ３４ｄには、増幅回路３３ａの出力信号Ｈ＋及びＨ－と、増幅回路３３ｃの出力信号Ｌ＋及びＬ－が入力される。センスアンプ３４ｄは、上位開口の信号と下位開口の信号の補完処理を行い、中位開口の信号を生成する。そして、センスアンプ３４ｄは、補完処理により生成した中位開口の信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0112】
以上の構成により、受信回路ＲＸｋは、第１の実施形態と同様に、信号からデータを適切に復元することができ、かつ、第１の実施形態の変形例３の受信回路ＲＸｆよりも回路面積を削減することができる。
【0113】
（第２の実施形態の変形例４）
次に、第２の実施形態の変形例４について説明する。
図１５は、第２の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。なお、図１５において、図９及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１３の受信回路ＲＸｍは、図９の受信回路ＲＸｇに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
次に、第２の実施形態の変形例４について説明する。
図１５は、第２の実施形態の変形例４の受信回路の構成の一例を示すブロック図である。なお、図１５において、図９及び図１０と同様の構成については、同一の符号を付して説明を省略する。図１３の受信回路ＲＸｍは、図９の受信回路ＲＸｇに対して、図１０の補完処理付きのセンスアンプ３４ｄを適用した例である。
【0114】
図１５に示すように、第２の実施形態の変形例４に係る受信回路ＲＸｍは、図９の受信回路ＲＸｇから増幅回路３３ｂおよびバッファ回路３７ｄ～３７ｆが削除されている。また、受信回路ＲＸｍは、図９の受信回路ＲＸｇのセンスアンプ３４ｂに代わり、図１０に示す補完処理付きのセンスアンプ３４ｄを備える。
【0115】
第２の実施形態と同様に、センスアンプ３４ｄには、増幅回路３３ａの出力信号Ｈ＋及びＨ－と、増幅回路３３ｃの出力信号Ｌ＋及びＬ－が入力される。センスアンプ３４ｄは、上位開口の信号と下位開口の信号の補完処理を行い、中位開口の信号を生成する。そして、センスアンプ３４ｄは、補完処理により生成した中位開口の信号を閾値ＶＲＥＦと比較し、比較結果を判定回路３５に出力する。
【0116】
以上の構成により、受信回路ＲＸｍは、第１の実施形態と同様に、信号からデータを適切に復元することができ、かつ、第１の実施形態の変形例４の受信回路ＲＸｇよりも回路面積を削減することができる。
【0117】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0118】
１…メモリシステム、２…不揮発性メモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストＩ／Ｆ回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…メモリＩ／Ｆ回路、１５…ＥＣＣ回路、３１…ＣＴＬＥ、３２ａ，３２ｂ…電圧源、３３ａ～３３ｃ…増幅回路、３４ａ～３４ｄ…センスアンプ、３５…判定回路、３６ａ～３６ｃ，３７ａ～３７ｉ…バッファ回路、ＴＸ…送信回路、ＲＸ…受信回路。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】