特開 2024-137010 信号伝送装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137010

(43)【公開日】2024-10-04

(54)【発明の名称】信号伝送装置

(51)【国際特許分類】

   H04L 25/49 20060101AFI20240927BHJP

【ＦＩ】

H04L25/49 R

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023048345

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】嶋田 雄二

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029AA13

5K029GG03

5K029JJ03

(57)【要約】

【課題】絶縁通信における絶縁素子の駆動頻度を低減する。
【解決手段】互いに絶縁された第１回路（１０Ａ）及び第２回路（２０Ａ）を備える信号伝送装置（１Ａ）であって、第１回路は、シリアルのデジタル信号（Ｓ_Ｄ）を複数ビットごとにパルス幅変調することでＰＷＭ信号（Ｓ_ＰＷＭ）を生成するエンコーダ（１２）と、エンコーダからのＰＷＭ信号を絶縁素子（３１）を用いて第２回路に送信するトランスミッタ（１３）と、を備える。第２回路は、トランスミッタからのＰＷＭ信号を受信するレシーバ（２１）と、レシーバにて受信されたＰＷＭ信号（ＲＳ_Ｄ）を復調することでデジタル信号を復元するデコーダ（２２）と、を備える
【選択図】図１

【特許請求の範囲】

【請求項1】

互いに絶縁された第１回路及び第２回路を備える信号伝送装置であって、
前記第１回路は、シリアルのデジタル信号を複数ビットごとにパルス幅変調することでＰＷＭ信号を生成するよう構成されたエンコーダと、前記エンコーダからの前記ＰＷＭ信号を絶縁素子を用いて前記第２回路に送信するよう構成されたトランスミッタと、を備え、
前記第２回路は、前記トランスミッタからの前記ＰＷＭ信号を受信するよう構成されたレシーバと、前記レシーバにて受信された前記ＰＷＭ信号を復調することで前記デジタル信号を復元するよう構成されたデコーダと、を備える
、信号伝送装置。

【請求項2】

前記第１回路は、基本クロック信号に同期して前記デジタル信号を前記エンコーダに出力するよう構成されたデジタル信号出力回路を備え、
前記エンコーダは、前記基本クロック信号に同期し且つ前記基本クロック信号の所定倍の周波数を持つ第１逓倍クロック信号を用いて前記パルス幅変調を行い、
前記デコーダは、前記基本クロック信号に同期し且つ前記基本クロック信号の前記所定倍の周波数を持つ第２逓倍クロック信号を用いて前記復元を行う
、請求項１に記載の信号伝送装置。

【請求項3】

前記基本クロック信号は、前記第１回路にて生成され、又は、前記第１回路に接続された外部回路より前記第１回路に供給され、
前記基本クロック信号が他の絶縁素子を用いて前記第１回路から前記第２回路に伝送され、
前記第１回路は、前記基本クロック信号の周波数を前記所定倍することで前記第１逓倍クロック信号を生成するよう構成された第１逓倍回路を備え、
前記第２回路は、前記第１回路より伝送された前記基本クロック信号の周波数を前記所定倍することで前記第２逓倍クロック信号を生成するよう構成された第２逓倍回路を備える
、請求項２に記載の信号伝送装置。

【請求項4】

前記第１回路は、前記基本クロック信号を前記他の絶縁素子を用いて前記第２回路に送信するよう構成された他のトランスミッタを備え、
前記第２回路は、前記他のトランスミッタからの前記基本クロック信号を受信するよう構成された他のレシーバを備える
、請求項３に記載の信号伝送装置。

【請求項5】

原クロック信号が他の絶縁素子を用いて前記第２回路から前記第１回路に前記基本クロック信号として伝送され、
前記原クロック信号は、前記第２回路にて生成され、又は、前記第２回路に接続された外部回路より前記第２回路に供給され、
前記第１回路は、前記基本クロック信号の周波数を前記所定倍することで前記第１逓倍クロック信号を生成するよう構成された第１逓倍回路を備え、
前記第２回路は、前記原クロック信号の周波数を前記所定倍することで前記第２逓倍クロック信号を生成するよう構成された第２逓倍回路を備える
、請求項２に記載の信号伝送装置。

【請求項6】

前記第２回路は、前記原クロック信号を前記他の絶縁素子を用いて前記第１回路に送信するよう構成された他のトランスミッタを備え、
前記第１回路は、前記他のトランスミッタからの前記原クロック信号を前記基本クロック信号として受信するよう構成された他のレシーバを備える
、請求項５に記載の信号伝送装置。

【請求項7】

前記エンコーダは、前記複数ビット分の前記デジタル信号をパルス幅に変換し、前記パルス幅を有する前記ＰＷＭ信号を生成し、
前記デコーダは、前記レシーバにて受信された前記ＰＷＭ信号の前記パルス幅に基づき前記複数ビット分の前記デジタル信号を復元する
、請求項１～６の何れかに記載の信号伝送装置。

【請求項8】

前記エンコーダは、前記複数ビット分の前記デジタル信号をパルス幅に変換し、前記パルス幅を有する前記ＰＷＭ信号を生成し、
前記デコーダは、前記レシーバにて受信された前記ＰＷＭ信号の前記パルス幅に基づき前記複数ビット分の前記デジタル信号を復元し、
前記複数ビットはｎビットであり、ｎは３以上の整数を表し、前記所定倍は（２^ｎ／ｎ）倍以上である
、請求項２～６の何れかに記載の信号伝送装置。

【請求項9】

前記デジタル信号出力回路はＡＤ変換回路であって、
前記ＡＤ変換回路は、入力アナログ信号をＡＤ変換することで前記デジタル信号を生成し、前記デジタル信号を前記基本クロック信号に同期して前記エンコーダに出力する
、請求項２～６の何れかに記載の信号伝送装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、信号伝送装置に関する。

【背景技術】

【0002】

絶縁素子を用いて第１回路及び第２回路間で絶縁通信を行う構成が実用化されている。第１回路及び第２回路間においてデジタル信号の絶縁通信を行う際、デジタル信号のレベル変化のタイミング（ライズエッジ又はフォールエッジのタイミング）を送信側から受信側に伝送する。例えば絶縁素子としてパルストランスが用いられる場合、送信側でのデジタル信号にレベル変化が生じるたびにパルストランスを駆動する（パルストランスに電流を供給する）方法がある。絶縁素子としてコンデンサが用いられる場合も同様である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－２０５４７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

絶縁素子の駆動には比較的大きな電力が必要であり、絶縁素子の駆動頻度の増大は装置の消費電力増大を招く。また絶縁素子が駆動される際にノイズが発生するため、絶縁素子の駆動頻度の増大は発生ノイズ量の増大に繋がる。

【0005】

本開示は、絶縁素子の駆動頻度の低減に寄与する信号伝送装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る信号伝送装置は、互いに絶縁された第１回路及び第２回路を備える信号伝送装置であって、前記第１回路は、シリアルのデジタル信号を複数ビットごとにパルス幅変調することでＰＷＭ信号を生成するよう構成されたエンコーダと、前記エンコーダからの前記ＰＷＭ信号を絶縁素子を用いて前記第２回路に送信するよう構成されたトランスミッタと、を備え、前記第２回路は、前記トランスミッタからの前記ＰＷＭ信号を受信するよう構成されたレシーバと、前記レシーバにて受信された前記ＰＷＭ信号を復調することで前記デジタル信号を復元するよう構成されたデコーダと、を備える。

【発明の効果】

【0007】

本開示によれば、絶縁素子の駆動頻度の低減に寄与する信号伝送装置を提供することが可能となる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の第１実施形態に係る信号伝送装置の構成図である。

【図2】図２は、本開示の第１実施形態に係る信号伝送装置の変形構成図である。

【図3】図３は、本開示の第１実施形態に係り、クロック信号とデジタル信号の関係を示す図である。

【図4】図４は、本開示の第１実施形態に係り、４つのクロック信号の波形を示す図である。

【図5】図５は、本開示の第１実施形態に属する実施例ＥＸ１＿１に係り、信号伝送装置の動作を説明するためのタイミングチャートである。

【図6】図６は、本開示の第１実施形態に属する実施例ＥＸ１＿１に係り、信号伝送装置の動作を説明するためのタイミングチャートである。

【図7】図７は、本開示の第１実施形態に属する実施例ＥＸ１＿３に係り、信号伝送装置の構成図である。

【図8】図８は、本開示の第２実施形態に係る信号伝送装置の構成図である。

【図9】図９は、本開示の第２実施形態に係る信号伝送装置の変形構成図である。

【図10】図１０は、本開示の第２実施形態に係る半導体装置の外観斜視図である。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の符号“１０Ａ”によって参照される送信側回路は（図１参照）、送信側回路１０Ａと表記されることもあるし、回路１０Ａと略記されることもあり得るが、それらは全て同じものを指す。

【0010】

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指す。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをライズエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをライズエッジタイミングと称する。任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをフォールエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをフォールエッジタイミングと称する。

【0011】

回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

【0012】

＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１に第１実施形態に係る信号伝送装置１Ａの構成を示す。信号伝送装置１Ａは、第１回路である送信側回路１０Ａと、第２回路である受信側回路２０Ａと、絶縁素子３１及び３２と、を備える。送信側回路１０Ａ及び受信側回路２０Ａは電気的に互いに絶縁される。本明細書において、絶縁とは直流の信号及び電力の伝達が遮断されていることを意味する。

【0013】

送信側回路１０Ａは、デジタル信号出力回路１１と、エンコーダ１２と、トランスミッタ１３と、逓倍回路１４と、トランスミッタ１５と、クロックジェネレータＣＧ１と、を備える。受信側回路２０Ａは、レシーバ２１と、デコーダ２２と、信号処理回路２３と、逓倍回路２４と、レシーバ２５と、を備える。尚、信号処理回路２３は受信側回路２０Ａの構成要素に含まれないと解しても良い。この場合、信号処理回路２３は、受信側回路２０Ａの外部に設けられた回路であって且つ受信側回路２０Ａに接続された回路であると解される。

【0014】

送信側回路１０Ａにおけるグランドは“ＧＮＤ１”にて参照され、受信側回路２０Ａにおけるグランドは“ＧＮＤ２”にて参照される。送信側回路１０Ａにおける任意の電圧又は信号は、グランドＧＮＤ１を基準とする電圧又は信号であって、グランドＧＮＤ１から見た電位を有する。受信側回路２０Ａにおける任意の電圧又は信号は、グランドＧＮＤ２を基準とする電圧又は信号であって、グランドＧＮＤ２から見た電位を有する。回路１０Ａ及び２０Ａの夫々において、グランドは０Ｖ（ゼロボルト）の基準電位を有する基準導電部を指す又は基準電位そのものを指す。但し、グランドＧＮＤ１とグランドＧＮＤ２は互いに絶縁されているため、互いに異なる電位を有し得る。基準導電部は金属等の導体にて形成される。

【0015】

送信側回路１０Ａ内の各回路は電源電圧ＶＤＤ１に基づいて駆動する。電源電圧ＶＤＤ１はグランドＧＮＤ１よりも高い電位を有する正の直流電圧である。受信側回路２０Ａ内の各回路は電源電圧ＶＤＤ２に基づいて駆動する。電源電圧ＶＤＤ２はグランドＧＮＤ２よりも高い電位を有する正の直流電圧である。

【0016】

クロックジェネレータＣＧ１は、所定の周波数ｆ_ＲＥＦを有するクロック信号ＣＬＫ１（基本クロック信号）を生成及び出力する。クロック信号ＣＬＫ１及び後述のクロック信号ＣＬＫ２～ＣＬＫ４は、何れも、ハイレベル及びローレベルの信号レベルを交互に持つ矩形波信号である。任意の信号においてハイレベルはローレベルよりも高い電位を有する。

【0017】

尚、図２に示す如く、クロックジェネレータＣＧ１は、送信側回路１０Ａの外部に設けられた回路であって且つ送信側回路１０Ａに接続された外部回路であっても良く、この場合、クロックジェネレータＣＧ１から出力されるクロック信号ＣＬＫ１が送信側回路１０Ａに供給される。

【0018】

デジタル信号出力回路１１はクロックジェネレータＣＧ１に接続され、クロックジェネレータＣＧ１からクロック信号ＣＬＫ１を受ける。デジタル信号出力回路１１はクロック信号ＣＬＫ１に同期してデジタル信号Ｓ_Ｄを出力する。デジタル信号Ｓ_Ｄはシリアルのデジタル信号である。図３にクロック信号ＣＬＫ１とデジタル信号Ｓ_Ｄの関係を示す。クロック信号ＣＬＫ１において隣接する２つのライズエッジタイミング間の期間を単位期間と称する。１つの単位期間の長さを時間Ｔで表す。時間Ｔはクロック信号ＣＬＫ１の１周期の長さに等しい。尚、デジタル信号Ｓ_Ｄはデジタルのデータを表す信号であるため、デジタル信号Ｓ_Ｄをデータ信号Ｓ_Ｄに読み替えても良く、これに合わせてデジタル信号出力回路１１をデータ信号出力回路１１に読み替えても良い。

【0019】

デジタル信号Ｓ_Ｄは時系列上に並ぶ複数ビット分のデータを表す。デジタル信号Ｓ_Ｄは１単位期間において１ビット分のデータを有する。第ｉ番目の単位期間におけるデジタル信号Ｓ_Ｄによって表されるデータを、記号“Ｄ［ｉ］”にて参照する。ここでは第ｉ番目の単位期間はクロック信号ＣＬＫ１における第ｉ番目のライズエッジタイミングから開始されると考える。ｉは任意の整数を表す。データＤ［ｉ］は“１”又は“０”の値を持つ１ビットデータである。デジタル信号出力回路１１は、第ｉ番目の単位期間におけるデジタル信号Ｓ_ＤのレベルによりデータＤ［ｉ］を表現する。図３において、波形６１１はクロック信号ＣＬＫ１の波形であり、波形６１３はデジタル信号Ｓ_Ｄの波形である。図３には、デジタル信号Ｓ_Ｄにて表現されるデータ列６１２も図示される。

【0020】

ここではデジタル信号出力回路１１は、データＤ［ｉ］が“１”の値を持つとき、第ｉ番目の単位期間においてデジタル信号Ｓ_Ｄのレベルをハイレベルに設定し、データＤ［ｉ］が“０”の値を持つとき、第ｉ番目の単位期間においてデジタル信号Ｓ_Ｄのレベルをローレベルに設定するものとする。但し、データＤ［ｉ］の値とデジタル信号Ｓ_Ｄのレベルとの関係を上述の関係の逆にすることもできる。図３の例では、データＤ［ｉ］、Ｄ［ｉ＋１］、Ｄ［ｉ＋２］、Ｄ［ｉ＋３］、Ｄ［ｉ＋４］、Ｄ［ｉ＋５］の値は、夫々、１、０、１、１、０、１である。

【0021】

上述の説明から理解されるよう、デジタル信号出力回路１１はデジタル信号Ｓ_Ｄにより表されるデータが特定エッジを契機に更新されるようデジタル信号Ｓ_Ｄを出力する。特定エッジは、ここではクロック信号ＣＬＫ１のライズエッジである。従って、デジタル信号出力回路１１は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号Ｓ_ＤのレベルをデータＤ［ｉ－１］に対応するレベルからデータＤ［ｉ］に対応するレベルに切り替える。例えば、データＤ［ｉ－１］の値が“０”であって且つデータＤ［ｉ］の値が“１”であれば、デジタル信号出力回路１１は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号Ｓ_Ｄのレベルをローレベルからハイレベルに切り替える。或いは例えば、データＤ［ｉ－１］の値が“１”であって且つデータＤ［ｉ］の値が“０”であれば、デジタル信号出力回路１１は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号Ｓ_Ｄのレベルをハイレベルからローレベルに切り替える。仮に、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“０”であれば、クロック信号ＣＬＫ１の第ｉ番目のライズエッジの前後間においてデジタル信号Ｓ_Ｄはローレベルに維持され、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“１”であれば、クロック信号ＣＬＫ１の第ｉ番目のライズエッジの前後間においてデジタル信号Ｓ_Ｄはハイレベルに維持される。

【0022】

エンコーダ１２はデジタル信号出力回路１１に接続され、デジタル信号出力回路１１からデジタル信号Ｓ_Ｄを受ける。エンコーダ１２は逓倍回路１４から供給される逓倍クロック信号ＣＬＫ３を用いてデジタル信号Ｓ_Ｄをパルス幅変調することにより、パルス幅変調信号（ＰＷＭ信号）である信号Ｓ_ＰＷＭを生成及び出力する。

【0023】

トランスミッタ１３はエンコーダ１２に接続され、エンコーダ１２から信号Ｓ_ＰＷＭを受ける。トランスミッタ１３及びレシーバ２１により絶縁通信形式にて信号Ｓ_ＰＷＭが送信側回路１０Ａから受信側回路２０Ａに伝送される。トランスミッタ１３は信号Ｓ_ＰＷＭを絶縁素子３１を用いて受信側回路２０Ａに送信する。レシーバ２１はトランスミッタ１３から信号Ｓ_ＰＷＭを受信する。

【0024】

絶縁素子３１は、送信側回路１０Ａ及び受信側回路２０Ａ間の絶縁を確保したまま信号Ｓ_ＰＷＭを送信側回路１０Ａから受信側回路２０Ａに伝送するための素子である。絶縁素子３１は互いに磁気結合された送信側コイル及び受信側コイルを有するパルストランスであって良い。この場合、絶縁素子３１における送信側コイルはトランスミッタ１３に接続され且つ絶縁素子３１における受信側コイルはレシーバ２１に接続される。トランスミッタ１３は信号Ｓ_ＰＷＭに応じて絶縁素子３１をパルス駆動することで絶縁素子３１の受信側コイルに信号Ｓ_ＰＷＭに応じた電圧を誘起させる。レシーバ２１にて絶縁素子３１の受信側コイルでの誘起電圧を読み取ることで信号Ｓ_ＰＷＭを受信する。絶縁素子３１のパルス駆動とは、絶縁素子３１の送電側コイルに対し所定の向きにパルス状の電流を供給することを指す。トランスミッタ１３は信号Ｓ_ＰＷＭにおけるライズエッジごとに且つフォールエッジごとに絶縁素子３１をパルス駆動して良い。信号Ｓ_ＰＷＭのライズエッジを契機にパルス駆動されるパルストランスと、信号Ｓ_ＰＷＭのフォールエッジを契機にパルス駆動されるパルストランスと、を別々に絶縁素子３１に設けておいても良い。絶縁素子３１を１以上のコンデンサにて形成しても良い。

【0025】

以下、レシーバ２１にて受信された信号Ｓ_ＰＷＭを、送信側回路１０Ａ内の信号Ｓ_ＰＷＭと明確に区別すべく、受信信号ＲＳ_ＰＷＭ又は信号ＲＳ_ＰＷＭと称する。即ち、レシーバ２１は信号Ｓ_ＰＷＭの受信結果に基づき受信信号ＲＳ_ＰＷＭを出力する。信号Ｓ_ＰＷＭのライズエッジタイミングにて受信信号ＲＳ_ＰＷＭにもライズエッジが生じるよう、且つ、信号Ｓ_ＰＷＭのフォールエッジタイミングにて受信信号ＲＳ_ＰＷＭにもフォールエッジが生じるよう、トランスミッタ１３は信号Ｓ_ＰＷＭを送信し且つレシーバ２１は受信信号ＲＳ_ＰＷＭを生成するものとする。

【0026】

デコーダ２２はレシーバ２１に接続され、レシーバ２１から受信信号ＲＳ_ＰＷＭを受ける。デコーダ２２は逓倍回路２４から供給される逓倍クロック信号ＣＬＫ４を用いて受信信号ＲＳ_ＰＷＭを復調する。デコーダ２２における復調はエンコーダ１２のパルス幅変調に対する復調であり、故にデコーダ２２での復調によりデコーダ２２にてデジタル信号Ｓ_Ｄが復元される。デコーダ２２にて復元されたデジタル信号Ｓ_Ｄを、送信側回路１０Ａ内のデジタル信号Ｓ_Ｄと明確に区別すべく、復元デジタル信号ＲＳ_Ｄと称する。デコーダ２２から復元デジタル信号ＲＳ_Ｄが出力される。尚、復元デジタル信号ＲＳ_Ｄはデジタルのデータを表す信号であるため、復元デジタル信号ＲＳ_Ｄを復元データ信号ＲＳ_Ｄに読み替えても良い。

【0027】

逓倍回路１４はクロックジェネレータＣＧ１に接続され、クロックジェネレータＣＧ１からクロック信号ＣＬＫ１を受ける。逓倍回路１４は、クロック信号ＣＬＫ１に基づき、クロック信号ＣＬＫ１に同期したクロック信号であって且つクロック信号ＣＬＫ１をｍ逓倍したクロック信号を、逓倍クロック信号ＣＬＫ３として生成及び出力する。遅延ロックループ（ＤＬＬ）を用いて逓倍回路１４を構成できる。逓倍クロック信号ＣＬＫ３の周波数は、クロック信号ＣＬＫ１の周波数ｆ_ＲＥＦのｍ倍である。ｍは２以上の整数値を表し、例えば４である。

【0028】

トランスミッタ１５はクロックジェネレータＣＧ１に接続され、クロックジェネレータＣＧ１からクロック信号ＣＬＫ１を受ける。トランスミッタ１５及びレシーバ２５により絶縁通信形式にてクロック信号ＣＬＫ１が送信側回路１０Ａから受信側回路２０Ａに伝送される。トランスミッタ１５はクロック信号ＣＬＫ１を絶縁素子３２を用いて受信側回路２０Ａに送信する。レシーバ２５はトランスミッタ１５からクロック信号ＣＬＫ１を受信する。

【0029】

絶縁素子３２は、送信側回路１０Ａ及び受信側回路２０Ａ間の絶縁を確保したままクロック信号ＣＬＫ１を送信側回路１０Ａから受信側回路２０Ａに伝送するための素子である。絶縁素子３２は送信側コイル及び受信側コイルを有するパルストランスであって良い。この場合、絶縁素子３２における送信側コイルはトランスミッタ１５に接続され且つ絶縁素子３２における受信側コイルはレシーバ２５に接続される。トランスミッタ１５はクロック信号ＣＬＫ１に応じて絶縁素子３２をパルス駆動することで絶縁素子３２の受信側コイルにクロック信号ＣＬＫ１に応じた電圧を誘起させる。レシーバ２５にて絶縁素子３２の受信側コイルでの誘起電圧を読み取ることでクロック信号ＣＬＫ１を受信する。絶縁素子３２のパルス駆動とは、絶縁素子３２の送電側コイルに対し所定の向きにパルス状の電流を供給することを指す。トランスミッタ１５はクロック信号ＣＬＫ１におけるライズエッジごとに且つフォールエッジごとに絶縁素子３２をパルス駆動して良い。クロック信号ＣＬＫ１のライズエッジを契機にパルス駆動されるパルストランスと、クロック信号ＣＬＫ１のフォールエッジを契機にパルス駆動されるパルストランスと、を別々に絶縁素子３２に設けておいても良い。絶縁素子３２を１以上のコンデンサにて形成しても良い。

【0030】

以下、レシーバ２５にて受信されたクロック信号ＣＬＫ１を、送信側回路１０Ａ内のクロック信号ＣＬＫ１と明確に区別すべく、クロック信号ＣＬＫ２と称する。即ち、レシーバ２５はクロック信号ＣＬＫ１の受信結果に基づきクロック信号ＣＬＫ２を出力する。

【0031】

逓倍回路２４はレシーバ２５に接続され、レシーバ２５からクロック信号ＣＬＫ２を受ける。逓倍回路２４は、クロック信号ＣＬＫ２に基づき、クロック信号ＣＬＫ２に同期したクロック信号であって且つクロック信号ＣＬＫ２をｍ逓倍したクロック信号を、逓倍クロック信号ＣＬＫ４として生成及び出力する。遅延ロックループ（ＤＬＬ）を用いて逓倍回路２４を構成できる。逓倍クロック信号ＣＬＫ４の周波数はクロック信号ＣＬＫ２の周波数ｆ_ＲＥＦのｍ倍である。

【0032】

信号処理回路２３はデコーダ２２及びレシーバ２５に接続され、デコーダ２２及びレシーバ２５から復元デジタル信号ＲＳ_Ｄ及びクロック信号ＣＬＫ２を受ける。復元デジタル信号ＲＳ_Ｄはクロック信号ＣＬＫ２に同期した信号である。信号処理回路２３はクロック信号ＣＬＫ２を用いて復元デジタル信号ＲＳ_Ｄが持つデータ（従ってデジタル信号Ｓ_Ｄが持つデータ）を認識できる。即ち、信号処理回路２３は復元デジタル信号ＲＳ_Ｄが持つデータをクロック信号ＣＬＫ２に同期して読み取ることができる。信号処理回路２３は、クロック信号ＣＬＫ２に基づき復元デジタル信号ＲＳ_Ｄに対して所定の信号処理を行う。

【0033】

図４にクロック信号ＣＬＫ１～ＣＬＫ４の波形例を示す。クロック信号ＣＬＫ１及びＣＬＫ２は共に周波数ｆ_ＲＥＦを有する矩形波信号である。クロック信号ＣＬＫ１のライズエッジがトランスミッタ１５からレシーバ２５に伝送されることでクロック信号ＣＬＫ２にライズエッジが生じる。クロック信号ＣＬＫ１のフォールエッジがトランスミッタ１５からレシーバ２５に伝送されることでクロック信号ＣＬＫ２にフォールエッジが生じる。ここにおける伝送の遅延は微小であるとして無視する。そうすると、クロック信号ＣＬＫ１のライズエッジの発生時刻にてクロック信号ＣＬＫ２にライズエッジが発生し、クロック信号ＣＬＫ１のフォールエッジの発生時刻にてクロック信号ＣＬＫ２にフォールエッジが発生する。尚、クロック信号ＣＬＫ１のライズエッジの発生時にクロック信号ＣＬＫ２にフォールエッジが発生するよう且つクロック信号ＣＬＫ１のフォールエッジの発生時にクロック信号ＣＬＫ２にライズエッジが発生するようレシーバ２５を変形することも可能である。

【0034】

逓倍回路１４は、クロック信号ＣＬＫ１の各ライズエッジタイミングにて逓倍クロック信号ＣＬＫ３にライズエッジが生じるよう、クロック信号ＣＬＫ１及びＣＬＫ３間の位相を調整する。逓倍回路２４は、クロック信号ＣＬＫ２の各ライズエッジタイミングにて逓倍クロック信号ＣＬＫ４にライズエッジが生じるよう、クロック信号ＣＬＫ２及びＣＬＫ４間の位相を調整する。図４では“ｍ＝４”であることが想定されており、故に逓倍クロック信号ＣＬＫ２及びＣＬＫ４の夫々において、１周期の長さは時間（Ｔ／４）である。

【0035】

エンコーダ１２はデジタル信号Ｓ_Ｄをｎビットごとにパルス幅変調する。即ち、エンコーダ１２はデジタル信号Ｓ_Ｄをｎビットを単位に分割し、分割されたデジタル信号Ｓ_Ｄを、順次、パルス幅変調することで信号Ｓ_ＰＷＭを得る。

【0036】

第１実施形態は、以下の実施例ＥＸ１＿１～ＥＸ１＿３を含む。第１実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の実施例ＥＸ１＿１～ＥＸ１＿３に適用される。但し、各実施例において、第１実施形態で上述した事項と矛盾する事項については各実施例での記載が優先されて良い。また矛盾無き限り、実施例ＥＸ１＿１～ＥＸ１＿３の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

【0037】

［実施例ＥＸ１＿１］
実施例ＥＸ１＿１を説明する。実施例ＥＸ１＿１では、図１の信号伝送装置１Ａにおいて“ｎ＝４”である。即ち実施例ＥＸ１＿１においてエンコーダ１２はデジタル信号Ｓ_Ｄを４ビットごとにパルス幅変調する。以下、詳細に説明する。

【0038】

デジタル信号Ｓ_Ｄは第１番目のビットのデータから第Ｎ番目のビットのデータまでのデータ列を表す。Ｎは十分に大きな整数値を表すものとする（例えばＮ＝２^２５６）。上述のデータＤ［ｉ］はデジタル信号Ｓ_Ｄにおける第ｉ番目のビットのデータである。エンコーダ１２は、デジタル信号Ｓ_Ｄを４ビットを単位に分割し、分割されたデジタル信号Ｓ_Ｄを、順次、パルス幅変調することで信号Ｓ_ＰＷＭを得る。

【0039】

図５を参照し、今、データＤ［ｉ］～Ｄ［ｉ＋３］から成る４ビットデータＤ［ｉ：１＋３］に注目する。時刻ｔ_Ａ１はクロック信号ＣＬＫ１における第ｉ番目のライズエッジタイミングである。時刻ｔ_Ａ２はクロック信号ＣＬＫ１における第（ｉ＋４）番目のライズエッジタイミングである。従って、時刻ｔ_Ａ１及びｔ_Ａ２間の４単位期間におけるデジタル信号Ｓ_Ｄにより４ビットデータＤ［ｉ：１＋３］が表現される。４単位期間は時間（４×Ｔ）の長さを持つ。時刻ｔ_Ａ３はクロック信号ＣＬＫ１における第（ｉ＋８）番目のライズエッジタイミングである。従って、時刻ｔ_Ａ２及びｔ_Ａ３間の４単位期間におけるデジタル信号Ｓ_Ｄにより４ビットデータＤ［ｉ＋４：ｉ＋７］が表現される。４ビットデータＤ［ｉ＋４：ｉ＋７］はデータＤ［ｉ＋４］～Ｄ［ｉ＋７］から成る。

【0040】

４ビットデータＤ［ｉ：１＋３］のような任意の４ビットデータは、１０進数表記で０～１５までの何れかの整数値をデジタル値として持つ。エンコーダ１２は、４ビットデータＤ［ｉ：１＋３］をパルス幅に変換することにより、４ビットデータＤ［ｉ：１＋３］に対する信号Ｓ_ＰＷＭを生成する。

【0041】

４ビットデータＤ［ｉ：１＋３］に対するパルス幅は、４ビットデータＤ［ｉ：１＋３］が有するデジタル値と単位幅ΔＷ_４との積である。４ビットデータＤ［ｉ：１＋３］が有するデジタル値を記号“ＶＡＬ_Ａ１”で表すと、４ビットデータＤ［ｉ：１＋３］に対するパルス幅は“ＶＡＬ_Ａ１×ΔＷ_４”である。４ビットデータＤ［ｉ：１＋３］に対する信号Ｓ_ＰＷＭは時刻ｔ_Ａ２から時刻ｔ_Ａ３までの４単位期間をかけてエンコーダ１２から出力される。図５において、波形６００～６０３並びに６１４及び６１５は、夫々に、時刻ｔ_Ａ２及びｔ_Ａ３間における信号Ｓ_ＰＷＭの波形である。但し、波形６００、６０１、６０２、６０３、６１４、６１５は、デジタル値ＶＡＬ_Ａ１が夫々０、１、２、３、１４、１５であるときの信号Ｓ_ＰＷＭの波形であって且つ時刻ｔ_Ａ２及びｔ_Ａ３間の信号Ｓ_ＰＷＭの波形である。

【0042】

４ビットデータＤ［ｉ：１＋３］に対するパルス幅は、時刻ｔ_Ａ２及びｔ_Ａ３間において信号Ｓ_ＰＷＭが所定レベルを有する期間の長さに相当する。所定レベルはローレベルであっても良いが、ここではハイレベルであるものとする。単位幅ΔＷ_４は逓倍クロック信号ＣＬＫ３の１周期分の長さである。“ｎ＝４”であるとき、時間（４×Ｔ）にて１６種類の値を表すべく、逓倍回路１４はクロック信号ＣＬＫ１を４逓倍することで周波数（４×ｆ_ＲＥＦ）を持つ逓倍クロック信号ＣＬＫ３を生成し、これに合わせて逓倍回路２４はクロック信号ＣＬＫ２を４逓倍することで周波数（４×ｆ_ＲＥＦ）を持つ逓倍クロック信号ＣＬＫ４を生成する。周波数（４×ｆ_ＲＥＦ）の逆数は時間（Ｔ／４）であり、単位幅ΔＷ_４に一致する。尚、変形として、逓倍クロック信号ＣＬＫ３及びＣＬＫ４の各周波数は周波数（４×ｆ_ＲＥＦ）より高くても良く、周波数（４×ｆ_ＲＥＦ）の整数倍であっても良い（例えば８×ｆ_ＲＥＦであっても良い）。

【0043】

エンコーダ１２は、デジタル値ＶＡＬ_Ａ１が０であれば時刻ｔ_Ａ２及びｔ_Ａ３間にて信号Ｓ_ＰＷＭをローレベルに維持する。エンコーダ１２は、デジタル値ＶＡＬ_Ａ１が０以外であれば時刻ｔ_Ａ２において信号Ｓ_ＰＷＭにライズエッジを発生させ、４ビットデータＤ［ｉ：１＋３］に対するパルス幅分の時間が経過すると（即ち時間“ＶＡＬ_Ａ１×ΔＷ_４”が経過すると）、信号Ｓ_ＰＷＭにフォールエッジを発生させる。エンコーダ１２は逓倍クロック信号ＣＬＫ３を用いて必要なパルス幅を設定できる。

【0044】

４ビットデータＤ［ｉ：１＋３］に続く４ビットデータＤ［ｉ＋４：ｉ＋７］についても同様である。即ちエンコーダ１２は、４ビットデータＤ［ｉ＋４：ｉ＋７］をパルス幅に変換することにより、４ビットデータＤ［ｉ＋４：ｉ＋７］に対する信号Ｓ_ＰＷＭを生成する。

【0045】

図６に示す如く、４ビットデータＤ［ｉ＋４：ｉ＋７］に対する信号Ｓ_ＰＷＭは時刻ｔ_Ａ３から時刻ｔ_Ａ４までの４単位期間をかけてエンコーダ１２から出力される。時刻ｔ_Ａ４は時刻ｔ_Ａ３から４単位期間だけ後の時刻であり、時刻ｔ_Ａ５は時刻ｔ_Ａ４から４単位期間だけ後の時刻である。４ビットデータＤ［ｉ＋４：ｉ＋７］に対するパルス幅は、４ビットデータＤ［ｉ＋４：ｉ＋７］が有するデジタル値と単位幅ΔＷ_４との積である。４ビットデータＤ［ｉ＋４：ｉ＋７］が有するデジタル値を記号“ＶＡＬ_Ｂ１”で表すと、４ビットデータＤ［ｉ＋４：ｉ＋７］に対するパルス幅は“ＶＡＬ_Ｂ１×ΔＷ_４”である。エンコーダ１２は、デジタル値ＶＡＬ_Ｂ１が０であれば時刻ｔ_Ａ３及びｔ_Ａ４間にて信号Ｓ_ＰＷＭをローレベルに維持する。エンコーダ１２は、デジタル値ＶＡＬ_Ｂ１が０以外であれば時刻ｔ_Ａ３において信号Ｓ_ＰＷＭにライズエッジを発生させ、４ビットデータＤ［ｉ＋４：ｉ＋７］に対するパルス幅分の時間が経過すると（即ち時間“ＶＡＬ_Ｂ１×ΔＷ_４”が経過すると）、信号Ｓ_ＰＷＭにフォールエッジを発生させる。

【0046】

デジタル信号Ｓ_Ｄのデータの内、４ビットデータＤ［ｉ：１＋３］及びＤ［ｉ＋４：ｉ＋７］以外の４ビットデータも同様である。尚、時刻ｔ_Ａ１に相当するタイミングをエンコーダ１２に認識させるべく、逓倍クロック信号ＣＬＫ３にだけでなくクロック信号ＣＬＫ１もエンコーダ１２に入力して良い。

【0047】

上述したように、信号Ｓ_ＰＷＭのライズエッジタイミングにて受信信号ＲＳ_ＰＷＭにもライズエッジが生じるよう、且つ、信号Ｓ_ＰＷＭのフォールエッジタイミングにて受信信号ＲＳ_ＰＷＭにもフォールエッジが生じるよう、トランスミッタ１３から信号Ｓ_ＰＷＭが送信され且つレシーバ２１にて受信信号ＲＳ_ＰＷＭが生成される。故に信号Ｓ_ＰＷＭにおけるパルス幅の情報が受信信号ＲＳ_ＰＷＭに含まれる。

【0048】

デコーダ２２は、逓倍クロック信号ＣＬＫ４に基づき４単位期間ごとに受信信号ＲＳ_ＰＷＭにおけるパルス幅をデジタル値に変換し、変換結果を用いてデジタル信号Ｓ_Ｄと等価な復元デジタル信号ＲＳ_Ｄを生成する。

【0049】

即ち例えば、デコーダ２２は、逓倍クロック信号ＣＬＫ４を用いて時刻ｔ_Ａ２及びｔ_Ａ３間における受信信号ＲＳ_ＰＷＭのパルス幅を特定し、特定したパルス幅をデジタル値ＶＡＬ_Ａ２に変換する（図６参照）。“ＶＡＬ_Ａ１＝ＶＡＬ_Ａ２”となるようパルス幅変調の方法がエンコーダ１２及びデコーダ２２間で共有される。デコーダ２２は、デジタル値ＶＡＬ_Ａ２を表すシリアルのデジタル信号を、時刻ｔ_Ａ３及びｔ_Ａ４間の復元デジタル信号ＲＳ_Ｄとして出力する。時刻ｔ_Ａ３及びｔ_Ａ４間の復元デジタル信号ＲＳ_Ｄは時刻ｔ_Ａ１及びｔ_Ａ２間のデジタル信号Ｓ_Ｄと同一のデジタル信号であり、送信側回路１０Ａ内の４ビットデータＤ［ｉ：１＋３］と等価な４ビットデータＲＤ［ｉ：１＋３］を表す。４ビットデータＲＤ［ｉ：１＋３］はデータＲＤ［ｉ］～ＲＤ［ｉ＋３］から成り、データＲＤ［ｉ］～ＲＤ［ｉ＋３］は夫々データＤ［ｉ］～Ｄ［ｉ＋３］の受信側回路２０Ａでの受信データである。

【0050】

同様に例えば、デコーダ２２は、逓倍クロック信号ＣＬＫ４を用いて時刻ｔ_Ａ３及びｔ_Ａ４間における受信信号ＲＳ_ＰＷＭのパルス幅を特定し、特定したパルス幅をデジタル値ＶＡＬ_Ｂ２に変換する（図６参照）。“ＶＡＬ_Ｂ１＝ＶＡＬ_Ｂ２”となるようパルス幅変調の方法がエンコーダ１２及びデコーダ２２間で共有される。デコーダ２２は、デジタル値ＶＡＬ_Ｂ２を表すシリアルのデジタル信号を、時刻ｔ_Ａ４及びｔ_Ａ５間の復元デジタル信号ＲＳ_Ｄとして出力する。時刻ｔ_Ａ４及びｔ_Ａ５間の復元デジタル信号ＲＳ_Ｄは時刻ｔ_Ａ２及びｔ_Ａ３間のデジタル信号Ｓ_Ｄと同一のデジタル信号であり、送信側回路１０Ａ内の４ビットデータＤ［ｉ＋４：１＋７］と等価な４ビットデータＲＤ［ｉ＋４：１＋７］を表す。４ビットデータＲＤ［ｉ＋４：１＋７］はデータＲＤ［ｉ＋４］～ＲＤ［ｉ＋７］から成り、データＲＤ［ｉ＋４］～ＲＤ［ｉ＋７］は夫々データＤ［ｉ＋４］～Ｄ［ｉ＋７］の受信側回路２０Ａでの受信データである。

【0051】

デコーダ２２は、クロック信号ＣＬＫ２に同期して復元デジタル信号ＲＳ_Ｄを出力する。従って例えば時刻ｔ_Ａ３及びｔ_Ａ４間に注目すれば、デコーダ２２は、時刻ｔ_Ａ３及びｔ_Ａ３１間における復元デジタル信号ＲＳ_ＤのレベルにてデータＲＤ［ｉ］を表し、時刻ｔ_Ａ３１及びｔ_Ａ３２間における復元デジタル信号ＲＳ_ＤのレベルにてデータＲＤ［ｉ＋１］を表し、時刻ｔ_Ａ３２及びｔ_Ａ３３間における復元デジタル信号ＲＳ_ＤのレベルにてデータＲＤ［ｉ＋２］を表し、時刻ｔ_Ａ３３及びｔ_Ａ４間における復元デジタル信号ＲＳ_ＤのレベルにてデータＲＤ［ｉ＋３］を表す。時刻ｔ_Ａ３１は時刻ｔ_Ａ３より時間Ｔだけ後の時刻であり、時刻ｔ_Ａ３２は時刻ｔ_Ａ３１より更に時間Ｔだけ後の時刻であり、時刻ｔ_Ａ３３は時刻ｔ_Ａ３２より更に時間Ｔだけ後の時刻である。時刻ｔ_Ａ３及びｔ_Ａ４間の時間差は時間（４×Ｔ）であるので、時刻ｔ_Ａ４は時刻ｔ_Ａ３３より更に時間Ｔだけ後の時刻である。尚、時刻ｔ_Ａ３に相当するタイミングをデコーダ２２に認識させるべく、逓倍クロック信号ＣＬＫ４にだけでなくクロック信号ＣＬＫ２もデコーダ２２に入力して良い。

【0052】

信号伝送装置１Ａと異なる参考装置では、デジタル信号Ｓ_Ｄそのものを絶縁形式で第１回路から第２回路に送信する。絶縁形式における信号の送受信では、信号のエッジのたびに大きな電力を要する。絶縁素子がパルストランスであることを考える。この場合、信号のエッジのたびにパルストランスを駆動する（即ちパルストランスに電流を供給する）必要があり、駆動の度に大きな電力を要する。具体例としてデータＤ［ｉ］～Ｄ［ｉ＋３］が夫々１、０、１、１である場合（図３参照）、参考装置では、それら４ビット分のデータを絶縁形式で送信する際に、４つのエッジ（２つのライズエッジと２つのフォールエッジ）を第２回路に伝送すべくパルストランスを４回駆動する必要がある。パルストランスの駆動回数の増大に伴い必要な電力が増大する。またパルストランスの駆動時にはノイズが発生するので、パルストランスの駆動頻度の増大に伴い発生ノイズ量も増大する。絶縁素子がコンデンサにて構成される場合も同様である。

【0053】

これに対し、信号伝送装置１Ａでは、パルス幅変調される単位データ（ここでは４ビット分のデータ）ごとの絶縁素子の駆動回数は最大２回に抑えられる。具体例としてデータＤ［ｉ］～Ｄ［ｉ＋３］が夫々１、０、１、１である場合（図３参照）、信号伝送装置１Ａでは、それら４ビット分のデータを絶縁形式で送信する際に、絶縁素子３１を２回駆動すれば足る（図５参照）。即ち、信号伝送装置１Ａでは参考装置と比べて絶縁素子の駆動頻度（単位時間あたり又は単位データ量あたりの絶縁素子の駆動回数）を低減することができる。結果、必要な電力及び発生ノイズ量を低減することができる。また信号Ｓ_ＰＷＭのレベル変化の頻度が概ね一定となることから、絶縁素子３１の駆動による周辺回路（例えばデジタル信号出力回路１１）への影響を抑制できる。

【0054】

［実施例ＥＸ１＿２］
実施例ＥＸ１＿２を説明する。信号伝送装置１Ａにおいてｎの値は４以外でも良い。例えば“ｎ＝８”である場合には以下のようにすれば良い。説明の具体化のため、適宜図６を再度参照しつつ、時刻ｔ_Ａ１及びｔ_Ａ３間の８単位期間におけるデジタル信号Ｓ_Ｄにより表現される８ビットデータＤ［ｉ：ｉ＋７］に注目する。

【0055】

８ビットデータＤ［ｉ：ｉ＋７］はデータＤ［ｉ］～Ｄ［ｉ＋７］から成る。８ビットデータが有するデジタル値は１０進数表記で０～２５５までの何れかの整数値を持つ。エンコーダ１２は、８ビットデータＤ［ｉ：ｉ＋７］をパルス幅に変換することにより、８ビットデータＤ［ｉ：ｉ＋７］に対する信号Ｓ_ＰＷＭを生成する。８ビットデータＤ［ｉ：ｉ＋７］に対するパルス幅は、８ビットデータＤ［ｉ：ｉ＋７］が有するデジタル値と単位幅ΔＷ_８との積である。単位幅ΔＷ_８は時間（Ｔ／３２）に相当する。

【0056】

“ｎ＝８”であるとき、時間（８×Ｔ）にて２５６種類の値を表すべく、逓倍回路１４はクロック信号ＣＬＫ１を３２逓倍することで周波数（３２×ｆ_ＲＥＦ）を持つ逓倍クロック信号ＣＬＫ３を生成し、これに合わせて逓倍回路２４はクロック信号ＣＬＫ２を３２逓倍することで周波数（３２×ｆ_ＲＥＦ）を持つ逓倍クロック信号ＣＬＫ４を生成する。周波数（３２×ｆ_ＲＥＦ）の逆数は時間（Ｔ／３２）であり、単位幅ΔＷ_８に一致する。８ビットデータＤ［ｉ：１＋７］に対する信号Ｓ_ＰＷＭは時刻ｔ_Ａ３から時刻ｔ_Ａ５までの８単位期間をかけてエンコーダ１２から出力される。８ビットデータＤ［ｉ：１＋７］に対する信号Ｓ_ＰＷＭは８ビットデータＤ［ｉ：１＋７］に対するパルス幅を有する。８ビットデータＤ［ｉ：１＋７］に対するパルス幅は、時刻ｔ_Ａ３及びｔ_Ａ５間において信号Ｓ_ＰＷＭが所定レベル（ここではハイレベル）を有する期間の長さに相当する。８ビットデータＤ［ｉ：１＋７］に続く他の８ビットデータについても同様である。

【0057】

“ｎ＝８”の場合、デコーダ２２は、逓倍クロック信号ＣＬＫ４に基づき８単位期間ごとに受信信号ＲＳ_ＰＷＭにおけるパルス幅をデジタル値に変換し、変換結果を用いてデジタル信号Ｓ_Ｄと等価な復元デジタル信号ＲＳ_Ｄを生成する。

【0058】

即ち例えば、デコーダ２２は、逓倍クロック信号ＣＬＫ４を用いて時刻ｔ_Ａ３及びｔ_Ａ５間における受信信号Ｓ_ＰＷＭのパルス幅を特定し、特定したパルス幅をデジタル値に変換する。デコーダ２２は、当該変換により得られたデジタル値を表すシリアルのデジタル信号を、時刻ｔ_Ａ５及びｔ_Ａ７間の復元デジタル信号ＲＳ_Ｄとして出力する。図示されない時刻ｔ_Ａ７は時刻ｔ_Ａ５よりも時間（８×Ｔ）だけ後の時刻である。時刻ｔ_Ａ５及びｔ_Ａ７間の復元デジタル信号ＲＳ_Ｄは時刻ｔ_Ａ１及びｔ_Ａ３間のデジタル信号Ｓ_Ｄと同一のデジタル信号であり、送信側回路１０Ａ内の８ビットデータＤ［ｉ：１＋７］と等価な８ビットデータを表す。

【0059】

この他、ｎの値は３以上の整数であれば任意である。“ｎ≧３”とすることで実施例ＥＸ１＿１にて述べたような作用効果（絶縁素子の駆動回数低減に伴う必要電力量及び発生ノイズの低減効果）が得られる。逓倍クロック信号ＣＬＫ３及びＣＬＫ４の各周波数は典型的には周波数ｆ_ＲＥＦの（２^ｎ／ｎ）倍である。但し、逓倍クロック信号ＣＬＫ３及びＣＬＫ４の各周波数を、周波数ｆ_ＲＥＦの（２^ｎ／ｎ）倍より高くしても良く、例えば、周波数ｆ_ＲＥＦの（２^ｎ＋１／ｎ）倍であっても構わない。

【0060】

［実施例ＥＸ１＿３］
実施例ＥＸ１＿３を説明する。例えばデジタル信号出力回路１１は、図７に示す如くＡＤ変換回路１１ａであっても良い。ＡＤ変換回路１１ａは、サンプリングタイミングにおける入力アナログ信号Ｓ_ＡをＡＤ変換（アナログ／デジタル変換）することでＡＤ変換の結果を表すデジタル信号Ｓ_Ｄを生成し、デジタル信号Ｓ_Ｄをクロック信号ＣＬＫ１に同期してエンコーダ１２に出力する。ここで出力されるデジタル信号Ｓ_Ｄの特性は上述した通りである。入力アナログ信号Ｓ_Ａは送信側回路１０Ａとは異なる任意の回路からＡＤ変換回路１１ａに供給される。入力アナログ信号Ｓ_Ａは送信側回路１０Ａ内で生成される信号であっても良い。サンプリングタイミングは図示されない制御回路により指定される。

【0061】

例として、ＡＤ変換回路１１ａが入力アナログ信号Ｓ_Ａを８ビットのデジタル信号に変換するフラッシュ型又は逐次比較型のＡＤ変換回路である場合を考える。この場合、変換により得られた８ビットのデジタル信号が、例えば上述の時刻ｔ_Ａ１及びｔ_Ａ３間にて、クロック信号ＣＬＫ１に同期してＡＤ変換回路１１ａから出力される。但し、ＡＤ変換回路１１ａにおけるＡＤ変換の形式は任意である。ＡＤ変換回路１１ａはデルタシグマ型のＡＤ変換回路であっても良く、この場合、復元デジタル信号ＲＳ_Ｄに対しクロック信号ＣＬＫ２に同期してデジタルのフィルタリング処理を行うデジタルフィルタを信号処理回路２３に設けておくことができる。

【0062】

デジタル信号出力回路１１がＡＤ変換回路１１ａである場合、絶縁素子の駆動に伴うノイズはＡＤ変換の精度に影響を与えうる。しかしながら、本実施形態の構成の採用により発生ノイズ量の低減が期待されるので、ＡＤ変換の精度向上が見込める。

【0063】

この他、デジタル信号出力回路１１はクロック信号ＣＬＫ１に同期してデジタル信号Ｓ_Ｄを出力する回路であれば任意である。信号伝送装置１Ａはクロック信号ＣＬＫ１に同期して任意のデジタル信号Ｓ_Ｄの送受信を行う絶縁通信装置（デジタルアイソレータ）であっても良い。

【0064】

＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。図８に第２実施形態に係る信号伝送装置１Ｂの構成を示す。信号伝送装置１Ｂは、第１回路である送信側回路１０Ｂと、第２回路である受信側回路２０Ｂと、絶縁素子３１及び３３と、を備える。送信側回路１０Ｂ及び受信側回路２０Ｂは電気的に互いに絶縁される。

【0065】

図８の信号伝送装置１Ｂは図１の信号伝送装置１Ａと類似した構成を持ち、両者間でクロック信号生成回路の配置位置が相違するだけである。

【0066】

図１の送信側回路１０ＡにおいてクロックジェネレータＣＧ１及びトランスミッタ１５をレシーバ１６に置換することで図８の送信側回路１０Ｂが得られる。従って、図８の送信側回路１０Ｂは、デジタル信号出力回路１１と、エンコーダ１２と、トランスミッタ１３と、逓倍回路１４と、レシーバ１６と、を備える。上記置換を除き、送信側回路１０Ｂは送信側回路１０Ａと同様の構成を有し且つ同様の動作を行う。

【0067】

図１の受信側回路２０Ａにおいてレシーバ２５をトランスミッタ２６及びクロックジェネレータＣＧ２に置換することで図８の受信側回路２０Ｂが得られる。従って、図８の受信側回路２０Ｂは、レシーバ２１と、デコーダ２２と、信号処理回路２３と、逓倍回路２４と、トランスミッタ２６と、クロックジェネレータＣＧ２と、を備える。上記置換を除き、受信側回路２０Ｂは受信側回路２０Ａと同様の構成を有し且つ同様の動作を行う。また、信号伝送装置１Ｂでは図１の絶縁素子３２の代わりに絶縁素子３３が設けられる。

【0068】

信号伝送装置１Ａ及び１Ｂ間の相違点のみに注目して、信号伝送装置１Ｂの動作を説明する。第２実施形態で特に述べない事項に関しては、第１実施形態の記載が第２実施形態にも適用される。但し、この適用の際、第１実施形態の記載における符号“１Ａ”、“１０Ａ”、“２０Ａ”が、第２実施形態において適宜“１Ｂ”、“１０Ｂ”、“２０Ｂ”に読み替えられる。

【0069】

クロックジェネレータＣＧ２は、所定の周波数ｆ_ＲＥＦを有するクロック信号（原クロック信号）を生成及び出力する。第２実施形態ではクロックジェネレータＣＧ２から出力されるクロック信号がクロック信号ＣＬＫ２である。クロックジェネレータＣＧ２は信号処理回路２３、逓倍回路２４及びトランスミッタ２６に接続され、信号処理回路２３、逓倍回路２４及びトランスミッタ２６に対してクロック信号ＣＬＫ２を供給する。尚、図９に示す如く、クロックジェネレータＣＧ２は、受信側回路２０Ｂの外部に設けられた回路であって且つ受信側回路２０Ｂに接続された外部回路であっても良く、この場合、クロックジェネレータＣＧ２から出力されるクロック信号ＣＬＫ２が受信側回路２０Ｂに供給される。

【0070】

トランスミッタ２６及びレシーバ１６により絶縁通信形式にてクロック信号ＣＬＫ２（原クロック信号）が受信側回路２０Ｂから送信側回路１０Ｂに伝送される。トランスミッタ２６はクロック信号ＣＬＫ２を絶縁素子３３を用いて送信側回路１０Ｂに送信する。レシーバ１６はトランスミッタ２６からクロック信号ＣＬＫ２を受信する。

【0071】

絶縁素子３３は、送信側回路１０Ｂ及び受信側回路２０Ｂ間の絶縁を確保したままクロック信号ＣＬＫ２を受信側回路２０Ｂから送信側回路１０Ｂに伝送するための素子である。絶縁素子３３は送信側コイル及び受信側コイルを有するパルストランスであって良い。この場合、絶縁素子３３における送信側コイルはトランスミッタ２６に接続され且つ絶縁素子３３における受信側コイルはレシーバ１６に接続される。トランスミッタ２６はクロック信号ＣＬＫ２に応じて絶縁素子３３をパルス駆動することで絶縁素子３３の受信側コイルにクロック信号ＣＬＫ２に応じた電圧を誘起させる。レシーバ１６にて絶縁素子３３の受信側コイルでの誘起電圧を読み取ることでクロック信号ＣＬＫ２を受信する。絶縁素子３３のパルス駆動とは、絶縁素子３３の送電側コイルに対し所定の向きにパルス状の電流を供給することを指す。トランスミッタ２６はクロック信号ＣＬＫ２におけるライズエッジごとに且つフォールエッジごとに絶縁素子３３をパルス駆動して良い。クロック信号ＣＬＫ２のライズエッジを契機にパルス駆動されるパルストランスと、クロック信号ＣＬＫ２のフォールエッジを契機にパルス駆動されるパルストランスと、を別々に絶縁素子３３に設けておいても良い。絶縁素子３３を１以上のコンデンサにて形成しても良い。

【0072】

レシーバ１６にて受信されたクロック信号ＣＬＫ２を、受信側回路２０Ｂ内のクロック信号ＣＬＫ２と明確に区別すべく、クロック信号ＣＬＫ１と称する。レシーバ１６はクロック信号ＣＬＫ２の受信結果に基づきクロック信号ＣＬＫ１を出力する。換言すれば、レシーバ１６はトランスミッタ２６から送信されたクロック信号ＣＬＫ２（原クロック信号）をクロック信号ＣＬＫ１（基本クロック信号）として受信する。このように、信号伝送装置１Ｂでは、絶縁素子３３を用いてクロック信号ＣＬＫ２が受信側回路２０Ｂから送信側回路１０Ｂに伝送されることで、送信側回路１０Ｂ内にてクロック信号ＣＬＫ１が得られる。クロック信号ＣＬＫ２のライズエッジタイミングにてクロック信号ＣＬＫ１にもライズエッジが生じるよう、且つ、クロック信号ＣＬＫ２のフォールエッジタイミングにてクロック信号ＣＬＫ１にもフォールエッジが生じるよう、トランスミッタ２６はクロック信号ＣＬＫ２を送信し且つレシーバ１６はクロック信号ＣＬＫ１を生成するものとする。

【0073】

クロック信号ＣＬＫ１が図１のクロックジェネレータＣＧ１ではなくレシーバ１６から出力される点を除き、送信側回路１０Ｂにおけるデジタル信号出力回路１１、エンコーダ１２、トランスミッタ１３及び逓倍回路１４の各動作は第１実施形態と同様である。クロック信号ＣＬＫ２が図１のレシーバ２５ではなくクロックジェネレータＣＧ２から出力される点を除き、受信側回路２０Ｂにおけるレシーバ２１、デコーダ２２、信号処理回路２３及び逓倍回路２４の各動作は第１実施形態と同様である。

【0074】

＜＜第３実施形態＞＞
本開示の第３実施形態を説明する。第３実施形態では、第１又は第２実施形態に適用可能な応用技術又は変形技術等を説明する。

【0075】

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

【0076】

従って例えば、クロック信号ＣＬＫ１において隣接する２つのフォールエッジタイミング間の期間が単位期間であっても良い。この場合、第ｉ番目の単位期間は第ｉ番目のフォールエッジから開始され、デジタル信号出力回路１１は第ｉ番目の単位期間におけるデジタル信号Ｓ_ＤのレベルによりデータＤ［ｉ］を表現する。

【0077】

図１０に半導体装置１００の外観斜視図を示す。信号伝送装置１Ａ又は１Ｂは半導体装置１００に組み込まれた装置であって良い。半導体装置１００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１００の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１００が形成される。尚、図１０に示される半導体装置１００の外部端子の数及び半導体装置１００の筐体の種類は例示に過ぎず、それらを任意に設計可能である。

【0078】

半導体装置１００に第１～第３半導体チップが設けられて良い。この場合、第１半導体チップ内の半導体集積回路に第１回路を含め、且つ、第２半導体チップ内の半導体集積回路に第２回路を含める。第１実施形態に係る信号伝送装置１Ａが半導体装置１００に組み込まれる場合（図１参照）、第１回路及び第２回路は夫々送信側回路１０Ａ及び受信側回路２０Ａであり、第３半導体チップに絶縁素子３１及び３２が形成される（但し、絶縁素子３１及び３２を第１及び第２半導体チップに分散して配置することもできる）。第２実施形態に係る信号伝送装置１Ｂが半導体装置１００に組み込まれる場合（図８参照）、第１回路及び第２回路は夫々送信側回路１０Ｂ及び受信側回路２０Ｂであり、第３半導体チップに絶縁素子３１及び３３が形成される（但し、絶縁素子３１及び３３を第１及び第２半導体チップに分散して配置することもできる）。

【0079】

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【0080】

＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0081】

本開示の一側面に係る信号伝送装置は、互いに絶縁された第１回路（１０Ａ又は１０Ｂ）及び第２回路（２０Ａ又は２０Ｂ）を備える信号伝送装置（１Ａ又は１Ｂ）であって、前記第１回路は、シリアルのデジタル信号（Ｓ_Ｄ）を複数ビットごとにパルス幅変調することでＰＷＭ信号（Ｓ_ＰＷＭ）を生成するよう構成されたエンコーダ（１２）と、前記エンコーダからの前記ＰＷＭ信号を絶縁素子（３１）を用いて前記第２回路に送信するよう構成されたトランスミッタ（１３）と、を備え、前記第２回路は、前記トランスミッタからの前記ＰＷＭ信号を受信するよう構成されたレシーバ（２１）と、前記レシーバにて受信された前記ＰＷＭ信号（ＲＳ_Ｄ）を復調することで前記デジタル信号を復元するよう構成されたデコーダ（２２）と、を備える構成（第１の構成）である。

【0082】

これにより、デジタル信号をそのまま絶縁通信により第１回路から第２回路へと伝送する方式と比べて、絶縁素子の駆動頻度を低減することができる。結果、必要な電力及び発生ノイズ量を低減することができる。

【0083】

上記第１の構成に係る信号伝送装置において、前記第１回路は、基本クロック信号（ＣＬＫ１）に同期して前記デジタル信号を前記エンコーダに出力するよう構成されたデジタル信号出力回路（１１）を備え、前記エンコーダは、前記基本クロック信号に同期し且つ前記基本クロック信号の所定倍の周波数を持つ第１逓倍クロック信号（ＣＬＫ３）を用いて前記パルス幅変調を行い、前記デコーダは、前記基本クロック信号に同期し且つ前記基本クロック信号の前記所定倍の周波数を持つ第２逓倍クロック信号（ＣＬＫ４）を用いて前記復元を行う構成（第２の構成）であっても良い。

【0084】

上記第２の構成に係る信号伝送装置（１Ａ；図１参照）において、前記基本クロック信号は、前記第１回路にて生成され、又は、前記第１回路に接続された外部回路より前記第１回路に供給され、前記基本クロック信号が他の絶縁素子（３２）を用いて前記第１回路から前記第２回路に伝送され、前記第１回路は、前記基本クロック信号の周波数を前記所定倍することで前記第１逓倍クロック信号を生成するよう構成された第１逓倍回路（１４）を備え、前記第２回路は、前記第１回路より伝送された前記基本クロック信号の周波数を前記所定倍することで前記第２逓倍クロック信号を生成するよう構成された第２逓倍回路（２４）を備える構成（第３の構成）であっても良い。

【0085】

上記第３の構成に係る信号伝送装置において、前記第１回路は、前記基本クロック信号を前記他の絶縁素子を用いて前記第２回路に送信するよう構成された他のトランスミッタ（１５）を備え、前記第２回路は、前記他のトランスミッタからの前記基本クロック信号を受信するよう構成された他のレシーバ（２５）を備える構成（第４の構成）であっても良い。

【0086】

上記第２の構成に係る信号伝送装置（１Ｂ；図８参照）において、原クロック信号（ＣＬＫ２）が他の絶縁素子（３３）を用いて前記第２回路から前記第１回路に前記基本クロック信号として伝送され、前記原クロック信号は、前記第２回路にて生成され、又は、前記第２回路に接続された外部回路より前記第２回路に供給され、前記第１回路は、前記基本クロック信号の周波数を前記所定倍することで前記第１逓倍クロック信号を生成するよう構成された第１逓倍回路（１４）を備え、前記第２回路は、前記原クロック信号の周波数を前記所定倍することで前記第２逓倍クロック信号を生成するよう構成された第２逓倍回路（２４）を備える構成（第５の構成）であっても良い。

【0087】

上記第５の構成に係る信号伝送装置において、前記第２回路は、前記原クロック信号を前記他の絶縁素子を用いて前記第１回路に送信するよう構成された他のトランスミッタ（２６）を備え、前記第１回路は、前記他のトランスミッタからの前記原クロック信号を前記基本クロック信号として受信するよう構成された他のレシーバ（１６）を備える構成（第６の構成）であっても良い。

【0088】

上記第１～第６の構成の何れかに係る信号伝送装置において、前記エンコーダは、前記複数ビット分の前記デジタル信号をパルス幅に変換し、前記パルス幅を有する前記ＰＷＭ信号を生成し、前記デコーダは、前記レシーバにて受信された前記ＰＷＭ信号の前記パルス幅に基づき前記複数ビット分の前記デジタル信号を復元する構成（第７の構成）であっても良い。

【0089】

上記第２～第６の構成の何れかに係る信号伝送装置において、前記エンコーダは、前記複数ビット分の前記デジタル信号をパルス幅に変換し、前記パルス幅を有する前記ＰＷＭ信号を生成し、前記デコーダは、前記レシーバにて受信された前記ＰＷＭ信号の前記パルス幅に基づき前記複数ビット分の前記デジタル信号を復元し、前記複数ビットはｎビットであり、ｎは３以上の整数を表し、前記所定倍は（２^ｎ／ｎ）倍以上である構成（第８の構成）であっても良い。

【0090】

上記第２～第６及び第８の構成の何れかに係る信号伝送装置において、前記デジタル信号出力回路はＡＤ変換回路（１１ａ）であって、前記ＡＤ変換回路は、入力アナログ信号をＡＤ変換することで前記デジタル信号を生成し、前記デジタル信号を前記基本クロック信号に同期して前記エンコーダに出力する構成（第９の構成）であっても良い。

【符号の説明】

【0091】

１Ａ、１Ｂ 信号伝送装置
１０Ａ、１０Ｂ 送信側回路（第１回路）
２０Ａ、２０Ｂ 受信側回路（第２回路）
１１ デジタル信号出力回路
１２ エンコーダ
１３ トランスミッタ
１４ 逓倍回路
１５ トランスミッタ
１６ レシーバ
２１ レシーバ
２２ デコーダ
２３ 信号処理回路
２４ 逓倍回路
２５ レシーバ
２６ トランスミッタ
３１～３３ 絶縁素子
ＣＧ１、ＣＧ２ クロックジェネレータ
ＶＤＤ１、ＶＤＤ２ 電源電圧
ＧＮＤ１、ＧＮＤ２ グランド
ＣＬＫ１、ＣＬＫ２ クロック信号
ＣＬＫ３、ＣＬＫ４ 逓倍クロック信号
Ｓ_Ｄ デジタル信号
Ｓ_ＰＷＭ 信号（ＰＷＭ信号）
ＲＳ_ＰＷＭ 受信信号（受信ＰＷＭ信号）
ＲＳ_Ｄ 復元デジタル信号
１１ａ ＡＤ変換回路
Ｓ_Ａ 入力アナログ信号
１００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】