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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137015
(43)【公開日】2024-10-04
(54)【発明の名称】信号伝送装置
(51)【国際特許分類】
H04L 25/02 20060101AFI20240927BHJP
【ＦＩ】
H04L25/02 303B
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023048353
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】嶋田 雄二
【テーマコード（参考）】
5K029
【Ｆターム（参考）】
5K029AA13
5K029CC01
5K029DD04
5K029FF06
5K029JJ03
(57)【要約】
【課題】絶縁通信における絶縁素子の駆動頻度を低減する。
【解決手段】互いに絶縁された第１回路（１０）及び第２回路（２０）を備える信号伝送装置（１）であって、第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号（ＣＬＫ１）を受け、第１矩形波信号のレベルにおける第１レベルから第２レベルへの遷移を契機に、エッジ信号（ＳＥＤＧＥ）を絶縁素子（３１）を用いて第２回路へ送信するエッジ信号送信回路（１１）を備え、第２回路は、エッジ信号の受信結果に基づき、第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号（ＣＬＫ２）を生成する矩形波生成回路（２１）を備える。
【選択図】図２
【解決手段】互いに絶縁された第１回路（１０）及び第２回路（２０）を備える信号伝送装置（１）であって、第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号（ＣＬＫ１）を受け、第１矩形波信号のレベルにおける第１レベルから第２レベルへの遷移を契機に、エッジ信号（ＳＥＤＧＥ）を絶縁素子（３１）を用いて第２回路へ送信するエッジ信号送信回路（１１）を備え、第２回路は、エッジ信号の受信結果に基づき、第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号（ＣＬＫ２）を生成する矩形波生成回路（２１）を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
互いに絶縁された第１回路及び第２回路を備えた信号伝送装置であって、
前記第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号を受け、前記第１矩形波信号のレベルにおける前記第１レベルから前記第２レベルへの遷移を契機に、エッジ信号を絶縁素子を用いて前記第２回路へ送信するよう構成されたエッジ信号送信回路を備え、
前記第２回路は、前記エッジ信号の受信結果に基づき、前記第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号を生成するよう構成された矩形波生成回路を備える
、信号伝送装置。
前記第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号を受け、前記第１矩形波信号のレベルにおける前記第１レベルから前記第２レベルへの遷移を契機に、エッジ信号を絶縁素子を用いて前記第２回路へ送信するよう構成されたエッジ信号送信回路を備え、
前記第２回路は、前記エッジ信号の受信結果に基づき、前記第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号を生成するよう構成された矩形波生成回路を備える
、信号伝送装置。
【請求項2】
前記矩形波生成回路は、前記エッジ信号の受信に応答して前記第２矩形波信号のレベルを前記第３レベルから前記第４レベルに変化させ、その後、所定時間が経過すると前記第２矩形波信号のレベルを前記第４レベルから前記第３レベルに戻す
、請求項１に記載の信号伝送装置。
、請求項１に記載の信号伝送装置。
【請求項3】
前記矩形波生成回路は、前記エッジ信号の受信に応答して前記第２矩形波信号のレベルを前記第３レベルから前記第４レベルに変化させ、その後、所定時間が経過すると前記第２矩形波信号のレベルを前記第４レベルから前記第３レベルに戻し、
前記第１矩形波信号、前記第２矩形波信号は、夫々、第１クロック信号、第２クロック信号であり、
前記第２回路は、前記第２クロック信号に同期して動作するよう構成された同期回路を備え、
前記同期回路は、前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの変化に同期した動作を行う
、請求項１に記載の信号伝送装置。
前記第１矩形波信号、前記第２矩形波信号は、夫々、第１クロック信号、第２クロック信号であり、
前記第２回路は、前記第２クロック信号に同期して動作するよう構成された同期回路を備え、
前記同期回路は、前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの変化に同期した動作を行う
、請求項１に記載の信号伝送装置。
【請求項4】
前記第１回路は、前記第１クロック信号に同期してデジタル信号を出力するよう構成されたデジタル信号出力回路と、前記デジタル信号を他の絶縁素子を用いて前記第２回路に送信するよう構成されたデジタル信号送信回路と、を備え、
前記第２回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路を備え、
前記同期回路は、受信された前記デジタル信号と前記第２クロック信号とに基づき所定の信号処理を行う
、請求項３に記載の信号伝送装置。
前記第２回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路を備え、
前記同期回路は、受信された前記デジタル信号と前記第２クロック信号とに基づき所定の信号処理を行う
、請求項３に記載の信号伝送装置。
【請求項5】
前記デジタル信号は時系列上に並ぶ複数ビット分のデータを表し、
前記デジタル信号出力回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、
前記特定エッジは前記第１クロック信号のレベルの前記第１レベルから前記第２レベルへの遷移である
、請求項４に記載の信号伝送装置。
前記デジタル信号出力回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、
前記特定エッジは前記第１クロック信号のレベルの前記第１レベルから前記第２レベルへの遷移である
、請求項４に記載の信号伝送装置。
【請求項6】
前記同期回路は、受信された前記デジタル信号のデータを、前記第２クロック信号に同期して読み取る
、請求項４又は５に記載の信号伝送装置。
、請求項４又は５に記載の信号伝送装置。
【請求項7】
前記同期回路は、前記第２クロック信号に同期してデジタル信号を出力し、
前記第２回路は、前記デジタル信号を他の絶縁素子を用いて前記第１回路に送信するよう構成されたデジタル信号送信回路を備え、
前記第１回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路と、受信された前記デジタル信号と前記第１クロック信号とに基づき所定の信号処理を行う信号処理回路と、を備える
、請求項３に記載の信号伝送装置。
前記第２回路は、前記デジタル信号を他の絶縁素子を用いて前記第１回路に送信するよう構成されたデジタル信号送信回路を備え、
前記第１回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路と、受信された前記デジタル信号と前記第１クロック信号とに基づき所定の信号処理を行う信号処理回路と、を備える
、請求項３に記載の信号伝送装置。
【請求項8】
前記デジタル信号は時系列上に並ぶ複数ビット分のデータを表し、
前記同期回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、
前記特定エッジは前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの遷移である
、請求項７に記載の信号伝送装置。
前記同期回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、
前記特定エッジは前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの遷移である
、請求項７に記載の信号伝送装置。
【請求項9】
前記信号処理回路は、受信された前記デジタル信号のデータを、前記第１クロック信号に同期して読み取る
、請求項７又は８に記載の信号伝送装置。
、請求項７又は８に記載の信号伝送装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、信号伝送装置に関する。
【背景技術】
【0002】
絶縁素子を用いて第１回路及び第２回路間で絶縁通信を行う構成が実用化されている。第１回路及び第２回路間においてクロック信号等の矩形波信号の絶縁通信を行う際、矩形波信号のレベル変化のタイミング（ライズエッジ又はフォールエッジのタイミング）を送信側から受信側に伝送する。例えば絶縁素子としてパルストランスが用いられる場合、送信側でのデジタル信号にレベル変化が生じるたびにパルストランスを駆動する（パルストランスに電流を供給する）方法がある。絶縁素子としてコンデンサが用いられる場合も同様である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－２０５４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
絶縁素子の駆動には比較的大きな電力が必要であり、絶縁素子の駆動頻度の増大は装置の消費電力増大を招く。また絶縁素子が駆動される際にノイズが発生するため、絶縁素子の駆動頻度の増大は発生ノイズ量の増大に繋がる。
【0005】
本開示は、絶縁素子の駆動頻度の低減に寄与する信号伝送装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る信号伝送装置は、互いに絶縁された第１回路及び第２回路を備えた信号伝送装置であって、前記第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号を受け、前記第１矩形波信号のレベルにおける前記第１レベルから前記第２レベルへの遷移を契機に、エッジ信号を絶縁素子を用いて前記第２回路へ送信するよう構成されたエッジ信号送信回路を備え、前記第２回路は、前記エッジ信号の受信結果に基づき、前記第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号を生成するよう構成された矩形波生成回路を備える。
【発明の効果】
【0007】
本開示によれば、絶縁素子の駆動頻度の低減に寄与する信号伝送装置を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の符号“１０”によって参照される送信側回路は（図２参照）、送信側回路１０と表記されることもあるし、回路１０と略記されることもあり得るが、それらは全て同じものを指す。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指す。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをライズエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをライズエッジタイミングと称する。任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをフォールエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをフォールエッジタイミングと称する。
【0011】
回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0012】
図１に参考構成に係る信号伝送装置９００を示す。信号伝送装置９００は互いに絶縁された送信側回路９１０及び受信側回路９２０を備えると共に、絶縁素子としてパルストランス９３１及び９３２を備える。信号伝送装置９００は回路９１０及び９２０間でクロック信号の絶縁通信を行う。送信側回路９１０はエッジ検出回路９１１とドライバ９１２Ｒ及び９１２Ｆを備える。受信側回路９２０はクロック復元回路９２１を備える。
【0013】
エッジ検出回路９１１はクロック信号ｃｌｋ１のライズエッジ及びフォールエッジを検出する。ドライバ９１２Ｒはクロック信号ｃｌｋ１のライズエッジの検出を契機にパルストランス９３１の送信側コイルを駆動する。ドライバ９１２Ｆはクロック信号ｃｌｋ１のフォールエッジの検出を契機にパルストランス９３２の送信側コイルを駆動する。クロック復元回路９２１は、パルストランス９３１及び９３２の各受信側コイルに生じた電圧に基づき、クロック信号ｃｌｋ１を復元した信号に相当するクロック信号ｃｌｋ２を生成する。
【0014】
パルストランス９３１又は９３２の駆動の度に比較的大きな電力を要する。パルストランスの駆動回数の増大に伴い必要な電力が増大する。またパルストランスの駆動時にはノイズが発生するので、パルストランスの駆動頻度の増大に伴い発生ノイズ量も増大する。絶縁素子がコンデンサにて構成される場合も同様である。
【0015】
任意のクロック信号に同期して動作する任意のデジタル回路において、クロック信号のライズエッジ及びフォールエッジの内、何れか一方のみが重要であることも多い。例えば、クロック信号のライズエッジを契機に出力データを切り替えるケースが、これに該当する。本実施形態では、互いに絶縁された２つの回路間において、クロック信号のライズエッジ及びフォールエッジの内、何れか一方のみを絶縁通信にて転送する方法を信号伝送装置に適用する。
【0016】
図２に本実施形態に係る信号伝送装置１の概略構成を示す。信号伝送装置１は半導体集積回路を有する半導体装置であって良い。信号伝送装置１は、送信側回路１０、受信側回路２０及び絶縁素子３１を備える。送信側回路１０及び受信側回路２０は電気的に互いに絶縁される。本明細書において、絶縁とは直流の信号及び電力の伝達が遮断されていることを意味する。
【0017】
送信側回路１０はクロックジェネレータＣＧとエッジ信号送信回路１１を備える。尚、クロックジェネレータＣＧは送信側回路１０の構成要素に含まれないと解しても良い。この場合、クロックジェネレータＣＧは送信側回路１０の外部に設けられた回路であって且つ送信側回路１０に接続された回路であると解される。
【0018】
受信側回路２０は、矩形波生成回路の例であるクロック復元回路２１と、同期回路２２と、を備える。尚、同期回路２２は受信側回路２０の構成要素に含まれないと解しても良い。この場合、同期回路２２は、受信側回路２０の外部に設けられた回路であって且つ受信側回路２０に接続された回路であると解される。
【0019】
送信側回路１０におけるグランドは“ＧＮＤ１”にて参照され、受信側回路２０におけるグランドは“ＧＮＤ２”にて参照される。送信側回路１０における任意の電圧又は信号は、グランドＧＮＤ１を基準とする電圧又は信号であって、グランドＧＮＤ１から見た電位を有する。受信側回路２０における任意の電圧又は信号は、グランドＧＮＤ２を基準とする電圧又は信号であって、グランドＧＮＤ２から見た電位を有する。回路１０及び２０の夫々において、グランドは０Ｖ（ゼロボルト）の基準電位を有する基準導電部を指す又は基準電位そのものを指す。但し、グランドＧＮＤ１とグランドＧＮＤ２は互いに絶縁されているため、互いに異なる電位を有し得る。基準導電部は金属等の導体にて形成される。
【0020】
送信側回路１０内の各回路は電源電圧ＶＤＤ１に基づいて駆動する。電源電圧ＶＤＤ１はグランドＧＮＤ１よりも高い電位を有する正の直流電圧である。受信側回路２０内の各回路は電源電圧ＶＤＤ２に基づいて駆動する。電源電圧ＶＤＤ２はグランドＧＮＤ２よりも高い電位を有する正の直流電圧である。
【0021】
クロックジェネレータＣＧは、所定の周波数ｆＲＥＦを有するクロック信号ＣＬＫ１を生成及び出力する。クロック信号ＣＬＫ１及び後述のクロック信号ＣＬＫ２は、何れも、ハイレベル及びローレベルの信号レベルを交互に持つ矩形波信号である。任意の信号においてハイレベルはローレベルよりも高い電位を有する。クロック信号ＣＬＫ１におけるローレベルはグランドＧＮＤ１の電位を有し、クロック信号ＣＬＫ１におけるハイレベルは電源電圧ＶＤＤ１の電位を有する（但しグランドＧＮＤ１より高いが電源電圧ＶＤＤ１より低い電位を有していても良い）。クロック信号ＣＬＫ２におけるローレベルはグランドＧＮＤ２の電位を有し、クロック信号ＣＬＫ２におけるハイレベルは電源電圧ＶＤＤ２の電位を有する（但しグランドＧＮＤ２より高いが電源電圧ＶＤＤ２より低い電位を有していても良い）。
【0022】
エッジ信号送信回路１１はクロックジェネレータＣＧに接続され、クロックジェネレータＣＧからクロック信号ＣＬＫ１を受ける。エッジ信号送信回路１１は、クロック信号ＣＬＫ１に対象エッジが発生したかを検出し、クロック信号ＣＬＫ１の対象エッジが検出されたことを契機に、絶縁素子３１を用いて、エッジ信号ＳＥＤＧＥを受信側回路２０に送信する。クロック信号ＣＬＫ１の対象エッジはクロック信号ＣＬＫ１のフォールエッジであっても良いが、ここでは、クロック信号ＣＬＫ１のライズエッジであるとする。そうすると、エッジ信号ＳＥＤＧＥはクロック信号ＣＬＫ１におけるローレベルからハイレベルへの遷移タイミングを表す。
【0023】
クロック復元回路２１（矩形波生成回路）は、絶縁素子３１を通じてエッジ信号ＳＥＤＧＥを受信し、エッジ信号ＳＥＤＧＥの受信結果に基づきクロック信号ＣＬＫ２を生成する。クロック信号ＣＬＫ２はクロック信号ＣＬＫ１に同期した信号であり、クロック信号ＣＬＫ１を復元した信号に相当する。但し、クロック信号ＣＬＫ２のライズエッジはクロック信号ＣＬＫ１のライズエッジと同期するものの、クロック信号ＣＬＫ２のフォールエッジはクロック信号ＣＬＫ１のフォールエッジと同期しない。結果、クロック信号ＣＬＫ１のデューティとクロック信号ＣＬＫ２のデューティは互いに相違し得る。
【0024】
図３にエッジ信号送信回路１１及び絶縁素子３１の構成例を示す。また図４にクロック信号ＣＬＫ１及びＣＬＫ２を含む複数の信号の波形を示す。図３の構成において、エッジ信号送信回路１１はエッジ検出回路１１１及びドライバ１１２を備える。図３の構成において、絶縁素子３１は、互いに磁気結合された送信側コイル３１＿１ｔ及び受信側コイル３１＿１ｒを有するパルストランス３１＿１である。
【0025】
エッジ検出回路１１１に対してクロック信号ＣＬＫ１が入力される。エッジ検出回路１１１は、クロック信号ＣＬＫ１におけるライズエッジ及びフォールエッジの内、ライズエッジのみを検出し、ライズエッジの検出結果を示す信号ＳＲ１を生成する。信号ＳＲ１にはクロック信号ＣＬＫ１のライズエッジタイミングを示す情報が含まれており、エッジ検出回路１１１は当該情報を示すライズ検出パルスＰＬＳを信号ＳＲ１中に含める。即ち、エッジ検出回路１１１は、クロック信号ＣＬＫ１におけるライズエッジが検出されたことを契機にライズ検出パルスＰＬＳを信号ＳＲ１内に発生させる。より詳細には、エッジ検出回路１１１は信号ＳＲ１のレベルを原則としてローレベルに設定し、クロック信号ＣＬＫ１のライズエッジの検出を契機に所定の微小時間だけ信号ＳＲ１のレベルをハイレベルに設定する。ハイレベルの信号ＳＲ１がライズ検出パルスＰＬＳに相当する。
【0026】
ドライバ１１２に対しエッジ検出回路１１１からの信号ＳＲ１が入力される。ドライバ１１２は、信号ＳＲ１におけるライズ検出パルスＰＬＳに応答してパルストランス３１＿１をパルス駆動する。ドライバ１１２は、エッジ検出回路１１１からライズ検出パルスＰＬＳを受けるごとに、ライズ検出パルスＰＬＳを受けたタイミングにてパルストランス３１＿１をパルス駆動する。送信側コイル３１＿１ｔの第１端及び第２端はドライバ１１２に接続される。送信側コイル３１＿１ｔの第２端はグランドＧＮＤ１に接続される。パルストランス３１＿１のパルス駆動とは、送信側コイル３１＿１ｔの第１端から第２端に向けてパルス状の電流を供給することを指す。
【0027】
パルストランス３１＿１のパルス駆動により送信側コイル３１＿１ｔにパルス状の電流が供給されると、当該電流に応じた信号ＳＲ２が受信側コイル３１＿１ｒに誘起される。受信側コイル３１＿１ｒの第１端及び第２端はクロック復元回路２１に接続される。受信側コイル３１＿１ｒの第２端はグランドＧＮＤ２に接続される。信号ＳＲ２は受信側コイル３１＿１ｒの第１端及び第２端間に発生する信号である。信号ＳＲ２は受信側コイル３１＿１ｒの第１端及び第２端間に発生した電圧の大きさを持つ。信号ＳＲ２は受信側コイル３１＿１ｒの第２端の電位から見た受信側コイル３１＿１ｒの第１端の電位を持つ、と考えても良い。
【0028】
クロック復元回路２１はクロック信号ＣＬＫ２のレベルを原則としてローレベルに設定する。クロック復元回路２１は信号ＳＲ２の大きさ（絶対値）を監視し、所定値以上の大きさを持つ信号ＳＲ２が検出されたとき、クロック信号ＣＬＫ２のレベルをローレベルからハイレベルに切り替える。その後、所定のリセット時間ΔＴが経過すると、クロック復元回路２１はクロック信号ＣＬＫ２のレベルをハイレベルからローレベルに戻す。尚、リセット時間ΔＴがクロック信号ＣＬＫ１の１周期の長さよりも短くなるよう、リセット時間ΔＴは予め設定される。リセット時間ΔＴに依存して、クロック信号ＣＬＫ２のフォールエッジタイミングはクロック信号ＣＬＫ１のフォールエッジタイミングと相違することもあるし、一致することもある。
【0029】
パルストランス３１＿１のパルス駆動によりエッジ信号ＳＥＤＧＥが受信側回路２０に送信される。エッジ信号ＳＥＤＧＥの受信は、クロック復元回路２１にて所定値以上の大きさを持つ信号ＳＲ２が検出されることに相当する。即ち、クロック復元回路２１は、エッジ信号ＳＥＤＧＥの受信に応答してクロック信号ＣＬＫ２のレベルをローレベルからハイレベルに変化させ、その後、所定のリセット時間ΔＴが経過するとクロック信号ＣＬＫ２のレベルをハイレベルからローレベルに戻す。
【0030】
このため、クロック信号ＣＬＫ１にライズエッジが生じるたびにクロック信号ＣＬＫ２にもライズエッジが生じる。クロック信号ＣＬＫ１のライズエッジタイミングとクロック信号ＣＬＫ２のライズエッジタイミングは実質的に同じとなる。詳細には、エッジ信号送信回路１１及びクロック復元回路２１の応答特性に応じた遅延時間だけ、クロック信号ＣＬＫ２のライズエッジタイミングがクロック信号ＣＬＫ１のライズエッジタイミングより遅れるが、ここでは当該遅延時間が微小であるとして無視する。尚、絶縁素子３１がパルストランス３１＿１であって磁気絶縁方式にてエッジ信号ＳＥＤＧＥの送受信を行う方法を上述したが、絶縁素子３１はコンデンサであっても良い。絶縁素子３１がコンデンサである場合、容量絶縁方式にてエッジ信号ＳＥＤＧＥの送受信が行われる。
【0031】
同期回路２２はクロック復元回路２１に接続され、クロック復元回路２１からクロック信号ＣＬＫ２を受ける（図２参照）。同期回路２２はクロック信号ＣＬＫ２に同期して動作する。詳細には、同期回路２２はクロック信号ＣＬＫ２のライズエッジに同期した動作を行う回路である。故に、同期回路２２の出力信号又は内部状態はクロック信号ＣＬＫ２のライズエッジを契機に変化する。このような特性を持つ限り、同期回路２２は任意である。
【0032】
例えば、同期回路２２はデジタル信号を出力する回路であって良く、この場合、同期回路２２から出力されるデジタル信号はクロック信号ＣＬＫ２のライズエッジを契機に更新される。
【0033】
また例えば、同期回路２２はポジティブエッジトリガ型且つ同期式のフリップフロップを有していて良く、フリップフロップのクロック信号としてクロック信号ＣＬＫ２が利用されても良い。この場合、フリップフロップの保持値はクロック信号ＣＬＫ２のライズエッジを契機に更新される。複数のフリップフロップを有して成る順序回路を同期回路２２に設けておいて良い。
【0034】
或いは例えば、同期回路２２は１以上のスイッチのオン又はオフ状態を制御する回路であって良く、この場合、同期回路２２は１以上のスイッチのオン又はオフ状態をクロック信号ＣＬＫ２のライズエッジを契機に更新する。ここにおける１以上のスイッチは同期回路２２の内部に又は外部に設けられる。
【0035】
同期回路２２の動作にとって必要なタイミング情報はクロック信号（ＣＬＫ１、ＣＬＫ２）のライズエッジのタイミング情報であり、フォールエッジのタイミング情報は同期回路２２の動作にとって不要である。図２の信号伝送装置１では、必要なタイミング情報のみを絶縁形式で送受信することで、消費電力の低減及び発生ノイズ量の低減を図る。
【0036】
以下、複数の実施例の中で、信号伝送装置１に関する幾つかの具体的な構成例、動作例、応用技術又は変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される（但し、図１の信号伝送装置９００に関わる事項を除く）。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0037】
＜＜第１実施例＞＞
第１実施例を説明する。図５に第１実施例に係る信号伝送装置１Ａの構成を示す。信号伝送装置１Ａは図２の信号伝送装置１の例である。信号伝送装置１Ａは送信側回路１０Ａ及び受信側回路２０Ａ並びに絶縁素子３１及び３２を備える。
第１実施例を説明する。図５に第１実施例に係る信号伝送装置１Ａの構成を示す。信号伝送装置１Ａは図２の信号伝送装置１の例である。信号伝送装置１Ａは送信側回路１０Ａ及び受信側回路２０Ａ並びに絶縁素子３１及び３２を備える。
【0038】
送信側回路１０Ａは図２の送信側回路１０の例である。送信側回路１０Ａは、上述のクロックジェネレータＣＧ及びエッジ信号送信回路１１を備えると共にデジタル信号出力回路１２及びデジタル信号送信回路１３を備える。受信側回路２０Ａは図２の受信側回路２０の例である。受信側回路２０Ａは、上述のクロック復元回路２１を備えると共に信号処理回路２２Ａ及びデジタル信号受信回路２３を備える。信号処理回路２２Ａは上述の同期回路２２の例である。信号伝送装置１ＡにおけるクロックジェネレータＣＧ、エッジ信号送信回路１１、クロック復元回路２１及び絶縁素子３１の動作及び構成は、図２～図４を参照して説明した通りである。デジタル信号出力回路１２、デジタル信号送信回路１３、デジタル信号受信回路２３は、以下、夫々、出力回路１２、送信回路１３、受信回路２３と略記され得る。
【0039】
出力回路１２はクロックジェネレータＣＧに接続され、クロックジェネレータＣＧからクロック信号ＣＬＫ１を受ける。出力回路１２はクロック信号ＣＬＫ１に同期してデジタル信号ＳＤＡを出力する。デジタル信号ＳＤＡはシリアルのデジタル信号である。図６にクロック信号ＣＬＫ１及びデジタル信号ＳＤＡを含む複数の信号の関係を示す。クロック信号ＣＬＫ１において隣接する２つのライズエッジタイミング間の期間を単位期間と称する。１つの単位期間の長さはクロック信号ＣＬＫ１の１周期の長さに等しい。
【0040】
デジタル信号ＳＤＡは時系列上に並ぶ複数ビット分のデータを表す。デジタル信号ＳＤＡは１単位期間において１ビット分のデータを有する。第ｉ番目の単位期間におけるデジタル信号ＳＤＡによって表されるデータを、記号“Ｄ［ｉ］”にて参照する。第ｉ番目の単位期間はクロック信号ＣＬＫ１における第ｉ番目のライズエッジタイミングから開始される。ｉは任意の整数を表す。データＤ［ｉ］は“１”又は“０”の値を持つ１ビットデータである。出力回路１２は、第ｉ番目の単位期間におけるデジタル信号ＳＤＡのレベルによりデータＤ［ｉ］を表現する。図６において、波形６１１はクロック信号ＣＬＫ１の波形であり、波形６１３はデジタル信号ＳＤＡの波形である。図６には、デジタル信号ＳＤＡにて表現されるデータ列６１２も図示される。図６に示される波形６２１及び６２３並びにデータ列６２２については後述される。
【0041】
ここでは出力回路１２は、データＤ［ｉ］が“１”の値を持つとき、第ｉ番目の単位期間においてデジタル信号ＳＤＡのレベルをハイレベルに設定し、データＤ［ｉ］が“０”の値を持つとき、第ｉ番目の単位期間においてデジタル信号ＳＤＡのレベルをローレベルに設定するものとする。但し、データＤ［ｉ］の値とデジタル信号ＳＤＡのレベルとの関係を上述の関係の逆にすることもできる。図６の例では、データＤ［ｉ］、Ｄ［ｉ＋１］、Ｄ［ｉ＋２］、Ｄ［ｉ＋３］、Ｄ［ｉ＋４］、Ｄ［ｉ＋５］の値は、夫々、１、０、１、１、０、１である。
【0042】
上述の説明から理解されるよう、出力回路１２はデジタル信号ＳＤＡにより表されるデータが特定エッジを契機に更新されるようデジタル信号ＳＤＡを出力する。特定エッジは、ここではクロック信号ＣＬＫ１のライズエッジである。従って出力回路１２は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＡのレベルをデータＤ［ｉ－１］に対応するレベルからデータＤ［ｉ］に対応するレベルに切り替える。例えば、データＤ［ｉ－１］の値が“０”であって且つデータＤ［ｉ］の値が“１”であれば、出力回路１２は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＡのレベルをローレベルからハイレベルに切り替える。或いは例えば、データＤ［ｉ－１］の値が“１”であって且つデータＤ［ｉ］の値が“０”であれば、出力回路１２は、クロック信号ＣＬＫ１における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＡのレベルをハイレベルからローレベルに切り替える。仮に、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“０”であれば、クロック信号ＣＬＫ１の第ｉ番目のライズエッジの前後間においてデジタル信号ＳＤＡはローレベルに維持され、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“１”であれば、クロック信号ＣＬＫ１の第ｉ番目のライズエッジの前後間においてデジタル信号ＳＤＡはハイレベルに維持される。
【0043】
送信回路１３は出力回路１２に接続され、出力回路１２からデジタル信号ＳＤＡを受ける。送信回路１３及び受信回路２３により絶縁通信形式にてデジタル信号ＳＤＡが送信側回路１０Ａから受信側回路２０Ａに伝送される。送信回路１３はデジタル信号ＳＤＡを絶縁素子３２を用いて受信側回路２０Ａに送信する。受信回路２３は送信回路１３からデジタル信号ＳＤＡを受信する。
【0044】
絶縁素子３２は、送信側回路１０Ａ及び受信側回路２０Ａ間の絶縁を確保したまま信号ＳＤＡを送信側回路１０Ａから受信側回路２０Ａに伝送するための素子である。絶縁素子３２は送信側コイル及び受信側コイルを有するパルストランスであって良い。この場合、絶縁素子３２における送信側コイルは送信回路１３に接続され且つ絶縁素子３２における受信側コイルは受信回路２３に接続される。送信回路１３はデジタル信号ＳＤＡに応じて絶縁素子３２をパルス駆動することで絶縁素子３２の受信側コイルにデジタル信号ＳＤＡに応じた電圧を誘起させる。受信回路２３にて絶縁素子３２の受信側コイルでの誘起電圧を読み取ることでデジタル信号ＳＤＡを受信する。絶縁素子３２のパルス駆動とは、絶縁素子３２の送信側コイルに対し所定の向きにパルス状の電流を供給することを指す。送信回路１３はデジタル信号ＳＤＡにおけるライズエッジごとに且つフォールエッジごとに絶縁素子３２をパルス駆動する。デジタル信号ＳＤＡのライズエッジを契機にパルス駆動されるパルストランスと、デジタル信号ＳＤＡのフォールエッジを契機にパルス駆動されるパルストランスと、を別々に絶縁素子３２に設けておいても良い。絶縁素子３２を１以上のコンデンサにて形成しても良い。
【0045】
以下、送信側回路１０Ａ内のデジタル信号ＳＤＡと、受信回路２３にて受信されたデジタル信号ＳＤＡとを明確に区別すべく、前者を原デジタル信号ＳＤＡと称し、後者を受信デジタル信号ＲＳＤＡと称する。即ち、受信回路２３は原デジタル信号ＳＤＡの受信結果に基づき受信デジタル信号ＲＳＤＡを出力する。原デジタル信号ＳＤＡのライズエッジタイミングにて受信デジタル信号ＲＳＤＡにもライズエッジが生じるよう、且つ、原デジタル信号ＳＤＡのフォールエッジタイミングにて受信デジタル信号ＲＳＤＡにもフォールエッジが生じるよう、送信回路１３は原デジタル信号ＳＤＡを送信し且つ受信回路２３は受信デジタル信号ＲＳＤＡを生成するものとする。
【0046】
信号処理回路２２Ａはクロック復元回路２１及び受信回路２３に接続され、クロック復元回路２１及び受信回路２３からクロック信号ＣＬＫ２及び受信デジタル信号ＲＳＤＡを受ける。受信デジタル信号ＲＳＤＡはクロック信号ＣＬＫ２に同期した信号である。信号処理回路２２Ａはクロック信号ＣＬＫ２を用いて受信デジタル信号ＲＳＤＡが持つデータ（従って原デジタル信号ＳＤＡが持つデータ）を認識できる。即ち、信号処理回路２２Ａは受信デジタル信号ＲＳＤＡが持つデータをクロック信号ＣＬＫ２に同期して読み取ることができる。信号処理回路２２Ａは、クロック信号ＣＬＫ２に基づき受信デジタル信号ＲＳＤＡに対して所定の信号処理を行う。
【0047】
尚、原デジタル信号ＳＤＡ及び受信デジタル信号ＲＳＤＡはデジタルのデータを表す信号であるため、原デジタル信号ＳＤＡ及び受信デジタル信号ＲＳＤＡを原データ信号ＳＤＡ及び受信データ信号ＲＳＤＡに読み替えても良く、これに合わせてデジタル信号出力回路１２、デジタル信号送信回路１３及びデジタル信号受信回路２３をデータ信号出力回路１２、データ信号送信回路１３及びデータ信号受信回路２３に読み替えても良い。
【0048】
図６において、波形６２１はクロック信号ＣＬＫ２の波形であり、波形６２３は受信デジタル信号ＲＳＤＡの波形である。図６には、受信デジタル信号ＲＳＤＡにて表現されるデータ列６２２も図示される。原デジタル信号ＳＤＡと同様、受信デジタル信号ＲＳＤＡは時系列上に並ぶ複数ビット分のデータを表し、１単位期間において１ビット分のデータを有する。第ｉ番目の単位期間における受信デジタル信号ＲＳＤＡによって表されるデータを、記号“ＲＤ［ｉ］”にて参照する。データＲＤ［ｉ］は“１”又は“０”の値を持つ１ビットデータである。受信回路２３は、第ｉ番目の単位期間における受信デジタル信号ＲＳＤＡのレベルによりデータＲＤ［ｉ］を表現する。ここでは、原デジタル信号ＳＤＡの送受信における遅延は微小であるとして無視する。そうすると、受信デジタル信号ＲＳＤＡの波形は原デジタル信号ＳＤＡの波形と同じであり、任意の整数ｉに関してデータＲＤ［ｉ］はデータＤ［ｉ］と一致する。
【0049】
＜＜第２実施例＞＞
第２実施例を説明する。図７に第２実施例に係る信号伝送装置１Ｂの構成を示す。信号伝送装置１Ｂは図２の信号伝送装置１の例である。信号伝送装置１Ｂは送信側回路１０Ｂ及び受信側回路２０Ｂ並びに絶縁素子３１及び３３を備える。
第２実施例を説明する。図７に第２実施例に係る信号伝送装置１Ｂの構成を示す。信号伝送装置１Ｂは図２の信号伝送装置１の例である。信号伝送装置１Ｂは送信側回路１０Ｂ及び受信側回路２０Ｂ並びに絶縁素子３１及び３３を備える。
【0050】
送信側回路１０Ｂは図２の送信側回路１０の例である。送信側回路１０Ｂは、上述のクロックジェネレータＣＧ及びエッジ信号送信回路１１を備えると共にデジタル信号受信回路１４及び信号処理回路１５を備える。受信側回路２０Ｂは図２の受信側回路２０の例である。受信側回路２０Ｂは、上述のクロック復元回路２１を備えると共にデジタル信号出力回路２２Ｂ及びデジタル信号送信回路２４を備える。デジタル信号出力回路２２Ｂは上述の同期回路２２の例である。信号伝送装置１ＢにおけるクロックジェネレータＣＧ、エッジ信号送信回路１１、クロック復元回路２１及び絶縁素子３１の動作及び構成は、図２～図４を参照して説明した通りである。デジタル信号出力回路２２Ｂ、デジタル信号送信回路２４、デジタル信号受信回路１４は、以下、夫々、出力回路２２Ｂ、送信回路２４、受信回路１４と略記され得る。
【0051】
出力回路２２Ｂはクロック復元回路２１に接続され、クロック復元回路２１からクロック信号ＣＬＫ２を受ける。出力回路２２Ｂはクロック信号ＣＬＫ２に同期してデジタル信号ＳＤＢを出力する。デジタル信号ＳＤＢはシリアルのデジタル信号である。図８にクロック信号ＣＬＫ２及びデジタル信号ＳＤＢを含む複数の信号の関係を示す。第２実施例では、クロック信号ＣＬＫ２において隣接する２つのライズエッジタイミング間の期間が単位期間に相当する。１つの単位期間の長さはクロック信号ＣＬＫ２の１周期の長さに等しい。但し、クロック信号ＣＬＫ２のライズエッジタイミングとクロック信号ＣＬＫ１のライズエッジタイミングとを実質的に同じとみなし、クロック信号ＣＬＫ１において隣接する２つのライズエッジタイミング間の期間を単位期間と考えても良い。
【0052】
デジタル信号ＳＤＢは時系列上に並ぶ複数ビット分のデータを表す。デジタル信号ＳＤＢは１単位期間において１ビット分のデータを有する。第ｉ番目の単位期間におけるデジタル信号ＳＤＢにより表されるデータが、第２実施例におけるデータＤ［ｉ］である。第ｉ番目の単位期間はクロック信号ＣＬＫ２における第ｉ番目のライズエッジタイミングから開始される。ｉは任意の整数を表す。データＤ［ｉ］は“１”又は“０”の値を持つ１ビットデータである。出力回路２２Ｂは、第ｉ番目の単位期間におけるデジタル信号ＳＤＢのレベルによりデータＤ［ｉ］を表現する。図８において、波形６４１はクロック信号ＣＬＫ２の波形であり、波形６４３はデジタル信号ＳＤＢの波形である。図８には、デジタル信号ＳＤＢにて表現されるデータ列６４２も図示される。図８に示される波形６５１及び６５３並びにデータ列６５２については後述される。
【0053】
ここでは出力回路２２Ｂは、データＤ［ｉ］が“１”の値を持つとき、第ｉ番目の単位期間においてデジタル信号ＳＤＢのレベルをハイレベルに設定し、データＤ［ｉ］が“０”の値を持つとき、第ｉ番目の単位期間においてデジタル信号ＳＤＢのレベルをローレベルに設定するものとする。但し、データＤ［ｉ］の値とデジタル信号ＳＤＢのレベルとの関係を上述の関係の逆にすることもできる。図８の例では、データＤ［ｉ］、Ｄ［ｉ＋１］、Ｄ［ｉ＋２］、Ｄ［ｉ＋３］、Ｄ［ｉ＋４］、Ｄ［ｉ＋５］の値は、夫々、１、０、１、１、０、１である。
【0054】
上述の説明から理解されるよう、出力回路２２Ｂはデジタル信号ＳＤＢにより表されるデータが特定エッジを契機に更新されるようデジタル信号ＳＤＢを出力する。特定エッジは、ここではクロック信号ＣＬＫ２のライズエッジである。従って出力回路２２Ｂは、クロック信号ＣＬＫ２における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＢのレベルをデータＤ［ｉ－１］に対応するレベルからデータＤ［ｉ］に対応するレベルに切り替える。例えば、データＤ［ｉ－１］の値が“０”であって且つデータＤ［ｉ］の値が“１”であれば、出力回路２２Ｂは、クロック信号ＣＬＫ２における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＢのレベルをローレベルからハイレベルに切り替える。或いは例えば、データＤ［ｉ－１］の値が“１”であって且つデータＤ［ｉ］の値が“０”であれば、出力回路２２Ｂは、クロック信号ＣＬＫ２における第ｉ番目のライズエッジを契機にデジタル信号ＳＤＢのレベルをハイレベルからローレベルに切り替える。仮に、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“０”であれば、クロック信号ＣＬＫ２の第ｉ番目のライズエッジの前後間においてデジタル信号ＳＤＢはローレベルに維持され、データＤ［ｉ－１］及びＤ［ｉ］の値が共に“１”であれば、クロック信号ＣＬＫ２の第ｉ番目のライズエッジの前後間においてデジタル信号ＳＤＢはハイレベルに維持される。
【0055】
送信回路２４は出力回路２２Ｂに接続され、出力回路２２Ｂからデジタル信号ＳＤＢを受ける。送信回路２４及び受信回路１４により絶縁通信形式にてデジタル信号ＳＤＢが受信側回路２０Ｂから送信側回路１０Ｂに伝送される。送信回路２４はデジタル信号ＳＤＢを絶縁素子３３を用いて送信側回路１０Ｂに送信する。受信回路１４は送信回路２４からデジタル信号ＳＤＢを受信する。
【0056】
絶縁素子３３は、送信側回路１０Ｂ及び受信側回路２０Ｂ間の絶縁を確保したまま信号ＳＤＢを受信側回路２０Ｂから送信側回路１０Ｂに伝送するための素子である。絶縁素子３３は送信側コイル及び受信側コイルを有するパルストランスであって良い。この場合、絶縁素子３３における送信側コイルは送信回路２４に接続され且つ絶縁素子３３における受信側コイルは受信回路１４に接続される。送信回路２４はデジタル信号ＳＤＢに応じて絶縁素子３３をパルス駆動することで絶縁素子３３の受信側コイルにデジタル信号ＳＤＢに応じた電圧を誘起させる。受信回路１４にて絶縁素子３３の受信側コイルでの誘起電圧を読み取ることでデジタル信号ＳＤＢを受信する。絶縁素子３３のパルス駆動とは、絶縁素子３３の送信側コイルに対し所定の向きにパルス状の電流を供給することを指す。送信回路２４はデジタル信号ＳＤＢにおけるライズエッジごとに且つフォールエッジごとに絶縁素子３３をパルス駆動する。デジタル信号ＳＤＢのライズエッジを契機にパルス駆動されるパルストランスと、デジタル信号ＳＤＢのフォールエッジを契機にパルス駆動されるパルストランスと、を別々に絶縁素子３３に設けておいても良い。絶縁素子３３を１以上のコンデンサにて形成しても良い。
【0057】
以下、送信側回路１０Ｂ内のデジタル信号ＳＤＢと、受信回路１４にて受信されたデジタル信号ＳＤＢとを明確に区別すべく、前者を原デジタル信号ＳＤＢと称し、後者を受信デジタル信号ＲＳＤＢと称する。即ち、受信回路１４は原デジタル信号ＳＤＢの受信結果に基づき受信デジタル信号ＲＳＤＢを出力する。原デジタル信号ＳＤＢのライズエッジタイミングにて受信デジタル信号ＲＳＤＢにもライズエッジが生じるよう、且つ、原デジタル信号ＳＤＢのフォールエッジタイミングにて受信デジタル信号ＲＳＤＢにもフォールエッジが生じるよう、送信回路２４は原デジタル信号ＳＤＢを送信し且つ受信回路１４は受信デジタル信号ＲＳＤＢを生成するものとする。
【0058】
信号処理回路１５はクロックジェネレータＣＧ及び受信回路１４に接続され、クロックジェネレータＣＧ及び受信回路１４からクロック信号ＣＬＫ１及び受信デジタル信号ＲＳＤＢを受ける。受信デジタル信号ＲＳＤＢはクロック信号ＣＬＫ２に同期するのでクロック信号ＣＬＫ１にも同期する。信号処理回路１５はクロック信号ＣＬＫ１を用いて受信デジタル信号ＲＳＤＢが持つデータ（従って原デジタル信号ＳＤＢが持つデータ）を認識できる。即ち、信号処理回路１５は受信デジタル信号ＲＳＤＢが持つデータをクロック信号ＣＬＫ１に同期して読み取ることができる。信号処理回路１５は、クロック信号ＣＬＫ１に基づき受信デジタル信号ＲＳＤＢに対して所定の信号処理を行う。
【0059】
尚、原デジタル信号ＳＤＢ及び受信デジタル信号ＲＳＤＢはデジタルのデータを表す信号であるため、原デジタル信号ＳＤＢ及び受信デジタル信号ＲＳＤＢを原データ信号ＳＤＢ及び受信データ信号ＲＳＤＢに読み替えても良く、これに合わせてデジタル信号出力回路２２Ｂ、デジタル信号送信回路２４及びデジタル信号受信回路１４をデータ信号出力回路２２Ｂ、データ信号送信回路２４及びデータ信号受信回路１４に読み替えても良い。
【0060】
図８において、波形６５１はクロック信号ＣＬＫ１の波形であり、波形６５３は受信デジタル信号ＲＳＤＢの波形である。図８には、受信デジタル信号ＲＳＤＢにて表現されるデータ列６５２も図示される。原デジタル信号ＳＤＢと同様、受信デジタル信号ＲＳＤＢは時系列上に並ぶ複数ビット分のデータを表し、１単位期間において１ビット分のデータを有する。第ｉ番目の単位期間における受信デジタル信号ＲＳＤＢにより表されるデータが、第２実施例におけるデータＲＤ［ｉ］である。受信回路１４は、第ｉ番目の単位期間における受信デジタル信号ＲＳＤＢのレベルによりデータＲＤ［ｉ］を表現する。ここでは、原デジタル信号ＳＤＢの送受信における遅延は微小であるとして無視する。そうすると、受信デジタル信号ＲＳＤＢの波形は原デジタル信号ＳＤＢの波形と同じであり、任意の整数ｉに関してデータＲＤ［ｉ］はデータＤ［ｉ］と一致する。
【0061】
＜＜第３実施例＞＞
第３実施例を説明する。図９にクロック復元回路２１の例であるクロック復元回路２０＿１の構成を示す。図１０にクロック復元回路２０＿１の動作に関与する複数の信号波形を示す。クロック復元回路２０＿１は、検出回路２１１、コンパレータ２１２、ラッチ回路２１３及びリセット回路２１４を備える。絶縁素子３１（図２参照）は上述のパルストランス３１＿１により構成される。検出回路２１１は受信側コイル３１＿１ｒの第１端及び第２端に接続され、信号ＳＲ２の入力を受ける。
第３実施例を説明する。図９にクロック復元回路２１の例であるクロック復元回路２０＿１の構成を示す。図１０にクロック復元回路２０＿１の動作に関与する複数の信号波形を示す。クロック復元回路２０＿１は、検出回路２１１、コンパレータ２１２、ラッチ回路２１３及びリセット回路２１４を備える。絶縁素子３１（図２参照）は上述のパルストランス３１＿１により構成される。検出回路２１１は受信側コイル３１＿１ｒの第１端及び第２端に接続され、信号ＳＲ２の入力を受ける。
【0062】
検出回路２１１は信号ＳＲ２の大きさに比例した電圧値を持つ電圧ＶＰを生成する。上述したように、信号ＳＲ２は受信側コイル３１＿１ｒの第１端及び第２端間に発生する信号であり、受信側コイル３１＿１ｒの第１端及び第２端間に生じる電圧の大きさを持つ。信号ＳＲ２の大きさ（絶対値）が増大するにつれて、電圧ＶＰが高くなる。電圧ＶＰは例えば信号ＳＲ２の絶対値の平滑化信号であって良い。
【0063】
コンパレータ２１２の非反転入力端子に対して電圧ＶＰが入力される。第３実施例において、コンパレータ２１２の反転入力端子には所定の閾電圧ＶＴＨが入力される。閾電圧ＶＴＨはグランドＧＮＤ２の電位よりも高い直流電圧である。原則として電圧ＶＰは０Ｖであり、パルストランス３１＿１がパルス駆動されたときにのみ電圧ＶＰが微小時間だけ閾電圧ＶＴＨを上回る。
【0064】
コンパレータ２１２は電圧ＶＰ及び閾電圧ＶＴＨの比較結果に応じた信号ＣＭＰを出力する。コンパレータ２１２での比較においてヒステリシス特性が付与される。具体的には、信号ＣＭＰがローレベルを有する状態において、コンパレータ２１２は第１不等式“ＶＰ＞ＶＴＨ”の成否を判断する。コンパレータ２１２は、信号ＣＭＰがローレベルを有する状態において、第１不等式が不成立ならば信号ＣＭＰをローレベルに維持し、第１不等式が成立すると信号ＣＭＰにライズエッジを発生させる。信号ＣＭＰがハイレベルを有する状態において、コンパレータ２１２は第２不等式“ＶＰ＜ＶＴＨ－ΔＶＨＹＳ”の成否を判断する。コンパレータ２１２は、信号ＣＭＰがハイレベルを有する状態において、第２不等式が不成立ならば信号ＣＭＰをハイレベルに維持し、第２不等式が成立すると信号ＣＭＰにフォールエッジを発生させる。電圧ΔＶＨＹＳは“ＶＴＨ－ΔＶＨＹＳ＞０”且つ“ΔＶＨＹＳ＞０”を満たすよう設定されたヒステリシス幅である。変形として“ΔＶＨＹＳ＝０”であっても良い。尚、信号ＣＭＰの初期レベルはローレベルである。
【0065】
ラッチ回路２１３及びリセット回路２１４に対してコンパレータ２１２からの信号ＣＭＰが入力される。ラッチ回路２１３からクロック信号ＣＬＫ２が出力される。ラッチ回路２１３は原則としてクロック信号ＣＬＫ２のレベルをローレベルに設定し、信号ＣＭＰにライズエッジが生じるとクロック信号ＣＬＫ２のレベルをハイレベルに切り替えてラッチする（即ちクロック信号ＣＬＫ２のレベルをハイレベルに保持する）。但し、リセット回路２１４は、信号ＣＭＰのライズエッジタイミングから所定のリセット時間ΔＴが経過した時点でハイレベルの信号ＲＳＴをラッチ回路２１３に出力するリセット処理を行う。ラッチ回路２１３はハイレベルのＲＳＴ信号を受けると上記ラッチを解消してクロック信号ＣＬＫ２のレベルをローレベルに戻す。リセット回路２１４は原則として信号ＲＳＴのレベルをローレベルに設定し、リセット処理の実行時のみ、信号ＲＳＴのレベルを微小時間だけハイレベルに設定する。リセット回路２１４は信号ＣＭＰにライズエッジが生じるたびにリセット処理を行う。
【0066】
上述の構成及び動作により、クロック信号ＣＬＫ１にライズエッジが生じるたびにクロック信号ＣＬＫ２にもライズエッジが生じ、クロック信号ＣＬＫ２のライズエッジの発生後、リセット時間ΔＴが経過するとクロック信号ＣＬＫ２にフォールエッジが生じる。
【0067】
＜＜第４実施例＞＞
第４実施例を説明する。図１１にクロック復元回路２１の他の例であるクロック復元回路２０＿２の構成を示す。図１１のクロック復元回路２０＿２は、図９のクロック復元回路２０＿１に対して検出回路２１５を追加した構成を持つ。当該追加と後述する事項を除き、クロック復元回路２０＿２の構成及び動作はクロック復元回路２０＿１と同様である。また第４実施例では絶縁素子３１（図２参照）にパルストランス３１＿１に加えてパルストランス３１＿２が設けられる。パルストランス３１＿２は送信側コイル３１＿２ｔ及び受信側コイル３１＿２ｒを備える。送信側コイル３１＿２ｔの第１端及び第２端は共にグランドＧＮＤ１に接続され、パルストランス３１＿２がパルス駆動されることは無い。絶縁素子３１から送信側コイル３１＿２ｔが省略されていても良い。
第４実施例を説明する。図１１にクロック復元回路２１の他の例であるクロック復元回路２０＿２の構成を示す。図１１のクロック復元回路２０＿２は、図９のクロック復元回路２０＿１に対して検出回路２１５を追加した構成を持つ。当該追加と後述する事項を除き、クロック復元回路２０＿２の構成及び動作はクロック復元回路２０＿１と同様である。また第４実施例では絶縁素子３１（図２参照）にパルストランス３１＿１に加えてパルストランス３１＿２が設けられる。パルストランス３１＿２は送信側コイル３１＿２ｔ及び受信側コイル３１＿２ｒを備える。送信側コイル３１＿２ｔの第１端及び第２端は共にグランドＧＮＤ１に接続され、パルストランス３１＿２がパルス駆動されることは無い。絶縁素子３１から送信側コイル３１＿２ｔが省略されていても良い。
【0068】
検出回路２１５は受信側コイル３１＿２ｒの第１端及び第２端に接続される。受信側コイル３１＿２ｒの第２端はグランドＧＮＤ２に接続される。信号ＳＲ２’は受信側コイル３１＿２ｒの第１端及び第２端間に発生する信号であり、受信側コイル３１＿２ｒの第１端及び第２端間に生じる電圧の大きさを持つ。検出回路２１５は信号ＳＲ２’の大きさに比例した電圧値を持つ電圧ＶＭを生成する。信号ＳＲ２’の大きさ（絶対値）が増大するにつれて、電圧ＶＭが高くなる。電圧ＶＭは例えば信号ＳＲ２’の絶対値の平滑化信号であって良い。ノイズの影響がなければ電圧ＶＭは常に０Ｖである。
【0069】
クロック復元回路２０＿２においては、コンパレータ２１２の非反転入力端子、反転入力端子に対し、夫々、検出回路２１１からの電圧ＶＰ、検出回路２１５からの電圧ＶＭが入力される。
【0070】
コンパレータ２１２は電圧ＶＰ及びＶＭの比較結果に応じた信号ＣＭＰを出力する。コンパレータ２１２での比較においてオフセット及びヒステリシス特性が付与される。具体的には、信号ＣＭＰがローレベルを有する状態において、コンパレータ２１２は第３不等式“ＶＰ＞ＶＭ＋ＶＴＨ”の成否を判断する。コンパレータ２１２は、信号ＣＭＰがローレベルを有する状態において、第３不等式が不成立ならば信号ＣＭＰをローレベルに維持し、第３不等式が成立すると信号ＣＭＰにライズエッジを発生させる。信号ＣＭＰがハイレベルを有する状態において、コンパレータ２１２は第４不等式“ＶＰ＜ＶＭ＋ＶＴＨ－ΔＶＨＹＳ”の成否を判断する。コンパレータ２１２は、信号ＣＭＰがハイレベルを有する状態において、第４不等式が不成立ならば信号ＣＭＰをハイレベルに維持し、第４不等式が成立すると信号ＣＭＰにフォールエッジを発生させる。閾電圧ＶＴＨはオフセット電圧に相当し、所定の正の直流電圧を有する。電圧ΔＶＨＹＳは“ＶＴＨ－ΔＶＨＹＳ＞０”且つ“ΔＶＨＹＳ＞０”を満たすよう設定されたヒステリシス幅である。変形として“ΔＶＨＹＳ＝０”であっても良い。尚、信号ＣＭＰの初期レベルはローレベルである。
【0071】
ラッチ回路２１３及びリセット回路２１４に対してコンパレータ２１２からの信号ＣＭＰが入力される。信号ＣＭＰに応じたラッチ回路２１３及びリセット回路２１４の動作は第３実施例で示した通りである。故に、第３実施例と同様（図１０参照）、クロック信号ＣＬＫ１にライズエッジが生じるたびにクロック信号ＣＬＫ２にもライズエッジが生じ、クロック信号ＣＬＫ２のライズエッジの発生後、リセット時間ΔＴが経過するとクロック信号ＣＬＫ２にフォールエッジが生じる。
【0072】
第４実施例では、コンパレータ２１２を差動入力構成で動作させることにより、第３実施例よりもコモンモードノイズに対する影響を受けにくくなる。信号ＳＲ２及びＳＲ２’に対して共通のノイズ（コモンモードノイズ）が重畳したとしても、信号ＣＭＰに影響は生じないからである。
【0073】
＜＜第５実施例＞＞
第５実施例を説明する。図５の信号伝送装置１Ａにおいて、例えばデジタル信号出力回路１２は図１２に示す如くＡＤ変換回路１２ａであっても良い。ＡＤ変換回路１２ａは、サンプリングタイミングにおける入力アナログ信号ＳＡＡをＡＤ変換（アナログ／デジタル変換）することでＡＤ変換の結果を表すデジタル信号ＳＤＡを生成し、デジタル信号ＳＤＡをクロック信号ＣＬＫ１に同期して送信回路１３に出力する。ここで出力されるデジタル信号ＳＤＡの特性は上述した通りである。入力アナログ信号ＳＡＡは送信側回路１０Ａとは異なる任意の回路からＡＤ変換回路１２ａに供給される。入力アナログ信号ＳＡＡは送信側回路１０Ａ内で生成される信号であっても良い。サンプリングタイミングは図示されない制御回路により指定される。
第５実施例を説明する。図５の信号伝送装置１Ａにおいて、例えばデジタル信号出力回路１２は図１２に示す如くＡＤ変換回路１２ａであっても良い。ＡＤ変換回路１２ａは、サンプリングタイミングにおける入力アナログ信号ＳＡＡをＡＤ変換（アナログ／デジタル変換）することでＡＤ変換の結果を表すデジタル信号ＳＤＡを生成し、デジタル信号ＳＤＡをクロック信号ＣＬＫ１に同期して送信回路１３に出力する。ここで出力されるデジタル信号ＳＤＡの特性は上述した通りである。入力アナログ信号ＳＡＡは送信側回路１０Ａとは異なる任意の回路からＡＤ変換回路１２ａに供給される。入力アナログ信号ＳＡＡは送信側回路１０Ａ内で生成される信号であっても良い。サンプリングタイミングは図示されない制御回路により指定される。
【0074】
ＡＤ変換回路１２ａにおけるＡＤ変換の形式は任意である。ＡＤ変換回路１２ａはデルタシグマ型のＡＤ変換回路であっても良く、この場合、復元デジタル信号ＲＳＤＡに対しクロック信号ＣＬＫ２に同期してデジタルのフィルタリング処理を行うデジタルフィルタを信号処理回路２２Ａに設けておくことができる。
【0075】
デジタル信号出力回路１２がＡＤ変換回路１２ａである場合、絶縁素子の駆動に伴うノイズはＡＤ変換の精度に影響を与えうる。しかしながら、本実施形態の構成の採用により発生ノイズ量の低減（絶縁素子３１の駆動に伴う発生ノイズ量の低減）が期待されるので、ＡＤ変換の精度向上が見込める。
【0076】
この他、デジタル信号出力回路１２はクロック信号ＣＬＫ１に同期してデジタル信号ＳＤＡを出力する回路であれば任意である。信号伝送装置１Ａはクロック信号ＣＬＫ１及びＣＬＫ２に同期して任意のデジタル信号ＳＤＡの送受信を行う絶縁通信装置（デジタルアイソレータ）であっても良い。
【0077】
＜＜第６実施例＞＞
第６実施例を説明する。第５実施例に示した事項を図７の構成に適用しても良い。即ち図７の信号伝送装置１Ｂにおいて、例えばデジタル信号出力回路２２Ｂは図１３に示す如くＡＤ変換回路２２Ｂａであっても良い。ＡＤ変換回路２２Ｂａは、サンプリングタイミングにおける入力アナログ信号ＳＡＢをＡＤ変換（アナログ／デジタル変換）することでＡＤ変換の結果を表すデジタル信号ＳＤＢを生成し、デジタル信号ＳＤＢをクロック信号ＣＬＫ２に同期して送信回路２４に出力する。ここで出力されるデジタル信号ＳＤＢの特性は上述した通りである。入力アナログ信号ＳＡＢは受信側回路２０Ｂとは異なる任意の回路からＡＤ変換回路２２Ｂａに供給される。入力アナログ信号ＳＡＢは受信側回路２０Ｂ内で生成される信号であっても良い。サンプリングタイミングは図示されない制御回路により指定される。
第６実施例を説明する。第５実施例に示した事項を図７の構成に適用しても良い。即ち図７の信号伝送装置１Ｂにおいて、例えばデジタル信号出力回路２２Ｂは図１３に示す如くＡＤ変換回路２２Ｂａであっても良い。ＡＤ変換回路２２Ｂａは、サンプリングタイミングにおける入力アナログ信号ＳＡＢをＡＤ変換（アナログ／デジタル変換）することでＡＤ変換の結果を表すデジタル信号ＳＤＢを生成し、デジタル信号ＳＤＢをクロック信号ＣＬＫ２に同期して送信回路２４に出力する。ここで出力されるデジタル信号ＳＤＢの特性は上述した通りである。入力アナログ信号ＳＡＢは受信側回路２０Ｂとは異なる任意の回路からＡＤ変換回路２２Ｂａに供給される。入力アナログ信号ＳＡＢは受信側回路２０Ｂ内で生成される信号であっても良い。サンプリングタイミングは図示されない制御回路により指定される。
【0078】
ＡＤ変換回路２２ＢａにおけるＡＤ変換の形式は任意である。ＡＤ変換回路２２Ｂａはデルタシグマ型のＡＤ変換回路であっても良く、この場合、復元デジタル信号ＲＳＤＢに対しクロック信号ＣＬＫ１に同期してデジタルのフィルタリング処理を行うデジタルフィルタを信号処理回路１５に設けておくことができる。
【0079】
デジタル信号出力回路２２ＢがＡＤ変換回路２２Ｂａである場合、絶縁素子の駆動に伴うノイズはＡＤ変換の精度に影響を与えうる。しかしながら、本実施形態の構成の採用により発生ノイズ量の低減（絶縁素子３１の駆動に伴う発生ノイズ量の低減）が期待されるので、ＡＤ変換の精度向上が見込める。
【0080】
この他、デジタル信号出力回路２２Ｂはクロック信号ＣＬＫ２に同期してデジタル信号ＳＤＢを出力する回路であれば任意である。信号伝送装置１Ｂはクロック信号ＣＬＫ１及びＣＬＫ２に同期して任意のデジタル信号ＳＤＢの送受信を行う絶縁通信装置（デジタルアイソレータ）であっても良い。
【0081】
＜＜第７実施例＞＞
第７実施例を説明する。第７実施例では、上述の各種技術に対する変形技術又は補足事項等を説明する。尚、第７実施例での以下の記述において、信号伝送装置１は信号伝送装置１Ａ又は１Ｂでも良いし、送信側回路１０は送信側回路１０Ａ又は１０Ｂでも良いし、受信側回路２０は受信側回路２０Ａ又は２０Ｂでも良い。
第７実施例を説明する。第７実施例では、上述の各種技術に対する変形技術又は補足事項等を説明する。尚、第７実施例での以下の記述において、信号伝送装置１は信号伝送装置１Ａ又は１Ｂでも良いし、送信側回路１０は送信側回路１０Ａ又は１０Ｂでも良いし、受信側回路２０は受信側回路２０Ａ又は２０Ｂでも良い。
【0082】
本開示に係る送信側回路１０において（図２参照）、エッジ信号送信回路１１は、第１レベル及び第２レベルを交互に持つ第１矩形波信号を受け、第１矩形波信号における第１レベルから第２レベルへの遷移を契機に、エッジ信号ＳＥＤＧＥを絶縁素子３１を用いて受信側回路２０に送信する。そして、受信側回路２０におけるクロック復元回路２１（矩形波生成回路）は、エッジ信号ＳＥＤＧＥの受信結果に基づき、第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号を生成する。上述の各構成において、クロック信号ＣＬＫ１及びＣＬＫ２が第１及び第２矩形波信号に対応し、且つ、第１及び第３レベルがローレベルに対応する一方で第２及び第４レベルがハイレベルに対応する。
【0083】
但し、任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。従って、第１レベルがハイレベルであって且つ第２レベルがローレベルとなるように上述の各構成が変形されても良い。これに加えて又はこれに代えて、第３レベルがハイレベルであって且つ第４レベルがローレベルとなるように上述の各構成が変形されても良い。
【0084】
図１４に半導体装置１００の外観斜視図を示す。信号伝送装置１は半導体装置１００に組み込まれた装置であって良い。半導体装置１００は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から半導体装置１００の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置１００が形成される。尚、図１４に示される半導体装置１００の外部端子の数及び半導体装置１００の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
【0085】
半導体装置１００に第１～第３半導体チップが設けられて良い。この場合、第１半導体チップ内の半導体集積回路に送信側回路１０を含め、且つ、第２半導体チップ内の半導体集積回路に受信側回路２０を含める。この際、信号伝送装置１に設けられる絶縁素子（３１、３２、３３）は第３半導体チップに形成される（但し、第１及び第２半導体チップに分散して配置されて良い）。
【0086】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0087】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0088】
本開示の一側面に係る信号伝送装置は、互いに絶縁された第１回路（１０）及び第２回路（２０）を備えた信号伝送装置（１）であって、前記第１回路は、第１レベル及び第２レベルを交互に持つ第１矩形波信号（ＣＬＫ１）を受け、前記第１矩形波信号のレベルにおける前記第１レベルから前記第２レベルへの遷移を契機に、エッジ信号（ＳＥＤＧＥ）を絶縁素子（３１）を用いて前記第２回路へ送信するよう構成されたエッジ信号送信回路（１１）を備え、前記第２回路は、前記エッジ信号の受信結果に基づき、前記第１矩形波信号に同期した信号であって且つ第３レベル及び第４レベルを交互に持つ第２矩形波信号（ＣＬＫ２）を生成するよう構成された矩形波生成回路（２１）を備える構成（第１の構成）である。
【0089】
これにより、矩形波信号のライズエッジ及びフォールエッジを夫々に第１回路から第２回路へと伝送する方式と比べて、絶縁素子の駆動頻度を低減することができる。結果、必要な電力及び発生ノイズ量を低減することができる。
【0090】
上記第１の構成に係る信号伝送装置において、前記矩形波生成回路は、前記エッジ信号の受信に応答して前記第２矩形波信号のレベルを前記第３レベルから前記第４レベルに変化させ、その後、所定時間（ΔＴ）が経過すると前記第２矩形波信号のレベルを前記第４レベルから前記第３レベルに戻す構成（第２の構成）であっても良い。
要な電力及び発生ノイズ量を低減することができる。
要な電力及び発生ノイズ量を低減することができる。
【0091】
上記第１の構成に係る信号伝送装置において、前記矩形波生成回路は、前記エッジ信号の受信に応答して前記第２矩形波信号のレベルを前記第３レベルから前記第４レベルに変化させ、その後、所定時間（１０）が経過すると前記第２矩形波信号のレベルを前記第４レベルから前記第３レベルに戻し、前記第１矩形波信号、前記第２矩形波信号は、夫々、第１クロック信号、第２クロック信号であり、前記第２回路は、前記第２クロック信号に同期して動作するよう構成された同期回路（２２）を備え、前記同期回路は、前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの変化に同期した動作を行う構成（第３の構成）であっても良い。
【0092】
上記第３の構成に係る信号伝送装置において（図５参照）、前記第１回路は、前記第１クロック信号に同期してデジタル信号（ＳＤＡ）を出力するよう構成されたデジタル信号出力回路（１２）と、前記デジタル信号を他の絶縁素子（３２）を用いて前記第２回路に送信するよう構成されたデジタル信号送信回路（１３）と、を備え、前記第２回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路（２３）を備え、前記同期回路（２２Ａ）は、受信された前記デジタル信号と前記第２クロック信号とに基づき所定の信号処理を行う構成（第４の構成）であっても良い。
【0093】
上記第４の構成に係る信号伝送装置において、前記デジタル信号は時系列上に並ぶ複数ビット分のデータを表し、前記デジタル信号出力回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、前記特定エッジは前記第１クロック信号のレベルの前記第１レベルから前記第２レベルへの遷移である構成（第５の構成）であっても良い。
【0094】
上記第４又は第５の構成に係る信号伝送装置において、前記同期回路は、受信された前記デジタル信号のデータを、前記第２クロック信号に同期して読み取る構成（第６の構成）であっても良い。
【0095】
上記第３の構成に係る信号伝送装置において（図７参照）、前記同期回路（２２Ｂ）は、前記第２クロック信号に同期してデジタル信号（ＳＤＢ）を出力し、前記第２回路は、前記デジタル信号を他の絶縁素子（３３）を用いて前記第１回路に送信するよう構成されたデジタル信号送信回路（２４）を備え、前記第１回路は、前記デジタル信号送信回路からの前記デジタル信号を受信するよう構成されたデジタル信号受信回路（１４）と、受信された前記デジタル信号と前記第１クロック信号とに基づき所定の信号処理を行う信号処理回路（１５）と、を備える構成（第７の構成）であっても良い。
【0096】
上記第７の構成に係る信号伝送装置において、前記デジタル信号は時系列上に並ぶ複数ビット分のデータを表し、前記同期回路は、前記デジタル信号により表されるデータが特定エッジを契機に更新されるよう前記デジタル信号を出力し、前記特定エッジは前記第２クロック信号のレベルの前記第３レベルから前記第４レベルへの遷移である構成（第８の構成）であっても良い。
【0097】
上記第７又は第８の構成に係る信号伝送装置において、前記信号処理回路は、受信された前記デジタル信号のデータを、前記第１クロック信号に同期して読み取る構成（第９の構成）であっても良い。
【符号の説明】
【0098】
１、１Ａ、１Ｂ 信号伝送装置
１０、１０Ａ、１０Ｂ 送信側回路（第１回路）
２０、２０Ａ、２０Ｂ 受信側回路（第２回路）
ＣＧ クロックジェネレータ
１１ エッジ信号送信回路
１２ デジタル信号出力回路
１３ デジタル信号送信回路
１４ デジタル信号受信回路
１５ 信号処理回路
２１ クロック復元回路
２２ 同期回路
２２Ａ 信号処理回路
２２Ｂ デジタル信号出力回路
２３ デジタル信号受信回路
２４ デジタル信号送信回路
３１～３３ 絶縁素子
３１＿１、３１＿２ パルストランス
３１＿１ｔ、３１＿２ｔ 送信側コイル
３１＿２ｔ、３１＿２ｔ 受信側コイル
ＶＤＤ１、ＶＤＤ２ 電源電圧
ＧＮＤ１、ＧＮＤ２ グランド
ＣＬＫ１、ＣＬＫ２ クロック信号
ＳＥＤＧＥ エッジ信号
１１１ エッジ検出回路
１１２ ドライバ
２１１、２１５ 検出回路
２１２ コンパレータ
２１３ ラッチ回路
２１４ リセット回路
ＳＤＡ、ＳＤＢ デジタル信号（原デジタル信号）
ＲＳＤＡ、ＲＳＤＢ 受信デジタル信号
１２ａ、２２Ｂａ ＡＤ変換回路
ＳＡＡ、ＳＡＢ 入力アナログ信号
１００ 半導体装置
１０、１０Ａ、１０Ｂ 送信側回路（第１回路）
２０、２０Ａ、２０Ｂ 受信側回路（第２回路）
ＣＧ クロックジェネレータ
１１ エッジ信号送信回路
１２ デジタル信号出力回路
１３ デジタル信号送信回路
１４ デジタル信号受信回路
１５ 信号処理回路
２１ クロック復元回路
２２ 同期回路
２２Ａ 信号処理回路
２２Ｂ デジタル信号出力回路
２３ デジタル信号受信回路
２４ デジタル信号送信回路
３１～３３ 絶縁素子
３１＿１、３１＿２ パルストランス
３１＿１ｔ、３１＿２ｔ 送信側コイル
３１＿２ｔ、３１＿２ｔ 受信側コイル
ＶＤＤ１、ＶＤＤ２ 電源電圧
ＧＮＤ１、ＧＮＤ２ グランド
ＣＬＫ１、ＣＬＫ２ クロック信号
ＳＥＤＧＥ エッジ信号
１１１ エッジ検出回路
１１２ ドライバ
２１１、２１５ 検出回路
２１２ コンパレータ
２１３ ラッチ回路
２１４ リセット回路
ＳＤＡ、ＳＤＢ デジタル信号（原デジタル信号）
ＲＳＤＡ、ＲＳＤＢ 受信デジタル信号
１２ａ、２２Ｂａ ＡＤ変換回路
ＳＡＡ、ＳＡＢ 入力アナログ信号
１００ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】