知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137039
(43)【公開日】2024-10-04
(54)【発明の名称】磁気記憶装置
(51)【国際特許分類】
G11C 11/16 20060101AFI20240927BHJP
H10B 61/00 20230101ALI20240927BHJP
H10N 50/10 20230101ALI20240927BHJP
【ＦＩ】
G11C11/16 230
H10B61/00
H10N50/10 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023048391
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】杉浦 邦晃
(72)【発明者】
【氏名】小林 洋介
(72)【発明者】
【氏名】松下 直輝
(72)【発明者】
【氏名】岩山 昌由
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA17
4M119BB01
4M119CC05
4M119DD09
4M119DD17
4M119DD37
4M119DD42
4M119EE22
4M119EE27
5F092AA15
5F092AB07
5F092AC12
5F092AD23
5F092AD25
5F092BB36
5F092BC04
5F092BC06
5F092DA03
5F092EA06
(57)【要約】
【課題】メモリセルの読み出し性能を改善させる。
【解決手段】実施形態の磁気記憶装置は、第１及び第２配線と、メモリセルと、トランジスタと、センスアンプと、制御回路とを含む。メモリセルＭＣは、第１及び第２配線間に直列に接続された磁気抵抗効果素子ＶＲを含む。トランジスタ６０は、第２配線と接地ノードとの間に接続される。センスアンプＳＡ２は、第１及び第２配線の電圧差に基づいてメモリセルに記憶されたデータを判定する。読み出し動作において、制御回路は、第１配線を第１電圧に充電する。制御回路は、第１配線を充電した後に、トランジスタのゲート端に第２電圧を印加することによって、一端及び他端間で流れる電流が第１電流に制限されたトランジスタを介して第１配線を放電する。制御回路は、トランジスタを介して放電された第１配線の電圧に基づいて、メモリセルに記憶されたデータをセンスアンプＳＡ２に判定させる。
【選択図】図５
【解決手段】実施形態の磁気記憶装置は、第１及び第２配線と、メモリセルと、トランジスタと、センスアンプと、制御回路とを含む。メモリセルＭＣは、第１及び第２配線間に直列に接続された磁気抵抗効果素子ＶＲを含む。トランジスタ６０は、第２配線と接地ノードとの間に接続される。センスアンプＳＡ２は、第１及び第２配線の電圧差に基づいてメモリセルに記憶されたデータを判定する。読み出し動作において、制御回路は、第１配線を第１電圧に充電する。制御回路は、第１配線を充電した後に、トランジスタのゲート端に第２電圧を印加することによって、一端及び他端間で流れる電流が第１電流に制限されたトランジスタを介して第１配線を放電する。制御回路は、トランジスタを介して放電された第１配線の電圧に基づいて、メモリセルに記憶されたデータをセンスアンプＳＡ２に判定させる。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に直列に接続された磁気抵抗効果素子及びセレクタ素子を含むメモリセルと、
前記第２配線と接地ノードとの間に接続されたトランジスタと、
前記第１配線と前記第２配線との電圧差を増幅するように構成された第１センスアンプと、
前記第１センスアンプの出力電圧と参照電圧との比較結果に基づいて、前記メモリセルに記憶されたデータを判定するように構成された第２センスアンプと、
読み出し動作を実行するように構成された制御回路と、を備え、
前記読み出し動作において、前記制御回路は、
前記第１配線を第１電圧に充電し、
前記第１配線を充電した後に、前記トランジスタのゲート端に第２電圧を印加することによって一端及び他端間で流れる電流が第１電流に制限された前記トランジスタを介して前記第１配線を放電し、
前記トランジスタを介して放電された前記第１配線及び前記第２配線の電圧差を前記第１センスアンプに増幅させ、前記メモリセルに記憶されたデータを前記第２センスアンプに判定させる、
磁気記憶装置。
第２配線と、
前記第１配線と前記第２配線との間に直列に接続された磁気抵抗効果素子及びセレクタ素子を含むメモリセルと、
前記第２配線と接地ノードとの間に接続されたトランジスタと、
前記第１配線と前記第２配線との電圧差を増幅するように構成された第１センスアンプと、
前記第１センスアンプの出力電圧と参照電圧との比較結果に基づいて、前記メモリセルに記憶されたデータを判定するように構成された第２センスアンプと、
読み出し動作を実行するように構成された制御回路と、を備え、
前記読み出し動作において、前記制御回路は、
前記第１配線を第１電圧に充電し、
前記第１配線を充電した後に、前記トランジスタのゲート端に第２電圧を印加することによって一端及び他端間で流れる電流が第１電流に制限された前記トランジスタを介して前記第１配線を放電し、
前記トランジスタを介して放電された前記第１配線及び前記第２配線の電圧差を前記第１センスアンプに増幅させ、前記メモリセルに記憶されたデータを前記第２センスアンプに判定させる、
磁気記憶装置。
【請求項2】
前記第２電圧は、第１論理レベルの電圧と、前記第１論理レベルの逆論理レベルである第２論理レベルの電圧との間の電圧である、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項3】
前記読み出し動作における前記第１配線の放電が開始した後の第１時刻において、前記メモリセルに含まれた前記磁気抵抗効果素子が平行状態である場合の前記第１配線及び前記第２配線の電圧差は第１判定電圧であり、前記メモリセルに含まれた前記磁気抵抗効果素子が反平行状態である場合の前記第１配線及び前記第２配線の電圧差は、前記第１判定電圧よりも高い第２判定電圧であり、
前記第１判定電圧と前記第２判定電圧との差は、前記メモリセルに前記第１電流よりも小さい第２電流が流れている場合と、前記メモリセルに前記第１電流よりも大きい第３電流が流れている場合とのそれぞれよりも、前記メモリセルに前記第１電流が流れている場合の方が大きい、
請求項１に記載の磁気記憶装置。
前記第１判定電圧と前記第２判定電圧との差は、前記メモリセルに前記第１電流よりも小さい第２電流が流れている場合と、前記メモリセルに前記第１電流よりも大きい第３電流が流れている場合とのそれぞれよりも、前記メモリセルに前記第１電流が流れている場合の方が大きい、
請求項１に記載の磁気記憶装置。
【請求項4】
前記差は、前記メモリセルに前記第１電流が流れている場合に最も大きい、
請求項３に記載の磁気記憶装置。
請求項３に記載の磁気記憶装置。
【請求項5】
前記磁気抵抗効果素子は、第４電流以上の電流が流れた場合に平行状態と反平行状態との間で遷移するように構成され、
前記第１電流は、前記第４電流よりも小さい、
請求項１に記載の磁気記憶装置。
前記第１電流は、前記第４電流よりも小さい、
請求項１に記載の磁気記憶装置。
【請求項6】
前記第４電流は、４０～８０ｕＡである、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項7】
前記磁気抵抗効果素子は、第５電流以上の電流が流れた場合にトンネルバリア破壊が発生し、
前記第１電流は、前記第５電流よりも小さい、
請求項１に記載の磁気記憶装置。
前記第１電流は、前記第５電流よりも小さい、
請求項１に記載の磁気記憶装置。
【請求項8】
前記第５電流は、２５０～３１５ｕＡである、
請求項７に記載の磁気記憶装置。
請求項７に記載の磁気記憶装置。
【請求項9】
前記読み出し動作において、前記制御回路は、前記第１配線が充電された後の前記第２センスアンプが前記メモリセルに記憶されたデータを判定する第１期間において、前記トランジスタのゲート端に前記第２電圧を印加し、前記第１配線が充電された後の前記第１期間を除く期間において、前記トランジスタのゲート端に前記第２電圧よりも高い第３電圧を印加する、
請求項１に記載の磁気記憶装置。
請求項１に記載の磁気記憶装置。
【請求項10】
前記トランジスタと並列に接続されたスイッチ回路をさらに備え、
前記読み出し動作において、前記制御回路は、前記第２センスアンプがデータを判定する期間において前記スイッチ回路をオフ状態に制御し、前記第２センスアンプがデータを判定する以外の期間において前記スイッチ回路をオン状態に制御する、
請求項１に記載の磁気記憶装置。
前記読み出し動作において、前記制御回路は、前記第２センスアンプがデータを判定する期間において前記スイッチ回路をオフ状態に制御し、前記第２センスアンプがデータを判定する以外の期間において前記スイッチ回路をオン状態に制御する、
請求項１に記載の磁気記憶装置。
【請求項11】
第１配線と、
第２配線と、
前記第１配線と前記第２配線との間に直列に接続された磁気抵抗効果素子及びセレクタ素子を含むメモリセルと、
前記第１配線と前記第２配線との間に前記メモリセルと共に直列に接続されたトランジスタと、
前記第１配線と前記第２配線との電圧差に基づいて前記メモリセルに記憶されたデータを判定するセンスアンプと、
読み出し動作を実行するように構成された制御回路と、を備え、
前記読み出し動作において、前記制御回路は、
前記第１配線を第１電圧に充電し、
前記第１配線を充電した後に、前記トランジスタのゲート端に第２電圧を印加することによって一端及び他端間で流れる電流が第１電流に制限された前記トランジスタを介して前記第１配線を放電し、
前記トランジスタを介して放電された前記第１配線及び前記第２配線の電圧差に基づいて、前記メモリセルに記憶されたデータを前記センスアンプに判定させる、
磁気記憶装置。
第２配線と、
前記第１配線と前記第２配線との間に直列に接続された磁気抵抗効果素子及びセレクタ素子を含むメモリセルと、
前記第１配線と前記第２配線との間に前記メモリセルと共に直列に接続されたトランジスタと、
前記第１配線と前記第２配線との電圧差に基づいて前記メモリセルに記憶されたデータを判定するセンスアンプと、
読み出し動作を実行するように構成された制御回路と、を備え、
前記読み出し動作において、前記制御回路は、
前記第１配線を第１電圧に充電し、
前記第１配線を充電した後に、前記トランジスタのゲート端に第２電圧を印加することによって一端及び他端間で流れる電流が第１電流に制限された前記トランジスタを介して前記第１配線を放電し、
前記トランジスタを介して放電された前記第１配線及び前記第２配線の電圧差に基づいて、前記メモリセルに記憶されたデータを前記センスアンプに判定させる、
磁気記憶装置。
【請求項12】
前記第１配線の延伸方向に対応する第１方向と、前記第２配線の延伸方向に対応する第２方向とのそれぞれと交差する第３方向に延伸して設けられた複数の半導体層と、
前記第１方向と前記第２方向とのそれぞれと平行な平面形状を有し、前記複数の半導体層と交差した部分を有する導電体層と、
前記複数の半導体層のそれぞれと前記導電体層との間にそれぞれ設けられた複数の絶縁体層とをさらに備え、
前記複数の半導体層のうち一つの半導体層は、前記トランジスタのチャネルとして使用され、前記導電体層は、前記トランジスタのゲート電極として使用される、
請求項１１に記載の磁気記憶装置。
前記第１方向と前記第２方向とのそれぞれと平行な平面形状を有し、前記複数の半導体層と交差した部分を有する導電体層と、
前記複数の半導体層のそれぞれと前記導電体層との間にそれぞれ設けられた複数の絶縁体層とをさらに備え、
前記複数の半導体層のうち一つの半導体層は、前記トランジスタのチャネルとして使用され、前記導電体層は、前記トランジスタのゲート電極として使用される、
請求項１１に記載の磁気記憶装置。
【請求項13】
前記メモリセル及び前記トランジスタは、上面視において前記第１配線と前記第２配線とが交差した部分において、前記第３方向に並んで配置される、
請求項１２に記載の磁気記憶装置。
請求項１２に記載の磁気記憶装置。
【請求項14】
前記第２電圧は、第１論理レベルの電圧と、前記第１論理レベルの逆論理レベルである第２論理レベルの電圧との間の電圧である、
請求項１１に記載の磁気記憶装置。
請求項１１に記載の磁気記憶装置。
【請求項15】
前記読み出し動作における前記第１配線の放電が開始した後の第１時刻において、前記メモリセルに含まれた前記磁気抵抗効果素子が平行状態である場合の前記第１配線及び前記第２配線の電圧差は第１判定電圧であり、前記メモリセルに含まれた前記磁気抵抗効果素子が反平行状態である場合の前記第１配線及び前記第２配線の電圧差は、前記第１判定電圧よりも高い第２判定電圧であり、
前記第１判定電圧と前記第２判定電圧との差は、前記メモリセルに前記第１電流よりも小さい第２電流が流れている場合と、前記メモリセルに前記第１電流よりも大きい第３電流が流れている場合とのそれぞれよりも、前記メモリセルに前記第１電流が流れている場合の方が大きい、
請求項１１に記載の磁気記憶装置。
前記第１判定電圧と前記第２判定電圧との差は、前記メモリセルに前記第１電流よりも小さい第２電流が流れている場合と、前記メモリセルに前記第１電流よりも大きい第３電流が流れている場合とのそれぞれよりも、前記メモリセルに前記第１電流が流れている場合の方が大きい、
請求項１１に記載の磁気記憶装置。
【請求項16】
前記差は、前記メモリセルに前記第１電流が流れている場合に最も大きい、
請求項１５に記載の磁気記憶装置。
請求項１５に記載の磁気記憶装置。
【請求項17】
前記磁気抵抗効果素子は、第４電流以上の電流が流れた場合に平行状態と反平行状態との間で遷移するように構成され、
前記第１電流は、前記第４電流よりも小さい、
請求項１１に記載の磁気記憶装置。
前記第１電流は、前記第４電流よりも小さい、
請求項１１に記載の磁気記憶装置。
【請求項18】
前記第４電流は、４０～８０ｕＡである、
請求項１７に記載の磁気記憶装置。
請求項１７に記載の磁気記憶装置。
【請求項19】
前記磁気抵抗効果素子は、第５電流以上の電流が流れた場合にトンネルバリア破壊が発生し、
前記第１電流は、前記第５電流よりも小さい、
請求項１１に記載の磁気記憶装置。
前記第１電流は、前記第５電流よりも小さい、
請求項１１に記載の磁気記憶装置。
【請求項20】
前記第５電流は、２５０～３１５ｕＡである、
請求項１９に記載の磁気記憶装置。
請求項１９に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、磁気記憶装置に関する。
【背景技術】
【0002】
磁気抵抗効果素子を記憶素子として用いた記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－４７９５０号公報
【非特許文献】
【0004】
【非特許文献1】C. Park et al., "Low RA Magnetic Tunnel Junction Arrays in Conjunction with Low Switching Current and High Breakdown Voltage for STT-MRAM at 10 nm and Beyond," 2018 IEEE Symposium on VLSI Technology, 2018, pp. 185-186
【発明の概要】
【発明が解決しようとする課題】
【0005】
メモリセルの読み出し性能を改善させる。
【課題を解決するための手段】
【0006】
実施形態の磁気記憶装置は、第１配線と、第２配線と、メモリセルと、トランジスタと、第１及び第２センスアンプと、制御回路とを含む。メモリセルは、第１配線と第２配線との間に直列に接続された磁気抵抗効果素子及びセレクタ素子を含む。トランジスタは、第２配線と接地ノードとの間に接続される。第１センスアンプは、第１配線と第２配線との電圧差を増幅するように構成される。第２センスアンプは、第１センスアンプの出力電圧と参照電圧との比較結果に基づいて、メモリセルに記憶されたデータを判定するように構成される。制御回路は、読み出し動作を実行するように構成される。読み出し動作において、制御回路は、第１配線を第１電圧に充電する。制御回路は、第１配線を充電した後に、トランジスタのゲート端に第２電圧を印加することによって、一端及び他端間で流れる電流が第１電流に制限されたトランジスタを介して第１配線を放電する。制御回路は、トランジスタを介して放電された第１配線及び第２配線の電圧差を第１センスアンプに増幅させ、メモリセルに記憶されたデータを第２センスアンプに判定させる。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る磁気記憶装置を備えるメモリシステムの全体構成の一例を示すブロック図。
【図2】第１実施形態に係る磁気記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係る磁気記憶装置が備えるメモリセルアレイの構造の一例を示す斜視図。
【図4】第１実施形態に係る磁気記憶装置が備えるメモリセルアレイに含まれたメモリセルの断面構造の一例を示す断面図。
【図5】第１実施形態に係る磁気記憶装置が備える読み出し回路の回路構成の一例を示す回路図。
【図6】第１実施形態に係る磁気記憶装置における電流制限トランジスタの静特性の一例を示すグラフ。
【図7】第１実施形態に係る磁気記憶装置の読み出し動作のプリチャージ期間における動作状態の一例を示す模式図。
【図8】第１実施形態に係る磁気記憶装置の読み出し動作の放電期間における動作状態の一例を示す模式図。
【図9】第１実施形態に係る磁気記憶装置の読み出し動作におけるビット線及びワード線の電圧差の変化の一例を示すタイムチャート。
【図10】平行状態のメモリセルの両端の電圧と反平行状態のメモリセルの両端の電圧との差と読み出し電流との関係性の一例を示すグラフ。
【図11】第１実施形態に係る磁気記憶装置の読み出し動作における平行状態のメモリセルの両端の電圧と反平行状態のメモリセルの両端の電圧との差と読み出し電流との関係性の一例を示すグラフ。
【図12】第２実施形態に係る磁気記憶装置の読み出し動作における電流制限トランジスタの制御方法の一例を示すタイムチャート。
【図13】第２実施形態に係る磁気記憶装置の読み出し動作におけるビット線及びワード線ＷＬの電圧差の変化の一例を示すタイムチャート。
【図14】第３実施形態に係る磁気記憶装置が備える読み出し回路の回路構成の一例を示す回路図。
【図15】第３実施形態に係る磁気記憶装置の読み出し動作の非センス期間における動作状態の一例を示す模式図。
【図16】第３実施形態に係る磁気記憶装置の読み出し動作のセンス期間における動作状態の一例を示す模式図。
【図17】第４実施形態に係る磁気記憶装置が備える読み出し回路の回路構成の一例を示す回路図。
【図18】第４実施形態に係る磁気記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図。
【図19】第４実施形態に係る磁気記憶装置の読み出し動作の放電期間における動作状態の一例を示す模式図。
【図20】第４実施形態に係る磁気記憶装置の読み出し動作におけるビット線及びワード線ＷＬの電圧差の変化の一例を示すタイムチャート。
【発明を実施するための形態】
【0008】
以下に、各実施形態について図面を参照して説明する。以下で参照される図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号が付されている。参照符号を構成する文字の後の数字等は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
【0009】
なお、本明細書において“接続”とは、電気的に接続されている事を示し、間に別の素子を介することを除外しない。オン状態になったトランジスタやスイッチ回路は、一端及び他端間で導通状態になる。トランジスタやスイッチ回路のオフ状態は、リーク電流のような微少な電流が流れることを除外しない。“Ｈ”レベルは、ゲート端に当該電圧が印加されたＮ型のトランジスタがオン状態になり、ゲート端に当該電圧が印加されたＰ型のトランジスタがオフ状態になる電圧レベルである。“Ｌ”レベルは、ゲート端に当該電圧が印加されたＮ型のトランジスタがオフ状態になり、ゲート端に当該電圧が印加されたＰ型のトランジスタがオン状態になる電圧レベルである。
【0010】
＜１＞第１実施形態
以下に、第１実施形態に係る磁気記憶装置１について説明する。
以下に、第１実施形態に係る磁気記憶装置１について説明する。
【0011】
＜１－１＞構成
＜１－１－１＞メモリシステムＭＳの全体構成
図１は、第１実施形態に係る磁気記憶装置１を備えるメモリシステムＭＳの全体構成の一例を示すブロック図である。図１に示すように、メモリシステムＭＳは、磁気記憶装置１及びメモリコントローラ２を含む。磁気記憶装置１は、メモリコントローラ２の制御に基づいて動作する。メモリコントローラ２は、外部のホスト機器からの要求（命令）に応答して、読み出し動作、書き込み動作などを磁気記憶装置１に命令し得る。
＜１－１－１＞メモリシステムＭＳの全体構成
図１は、第１実施形態に係る磁気記憶装置１を備えるメモリシステムＭＳの全体構成の一例を示すブロック図である。図１に示すように、メモリシステムＭＳは、磁気記憶装置１及びメモリコントローラ２を含む。磁気記憶装置１は、メモリコントローラ２の制御に基づいて動作する。メモリコントローラ２は、外部のホスト機器からの要求（命令）に応答して、読み出し動作、書き込み動作などを磁気記憶装置１に命令し得る。
【0012】
磁気記憶装置１は、ＭＲＡＭ（Magnetoresistive Random Access Memory）の一種である。ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子をメモリセルに使用した記憶装置であり、抵抗変化型メモリの一種である。ＭＴＪ素子は、磁気トンネル接合による磁気抵抗効果（Magnetoresistance effect）を利用する。ＭＴＪ素子は、磁気抵抗効果素子（Magnetoresistance effect element）とも呼ばれる。磁気記憶装置１は、例えば、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書き込み回路１６、及び読み出し回路１７を含む。
【0013】
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。図１には、複数のメモリセルＭＣ、複数のワード線、及び複数のビット線のうち、１組のメモリセルＭＣ、ワード線ＷＬ、及びビット線ＢＬが示されている。メモリセルＭＣは、データを不揮発に記憶し得る。メモリセルＭＣは、１本のワード線ＷＬと、１本のビット線ＢＬとの間に接続され、行（row）、及び列（column）の組に対応付けられる。ワード線ＷＬには、ロウアドレスが割り当てられる。ビット線ＢＬには、カラムアドレスが割り当てられる。１つ又は複数のメモリセルＭＣが、１つの行の選択、及び１つ又は複数の列の選択により特定され得る。
【0014】
入出力回路１２は、メモリコントローラ２に接続され、磁気記憶装置１とメモリコントローラ２との間の通信を司る。入出力回路１２は、メモリコントローラ２から受け取った制御信号ＣＮＴ及びコマンドＣＭＤを、制御回路１３に転送する。入出力回路１２は、メモリコントローラ２から受け取ったアドレス信号ＡＤＤに含まれたロウアドレス及びカラムアドレスを、ロウ選択回路１４及びカラム選択回路１５にそれぞれ転送する。入出力回路１２は、メモリコントローラ２から受け取ったデータＤＡＴ（書き込みデータ）を、書き込み回路１６に転送する。入出力回路１２は、読み出し回路１７から受け取ったデータＤＡＴ（読み出しデータ）を、メモリコントローラ２に転送する。
【0015】
制御回路１３は、磁気記憶装置１の全体の動作を制御する。制御回路１３は、例えば、制御信号ＣＮＴにより指示される制御とコマンドＣＭＤとに基づいて、読み出し動作や書き込み動作などを実行する。制御回路１３は、書き込み動作において、データの書き込みに使用される電圧を書き込み回路１６に供給する。制御回路１３は、読み出し動作において、データの読み出しに使用される電圧を読み出し回路１７に供給する。
【0016】
ロウ選択回路１４は、複数のワード線ＷＬに接続される。そして、ロウ選択回路１４は、ロウアドレスにより特定された１つのワード線ＷＬを選択する。選択されたワード線ＷＬは、例えば、図示が省略されたドライバ回路と電気的に接続される。
【0017】
カラム選択回路１５は、複数のビット線ＢＬに接続される。そして、カラム選択回路１５は、カラムアドレスにより特定された１つ又は複数のビット線ＢＬを選択する。選択されたビット線ＢＬは、例えば、図示が省略されたドライバ回路と電気的に接続される。
【0018】
書き込み回路１６は、制御回路１３の制御と、入出力回路１２から受け取ったデータＤＡＴ（書き込みデータ）とに基づいて、データの書き込みに使用される電圧をカラム選択回路１５に供給する。書き込みデータに基づいた電流がメモリセルＭＣを介して流れると、メモリセルＭＣに所望のデータが書き込まれる。
【0019】
読み出し回路１７は、複数のセンスアンプを含む。読み出し回路１７は、制御回路１３の制御に基づいて、データの読み出しに使用される電圧をカラム選択回路１５に供給する。そして、各センスアンプが、選択されたビット線ＢＬの電圧又は電流に基づいて、メモリセルＭＣに記憶されているデータを判定する。それから、読み出し回路１７は、判定結果に対応するデータＤＡＴ（読み出しデータ）を、入出力回路１２に転送する。
【0020】
＜１－１－２＞メモリセルアレイ１１の回路構成
図２は、第１実施形態に係る磁気記憶装置１が備えるメモリセルアレイ１１の回路構成の一例を示す回路図である。図２は、複数のワード線ＷＬのうち２つのワード線ＷＬ０及びＷＬ１と、複数のビット線ＢＬのうち２つのビット線ＢＬ０及びＢＬ１とを抽出して示している。図２に示すように、メモリセルアレイ１１内で、複数のビット線ＢＬと複数のワード線ＷＬとは、交差している。そして、ビット線ＢＬとワード線ＷＬとの交差部分に、メモリセルＭＣが配置される。つまり、複数のメモリセルＭＣは、マトリクス状に配置される。具体的には、１つのメモリセルＭＣが、ＷＬ０及びＢＬ０間と、ＷＬ０及びＢＬ１間と、ＷＬ１及びＢＬ０間と、ＷＬ１及びＢＬ１間とのそれぞれに接続される。
図２は、第１実施形態に係る磁気記憶装置１が備えるメモリセルアレイ１１の回路構成の一例を示す回路図である。図２は、複数のワード線ＷＬのうち２つのワード線ＷＬ０及びＷＬ１と、複数のビット線ＢＬのうち２つのビット線ＢＬ０及びＢＬ１とを抽出して示している。図２に示すように、メモリセルアレイ１１内で、複数のビット線ＢＬと複数のワード線ＷＬとは、交差している。そして、ビット線ＢＬとワード線ＷＬとの交差部分に、メモリセルＭＣが配置される。つまり、複数のメモリセルＭＣは、マトリクス状に配置される。具体的には、１つのメモリセルＭＣが、ＷＬ０及びＢＬ０間と、ＷＬ０及びＢＬ１間と、ＷＬ１及びＢＬ０間と、ＷＬ１及びＢＬ１間とのそれぞれに接続される。
【0021】
各メモリセルＭＣは、可変抵抗素子ＶＲ及びセレクタ素子ＳＥを含む。可変抵抗素子ＶＲ及びセレクタ素子ＳＥは、関連付けられたビット線ＢＬ及びワード線ＷＬ間に直列に接続される。例えば、可変抵抗素子ＶＲの一端が、関連付けられたビット線ＢＬに接続される。可変抵抗素子ＶＲの他端が、セレクタ素子ＳＥの一端に接続される。セレクタ素子ＳＥの他端が、関連付けられたワード線ＷＬに接続される。ビット線ＢＬ及びワード線ＷＬの間における可変抵抗素子ＶＲとセレクタ素子ＳＥとの接続関係は、逆であってもよい。
【0022】
以下の説明では、可変抵抗素子ＶＲとして磁気抵抗効果素子ＶＲを例に説明する。磁気抵抗効果素子ＶＲの抵抗状態は、磁気抵抗効果素子ＶＲを介して流れる電流に応じて変化し得る。そして、磁気抵抗効果素子ＶＲは、抵抗状態（抵抗値）に基づいて、データを不揮発に記憶する。例えば、高抵抗状態の磁気抵抗効果素子ＶＲを含むメモリセルＭＣは、“１”データを記憶する。低抵抗状態の磁気抵抗効果素子ＶＲを含むメモリセルＭＣは、“０”データを記憶する。磁気抵抗効果素子ＶＲの抵抗値に関連付けられたデータの割り当ては、その他の設定であってもよい。
【0023】
セレクタ素子ＳＥは、磁気抵抗効果素子ＶＲへの電流の供給を制御する。具体的には、セレクタ素子ＳＥは、メモリセルＭＣにセレクタ素子ＳＥの閾値電圧未満の電圧が印加された場合にオフ状態になり、メモリセルＭＣにセレクタ素子ＳＥの閾値電圧以上の電圧が印加された場合にオン状態になる。オフ状態のセレクタ素子ＳＥは、抵抗値の大きい絶縁体として機能する。オフ状態のセレクタ素子ＳＥは、磁気抵抗効果素子ＶＲに電流が流れることを抑制する。オン状態のセレクタ素子ＳＥは、抵抗値の小さい導電体として機能する。オン状態のセレクタ素子ＳＥに直列に接続された磁気抵抗効果素子ＶＲには、電流が流れる。セレクタ素子ＳＥとしては、例えば、双方向ダイオードが使用される。セレクタ素子ＳＥとしては、トランジスタなどその他の素子が使用されてもよい。
【0024】
＜１－１－３＞メモリセルアレイ１１の構造
以下に、第１実施形態におけるメモリセルアレイ１１の構造の一例について説明する。以下の説明では、ＸＹＺ直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれと交差する方向であり、磁気記憶装置１が有する基板の表面に対する鉛直方向に対応する。“下”との記述及びその派生語並びに関連語は、Ｚ軸上のより小さい座標の位置を示している。“上”との記述及びその派生語並びに関連語は、Ｚ軸上のより大きい座標の位置を示している。斜視図には、ハッチングが適宜付加されている。斜視図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは関連していない。斜視図及び断面図では、層間絶縁膜などの構成の図示が適宜省略されている。
以下に、第１実施形態におけるメモリセルアレイ１１の構造の一例について説明する。以下の説明では、ＸＹＺ直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれと交差する方向であり、磁気記憶装置１が有する基板の表面に対する鉛直方向に対応する。“下”との記述及びその派生語並びに関連語は、Ｚ軸上のより小さい座標の位置を示している。“上”との記述及びその派生語並びに関連語は、Ｚ軸上のより大きい座標の位置を示している。斜視図には、ハッチングが適宜付加されている。斜視図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは関連していない。斜視図及び断面図では、層間絶縁膜などの構成の図示が適宜省略されている。
【0025】
【0026】
複数の導電体層２０のそれぞれは、Ｘ方向に延伸した部分を有し、互いに離れている。複数の導電体層２０のＸ方向に延伸した部分は、Ｙ方向に並んでいる。各導電体層２０は、ワード線ＷＬとして使用される。複数の導電体層２１は、複数の導電体層２０が設けられた配線層の上方に設けられる。複数の導電体層２１のそれぞれは、Ｙ方向に延伸した部分を有し、互いに離れている。複数の導電体層２１のＹ方向に延伸した部分は、Ｘ方向に並んでいる。各導電体層２１は、ビット線ＢＬとして使用される。
【0027】
図３の上面視において複数の導電体層２０と複数の導電体層２１とが交差した部分のそれぞれに、１つのメモリセルＭＣが配置される。各メモリセルＭＣは、Ｚ方向に延伸した柱状に設けられる。本例では、メモリセルＭＣの底面が導電体層２０に接し、メモリセルＭＣ上面が導電体層２１に接している。具体的には、本例では、導電体層２０上に、セレクタ素子ＳＥが設けられている。セレクタ素子ＳＥ上に、磁気抵抗効果素子ＶＲが設けられている。磁気抵抗効果素子ＶＲ上に、導電体層２１が設けられている。
【0028】
なお、磁気抵抗効果素子ＶＲがセレクタ素子ＳＥの上方に設けられる場合について例示したが、これに限定されない。メモリセルアレイ１１の回路構成に依っては、磁気抵抗効果素子ＶＲがセレクタ素子ＳＥの下方に設けられてもよい。また、メモリセルＭＣと導電体層２０との間に、他の素子や導電体層が挿入されても良い。同様に、メモリセルＭＣと導電体層２１との間に、他の素子や導電体層が挿入されても良い。導電体層２０及び２１のそれぞれは、“配線”と呼ばれてもよい。
【0029】
図４は、第１実施形態に係る磁気記憶装置１が備えるメモリセルアレイ１１に含まれたメモリセルＭＣの断面構造の一例を示す断面図である。図４に示すように、メモリセルＭＣは、例えば、下方から順に、下部電極３０、セレクタ材料層３１、上部電極３２、強磁性層４０、非磁性層４１、及び強磁性層４２が積層された構造を有する。下部電極３０、セレクタ材料層３１、及び上部電極３２の組が、セレクタ素子ＳＥに対応する。強磁性層４０、非磁性層４１、及び強磁性層４２の組が、磁気抵抗効果素子ＶＲに対応する。
【0030】
強磁性層４０及び４２のそれぞれは、強磁性体で構成され、膜面に対して垂直な磁化方向を有する。磁気記憶装置１では、例えば、強磁性層４０の磁化方向が固定され、強磁性層４２の磁化方向が可変とされる。この場合、強磁性層４０がＭＴＪ素子の参照層（Reference layer）として機能し、強磁性層４２がＭＴＪ素子の記憶層（storage layer）として機能する。非磁性層４１は、ＭｇＯ等の絶縁体で構成され、トンネルバリア層（Tunnel barrier layer）として機能する。強磁性層４０及び４２は、非磁性層４１と共に、磁気トンネル接合を形成する。このような磁気抵抗効果素子ＶＲは、ＴＭＲ（tunneling magnetoresistive）効果を利用した垂直磁化型のＭＴＪ素子として機能する。
【0031】
磁気抵抗効果素子ＶＲは、強磁性層４０及び４２のそれぞれの磁化方向の相対関係に応じて、低抵抗状態と高抵抗状態とのいずれかを取り得る。そして、磁気抵抗効果素子ＶＲは、強磁性層４２（記憶層）の磁化方向に応じてデータを記憶する。例えば、参照層と記憶層の磁化方向が反平行状態（ＡＰ状態）である磁気抵抗効果素子ＶＲは、高抵抗状態（“１”データ）となる。一方で、参照層と記憶層の磁化方向が平行状態（Ｐ状態）である磁気抵抗効果素子ＶＲは、低抵抗状態（“０”データ）となる。
【0032】
本例において、磁気抵抗効果素子ＶＲは、強磁性層４０から強磁性層４２に向かう方向に書き込み電流が流された場合にＡＰ状態となり、強磁性層４２から強磁性層４０に向かう方向に書き込み電流が流された場合にＰ状態となる。このように磁気抵抗効果素子ＶＲに対して書き込み電流を流すことによって記憶層及び参照層にスピントルクが注入され、記憶層の磁化方向が制御される書き込み方法は、スピン注入書き込み方式と呼ばれる。磁気抵抗効果素子ＶＲは、強磁性層４２の磁化方向を反転させ得る大きさの電流が磁気抵抗効果素子ＶＲに流された場合に、強磁性層４０の磁化方向が変化しないように構成される。
【0033】
なお、本明細書において、「磁化方向が可変」とは、書き込み電流によって磁化方向が変わることを示している。「磁化方向が固定」とは、書き込み電流によって磁化方向が変わらないことを示している。磁気抵抗効果素子ＶＲにおいて、記憶層と参照層との配置が入れ替えられてもよい。また、磁気抵抗効果素子ＶＲは、その他の層を備えていてもよい。例えば、磁気抵抗効果素子ＶＲは、参照層の漏れ磁場の影響を抑制するシフトキャンセル層や、ＳＡＦ（Synthetic Anti-Ferromagnetic）構造などを備えていてもよい。以下では、ＡＰ状態の磁気抵抗効果素子ＶＲを含むメモリセルＭＣのことを、ＡＰ状態のメモリセルＭＣと呼び、Ｐ状態の磁気抵抗効果素子ＶＲを含むメモリセルＭＣのことを、Ｐ状態のメモリセルＭＣと呼ぶ。
【0034】
＜１－１－４＞読み出し回路１７の回路構成
図５は、第１実施形態に係る磁気記憶装置１が備える読み出し回路１７の回路構成の一例を示す回路図である。図５は、第１実施形態のメモリセルアレイ１１に含まれた１対のビット線ＢＬ及びワード線ＷＬと、１対のビット線ＢＬ及びワード線ＷＬの間に接続された１つのメモリセルＭＣとを併せて示している。図５に示すように、読み出し回路１７は、センスアンプＳＡ１及びＳＡ２、電流制限トランジスタ６０、並びにシンクトランジスタ６１を含む。
図５は、第１実施形態に係る磁気記憶装置１が備える読み出し回路１７の回路構成の一例を示す回路図である。図５は、第１実施形態のメモリセルアレイ１１に含まれた１対のビット線ＢＬ及びワード線ＷＬと、１対のビット線ＢＬ及びワード線ＷＬの間に接続された１つのメモリセルＭＣとを併せて示している。図５に示すように、読み出し回路１７は、センスアンプＳＡ１及びＳＡ２、電流制限トランジスタ６０、並びにシンクトランジスタ６１を含む。
【0035】
センスアンプＳＡ１は、１対のビット線ＢＬ及びワード線ＷＬに接続される。センスアンプＳＡ１は、接続されたビット線ＢＬ及びワード線ＷＬの電圧との電圧差を増幅する差動増幅器である。センスアンプＳＡ１のゲインは、１以上であればよく、可能な範囲で大きい方が好ましい。センスアンプＳＡ２は、センスアンプＳＡ１の出力電圧と参照電圧ＶＲＥＦとを比較し、比較結果に基づいてメモリセルＭＣに記憶されたデータを判定するように構成される。参照電圧ＶＲＥＦは、“０”データと“１”データとの閾値として使用される電圧である。例えば、センスアンプＳＡ２は、センスアンプＳＡ１の出力電圧がＶＲＥＦ以上である場合に“１”データに対応する電圧を出力し、センスアンプＳＡ２の出力電圧がＶＲＥＦ未満である場合、に“０”データに対応する電圧を出力する。なお、センスアンプＳＡ１に接続される１対のビット線ＢＬ及びワード線ＷＬの組み合わせは、ロウ選択回路１４及びカラム選択回路１５によって変更され得る。また、センスアンプＳＡ１及びＳＡ２の組は、ビット線ＢＬ毎に設けられてもよいし、ワード線ＷＬ毎に設けられてもよい。
【0036】
電流制限トランジスタ６０とシンクトランジスタ６１とのそれぞれは、例えば、Ｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。電流制限トランジスタ６０のドレイン端は、ワード線ＷＬに接続される。電流制限トランジスタ６０のソース端は、シンクトランジスタ６１のドレイン端に接続される。シンクトランジスタ６１のソース端は、接地ノードに接続される。接地ノードには、例えば、接地電圧ＶＳＳが印加される。接地電圧ＶＳＳは、例えば、０Ｖである。
【0037】
電流制限トランジスタ６０のゲート端には、制御信号ＣＳが入力される。シンクトランジスタ６１のゲート端には、制御信号ＳＩＮＫが入力される。制御信号ＣＳ及びＳＩＮＫのそれぞれは、制御回路１３によって生成される。制御信号ＣＳは、“Ｈ”レベルと“Ｌ”レベルとの間の電圧に設定され得る。読み出し動作において、制御回路１３は、制御信号ＣＳにより電流制限トランジスタ６０が定電流動作するように制御することができる。
【0038】
なお、第１実施形態において、電流制限トランジスタ６０は、ワード線ＷＬ毎に設けられる。シンクトランジスタ６１は、ワード線ＷＬ毎に設けられてもよいし、複数のワード線ＷＬ間で共有されてもよい。電流制限トランジスタ６０とシンクトランジスタ６１とが統合されてもよい。この場合、電流制限トランジスタ６０の機能とシンクトランジスタ６１の機能とが、１つのトランジスタによって実現される。
【0039】
図６は、第１実施形態に係る磁気記憶装置１における電流制限トランジスタ６０の静特性の一例を示すグラフである。横軸は、電流制限トランジスタ６０のドレイン－ソース間電圧Ｖｄｓを示している。縦軸は、電流制限トランジスタ６０のドレイン電流Ｉｄｓを示している。図６に示すように、電流制限トランジスタ６０のゲート端にＶＬＩＭＩＴが印加された場合、電流制限トランジスタ６０は、定電流動作する。
【0040】
ＶＬＩＭＩＴは、“Ｈ”レベルと“Ｌ”レベルとの間の電圧である。ＶＬＩＭＩＴは、電流制限トランジスタ６０のゲート端に印加され且つＶｄｓがピンチオフ電圧Ｖｐを超えた場合に、電流制限トランジスタ６０の出力電流がＩｒｄ＿ｍａｘに制限されるように設定される。言い換えると、電流制限トランジスタ６０は、ゲート端にＶＬＩＭＩＴが印加され且つ飽和領域で動作する場合に、一定の電流Ｉｒｄ＿ｍａｘを流す定電流源として機能し得る。Ｉｒｄ＿ｍａｘの詳細については後述する。
【0041】
なお、電流制限トランジスタ６０は、ゲート端にＶＰＡＳＳが印加された場合に、線形領域で動作する。ＶＰＡＳＳは、ＶＬＩＭＩＴよりも高い電圧であり、例えば、“Ｈ”レベルの電圧に相当する。本明細書において、ゲート端にＶＰＡＳＳが印加された電流制限トランジスタ６０は、低抵抗な配線とみなすことができる。
【0042】
＜１－２＞動作
以下に、第１実施形態に係る磁気記憶装置１の読み出し動作について説明する。読み出し動作では、まず、ビット線ＢＬとワード線ＷＬとのそれぞれがプリチャージされる。以下では、読み出し動作において、プリチャージが実行される期間のことを、“プリチャージ期間”と呼ぶ。
以下に、第１実施形態に係る磁気記憶装置１の読み出し動作について説明する。読み出し動作では、まず、ビット線ＢＬとワード線ＷＬとのそれぞれがプリチャージされる。以下では、読み出し動作において、プリチャージが実行される期間のことを、“プリチャージ期間”と呼ぶ。
【0043】
図７は、第１実施形態に係る磁気記憶装置１の読み出し動作のプリチャージ期間における動作状態の一例を示す模式図である。図７に示すように、制御回路１３は、プリチャージ期間において、制御信号ＣＳ及びＳＩＮＫのそれぞれを“Ｌ”レベルにする。すると、ワード線ＷＬと接地ノードとの間の電流経路が遮断される。また、制御回路１３は、プリチャージ期間において、ビット線ＢＬにプリチャージ電圧ＶＰＣＨを印加し、ワード線ＷＬに、ＶＰＣＨよりも低いプリチャージ電圧ＶＰＣＬを印加する。このとき、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのそれぞれに、対応付けられたプリチャージ電圧を供給するドライバ回路を接続する。プリチャージ電圧ＶＰＣＬは、例えば、セレクタ素子ＳＥの閾値電圧の半分の電圧である。
【0044】
ビット線ＢＬ及びワード線ＷＬのプリチャージが完了すると、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのそれぞれに対する電圧の印加を停止する。言い換えると、制御回路１３は、プリチャージに使用されたドライバ回路と、ビット線ＢＬ及びワード線ＷＬとの間の電流経路を遮断する。すると、ビット線ＢＬがフローティング状態となる。それから、制御回路１３は、読み出し対象のメモリセルＭＣ（すなわち、選択されたメモリセルＭＣ）を介したビット線ＢＬの放電を開始する。以下では、読み出し動作において、プリチャージされたビット線ＢＬを選択されたメモリセルＭＣを介して放電する期間のことを、“放電期間”と呼ぶ。
【0045】
図８は、第１実施形態に係る磁気記憶装置１の読み出し動作の放電期間における動作状態の一例を示す模式図である。図８に示すように、制御回路１３は、放電期間において、制御回路１３は、制御信号ＣＳの電圧をＶＬＩＭＩＴに設定する、すなわち、電流制限トランジスタ６０のゲート端にＶＬＩＭＩＴを印加する。また、制御回路１３は、制御信号ＳＩＮＫを“Ｈ”レベルにして、シンクトランジスタ６１をオン状態にする。その結果、ビット線ＢＬ及びワード線ＷＬ間のメモリセルＭＣを介した電流経路と、ワード線ＷＬ及び接地ノード間の電流経路とのそれぞれが形成される。以下では、メモリセルＭＣを介してビット線ＢＬからワード線ＷＬへ流れる電流のことを、Ｉｃｅｌｌと呼ぶ。放電期間において、電流制限トランジスタ６０は、定電流動作し、電流制限トランジスタ６０を流れる電流をＩｒｄ＿ｍａｘに制限する。電流制限トランジスタ６０が定電流動作している場合、Ｉｃｅｌｌは、Ｉｒｄ＿ｍａｘと等しくなる。
【0046】
その後、ビット線ＢＬの放電に伴いビット線ＢＬ及びワード線ＷＬの電圧差が小さくなると、選択されたメモリセルＭＣのセレクタ素子ＳＥがオフ状態になり、ビット線ＢＬの電圧が固定される。セレクタ素子ＳＥがオフ状態になった際のビット線ＢＬの電圧の高さは、メモリセルＭＣに記憶されたデータの種別（すなわち、磁気抵抗効果素子ＶＲの抵抗状態）に応じて異なる。以下では、セレクタ素子ＳＥがオフ状態になった際の、磁気抵抗効果素子ＶＲが高抵抗状態である場合のビット線ＢＬの電圧の高さのことを、“ＶｈｏｌｄＨ”と呼ぶ。セレクタ素子ＳＥがオフ状態になった際の、磁気抵抗効果素子ＶＲが低抵抗状態である場合のビット線ＢＬの電圧の高さのことを、“ＶｈｏｌｄＬ”と呼ぶ。ＶｈｏｌｄＨは、ＶｈｏｌｄＬよりも高い電圧である。センスアンプＳＡ１及びＳＡ２は、放電期間を経て生じた電圧差を利用して、メモリセルＭＣに記憶されたデータが“０”及び“１”データのいずれであるのかを判定する。以下では、読み出し動作において、メモリセルＭＣに記憶されたデータの判定に使用される期間のことを、“センス期間”と呼ぶ。
【0047】
図９は、第１実施形態に係る磁気記憶装置１の読み出し動作におけるビット線ＢＬ及びワード線ＷＬの電圧差の変化の一例を示すタイムチャートである。縦軸は、ビット線ＢＬとワード線ＷＬとの電圧差Ｖ（ＢＬｔｏＷＬ）を示している。実線は、ＡＰ状態のメモリセルＭＣを読み出し対象とした場合のＶ（ＢＬｔｏＷＬ）の変化を示している。破線は、Ｐ状態のメモリセルＭＣを読み出し対象とした場合のＶ（ＢＬｔｏＷＬ）の変化を示している。以下に、図９を参照して、読み出し動作におけるＶ（ＢＬｔｏＷＬ）の変化について、ＡＰ状態のメモリセルＭＣを読み出し対象とした場合と、Ｐ状態のメモリセルＭＣを読み出し対象とした場合との間で比較しつつ説明する。
【0048】
時刻ｔ０において、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのそれぞれをプリチャージする。これにより、ビット線ＢＬの電圧は、プリチャージ電圧ＶＰＣＨまで上昇し、ワード線ＷＬの電圧は、プリチャージ電圧ＶＰＣＬまで上昇する。すなわち、Ｖ（ＢＬｔｏＷＬ）は、ＶＰＣＨ－ＶＰＣＬとなる。プリチャージが完了した後、Ｖ（ＢＬｔｏＷＬ）は、ＶＰＣＨ－ＶＰＣＬに維持される。
【0049】
時刻ｔ１において、制御回路１３は、ビット線ＢＬの放電を開始する。すなわち、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのプリチャージを停止し、制御信号ＣＳの電圧をＶＬＩＭＩＴに設定し、制御信号ＳＩＮＫを“Ｈ”レベルにする。すると、ワード線ＷＬに充電された電荷が接地ノードへ放電される。ワード線ＷＬの電圧が下降し、メモリセルＭＣの両端の電圧差（すなわち、Ｖ（ＢＬｔｏＷＬ））が大きくなる。Ｖ（ＢＬｔｏＷＬ）がセレクタ素子ＳＥの閾値電圧を超えると、メモリセルＭＣのセレクタ素子ＳＥがオン状態になる。これにより、ビット線ＢＬの電荷がメモリセルＭＣを介してワード線ＷＬへ放電され、ワード線ＷＬの電荷が電流制限トランジスタ６０を介して接地ノードへ放電される。
【0050】
時刻ｔ２において、Ｖ（ＢＬｔｏＷＬ）は、電流制限トランジスタ６０の定電流動作が始まったことに応じて一定となる。このときのＶ（ＢＬｔｏＷＬ）は、Ｐ状態の磁気抵抗効果素子ＶＲとＡＰ状態の磁気抵抗効果素子ＶＲとの抵抗差（ΔＲ＿ＭＴＪ）に応じて変化する。そして、磁気抵抗効果素子ＶＲがＰ状態である場合のＶ（ＢＬｔｏＷＬ）と、磁気抵抗効果素子ＶＲがＡＰ状態である場合のＶ（ＢＬｔｏＷＬ）との電圧差ΔＶは、Ｉｒｄ＿ｍａｘ＊ΔＲ＿ＭＴＪとなる。時刻ｔ３に達すると、ビット線ＢＬにプリチャージされた電荷が減少して電流制限トランジスタ６０は定電流動作を維持できなくなり、それに応じてＶ（ＢＬｔｏＷＬ）が減少する。最後に時刻ｔ４において、セレクタ素子ＳＥはオフ状態になる（図９の“ＳＥオフ”）。このとき、磁気抵抗効果素子ＶＲがＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＬとなる。一方で、磁気抵抗効果素子ＶＲがＡＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＨとなる。
【0051】
第１実施形態の読み出し動作では、時刻ｔ２から時刻ｔ３までの期間が、読み出し動作のセンス期間に対応する。すなわち、第１実施形態において、センスアンプＳＡ１及びＳＡ２は、時刻ｔ２と時刻ｔ３との間の期間内の所定の時刻において、メモリセルＭＣに記憶されたデータを判定する。その後、制御回路１３は、読み出し動作を完了する。なお、制御回路１３は、センスアンプＳＡ１及びＳＡ２によるデータの判定が完了し次第、読み出し動作の完了処理を開始してもよい。第１実施形態に係る磁気記憶装置１では、センスアンプＳＡ１及びＳＡ２が、時刻ｔ２から時刻ｔ３までの期間において、データを判定することがより好ましい。
【0052】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る磁気記憶装置１に依れば、読み出し性能を改善させることができる。以下に、第１実施形態の効果の詳細について説明する。
以上で説明された第１実施形態に係る磁気記憶装置１に依れば、読み出し性能を改善させることができる。以下に、第１実施形態の効果の詳細について説明する。
【0053】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、高速且つ低電圧で動作可能な不揮発性メモリとして知られている。ＭＴＪ素子（磁気抵抗効果素子ＶＲ）とセレクタ素子ＳＥとが積層された１Ｓ１Ｍ型セル構造のメモリセルＭＣは、高集積化と三次元積層化とによって、大容量を実現できる。１Ｓ１Ｍ型セル構造のメモリセルＭＣにおいて、ＭＴＪ素子に記憶された情報（データ）を読み出す方法としては、メモリセルＭＣの両端をプリチャージした後に放電し、放電中又は放電後の残留電圧を読み出す方法が知られている。この場合、センスアンプＳＡは、Ｐ状態のメモリセルＭＣの両端の電圧とＡＰ状態のメモリセルＭＣの両端の電圧との電圧差（ΔＶ）に基づいて、メモリセルＭＣに記憶されたデータを判定する。このため、ＭＲＡＭでは、ΔＶをできるだけ大きくすることによって、安定したデータの読み出しが可能となる。
【0054】
図１０は、平行状態のメモリセルＭＣの両端の電圧と反平行状態のメモリセルＭＣの両端の電圧との差ΔＶと読み出し電流Ｉｃｅｌｌとの関係性の一例を示すグラフである。縦軸は、ΔＶを示している。横軸は、Ｉｃｅｌｌを示している。図１０に示すように、ΔＶは、ある読み出し電流において最大値をとり、それ以外の電流値においては低下する傾向を有する。具体的には、ΔＶは、ΔＲ＊Ｉｃｅｌｌにより算出され得る。ΔＲは、Ｐ状態のメモリセルＭＣとＡＰ状態のメモリセルＭＣとの抵抗差に対応する。Ｉｃｅｌｌが小さすぎる場合には、Ｉｃｅｌｌが低下した分だけΔＶが低下する（Ｉｃｅｌｌ減衰）。Ｉｃｅｌｌが減衰してＩｈｏｌｄまで下がると、セレクタ素子ＳＥがオフ状態へ遷移する。一方で、Ｉｃｅｌｌが大きすぎる場合には、磁気抵抗比（ＭＲ比）のバイアス依存性により、ΔＲが低下し、ΔＶが低下する（ΔＲ減衰）。
【0055】
言い換えると、読み出し動作におけるビット線ＢＬ及びワード線ＷＬの放電が開始した後のある時刻において、メモリセルＭＣに含まれた磁気抵抗効果素子ＶＲが平行状態である場合のビット線ＢＬ及びワード線ＷＬの電圧差は第１判定電圧である。また、メモリセルＭＣに含まれた磁気抵抗効果素子が反平行状態である場合のビット線ＢＬ及びワード線ＷＬの電圧差は、第１判定電圧よりも高い第２判定電圧である。そして、第１判定電圧と第２判定電圧との電圧差（すなわちΔＶ）は、メモリセルＭＣにＩｒｄ＿ｍａｘよりも小さい電流が流れている場合と、メモリセルＭＣにＩｒｄ＿ｍａｘよりも大きい電流が流れている場合とのそれぞれよりも、メモリセルＭＣにＩｒｄ＿ｍａｘが流れている場合の方が大きい。
【0056】
また、Ｉｃｅｌｌが大きすぎる場合、読み出し中の誤書き込み（リードディスターブ）や、ＭＴＪ素子のトンネルバリア破壊（ブレイクダウン）が発生するおそれがある。図１０では、リードディスターブが発生する読み出し電流の値が“Ｉｄｉｓｔｕｒｂ”により示されている。また、ブレイクダウンが発生する読み出し電流の値が“Ｉｂｄ”により示されている。
【0057】
このように、ΔＶは、Ｉｃｅｌｌの大きさに応じて変化する。つまり、ΔＶを最大化するためには、Ｉｃｅｌｌが最適化されることが好ましい。一方で、メモリセルＭＣに接続された配線の抵抗は、メモリセルＭＣのアドレス、すなわちメモリセルアレイ１１内のメモリセルＭＣの位置によって異なる。そして、Ｉｃｅｌｌの値は、配線の抵抗に応じて変動し得るため、全てのアドレスのメモリセルＭＣで一定に保つことは困難である。
【0058】
そこで、第１実施形態に係る磁気記憶装置１は、メモリセルＭＣ間の読み出し電流Ｉｃｅｌｌの変動を、電流制限トランジスタ６０の定電流動作によって抑制する。具体的には、読み出し回路１７が、ワード線ＷＬと接地ノードとの間に接続された電流制限トランジスタ６０を有している。電流制限トランジスタ６０は、センスアンプＳＡ１に接続されたビット線ＢＬ及びワード線ＷＬの外側に存在する。センスアンプＳＡ１は、ビット線ＢＬとワード線ＷＬとの間の電圧差に応じてメモリセルＭＣの両端の電圧を検出するように設けられる。つまり、第１実施形態のセンスアンプＳＡ１は、電流制限トランジスタ６０に印加される電圧を除いた、１Ｓ１Ｍ型セル構造のメモリセルＭＣの電圧を検出するように構成される。そして、電流制限トランジスタ６０のゲート端に、トランジスタの飽和電流がＩｒｄ＿ｍａｘとなるようなゲート電圧（ＶＬＩＭＩＴ）が印加される。
【0059】
図１１は、第１実施形態に係る磁気記憶装置１における平行状態のメモリセルＭＣの両端の電圧と反平行状態のメモリセルＭＣの両端の電圧との差ΔＶと読み出し電流Ｉｃｅｌｌとの関係性の一例を示すグラフである。図１１に示すように、第１実施形態に係る磁気記憶装置１では、Ｉｃｅｌｌ＝Ｉｒｄ＿ｍａｘであるときにΔＶが最大値となる。Ｉｒｄ＿ｍａｘは、リードディスターブを起こすＩｄｉｓｔｕｒｂやブレイクダウンを起こすＩｂｄよりも小さく、且つＩｈｏｌｄよりも大きい。
【0060】
読み出し動作において、ビット線ＢＬ及びワード線ＷＬのそれぞれがプリチャージされ、ワード線ＷＬが接地ノードに接続され、電流制限トランジスタ６０にＶＬＩＭＩＴが印加されると、ワード線ＷＬに充電された電荷が接地ノードへ放電される。このとき、動作点（１）により示されたΔＶとなる。そして、ビット線ＢＬに充電された電荷も、メモリセルＭＣを経由して接地ノードへ放電される。このとき接地ノードへ放電される電流は、電流制限トランジスタ６０によって制限されるため、ＩｃｅｌｌがＩｒｄ＿ｍａｘに制限される。すると、動作点（２）により示されたΔＶとなる。Ｉｒｄ＿ｍａｘは、ＩｄｉｓｔｕｒｂやＩｂｄよりも小さく設定されているため、放電中のリードディスターブやブレイクダウンは防止される。その後、ビット線ＢＬに充電された電荷が減り、電流制限トランジスタ６０の出力電流がＩｒｄ＿ｍａｘを維持できなくなると、ＩｃｅｌｌがＩｈｏｌｄまで下がる。すると、セレクタ素子ＳＥがオフ状態へ遷移する。このとき、動作点（３）により示されたΔＶとなる。第１実施形態では、メモリセルＭＣに記憶されたデータをセンスアンプＳＡ１及びＳＡ２により読み出す場合に、動作点（２）又は動作点（３）で電圧をセンスする。なお、第１実施形態では、動作点（２）でセンスした方が、読み出し電流がＩｒｄ＿ｍａｘとなり、ΔＶが最大となるためより好ましい。
【0061】
以上のように、第１実施形態に係る磁気記憶装置１は、電流制限トランジスタ６０を用いて読み出し動作時のＩｃｅｌｌを制限することによって、過剰なＩｃｅｌｌをメモリセルＭＣに供給することを抑制できる。従って、第１実施形態に係る磁気記憶装置１は、リードディスターブやブレイクダウンの発生を抑制することができる。また、第１実施形態に係る磁気記憶装置１は、センス時における読み出し電流を、電流制限トランジスタ６０によってＩｒｄ＿ｍａｘに制限することによって、ΔＶを最大化することができる。この場合、第１実施形態に係る磁気記憶装置１は、読み出しマージンを拡大することができ、データの判定精度を向上（読み出しエラーを低減）させることができる。このように、第１実施形態に係る磁気記憶装置１は、読み出し性能を改善させることができる。
【0062】
＜２＞第２実施形態
第２実施形態に係る磁気記憶装置１は、読み出し動作において電流制限トランジスタ６０に印加する電圧を、読み出し動作の進行に応じて切り替える。以下に、第２実施形態に係る磁気記憶装置１について、第１実施形態と異なる点を主に説明する。
第２実施形態に係る磁気記憶装置１は、読み出し動作において電流制限トランジスタ６０に印加する電圧を、読み出し動作の進行に応じて切り替える。以下に、第２実施形態に係る磁気記憶装置１について、第１実施形態と異なる点を主に説明する。
【0063】
＜２－１＞構成
第２実施形態に係る磁気記憶装置１の構成は、第１実施形態と同様である。
第２実施形態に係る磁気記憶装置１の構成は、第１実施形態と同様である。
【0064】
＜２－２＞動作
図１２は、第２実施形態に係る磁気記憶装置１の読み出し動作における電流制限トランジスタ６０の制御方法の一例を示すタイムチャートである。縦軸は、制御信号ＣＳの電圧値ＶＣＳを示している。図１２に示された時刻ｔ０～時刻ｔ４は、後で参照される図１３に示された時刻ｔ０～時刻ｔ４にそれぞれ対応する。
図１２は、第２実施形態に係る磁気記憶装置１の読み出し動作における電流制限トランジスタ６０の制御方法の一例を示すタイムチャートである。縦軸は、制御信号ＣＳの電圧値ＶＣＳを示している。図１２に示された時刻ｔ０～時刻ｔ４は、後で参照される図１３に示された時刻ｔ０～時刻ｔ４にそれぞれ対応する。
【0065】
図１２に示すように、制御回路１３は、時刻ｔ０～時刻ｔ１間において、制御信号ＣＳの電圧値ＶＣＳをＶＰＡＳＳに設定する。制御回路１３は、時刻ｔ１及び時刻ｔ３間において、制御信号ＣＳの電圧値ＶＣＳをＶＬＩＭＩＴに設定する。制御回路１３は、時刻ｔ３及び時刻ｔ４間において、制御信号ＣＳの電圧値ＶＣＳをＶＰＡＳＳに設定する。時刻ｔ２から時刻ｔ３までの期間は、第２実施形態におけるセンス期間に対応する。
【0066】
すなわち、第２実施形態の読み出し動作において、制御回路１３は、センス期間において電流制限トランジスタ６０のゲート端にＶＬＩＭＩＴを印加し、読み出し電流ＩｃｅｌｌをＩｒｄ＿ｍａｘに制限する。また、制御回路１３は、プリチャージ期間後のセンス期間以外の期間において電流制限トランジスタ６０のゲート端にＶＰＡＳＳを印加し、読み出し電流ＩｃｅｌｌをＩｒｄ＿ｍａｘよりも増加させる。以下では、プリチャージ期間後のセンス期間以外の期間のことを、“非センス期間”と呼ぶ。
【0067】
図１３は、第２実施形態に係る磁気記憶装置１の読み出し動作におけるビット線ＢＬ及びワード線ＷＬの電圧差の変化の一例を示すタイムチャートである。縦軸は、ビット線ＢＬとワード線ＷＬとの電圧差Ｖ（ＢＬｔｏＷＬ）を示している。以下に、図１３を参照して、第２実施形態の読み出し動作におけるＶ（ＢＬｔｏＷＬ）の変化について、ＡＰ状態のメモリセルＭＣを読み出し対象とした場合と、Ｐ状態のメモリセルＭＣを読み出し対象とした場合との間で比較しつつ説明する。
【0068】
時刻ｔ０において、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのそれぞれをプリチャージする。これにより、ビット線ＢＬの電圧は、プリチャージ電圧ＶＰＣＨまで上昇し、ワード線ＷＬの電圧は、プリチャージ電圧ＶＰＣＬまで上昇する。すなわち、Ｖ（ＢＬｔｏＷＬ）は、ＶＰＣＨ－ＶＰＣＬとなる。プリチャージが完了した後、Ｖ（ＢＬｔｏＷＬ）は、ＶＰＣＨ－ＶＰＣＬに維持される。
【0069】
時刻ｔ１において、制御回路１３は、ビット線ＢＬの放電を開始する。すなわち、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのプリチャージを停止し、制御信号ＳＩＮＫを“Ｈ”レベルにする。また、時刻ｔ１において、制御回路１３は、電流制限トランジスタ６０のゲート電圧を、ＶＬＩＭＩＴに設定する。このとき、ワード線ＷＬに充電された電荷の接地ノードへの放電速度は、第１実施形態と同様である。そして、ワード線ＷＬの電圧が下降し、メモリセルＭＣの両端の電圧差（すなわち、Ｖ（ＢＬｔｏＷＬ））が大きくなる。Ｖ（ＢＬｔｏＷＬ）がセレクタ素子ＳＥの閾値電圧を超えると、メモリセルＭＣのセレクタ素子ＳＥがオン状態になる。これにより、ビット線ＢＬの電荷がメモリセルＭＣを介してワード線ＷＬへ放電され、ワード線ＷＬの電荷が電流制限トランジスタ６０を介して接地ノードへ放電される。
【0070】
時刻ｔ２において、電流制限トランジスタ６０のゲート電圧は、ＶＬＩＭＩＴに維持され、電流制限トランジスタ６０は、定電流動作を開始する。すると、Ｖ（ＢＬｔｏＷＬ）は、電流制限トランジスタ６０の定電流動作が始まったことに応じて一定となる。このときのＶ（ＢＬｔｏＷＬ）は、Ｐ状態の磁気抵抗効果素子ＶＲとＡＰ状態の磁気抵抗効果素子ＶＲとの抵抗差（ΔＲ＿ＭＴＪ）に応じて変化する。そして、磁気抵抗効果素子ＶＲがＰ状態である場合のＶ（ＢＬｔｏＷＬ）と、磁気抵抗効果素子ＶＲがＡＰ状態である場合のＶ（ＢＬｔｏＷＬ）との電圧差ΔＶは、Ｉｒｄ＿ｍａｘ＊ΔＲ＿ＭＴＪとなる。第２実施形態の読み出し動作において、センスアンプＳＡ１及びＳＡ２は、時刻ｔ２から時刻ｔ３までの期間（センス期間）内の所定の時刻において、メモリセルＭＣに記憶されたデータを判定する。
【0071】
時刻ｔ３において、制御回路１３は、電流制限トランジスタ６０のゲート電圧をＶＬＩＭＩＴからＶＰＡＳＳに変更して、電流制限トランジスタ６０の定電流動作を終了する。つまり、電流制限トランジスタ６０が導通状態となる。すると、ワード線ＷＬの電荷が、導通状態の電流制限トランジスタ６０を介して接地ノードへ放電される。このとき、メモリセルＭＣを流れる電流量がＩｒｄ＿ｍａｘより一時的に増えるため、Ｖ（ＢＬｔｏＷＬ）が一時的に大きくなる。それから、ビット線ＢＬの電荷が、オン状態のセレクタ素子ＳＥを含むメモリセルＭＣを介してワード線ＷＬへ放電され、ワード線ＷＬの電荷が電流制限トランジスタ６０を介して接地ノードへ放電される。その結果、Ｖ（ＢＬｔｏＷＬ）が減少する。
【0072】
その後、ビット線ＢＬにプリチャージされた電荷が減少すると、時刻ｔ４において、セレクタ素子ＳＥはオフ状態になる（図１３の“ＳＥオフ”）。このとき、磁気抵抗効果素子ＶＲがＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＬとなる。一方で、磁気抵抗効果素子ＶＲがＡＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＨとなる。その後、制御回路１３は、読み出し動作を完了する。なお、制御回路１３は、センスアンプＳＡ１及びＳＡ２によるデータの判定が完了し次第、読み出し動作の完了処理を開始してもよい。
【0073】
＜２－３＞第２実施形態の効果
以上のように、第２実施形態に係る磁気記憶装置１では、メモリセルＭＣに印加された電圧を判定する期間（センス期間）のみ電流制限トランジスタ６０を定電流動作させ、それ以外の期間（非センス期間）では電流制限トランジスタ６０による電流制限を無効化する。具体的には、制御回路１３が、センス期間において電流制限トランジスタ６０にＶＬＩＭＩＴを印加し、非センス期間において電流制限トランジスタ６０にＶＰＡＳＳを印加する。ＶＰＡＳＳが印加された電流制限トランジスタ６０は、抵抗が極めて小さくなり、導通状態となる。これにより、非センス期間におけるビット線ＢＬ及びワード線ＷＬの放電速度が、センス期間におけるビット線ＢＬ及びワード線ＷＬの放電速度よりも早くなる。
以上のように、第２実施形態に係る磁気記憶装置１では、メモリセルＭＣに印加された電圧を判定する期間（センス期間）のみ電流制限トランジスタ６０を定電流動作させ、それ以外の期間（非センス期間）では電流制限トランジスタ６０による電流制限を無効化する。具体的には、制御回路１３が、センス期間において電流制限トランジスタ６０にＶＬＩＭＩＴを印加し、非センス期間において電流制限トランジスタ６０にＶＰＡＳＳを印加する。ＶＰＡＳＳが印加された電流制限トランジスタ６０は、抵抗が極めて小さくなり、導通状態となる。これにより、非センス期間におけるビット線ＢＬ及びワード線ＷＬの放電速度が、センス期間におけるビット線ＢＬ及びワード線ＷＬの放電速度よりも早くなる。
【0074】
その結果、第２実施形態に係る磁気記憶装置１は、第１実施形態と同様に、リードディスターブやブレイクダウンの発生を抑制し、且つデータの判定制度を向上させることができ、さらに、読み出し動作に要するサイクル時間を短縮することができる。このように、第２実施形態に係る磁気記憶装置１は、読み出し性能を向上させることができる。
【0075】
＜３＞第３実施形態
第３実施形態に係る磁気記憶装置１は、第２実施形態と同様の動作を、第２実施形態と異なる読み出し回路１７の構成により実現する。以下に、第３実施形態に係る磁気記憶装置１について、第１及び第２実施形態と異なる点を主に説明する。
第３実施形態に係る磁気記憶装置１は、第２実施形態と同様の動作を、第２実施形態と異なる読み出し回路１７の構成により実現する。以下に、第３実施形態に係る磁気記憶装置１について、第１及び第２実施形態と異なる点を主に説明する。
【0076】
＜３－１＞構成
第３実施形態に係る磁気記憶装置１は、第１実施形態に係る磁気記憶装置１において、読み出し回路１７が、読み出し回路１７Ａに置き換えられた構成を有する。
第３実施形態に係る磁気記憶装置１は、第１実施形態に係る磁気記憶装置１において、読み出し回路１７が、読み出し回路１７Ａに置き換えられた構成を有する。
【0077】
図１４は、第３実施形態に係る磁気記憶装置１が備える読み出し回路１７Ａの回路構成の一例を示す回路図である。図１４は、第３実施形態のメモリセルアレイ１１に含まれた１対のビット線ＢＬ及びワード線ＷＬと、１対のビット線ＢＬ及びワード線ＷＬの間に接続された１つのメモリセルＭＣとを併せて示している。図１４に示すように、読み出し回路１７Ａは、第１実施形態の読み出し回路１７に対して、スイッチ回路６２が追加された構成を有する。
【0078】
スイッチ回路６２は、ワード線ＷＬと、電流制限トランジスタ６０のソースとの間に接続される。スイッチ回路６２は、制御回路１３によって、オン状態又はオフ状態に制御される。スイッチ回路６２のオン状態は、ワード線ＷＬと電流制限トランジスタ６０のソースとの間のスイッチ回路６２を介した電流経路を形成する低抵抗な状態（導通状態）である。スイッチ回路６２のオフ状態は、ワード線ＷＬと電流制限トランジスタ６０のソースとの間のスイッチ回路６２を介した電流経路が遮断された状態（非導通状態）である。スイッチ回路６２は、例えば、ＭＯＳＦＥＴである。スイッチ回路６２は、ワード線ＷＬ毎に設けられてもよいし、複数のワード線ＷＬ間で共有されてもよい。また、ワード線ＷＬと接地ノードとの間において、スイッチ回路６２は、シンクトランジスタ６１を介することなく接続されてもよい。
【0079】
第３実施形態に係る磁気記憶装置１のその他の構成は、第１実施形態と同様である。
【0080】
＜３－２＞動作
第３実施形態に係る磁気記憶装置１の読み出し動作におけるビット線ＢＬの電圧の変化を示すタイムチャートは、図１３に示された第２実施形態に係る磁気記憶装置１の読み出し動作のタイムチャートと同様である。以下に、図１３を適宜参照して、第３実施形態の読み出し動作と第２実施形態の読み出し動作との間で異なる点を主に説明する。
第３実施形態に係る磁気記憶装置１の読み出し動作におけるビット線ＢＬの電圧の変化を示すタイムチャートは、図１３に示された第２実施形態に係る磁気記憶装置１の読み出し動作のタイムチャートと同様である。以下に、図１３を適宜参照して、第３実施形態の読み出し動作と第２実施形態の読み出し動作との間で異なる点を主に説明する。
【0081】
第３実施形態の読み出し動作の時刻ｔ０において、制御回路１３は、電流制限トランジスタ６０、シンクトランジスタ６１、及びスイッチ回路６２のそれぞれをオフ状態に制御する。これにより、ワード線ＷＬ及び接地ノード間の電流経路が遮断され、プリチャージ期間においてビット線ＢＬ及びワード線ＷＬのそれぞれが所定の電圧にプリチャージされる。その結果、Ｖ（ＢＬｔｏＷＬ）が、ＶＰＣＨ－ＶＰＣＬとなる。
【0082】
図１５は、第３実施形態に係る磁気記憶装置１の読み出し動作の非センス期間における動作状態の一例を示す模式図である。第３実施形態の読み出し動作の時刻ｔ１において、制御回路１３は、図１５に示すように、制御信号ＳＩＮＫを“Ｈ”レベルに設定し、スイッチ回路６２をオン状態に制御する。これにより、ワード線ＷＬと接地ノードとの間に、スイッチ回路６２を介した電流経路が形成される。その結果、Ｉｃｅｌｌが、スイッチ回路６２を介した放電によって、Ｉｒｄ＿ｍａｘよりも大きくなる。なお、図１５では、制御信号ＣＳの電圧が“Ｌ”レベルである場合が例示されている。これに限定されず、時刻ｔ１において、制御信号ＣＳの電圧がＶＬＩＭＩＴに設定されていてもよい。すなわち、時刻ｔ１において、並列に接続された電流制限トランジスタ６０とスイッチ回路６２とを介して、ビット線ＢＬ及びワード線ＷＬが放電されてもよい。
【0083】
図１６は、第３実施形態に係る磁気記憶装置１の読み出し動作のセンス期間における動作状態の一例を示す模式図である。第３実施形態の読み出し動作の時刻ｔ２と時刻ｔ３との間の期間において、制御回路１３は、図１６に示すように、制御信号ＣＳの電圧をＶＬＩＭＩＴに設定し、スイッチ回路６２をオフ状態に制御する。これにより、ワード線ＷＬと接地ノードとの間の電流経路が、電流制限トランジスタ６０を介した経路に限定される。その結果、センス期間において、ワード線ＷＬから接地ノードへ流れる電流が、電流制限トランジスタ６０によってＩｒｄ＿ｍａｘに制限される。このときのＶ（ＢＬｔｏＷＬ）は、第２実施形態と同様に、Ｐ状態の磁気抵抗効果素子ＶＲとＡＰ状態の磁気抵抗効果素子ＶＲとの抵抗差（ΔＲ＿ＭＴＪ）に応じて変化する。具体的には、磁気抵抗効果素子ＶＲがＰ状態である場合のＶ（ＢＬｔｏＷＬ）と、磁気抵抗効果素子ＶＲがＡＰ状態である場合のＶ（ＢＬｔｏＷＬ）との電圧差ΔＶは、Ｉｒｄ＿ｍａｘ＊ΔＲ＿ＭＴＪとなる。第３実施形態の読み出し動作において、センスアンプＳＡ１及びＳＡ２は、第２実施形態と同様に、時刻ｔ２から時刻ｔ３までの期間（センス期間）内の所定の時刻において、メモリセルＭＣに記憶されたデータを判定する。
【0084】
時刻ｔ３において、制御回路１３は、スイッチ回路６２をオン状態に制御して、電流制限トランジスタ６０による定電流動作を終了する。具体的には、ワード線ＷＬ及び接地ノードとの間が、スイッチ回路６２を介して導通状態になる。そして、ワード線ＷＬの電荷が、オン状態のスイッチ素子６２を介して接地ノードへ放電される。このとき、メモリセルＭＣを流れる電流量がＩｒｄ＿ｍａｘより一時的に増えるため、Ｖ（ＢＬｔｏＷＬ）が一時的に大きくなる。それから、ビット線ＢＬの電荷が、オン状態のセレクタ素子ＳＥを含むメモリセルＭＣを介してワード線ＷＬへ放電され、ワード線ＷＬの電荷がオン状態のスイッチ素子６２を介して接地ノードへ放電される。その結果、Ｖ（ＢＬｔｏＷＬ）が減少する。
【0085】
その後、ビット線ＢＬにプリチャージされた電荷が減少すると、時刻ｔ４において、セレクタＳＥはオフ状態になる（図１３の“ＳＥオフ”）。このとき、磁気抵抗効果素子ＶＲがＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＬとなる。一方で、磁気抵抗効果素子ＶＲがＡＰ状態である場合、Ｖ（ＢＬｔｏＷＬ）＝ＶｈｏｌｄＨとなる。その後、制御回路１３は、読み出し動作を完了する。なお、制御回路１３は、センスアンプＳＡ１及びＳＡ２によるデータの判定が完了し次第、読み出し動作の完了処理を開始してもよい。
【0086】
＜３－３＞第３実施形態の効果
以上のように、第３実施形態に係る磁気記憶装置１は、第２実施形態に対して、電流制限トランジスタ６０と並列に接続されたスイッチ回路６２が追加された構成を有している。そして、第３実施形態に係る磁気記憶装置１は、メモリセルＭＣに印加された電圧を判定する期間（センス期間）のみスイッチ回路６２をオフ状態にし、且つ電流制限トランジスタ６０を定電流動作させ、それ以外の期間（非センス期間）ではスイッチ回路６２をオン状態にして、ワード線ＷＬと接地ノードとの間の電流経路を形成させる。
以上のように、第３実施形態に係る磁気記憶装置１は、第２実施形態に対して、電流制限トランジスタ６０と並列に接続されたスイッチ回路６２が追加された構成を有している。そして、第３実施形態に係る磁気記憶装置１は、メモリセルＭＣに印加された電圧を判定する期間（センス期間）のみスイッチ回路６２をオフ状態にし、且つ電流制限トランジスタ６０を定電流動作させ、それ以外の期間（非センス期間）ではスイッチ回路６２をオン状態にして、ワード線ＷＬと接地ノードとの間の電流経路を形成させる。
【0087】
その結果、第３実施形態に係る磁気記憶装置１は、第３実施形態と同様に、センス期間におけるＩｃｅｌｌを電流制限トランジスタ６０による制限に基づくＩｒｄ＿ｍａｘに設定することができ、非センス期間におけるＩｃｅｌｌをＩｒｄ＿ｍａｘよりも多くすることができる。従って、第３実施形態に係る磁気記憶装置１は、第１実施形態と同様に、リードディスターブやブレイクダウンの発生を抑制し、且つデータの判定制度を向上させることができ、さらに、第２実施形態と同様に、読み出し動作に要するサイクル時間を短縮することができる。このように、第３実施形態に係る磁気記憶装置１は、読み出し性能を向上させることができる。
【0088】
＜４＞第４実施形態
第４実施形態に係る磁気記憶装置１は、メモリセルＭＣ毎に電流制限トランジスタ６０が設けられた構成により、読み出し性能を改善する。以下に、第４実施形態に係る磁気記憶装置１について、第１～第３実施形態と異なる点を主に説明する。
第４実施形態に係る磁気記憶装置１は、メモリセルＭＣ毎に電流制限トランジスタ６０が設けられた構成により、読み出し性能を改善する。以下に、第４実施形態に係る磁気記憶装置１について、第１～第３実施形態と異なる点を主に説明する。
【0089】
＜４－１＞構成
第４実施形態に係る磁気記憶装置１は、第１実施形態に係る磁気記憶装置１において、読み出し回路１７が、読み出し回路１７Ｂに置き換えられた構成を有する。
第４実施形態に係る磁気記憶装置１は、第１実施形態に係る磁気記憶装置１において、読み出し回路１７が、読み出し回路１７Ｂに置き換えられた構成を有する。
【0090】
＜４－１－１＞読み出し回路１７Ｂの構成
図１７は、第４実施形態に係る磁気記憶装置１が備える読み出し回路１７Ｂの回路構成の一例を示す回路図である。図１７は、第４実施形態のメモリセルアレイ１１に含まれた１対のビット線ＢＬ及びワード線ＷＬと、１対のビット線ＢＬ及びワード線ＷＬの間に接続された１つのメモリセルＭＣとを併せて示している。図１７に示すように、読み出し回路１７Ｂは、第１実施形態の読み出し回路１７に対して、センスアンプＳＡ１が省略され、電流制限トランジスタ６０の配置が異なる構成を有する。以下では、第４実施形態の電流制限トランジスタ６０のことを、電流制限トランジスタ６０Ａと呼ぶ。
図１７は、第４実施形態に係る磁気記憶装置１が備える読み出し回路１７Ｂの回路構成の一例を示す回路図である。図１７は、第４実施形態のメモリセルアレイ１１に含まれた１対のビット線ＢＬ及びワード線ＷＬと、１対のビット線ＢＬ及びワード線ＷＬの間に接続された１つのメモリセルＭＣとを併せて示している。図１７に示すように、読み出し回路１７Ｂは、第１実施形態の読み出し回路１７に対して、センスアンプＳＡ１が省略され、電流制限トランジスタ６０の配置が異なる構成を有する。以下では、第４実施形態の電流制限トランジスタ６０のことを、電流制限トランジスタ６０Ａと呼ぶ。
【0091】
読み出し回路１７Ｂにおいて、センスアンプＳＡ２は、ビット線ＢＬに接続される。そして、センスアンプＳＡ２は、ビット線ＢＬの出力電圧と、参照電圧ＶＲＥＦとの差を増幅する。それから、センスアンプＳＡ２は、増幅した電圧に基づいて、選択されたメモリセルＭＣに記憶されたデータを判定する。例えば、読み出し回路１７ＢのセンスアンプＳＡ２は、ビット線ＢＬの電圧がＶＲＥＦ以上である場合に“１”データに対応する電圧を出力し、ビット線ＢＬの電圧がＶＲＥＦ未満である場合、に“０”データに対応する電圧を出力する。
【0092】
電流制限トランジスタ６０Ａは、メモリセルＭＣ毎に設けられる。すなわち、電流制限トランジスタ６０Ａは、関連付けられたビット線ＢＬ及びワード線ＷＬの間に、メモリセルＭＣと共に直列に接続される。具体的には、第４実施形態において、メモリセルＭＣの一端（例えば、磁気抵抗効果素子ＶＲ）は、ビット線ＢＬに接続される。メモリセルＭＣの他端（例えば、セレクタ素子ＳＥ）は、電流制限トランジスタ６０Ａのドレイン端に接続される。電流制限トランジスタ６０Ａのソース端は、ワード線ＷＬに接続される。電流制限トランジスタ６０Ａのゲート端には、制御信号ＣＳが入力される。第４実施形態のシンクトランジスタ６１は、ワード線ＷＬと接地ノードとの間に接続される。
【0093】
＜４－１－２＞メモリセルアレイの構造
図１８は、第４実施形態に係る磁気記憶装置１が備えるメモリセルアレイ１１の断面構造の一例を示す断面図である。図１８は、Ｙ方向に並んだ３つのメモリセルＭＣに対応付けられたビット線ＢＬ、３つのワード線ＷＬ、及び３つの電流制限トランジスタ６０Ａに関する構造を示している。以下では、１対の導電体層２０（ワード線ＷＬ）及び導電体層２１（ビット線ＢＬ）に注目して、電流制限トランジスタ６０Ａに関する構造について説明する。図１８に示すように、第４実施形態に係る磁気記憶装置１は、例えば、絶縁体層７０、導電体層７１、絶縁体層７２、絶縁膜７３、下部電極７４、半導体層７５、及び上部電極７６を含む。
図１８は、第４実施形態に係る磁気記憶装置１が備えるメモリセルアレイ１１の断面構造の一例を示す断面図である。図１８は、Ｙ方向に並んだ３つのメモリセルＭＣに対応付けられたビット線ＢＬ、３つのワード線ＷＬ、及び３つの電流制限トランジスタ６０Ａに関する構造を示している。以下では、１対の導電体層２０（ワード線ＷＬ）及び導電体層２１（ビット線ＢＬ）に注目して、電流制限トランジスタ６０Ａに関する構造について説明する。図１８に示すように、第４実施形態に係る磁気記憶装置１は、例えば、絶縁体層７０、導電体層７１、絶縁体層７２、絶縁膜７３、下部電極７４、半導体層７５、及び上部電極７６を含む。
【0094】
絶縁体層７０、導電体層７１、及び絶縁体層７２は、この順番に積層されている。絶縁体層７０、導電体層７１、及び絶縁体層７２の組は、例えば、ＸＹ平面に沿って広がった平板状に設けられ、複数の導電体層２０と複数の導電体層２１との間の層に位置する。本例では、絶縁体層７０の底面の高さが、複数の導電体層２０（ワード線ＷＬ）の上面の高さと揃っている。また、絶縁体層７２の上面の高さが、メモリセルＭＣ（セレクタ素子ＳＥ）の底面の高さと揃っている。絶縁体層７０及び７２のそれぞれは、“スペーサ絶縁膜”と呼ばれてもよい。
【0095】
絶縁膜７３、下部電極７４、半導体層７５、及び上部電極７６の組は、絶縁体層７０、導電体層７１、及び絶縁体層７２の組をＺ方向に沿って貫通して設けられたホール内に設けられる。すなわち、絶縁膜７３、下部電極７４、半導体層７５、及び上部電極７６の組は、Ｚ方向に沿って延伸した柱状に設けられる。絶縁膜７３は、Ｚ方向に沿って延伸した円筒形状に設けられる。なお、絶縁膜７３の平面形状は、筒状であればよく、円形状に限定されない。下部電極７４は、対応付けられた導電体層２０上に設けられる。半導体層７５は、下部電極７４上に設けられる。上部電極７６は、半導体層７５上に設けられる。上部電極７６の上面は、例えば、メモリセルＭＣの底面（セレクタ素子ＳＥの底面）に接している。下部電極７４、半導体層７５、及び上部電極７６のそれぞれの側面は、絶縁膜７３に囲まれている。絶縁膜７３は、“スペーサ絶縁膜”と呼ばれてもよい。
【0096】
以上で説明された絶縁膜７３、下部電極７４、半導体層７５、及び上部電極７６の組に対応する構造は、メモリセルＭＣ毎に設けられる。また、導電体層７１は、電流制限トランジスタ６０Ａのゲート電極に対応する。絶縁膜７３は、電流制限トランジスタ６０Ａのゲート絶縁膜に対応する。半導体層７５は、電流制限トランジスタ６０Ａのチャネルに対応する。制御回路１３は、導電体層７１に制御信号ＣＳに対応する電圧を印加することによって、メモリセルＭＣ及び導電体層２０間で半導体層７５を介した電流（電流制限トランジスタ６０Ａを介した電流）を流すことができる。
【0097】
第３実施形態に係る磁気記憶装置１のその他の構成は、第１実施形態と同様である。
【0098】
＜４－２＞動作
以下に、第４実施形態に係る磁気記憶装置１の読み出し動作について説明する。
以下に、第４実施形態に係る磁気記憶装置１の読み出し動作について説明する。
【0099】
第４実施形態の読み出し動作は、第１実施形態と同様に、プリチャージ期間、放電期間、及びセレクタ素子ＳＥのオフ状態遷移による放電停止期間とを含む。具体的には、まず、第１実施形態と同様に、ビット線ＢＬとワード線ＷＬとのそれぞれがプリチャージされる。ビット線ＢＬ及びワード線ＷＬのプリチャージが完了すると、制御回路１３は、ビット線ＢＬをフローティング状態にして、読み出し対象のメモリセルＭＣを介したビット線ＢＬの放電とワード線ＷＬの放電とを開始する。
【0100】
図１９は、第４実施形態に係る磁気記憶装置１の読み出し動作の放電期間における動作状態の一例を示す模式図である。図１９に示すように、制御回路１３は、放電期間において、第１実施形態と同様に、制御信号ＣＳの電圧をＶＬＩＭＩＴに設定し、制御信号ＳＩＮＫを“Ｈ”レベルにする。すると、ビット線ＢＬ及びワード線ＷＬ間のメモリセルＭＣ及び電流制限トランジスタ６０Ａを介した電流経路と、ワード線ＷＬ及び接地ノード間の電流経路とのそれぞれが形成される。放電期間において、電流制限トランジスタ６０Ａは、定電流動作し、電流制限トランジスタ６０Ａを流れる電流をＩｒｄ＿ｍａｘに制限する。その後、ビット線ＢＬ及びワード線ＷＬの放電に伴いビット線ＢＬ及びワード線ＷＬの電圧差が小さくなると、メモリセルＭＣのセレクタ素子ＳＥがオフ状態になる。第４実施形態の読み出し動作では、セレクタ素子ＳＥがオフ状態になった後に、データが判定される。
【0101】
図２０は、第４実施形態に係る磁気記憶装置１の読み出し動作におけるビット線ＢＬ及びワード線ＷＬの電圧差の変化の一例を示すタイムチャートである。縦軸は、ビット線ＢＬとワード線ＷＬとの電圧差Ｖ（ＢＬｔｏＷＬ）を示している。以下に、図２０を参照して、第４実施形態の読み出し動作におけるＶ（ＢＬｔｏＷＬ）の変化について、ＡＰ状態のメモリセルＭＣを読み出し対象とした場合と、Ｐ状態のメモリセルＭＣを読み出し対象とした場合との間で比較しつつ説明する。
【0102】
時刻ｔ０において、制御回路１３は、第１実施形態と同様に、ワード線ＷＬ及びビット線ＢＬのそれぞれをプリチャージする。すると、Ｖ（ＢＬｔｏＷＬ）が、ＶＰＣＨ－ＶＰＬになる。時刻ｔ１において、制御回路１３は、ビット線ＢＬ及びワード線ＷＬのプリチャージを停止し、制御信号ＣＳの電圧をＶＬＩＭＩＴに設定し、制御信号ＳＩＮＫを“Ｈ”レベルにする。すると、Ｖ（ＢＬｔｏＷＬ）が、電流制限トランジスタ６０Ａにより制限された電流に応じて下降する。第４実施形態では、メモリセルＭＣと電流制限トランジスタ６０Ａとの直列電圧が検知されるため、ビット線ＢＬの放電途中において、メモリセルＭＣがＡＰ状態である場合のＶ（ＢＬｔｏＷＬ）と、メモリセルＭＣがＰ状態である場合のＶ（ＢＬｔｏＷＬ）との間で電圧差が発生しない。
【0103】
ビット線ＢＬの放電に伴いＶ（ＢＬｔｏＷＬ）が所定の電圧まで下降すると、セレクタ素子ＳＥがオフ状態になる（ＳＥオフ）。すると、メモリセルＭＣがＡＰ状態である場合のＶ（ＢＬｔｏＷＬ）と、メモリセルＭＣがＰ状態である場合のＶ（ＢＬｔｏＷＬ）との間で電圧差が発生する。電圧差が一定になった際のＡＰ状態のメモリセルＭＣに対応するビット線ＢＬの電圧値は、ＶｈｏｌｄＨである。電圧差が一定になった際のＰ状態のメモリセルＭＣに対応するビット線ＢＬの電圧値は、ＶｈｏｌｄＬである。
【0104】
そして、第４実施形態では、セレクタ素子ＳＥがオフ状態になった後に、センス動作を実行する。具体的には、電圧差が発生した後に、センス期間を示す時刻ｔ２及び時刻ｔ３が設定されている。時刻ｔ２及び時刻ｔ３の間の期間（センス期間）において、センスアンプＳＡ２は、所定の時刻においてメモリセルＭＣのデータを判定する。その後、制御回路１３は、読み出し動作を完了する。なお、制御回路１３は、センスアンプＳＡ２によるデータの判定が完了し次第、読み出し動作の完了処理を開始してもよい。
【0105】
＜４－３＞第４実施形態の効果
以上のように、第４実施形態に係る磁気記憶装置１は、１Ｓ１Ｍ型セル構造の直下に電流制限トランジスタ６０Ａが配置された構成を有している。回路図上では、ワード線ＷＬと１Ｓ１Ｍ型セル構造のメモリセルＭＣとの間に電流制限トランジスタ６０Ａが挿入されたような構成となる。読み出し動作において、電流制限トランジスタ６０Ａのゲート電位は、全てのメモリセルＭＣで共通でよい。このため、電流制限トランジスタ６０Ａのゲート電極は、ライン状でなく、板状に形成することが可能である。すなわち、電流制限トランジスタ６０Ａを形成する工程において、ライン状に加工する工程が不要となる。従って、第４実施形態に係る磁気記憶装置１の構造は、セレクタ素子ＳＥを利用しない１Ｔ１Ｍ型のＭＲＡＭと比べて、高密度化が容易である。
以上のように、第４実施形態に係る磁気記憶装置１は、１Ｓ１Ｍ型セル構造の直下に電流制限トランジスタ６０Ａが配置された構成を有している。回路図上では、ワード線ＷＬと１Ｓ１Ｍ型セル構造のメモリセルＭＣとの間に電流制限トランジスタ６０Ａが挿入されたような構成となる。読み出し動作において、電流制限トランジスタ６０Ａのゲート電位は、全てのメモリセルＭＣで共通でよい。このため、電流制限トランジスタ６０Ａのゲート電極は、ライン状でなく、板状に形成することが可能である。すなわち、電流制限トランジスタ６０Ａを形成する工程において、ライン状に加工する工程が不要となる。従って、第４実施形態に係る磁気記憶装置１の構造は、セレクタ素子ＳＥを利用しない１Ｔ１Ｍ型のＭＲＡＭと比べて、高密度化が容易である。
【0106】
また、第４実施形態に係る磁気記憶装置１は、電流制限トランジスタ６０Ａのゲート端に印加されたＶＬＩＭＩＴによって、１Ｓ１Ｍ型セル構造のメモリセルＭＣに流れる電流がＩｒｄ＿ｍａｘに制限される。すなわち、第４実施形態に係る磁気記憶装置１では、Ｉｒｄ＿ｍａｘがＩｄｉｓｔｕｒｂ及びＩｂｄよりも低く設定されることによって、読み出し動作中のリードディスターブやブレイクダウンが抑制され得る。従って、第４実施形態に係る磁気記憶装置１は、読み出し性能を向上させることができる。
【0107】
＜５＞その他
上記実施形態において、ビット線ＢＬとワード線ＷＬとは、対称関係を有する。すなわち、上記実施形態において、ビット線ＢＬがワード線ＷＬに読み替えられ、ワード線ＷＬがビット線ＢＬに読み替えられてもよい。また、上記実施形態では、電流制限トランジスタ６０がソース接地のＭＯＳＦＥＴである場合について例示したが、これに限定されない。電流制限トランジスタ６０としては、接合電界効果トランジスタ（ＪＦＥＴ）や、エミッタ接地のバイポーラ接合トランジスタ（ＢＪＴ）が使用されてもよい。電流制限トランジスタ６０としてバイポーラ接合トランジスタが使用される場合、ゲート電圧がベース電流に読み替えられ、ゲート端がベース端に読み替えられ、ドレイン端がコレクタ端に読み替えられ、ソース端がエミッタ端に読み替えられる。電流制限トランジスタ６０とシンクトランジスタ６１とのそれぞれは、単に“トランジスタ”と呼ばれてもよい。
上記実施形態において、ビット線ＢＬとワード線ＷＬとは、対称関係を有する。すなわち、上記実施形態において、ビット線ＢＬがワード線ＷＬに読み替えられ、ワード線ＷＬがビット線ＢＬに読み替えられてもよい。また、上記実施形態では、電流制限トランジスタ６０がソース接地のＭＯＳＦＥＴである場合について例示したが、これに限定されない。電流制限トランジスタ６０としては、接合電界効果トランジスタ（ＪＦＥＴ）や、エミッタ接地のバイポーラ接合トランジスタ（ＢＪＴ）が使用されてもよい。電流制限トランジスタ６０としてバイポーラ接合トランジスタが使用される場合、ゲート電圧がベース電流に読み替えられ、ゲート端がベース端に読み替えられ、ドレイン端がコレクタ端に読み替えられ、ソース端がエミッタ端に読み替えられる。電流制限トランジスタ６０とシンクトランジスタ６１とのそれぞれは、単に“トランジスタ”と呼ばれてもよい。
【0108】
上記実施形態において、Ｉｄｉｓｔｕｒｂは、書き込み電流に相当する。書き込み電流が磁気抵抗効果素子ＶＲに流れると、書き込み電流が流れる方向に基づいて、磁気抵抗効果素子ＶＲが平行状態又は反平行状態に遷移する。Ｉｄｉｓｔｕｒｂは、例えば、４０～８０ｕＡである。このＩｄｉｓｔｕｒｂの数値は、ＭＴＪ素子の素子抵抗ＲＡが５Ωｕｍ２である場合の書き込み電流の値に基づいている。Ｉｂｄは、例えば、２５０～３１５ｕＡである。このＩｂｄの数値は、ＲＡ＝５Ωｕｍ２であり、ＭＴＪ素子の抵抗値Ｒが４～５ｋΩであり、ブレイクダウン電圧Ｖｂｄ＝１．２６Ｖである場合に、Ωの法則（Ｉｂｄ＝Ｖｂｄ／Ｒ）に基づいて算出された値に基づいている。
【0109】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0110】
１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書き込み回路、１７，１７Ａ，１７Ｂ…読み出し回路、２０，２１…導電体層、３０…下部電極、３１…セレクタ材料層、３２…上部電極、４０，４２…強磁性層、４１…非磁性層、６０，６０Ａ…電流制限トランジスタ、６１…シンクトランジスタ、６２…スイッチ回路、７０，７２…絶縁体層、７１…導電体層、７３…絶縁膜、７４…下部電極、７５…半導体層、７６…上部電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
