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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137042
(43)【公開日】2024-10-04
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/14 20060101AFI20240927BHJP
H10B 41/27 20230101ALI20240927BHJP
H10B 41/40 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
G11C 16/10 20060101ALI20240927BHJP
【ＦＩ】
G11C16/14 100
H10B41/27
H10B41/40
H01L29/78 371
G11C16/10
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023048395
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】原田 佳和
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA01
5B225DC08
5B225DC12
5B225DE12
5B225EA05
5B225FA01
5B225FA02
5F083EP17
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA01
5F083GA10
5F083JA04
5F083JA35
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F101BA45
5F101BB04
5F101BC02
5F101BC11
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】消去動作にかかる時間の増加を抑制できる半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置３０は、トランジスタを含むメモリセルＭＣと、配線ＣＰＷＥＬＬと、第１回路３６とを含む。第１回路は、配線を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧ＶＥＲＡを印加する消去電圧印加動作と、メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路は、消去動作中に、第１コマンドＦＦｈを受信すると、消去動作を中断する第１中断処理を実行する。第１回路は、第１コマンドを受信したときの配線の電圧値ＶＥＲＡ１に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【選択図】図９
【解決手段】一実施形態の半導体記憶装置３０は、トランジスタを含むメモリセルＭＣと、配線ＣＰＷＥＬＬと、第１回路３６とを含む。第１回路は、配線を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧ＶＥＲＡを印加する消去電圧印加動作と、メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路は、消去動作中に、第１コマンドＦＦｈを受信すると、消去動作を中断する第１中断処理を実行する。第１回路は、第１コマンドを受信したときの配線の電圧値ＶＥＲＡ１に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【選択図】図９
【特許請求の範囲】
【請求項1】
トランジスタを含むメモリセルと、
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１コマンドを受信したときの前記配線の電圧値に基づいて、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行する、
半導体記憶装置。
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１コマンドを受信したときの前記配線の電圧値に基づいて、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行する、
半導体記憶装置。
【請求項2】
前記第１コマンドを受信したタイミングは、前記消去電圧印加動作中である、請求項１記載の半導体記憶装置。
【請求項3】
前記第１回路は、
前記配線の前記電圧値が第１閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
前記配線の前記電圧値が第１閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
【請求項4】
前記第１回路は、
前記配線の前記電圧値が第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
前記配線の前記電圧値が第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
【請求項5】
前記第１回路は、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項４記載の半導体記憶装置。
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項４記載の半導体記憶装置。
【請求項6】
前記第１回路は、
前記配線の前記電圧値が第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第１閾値よりも高く、第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項１記載の半導体記憶装置。
前記配線の前記電圧値が第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第１閾値よりも高く、第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項１記載の半導体記憶装置。
【請求項7】
前記第１回路は、
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
【請求項8】
前記第１回路は、
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
【請求項9】
トランジスタを含むメモリセルと、
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１中断処理よりも前に前記消去動作を中断する第２中断処理を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
半導体記憶装置。
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１中断処理よりも前に前記消去動作を中断する第２中断処理を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
半導体記憶装置。
【請求項10】
前記第１回路は、
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項９記載の半導体記憶装置。
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項９記載の半導体記憶装置。
【請求項11】
前記第１回路は、
前記配線の前記電圧値が第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理をｎ回実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
前記配線の前記電圧値が第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理をｎ回実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
【請求項12】
前記第１回路は、
前記配線の前記電圧値が第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第１閾値よりも高く、第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理をｎ回実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項１記載の半導体記憶装置。
前記配線の前記電圧値が第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第１閾値よりも高く、第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理をｎ回実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項１記載の半導体記憶装置。
【請求項13】
前記第１回路は、
前記第１中断処理よりも前に前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前に前記第２中断処理をｎ回実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項９記載の半導体記憶装置。
前記第１中断処理よりも前に前記消去動作を中断する第２中断処理をｎ回（ｎは２以上の整数）実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前に前記第２中断処理をｎ回実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項９記載の半導体記憶装置。
【請求項14】
前記第１コマンドは無効にされない、
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項15】
前記消去動作が、前記消去電圧印加動作において前記消去電圧が印加される消去実行期間中の第１期間で中断された場合、
前記消去動作の再開後、前記消去電圧印加動作において、前記消去実行期間は、前記第１期間から開始される、
請求項１記載の半導体記憶装置。
前記消去動作の再開後、前記消去電圧印加動作において、前記消去実行期間は、前記第１期間から開始される、
請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０３０３１７２号明細書
【特許文献2】米国特許出願公開第２０２２／０１９７５６０号明細書
【特許文献3】米国特許第１１４０２９９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
消去動作にかかる時間の増加を抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体記憶装置は、トランジスタを含むメモリセルと、配線と、第１回路とを含む。第１回路は、配線を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路は、消去動作中に、第１コマンドを受信すると、消去動作を中断する第１中断処理を実行する。第１回路は、第１コマンドを受信したときの配線の電圧値に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの一例を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図3】第１実施形態に係る半導体記憶装置内のメモリセルアレイの回路図である。
【図4】第１実施形態に係る半導体記憶装置内のメモリセルアレイの断面構造の一例を示す断面図である。
【図5】第１実施形態に係る半導体記憶装置内のメモリピラーの断面構造の一例を示す断面図である。
【図6】第１実施形態に係る半導体記憶装置の消去動作のシーケンスの一例を説明する図である。
【図7】第１実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
【図8】第１実施形態に係る半導体記憶装置の消去動作中に中断の指示を受信したタイミングと、消去動作の再開時の動作との関係の一例を説明する図である。
【図9】第１実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【図10】第１実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
【図11】第１実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
【図12】第２実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【図13】第２実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
【図14】第２実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
【図15】第２実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
【図16】第３実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【図17】第３実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
【図18】第３実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
【図19】第３実施形態の第１変形例に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【図20】第３実施形態の第１変形例に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
【図21】第３実施形態の第２変形例に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0008】
各機能ブロックは、以下の例のように区別されていなくてもよい。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実現されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。機能がどの機能ブロックによって実現されるかによって実施形態は限定されない。
【0009】
また、各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両方の組み合わせとして実現することができる。
【0010】
１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0011】
１．１ 構成
１．１．１ メモリシステムの構成
本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る半導体記憶装置を含むメモリシステムの一例を示すブロック図である。
１．１．１ メモリシステムの構成
本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る半導体記憶装置を含むメモリシステムの一例を示すブロック図である。
【0012】
メモリシステム１は、データを記憶するデバイスである。メモリシステム１は、例えば、ＳＳＤ（solid state drive）、ＵＦＳ（Universal Flash Storage）デバイス、ＵＳＢ（Universal Serial Bus）メモリ、ＭＭＣ（Multi-Media Card）、またはＳＤＴＭカードである。メモリシステム１は、ホストバスを介してホスト２に接続可能である。メモリシステム１は、ホスト２から受信した要求信号または自発的な処理要求に基づく処理を行う。要求信号は、各種動作の要求信号である。各種動作は、例えば、書き込み動作、読み出し動作、及び消去動作である。自発的な処理要求は、例えば、ウェアレベリング、コンパクション、及びリフレッシュ等である。
【0013】
ホスト２は、メモリシステム１を制御するデバイスである。ホスト２は、例えば、パーソナルコンピュータ、サーバシステム、モバイルデバイス、車載デバイス、またはデジタルカメラである。
【0014】
次に、メモリシステム１の内部構成について説明する。
【0015】
メモリシステム１は、機能ブロックとして、メモリコントローラ１０及び半導体記憶装置３０を含む。半導体記憶装置３０は、例えば、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリである。以下では、半導体記憶装置３０をＮＡＮＤ型フラッシュメモリ３０と表記する。
【0016】
メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０を制御するデバイスである。メモリコントローラ１０は、例えば、ＳｏＣ（System On a Chip）である。メモリコントローラ１０は、ホストバスを介してホスト２と接続される。メモリコントローラ１０は、ホスト２からホストバスを介して要求信号を受信する。また、メモリコントローラ１０は、ホストバスを介してホスト２に情報を送信する。ホストバスのタイプは、メモリシステム１に適用されるアプリケーションに依存する。メモリシステム１がＳＳＤである場合、ホストバスとして、例えば、ＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、またはＰＣＩｅＴＭ（Peripheral Component Interconnect Express）規格のインターフェースが用いられる。メモリシステム１がＵＦＳデバイスである場合、ホストバスとしてＭ－ＰＨＹ規格のインターフェースが用いられる。メモリシステム１がＵＳＢメモリである場合、ホストバスとしてＵＳＢ規格のインターフェースが用いられる。メモリシステム１がＭＭＣである場合、ホストバスとしてｅＭＭＣ（Embedded Multi Media Card）規格のインターフェースが用いられる。メモリシステム１がＳＤＴＭカードである場合、ホストバスとしてＳＤＴＭ規格のインターフェースが用いられる。
【0017】
メモリコントローラ１０は、ホスト２から受信した要求信号または自発的な処理要求に基づいて、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０を制御する。メモリコントローラ１０は、例えば、ＮＡＮＤ型フラッシュメモリ３０との間で、データの送受信、並びにコマンド及びアドレスの送信を行う。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
【0018】
ＮＡＮＤ型フラッシュメモリ３０は、データを記憶するデバイスである。ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタを含む。複数のメモリセルトランジスタのそれぞれは、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ３０は、ホスト２から受信した要求信号に基づいて、書き込み動作、読み出し動作、及び消去動作を行う。書き込み動作は、例えば複数のメモリセルトランジスタにデータを書き込む動作である。読み出し動作は、例えば複数のメモリセルトランジスタからデータを読み出す動作である。消去動作は、例えば複数のメモリセルトランジスタに書き込まれたデータを消去する動作である。したがって、書き込み動作において、ＮＡＮＤ型フラッシュメモリ３０は、メモリコントローラ１０から受信したデータを複数のメモリセルトランジスタに不揮発に記憶する。読み出し動作において、ＮＡＮＤ型フラッシュメモリ３０は、複数のメモリセルトランジスタから読み出したデータを、メモリコントローラ１０に出力する。
【0019】
次に、メモリコントローラ１０の内部構成について説明する。
【0020】
メモリコントローラ１０は、機能ブロックとして、ホストインターフェース（Ｉ／Ｆ）回路１１、プロセッサ（ＣＰＵ：Central Processing Unit）１２、バッファメモリ１３、ＥＣＣ（Error Checking and Correcting）回路１４、ＲＯＭ（Read only memory）１５、ＲＡＭ（Random access memory）１６、及びＮＡＮＤインターフェース（Ｉ／Ｆ）回路１７を含む。
【0021】
ホストインターフェース回路１１は、メモリコントローラ１０とホスト２との間の通信を司る回路である。ホストインターフェース回路１１は、ホストバスを介してホスト２と接続される。
【0022】
プロセッサ１２は、メモリコントローラ１０の制御回路である。プロセッサ１２は、ＲＯＭ１５に記憶されたプログラム（ファームウェア）を実行することによってメモリコントローラ１０全体の動作を制御する。例えば、プロセッサ１２は、ホスト２から書き込み動作の要求信号を受信した際には、それに基づいて、書き込み動作を制御する。読み出し動作及び消去動作の際も同様である。
【0023】
バッファメモリ１３は、データを一時的に記憶するメモリである。バッファメモリ１３は、例えば、ＳＲＡＭ（Static random access memory）である。バッファメモリ１３は、書き込みデータ及び読み出しデータ等を一時的に記憶する。書き込みデータは、ＮＡＮＤ型フラッシュメモリ３０に書き込まれるデータである。読み出しデータは、ＮＡＮＤ型フラッシュメモリ３０から読み出されたデータである。
【0024】
ＥＣＣ回路１４は、データのエラー訂正（ＥＣＣ）処理を行う回路である。具体的には、ＥＣＣ回路１４は、データの書き込み動作時に書き込みデータに基づいて誤り訂正符号を生成する。そして、ＥＣＣ回路１４は、データの読み出し動作時に、予め決められた単位で、誤り訂正符号に基づいてシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【0025】
ＲＯＭ１５は、不揮発性のメモリである。ＲＯＭ１５は、例えば、ＥＥＰＲＯＭＴＭ（Electrically Erasable Programmable Read-Only Memory）である。ＲＯＭ１５は、ファームウェア等のプログラムを記憶する。
【0026】
ＲＡＭ１６は、揮発性のメモリである。ＲＡＭ１６は、例えば、ＳＲＡＭである。ＲＡＭ１６は、プロセッサ１２の作業領域として使用される。ＲＡＭ１６は、ＮＡＮＤ型フラッシュメモリ３０を管理するためのファームウェア、及び各種の管理情報を記憶する。
【0027】
ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間の通信を司る回路である。ＮＡＮＤインターフェース回路１７は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ３０と接続される。例えば、ＮＡＮＤインターフェース回路１７は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ３０との間におけるデータ、コマンド、及びアドレス等の転送を制御する。
【0028】
１．１．２ ＮＡＮＤ型フラッシュメモリの構成
ＮＡＮＤ型フラッシュメモリ３０の構成について、図２を用いて説明する。図２は、ＮＡＮＤ型フラッシュメモリ３０の構成の一例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ３０は、機能ブロックとして、メモリセルアレイ３１、入出力回路３２、ロジック制御回路３３、レディ／ビジー回路３４、レジスタ３５、シーケンサ３６、ドライバモジュール３７、ロウデコーダモジュール３８、及びセンスアンプモジュール３９を含む。
ＮＡＮＤ型フラッシュメモリ３０の構成について、図２を用いて説明する。図２は、ＮＡＮＤ型フラッシュメモリ３０の構成の一例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ３０は、機能ブロックとして、メモリセルアレイ３１、入出力回路３２、ロジック制御回路３３、レディ／ビジー回路３４、レジスタ３５、シーケンサ３６、ドライバモジュール３７、ロウデコーダモジュール３８、及びセンスアンプモジュール３９を含む。
【0029】
メモリセルアレイ３１は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。以下、ブロックＢＬＫ０～ＢＬＫｎを区別しない場合は、単にブロックＢＬＫと表記する。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。例えば、ブロックＢＬＫは、データの消去動作の単位として使用される。メモリセルアレイ３１には、複数のビット線及び複数のワード線が設けられる。メモリセルトランジスタは、例えば、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ３１の詳細については後述する。
【0030】
入出力回路３２は、メモリコントローラ１０との間で、信号及び情報を送受信する回路である。入出力回路３２は、メモリコントローラ１０との間で、入出力信号ＤＱ（例えば、８ビットの信号ＤＱ０～ＤＱ７）、並びにデータストローブ信号ＤＱＳ及びＤＱＳｎ（信号ＤＱＳの反転信号）を送受信する。信号ＤＱは、ＮＡＮＤ型フラッシュメモリ３０とメモリコントローラ１０との間で送受信されるデータである。信号ＤＱは、例えば、コマンドＣＭＤ、アドレスＡＤＤ、ステータス情報ＳＴＳ、及びデータＤＡＴを含む。信号ＤＱＳ及びＤＱＳｎは、信号ＤＱの送受信のタイミングを制御するための信号である。例えば、データの書き込み動作時には、書き込みデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、メモリコントローラ１０からＮＡＮＤ型フラッシュメモリ３０に送信される。ＮＡＮＤ型フラッシュメモリ３０は、信号ＤＱＳ及びＤＱＳｎに同期して書き込みデータを含む信号ＤＱを受信する。また、データの読み出し動作時には、読み出しデータを含む信号ＤＱと共に信号ＤＱＳ及びＤＱＳｎが、ＮＡＮＤ型フラッシュメモリ３０からメモリコントローラ１０に送信される。メモリコントローラ１０は、信号ＤＱＳ及びＤＱＳｎに同期して読み出しデータを含む信号ＤＱを受信する。なお、入出力回路３２は、ロジック制御回路３３を介して、メモリコントローラ１０から信号ＤＱＳ及びＤＱＳｎを受信してもよい。
【0031】
ロジック制御回路３３は、制御信号に基づいて入出力回路３２及びシーケンサ３６を制御する回路である。ロジック制御回路３３は、制御信号として、メモリコントローラ１０から、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ３０をイネーブルにするための信号である。信号ＣＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがコマンドＣＭＤであることを示す信号である。信号ＡＬＥは、ＮＡＮＤ型フラッシュメモリ３０が受信した信号ＤＱがアドレスＡＤＤであることを示す信号である。信号ＷＥｎは、例えば書き込み動作において、ＮＡＮＤ型フラッシュメモリ３０への信号ＤＱの入力を可能とする信号である。信号ＲＥｎは、例えば読み出し動作において、ＮＡＮＤ型フラッシュメモリ３０からの信号ＤＱの出力を可能とする信号である。ＮＡＮＤ型フラッシュメモリ３０は、信号ＲＥｎに基づいて信号ＤＱＳ及びＤＱＳｎを生成する。ＮＡＮＤ型フラッシュメモリ３０は、生成した信号ＤＱＳ及びＤＱＳｎに基づいてメモリコントローラ１０に信号ＤＱを出力する。
【0032】
レディ／ビジー回路３４は、シーケンサ３６の動作状況をメモリコントローラ１０に知らせる回路である。レディ／ビジー回路３４は、シーケンサ３６の動作状況に基づいて、レディ／ビジー信号ＲＢｎをメモリコントローラ１０に送信する。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ３０がレディ状態、ビジー状態のいずれであるかを示す信号である。信号ＲＢｎは、例えば、ＮＡＮＤ型フラッシュメモリ３０がレディ状態のときに“Ｈｉｇｈ”レベル（以下、「Ｈレベル」とも表記する）とされる。レディ状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け可能な状態である。信号ＲＢｎは、例えば、ＮＡＮＤ型フラッシュメモリ３０がビジー状態のときに“Ｌｏｗ”レベル（以下、「Ｌレベル」とも表記する）とされる。ビジー状態は、ＮＡＮＤ型フラッシュメモリ３０がメモリコントローラ１０からコマンドを受け付け不可能な状態である。
【0033】
レジスタ３５は、情報を一時的に記憶する回路である。レジスタ３５は、コマンドレジスタ３５Ａ、アドレスレジスタ３５Ｂ、及びステータスレジスタ３５Ｃを含む。
【0034】
コマンドレジスタ３５Ａは、信号ＤＱに含まれるコマンドＣＭＤを記憶する回路である。コマンドＣＭＤは、入出力回路３２から受信する。コマンドＣＭＤは、例えば、シーケンサ３６に読み出し動作、書き込み動作、及び消去動作を実行させる命令を含む。
【0035】
アドレスレジスタ３５Ｂは、信号ＤＱに含まれるアドレスＡＤＤを記憶する回路である。アドレスＡＤＤは、入出力回路３２から受信する。アドレスＡＤＤは、例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、例えば、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0036】
ステータスレジスタ３５Ｃは、例えば、読み出し動作、書き込み動作、及び消去動作におけるステータス情報ＳＴＳを一時的に記憶する回路である。ステータス情報ＳＴＳは、動作が正常に終了したか否かをメモリコントローラ１０に通知するために使用される。したがって、入出力回路３２は、ステータスレジスタ３５Ｃからステータス情報ＳＴＳを受信する。
【0037】
シーケンサ３６は、ＮＡＮＤ型フラッシュメモリ３０全体の動作を制御する。例えば、シーケンサ３６は、コマンドレジスタ３５Ａに記憶されたコマンドＣＭＤに基づいて、レディ／ビジー回路３４、ドライバモジュール３７、ロウデコーダモジュール３８、及びセンスアンプモジュール３９を制御し、ＮＡＮＤ型フラッシュメモリ３０の各種動作を実行する。
【0038】
シーケンサ３６は、タイマー回路４０及びラッチ回路４１を含む。なお、シーケンサ３６は、２つ以上のラッチ回路４１を含んでいてもよい。
【0039】
タイマー回路４０は、例えば、消去動作において、消去電圧ＶＥＲＡが印加されている時間を計測する。
【0040】
ラッチ回路４１は、例えば、消去動作で使用される情報を一時的に記憶する。消去動作で使用される情報は、例えば、印加時間情報Ｉａｔ、再開時動作情報Ｉａｒ、及び消去ベリファイ動作情報Ｉｖｆｙを含む。
【0041】
ドライバモジュール３７は、読み出し動作、書き込み動作、及び消去動作で使用される電圧を生成する回路である。ドライバモジュール３７は、アドレスレジスタ３５Ｂに記憶されたページアドレスＰＡｄに基づいて、生成した電圧を、選択されたワード線に印加する。
【0042】
ロウデコーダモジュール３８は、アドレスレジスタ３５Ｂに記憶されたブロックアドレスＢＡｄに基づいて、メモリセルアレイ３１内の１つのブロックＢＬＫを選択する回路である。
【0043】
センスアンプモジュール３９は、入出力回路３２との間で、信号ＤＱ内のデータＤＡＴを送受信する。センスアンプモジュール３９は、書き込み動作において、入出力回路３２から受信した書き込みデータＤＡＴに基づく電圧を、ビット線に印加する。また、センスアンプモジュール３９は、読み出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータを判定する。センスアンプモジュール３９は、判定結果を読み出しデータＤＡＴとして入出力回路３２に転送する。
【0044】
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ３１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ３１の回路図である。図３は、メモリセルアレイ３１に含まれるブロックＢＬＫ０の回路構成を、メモリセルアレイ３１の回路構成の一例として示している。他のブロックＢＬＫ１～ＢＬＫｎも、図３と同様の構成を有する。
メモリセルアレイ３１の回路構成について、図３を用いて説明する。図３は、メモリセルアレイ３１の回路図である。図３は、メモリセルアレイ３１に含まれるブロックＢＬＫ０の回路構成を、メモリセルアレイ３１の回路構成の一例として示している。他のブロックＢＬＫ１～ＢＬＫｎも、図３と同様の構成を有する。
【0045】
ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。以下、ストリングユニットＳＵ０～ＳＵ３を区別しない場合は、単にストリングユニットＳＵと表記する。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。以下、ビット線ＢＬ０～ＢＬｍを区別しない場合は、単にビット線ＢＬと表記する。ＮＡＮＤストリングＮＳは、直列に接続された複数のトランジスタの集合体である。直列に接続された複数のトランジスタは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下、メモリセルトランジスタＭＣ０～ＭＣ７を区別しない場合は、単にメモリセルトランジスタＭＣと表記する。メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0046】
ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＣ０～ＭＣ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、メモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。選択トランジスタＳＴ２のドレインは、メモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。
【0047】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。以下、ワード線ＷＬ０～ＷＬ７を区別しない場合は、単にワード線ＷＬと表記する。ストリングユニットＳＵ０～ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。以下、選択ゲート線ＳＧＤ０～ＳＧＤ３を区別しない場合は、単に選択ゲート線ＳＧＤと表記する。同一のブロックＢＬＫに含まれる選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
【0048】
以上で説明したメモリセルアレイ３１の回路構成において、ビット線ＢＬは、例えば、複数のストリングユニットＳＵで同一のカラムアドレスＣＡｄが割り当てられた複数のＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。
【0049】
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合体は、例えば、セルユニットＣＵと称される。ブロックＢＬＫは、複数のセルユニットＣＵを含む。それぞれが閾値電圧に応じて１ビットデータを記憶する複数のメモリセルトランジスタＭＣを含むセルユニットＣＵに記憶されているデータが、１ページデータに相当する。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上のデータを記憶し得る。
【0050】
また、メモリセルアレイ３１の回路構成は、以上で説明した構成に限定されない。例えば、ブロックＢＬＫに含まれるストリングユニットＳＵの個数や、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でもよい。以下、メモリセルトランジスタＭＣをメモリセルＭＣとも表記する。
【0051】
１．１．４ メモリセルアレイの構造
メモリセルアレイ３１の断面構造について、図４を用いて説明する。図４は、メモリセルアレイ３１の断面構造の一例を示す断面図である。図４は、ブロックＢＬＫに対応する領域を示している。図４において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、半導体基板の表面に対する鉛直方向に対応する。なお、図４の例では、説明を簡略化するため、絶縁層の一部を省略している。
メモリセルアレイ３１の断面構造について、図４を用いて説明する。図４は、メモリセルアレイ３１の断面構造の一例を示す断面図である。図４は、ブロックＢＬＫに対応する領域を示している。図４において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、半導体基板の表面に対する鉛直方向に対応する。なお、図４の例では、説明を簡略化するため、絶縁層の一部を省略している。
【0052】
半導体基板内には、ｐ型ウェル領域（ｐ－ｗｅｌｌ）５０が設けられる。ウェル領域５０の上方には、選択ゲート線ＳＧＳとして機能する配線層５１、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層５２、及び選択ゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ３）として機能する配線層５３の順にそれぞれが離隔して積層される。すなわち、ウェル領域５０の上方には、配線層５１、８層の配線層５２、及び配線層５３の順にそれぞれが図示せぬ絶縁層を介して積層される。選択ゲート線ＳＧＤ０～ＳＧＤ３は、Ｙ方向に選択ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３の順に配置され、互いに離間している。配線層５１～５３は、導電材料により構成され、例えば、タングステンを含む。
【0053】
また、ウェル領域５０の上方には、選択トランジスタＳＴ１及びＳＴ２、並びにメモリセルトランジスタＭＣ０～ＭＣ７を形成する構造体であるメモリピラーＭＰが設けられる。メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成されている。メモリピラーＭＰは、ＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、配線層５１、８層の配線層５２、及び配線層５３を貫通し、底面がｐ型ウェル領域５０に達している。
【0054】
ここでは、半導体基板内のｐ型ウェル領域５０にメモリピラーＭＰが接続される例を示したが、半導体基板とメモリピラーＭＰは離間して形成されていてもかまわない。半導体基板とメモリピラーＭＰが離間する場合、メモリピラーＭＰは、例えばｎ型半導体層に接続し、ｎ型半導体層は、例えばタングステンシリサイドと窒化チタンとの積層やアルミニウム等を有する金属層に接続する。
【0055】
また、メモリピラーＭＰは、例えば、コア部材５４、半導体層５５、絶縁層５６～５８、及び導電体５９を含む。
【0056】
コア部材５４は、メモリピラーＭＰの中央部に、Ｚ方向に沿って延伸した柱状に形成される。
【0057】
コア部材５４の側面及び下面は、半導体層５５によって覆われている。半導体層５５は、メモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。
【0058】
半導体層５５の側面は、絶縁層５６～５８の積層体によって覆われている。
【0059】
【0060】
図５に示すように、絶縁層５６は、半導体層５５の周囲を覆っている。絶縁層５６は、メモリセルトランジスタＭＣのトンネル絶縁層として機能する。絶縁層５６は、絶縁材料により構成され、例えば、酸化シリコン、酸窒化シリコンを含む。絶縁層５７は、絶縁層５６の周囲を覆っている。絶縁層５７は、メモリセルトランジスタＭＣの電荷蓄積層として機能する。絶縁層５７は、絶縁材料により構成され、例えば、窒化シリコンを含む。絶縁層５８は、絶縁層５７の周囲を覆っている。絶縁層５８は、メモリセルトランジスタＭＣのブロック絶縁層として機能する。絶縁層５８は、絶縁材料により構成され、例えば、酸化シリコン、酸化アルミニウムを含む。配線層５２は、絶縁層５８の周囲を覆っている。
【0061】
図４に示すように、コア部材５４及び半導体層５５の上部には、導電体５９が形成される。導電体５９は、半導体層５５と電気的に接続されている。導電体５９の側面は、例えば、絶縁層５６～５８の積層体によって覆われている。導電体５９は、半導体層５５と一体で形成され得る。
【0062】
以上で説明したメモリピラーＭＰの構成では、例えば、メモリピラーＭＰと配線層５１とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと８層の配線層５２のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＣ０～ＭＣ７として機能する。メモリピラーＭＰと配線層５３とが交差する部分が、選択トランジスタＳＴ１として機能する。
【0063】
メモリピラーＭＰの上端は、コンタクトプラグ６０を介して、ビット線ＢＬとして機能する配線層６１に接続される。配線層６１は、導電材料により構成され、例えば、銅を含む。
【0064】
ウェル領域５０の表面領域には、ｎ型不純物が導入されたｎ＋型拡散領域６２が設けられる。拡散領域６２上にはコンタクトプラグ６３が設けられ、コンタクトプラグ６３は、ソース線ＣＥＬＳＲＣとして機能する配線層６４に接続される。更に、ウェル領域５０の表面領域には、ｐ型不純物が導入されたｐ＋型拡散領域６５が設けられる。拡散領域６５上にはコンタクトプラグ６６が設けられ、コンタクトプラグ６６は、ウェル線ＣＰＷＥＬＬとして機能する配線層６７に接続される。ウェル線ＣＰＷＥＬＬは、ウェル領域５０を介してメモリピラーＭＰに電圧を印加するための配線である。
【0065】
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
【0066】
１．２ 消去動作
まず、消去動作の概要について説明する。
まず、消去動作の概要について説明する。
【0067】
消去動作は、消去電圧印加動作と消去ベリファイ動作とを含む。消去電圧印加動作は、消去対象のメモリセルＭＣに電圧ＶＥＲＡを印加して、メモリセルＭＣの閾値電圧を低下させる動作である。電圧ＶＥＲＡは、例えば読み出し動作で使用される電圧よりも高電圧である。電圧ＶＥＲＡは、配線（例えば、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣや、ビット線６１）を介してメモリセルＭＣに印加される。消去ベリファイ動作は、メモリセルＭＣの閾値電圧が目標電圧より低いか否かを判定する動作である。以下、メモリセルＭＣの閾値電圧が目標電圧未満の場合に、「消去ベリファイ動作をパスした」と表記する。他方で、メモリセルＭＣの閾値電圧が目標電圧以上の場合に、「消去ベリファイ動作をフェイルした」と表記する。消去電圧印加動作は、典型的にはブロックＢＬＫ単位で実行される。消去ベリファイ動作は、ストリングユニットＳＵ単位で実行される。
【0068】
メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０に、消去電圧印加動作と消去ベリファイ動作とを別々に命令し得る。例えば、消去電圧印加動作と消去ベリファイ動作との間に書き込み動作または読み出し動作等の別の動作が実行されてもよい。また、例えば、消去電圧印加動作において選択されるブロックＢＬＫと、消去ベリファイ動作において選択されるブロックＢＬＫ（ストリングユニットＳＵ）とが異なっていてもよい。
【0069】
消去動作では、メモリセルＭＣの閾値電圧が目標電圧より低くなるまで、消去電圧印加動作と消去ベリファイ動作との組み合わせ（以下、「消去ループ」と表記する）が繰り返し実行される。消去ループを繰り返す毎に、消去電圧印加動作における電圧ＶＥＲＡの設定値はステップアップされる。例えば、電圧ＶＥＲＡの設定値は、電圧ｄＶＥＲＡずつステップアップされる。このように電圧ＶＥＲＡを段階的に最終的な設定値まで上げることにより、電圧ＶＥＲＡを一気に最終的な設定値まで上げる場合と比べて、消去動作のストレスを低減できる。なお、消去ループにおいて、消去ベリファイ動作は省略されてもよい。
【0070】
【0071】
図６に示すように、１回目の消去ループ（以下、「第１ループ」とも表記する）において、シーケンサ３６は、消去電圧印加動作を実行する。消去電圧印加動作が実行された後、シーケンサ３６は、消去ベリファイ動作Ｅｖｆｙをスキップする（消去ベリファイ動作を実行しない）。１回目の消去ループにおける電圧ＶＥＲＡの設定値は、２回目以降の消去ループにおける電圧ＶＥＲＡの設定値よりも低い。このため、１回目の消去ループでは、２回目以降の消去ループと比べて、メモリセルＭＣの閾値電圧が目標電圧未満に低下する可能性は低い。すなわち、１回目の消去ループでは、２回目以降の消去ループと比べて、消去ベリファイ動作をパスする可能性が低い。このため、１回目の消去ループでは、消去ベリファイ動作をスキップすることが可能である。このように消去ベリファイ動作をスキップすることにより、消去動作にかかる全体の時間の増加を抑制できる。なお、１回目の消去ループにおいて、シーケンサ３６は、消去ベリファイ動作を実行してもよい。
【0072】
次に、２回目の消去ループ（以下、「第２ループ」とも表記する）において、シーケンサ３６は、消去電圧印加動作を実行する。電圧ＶＥＲＡの設定値は、１回目の消去ループの消去電圧印加動作における電圧ＶＥＲＡの設定値からステップアップされる。消去電圧印加動作が実行された後、シーケンサ３６は、消去ベリファイ動作Ｅｖｆｙを実行する。
【0073】
３回目の消去ループ（以下、「第３ループ」とも表記する）以降は、２回目の消去ループと同様である。
【0074】
次に、消去動作の詳細について説明する。
【0075】
（タイミングチャート）
図７は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図７の例では、ｉ回目（ｉは１以上の整数）の消去ループにおける消去電圧印加動作の一例を示している。
図７は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図７の例では、ｉ回目（ｉは１以上の整数）の消去ループにおける消去電圧印加動作の一例を示している。
【0076】
本実施形態では、消去電圧印加動作実行前において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧は、電圧ＶＳＳ（０Ｖ）である。
【0077】
消去動作において、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ１をＮＡＮＤ型フラッシュメモリ３０に送信する。コマンドセットＣＳ１は、例えば、コマンド“６０ｈ”、アドレス“ＡＤＤ”、及びコマンド“Ｄ０ｈ”を含むコマンドとアドレスのセットである。コマンド“６０ｈ”は、アドレスＡＤＤに基づいてブロックＢＬＫ等を選択するコマンドである。コマンド“Ｄ０ｈ”は、アドレスＡＤＤに基づいて消去動作の実行を指示するコマンドである。
【0078】
図７に示すように、ＮＡＮＤ型フラッシュメモリ３０は、メモリコントローラ１０からコマンドセットＣＳ１を受信する。時刻ｔ１において、メモリコントローラ１０からコマンドセットＣＳ１を受信すると、シーケンサ３６は、レディ／ビジー信号ＲＢｎを、ＨレベルからＬレベルに遷移させる。また、シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0079】
消去電圧印加動作は、例えば、セットアップ期間ｐＥＳ、消去実行期間ｐＥＷ、及びリカバリ期間ｐＥＲを含む。
【0080】
セットアップ期間ｐＥＳは、消去電圧印加動作のセットアップが行われる期間である。セットアップ期間ｐＥＳは更に、第１セットアップ期間ｐＥＳ１及び第２セットアップ期間ｐＥＳ２を含む。第１セットアップ期間ｐＥＳ１は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が立ち上げられる（昇圧される）期間である。第２セットアップ期間ｐＥＳ２は、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧が立ち上げられる（昇圧される）期間である。
【0081】
消去実行期間ｐＥＷは、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧が電圧ＶＥＲＡまで立ち上げられ（昇圧が完了し）、メモリセルＭＣの閾値電圧が下がる期間である。例えば、ｉ回目の消去ループにおいて、タイマー回路４０は、例えば、電圧ＶＥＲＡが印加されている時間を計測するとともに、一定の時間毎にカウント値をカウントアップする。カウント値が予め決められた設定値（例えば、１０）になると、タイマー回路４０は、計測及びカウントアップを終了する。電圧ＶＥＲＡの印加は、カウント値が１０になるまで、すなわち、長さが等しい１０個の期間（以下、「第１期間」、「第２期間」、…、「第１０期間」と表記する）が経過するまで行われる。第１期間から第１０期間までの期間の総和は、例えば、メモリセルＭＣの閾値電圧が十分低くなったと推測できる時間である。なお、メモリセルＭＣの閾値電圧が十分低くなったと推測できれば良く、カウント値の設定値、すなわち、電圧ＶＥＲＡが印加される期間の数は、１０に限定されない。
【0082】
リカバリ期間ｐＥＲは、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が立ち下げられる（降圧される）期間である。
【0083】
（セットアップ期間ｐＥＳ）
セットアップ期間ｐＥＳは、時刻ｔ１からｔ３までの期間に対応する。第１セットアップ期間ｐＥＳ１は、時刻ｔ１からｔ２までの期間に対応する。第２セットアップ期間ｐＥＳ２は、時刻ｔ２からｔ３までの期間に対応する。
セットアップ期間ｐＥＳは、時刻ｔ１からｔ３までの期間に対応する。第１セットアップ期間ｐＥＳ１は、時刻ｔ１からｔ２までの期間に対応する。第２セットアップ期間ｐＥＳ２は、時刻ｔ２からｔ３までの期間に対応する。
【0084】
時刻ｔ１において、ロウデコーダモジュール３８は、選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＥＲＡ＿ＳＧ１を印加し、ワード線ＷＬに電圧ＶＥＲＡ＿ＷＬを印加する。電圧ＶＥＲＡ＿ＳＧ１は、電圧ＶＳＳよりも高く、電圧ＶＣＣよりも低い電圧である。電圧ＶＥＲＡ＿ＷＬは、電圧ＶＳＳよりも高く、電圧ＶＥＲＡ＿ＳＧ１よりも低い電圧である。電圧ＶＥＲＡ＿ＳＧ１は、例えば、２Ｖ程度である。電圧ＶＥＲＡ＿ＷＬは、例えば、０．５Ｖである。電圧ＶＥＲＡ＿ＳＧ１の印加により、選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧は上昇する。電圧ＶＥＲＡ＿ＷＬの印加により、ワード線ＷＬの電圧は上昇する。
【0085】
時刻ｔ２において、選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧は、電圧ＶＥＲＡ＿ＳＧ１となる。ワード線ＷＬの電圧は、電圧ＶＥＲＡ＿ＷＬとなる。時刻ｔ２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡは、電圧ＶＣＣよりも高い電圧である。電圧ＶＥＲＡの最終的な設定値は、例えば、２０Ｖである。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。また、選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧もカップリングによって上昇する。なお、選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧は、ロウデコーダモジュール３８が選択ゲート線ＳＧＤ及びＳＧＳに後述する電圧ＶＥＲＡ＿ＳＧ２を印加することによって上昇されてもよい。
【0086】
（消去実行期間ｐＥＷ）
消去実行期間ｐＥＷは、時刻ｔ３からｔ４までの期間に対応する。
消去実行期間ｐＥＷは、時刻ｔ３からｔ４までの期間に対応する。
【0087】
時刻ｔ３において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、電圧ＶＥＲＡとなる。選択ゲート線ＳＧＤ及びＳＧＳの各々の電圧は、電圧ＶＥＲＡ＿ＳＧ２となる。電圧ＶＥＲＡ＿ＳＧ２は、電圧ＶＥＲＡ＿ＳＧ１よりも高く、電圧ＶＥＲＡよりも低い電圧である。電圧ＶＥＲＡ＿ＳＧ２は、例えば、電圧ＶＥＲＡ－１０Ｖ以上電圧ＶＥＲＡ－５Ｖ以下の電圧である。時刻ｔ３からｔ４までの期間（第１期間から第１０期間までの間）、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬには電圧ＶＥＲＡが印加される。選択ゲート線ＳＧＤ及びＳＧＳには電圧ＶＥＲＡ＿ＳＧ２が印加される。ワード線ＷＬには電圧ＶＥＲＡ＿ＷＬが印加される。これにより、メモリセルＭＣの閾値電圧が下がる。
【0088】
消去実行期間ｐＥＷが開始されると、シーケンサ３６は、タイマー回路４０に、ウェル線ＣＰＷＥＬＬに電圧ＶＥＲＡが印加されている時間（以下、「電圧ＶＥＲＡ印加時間」とも表記する）の計測を指示する。タイマー回路４０は、シーケンサ３６から受信した指示に基づいて、電圧ＶＥＲＡ印加時間の計測を開始する。第１０期間が終了すると、リカバリ期間ｐＥＲが開始される。
【0089】
（リカバリ期間ｐＥＲ）
リカバリ期間ｐＥＲは、時刻ｔ４からｔ５までの期間に対応する。
リカバリ期間ｐＥＲは、時刻ｔ４からｔ５までの期間に対応する。
【0090】
時刻ｔ４において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。ロウデコーダモジュール３８は、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬに電圧ＶＳＳを印加する。これにより、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧は、下がる。
【0091】
リカバリ期間ｐＥＲが開始されると、タイマー回路４０は、電圧ＶＥＲＡ印加時間の計測を終了する。タイマー回路４０は、計測した時間（以下、「計測時間」とも表記する）をシーケンサ３６に送信する。シーケンサ３６は、タイマー回路４０から受信した計測時間を印加時間情報Ｉａｔとしてラッチ回路４１に記憶する。
【0092】
時刻ｔ５において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧は、電圧ＶＳＳとなる。これにより、消去電圧印加動作が終了する。
【0093】
１．３ 消去動作（中断の指示を受信した場合）
消去動作中に、メモリコントローラ１０がホスト２から割り込み処理（例えば、書き込み動作または読み出し動作等）の要求を受信した場合、メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０に消去動作の中断の指示を送信する。以下では、まず、消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の概要について説明する。
消去動作中に、メモリコントローラ１０がホスト２から割り込み処理（例えば、書き込み動作または読み出し動作等）の要求を受信した場合、メモリコントローラ１０は、ＮＡＮＤ型フラッシュメモリ３０に消去動作の中断の指示を送信する。以下では、まず、消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の概要について説明する。
【0094】
消去動作中に、メモリコントローラ１０から、例えば、コマンド“ＦＦｈ”を受信した場合、シーケンサ３６は、消去動作を中断する。コマンド“ＦＦｈ”は、処理中の動作の中断をＮＡＮＤ型フラッシュメモリ３０に指示するコマンドである。消去動作の中断後、シーケンサ３６は、割り込み処理を開始する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する。再開時の動作は、消去動作におけるどの期間に中断の指示を受信したか（コマンド“ＦＦｈ”を受信したタイミング）に基づいて決定される。
【0095】
図８は、消去動作中に中断の指示を受信したタイミングと、消去動作の再開時の動作との関係の一例を説明する図である。消去動作のシーケンスは、図６と同様である。以下、連続して実行される２つの消去電圧印加動作における、先の消去電圧印加動作のセットアップ期間ｐＥＳ、消去実行期間ｐＥＷ、及びリカバリ期間ｐＥＲ、並びに後の消去電圧印加動作のセットアップ期間ｐＥＳ及び消去実行期間ｐＥＷを含む期間を「ベリファイスキップ期間ｐＶＳ」と表記する。本実施形態では、ベリファイスキップ期間ｐＶＳは、第１ループの開始から第２ループの消去実行期間ｐＥＷまでである。なお、ベリファイスキップ期間ｐＶＳは、第３ループ以降に設けられてもよい。また、ベリファイスキップ期間ｐＶＳ以外の消去電圧印加動作のセットアップ期間ｐＥＳ及び消去実行期間ｐＥＷを含む期間を「昇圧期間ｐＳＵ」と表記する。
【0096】
図８に示すように、ベリファイスキップ期間ｐＶＳ中にコマンド“ＦＦｈ”を受信した場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。リカバリ期間ｐＥＲ中または消去ベリファイ動作Ｅｖｆｙ中にコマンド“ＦＦｈ”を受信した場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合、シーケンサ３６は、再開時の動作として消去電圧印加動作または消去ベリファイ動作を実行する。
【0097】
次に、消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
【0098】
（フローチャート）
図９は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図９の例では、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。なお、本実施形態では、以下に示す消去動作がシーケンサ３６によって実行される場合を例に挙げたが、以下に示す消去動作はメモリコントローラ１０によって実行されてもよい。他の実施形態及び変形例についても同様である。
図９は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図９の例では、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。なお、本実施形態では、以下に示す消去動作がシーケンサ３６によって実行される場合を例に挙げたが、以下に示す消去動作はメモリコントローラ１０によって実行されてもよい。他の実施形態及び変形例についても同様である。
【0099】
メモリコントローラ１０からコマンドセットＣＳ１を受信すると、シーケンサ３６は、消去動作を開始する。消去動作開始後、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、消去動作を中断する（Ｓ１００）。
【0100】
次に、シーケンサ３６は、コマンド“ＦＦｈ”を受信したタイミングがベリファイスキップ期間ｐＶＳ中であるか否かを判定する（Ｓ１０１）。
【0101】
ベリファイスキップ期間ｐＶＳ中である場合（Ｓ１０１＿Ｙｅｓ）、シーケンサ３６は、再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。例えば、シーケンサ３６は、再開時の動作が消去電圧印加動作であることを意味する「消去電圧印加動作」、中断時（コマンド“ＦＦｈ”を受信したとき）のウェル線ＣＰＷＥＬＬの電圧、中断時刻、昇圧開始電圧（電圧ＶＥＲＡの設定値）、及び昇圧方法を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。例えば、シーケンサ３６は、ラッチ回路４１から再開時動作情報Ｉａｒを取得し、取得した再開時動作情報Ｉａｒに基づいて、消去電圧印加動作を実行する。
【0102】
他方で、ベリファイスキップ期間ｐＶＳ中でない場合（Ｓ１０１＿Ｎｏ）、シーケンサ３６は、コマンド“ＦＦｈ”を受信したタイミングが昇圧期間ｐＳＵ中であるか否かを判定する（Ｓ１０２）。
【0103】
昇圧期間ｐＳＵ中でない場合（Ｓ１０２＿Ｎｏ）、シーケンサ３６は、再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。昇圧期間ｐＳＵでない場合は、例えば、リカバリ期間ｐＥＲ中または消去ベリファイ動作中である。シーケンサ３６は、例えば、再開時の動作が消去ベリファイ動作であることを意味する「消去ベリファイ動作」を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去ベリファイ動作を実行する。例えば、シーケンサ３６は、ラッチ回路４１から再開時動作情報Ｉａｒを取得し、取得した再開時動作情報Ｉａｒに基づいて、消去ベリファイ動作を実行する。消去ベリファイ動作が終了すると、シーケンサ３６は、消去ベリファイ動作の終了時刻を消去ベリファイ動作情報Ｉｖｆｙとしてラッチ回路４１に記憶する。
【0104】
他方で、昇圧期間ｐＳＵ中である場合（Ｓ１０２＿Ｙｅｓ）、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧（以下、「電圧ＶＥＲＡ１」と表記する）が第１閾値Ｖｔｈ１よりも高いか否かを判定する（Ｓ１０３）。第１閾値Ｖｔｈ１は、電圧ＶＳＳよりも高く、電圧ＶＥＲＡよりも低い電圧である。第１閾値Ｖｔｈ１は、例えば、メモリセルＭＣの閾値電圧を低下させない可能性が比較的高い電圧として、例えば、経験則により決められる。第１閾値Ｖｔｈ１は、例えば、１０Ｖ以上１５Ｖ未満である。
【0105】
電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１よりも高い場合（Ｓ１０３＿Ｙｅｓ）、シーケンサ３６は、再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去ベリファイ動作を実行する。
【0106】
他方で、電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合（Ｓ１０３＿Ｎｏ）、シーケンサ３６は、再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。
【0107】
このように、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１の値に基づいて、中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。コマンド“ＦＦｈ”は、無効にされない。
【0108】
電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合、メモリセルＭＣの閾値電圧は低下しない可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。他方で、電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１よりも高い場合、電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合と比べて、メモリセルＭＣの閾値電圧が低下する可能性が高い。よって、この場合、シーケンサ３６は、再開時に消去ベリファイ動作を実行する。
【0109】
（タイミングチャート）
図１０は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１０は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合を示している。また、図１０において、割り込み処理は、例えば読み出し動作である。なお、図１０では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
図１０は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１０は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合を示している。また、図１０において、割り込み処理は、例えば読み出し動作である。なお、図１０では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0110】
図１０に示すように、時刻ｔ１１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。レディ／ビジー信号ＲＢｎがＬレベルに遷移されると、シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0111】
時刻ｔ１１からｔ１２までの期間の動作は、図７の時刻ｔ１からｔ２までの期間の動作と同様である。
【0112】
時刻ｔ１２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0113】
ここで、時刻ｔ１２からｔ１３までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0114】
時刻ｔ１３において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、セットアップ期間ｐＥＳの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１は、第１閾値Ｖｔｈ１以下である。
【0115】
時刻ｔ１３において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0116】
時刻ｔ１４において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、シーケンサ３６は、レディ／ビジー信号ＲＢｎを、ＬレベルからＨレベルに遷移させる。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0117】
割り込み処理実行後、時刻ｔ１５までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。コマンドセットＣＳ２は、例えば、コマンド“２７ｈ”、コマンド“６０ｈ”、アドレス“ＡＤＤ”、及びコマンド“Ｄ０ｈ”を含むコマンドとアドレスのセットである。コマンド“２７ｈ”は、中断されている動作の再開をＮＡＮＤ型フラッシュメモリ３０に指示するコマンドである。
【0118】
時刻ｔ１５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0119】
時刻ｔ１５からｔ１９までの期間の動作は、図７の時刻ｔ１からｔ５までの期間の動作と同様である。第１０期間が終了すると、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除する。
【0120】
図１１は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の他の一例を示すタイミングチャートである。図１１は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１よりも高い場合を示している。また、図１１において、割り込み処理は、例えば読み出し動作である。なお、図１１では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0121】
図１１に示すように、時刻ｔ２１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。レディ／ビジー信号ＲＢｎがＬレベルに遷移されると、シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0122】
時刻ｔ２１からｔ２４までの期間の動作は、図７の時刻ｔ１からｔ４までの期間の動作と同様である。
【0123】
ここで、時刻ｔ２３からｔ２４までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0124】
時刻ｔ２４において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、タイマー回路４０は、電圧ＶＥＲＡ印加時間の計測を終了する。タイマー回路４０は、計測時間をシーケンサ３６に送信する。シーケンサ３６は、タイマー回路４０から受信した計測時間を印加時間情報Ｉａｔとしてラッチ回路４１に記憶する。また、時刻ｔ２４において、シーケンサ３６は、消去実行期間ｐＥＷの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。図１１では、消去実行期間ｐＥＷの第６期間の途中で処理が終了する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１は、第１閾値Ｖｔｈ１よりも高く、電圧ＶＥＲＡに等しい。
【0125】
時刻ｔ２４からｔ２５までの期間の動作は、図７の時刻ｔ４からｔ５までの期間の動作と同様である。
【0126】
時刻ｔ２５において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0127】
割り込み処理実行後、時刻ｔ２６までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0128】
時刻ｔ２６において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。
【0129】
時刻ｔ２６からｔ２７までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0130】
時刻ｔ２７からｔ２９までの期間の動作は、図７の時刻ｔ１からｔ３までの期間の動作と同様である。
【0131】
時刻ｔ２９からｔ３０までの期間、図７の時刻ｔ３からｔ４までの期間と同様に、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬに電圧ＶＥＲＡが印加される。
【0132】
時刻ｔ２９において、シーケンサ３６は、ラッチ回路４１から印加時間情報Ｉａｔを取得し、取得した印加時間情報Ｉａｔに基づいて、消去実行期間ｐＥＷの処理を実行する。図１１の例では、時刻ｔ２３からｔ２４までの消去実行期間ｐＥＷにおいて第６期間の途中で処理が終了しているため、シーケンサ３６は、第６期間から第１０期間まで消去実行期間ｐＥＷの処理を実行する。すなわち、第６期間から第１０期間までの間、ウェル線ＣＰＷＥＬＬに電圧ＶＥＲＡが印加される。換言すると、消去動作が、消去電圧印加動作において消去実行期間ｐＥＷ中の第６期間で中断された場合、消去動作の再開後、消去電圧印加動作において、消去実行期間ｐＥＷは、第６期間から開始される。第１０期間が終了すると、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除する。なお、第１０期間まで終了していない場合、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除しない。
【0133】
時刻ｔ３０からｔ３１までの期間の動作は、図７の時刻ｔ４からｔ５までの期間の動作と同様である。
【0134】
１．４ 本実施形態に係る効果
第１実施形態によれば、消去動作にかかる時間の増加を抑制できる。
消去動作中に、中断コマンドを受信して消去動作を中断し、消去動作の再開時に消去ベリファイ動作、消去電圧印加動作の順で実行する場合、再開時に消去ベリファイ動作を実行せずに消去電圧印加動作を実行する場合と比べて、再開後に消去実行期間ｐＥＷが開始されるまでの時間が長くなる可能性がある。このため、再開時に消去ベリファイ動作を実行せずに消去電圧印加動作を実行する場合と比べて、消去動作にかかる全体の時間が長くなる可能性がある。
第１実施形態によれば、消去動作にかかる時間の増加を抑制できる。
消去動作中に、中断コマンドを受信して消去動作を中断し、消去動作の再開時に消去ベリファイ動作、消去電圧印加動作の順で実行する場合、再開時に消去ベリファイ動作を実行せずに消去電圧印加動作を実行する場合と比べて、再開後に消去実行期間ｐＥＷが開始されるまでの時間が長くなる可能性がある。このため、再開時に消去ベリファイ動作を実行せずに消去電圧印加動作を実行する場合と比べて、消去動作にかかる全体の時間が長くなる可能性がある。
【0135】
また、消去動作中に、頻繁に中断コマンドを受信して消去動作を中断し、消去動作の再開時に毎回消去ベリファイ動作、消去電圧印加動作の順で実行する場合、消去動作がなかなか進まない可能性がある。特に、セットアップ期間ｐＥＳ中に頻繁に中断コマンドを受信した場合には、消去動作が進まない可能性が高い。
【0136】
これに対し、本実施形態では、シーケンサ３６は、消去電圧印加動作の昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ１に基づいて、消去ベリファイ動作を実行するか否かを制御する。
【0137】
具体的には、電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１（電圧ＶＳＳよりも高く、電圧ＶＥＲＡよりも低い電圧）以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。他方で、電圧ＶＥＲＡ１が第１閾値Ｖｔｈ１よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。このため、消去動作の再開時に毎回消去ベリファイ動作、消去電圧印加動作の順で実行する場合と比べて、再開時に消去ベリファイ動作が実行される回数が減少する。換言すると、再開後に消去実行期間ｐＥＷが開始されるまでの時間を短縮できる。これにより、本実施形態によれば、消去動作の再開時に毎回消去ベリファイ動作、消去電圧印加動作の順で実行する場合と比べて、消去動作にかかる全体の時間の増加を抑制できる。また、本実施形態によれば、消去動作中に、頻繁に中断コマンドを受信して消去動作を中断し、その後消去動作を再開する場合でも、消去動作がなかなか進まない状況を改善できる。そのため、コマンド“ＦＦｈ”を頻繁に受信した場合であっても、コマンド“ＦＦｈ”を無効にしなくて良い。
【0138】
２． 第２実施形態
第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置では、消去動作が第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置では、消去動作が第１実施形態と異なる。以下の説明では、第１実施形態と異なる点を中心に説明する。
【0139】
２．１ 消去動作（中断の指示を受信した場合）
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
【0140】
（フローチャート）
図１２は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１２は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１２では、第１実施形態で示した図９のステップＳ１０３をステップＳ１０７に置き換え、ステップＳ１０８及びＳ１０９を追加している。
図１２は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１２は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１２では、第１実施形態で示した図９のステップＳ１０３をステップＳ１０７に置き換え、ステップＳ１０８及びＳ１０９を追加している。
【0141】
昇圧期間ｐＳＵ中である場合（Ｓ１０２＿Ｙｅｓ）、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧（以下、「電圧ＶＥＲＡ２」と表記する）が第２閾値Ｖｔｈ２よりも高いか否かを判定する（Ｓ１０７）。第２閾値Ｖｔｈ２は、第１閾値Ｖｔｈ１よりも高く、電圧ＶＥＲＡよりも低い電圧である。第２閾値Ｖｔｈ２は、例えば、メモリセルＭＣの閾値電圧を目標電圧よりも低下させる可能性が比較的高い電圧として、例えば、経験則により決められる。第２閾値Ｖｔｈ２は、例えば、１５Ｖ以上電圧ＶＥＲＡ未満である。
【0142】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合（Ｓ１０７＿Ｙｅｓ）、シーケンサ３６は、再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。例えば、シーケンサ３６は、再開時の動作が消去ベリファイ動作であることを意味する「消去ベリファイ動作」を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去ベリファイ動作を実行する。
【0143】
他方で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合（Ｓ１０７＿Ｎｏ）、シーケンサ３６は、１つの消去ループ内で、今回の中断（以下、「第１中断処理」とも表記する）よりも前に電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作を中断したか否かを判定する（Ｓ１０８）。例えば、シーケンサ３６は、ラッチ回路４１に記憶されている再開時動作情報Ｉａｒの中断時のウェル線ＣＰＷＥＬＬの電圧が第２閾値Ｖｔｈ２以下であるか否かを判定する。再開時動作情報Ｉａｒの中断時のウェル線ＣＰＷＥＬＬの電圧が第２閾値Ｖｔｈ２以下である場合、シーケンサ３６は、１つの消去ループ内で、今回の中断（第１中断処理）よりも前であり、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下であるときに消去動作の中断（以下、「第２中断処理」とも表記する）を実行したと判定する。再開時動作情報Ｉａｒの中断時のウェル線ＣＰＷＥＬＬの電圧が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、１つの消去ループ内で、今回の中断前であり、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下であるときに消去動作の中断（第２中断処理）を実行していないと判定する。
【0144】
１つの消去ループ内で、今回の中断よりも前に電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作を中断していない場合（Ｓ１０８＿Ｎｏ）、シーケンサ３６は、今回の再開時（第１中断処理で中断された消去動作の再開時）の動作として消去電圧印加動作を予約する（Ｓ１０４）。例えば、シーケンサ３６は、再開時の動作が消去電圧印加動作であることを意味する「消去電圧印加動作」、中断時のウェル線ＣＰＷＥＬＬの電圧（電圧ＶＥＲＡ２）、中断時刻、昇圧開始電圧（電圧ＶＥＲＡの設定値）、及び昇圧方法を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。
【0145】
他方で、１つの消去ループ内で、今回の中断よりも前に電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作を中断している場合（Ｓ１０８＿Ｙｅｓ）、シーケンサ３６は、前回の再開時（第２中断処理で中断された消去動作の再開時）に消去ベリファイ動作を実行したか否かを判定する（Ｓ１０９）。例えば、シーケンサ３６は、ラッチ回路４１から再開時動作情報Ｉａｒを取得し、取得した再開時動作情報Ｉａｒに基づいて、前回の再開時に消去ベリファイ動作を実行したか否かを判定する。
【0146】
前回の再開時に消去ベリファイ動作を実行した場合（Ｓ１０９＿Ｙｅｓ）、シーケンサ３６は、今回の再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。
【0147】
他方で、前回の再開時に消去ベリファイ動作を実行していない場合（Ｓ１０９＿Ｎｏ）、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。換言すると、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合が２回繰り返され、消去ベリファイ動作が実行されていないと、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去ベリファイ動作を実行する。
【0148】
このように、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２の値、及び１つの消去ループ内で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で中断された回数に基づいて、中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。コマンド“ＦＦｈ”は、無効にされない。
【0149】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去ベリファイ動作を実行する。
【0150】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合と比べて、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性は低い。しかし、１つの消去ループ内で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作が２回連続で中断された場合、前回の中断後の再開時に消去ベリファイ動作が実行されないと、前回の中断後の再開時の消去電圧印加動作でメモリセルＭＣの閾値電圧が目標電圧よりも低くなったとしても、これを検出できない可能性がある。この場合、メモリセルＭＣの閾値電圧が低下し過ぎる可能性がある。よって、１つの消去ループ内で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。１つの消去ループ内で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作が２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されている場合、シーケンサ３６は、今回の再開時に消去電圧印加動作を実行する。１つの消去ループ内で、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下で消去動作が２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されていない場合、シーケンサ３６は、今回の再開時に消去ベリファイ動作を実行する。
【0151】
なお、ウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合、１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下であるときに消去動作を中断する第２中断処理をｐ回（ｐは２以上の整数）実行している場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行してもよい。１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下であるときに第２中断処理をｐ回実行していない場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作を実行してもよい。
【0152】
（タイミングチャート）
図１３は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１３は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合を示している。また、図１３において、割り込み処理は、例えば読み出し動作である。なお、図１３では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
図１３は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１３は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合を示している。また、図１３において、割り込み処理は、例えば読み出し動作である。なお、図１３では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0153】
図１３に示すように、時刻ｔ４１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0154】
時刻ｔ４１からｔ４２までの期間の動作は、図７の時刻ｔ１からｔ２までの期間の動作と同様である。
【0155】
時刻ｔ４２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0156】
ここで、時刻ｔ４２からｔ４３までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0157】
時刻ｔ４３において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、セットアップ期間ｐＥＳの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２は、第２閾値Ｖｔｈ２以下である。
【0158】
時刻ｔ４３において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0159】
時刻ｔ４４において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0160】
割り込み処理実行後、時刻ｔ４５までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0161】
時刻ｔ４５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0162】
時刻ｔ４５からｔ４９までの期間の動作は、図７の時刻ｔ１からｔ５までの期間の動作と同様である。第１０期間が終了すると、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除する。
【0163】
図１４は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の他の一例を示すタイミングチャートである。図１４は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合を示している。また、図１４において、割り込み処理は、例えば読み出し動作である。なお、図１４では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0164】
図１４に示すように、時刻ｔ５１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。レディ／ビジー信号ＲＢｎがＬレベルに遷移されると、シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0165】
時刻ｔ５１からｔ５４までの期間の動作は、図１１の時刻ｔ２１からｔ２４までの期間の動作と同様である。
【0166】
ここで、時刻ｔ５３からｔ５４までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0167】
時刻ｔ５４において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、消去実行期間ｐＥＷの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２は、第２閾値Ｖｔｈ２よりも高く、電圧ＶＥＲＡに等しい。
【0168】
時刻ｔ５４からｔ５５までの期間の動作は、図７の時刻ｔ４からｔ５までの期間の動作と同様である。
【0169】
時刻ｔ５５において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0170】
割り込み処理実行後、時刻ｔ５６までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0171】
時刻ｔ５６において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。
【0172】
時刻ｔ５６からｔ５７までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0173】
時刻ｔ５７からｔ６１までの期間の動作は、図１１の時刻ｔ２７からｔ３１までの期間の動作と同様である。第１０期間が終了後すると、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除する。
【0174】
図１５は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の他の一例を示すタイミングチャートである。図１５は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、ある昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信して消去動作を中断し、消去動作再開後の昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合を示している。また、図１５において、割り込み処理は、例えば読み出し動作である。なお、図１５では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0175】
図１５に示すように、時刻ｔ７１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0176】
時刻ｔ７１からｔ７２までの期間の動作は、図７の時刻ｔ１からｔ２までの期間の動作と同様である。
【0177】
時刻ｔ７２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0178】
ここで、時刻ｔ７２からｔ７３までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0179】
時刻ｔ７３において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、セットアップ期間ｐＥＳの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（以下、「電圧ＶＥＲＡ２ａ」とも表記する）は、第２閾値Ｖｔｈ２以下である。
【0180】
時刻ｔ７３において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0181】
時刻ｔ７４において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0182】
割り込み処理実行後、時刻ｔ７５までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0183】
時刻ｔ７５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（ＶＥＲＡ２ａ）が第２閾値Ｖｔｈ２以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0184】
時刻ｔ７５からｔ７６までの期間の動作は、図７の時刻ｔ１からｔ２までの期間の動作と同様である。
【0185】
時刻ｔ７６において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0186】
ここで、時刻ｔ７６からｔ７７までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0187】
時刻ｔ７７において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、セットアップｐＥＳの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（以下、「電圧ＶＥＲＡ２ｂ」とも表記する）は、第２閾値Ｖｔｈ２以下である。
【0188】
時刻ｔ７７において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0189】
時刻ｔ７８において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0190】
割り込み処理実行後、時刻ｔ７９までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0191】
時刻ｔ７９において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。なお、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合が３回以上繰り返されたときに、再開時の動作として消去ベリファイ動作を実行してもよい。
【0192】
時刻ｔ７９からｔ８０までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0193】
時刻ｔ８０からｔ８４までの期間の動作は、図７の時刻ｔ１からｔ５までの期間の動作と同様である。第１０期間が終了すると、シーケンサ３６は、例えばラッチ回路４１から再開時動作情報Ｉａｒ及び印加時間情報Ｉａｔを削除する。
【0194】
２．２ 本実施形態に係る効果
第２実施形態によれば、第１実施形態と同様の効果を奏する。
第２実施形態によれば、第１実施形態と同様の効果を奏する。
【0195】
また、本実施形態では、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２（第１閾値Ｖｔｈ１よりも高く、電圧ＶＥＲＡよりも低い電圧）以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下であっても、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。このため、本実施形態によれば、メモリセルＭＣの閾値電圧が低下し過ぎるのを抑制できる。
【0196】
３． 第３実施形態
第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置では、消去動作が第２実施形態と異なる。以下の説明では、第２実施形態と異なる点を中心に説明する。
第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置では、消去動作が第２実施形態と異なる。以下の説明では、第２実施形態と異なる点を中心に説明する。
【0197】
３．１ 消去動作（中断の指示を受信した場合）
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
【0198】
（フローチャート）
図１６は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１６は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１６では、第２実施形態で示した図１２のステップＳ１０８及びＳ１０９をステップＳ１１０～Ｓ１１２に置き換えている。
図１６は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１６は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１６では、第２実施形態で示した図１２のステップＳ１０８及びＳ１０９をステップＳ１１０～Ｓ１１２に置き換えている。
【0199】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合（Ｓ１０７＿Ｎｏ）、シーケンサ３６は、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高いか否かを判定する（Ｓ１１０）。第１閾値Ｖｔｈ１は、第１実施形態で示した第１閾値Ｖｔｈ１と同様の値である。第２閾値Ｖｔｈ２は、第２実施形態で示した第２閾値Ｖｔｈ２と同様の値である。
【0200】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１以下である高い場合（Ｓ１１０＿Ｎｏ）、シーケンサ３６は、再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。
【0201】
他方で、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高い場合（Ｓ１１０＿Ｙｅｓ）、シーケンサ３６は、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２を満たす電圧ＶＥＲＡ２で消去動作が２回連続で中断されたか否かを判定する（Ｓ１１１）。判定方法は、例えば、第２実施形態と同様である。
【0202】
１つの消去ループ内で、消去動作が２回連続で中断されていない場合（Ｓ１１１＿Ｎｏ）、シーケンサ３６は、再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。
【0203】
他方で、１つの消去ループ内で、消去動作が２回連続で中断された場合（Ｓ１１１＿Ｙｅｓ）、シーケンサ３６は、前回の中断（第２中断処理）から今回の中断（第１中断処理）までに消去ベリファイ動作を実行したか否かを判定する（Ｓ１１２）。例えば、シーケンサ３６は、ラッチ回路４１に記憶されている消去ベリファイ動作情報Ｉｖｆｙの終了時刻が、ラッチ回路４１に記憶されている再開時動作情報Ｉａｒの中断時刻と、現在時刻との間にあるか否かを判定する。消去ベリファイ動作情報Ｉｖｆｙの終了時刻が再開時動作情報Ｉａｒの中断時刻と現在時刻との間にある場合、シーケンサ３６は、前回の中断から今回の中断までに消去ベリファイ動作を実行したと判定する。消去ベリファイ動作情報Ｉｖｆｙの終了時刻が再開時動作情報Ｉａｒの中断時刻と現在時刻との間にない場合、シーケンサ３６は、前回の中断から今回の中断までに消去ベリファイ動作を実行していないと判定する。
【0204】
前回の中断から今回の中断までに消去ベリファイ動作を実行している場合（Ｓ１１２＿Ｙｅｓ）、シーケンサ３６は、再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。
【0205】
他方で、前回の中断から今回の中断までに消去ベリファイ動作を実行していない場合（Ｓ１１２＿Ｎｏ）、シーケンサ３６は、再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。
【0206】
このように、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２の値、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２を満たす電圧ＶＥＲＡ２で中断された回数、及び前回の中断から今回の中断までに消去ベリファイ動作が実行されたか否かに基づいて、中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。コマンド“ＦＦｈ”は、無効にされない。
【0207】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去ベリファイ動作を実行する。
【0208】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合と比べて、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性は低い。しかし、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断された場合、前回の中断から今回の中断までに消去ベリファイ動作が実行されないと、前回の中断後の再開時の消去電圧印加動作でメモリセルＭＣの閾値電圧が目標電圧よりも低くなったとしても、これを検出できない可能性がある。この場合、メモリセルＭＣの閾値電圧が低下し過ぎる可能性がある。よって、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断から今回の中断までに消去ベリファイ動作が実行されている場合、シーケンサ３６は、今回の再開時に消去電圧印加動作を実行する。１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断から今回の中断までに消去ベリファイ動作が実行されていない場合、シーケンサ３６は、今回の再開時に消去ベリファイ動作を実行する。
【0209】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１以下である場合、メモリセルＭＣの閾値電圧は低下しない可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。
【0210】
なお、ウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であるときに消去動作を中断する第２中断処理をｐ回（ｐは２以上の整数）実行している場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行してもよい。１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であるときに第２中断処理をｐ回実行していない場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作を実行してもよい。
【0211】
（タイミングチャート）
図１７は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１７は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合が２回繰り返される場合を示している。また、図１７において、割り込み処理は、例えば読み出し動作である。なお、図１７では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
図１７は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図１７は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合が２回繰り返される場合を示している。また、図１７において、割り込み処理は、例えば読み出し動作である。なお、図１７では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0212】
図１７に示すように、時刻ｔ９１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0213】
時刻ｔ９１からｔ９２までの期間の動作は、図１３の時刻ｔ４１からｔ４２までの期間の動作と同様である。
【0214】
時刻ｔ９２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0215】
ここで、時刻ｔ９２からｔ９３までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0216】
時刻ｔ９３において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、セットアップ期間ｐＥＳの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（電圧ＶＥＲＡ２ａ）は、第２閾値Ｖｔｈ２よりも高い。
【0217】
時刻ｔ９３において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0218】
時刻ｔ９４において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0219】
割り込み処理実行後、時刻ｔ９５までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0220】
時刻ｔ９５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。
【0221】
時刻ｔ９５からｔ９６までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0222】
時刻ｔ９６からｔ１０１までの期間の動作は、時刻ｔ９１からｔ９６までの期間の動作と同様である。
【0223】
図１８は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の他の一例を示すタイミングチャートである。図１８は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合が４回繰り返される場合を示している。また、図１８において、割り込み処理は、例えば読み出し動作である。なお、図１８では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0224】
図１８に示すように、時刻ｔ１１１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。レディ／ビジー信号ＲＢｎがＬレベルに遷移されると、シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0225】
時刻ｔ１１１からｔ１１２までの期間の動作は、図１７の時刻ｔ９１からｔ９２までの期間の動作と同様である。
【0226】
時刻ｔ１１２において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＥＲＡを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＥＲＡを印加する。電圧ＶＥＲＡの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、上昇する。
【0227】
ここで、時刻ｔ１１２からｔ１１３までの期間に、例えば、メモリコントローラ１０がホスト２から読み出し動作の割り込み処理の要求を受信したとする。この場合、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンド“ＦＦｈ”をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0228】
時刻ｔ１１３において（昇圧期間ｐＳＵ中）、メモリコントローラ１０からコマンド“ＦＦｈ”を受信すると、シーケンサ３６は、消去実行期間ｐＥＷの処理を終了し、リカバリ期間ｐＥＲの処理を開始する。このときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（ＶＥＲＡ２ａ）は、第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である。
【0229】
時刻ｔ１１３において、ドライバモジュール３７は、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣに電圧ＶＳＳを印加する。センスアンプモジュール３９は、ビット線ＢＬに電圧ＶＳＳを印加する。電圧ＶＳＳの印加により、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、及びビット線ＢＬの各々の電圧は、下がる。
【0230】
時刻ｔ１１４において、ウェル線ＣＰＷＥＬＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧が電圧ＶＳＳに降圧されると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。これにより、消去電圧印加動作が中断され、割り込み処理が実行される。
【0231】
割り込み処理実行後、時刻ｔ１１５までの期間に、メモリコントローラ１０は、信号ＤＱとして、例えば、コマンドセットＣＳ２をＮＡＮＤ型フラッシュメモリ３０に送信する。
【0232】
時刻ｔ１１５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（電圧ＶＥＲＡ２ａ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0233】
時刻ｔ１１５からｔ１１９までの期間の動作は、時刻ｔ１１１からｔ１１５までの期間の動作と同様である。
【0234】
時刻ｔ１１９において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（電圧ＶＥＲＡ２ｂ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断以降消去ベリファイ動作が実行されていない場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。
【0235】
時刻ｔ１１９からｔ１２０までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0236】
時刻ｔ１２０からｔ１２４までの期間の動作は、時刻ｔ１１１からｔ１１５までの期間の動作と同様である。
【0237】
時刻ｔ１２４において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（電圧ＶＥＲＡ２ｃ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断以降消去ベリファイ動作が実行された場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0238】
時刻ｔ１２４からｔ１２８までの期間の動作は、時刻ｔ１１１からｔ１１５までの期間の動作と同様である。
【0239】
時刻ｔ１２８において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（電圧ＶＥＲＡ２ｄ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断以降消去ベリファイ動作が実行されていない場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。
【0240】
時刻ｔ１２８からｔ１２９までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。
【0241】
３．２ 本実施形態に係る効果
第３実施形態によれば、第１実施形態と同様の効果を奏する。
第３実施形態によれば、第１実施形態と同様の効果を奏する。
【0242】
また、本実施形態では、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１（第２閾値Ｖｔｈ２よりも低い電圧）以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、以下の動作が実行される。１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断から今回の中断までに消去ベリファイ動作が実行されている場合、シーケンサ３６は、今回の再開時に消去電圧印加動作を実行する。１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断から今回の中断までに消去ベリファイ動作が実行されていない場合、シーケンサ３６は、今回の再開時に消去ベリファイ動作を実行する。このため、本実施形態によれば、消去ベリファイ動作の回数を抑制しつつメモリセルＭＣの閾値電圧が低下し過ぎるのを抑制できる。
【0243】
３．３ 第１変形例
第３実施形態の第１変形例に係る半導体記憶装置について説明する。第３実施形態の第１変形例に係る半導体記憶装置では、消去動作が第３実施形態と異なる。以下の説明では、第３実施形態と異なる点を中心に説明する。
第３実施形態の第１変形例に係る半導体記憶装置について説明する。第３実施形態の第１変形例に係る半導体記憶装置では、消去動作が第３実施形態と異なる。以下の説明では、第３実施形態と異なる点を中心に説明する。
【0244】
３．３．１ 消去動作（中断の指示を受信した場合）
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
【0245】
（フローチャート）
図１９は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１９は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１９では、第３実施形態で示した図１６のステップＳ１１１及びＳ１１２を、第２実施形態で示した図１２のステップＳ１０８及び１０９に置き換えている。
図１９は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図１９は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図１９では、第３実施形態で示した図１６のステップＳ１１１及びＳ１１２を、第２実施形態で示した図１２のステップＳ１０８及び１０９に置き換えている。
【0246】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２以下である場合（Ｓ１０７＿Ｎｏ）、シーケンサ３６は、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高いか否かを判定する（Ｓ１１０）。
【0247】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高い場合（Ｓ１１０＿Ｙｅｓ）、シーケンサ３６は、１つの消去ループ内で、今回の中断よりも前に電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作を中断したか否かを判定する（Ｓ１０８）。判定方法は、例えば、第２実施形態と同様である。
【0248】
１つの消去ループ内で、今回の中断よりも前に電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作を中断していない場合（Ｓ１０８＿Ｎｏ）、シーケンサ３６は、今回の再開時（第１中断処理で中断された消去動作の再開時）の動作として消去電圧印加動作を予約する（Ｓ１０４）。
【0249】
他方で、１つの消去ループ内で、今回の中断よりも前に電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作を中断している場合（Ｓ１０８＿Ｙｅｓ）、シーケンサ３６は、前回の再開時（第２中断処理で中断された消去動作の再開時）に消去ベリファイ動作を実行したか否かを判定する（Ｓ１０９）。
【0250】
前回の再開時に消去ベリファイ動作を実行した場合（Ｓ１０９＿Ｙｅｓ）、シーケンサ３６は、今回の再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。
【0251】
他方で、前回の再開時に消去ベリファイ動作を実行していない場合（Ｓ１０９＿Ｎｏ）、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。換言すると、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２である場合が２回繰り返され、消去ベリファイ動作が実行されていないと、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する。
【0252】
このように、シーケンサ３６は、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２の値、及び１つの消去ループ内で、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で中断された回数に基づいて、中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。コマンド“ＦＦｈ”は、無効にされない。
【0253】
電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去ベリファイ動作を実行する。
【0254】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合と比べて、メモリセルＭＣの閾値電圧が目標電圧よりも低下する可能性は低い。しかし、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断された場合、前回の中断から今回の中断までに消去ベリファイ動作が実行されないと、前回の中断後の再開時の消去電圧印加動作でメモリセルＭＣの閾値電圧が目標電圧よりも低くなったとしても、これを検出できない可能性がある。この場合、メモリセルＭＣの閾値電圧が低下し過ぎる可能性がある。よって、１つの消去ループ内で、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。１つの消去ループ内で、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されている場合、シーケンサ３６は、今回の再開時に消去電圧印加動作を実行する。１つの消去ループ内で、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されていない場合、シーケンサ３６は、今回の再開時に消去ベリファイ動作を実行する。
【0255】
電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１以下である場合、メモリセルＭＣの閾値電圧は低下しない可能性が比較的高い。よって、この場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。
【0256】
なお、ウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であるときに消去動作を中断する第２中断処理をｐ回（ｐは２以上の整数）実行している場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行してもよい。１つの消去ループ内で、第１中断処理よりも前であり、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であるときに第２中断処理をｐ回実行していない場合に、第１中断処理で中断された消去動作の再開時に消去電圧印加動作を実行してもよい。
【0257】
（タイミングチャート）
図２０は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図２０は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合を示している。また、図２０において、割り込み処理は、例えば読み出し動作である。なお、図２０では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
図２０は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートである。図２０は、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信し、コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合を示している。また、図２０において、割り込み処理は、例えば読み出し動作である。なお、図２０では、ソース線ＣＥＬＳＲＣ、ビット線ＢＬ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬの各々の電圧を省略している。ソース線ＣＥＬＳＲＣ及びビット線ＢＬの波形は、図７に示したとおり、ウェル線ＣＰＷＥＬＬの波形と実質的に同一である。
【0258】
図２０に示すように、時刻ｔ１３１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0259】
時刻ｔ１３１からｔ１３５までの期間の動作は、図１８の時刻ｔ１１１からｔ１１５までの期間の動作と同様である。
【0260】
時刻ｔ１３５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（ＶＥＲＡ２ａ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0261】
時刻ｔ１３５からｔ１３９までの期間の動作は、図１３の時刻ｔ４５からｔ４９までの期間の動作と同様である。
【0262】
時刻ｔ１３９からｔ１４０までの期間、シーケンサ３６は、消去ベリファイ動作を実行する。消去ベリファイ動作が終了すると、レディ／ビジー信号ＲＢｎは、ＬレベルからＨレベルに遷移される。
【0263】
時刻ｔ１４１において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ１を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ１に基づいて消去電圧印加動作を開始する。
【0264】
時刻ｔ１４１からｔ１４５までの期間の動作は、時刻ｔ１３１からｔ１３５までの期間の動作と同様である。
【0265】
時刻ｔ１４５において、シーケンサ３６がメモリコントローラ１０からコマンドセットＣＳ２を受信すると、レディ／ビジー信号ＲＢｎは、ＨレベルからＬレベルに遷移される。シーケンサ３６は、受信したコマンドセットＣＳ２に基づいて消去動作を再開する。コマンド“ＦＦｈ”を受信したときのウェル線ＣＰＷＥＬＬの電圧ＶＥＲＡ２（ＶＥＲＡ２ｃ）が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であり、１つの消去ループ内で、第１閾値Ｖｔｈ１＜電圧ＶＥＲＡ２≦第２閾値Ｖｔｈ２で消去動作が２回連続で中断されていない場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。
【0266】
３．３．２ 本変形例に係る効果
本変形例によれば、第１実施形態と同様の効果を奏する。
本変形例によれば、第１実施形態と同様の効果を奏する。
【0267】
また、本変形例では、電圧ＶＥＲＡ２が第２閾値Ｖｔｈ２よりも高い場合、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１（第２閾値Ｖｔｈ２よりも低い電圧）以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合、シーケンサ３６は、再開時の動作として消去電圧印加動作を実行する。電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下であっても、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、電圧ＶＥＲＡ２が第１閾値Ｖｔｈ１よりも高く、第２閾値Ｖｔｈ２以下である場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。このため、本変形例によれば、消去ベリファイ動作の回数を抑制しつつメモリセルＭＣの閾値電圧が低下し過ぎるのを抑制できる。
【0268】
３．４ 第２変形例
第３実施形態の第２変形例に係る半導体記憶装置について説明する。第３実施形態の第２変形例に係る半導体記憶装置では、消去動作が第３実施形態と異なる。以下の説明では、第３実施形態と異なる点を中心に説明する。
第３実施形態の第２変形例に係る半導体記憶装置について説明する。第３実施形態の第２変形例に係る半導体記憶装置では、消去動作が第３実施形態と異なる。以下の説明では、第３実施形態と異なる点を中心に説明する。
【0269】
３．４．１ 消去動作（中断の指示を受信した場合）
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
消去動作中に、シーケンサ３６が中断の指示を受信した場合の消去動作の詳細について説明する。
【0270】
（フローチャート）
図２１は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図２１は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図２１では、第３実施形態で示した図１６のステップＳ１０７及びＳ１１０が廃され、図１６のステップＳ１１１及びＳ１１２が第２実施形態で示した図１２のステップＳ１０８及びＳ１０９に置き換えられている。
図２１は、ＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すフローチャートである。図２１は、消去動作の一例として、消去動作中にシーケンサ３６がコマンド“ＦＦｈ”を受信した場合を示している。図２１では、第３実施形態で示した図１６のステップＳ１０７及びＳ１１０が廃され、図１６のステップＳ１１１及びＳ１１２が第２実施形態で示した図１２のステップＳ１０８及びＳ１０９に置き換えられている。
【0271】
昇圧期間ｐＳＵ中である場合（Ｓ１０２＿Ｙｅｓ）、シーケンサ３６は、１つの消去ループ内で、今回の中断（第１中断処理）よりも前に消去動作を中断したか否かを判定する（Ｓ１０８）。例えば、シーケンサ３６は、ラッチ回路４１に再開時動作情報Ｉａｒが記憶されているか否かを判定する。再開時動作情報Ｉａｒが記憶されている場合、シーケンサ３６は、１つの消去ループ内で、今回の中断（第１中断処理）よりも前に消去動作の中断（第２中断処理）を実行したと判定する。再開時動作情報Ｉａｒが記憶されていない場合、シーケンサ３６は、１つの消去ループ内で、今回の中断（第１中断処理）よりも前に消去動作の中断（第２中断処理）を実行していないと判定する。
【0272】
１つの消去ループ内で、今回の中断よりも前に消去動作を中断していない場合（Ｓ１０８＿Ｎｏ）、シーケンサ３６は、今回の再開時（第１中断処理で中断された消去動作の再開時）の動作として消去電圧印加動作を予約する（Ｓ１０４）。例えば、シーケンサ３６は、再開時の動作が消去電圧印加動作であることを意味する「消去電圧印加動作」、中断時のウェル線ＣＰＷＥＬＬの電圧（電圧ＶＥＲＡ２）、中断時刻、昇圧開始電圧（電圧ＶＥＲＡの設定値）、及び昇圧方法を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。
【0273】
他方で、１つの消去ループ内で、今回の中断よりも前に消去動作を中断している場合（Ｓ１０８＿Ｙｅｓ）、シーケンサ３６は、前回の再開時（第２中断処理で中断された消去動作の再開時）に消去ベリファイ動作を実行したか否かを判定する（Ｓ１０９）。例えば、シーケンサ３６は、ラッチ回路４１から再開時動作情報Ｉａｒを取得し、取得した再開時動作情報Ｉａｒに基づいて、前回の再開時に消去ベリファイ動作を実行したか否かを判定する。
【0274】
前回の再開時に消去ベリファイ動作を実行した場合（Ｓ１０９＿Ｙｅｓ）、シーケンサ３６は、今回の再開時の動作として消去電圧印加動作を予約する（Ｓ１０４）。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去電圧印加動作を実行する。
【0275】
他方で、前回の再開時に消去ベリファイ動作を実行していない場合（Ｓ１０９＿Ｎｏ）、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する（Ｓ１０５）。換言すると、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が２回繰り返されると、シーケンサ３６は、今回の再開時の動作として消去ベリファイ動作を予約する。例えば、シーケンサ３６は、再開時の動作が消去ベリファイ動作であることを意味する「消去ベリファイ動作」を再開時動作情報Ｉａｒとしてラッチ回路４１に記憶する。割り込み処理が終了すると、シーケンサ３６は、消去動作を再開する（Ｓ１０６）。すなわち、シーケンサ３６は、予約していた消去ベリファイ動作を実行する。
【0276】
このように、シーケンサ３６は、１つの消去ループ内で中断された回数に基づいて、中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。コマンド“ＦＦｈ”は、無効にされない。
【0277】
消去動作が１つの消去ループ内で２回連続で中断された場合、前回の中断後の再開時に消去ベリファイ動作が実行されないと、前回の中断後の再開時の消去電圧印加動作でメモリセルＭＣの閾値電圧が目標電圧よりも低くなったとしても、これを検出できない可能性がある。この場合、メモリセルＭＣの閾値電圧が低下し過ぎる可能性がある。よって、消去動作が１つの消去ループ内で２回連続で中断されていない場合、シーケンサ３６は、再開時に消去電圧印加動作を実行する。消去動作が１つの消去ループ内で２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されている場合、シーケンサ３６は、今回の再開時に消去電圧印加動作を実行する。消去動作が１つの消去ループ内で２回連続で中断され、前回の中断後の再開時に消去ベリファイ動作が実行されていない場合、シーケンサ３６は、今回の再開時に消去ベリファイ動作を実行する。
【0278】
なお、第１中断処理よりも前に消去動作を中断する第２中断処理をｐ回（ｐは２以上の整数）実行している場合、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行してもよい。第１中断処理よりも前に第２中断処理をｐ回実行していない場合、第１中断処理で中断された消去動作の再開時に消去電圧印加動作を実行してもよい。
【0279】
（タイミングチャート）
本変形例に係るＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートは、第２実施形態で示した図１３～図１５と同様である。本変形例では、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。なお、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が３回以上繰り返されたときに、再開時の動作として消去ベリファイ動作を実行してもよい。
本変形例に係るＮＡＮＤ型フラッシュメモリ３０の消去動作の一例を示すタイミングチャートは、第２実施形態で示した図１３～図１５と同様である。本変形例では、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。なお、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が３回以上繰り返されたときに、再開時の動作として消去ベリファイ動作を実行してもよい。
【0280】
３．４．２ 本変形例に係る効果
本変形例によれば、第１実施形態と同様の効果を奏する。
本変形例によれば、第１実施形態と同様の効果を奏する。
【0281】
また、本変形例では、ベリファイスキップ期間ｐＶＳ以外の１つの消去ループ内の期間において、シーケンサ３６が昇圧期間ｐＳＵ中にコマンド“ＦＦｈ”を受信した場合が２回繰り返されると、シーケンサ３６は、再開時の動作として消去ベリファイ動作を実行する。このため、本実施形態によれば、メモリセルＭＣの閾値電圧が低下し過ぎるのを抑制できる。
【0282】
４． 変形例等
上記のように、実施形態に係る半導体記憶装置は、トランジスタを含むメモリセル(MC)と、配線(CPWELL)と、第１回路(36)とを含む。第１回路(36)は、配線(CPWELL)を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧(VERA)を印加する消去電圧印加動作と、メモリセル(MC)の閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路(36)は、消去動作中に、第１コマンド(FFh)を受信すると、消去動作を中断する第１中断処理を実行する。第１回路(36)は、第１コマンド(FFh)を受信したときの配線(CPWELL)の電圧値(VERA1/VERA2)に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
上記のように、実施形態に係る半導体記憶装置は、トランジスタを含むメモリセル(MC)と、配線(CPWELL)と、第１回路(36)とを含む。第１回路(36)は、配線(CPWELL)を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧(VERA)を印加する消去電圧印加動作と、メモリセル(MC)の閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路(36)は、消去動作中に、第１コマンド(FFh)を受信すると、消去動作を中断する第１中断処理を実行する。第１回路(36)は、第１コマンド(FFh)を受信したときの配線(CPWELL)の電圧値(VERA1/VERA2)に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【0283】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【0284】
また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
【0285】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0286】
１…メモリシステム、２…ホスト、１０…メモリコントローラ、１１…ホストインターフェース回路、１２…プロセッサ、１３…バッファメモリ、１４…ＥＣＣ回路、１５…ＲＯＭ、１６…ＲＡＭ、１７…ＮＡＮＤインターフェース回路、３０…ＮＡＮＤ型フラッシュメモリ、３１…メモリセルアレイ、３２…入出力回路、３３…ロジック制御回路、３４…レディ／ビジー回路、３５…レジスタ、３５Ａ…コマンドレジスタ、３５Ｂ…アドレスレジスタ、３５Ｃ…ステータスレジスタ、３６…シーケンサ、３７…ドライバモジュール、３８…ロウデコーダモジュール、３９…センスアンプモジュール、５０…ｐ型ウェル領域、５１～５３…配線層、５４…コア部材、５５…半導体層、５６～５８…絶縁層、５９…導電体、６０…コンタクトプラグ、６１…配線層、６２…ｎ＋型拡散領域、６３…コンタクトプラグ、６４…配線層、６５…ｐ＋型拡散領域、６６…コンタクトプラグ、６７…配線層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
