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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137050
(43)【公開日】2024-10-04
(54)【発明の名称】半導体回路、メモリシステム、及び情報処理システム
(51)【国際特許分類】
H03K 19/0175 20060101AFI20240927BHJP
G11C 7/10 20060101ALI20240927BHJP
H03K 19/094 20060101ALI20240927BHJP
H03F 1/48 20060101ALI20240927BHJP
H03F 3/193 20060101ALI20240927BHJP
H03F 3/45 20060101ALI20240927BHJP
【ＦＩ】
H03K19/0175 240
G11C7/10 505
H03K19/094
H03F1/48
H03F3/193
H03F3/45 109
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023048404
(22)【出願日】2023-03-24
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ポスト５Ｇ情報通信システム基盤強化研究開発事業／ポスト５Ｇ情報通信システムの開発」に関する委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】都井 敬
【テーマコード（参考）】
5J056
5J500
【Ｆターム（参考）】
5J056AA01
5J056BB02
5J056CC00
5J056CC01
5J056DD13
5J056DD27
5J056DD51
5J056DD53
5J056KK03
5J500AA01
5J500AA12
5J500AC62
5J500AF20
5J500AH10
5J500AH25
5J500AH29
5J500AH33
5J500AK05
5J500AK47
5J500AM21
5J500AS13
5J500AT03
5J500DN01
5J500DN27
5J500DP02
(57)【要約】
【課題】半導体回路の特性を向上する。
【解決手段】実施形態の半導体回路は、第１の入力端子に接続されたゲートを有する第１のトランジスタと、第１及び第２のノードに接続された第１の誘導素子と、第１及び第３のノードに接続された第２の誘導素子と、第３及び第４のノードに接続された第３の誘導素子と、第２及び第４のノードに接続された第１の容量素子と、第３のノードに接続された第１の出力端子と、第２の入力端子に接続された第２のゲートを有する第２のトランジスタと、第５及び第６のノードに接続された第４の誘導素子と、第５及び第７のノードに接続された第５の誘導素子と、第７及び第８のノードに接続された第６の誘導素子と、第６及び第８のノードに接続された第２の容量素子と、第２及び第６のノード間に接続された第１の抵抗素子と、第７のノードに電気的に接続された第２の出力端子と、を含む。
【選択図】 図３
【解決手段】実施形態の半導体回路は、第１の入力端子に接続されたゲートを有する第１のトランジスタと、第１及び第２のノードに接続された第１の誘導素子と、第１及び第３のノードに接続された第２の誘導素子と、第３及び第４のノードに接続された第３の誘導素子と、第２及び第４のノードに接続された第１の容量素子と、第３のノードに接続された第１の出力端子と、第２の入力端子に接続された第２のゲートを有する第２のトランジスタと、第５及び第６のノードに接続された第４の誘導素子と、第５及び第７のノードに接続された第５の誘導素子と、第７及び第８のノードに接続された第６の誘導素子と、第６及び第８のノードに接続された第２の容量素子と、第２及び第６のノード間に接続された第１の抵抗素子と、第７のノードに電気的に接続された第２の出力端子と、を含む。
【選択図】 図３
【特許請求の範囲】
【請求項1】
第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを有する第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する半導体回路。
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを有する第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する半導体回路。
【請求項2】
前記第４のノードに電気的に接続された一端と、第１の電圧が供給されるように構成された第１の電源線に電気的に接続された他端と、を含む第２の抵抗素子と、
前記第８のノードに電気的に接続された一端と、前記第１の電源線に電気的に接続された他端と、を含む第３の抵抗素子と、
前記第１のトランジスタの他端に電気的に接続された一端と、前記第１の電圧より低い第２の電圧が供給されるように構成された第２の電源線に電気的に接続された他端と、を含む第１の電流源と、
前記第２のトランジスタの他端に電気的に接続された一端と、前記第２の電源線に電気的に接続された他端と、を含む第２の電流源と、
前記第１のトランジスタの前記他端と前記第２のトランジスタの前記他端との間に電気的に接続され、複数の第４の抵抗素子と複数の第３の容量素子とを含む第１の回路と、
をさらに具備する請求項１に記載の半導体回路。
前記第８のノードに電気的に接続された一端と、前記第１の電源線に電気的に接続された他端と、を含む第３の抵抗素子と、
前記第１のトランジスタの他端に電気的に接続された一端と、前記第１の電圧より低い第２の電圧が供給されるように構成された第２の電源線に電気的に接続された他端と、を含む第１の電流源と、
前記第２のトランジスタの他端に電気的に接続された一端と、前記第２の電源線に電気的に接続された他端と、を含む第２の電流源と、
前記第１のトランジスタの前記他端と前記第２のトランジスタの前記他端との間に電気的に接続され、複数の第４の抵抗素子と複数の第３の容量素子とを含む第１の回路と、
をさらに具備する請求項１に記載の半導体回路。
【請求項3】
前記第１の抵抗素子は、第１の抵抗値を有し、
前記第２及び第３の抵抗素子の各々は、第２の抵抗値を有し、
前記第１及び第２の入力信号の信号値は、前記第１及び第２の抵抗値に基づく増幅率によって、前記第１及び第２の出力信号の信号値にそれぞれ増幅される、
請求項２に記載の半導体回路。
前記第２及び第３の抵抗素子の各々は、第２の抵抗値を有し、
前記第１及び第２の入力信号の信号値は、前記第１及び第２の抵抗値に基づく増幅率によって、前記第１及び第２の出力信号の信号値にそれぞれ増幅される、
請求項２に記載の半導体回路。
【請求項4】
前記第１の誘導素子及び前記第２の誘導素子は、第１の結合係数によって、電磁気的に結合し、
前記第２の誘導素子及び前記第３の誘導素子は、第２の結合係数によって、電磁気的に結合し、
前記第１の誘導素子及び前記第３の誘導素子は、第３の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第５の誘導素子は、前記第１の結合係数によって、電磁気的に結合し、
前記第５の誘導素子及び前記第６の誘導素子は、前記第２の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第６の誘導素子は、前記第３の結合係数によって、電磁気的に結合する、
請求項１に記載の半導体回路。
前記第２の誘導素子及び前記第３の誘導素子は、第２の結合係数によって、電磁気的に結合し、
前記第１の誘導素子及び前記第３の誘導素子は、第３の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第５の誘導素子は、前記第１の結合係数によって、電磁気的に結合し、
前記第５の誘導素子及び前記第６の誘導素子は、前記第２の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第６の誘導素子は、前記第３の結合係数によって、電磁気的に結合する、
請求項１に記載の半導体回路。
【請求項5】
前記第１及び第２の入力信号は、差動の入力信号であり、
前記第１及び第２の出力信号は、差動の出力信号である、
請求項１に記載の半導体回路。
前記第１及び第２の出力信号は、差動の出力信号である、
請求項１に記載の半導体回路。
【請求項6】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
を具備するメモリシステム。
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
を具備するメモリシステム。
【請求項7】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記メモリデバイスと通信を行い、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行う、第１のデバイスと、
を具備するメモリシステム。
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記メモリデバイスと通信を行い、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行う、第１のデバイスと、
を具備するメモリシステム。
【請求項8】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行うホストデバイスと、
を具備する情報処理システム。
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行うホストデバイスと、
を具備する情報処理システム。
【請求項9】
第１のデバイスと、
信号を受ける受信回路を含み、前記第１のデバイスに電気的に接続された第２のデバイスと、
を具備し、
前記受信回路は、
第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを含む第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する情報処理システム。
信号を受ける受信回路を含み、前記第１のデバイスに電気的に接続された第２のデバイスと、
を具備し、
前記受信回路は、
第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを含む第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する情報処理システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体回路、メモリシステム、及び情報処理システムに関する。
【背景技術】
【0002】
信号の送信及び受信の品質の向上のために、様々な回路構成を有する半導体回路が、研究及び開発されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表２０２０－５２２９３１号公報
【特許文献2】特表２０１５－５３４４２０号公報
【特許文献3】特表２０２２－５３０３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体回路の特性を向上する半導体回路、メモリシステム、及び情報処理システムを提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体回路は、第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、前記第２の入力端子に電気的に接続された第２のゲートを有する第２のトランジスタと、第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、を含む。
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、を含む。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体回路を含むシステムの構成例を示すブロック図。
【図2】実施形態の半導体回路を含むレシーバの構成例を示すブロック図。
【図3】実施形態の半導体回路の構成例を示す回路図。
【図4】実施形態の半導体回路を含むシステムの変形例の構成例を示すブロック図。
【図5】実施形態の半導体回路の特性を示すグラフ。
【発明を実施するための形態】
【0007】
以下、図１乃至図５を参照しながら、本実施形態の半導体回路、メモリシステム、及び情報処理システムについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0008】
【0009】
（１－１）全体構成
図１は、本実施形態の半導体回路を含むシステムの全体構成を示すブロック図である。
図１は、本実施形態の半導体回路を含むシステムの全体構成を示すブロック図である。
【0010】
図１に示されるように、情報通信システム９は、ホストデバイス４０と、メモリシステム５００と、を含む。メモリシステム５００は、ホストデバイス４０からの要求に基づいて、メモリシステム５００内におけるデータの書き込み、データの読み出し及びデータの消去を行う。メモリシステム５００の内部構成は、後述される。
【0011】
ホストデバイス４０は、プロセッサ４１、ＲＡＭ４２、インターフェイス回路４３を含む。
【0012】
プロセッサ（以下では、ホストプロセッサともよばれる）４１は、ホストデバイス４０の各種の処理及び動作を、制御する。
【0013】
ホストプロセッサ４１は、メモリシステム５００に対する各種の処理及び動作を要求（命令、指示）するためのコマンド（以下では、ホストコマンドとよばれる）を、発行（生成及び転送）できる。ホストプロセッサ４１は、ホストコマンドに応じたデータを生成できる。生成されるデータは、メモリシステム５００の処理及び動作に用いられる情報（例えば、アドレス）、パラメータ、及び、メモリシステム５００に書き込まれるべきデータなどである。
【0014】
ＲＡＭ４２は、ホストプロセッサ４１による各種のデータ処理のための作業領域（ワークメモリ）として機能を有する。ＲＡＭ４２は、プログラム（ソフトウェアの一例）、及び、ホストプロセッサ４１による各種の処理に用いられるデータ（計算処理の結果、計算処理の途中のデータ、パラメータ）を一時的に記憶する。
【0015】
インターフェイス回路（ホストインターフェイス（ホストＩ／Ｆ）回路ともよばれる）４３は、或るインターフェイス規格及び／又は通信プロトコルに基づいて、メモリシステム５００との通信を行う。インターフェイス回路４３は、物理層（ＰＨＹ層）内に、データの送信のためのトランスミッタＴＸｈ、及び、データの受信のためのレシーバＲＸｈを有する。
【0016】
尚、メモリシステム５００に対するホストコマンドは、インターフェイス回路４３のインターフェイス規格に基づく。例えば、インターフェイス回路４３に用いられるインターフェイス規格（又は通信プロトコル）は、ＳＡＳ規格、ＳＡＴＡ規格、ＰＣＩｅｘｐｒｅｓｓＴＭ規格（以下では、ＰＣＩｅ規格と表記される）、ＮＶＭｅｘｐｒｅｓｓＴＭ規格（以下では、ＮＶＭｅ規格と表記される）、ＵＦＳ（Universal Flash Storage）規格などの中から選択される。尚、これらの規格のいずれかに準拠したインターフェイス規格又は他のインターフェイス規格が、インターフェイス回路４３に用いられてもよい。
【0017】
ホストデバイス４０は、上記の構成に加えて、ＨＤＤ（Hard Disc Drive）のようなストレージデバイス（図示せず）などをさらに含んでもよい。
【0018】
例えば、ホストデバイス４０又は情報通信システム９は、パーソナルコンピュータ、スマートフォン、フューチャーフォン、携帯端末（例えば、タブレット端末）、ゲーム機器、車載端末、ルーター及び基地局などである。
【0019】
メモリシステム５００は、メモリコントローラ５０及びＮＡＮＤフラッシュメモリ６０を含む。
【0020】
（メモリコントローラ）
メモリコントローラ５０は、ホストデバイス４０からの要求に基づいて、データの書き込み、データの読み出し及びデータの消去などの各種の処理及び動作を、ＮＡＮＤフラッシュメモリ６０に指示（命令）する。
メモリコントローラ５０は、ホストデバイス４０からの要求に基づいて、データの書き込み、データの読み出し及びデータの消去などの各種の処理及び動作を、ＮＡＮＤフラッシュメモリ６０に指示（命令）する。
【0021】
メモリコントローラ５０は、プロセッサ５１、ＲＡＭ５２、バッファ回路５３、及びインターフェイス回路５４，５５を含む。
【0022】
プロセッサ５１は、ＮＡＮＤフラッシュメモリ６０に対する各種の処理又は動作を、指示（命令）できる。例えば、プロセッサ５１は、ＮＡＮＤフラッシュメモリ６０に対する指示を示すコマンド（以下では、コントローラコマンドともよばれる）を生成できる。
【0023】
ＲＡＭ５２は、メモリコントローラ５０内における、プロセッサ５１の各種の処理及び動作のための作業領域として機能する。ＲＡＭ５２は、プログラム、及び、プロセッサ５１による各種の処理に用いられるデータ（計算処理の結果、計算処理の途中のデータ及びパラメータ）等を一時的に記憶する。尚、ＲＡＭ５２は、プロセッサ５１内に設けられたメモリ領域でもよい。
【0024】
バッファ回路５３は、メモリコントローラ５０とホストデバイス４０との間において転送されるデータ、及び、メモリコントローラ５０とＮＡＮＤフラッシュメモリ６０との間において転送されるデータを、一時的に記憶する。
【0025】
インターフェイス回路（ホストインターフェイス（ホストＩ／Ｆ）回路ともよばれる）５４は、或るインターフェイス規格に基づいて、ホストデバイス４０とメモリコントローラ５０との間のデータ転送を行う。インターフェイス回路５４のインターフェイス規格（及び通信プロトコル）は、ホストデバイス４０のインターフェイス回路４３のインターフェイス規格と同じ規格（又は準拠した規格）である。例えば、インターフェイス回路５４は、インターフェイス回路４３とシリアル伝送の通信（シリアル通信）を行う。
【0026】
インターフェイス回路（メモリインターフェイス（メモリＩ／Ｆ）回路ともよばれる）５５は、ＮＡＮＤインターフェイス規格に基づいて、メモリコントローラ５０とＮＡＮＤフラッシュメモリ６０との間の通信（例えば、データ転送）を行う。インターフェイス回路５５は、例えば、ＮＡＮＤフラッシュメモリ６０とパラレル伝送の通信（パラレル通信）を行う。インターフェイス回路５５は、物理層（ＰＨＹ層）内に、トランスミッタＴＸｍ及びレシーバＲＸｍを含む。
【0027】
メモリコントローラ５０がＮＡＮＤフラッシュメモリ６０に或る動作を命令する場合、メモリコントローラ５０は、コマンド及びアドレスを含むデータ群（以下では、メモリコマンドセットともよばれる）を、ＮＡＮＤフラッシュメモリ６０に送る。尚、メモリコントローラ５０がデータの書き込みをＮＡＮＤフラッシュメモリ６０に命令する場合、メモリコマンドセットは、書き込みデータをさらに含む。
【0028】
尚、メモリコントローラ５０は、上記の構成に加えて、データ内のエラーの検出及び訂正のためのＥＣＣ回路（図示せず）のような他の構成を含んでもよい。
【0029】
ＮＡＮＤフラッシュメモリ６０は、不揮発性半導体メモリデバイスである。ＮＡＮＤフラッシュメモリ６０は、データを実質的に不揮発に記憶できる。ＮＡＮＤフラッシュメモリ６０は、メモリコントローラ５０から送られたデータを、メモリセルアレイ（図示せず）内に書き込む。ＮＡＮＤフラッシュメモリ６０は、メモリコントローラ５０から要求されたデータを、メモリセルアレイから読み出す。以下において、ＮＡＮＤフラッシュメモリ６０は、単に、フラッシュメモリ６０ともよばれる。
【0030】
フラッシュメモリ６０は、メモリコントローラ５０と通信する。フラッシュメモリ６０とメモリコントローラ５０との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。
【0031】
例えば、メモリシステム５００は、ＳＳＤ（Slid State Drive）、ＵＦＳ（Universal Flash Storage）デバイス、メモリカード、又は、ＵＳＢ（Universal Serial Bus）メモリなどである。尚、フラッシュメモリ６０の代わりに、他の不揮発性又は揮発性のメモリデバイスが、メモリシステム５００に用いられてもよい。
【0032】
例えば、メモリシステム５００において、メモリコントローラ５０のインターフェイス回路５４は、物理層（ＰＨＹ層）内に、トランスミッタＴＸ及びレシーバＲＸを、含む。
【0033】
ホストデバイス４０とメモリシステム５００との間の通信（信号伝送）に関して、インターフェイス回路５４のトランスミッタＴＸは、各種の信号（例えば、データ）を、インターフェイス回路４３のレシーバＲＸｈに送る。ホストデバイス４０とメモリシステム５００との間の通信に関して、インターフェイス回路５４のレシーバＲＸは、各種の信号を、インターフェイス回路４３のトランスミッタＴＸｈから受ける。例えば、メモリシステム５００内において、メモリコントローラ５０は、レシーバＲＸからのデータに対して、各種の処理を施すことができる。
【0034】
例えば、トランスミッタＴＸ及びレシーバＲＸは、１０Ｇｂｐｓ以上の比較的高速なデータ転送（例えば、１００Ｇｂｐｓ級のデータ転送）に用いられる。
【0035】
本実施形態の半導体回路は、例えば、受信回路１００である。本実施形態の受信回路１００は、メモリコントローラ５０のレシーバＲＸ内に設けられている。
【0036】
尚、本実施形態の受信回路１００は、ホストデバイス４０のインターフェイス回路４３のレシーバＲＸｈ内に、設けられてもよい。
【0037】
＜受信回路＞
図２は、本実施形態の受信回路１００を含むレシーバＲＸの構成例を示す模式図である。
図２は、本実施形態の受信回路１００を含むレシーバＲＸの構成例を示す模式図である。
【0038】
図２に示されるように、レシーバＲＸは、終端回路９００と、複数の受信回路１００と、サンプラ９０１と、デジタル信号処理回路９０２と、を含む。
【0039】
終端回路９００は、メモリコントローラ５０の受信端子（受信ノード）９９９に接続される。終端回路９００は、抵抗素子、容量素子、電流源、及び／又は電圧源などを含む。終端回路９００は、レシーバＲＸの信号線のインピーダンス整合を確保する。これによって、終端回路９００は、レシーバＲＸの信号線に生じる反射を抑制する。
【0040】
複数の受信回路１００が、終端回路９００に接続される。複数の受信回路１００は、終端回路９００とサンプラ９０１との間に、直列に接続される。
【0041】
複数の受信回路１００のうち最初段の受信回路１００は、受信端子９９９に供給された信号を、終端回路９００を介して受ける。複数の受信回路１００のうち最終段の受信回路１００は、受けた信号を、サンプラ９０１に供給する。各受信回路１００は、受けた信号を増幅できる。各受信回路１００は、差動信号を受け、この信号を内部で処理した差動信号を出力する。
【0042】
サンプラ９０１は、複数の受信回路１００からの信号を、或るクロックに同期したタイミングで、サンプリングする。サンプラ９０１は、サンプリングされた信号（以下では、サンプリング信号とよばれる）を、デジタル信号処理回路９０２に供給する。
【0043】
デジタル信号処理回路９０２は、サンプリング信号に対して、デジタル信号処理を施す。例えば、デジタル信号処理回路９０２は、サンプリング信号に対してアナログ－デジタル変換を施す。デジタル信号処理回路９０２は、デジタル信号処理後の信号を、後段の回路へ供給する。
【0044】
図３は、本実施形態の受信回路１００の構成例を示す回路図である。
【0045】
図３に示されるよう、本実施形態の受信回路１００は、２つの入力端子ＩＴｐ，ＩＴｎ、２つの出力端子ＯＴｐ，ＯＴｎ、複数のトランジスタＴＲ１，ＴＲ２、複数の誘導素子１１１，１１２，１１３，１２１，１２２，１２３、複数の抵抗素子１１４，１１６，１２４，１２６、複数の容量素子１１５，１２５、複数の電流源１１９，１２９、ＲＣネットワーク回路１５０、及び複数の電源線１９０，１９１を含む。
【0046】
本実施形態の受信回路１００は、差動入出力型の受信回路である。入力端子ＩＴｐは、正極性の入力信号Ｖｉｐを受けるように構成されている。入力端子ＩＴｎは、負極性の入力信号Ｖｉｎを受けるように構成されている。出力端子ＯＴｐは、正極性の出力信号Ｖｏｐを出力するように構成されている。出力端子ＯＴｎは、負極性の出力信号Ｖｏｎを出力するように構成されている。
【0047】
トランジスタＴＲ１，ＴＲ２は、受信回路１００における信号の入力部として機能する。トランジスタＴＲ１，ＴＲ２は、互いに相補の関係の信号（信号電圧、入力信号、入力電圧）Ｖｉｐ，Ｖｉｎを受ける。これによって、差動の入力信号Ｖｉｐ，Ｖｉｎが、受信回路１００に受けられる。トランジスタＴＲ１，ＴＲ２は、例えば、ＭＯＳトランジスタのような電界効果トランジスタである。
【0048】
トランジスタＴＲ１の電流経路の一端は、ノードＮＤ１ａに電気的に接続される。トランジスタＴＲ１の電流経路の他端は、ノードＮＤ２ａに電気的に接続される。トランジスタＴＲ１のゲートは、受信回路１００の正極性側の入力端子ＩＴｐに電気的に接続される。トランジスタＴＲ１のゲートは、正極性側の信号Ｖｉｐを前段の回路から受ける。
【0049】
トランジスタＴＲ２の電流経路の一端は、ノードＮＤ１ｂに電気的に接続される。トランジスタＴＲ２の電流経路の他端は、ノードＮＤ２ｂに電気的に接続される。トランジスタＴＲ２のゲートは、受信回路１００の負極性側の入力端子ＩＴｎに電気的に接続される。トランジスタＴＲ２のゲートは、負極性側の信号Ｖｉｎを前段の回路から受ける。信号Ｖｉｎは、信号Ｖｉｐに対して相補の関係を有する。
【0050】
電流源１１９の入力ノードは、ノードＮＤ２ａに電気的に接続される。電流源１１９の出力ノードは、受信回路１００の低電位側の電源線１９１に電気的に接続される。グランド電圧ＶＧＮＤが、電源線１９１に印加される。以下において、電源線１９１は、グランド線１９１とよばれる。グランド電圧ＶＧＮＤは、受信回路１００が動作する際の基準電位である。
【0051】
電流源１２９の入力ノードは、ノードＮＤ２ｂに電気的に接続される。電流源１２９の出力ノードは、グランド線１９１に電気的に接続される。
【0052】
ＲＣネットワーク回路１５０が、ノードＮＤ２ａとノードＮＤ２ｂとの間に電気的に接続されている。ＲＣネットワーク回路１５０は、複数の抵抗素子１５１及び複数の容量素子１５２を含む。ＲＣネットワーク回路１５０は、複数の抵抗素子１５１及び複数の容量素子１５２が直列及び／又は並列に電気的に接続された回路網を有する。
【0053】
誘導素子１１１，１１２，１１３，１２１，１２２，１２３のそれぞれは、例えば、オンチップコイルである。誘導素子１１１及び誘導素子１２１のそれぞれは、誘導係数（誘導値）Ｌ１を有する。誘導素子１１２及び誘導素子１２２のそれぞれは、誘導係数Ｌ２を有する。誘導素子１１３及び誘導素子１２３のそれぞれは、誘導係数Ｌ３を有する。
【0054】
誘導素子１１１の一端は、ノードＮＤ１ａに電気的に接続される。誘導素子１１１の他端は、ノードＮＤ３ａに電気的に接続される。誘導素子１１１の相互誘導の極性は、誘導素子１１１のノードＮＤ３ａ側の部分（誘導素子１１１の他端）に設けられている。
【0055】
誘導素子１１２の一端は、ノードＮＤ１ａに電気的に接続される。誘導素子１１２の他端は、ノードＮＤ４ａに電気的に接続される。誘導素子１１２の相互誘導の極性は、誘導素子１１２のノードＮＤ４ａ側の部分（誘導素子１１２の他端）に設けられている。
【0056】
誘導素子１１３の一端は、ノードＮＤ４ａに電気的に接続される。誘導素子１１３の他端は、ノードＮＤ５ａに電気的に接続される。誘導素子１１３の相互誘導の極性は、誘導素子１１３のノードＮＤ５ａ側の部分（誘導素子１１３の他端）に設けられている。誘導素子１１３は、２つのノードＮＤ１ａ，ＮＤ５ａ間において、誘導素子１１２に直列に接続されている。
【0057】
誘導素子１１１と誘導素子１１２との間に、結合係数ｋ１が生じる。誘導素子１１１及び誘導素子１１２は、結合係数ｋ１によって電磁気的に結合している。誘導素子１１２と誘導素子１１３との間に、結合係数ｋ２が生じる。誘導素子１１２及び誘導素子１１３は、結合係数ｋ２によって電磁気的に結合している。誘導素子１１３と誘導素子１１１との間に、結合係数ｋ３が生じる。誘導素子１１３及び誘導素子１１１は、結合係数ｋ３によって電磁気的に結合している。結合係数ｋ１、ｋ２，ｋ３の値は、０＜ｋ１，ｋ２，ｋ３＜１である。
【0058】
誘導素子１２１の一端は、ノードＮＤ１ｂに電気的に接続される。誘導素子１２１の他端は、ノードＮＤ３ｂに電気的に接続される。誘導素子１２１の相互誘導の極性は、誘導素子１２１のノードＮＤ３ｂ側の部分（誘導素子１２１の他端）に設けられている。
【0059】
誘導素子１２２の一端は、ノードＮＤ１ｂに電気的に接続される。誘導素子１２２の他端は、ノードＮＤ４ｂに電気的に接続される。誘導素子１２２の相互誘導の極性は、誘導素子１２２のノードＮＤ４ｂ側の部分（誘導素子１２２の他端）に設けられている。
【0060】
誘導素子１２３の一端は、ノードＮＤ４ｂに電気的に接続される。誘導素子１２３の他端は、ノードＮＤ５ｂに電気的に接続される。誘導素子１２３の相互誘導の極性は、誘導素子１２３のノードＮＤ５ｂ側の部分（誘導素子１２３の他端）に設けられている。誘導素子１２３は、２つのノードＮＤ１ｂ，ＮＤ５ｂ間において、誘導素子１２２に直列に接続されている。
【0061】
誘導素子１２１と誘導素子１２２との間に、結合係数ｋ１が生じる。誘導素子１２１及び誘導素子１２２は、結合係数ｋ１によって電磁気的に結合している。誘導素子１２２と誘導素子１２３との間に、結合係数ｋ２が生じる。誘導素子１２２及び誘導素子１２３は、結合係数ｋ２によって電磁気的に結合している。誘導素子１２３と誘導素子１２１との間に、結合係数ｋ３が生じる。誘導素子１２３及び誘導素子１２１は、結合係数ｋ３によって電磁気的に結合している。
【0062】
抵抗素子１１４，１２４のそれぞれは、同じ抵抗値ＲＤ１を有する。抵抗素子１１４は、電源線１９０と受信回路１００の出力（出力端子ＯＴｎ）との間において、誘導素子１１３と直列に接続されている。抵抗素子１２４は、電源線１９０と受信回路１００の出力（出力端子ＯＴｐ）との間において、誘導素子１２３と直列に接続されている。
【0063】
抵抗素子１１４の一端は、ノードＮＤ５ａに電気的に接続される。抵抗素子１１４の他端は、受信回路１００の高電位側の電源線１９０に電気的に接続される。電源電圧ＶＤＤが、電源線１９０に印加される。例えば、誘導素子１１３は、抵抗素子１１４を介して、電源線１９０に接続される。
【0064】
抵抗素子１２４の一端は、ノードＮＤ５ｂに電気的に接続される。抵抗素子１２４の他端は、電源線１９０に電気的に接続される。例えば、誘導素子１２３は、抵抗素子１２４を介して、電源線１９０に接続される。
【0065】
容量素子１１５，１２５のそれぞれは、同じ静電容量（容量値）Ｃｂを有する。
【0066】
容量素子１１５の一端は、ノードＮＤ３ａに電気的に接続される。容量素子１１５の他端は、ノードＮＤ５ａに電気的に接続される。例えば、誘導素子１１１の他端は、容量素子１１５を介して、誘導素子１１３の他端に接続される。
【0067】
容量素子１２５の一端は、ノードＮＤ３ｂに電気的に接続される。容量素子１２５の他端は、ノードＮＤ５ｂに電気的に接続される。例えば、誘導素子１２１の他端は、容量素子１２５を介して、誘導素子１２３の他端に接続される。
【0068】
抵抗素子１１６，１２６のそれぞれは、同じ抵抗値ＲＤ２を有する。抵抗素子１１６，１２６は、受信回路１００の出力（出力端子ＯＴｐ，ＯＴｎ）との間において直列に接続される。
【0069】
抵抗素子１１６の一端は、ノードＮＤ３ａに電気的に接続される。抵抗素子１１６の他端は、ノードＮＤ６に電気的に接続される。
【0070】
抵抗素子１２６の一端は、ノードＮＤ３ｂに電気的に接続される。抵抗素子１２６の他端は、ノードＮＤ６に電気的に接続される。
【0071】
例えば、誘導素子１１１の他端は、抵抗素子１１６，１２６を介して、誘導素子１２１の他端に接続される。ノードＮＤ１ａとノードＮＤ１ｂとの間において、誘導素子１１１、抵抗素子１１６，１２６及び誘導素子１２１は、直列に接続される。
【0072】
尚、“２×ＲＤ２”の抵抗値を有する１つの抵抗素子が、誘導素子１１１と誘導素子１２１との間に接続されていてもよい。
【0073】
受信回路１００の正極性側の出力端子ＯＴｐは、誘導素子１２２の他端と誘導素子１２３の一端との間のノードＮＤ４ｂに電気的に接続される。受信回路１００の負極性側の出力端子ＯＴｎは、誘導素子１１２の他端と誘導素子１１３の一端との間のノードＮＤ４ａに電気的に接続される。受信回路１００は、正極性の信号（信号電圧、出力信号、出力電圧）Ｖｏｐを、出力端子ＯＴｐから出力する。受信回路１００は、負極性の信号Ｖｏｎを、出力端子ＯＴｎから出力する。信号Ｖｏｐ，Ｖｏｎは、互いに相補の関係を有する。これによって、差動の出力信号Ｖｏｐ，Ｖｏｎが、受信回路１００から後段の回路へ送られる。
【0074】
例えば、ノードＮＤ１ａは、静電容量Ｃ１の容量成分１６１を含む。例えば、ノードＮＤ１ｂは、静電容量Ｃ１の容量成分１７１を含む。例えば、ノードＮＤ４ａは、静電容量Ｃ２の容量成分１６２を含む。例えば、ノードＮＤ４ｂは、静電容量Ｃ２の容量成分１７２を含む。容量成分（容量素子）１６１，１６２，１７１，１７２は、例えば、ノードＮＤ１ａ，ＮＤ１ｂ，ＮＤ４ａ，ＮＤ４ｂ（端子ＩＴｐ，ＩＴｎ，ＯＴｐ，ＯＴｎ）の寄生容量である。
【0075】
正極性の入力電圧Ｖｉｐは、受信回路１００内を入力端子ＩＴｐから出力端子ＯＴｐへ向かって伝搬する。正極性の出力電圧Ｖｏｐが、出力端子ＯＴｐから後段の回路へ、出力される。負極性の入力電圧Ｖｉｎは、受信回路１００内を入力端子ＩＴｎから出力端子ＯＴｎへ向かって伝搬する。負極性の出力電圧Ｖｏｎが、出力端子ＯＴｎから後段の回路へ、出力される。
【0076】
受信回路１００は、アンプとして機能できる。受信回路１００は、受信回路１００に含まれる幾つかの素子の値に基づく増幅率（ゲイン）に応じて、入力電圧Ｖｉｐ，Ｖｉｎの信号値を出力電圧Ｖｏｐ，Ｖｏｎの信号値にそれぞれ増幅する。信号値は、例えば電圧値である。例えば、受信回路１００の増幅率は、 “ＲＤ１”の抵抗値と“２×ＲＤ２”の抵抗値との比率に応じて、設定される。
【0077】
受信回路１００の通過特性の周波数帯域は、誘導素子１１１，１１２，１１３，１２１，１２２，１２３の特性（例えば、誘導値）、容量素子１１５，１２５，１６１，１６２，１７１，１７２の特性（例えば、容量値）、及び抵抗素子１１４，１１６，１２４，１２６の特性（例えば、抵抗値）に応じて、制御され得る。
【0078】
本実施形態の受信回路１００は、上述の接続関係（トポロジー）で接続された、誘導素子１１１，１１２，１１３，１２１，１２２，１２３、容量素子１１５，１２５，１６１，１６２，１７１，１７２、抵抗素子１１４，１１６，１２４，１２６及び回路内の伝送路の各種の寄生成分によって、信号伝送の広帯域化を実現できる。
【0079】
このように、本実施形態の受信回路１００は、半導体回路の特性を向上できる。
【0080】
（２）変形例
図４は、本実施形態の半導体回路１を含むシステムの変形例を示す図である。
図４は、本実施形態の半導体回路１を含むシステムの変形例を示す図である。
【0081】
【0082】
ブリッジデバイス８０は、メモリコントローラ５０と各フラッシュメモリ６０との間の通信を、シリアル通信からパラレル通信に変換するためのデバイスである。例えば、ブリッジデバイス８０は、メモリコントローラ５０及び各フラッシュメモリ６０から独立した半導体チップ上に設けられている。ブリッジデバイス８０と各フラッシュメモリ６０とは、１つのパッケージデバイスとして構成されてもよい。ブリッジデバイス８０は、中継デバイス８０又は中継チップ８０ともよばれる。
【0083】
シリアルデータが、メモリコントローラ５０とブリッジデバイス８０との間において、転送される。ｋ（ｋは２以上の整数）ビットのデータ幅のパラレルデータが、各フラッシュメモリ６０とブリッジデバイス８０との間において、転送される。
【0084】
メモリコントローラ５０は、インターフェイス回路（以下では、ブリッジインターフェイス（ブリッジＩ／Ｆ）回路ともよばれる）５５Ａを含む。メモリコントローラ５０は、インターフェイス回路５５Ａによって、或るインターフェイス規格に基づいてブリッジデバイス８０と通信する。インターフェイス回路５５Ａは、トランスミッタＴＸ及びレシーバＲＸを含む。
【0085】
ブリッジデバイス８０は、メモリコントローラ５０とシリアル伝送で通信するためのインターフェイス回路（ブリッジインターフェイス（ブリッジＩ／Ｆ）回路）８１を含む。ブリッジデバイス８０は、各フラッシュメモリ６０とパラレル通信するためのインターフェイス回路（ＮＡＮＤインターフェイス）８２を含む。ブリッジデバイス８０は、信号をシリアル－パラレル変換するための信号処理回路８５を含む。
【0086】
本実施形態の受信回路１００は、ホストデバイス４０のインターフェイス回路４３のレシーバＲＸｈ、メモリコントローラ５０のインターフェイス回路５４，５５ＡのレシーバＲＸ、及びブリッジデバイス８０のインターフェイス回路８１のレシーバＲＸ内に設けられている。
【0087】
尚、本実施形態の受信回路１００は、ＣＰＵ及び／又はＧＰＵのような、互いに通信する複数のプロセッサを含むシステム（例えば、計算機システム）に設けられてもよい。この場合、本実施形態の受信回路１００は、各プロセッサが備える受信回路（レシーバ）に設けられる。また、本実施形態の受信回路１００は、ＮＡＮＤフラッシュメモリのようなメモリデバイスの内部のインターフェイス回路のレシーバに設けられてもよい。
【0088】
変形例のように、本実施形態の受信回路１００が、ホストデバイス４０及びメモリコントローラ５０以外の半導体デバイスに用いられたとしても、信号伝送の周波数帯域を、広くできる。
【0089】
したがって、本実施形態の受信回路１００を含むシステム（又はデバイス）は、特性を向上できる。
【0090】
（３）まとめ
図５は、本実施形態の受信回路１００の特性を示す図である。
図５は、本実施形態の受信回路１００の特性を示す図である。
【0091】
図５は、各種の受信回路の通過特性を示している。図５において、グラフの横軸は周波数を示し、グラフの縦軸は、低周波数帯域に対する高周波数帯域の減衰量（ｄＢ）を示している。図５の点線で示される特性Ｘ１は、一般的なＲＣ受信回路の通過特性を示している。図５の破線で示される特性Ｘ２は、一般的なπ型受信回路の通過特性を示している。図５の実線で示される特性Ｘ３は、本実施形態の受信回路１００の通過特性を示している。
【0092】
図５に示されるように、特性Ｘ１で示される一般的なＲＣ受信回路は、周波数ｆａにおいて、減衰量が－３ｄＢになる。特性Ｘ２で示される一般的なπ型受信回路は、周波数ｆａより高い周波数ｆｂにおいて、減衰量が－３ｄＢになる。
【0093】
特性Ｘ３で示されるように、本実施形態の受信回路１００は、周波数ｆａ，ｆｂより高い周波数ｆｃにおいて、減衰量が－３ｄＢになる。
【0094】
このように、本実施形態の受信回路１００は、受信回路内を通過する信号に関する周波数の通過範囲を、広くできる。
【0095】
本実施形態の受信回路１００は、上述の構成（トポロジー）によって、回路パラメータの選択の自由度を向上できる。
【0096】
したがって、本実施形態の受信回路１００及び本実施形態の受信回路１００を含むデバイスは、信号の劣化を抑制して、高速なデータ通信を実現できる。
【0097】
以上のように、実施形態の半導体回路である受信回路１００は、信号の通過特性を向上できる。
【0098】
（４）その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0099】
１００：半導体回路、ＴＲ１，ＴＲ２：トランジスタ、１１１，１１２，１１３，１２１，１２２，１２３：誘導素子、１１４，１２４，１１６，１２６：抵抗素子、１１５，１２５：容量素子、ＲＸ：レシーバ、４０：ホストデバイス、５０：メモリコントローラ、６０：ＮＡＮＤフラッシュメモリ、８０：ブリッジデバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
