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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137100
(43)【公開日】2024-10-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/06 20060101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 29/41 20060101ALI20240927BHJP
H01L 29/423 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 652J
H01L29/78 652P
H01L29/78 653C
H01L29/78 653A
H01L29/78 658E
H01L29/44 Y
H01L29/58 G
H01L29/06 301F
H01L29/06 301V
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023048480
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】大西 晋平
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104CC05
4M104DD07
4M104DD43
4M104FF02
4M104FF03
4M104FF10
4M104GG09
4M104GG18
4M104HH18
(57)【要約】
【課題】半導体装置のオン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させる。
【解決手段】半導体装置１０は、縦型トランジスタ４２と、縦型トランジスタ４２の一部を構成する半導体層１２とを備えている。半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含む。第１ドープ層３４の第１導電型の不純物濃度は、第３ドープ層３８の第１導電型の不純物濃度よりも高く、かつ第２ドープ層３６の第１導電型の不純物濃度は、第３ドープ層３８の第１導電型の不純物濃度よりも低い。
【選択図】図３
【解決手段】半導体装置１０は、縦型トランジスタ４２と、縦型トランジスタ４２の一部を構成する半導体層１２とを備えている。半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含む。第１ドープ層３４の第１導電型の不純物濃度は、第３ドープ層３８の第１導電型の不純物濃度よりも高く、かつ第２ドープ層３６の第１導電型の不純物濃度は、第３ドープ層３８の第１導電型の不純物濃度よりも低い。
【選択図】図３
【特許請求の範囲】
【請求項1】
縦型トランジスタと、
前記縦型トランジスタの一部を構成する半導体層と
を備え、
前記半導体層は、
第１ドープ層と、
前記第１ドープ層上に形成された第２ドープ層と、
前記第２ドープ層上に形成された第３ドープ層と
を含み、
前記第１ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも高く、
前記第２ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも低い、
半導体装置。
前記縦型トランジスタの一部を構成する半導体層と
を備え、
前記半導体層は、
第１ドープ層と、
前記第１ドープ層上に形成された第２ドープ層と、
前記第２ドープ層上に形成された第３ドープ層と
を含み、
前記第１ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも高く、
前記第２ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも低い、
半導体装置。
【請求項2】
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチ内に配置されたゲート電極と
をさらに備え、前記ゲートトレンチは、前記第３ドープ層を貫通して前記第２ドープ層まで達している、請求項１に記載の半導体装置。
前記ゲートトレンチ内に配置されたゲート電極と
をさらに備え、前記ゲートトレンチは、前記第３ドープ層を貫通して前記第２ドープ層まで達している、請求項１に記載の半導体装置。
【請求項3】
前記ゲートトレンチは、底壁を有し、前記底壁の少なくとも一部は、前記第２ドープ層に形成されている、請求項２に記載の半導体装置。
【請求項4】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたゲート配線と
をさらに備え、前記ゲート電極は、前記ゲート配線に電気的に接続されている、請求項２に記載の半導体装置。
前記絶縁層上に形成されたゲート配線と
をさらに備え、前記ゲート電極は、前記ゲート配線に電気的に接続されている、請求項２に記載の半導体装置。
【請求項5】
前記ゲートトレンチ内に配置されたフィールドプレート電極
をさらに備える、請求項２に記載の半導体装置。
をさらに備える、請求項２に記載の半導体装置。
【請求項6】
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース配線をさらに備え、前記フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項５に記載の半導体装置。
前記絶縁層上に形成されたソース配線をさらに備え、前記フィールドプレート電極は、前記ソース配線に電気的に接続されている、請求項５に記載の半導体装置。
【請求項7】
前記ゲートトレンチは、２μｍ以上１０μｍ以下の深さを有している、請求項２に記載の半導体装置。
【請求項8】
前記ゲートトレンチは、平面視でストライプ状に配列された複数のゲートトレンチのうちの１つである、請求項２に記載の半導体装置。
【請求項9】
前記ゲートトレンチは、平面視でメッシュ状に形成されている、請求項２に記載の半導体装置。
【請求項10】
前記第１ドープ層は、前記第３ドープ層よりも薄く、
前記第２ドープ層は、前記第３ドープ層よりも厚い、
請求項１～９のうちのいずれか一項に記載の半導体装置。
前記第２ドープ層は、前記第３ドープ層よりも厚い、
請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項11】
前記第１ドープ層の抵抗率は、前記第３ドープ層の抵抗率よりも小さく、
前記第２ドープ層の抵抗率は、前記第３ドープ層の抵抗率よりも大きい、
請求項１～９のうちのいずれか一項に記載の半導体装置。
前記第２ドープ層の抵抗率は、前記第３ドープ層の抵抗率よりも大きい、
請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項12】
前記第１ドープ層の第１導電型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であり、
前記第２ドープ層の第１導電型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であり、
前記第３ドープ層の第１導電型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
前記第２ドープ層の第１導電型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であり、
前記第３ドープ層の第１導電型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項13】
前記第１ドープ層の厚さは、０．５μｍ以上１０μｍ以下であり、
前記第２ドープ層の厚さは、１μｍ以上３０μｍ以下であり、
前記第３ドープ層の厚さは、１μｍ以上１５μｍ以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
前記第２ドープ層の厚さは、１μｍ以上３０μｍ以下であり、
前記第３ドープ層の厚さは、１μｍ以上１５μｍ以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項14】
前記第１ドープ層の抵抗率は、０．０１Ω・ｃｍ以上０．５Ω・ｃｍ以下であり、
前記第２ドープ層の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であり、
前記第３ドープ層の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
前記第２ドープ層の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であり、
前記第３ドープ層の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下である、
請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項15】
前記第３ドープ層に、第２導電型のイオン注入領域が形成されている、請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項16】
前記第３ドープ層に、前記縦型トランジスタの第２導電型のボディ領域および第１導電型のソース領域が形成されている、請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項17】
前記半導体層は、半導体基板をさらに含み、前記第１ドープ層は、前記半導体基板上に形成されている、請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項18】
前記半導体層は、第１面および前記第１面と反対側の第２面を有しており、
前記ゲートトレンチは、前記半導体層の前記第１面に形成されており、
前記半導体装置は、前記半導体層の前記第２面に形成されたドレイン電極をさらに備える、請求項２～９のうちのいずれか一項に記載の半導体装置。
前記ゲートトレンチは、前記半導体層の前記第１面に形成されており、
前記半導体装置は、前記半導体層の前記第２面に形成されたドレイン電極をさらに備える、請求項２～９のうちのいずれか一項に記載の半導体装置。
【請求項19】
前記縦型トランジスタは、トレンチゲート型のＭＯＳＦＥＴである、請求項１～９のうちのいずれか一項に記載の半導体装置。
【請求項20】
前記縦型トランジスタをオンさせると、前記第１ドープ層、前記第２ドープ層、および前記第３ドープ層を通って電流が流れる、請求項１～９のうちのいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
近年、トレンチゲート型の金属酸化膜半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）が広く実用化されている。トレンチゲート型のＭＯＳＦＥＴでは、半導体層に形成されたトレンチ内にゲート電極が配置される。特許文献１には、このようなトレンチゲート型のＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１２９３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トランジスタのターンオフの際、誘導性負荷により生じた比較的高いサージ電圧がドレイン・ソース間にかかることがある。トランジスタのアバランシェ耐量とは、そのようなサージ電圧によりトランジスタがアバランシェ動作した場合に許容される電流またはエネルギーを指す。トレンチゲート型ＭＯＳＦＥＴのような縦型トランジスタでは、半導体層を厚くすることにより、アバランシェ耐量を向上させることができる。しかしながら、半導体層を厚くすることは、トランジスタのオン抵抗の上昇につながる。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、縦型トランジスタと、前記縦型トランジスタの一部を構成する半導体層とを備えている。前記半導体層は、第１ドープ層と、前記第１ドープ層上に形成された第２ドープ層と、前記第２ドープ層上に形成された第３ドープ層とを含む。前記第１ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも高く、かつ前記第２ドープ層の第１導電型の不純物濃度は、前記第３ドープ層の第１導電型の不純物濃度よりも低い。
【発明の効果】
【0006】
本開示の半導体装置によれば、オン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、図示を簡潔かつ明瞭にするために、断面図では、ハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
［半導体装置の平面レイアウト］
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。半導体装置１０は、縦型トランジスタ４２（図３を参照して後述する）が形成された半導体チップであってよい。半導体装置１０は、半導体層１２を含む。半導体層１２は、シリコン（Ｓｉ）から形成されていてよい。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１２の第１面１２Ａ（図３参照）と実質的に直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
図１は、一実施形態に係る例示的な半導体装置１０の概略平面図である。半導体装置１０は、縦型トランジスタ４２（図３を参照して後述する）が形成された半導体チップであってよい。半導体装置１０は、半導体層１２を含む。半導体層１２は、シリコン（Ｓｉ）から形成されていてよい。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１２の第１面１２Ａ（図３参照）と実質的に直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
【0011】
半導体装置１０は、半導体層１２上に形成された絶縁層１４をさらに含んでいてよい。絶縁層１４は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つから形成されていてよい。
【0012】
半導体装置１０は、絶縁層１４上に形成されたゲート配線１６と、絶縁層１４上に形成されるとともにゲート配線１６から離隔されたソース配線１８とをさらに含んでいてよい。ゲート配線１６およびソース配線１８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成されていてよい。
【0013】
ゲート配線１６は、ゲートパッド２０と、１つまたは複数のゲート延在部２２とを含んでいてよい。ゲートパッド２０および１つまたは複数のゲート延在部２２は、互いに電気的に接続されている。ゲートパッド２０および１つまたは複数のゲート延在部２２は、一体的に形成されていてよい。図１の例では、ゲートパッド２０は、平面視で半導体層１２の一角に配置されるとともに、２つのゲート延在部２２に接続されている。２つのゲート延在部２２のうちの一方は、ゲートパッド２０からＹ軸方向に延びている。２つのゲート延在部２２のうちの他方は、平面視でＬ字状に形成されている。上述のレイアウトは一例であり、ゲートパッド２０およびゲート延在部２２を含むゲート配線１６のレイアウトは、半導体装置１０の所望の特性に応じて適宜定めることができる。
【0014】
ソース配線１８は、平面視でゲート配線１６によって少なくとも部分的に囲まれた内側セグメント２４と、ゲート配線１６を少なくとも部分的に取り囲む外周セグメント２６（ソースフィンガーとも呼ばれ得る）とを含んでいてよい。内側セグメント２４および外周セグメント２６は、互いに電気的に接続されている。
【0015】
［ゲートトレンチの配置］
図２は、図１のＦ２線により囲まれた領域の概略拡大図である。なお、説明の便宜上、図２においては、絶縁層１４（および絶縁層１４に形成され得る任意の構成要素）が省略されるとともに、ゲート配線１６およびソース配線１８は二点鎖線で示されている。
図２は、図１のＦ２線により囲まれた領域の概略拡大図である。なお、説明の便宜上、図２においては、絶縁層１４（および絶縁層１４に形成され得る任意の構成要素）が省略されるとともに、ゲート配線１６およびソース配線１８は二点鎖線で示されている。
【0016】
半導体装置１０は、半導体層１２に形成された１つまたは複数のゲートトレンチ２８を含んでいてよい。図２の例では、半導体装置１０は、平面視でストライプ状に配置された複数のゲートトレンチ２８を含んでいる。複数のゲートトレンチ２８は、Ｙ軸方向に延びるとともに、Ｘ軸方向に並んでいる。複数のゲートトレンチ２８は、一定のピッチで整列されていてよい。追加的に、半導体装置１０は、Ｘ軸方向に延びるとともに、Ｙ軸方向に並ぶ他の複数のゲートトレンチ（図示略）を含んでいてもよい。
【0017】
ゲートトレンチ２８は、ゲート配線１６およびソース配線１８と、平面視で少なくとも部分的に重なるように配置されていてよい。図２の例では、ゲートトレンチ２８は、平面視でゲート延在部２２およびソース配線１８の内側セグメント２４と重なるように延びている。また、ゲートトレンチ２８の一端は、ソース配線１８の外周セグメント２６と重なっている。
【0018】
半導体装置１０は、半導体層１２に形成された１つまたは複数の外周トレンチ３０をさらに含んでいてよい。１つまたは複数の（図２の例では６つの）外周トレンチ３０は、平面視で１つまたは複数のゲートトレンチ２８を取り囲むように、平面視でループ状に形成されていてよい。図２の例では、外周トレンチ３０は、平面視で矩形状のループを形成している（図２においては、外周トレンチ３０の丸みを帯びたコーナー部分とその周辺が示されている）。
【0019】
［半導体装置の断面構造］
図３は、図２のＦ３－Ｆ３線に沿った半導体装置１０の概略断面図である。図３に示すように、半導体層１２は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを有している。絶縁層１４は、半導体層１２の第１面１２Ａ上に形成されている。
図３は、図２のＦ３－Ｆ３線に沿った半導体装置１０の概略断面図である。図３に示すように、半導体層１２は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを有している。絶縁層１４は、半導体層１２の第１面１２Ａ上に形成されている。
【0020】
半導体層１２は、半導体基板３２を含んでいてよい。半導体基板３２は、半導体層１２の第２面１２Ｂを含む。半導体基板３２は、ｎ型のシリコン（Ｓｉ）基板であってよい。一例では、半導体基板３２の厚さは、１０μｍ以上４５０μｍ以下であってよい。また、半導体基板３２のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。なお、本明細書において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。半導体基板３２の抵抗率は、０．５ｍΩ・ｃｍ以上５ｍΩ・ｃｍ以下であってよい。
【0021】
半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含む。第１ドープ層３４は、半導体基板３２上に形成されていてよい。また、第３ドープ層３８は、半導体層１２の第１面１２Ａを含んでいてよい。すなわち、絶縁層１４は、第３ドープ層３８上に形成されていてよい。
【0022】
第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８は、Ｓｉから形成されていてよい。また、第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８は、Ｓｉエピタキシャル層であってよい。
【0023】
第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８には、ｎ型の不純物がドーピングされていてよい。第１ドープ層３４のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも高い。また、第２ドープ層３６のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも低い。一例では、第１ドープ層３４のｎ型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってよい。第２ドープ層３６のｎ型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であってよい。第３ドープ層３８のｎ型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。
【0024】
第１ドープ層３４の抵抗率は、第３ドープ層３８の抵抗率よりも小さい。また、第２ドープ層３６の抵抗率は、第３ドープ層３８の抵抗率よりも大きい。一例では、第１ドープ層３４の抵抗率は、０．０１Ω・ｃｍ以上０．５Ω・ｃｍ以下であってよい。第２ドープ層３６の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であってよい。第３ドープ層３８の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下であってよい。
【0025】
半導体層１２中の不純物濃度および抵抗率のプロファイルは、例えば、拡がり抵抗分析（Spreading Resistance Analysis）、二次イオン質量分析法（Secondary Ion Mass Spectrometry，ＳＩＭＳ）などにより測定することが可能である。
【0026】
なお、上述の不純物濃度は、各層における不純物濃度の平均値、最大値、または最小値であってもよく、あるいは、各層の厚さ方向における中間位置での不純物濃度の値であってもよい。同様に、上述の抵抗率は、各層における抵抗率の平均値、最大値、または最小値であってもよく、あるいは、各層の厚さ方向における中間位置での抵抗率の値であってもよい。
【0027】
第１ドープ層３４は、第３ドープ層３８よりも薄くてよい。また、第２ドープ層３６は、第３ドープ層３８よりも厚くてよい。すなわち、第１ドープ層３４の厚さＴ１、第２ドープ層３６の厚さＴ２、および第３ドープ層３８の厚さＴ３の間の関係は、Ｔ２＞Ｔ３＞Ｔ１であってよい。なお、第１ドープ層３４の厚さＴ１、第２ドープ層３６の厚さＴ２、および第３ドープ層３８の厚さＴ３は、それぞれ第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８のＺ軸方向の寸法に相当する。一例では、第１ドープ層３４の厚さＴ１は、０．５μｍ以上１０μｍ以下であってよい。第２ドープ層３６の厚さＴ２は、１μｍ以上３０μｍ以下であってよい。第３ドープ層３８の厚さＴ３は、１μｍ以上１５μｍ以下であってよい。
【0028】
なお、第１ドープ層３４、第２ドープ層３６、および／または第３ドープ層３８中に、様々なイオン注入領域が形成され得る。例えば、第３ドープ層３８に、ｐ型のイオン注入領域４０が形成されていてよい。図３に示すように、イオン注入領域４０は、第３ドープ層３８の表層部分に形成されていてよい。一例では、イオン注入領域４０のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ここで、第３ドープ層３８の厚さＴ３は、イオン注入領域４０の厚さを含むものである点に留意すべきである。
【0029】
半導体装置１０は、縦型トランジスタ４２を含む。本実施形態では、縦型トランジスタ４２は、トレンチゲート型のＭＯＳＦＥＴであってよい。半導体層１２は、縦型トランジスタ４２の一部を構成している。縦型トランジスタ４２は、ゲートトレンチ２８が配置される領域に形成されていてよい。半導体装置１０は、半導体層１２の第２面１２Ｂに形成されたドレイン電極４４をさらに含んでいてよい。ドレイン電極４４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成されていてよい。縦型トランジスタ４２は、半導体層１２中に形成されるチャネルを介した、ソース配線１８とドレイン電極４４との間の縦方向（Ｚ軸方向）の電子の流れの制御を可能とするように構成されている。縦型トランジスタ４２をオンさせると、電流が、第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８を通って流れることができる。
【0030】
ゲートトレンチ２８は、半導体層１２の第１面１２Ａに開口を有するとともに、Ｚ軸方向に深さを有している。より詳細には、ゲートトレンチ２８は、第３ドープ層３８を貫通して第２ドープ層３６まで達していてよい。一例では、ゲートトレンチ２８は、２μｍ以上１０μｍ以下の深さを有していてよい。好ましくは、ゲートトレンチ２８は、第３ドープ層３８の厚さＴ３よりも大きな深さを有していてよい。
【0031】
ゲートトレンチ２８の側壁２８Ａは、Ｚ軸方向に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。例えば、側壁２８Ａは、ゲートトレンチ２８の幅（図示の例ではＸ軸方向の寸法）が、ゲートトレンチ２８の底壁２８Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。ゲートトレンチ２８は、その少なくとも一部が第２ドープ層３６に形成された底壁２８Ｂを有していてよい。ゲートトレンチ２８の底壁２８Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
【0032】
半導体装置１０は、ゲートトレンチ２８内に配置されたゲート電極４６をさらに含んでいてよい。ゲート電極４６は、ゲートトレンチ２８に絶縁層１４を介して埋め込まれていてよい。ゲート電極４６は、ゲート配線１６に電気的に接続されていてよい。ゲート電極４６は、平面視でゲートトレンチ２８とゲート配線１６（ゲート延在部２２）とが交差する領域（図２参照）に配置された１つまたは複数のコンタクトプラグ（図示略）を介してゲート配線１６に接続することができる。これにより、ゲート電極４６にゲート電圧を印加することができる。
【0033】
また、半導体装置１０は、ゲートトレンチ２８内に配置されたフィールドプレート電極４８をさらに含んでいてよい。フィールドプレート電極４８は、ゲートトレンチ２８に絶縁層１４を介して埋め込まれていてよい。フィールドプレート電極４８は、ゲート電極４６とゲートトレンチ２８の底壁２８Ｂとの間に配置することができる。ゲート電極４６とフィールドプレート電極４８とは、絶縁層１４によって離隔されている。図３に示すように、フィールドプレート電極４８は、Ｘ軸方向において、ゲート電極４６よりも小さい寸法を有していてよい。これにより、フィールドプレート電極４８と側壁２８Ａとの間の絶縁層１４は、比較的大きな厚さを有することができる。フィールドプレート電極４８は、ソース配線１８に電気的に接続されていてよい。フィールドプレート電極４８は、平面視でゲートトレンチ２８とソース配線１８（内側セグメント２４および／または外周セグメント２６）とが交差する領域（図２参照）に配置された１つまたは複数のコンタクトプラグ（図示略）を介してソース配線１８に接続することができる。これにより、フィールドプレート電極４８にソース電圧（または基準電圧）を印加することができる。
【0034】
ゲート電極４６およびフィールドプレート電極４８は、導電性のポリシリコンから形成されていてよい。別の例では、ゲート電極４６および／またはフィールドプレート電極４８は、他の任意の金属材料から形成されていてもよい。
【0035】
ゲートトレンチ２８に隣接するイオン注入領域４０の表層部には、ｎ型のソース領域５０が形成されていてよい。なお、ゲートトレンチ２８に隣接するイオン注入領域４０のうち、ソース領域５０以外の部分が、縦型トランジスタ４２のボディ領域５２に相当する。一例では、ソース領域５０のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。ここで、第３ドープ層３８の厚さＴ３は、ソース領域５０の厚さを含むものである点に留意すべきである。
【0036】
このように、第３ドープ層３８には、縦型トランジスタ４２のｐ型のボディ領域５２およびｎ型のソース領域５０が形成されていてよい。ゲート電極４６に所定のゲート電圧を印加することにより、ボディ領域５２のゲート電極４６に近い部分にチャネルを形成することができる。また、第３ドープ層３８のうちイオン注入領域４０以外の部分と、第２ドープ層３６と、第１ドープ層３４とは、縦型トランジスタ４２のドリフト領域に相当し得る。半導体基板３２は、縦型トランジスタ４２のドレイン領域に相当し得る。
【0037】
さらに、ゲートトレンチ２８に隣接するイオン注入領域４０には、コンタクト領域５４が形成されていてよい。コンタクト領域５４は、ｐ型不純物を含むｐ型領域であってよい。コンタクト領域５４のｐ型不純物濃度は、ボディ領域５２（イオン注入領域４０）よりも高く、一例では、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。
【0038】
半導体装置１０は、ソース配線１８に接続されたソースコンタクトプラグ５６をさらに含んでいてよい。ソースコンタクトプラグ５６は、絶縁層１４およびソース領域５０を貫通して、コンタクト領域５４に接するように延びている。コンタクト領域５４は、ソースコンタクトプラグ５６を介してソース配線１８に電気的に接続されている。
【0039】
外周トレンチ３０は、半導体層１２の第１面１２Ａに開口を有するとともに、Ｚ軸方向に深さを有している。より詳細には、外周トレンチ３０は、第３ドープ層３８を貫通して第２ドープ層３６まで達していてよい。一例では、外周トレンチ３０は、ゲートトレンチ２８と同じ幅および同じ深さを有するように形成されていてもよい。別の例では、外周トレンチ３０は、ゲートトレンチ２８と異なる幅および／または異なる深さを有していてもよい。例えば、外周トレンチ３０は、ゲートトレンチ２８よりも大きな幅および深さを有していてもよい。外周トレンチ３０は、平面視で縦型トランジスタ４２を取り囲むように形成されていてよい。
【0040】
半導体装置１０は、外周トレンチ３０内に配置された外周電極５８をさらに含んでいてよい。外周電極５８は、外周トレンチ３０に絶縁層１４を介して埋め込まれていてよい。外周電極５８は、ソース配線１８に電気的に接続されていてよい。外周電極５８は、平面視で外周トレンチ３０とソース配線１８（外周セグメント２６）とが交差する領域（図２参照）に配置された１つまたは複数のコンタクトプラグ（図示略）を介してソース配線１８に接続することができる。これにより、外周電極５８にソース電圧（または基準電圧）を印加することができる。
【0041】
図３の例のように、複数の外周トレンチ３０が用いられる場合、複数の外周トレンチ３０の各々は、必ずしも同じ幅および深さを有していなくてもよい。また、複数の外周トレンチ３０は、ゲートトレンチ２８が配列されるピッチよりも小さいピッチで配列されていてもよい。
【0042】
［半導体装置の製造方法］
次に、半導体装置１０の製造方法の一例を説明する。
図４～図１３は、半導体装置１０の例示的な製造工程を示す概略断面図である。図４～図１３では、半導体装置１０の、特に縦型トランジスタ４２が形成される部分の断面が示されている。なお、理解を容易にするために、図４～図１３では、図３に示す構成要素と同様な構成要素には同一の符号を付している。
次に、半導体装置１０の製造方法の一例を説明する。
図４～図１３は、半導体装置１０の例示的な製造工程を示す概略断面図である。図４～図１３では、半導体装置１０の、特に縦型トランジスタ４２が形成される部分の断面が示されている。なお、理解を容易にするために、図４～図１３では、図３に示す構成要素と同様な構成要素には同一の符号を付している。
【0043】
図４に示すように、半導体装置１０の製造方法は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを有する半導体層１２を形成することを含む。半導体層１２を形成することは、半導体基板３２上に第１ドープ層３４を形成すること、第１ドープ層３４上に第２ドープ層３６を形成すること、第２ドープ層３６上に第３ドープ層３８を形成することを含んでいてよい。半導体基板３２は、ｎ型不純物を含むＳｉ基板であってよい。第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８は、半導体基板３２上にエピタキシャル成長されたＳｉ層であってよい。第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８は、ｎ型不純物をドーピングしながら連続的に成長させることができる。エピタキシャル成長中にｎ型不純物のドーピング量を変化させることにより、互いに異なる濃度でｎ型不純物がドーピングされた第１ドープ層３４、第２ドープ層３６、および第３ドープ層３８を得ることができる。
【0044】
第１ドープ層３４のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも高い。また、第２ドープ層３６のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも低い。一例では、第１ドープ層３４のｎ型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってよい。第２ドープ層３６のｎ型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であってよい。第３ドープ層３８のｎ型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。
【0045】
第１ドープ層３４の抵抗率は、第３ドープ層３８の抵抗率よりも小さい。また、第２ドープ層３６の抵抗率は、第３ドープ層３８の抵抗率よりも大きい。一例では、第１ドープ層３４の抵抗率は、０．０１Ω・ｃｍ以上０．５Ω・ｃｍ以下であってよい。第２ドープ層３６の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であってよい。第３ドープ層３８の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下であってよい。
【0046】
第１ドープ層３４は、第３ドープ層３８よりも薄くてよい。また、第２ドープ層３６は、第３ドープ層３８よりも厚くてよい。すなわち、第１ドープ層３４の厚さＴ１、第２ドープ層３６の厚さＴ２、および第３ドープ層３８の厚さＴ３の間の関係は、Ｔ２＞Ｔ３＞Ｔ１であってよい。一例では、第１ドープ層３４の厚さＴ１は、０．５μｍ以上１０μｍ以下であってよい。第２ドープ層３６の厚さＴ２は、１μｍ以上３０μｍ以下であってよい。第３ドープ層３８の厚さＴ３は、１μｍ以上１５μｍ以下であってよい。
【0047】
図５は、図４に示す工程に続く製造工程を示す概略断面図である。図５に示すように、半導体装置１０の製造方法は、半導体層１２にゲートトレンチ２８を形成することを含んでいてよい。より詳細には、半導体層１２の第１面１２Ａに所定のパターンのマスクが形成され（図示せず）、次いで、当該マスクを介したエッチングによって、半導体層１２の一部が選択的に除去される。
【0048】
ゲートトレンチ２８は、半導体層１２の第１面１２Ａに開口を有するとともに、Ｚ軸方向に深さを有している。より詳細には、ゲートトレンチ２８は、第３ドープ層３８を貫通して第２ドープ層３６まで達していてよい。一例では、ゲートトレンチ２８は、２μｍ以上１０μｍ以下の深さを有していてよい。好ましくは、ゲートトレンチ２８は、第３ドープ層３８の厚さＴ３よりも大きな深さを有していてよい。この結果、ゲートトレンチ２８の底壁２８Ｂの少なくとも一部は、第２ドープ層３６に形成される。図示の例では、ゲートトレンチ２８の底壁２８Ｂは湾曲しているが、平坦な部分を含んでいてもよい。
【0049】
図６は、図５に示す工程に続く製造工程を示す概略断面図である。図６に示すように、半導体装置１０の製造方法は、半導体層１２の第１面１２Ａおよびゲートトレンチ２８上に第１絶縁層６０を形成すること、第１絶縁層６０上に第１導電体層６２を形成することを含んでいてよい。より詳細には、第１絶縁層６０が、半導体層１２の第１面１２Ａと、ゲートトレンチ２８の側壁２８Ａおよび底壁２８Ｂとに沿って形成される。第１絶縁層６０は、一例では、熱酸化法により形成されたＳｉＯ２である。別の例においては、第１絶縁層６０は、化学気相成長（chemical vapor deposition，ＣＶＤ）法により形成されていてもよい。第１導電体層６２は、例えば導電性のポリシリコンであってよい。ゲートトレンチ２８は、第１絶縁層６０および第１絶縁層６０上に形成された第１導電体層６２によって埋め込まれる。
【0050】
図７は、図６に示す工程に続く製造工程を示す概略断面図である。図７に示すように、半導体装置１０の製造方法は、フィールドプレート電極４８を形成することを含んでいてよい。フィールドプレート電極４８は、第１導電体層６２（図６参照）の一部をエッチングで除去することにより形成される。次いで、フィールドプレート電極４８を覆うとともにゲートトレンチ２８を埋め込む第２絶縁層６４が形成される。第２絶縁層６４は、第１絶縁層６０と同様、ＳｉＯ２から形成されている。第２絶縁層６４は、ＣＶＤ法により形成されたＳｉＯ２であってもよいし、熱酸化法により形成されたＳｉＯ２であってもよい。なお、第２絶縁層６４の形成に先立って、第１絶縁層６０（図６参照）の一部がエッチングにより除去されていてもよい。図７において、第２絶縁層６４は、第１絶縁層６０の少なくとも一部と一体的に示されている。
【0051】
図８は、図７に示す工程に続く製造工程を示す概略断面図である。図８に示すように、半導体装置１０の製造方法は、第１絶縁層６０および第２絶縁層６４（図７参照）を部分的に除去して、下側絶縁部６６を形成することを含んでいてよい。下側絶縁部６６は、エッチング後の第１絶縁層６０および第２絶縁層６４の残りの部分に相当する。この結果、半導体層１２の第１面１２Ａおよび側壁２８Ａの一部が露出される。
【0052】
図９は、図８に示す工程に続く製造工程を示す概略断面図である。図９に示すように、半導体装置１０の製造方法は、半導体層１２および下側絶縁部６６上に第３絶縁層６８を形成することを含んでいてよい。第３絶縁層６８は、比較的薄い厚さを有するとともに、ゲートトレンチ２８の側壁２８Ａの上部を覆うことができる。第３絶縁層６８は、一例では、熱酸化法により形成されたＳｉＯ２であってよい。別の例においては、第３絶縁層６８は、ＣＶＤ法により形成されていてもよい。
【0053】
図１０は、図９に示す工程に続く製造工程を示す概略断面図である。図１０に示すように、半導体装置１０の製造方法は、ゲート電極４６を形成することを含んでいてよい。ゲート電極４６は、第３絶縁層６８上に導電体層（図示略）を形成した後、余剰部分をエッチングすることによって形成することができる。ゲート電極４６は、例えば導電性のポリシリコンから形成されていてよい。この結果、ゲート電極４６は、第３絶縁層６８を挟んでゲートトレンチ２８の側壁２８Ａに対向する。
【0054】
図１１は、図１０に示す工程に続く製造工程を示す概略断面図である。図１１に示すように、半導体装置１０の製造方法は、第３ドープ層３８中にソース領域５０およびボディ領域５２を形成することを含んでいてよい。より詳細には、第３ドープ層３８中にｐ型のイオン注入領域４０（図３参照）を形成した後、イオン注入領域４０の表層部に、ｎ型のソース領域５０が形成されることによって、ボディ領域５２が形成される。ボディ領域５２は、イオン注入領域４０のうち、ソース領域５０以外の部分に相当する。
【0055】
ボディ領域５２は、第３絶縁層６８を挟んでゲート電極４６の少なくとも一部に対向することができるように形成される。これにより、ゲート電極４６にゲート電圧が印加された場合に、ボディ領域５２にチャネルを形成することが可能となる。
【0056】
ソース領域５０のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。また、ボディ領域５２のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。
【0057】
図１２は、図１１に示す工程に続く製造工程を示す概略断面図である。図１２に示すように、半導体装置１０の製造方法は、第３絶縁層６８およびゲート電極４６上に第４絶縁層７０を形成することを含んでいてよい。第４絶縁層７０は、一例では、ＣＶＤ法によって形成されてもよい。なお、第４絶縁層７０、第３絶縁層６８、および下側絶縁部６６が、図３に示した絶縁層１４を構成することができる。
【0058】
図１３は、図１２に示す工程に続く製造工程を示す概略断面図である。図１３に示すように、半導体装置１０の製造方法は、コンタクト領域５４およびソースコンタクトプラグ５６を形成すること、絶縁層１４上にソース配線１８を形成すること、半導体層１２の第２面１２Ｂ上にドレイン電極４４を形成することを含んでいてよい。より詳細には、絶縁層１４を貫通するとともに半導体層１２まで達するソースコンタクト孔７２が形成される。次いで、ｐ型の不純物がイオン注入によりソースコンタクト孔７２の底部から注入されてコンタクト領域５４が形成される。ソースコンタクトプラグ５６がソースコンタクト孔７２内に形成され、次いでソース配線１８が絶縁層１４上に形成される。ドレイン電極４４が、半導体層１２の第２面１２Ｂに形成される。以上の工程により、半導体装置１０の縦型トランジスタ４２を形成することができる。
【0059】
［半導体装置の作用］
以下、本実施形態の半導体装置１０の作用について説明する。半導体装置１０は、縦型トランジスタ４２と、縦型トランジスタ４２の一部を構成する半導体層１２とを含んでいる。半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含んでいる。第１ドープ層３４のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも高く、第２ドープ層３６のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも低い。
以下、本実施形態の半導体装置１０の作用について説明する。半導体装置１０は、縦型トランジスタ４２と、縦型トランジスタ４２の一部を構成する半導体層１２とを含んでいる。半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含んでいる。第１ドープ層３４のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも高く、第２ドープ層３６のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも低い。
【0060】
半導体層１２は、ｎ型の不純物濃度が比較的高い（抵抗率の小さい）第１ドープ層３４を含んでいるため、半導体層１２の厚さを増加させつつ、オン抵抗の上昇を抑制することができる。また、半導体層１２の厚さが大きいほど、半導体装置１０のアバランシェ耐量を向上させることができるため、本実施形態の半導体装置１０によれば、オン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
【0061】
以下、図１４～図１６を参照して、本実施形態の半導体装置１０によるアバランシェ耐量の向上およびオン抵抗の上昇抑制についてさらに説明する。
図１４（ａ）～図１４（ｃ）は、それぞれ実験例１～３による半導体装置における半導体層の模式図である。図１４（ａ）および図１４（ｂ）に示される実験例１および実験例２による半導体装置は、概して、半導体層が第１ドープ層を含んでいないという点で本実施形態の半導体装置１０と相違している。すなわち、実験例１および実験例２では、半導体層は、半導体基板と、半導体基板上に形成された第２ドープ層と、第２ドープ層上に形成された第３ドープ層を含んでいる。一方、図１４（ｃ）に示される実験例３は、本実施形態の半導体装置１０に対応するものである。すなわち、実験例３では、半導体層は、半導体基板と、半導体基板上に形成された第１ドープ層と、第１ドープ層上に形成された第２ドープ層と、第２ドープ層上に形成された第３ドープ層を含んでいる。実験例１～３における第１ドープ層、第２ドープ層、および第３ドープ層のｎ型の不純物濃度の関係は、本実施形態と同様である。すなわち、第１ドープ層のｎ型の不純物濃度は、第３ドープ層のｎ型の不純物濃度よりも高く、かつ第２ドープ層のｎ型の不純物濃度は、第３ドープ層のｎ型の不純物濃度よりも低い。したがって、第１ドープ層の抵抗率は、第３ドープ層の抵抗率よりも小さく、かつ第２ドープ層の抵抗率は、前記第３ドープ層の抵抗率よりも大きい。
図１４（ａ）～図１４（ｃ）は、それぞれ実験例１～３による半導体装置における半導体層の模式図である。図１４（ａ）および図１４（ｂ）に示される実験例１および実験例２による半導体装置は、概して、半導体層が第１ドープ層を含んでいないという点で本実施形態の半導体装置１０と相違している。すなわち、実験例１および実験例２では、半導体層は、半導体基板と、半導体基板上に形成された第２ドープ層と、第２ドープ層上に形成された第３ドープ層を含んでいる。一方、図１４（ｃ）に示される実験例３は、本実施形態の半導体装置１０に対応するものである。すなわち、実験例３では、半導体層は、半導体基板と、半導体基板上に形成された第１ドープ層と、第１ドープ層上に形成された第２ドープ層と、第２ドープ層上に形成された第３ドープ層を含んでいる。実験例１～３における第１ドープ層、第２ドープ層、および第３ドープ層のｎ型の不純物濃度の関係は、本実施形態と同様である。すなわち、第１ドープ層のｎ型の不純物濃度は、第３ドープ層のｎ型の不純物濃度よりも高く、かつ第２ドープ層のｎ型の不純物濃度は、第３ドープ層のｎ型の不純物濃度よりも低い。したがって、第１ドープ層の抵抗率は、第３ドープ層の抵抗率よりも小さく、かつ第２ドープ層の抵抗率は、前記第３ドープ層の抵抗率よりも大きい。
【0062】
実験例１の第２ドープ層の厚さは、実験例３の第２ドープ層の厚さに等しく、かつ実験例１の第３ドープ層の厚さは、実験例３の第３ドープ層の厚さに等しい。したがって、実験例１において半導体基板上に形成されるドープ層の総厚さＴＥｐｉ１（第２ドープ層および第３ドープ層の厚さの合計）は、実験例３において半導体基板上に形成されるドープ層の総厚さＴＥｐｉ３（第１ドープ層、第２ドープ層、および第３ドープ層の厚さの合計）よりも小さい。
【0063】
実験例２の第２ドープ層は、実験例１および実験例３の第２ドープ層よりも大きな厚さを有している。具体的には、実験例２の第２ドープ層の厚さは、実験例３の第１ドープ層および第２ドープ層の厚さの合計に等しい。これにより、実験例２において半導体基板上に形成されるドープ層の総厚さＴＥｐｉ２（第２ドープ層および第３ドープ層の厚さの合計）は、実験例３において半導体基板上に形成されるドープ層の総厚さＴＥｐｉ３（第１ドープ層、第２ドープ層、および第３ドープ層の厚さの合計）に等しい。
【0064】
半導体層以外の点においては、実験例１、実験例２、および実験例３による半導体装置は実質的に同等である。
図１５は、実験例１～３による半導体装置の許容アバランシェ電流（allowable avalanche current）を示すグラフである。許容アバランシェ電流は、半導体装置においてアバランシェ降伏が生じた際に許容されるアバランシェ電流の最大値である。図１５に示すグラフにおいて、ＩＡＳと記載された縦軸が、半導体装置の許容アバランシェ電流を表している。
図１５は、実験例１～３による半導体装置の許容アバランシェ電流（allowable avalanche current）を示すグラフである。許容アバランシェ電流は、半導体装置においてアバランシェ降伏が生じた際に許容されるアバランシェ電流の最大値である。図１５に示すグラフにおいて、ＩＡＳと記載された縦軸が、半導体装置の許容アバランシェ電流を表している。
【0065】
図１５に示すように、実験例１の許容アバランシェ電流は、実験例２および３の許容アバランシェ電流よりも４０％以上小さい。一方、実験例２の許容アバランシェ電流は、実験例３の許容アバランシェ電流と略同等（５％以内の差）である。
【0066】
これは、半導体装置の許容アバランシェ電流が、半導体基板上に形成されるドープ層の総厚さに依存することを意味する。実験例１のドープ層の総厚さＴＥｐｉ１は、実験例２および３のドープ層の総厚さＴＥｐｉ２およびＴＥｐｉ３よりも小さく、かつ実験例２のドープ層の総厚さＴＥｐｉ２は、実験例３のドープ層の総厚さＴＥｐｉ３と同じである。
【0067】
したがって、半導体基板上に形成されるドープ層の総厚さを増加させることにより、半導体装置のアバランシェ耐量を向上させることができる。
一方、図１６は、実験例１～３による半導体装置のオン抵抗を示すグラフである。図１６に示すグラフにおいて、ＲONと記載された縦軸が、半導体装置のオン抵抗を表している。
一方、図１６は、実験例１～３による半導体装置のオン抵抗を示すグラフである。図１６に示すグラフにおいて、ＲONと記載された縦軸が、半導体装置のオン抵抗を表している。
【0068】
図１６に示すように、実験例２のオン抵抗は、実験例１のオン抵抗よりも大きい。これは、実験例２のドープ層の総厚さＴＥｐｉ２が、実験例１のドープ層の総厚さＴＥｐｉ１よりも大きいことに起因している。より詳細には、実験例２の第２ドープ層の厚さが実験例１の第２ドープ層の厚さよりも大きいため、実験例２のオン抵抗は、実験例１のオン抵抗よりも大きい。
【0069】
一方、実験例３のドープ層の総厚さＴＥｐｉ３は、実験例２のドープ層の総厚さＴＥｐｉ２と同等であるが、実験例３のオン抵抗は、実験例２のオン抵抗よりも小さい。これは、実験例３の半導体層が、比較的小さい抵抗率を有する第１ドープ層を含んでいるためである。半導体層が第１ドープ層を含んでいる分、実験例３においては、比較的大きい抵抗率を有する第２ドープ層の厚さを小さくすることができる。
【0070】
このように、実験例３のドープ層の総厚さＴＥｐｉ３が実験例２のドープ層の総厚さＴＥｐｉ２と同等であっても、実験例３のオン抵抗は、実験例１のオン抵抗に対して実験例２ほど上昇していない。また、実験例３のドープ層の総厚さＴＥｐｉ３は、実験例１のドープ層の総厚さＴＥｐｉ１よりも大きいため、実験例３の半導体装置のアバランシェ耐量は向上している。
【0071】
なお、オン抵抗を低減するために、単に抵抗率の小さいドープ層のみを用いることは、半導体装置の（オン抵抗以外の）所望の特性を達成することを困難にし得ることに留意されたい。比較的大きな抵抗率を有するドープ層を適宜用いることにより、半導体装置の様々な所望の特性を得ることができる。例えば、本実施形態における第２ドープ層３６および第３ドープ層３８（第１ドープ層３４よりも大きな抵抗率を有する）は、半導体層１２中の所望の空乏層広がりおよび電界分布を得るために用いられていてよい。
【0072】
以上説明したように、本実施形態の半導体装置１０に対応する実験例３では、オン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
本実施形態の半導体装置１０は、以下の利点を有する。
本実施形態の半導体装置１０は、以下の利点を有する。
【0073】
（１）半導体装置１０は、縦型トランジスタ４２と、縦型トランジスタ４２の一部を構成する半導体層１２とを含んでいる。半導体層１２は、第１ドープ層３４と、第１ドープ層３４上に形成された第２ドープ層３６と、第２ドープ層３６上に形成された第３ドープ層３８とを含んでいる。第１ドープ層３４のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも高く、第２ドープ層３６のｎ型の不純物濃度は、第３ドープ層３８のｎ型の不純物濃度よりも低い。
【0074】
この構成によれば、半導体装置１０のオン抵抗の上昇を抑制しつつ、アバランシェ耐量を向上させることができる。
（２）半導体装置１０は、半導体層１２に形成されたゲートトレンチ２８と、ゲートトレンチ２８内に配置されたゲート電極４６とをさらに備えている。ゲートトレンチ２８は、第３ドープ層３８を貫通して第２ドープ層３６まで達している。
（２）半導体装置１０は、半導体層１２に形成されたゲートトレンチ２８と、ゲートトレンチ２８内に配置されたゲート電極４６とをさらに備えている。ゲートトレンチ２８は、第３ドープ層３８を貫通して第２ドープ層３６まで達している。
【0075】
この構成によれば、ゲートトレンチ２８の少なくとも一部は、比較的大きな抵抗率を有する第２ドープ層３６に配置されているので、半導体装置１０の耐圧を向上させることができる。
【0076】
（３）ゲートトレンチ２８は、底壁２８Ｂを有している。底壁２８Ｂの少なくとも一部は、第２ドープ層３６に形成されている。
この構成によれば、電界強度が比較的高くなりやすいゲートトレンチ２８の底壁２８Ｂおよびその周辺が、比較的大きな抵抗率を有する第２ドープ層３６に配置されているので、半導体装置１０の耐圧を効果的に向上させることができる。
この構成によれば、電界強度が比較的高くなりやすいゲートトレンチ２８の底壁２８Ｂおよびその周辺が、比較的大きな抵抗率を有する第２ドープ層３６に配置されているので、半導体装置１０の耐圧を効果的に向上させることができる。
【0077】
（４）半導体装置１０は、ゲートトレンチ２８内に配置されたフィールドプレート電極４８をさらに備えている。
この構成によれば、ゲート・ドレイン間容量を低減するとともに、半導体装置１０の耐圧を向上させることができる。
この構成によれば、ゲート・ドレイン間容量を低減するとともに、半導体装置１０の耐圧を向上させることができる。
【0078】
（５）第１ドープ層３４は、第３ドープ層３８よりも薄く、かつ第２ドープ層３６は、第３ドープ層３８よりも厚い。
この構成によれば、比較的大きな抵抗率を有する第２ドープ層３６が、第１ドープ層３４および第３ドープ層３８よりも厚く形成されているため、半導体装置１０の耐圧を維持しつつ、オン抵抗を低減することができる。
この構成によれば、比較的大きな抵抗率を有する第２ドープ層３６が、第１ドープ層３４および第３ドープ層３８よりも厚く形成されているため、半導体装置１０の耐圧を維持しつつ、オン抵抗を低減することができる。
【0079】
（６）第１ドープ層３４のｎ型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であり、第２ドープ層３６のｎ型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であり、かつ第３ドープ層３８のｎ型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
【0080】
この構成によれば、半導体層１２中に空乏層を十分広げることができるとともに、半導体層１２において所望の電界分布を得ることができる。
［他の変更例］
上記実施形態は、以下のように変更して実施することができる。
［他の変更例］
上記実施形態は、以下のように変更して実施することができる。
【0081】
・ゲート配線１６およびソース配線１８の平面レイアウトは、図１の例に限定されない。例えば、ゲート配線１６は、ゲート延在部２２に加えて、平面視でチップの中央を横切るゲートフィンガー（図示略）を含んでいてもよい。また、例えば、ソース配線１８は、外周セグメント２６（ソースフィンガー）を含んでいなくてもよい。
【0082】
・ゲートトレンチ２８の配置は、図２の例に限定されない。ゲートトレンチ２８の配置は、半導体装置１０の所望の特性に応じて適宜定めることができる。例えば、ゲートトレンチ２８は、平面視でメッシュ状に形成されていてもよい。
【0083】
・縦型トランジスタ４２の断面構造は、図３の例に限定されない。例えば、ゲート電極４６がゲートトレンチ２８に埋め込まれるとともに、フィールドプレート電極４８がゲートトレンチ２８に埋め込まれていなくてもよい。
【0084】
・外周トレンチ３０の底部の近傍に、第２ドープ層３６よりも高い濃度のｎ型不純物を含む高濃度領域（図示略）が形成されていてもよい。
・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
・半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
【0085】
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」との記載は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」との記載は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
【0086】
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0087】
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
【0088】
例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0089】
［付記］
上記実施形態および変更例の各々から把握できる技術的思想を以下に記載する。なお、付記に記載された構成要素に対応する実施形態中の構成要素の符号が括弧内に示されている。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記実施形態および変更例の各々から把握できる技術的思想を以下に記載する。なお、付記に記載された構成要素に対応する実施形態中の構成要素の符号が括弧内に示されている。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0090】
（付記１）
縦型トランジスタ（４２）と、
前記縦型トランジスタ（４２）の一部を構成する半導体層（１２）と
を備え、
前記半導体層（１２）は、
第１ドープ層（３４）と、
前記第１ドープ層（３４）上に形成された第２ドープ層（３６）と、
前記第２ドープ層（３６）上に形成された第３ドープ層（３８）と
を含み、
前記第１ドープ層（３４）の第１導電型の不純物濃度は、前記第３ドープ層（３８）の第１導電型の不純物濃度よりも高く、
前記第２ドープ層（３６）の第１導電型の不純物濃度は、前記第３ドープ層（３８）の第１導電型の不純物濃度よりも低い、
半導体装置（１０）。
縦型トランジスタ（４２）と、
前記縦型トランジスタ（４２）の一部を構成する半導体層（１２）と
を備え、
前記半導体層（１２）は、
第１ドープ層（３４）と、
前記第１ドープ層（３４）上に形成された第２ドープ層（３６）と、
前記第２ドープ層（３６）上に形成された第３ドープ層（３８）と
を含み、
前記第１ドープ層（３４）の第１導電型の不純物濃度は、前記第３ドープ層（３８）の第１導電型の不純物濃度よりも高く、
前記第２ドープ層（３６）の第１導電型の不純物濃度は、前記第３ドープ層（３８）の第１導電型の不純物濃度よりも低い、
半導体装置（１０）。
【0091】
（付記２）
前記半導体層（１２）に形成されたゲートトレンチ（２８）と、
前記ゲートトレンチ（２８）内に配置されたゲート電極（４６）と
をさらに備え、前記ゲートトレンチ（２８）は、前記第３ドープ層（３８）を貫通して前記第２ドープ層（３６）まで達している、付記１に記載の半導体装置（１０）。
前記半導体層（１２）に形成されたゲートトレンチ（２８）と、
前記ゲートトレンチ（２８）内に配置されたゲート電極（４６）と
をさらに備え、前記ゲートトレンチ（２８）は、前記第３ドープ層（３８）を貫通して前記第２ドープ層（３６）まで達している、付記１に記載の半導体装置（１０）。
【0092】
（付記３）
前記ゲートトレンチ（２８）は、底壁（２８Ｂ）を有し、前記底壁（２８Ｂ）の少なくとも一部は、前記第２ドープ層（３６）に形成されている、付記２に記載の半導体装置（１０）。
前記ゲートトレンチ（２８）は、底壁（２８Ｂ）を有し、前記底壁（２８Ｂ）の少なくとも一部は、前記第２ドープ層（３６）に形成されている、付記２に記載の半導体装置（１０）。
【0093】
（付記４）
前記半導体層（１２）上に形成された絶縁層（１４）と、
前記絶縁層（１４）上に形成されたゲート配線（１６）と
をさらに備え、前記ゲート電極（４６）は、前記ゲート配線（１６）に電気的に接続されている、付記２または３に記載の半導体装置（１０）。
前記半導体層（１２）上に形成された絶縁層（１４）と、
前記絶縁層（１４）上に形成されたゲート配線（１６）と
をさらに備え、前記ゲート電極（４６）は、前記ゲート配線（１６）に電気的に接続されている、付記２または３に記載の半導体装置（１０）。
【0094】
（付記５）
前記ゲートトレンチ（２８）内に配置されたフィールドプレート電極（４８）
をさらに備える、付記２～４のうちのいずれか１つに記載の半導体装置（１０）。
前記ゲートトレンチ（２８）内に配置されたフィールドプレート電極（４８）
をさらに備える、付記２～４のうちのいずれか１つに記載の半導体装置（１０）。
【0095】
（付記６）
前記半導体層（１２）上に形成された絶縁層（１４）と、
前記絶縁層（１４）上に形成されたソース配線（１８）をさらに備え、前記フィールドプレート電極（４８）は、前記ソース配線（１８）に電気的に接続されている、付記５に記載の半導体装置（１０）。
前記半導体層（１２）上に形成された絶縁層（１４）と、
前記絶縁層（１４）上に形成されたソース配線（１８）をさらに備え、前記フィールドプレート電極（４８）は、前記ソース配線（１８）に電気的に接続されている、付記５に記載の半導体装置（１０）。
【0096】
（付記７）
前記ゲートトレンチ（２８）は、２μｍ以上１０μｍ以下の深さを有している、付記２～６のうちのいずれか１つに記載の半導体装置（１０）。
前記ゲートトレンチ（２８）は、２μｍ以上１０μｍ以下の深さを有している、付記２～６のうちのいずれか１つに記載の半導体装置（１０）。
【0097】
（付記８）
前記ゲートトレンチ（２８）は、平面視でストライプ状に配列された複数のゲートトレンチ（２８）のうちの１つである、付記２～７のうちのいずれか１つに記載の半導体装置（１０）。
前記ゲートトレンチ（２８）は、平面視でストライプ状に配列された複数のゲートトレンチ（２８）のうちの１つである、付記２～７のうちのいずれか１つに記載の半導体装置（１０）。
【0098】
（付記９）
前記ゲートトレンチ（２８）は、平面視でメッシュ状に形成されている、付記２～７のうちのいずれか１つに記載の半導体装置（１０）。
前記ゲートトレンチ（２８）は、平面視でメッシュ状に形成されている、付記２～７のうちのいずれか１つに記載の半導体装置（１０）。
【0099】
（付記１０）
前記第１ドープ層（３４）は、前記第３ドープ層（３８）よりも薄く、
前記第２ドープ層（３６）は、前記第３ドープ層（３８）よりも厚い、
付記１～９のうちのいずれか１つに記載の半導体装置（１０）。
前記第１ドープ層（３４）は、前記第３ドープ層（３８）よりも薄く、
前記第２ドープ層（３６）は、前記第３ドープ層（３８）よりも厚い、
付記１～９のうちのいずれか１つに記載の半導体装置（１０）。
【0100】
（付記１１）
前記第１ドープ層（３４）の抵抗率は、前記第３ドープ層（３８）の抵抗率よりも小さく、
前記第２ドープ層（３６）の抵抗率は、前記第３ドープ層（３８）の抵抗率よりも大きい、
付記１～１０のうちのいずれか１つに記載の半導体装置（１０）。
前記第１ドープ層（３４）の抵抗率は、前記第３ドープ層（３８）の抵抗率よりも小さく、
前記第２ドープ層（３６）の抵抗率は、前記第３ドープ層（３８）の抵抗率よりも大きい、
付記１～１０のうちのいずれか１つに記載の半導体装置（１０）。
【0101】
（付記１２）
前記第１ドープ層（３４）の第１導電型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であり、
前記第２ドープ層（３６）の第１導電型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であり、
前記第３ドープ層（３８）の第１導電型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である、
付記１～１１のうちのいずれか１つに記載の半導体装置（１０）。
前記第１ドープ層（３４）の第１導電型の不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であり、
前記第２ドープ層（３６）の第１導電型の不純物濃度は、１×１０１３ｃｍ－３以上１×１０１６ｃｍ－３以下であり、
前記第３ドープ層（３８）の第１導電型の不純物濃度は、２×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である、
付記１～１１のうちのいずれか１つに記載の半導体装置（１０）。
【0102】
（付記１３）
前記第１ドープ層（３４）の厚さ（Ｔ１）は、０．５μｍ以上１０μｍ以下であり、
前記第２ドープ層（３６）の厚さ（Ｔ２）は、１μｍ以上３０μｍ以下であり、
前記第３ドープ層（３８）の厚さ（Ｔ３）は、１μｍ以上１５μｍ以下である、
付記１～１２のうちのいずれか１つに記載の半導体装置（１０）。
前記第１ドープ層（３４）の厚さ（Ｔ１）は、０．５μｍ以上１０μｍ以下であり、
前記第２ドープ層（３６）の厚さ（Ｔ２）は、１μｍ以上３０μｍ以下であり、
前記第３ドープ層（３８）の厚さ（Ｔ３）は、１μｍ以上１５μｍ以下である、
付記１～１２のうちのいずれか１つに記載の半導体装置（１０）。
【0103】
（付記１４）
前記第１ドープ層（３４）の抵抗率は、０．０１Ω・ｃｍ以上０．５Ω・ｃｍ以下であり、
前記第２ドープ層（３６）の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であり、
前記第３ドープ層（３８）の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下である、
付記１～１３のうちのいずれか１つに記載の半導体装置（１０）。
前記第１ドープ層（３４）の抵抗率は、０．０１Ω・ｃｍ以上０．５Ω・ｃｍ以下であり、
前記第２ドープ層（３６）の抵抗率は、０．１Ω・ｃｍ以上１０Ω・ｃｍ以下であり、
前記第３ドープ層（３８）の抵抗率は、０．０５Ω・ｃｍ以上１Ω・ｃｍ以下である、
付記１～１３のうちのいずれか１つに記載の半導体装置（１０）。
【0104】
（付記１５）
前記第３ドープ層（３８）に、第２導電型のイオン注入領域（４０）が形成されている、付記１～１４のうちのいずれか１つに記載の半導体装置（１０）。
前記第３ドープ層（３８）に、第２導電型のイオン注入領域（４０）が形成されている、付記１～１４のうちのいずれか１つに記載の半導体装置（１０）。
【0105】
（付記１６）
前記第３ドープ層（３８）に、前記縦型トランジスタ（４２）の第２導電型のボディ領域（５２）および第１導電型のソース領域（５０）が形成されている、付記１～１５のうちのいずれか１つに記載の半導体装置（１０）。
前記第３ドープ層（３８）に、前記縦型トランジスタ（４２）の第２導電型のボディ領域（５２）および第１導電型のソース領域（５０）が形成されている、付記１～１５のうちのいずれか１つに記載の半導体装置（１０）。
【0106】
（付記１７）
前記半導体層（１２）は、半導体基板（３２）をさらに含み、前記第１ドープ層（３４）は、前記半導体基板（３２）上に形成されている、付記１～１６のうちのいずれか１つに記載の半導体装置（１０）。
前記半導体層（１２）は、半導体基板（３２）をさらに含み、前記第１ドープ層（３４）は、前記半導体基板（３２）上に形成されている、付記１～１６のうちのいずれか１つに記載の半導体装置（１０）。
【0107】
（付記１８）
前記半導体層（１２）は、第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を有しており、
前記ゲートトレンチ（２８）は、前記半導体層（１２）の前記第１面（１２Ａ）に形成されており、
前記半導体装置（１０）は、前記半導体層（１２）の前記第２面（１２Ｂ）に形成されたドレイン電極（４４）をさらに備える、付記２～１７のうちのいずれか１つに記載の半導体装置（１０）。
前記半導体層（１２）は、第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を有しており、
前記ゲートトレンチ（２８）は、前記半導体層（１２）の前記第１面（１２Ａ）に形成されており、
前記半導体装置（１０）は、前記半導体層（１２）の前記第２面（１２Ｂ）に形成されたドレイン電極（４４）をさらに備える、付記２～１７のうちのいずれか１つに記載の半導体装置（１０）。
【0108】
（付記１９）
前記縦型トランジスタ（４２）は、トレンチゲート型のＭＯＳＦＥＴである、付記１～１８のうちのいずれか１つに記載の半導体装置（１０）。
前記縦型トランジスタ（４２）は、トレンチゲート型のＭＯＳＦＥＴである、付記１～１８のうちのいずれか１つに記載の半導体装置（１０）。
【0109】
（付記２０）
前記縦型トランジスタ（４２）をオンさせると、前記第１ドープ層（３４）、前記第２ドープ層（３６）、および前記第３ドープ層（３８）を通って電流が流れる、付記１～１９のうちのいずれか１つに記載の半導体装置（１０）。
前記縦型トランジスタ（４２）をオンさせると、前記第１ドープ層（３４）、前記第２ドープ層（３６）、および前記第３ドープ層（３８）を通って電流が流れる、付記１～１９のうちのいずれか１つに記載の半導体装置（１０）。
【0110】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0111】
１０…半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…絶縁層
１６…ゲート配線
１８…ソース配線
２０…ゲートパッド
２２…ゲート延在部
２４…内側セグメント
２６…外周セグメント（ソースフィンガー）
２８…ゲートトレンチ
２８Ａ…側壁
２８Ｂ…底壁
３０…外周トレンチ
３０Ａ…側壁
３０Ｂ…底壁
３２…半導体基板
３４…第１ドープ層
３６…第２ドープ層
３８…第３ドープ層
４０…イオン注入領域
４２…縦型トランジスタ
４４…ドレイン電極
４６…ゲート電極
４８…フィールドプレート電極
５０…ソース領域
５２…ボディ領域
５４…コンタクト領域
５６…ソースコンタクトプラグ
５８…外周電極
６０…第１絶縁層
６２…第１導電体層
６４…第２絶縁層
６６…下側絶縁部
６８…第３絶縁層
７０…第４絶縁層
７２…ソースコンタクト孔
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…絶縁層
１６…ゲート配線
１８…ソース配線
２０…ゲートパッド
２２…ゲート延在部
２４…内側セグメント
２６…外周セグメント（ソースフィンガー）
２８…ゲートトレンチ
２８Ａ…側壁
２８Ｂ…底壁
３０…外周トレンチ
３０Ａ…側壁
３０Ｂ…底壁
３２…半導体基板
３４…第１ドープ層
３６…第２ドープ層
３８…第３ドープ層
４０…イオン注入領域
４２…縦型トランジスタ
４４…ドレイン電極
４６…ゲート電極
４８…フィールドプレート電極
５０…ソース領域
５２…ボディ領域
５４…コンタクト領域
５６…ソースコンタクトプラグ
５８…外周電極
６０…第１絶縁層
６２…第１導電体層
６４…第２絶縁層
６６…下側絶縁部
６８…第３絶縁層
７０…第４絶縁層
７２…ソースコンタクト孔
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】