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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137103
(43)【公開日】2024-10-07
(54)【発明の名称】信号発生方法および信号発生器
(51)【国際特許分類】
G06F 13/42 20060101AFI20240927BHJP
【ＦＩ】
G06F13/42 350Z
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023048491
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】000000572
【氏名又は名称】アンリツ株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉岡 宏紀
(57)【要約】
【課題】信号発生器において、任意の長さのユーザパターンについて、データの連続性を保ったループ出力を可能とする。
【解決手段】信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリと、第１バッファメモリと、第２バッファメモリと、第３バッファメモリとを備え、第１～第３バッファメモリのサイズは、ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、波形パターンの読み出しデータを第１バッファメモリに記憶する記憶ステップと、１クロック前における波形パターンの読み出しデータを第２バッファメモリに記憶する記憶ステップと、波形パターンの読み出しデータのうち先頭のデータを第３バッファメモリに記憶する記憶ステップと、第１～第３バッファメモリに記憶されたデータに基づいて、波形パターンの繰り返しである繰り返しデータを連続で出力する信号出力ステップとを有する。
【選択図】図４
【解決手段】信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリと、第１バッファメモリと、第２バッファメモリと、第３バッファメモリとを備え、第１～第３バッファメモリのサイズは、ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、波形パターンの読み出しデータを第１バッファメモリに記憶する記憶ステップと、１クロック前における波形パターンの読み出しデータを第２バッファメモリに記憶する記憶ステップと、波形パターンの読み出しデータのうち先頭のデータを第３バッファメモリに記憶する記憶ステップと、第１～第３バッファメモリに記憶されたデータに基づいて、波形パターンの繰り返しである繰り返しデータを連続で出力する信号出力ステップとを有する。
【選択図】図４
【特許請求の範囲】
【請求項1】
信号発生器（１００）による信号発生方法であって、
前記信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記波形パターンの読み出しデータを前記第１バッファメモリに記憶する第１記憶ステップと、
１クロック前における前記波形パターンの読み出しデータを前記第２バッファメモリに記憶する第２記憶ステップと、
前記波形パターンの読み出しデータのうち先頭のデータを前記第３バッファメモリに記憶する第３記憶ステップと、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、信号出力ステップと、を有する、
信号発生方法。
前記信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記波形パターンの読み出しデータを前記第１バッファメモリに記憶する第１記憶ステップと、
１クロック前における前記波形パターンの読み出しデータを前記第２バッファメモリに記憶する第２記憶ステップと、
前記波形パターンの読み出しデータのうち先頭のデータを前記第３バッファメモリに記憶する第３記憶ステップと、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、信号出力ステップと、を有する、
信号発生方法。
【請求項2】
前記信号発生器がＦＰＧＡで構成されている、
請求項１に記載の信号発生方法。
請求項１に記載の信号発生方法。
【請求項3】
任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記第１バッファメモリは、前記波形パターンの読み出しデータを記憶し、
前記第２バッファメモリは、１クロック前における前記波形パターンの読み出しデータを記憶し、
前記第３バッファメモリは、前記波形パターンの読み出しデータのうち先頭のデータを記憶し、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、
信号発生器（１００）。
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記第１バッファメモリは、前記波形パターンの読み出しデータを記憶し、
前記第２バッファメモリは、１クロック前における前記波形パターンの読み出しデータを記憶し、
前記第３バッファメモリは、前記波形パターンの読み出しデータのうち先頭のデータを記憶し、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、
信号発生器（１００）。
【請求項4】
ＦＰＧＡで構成されている、
請求項３に記載の信号発生器。
請求項３に記載の信号発生器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、信号発生方法および信号発生器に関する。
【背景技術】
【0002】
特許文献１には、ディジタルファンクションジェネレータが記載されている。ディジタルファンクションジェネレータは、波形データが格納されている波形メモリを備え、外部から設定された波形条件に従い波形メモリからその波形データを読み出し、任意の信号波形を発生させる信号発生器において、高周波領域まで任意の信号波形を発生する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特公平０１－２０７８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
Ｅｔｈｅｒｎｅｔ（登録商標）やＰＣＩｅ（登録商標）等通信規格の高速化に伴い、任意の波形をアナログで生成可能であり、かつ高速度の任意信号発生器（Ａｒｂｉｔｒａｒｙ Ｗａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ。以下、ＡＷＧと表記することがある）が求められている。ＡＷＧが出力対象とする信号として、任意に設定した波形パターンと、ユーザが波形データそのものを設定する波形パターンとがある。以下、これらの波形パターンをユーザパターンと表現する。ユーザパターンをループで読み出すことによって、ＡＷＧに内蔵されたメモリサイズを上回るような長周期パターンの出力も可能となる。
【0005】
数ＧＨｚ程度の出力速度のＡＷＧがユーザパターンを出力する場合、パターンメモリとして、ＤＤＲ等の一般的な外部ＲＡＭを用いた場合でも十分なデータ帯域を確保することができる。
【0006】
しかしながら、現在求められている高速度（十数ＧＨｚ～１００ＧＨｚ程度）のＡＷＧにおいては、その高速性のため、ＤＤＲ等の一般的な外部ＲＡＭを用いることはデータ帯域の面から考えて難しい。例えばデータ幅１６ｂｉｔのＤＤＲ４ ２４００は、約３４Ｇｂ／ｓのデータ帯域を有する。
【0007】
そのため、必要なデータ帯域を確保するため、ＦＰＧＡ（もしくはＡＳＩＣ等）の内部メモリからＡＷＧの出力データ帯域に対応した速度で読み出しを行い、読み出した値をそのまま出力する方式を採用している。必要な帯域とは、例えば８ｂｉｔ分解能、１２８ＧＨｚのＡＷＧであれば１ Ｔｂ／ｓである。上記の方式は基本的にバッファメモリが不要または少なく、回路も単純であるため、ＦＰＧＡで構成した場合ＦＰＧＡ内の回路リソースの面でメリットがある。しかし一方で、ユーザパターンをループ出力しようとした場合はデータサイズとしてはメモリの読み出し幅の整数倍のデータしか設定することができない。これは、ほぼすべての半導体メモリは一回に読み出せるデータの幅が固定されており、この値を変更することは基本的に不可能であるためである。例えば、メモリの読み出し幅が４０９６ｂｉｔ幅であり、ＡＷＧの出力データ分解能が８ｂｉｔであった場合、５１２Ｓｙｍｂｏｌの整数倍のデータしか設定できないこととなる。
【0008】
ユーザパターンをメモリの読み出し幅の整数倍以外の値に設定し、そのまま出力した場合、当然ではあるが、メモリの読み出し幅に満たないデータは読み飛ばすか不足分の埋め合わせ処理が必要となるため、データの連続性は失われることとなる問題があった。
【0009】
このように、データの連続性が失われる場合、通信装置であれば不連続となったデータの箇所を別送し、結合する等で問題を回避することも可能ではあるが、ＡＷＧでは発生する信号が不連続になることが全く許容できないため、連続性を保つことは重要となっている。
【0010】
本発明は、上記事情に鑑みてなされたものであって、任意の長さのユーザパターンについて、データの連続性を保ったループ出力を行うことができる信号発生方法および信号発生器を提供する。
【課題を解決するための手段】
【0011】
前述した目的を達成するために、本発明に係る信号発生方法および信号発生器は、下記［１］～［４］を特徴としている。
［１］
信号発生器（１００）による信号発生方法であって、
前記信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記波形パターンの読み出しデータを前記第１バッファメモリに記憶する第１記憶ステップと、
１クロック前における前記波形パターンの読み出しデータを前記第２バッファメモリに記憶する第２記憶ステップと、
前記波形パターンの読み出しデータのうち先頭のデータを前記第３バッファメモリに記憶する第３記憶ステップと、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、信号出力ステップと、を有する、
信号発生方法。
［２］
前記信号発生器がＦＰＧＡで構成されている、
［１］に記載の信号発生方法。
［３］
任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記第１バッファメモリは、前記波形パターンの読み出しデータを記憶し、
前記第２バッファメモリは、１クロック前における前記波形パターンの読み出しデータを記憶し、
前記第３バッファメモリは、前記波形パターンの読み出しデータのうち先頭のデータを記憶し、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、
信号発生器（１００）。
［４］
ＦＰＧＡで構成されている、
［３］に記載の信号発生器。
［１］
信号発生器（１００）による信号発生方法であって、
前記信号発生器は、任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記波形パターンの読み出しデータを前記第１バッファメモリに記憶する第１記憶ステップと、
１クロック前における前記波形パターンの読み出しデータを前記第２バッファメモリに記憶する第２記憶ステップと、
前記波形パターンの読み出しデータのうち先頭のデータを前記第３バッファメモリに記憶する第３記憶ステップと、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、信号出力ステップと、を有する、
信号発生方法。
［２］
前記信号発生器がＦＰＧＡで構成されている、
［１］に記載の信号発生方法。
［３］
任意に設定された波形パターンを記憶するユーザパターンメモリ（１２）と、第１バッファメモリ（１４１）と、第２バッファメモリ（１４２）と、第３バッファメモリ（１４３）とを備え、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリのサイズは、前記ユーザパターンメモリのメモリ読み出し幅とそれぞれ同サイズであり、
前記第１バッファメモリは、前記波形パターンの読み出しデータを記憶し、
前記第２バッファメモリは、１クロック前における前記波形パターンの読み出しデータを記憶し、
前記第３バッファメモリは、前記波形パターンの読み出しデータのうち先頭のデータを記憶し、
前記第１バッファメモリ、前記第２バッファメモリおよび前記第３バッファメモリに記憶されたデータに基づいて、前記波形パターンの繰り返しである繰り返しデータを連続で出力する、
信号発生器（１００）。
［４］
ＦＰＧＡで構成されている、
［３］に記載の信号発生器。
【発明の効果】
【0012】
本発明によれば、信号発生器において、任意の長さのユーザパターンについて、データの連続性を保ったループ出力を行うことができる。
【0013】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0014】
【図1】本開示の一実施形態に係る信号発生器の構成例を示す概念図である。
【図2】本発明の一実施形態に係る信号発生器の構成例を示す概念図である。
【図3】本開示の一実施形態に係る動作説明図である。
【図4】本開示の一実施形態に係るデータ列調整処理を例示するフローチャートである。
【発明を実施するための形態】
【0015】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0016】
図１は、本開示の一実施形態に係る信号発生器の構成例を示す概念図である。
【0017】
信号発生器１００は、制御部１１と、ユーザパターンメモリ１２と、トランシーバ１３と、データ列調整部１４とを備える。データ列調整部１４は、第１バッファメモリ１４１と、第２バッファメモリ１４２と、第３バッファメモリ１４３とを含む。
【0018】
信号発生器１００は、ＦＰＧＡもしくはＡＳＩＣ等で構成される。以下、信号発生器１００は、ＦＰＧＡで構成されているとして説明する。
【0019】
制御部１１は、信号発生器１００における各メモリ間のデータの入出力を制御する。制御部１１は、トランシーバ１３を介した外部装置との間のデータの入出力を制御する。制御部１１は、これら以外の、信号発生器１００における各種のデータ処理を制御する。
【0020】
ユーザパターンメモリ１２、第１バッファメモリ１４１、第２バッファメモリ１４２、および第３バッファメモリ１４３は、ＦＰＧＡ内部のＲＡＭないしはレジスタを用いて構成される。第１バッファメモリ１４１、第２バッファメモリ１４２および第３バッファメモリ１４３のサイズは、ユーザパターンメモリ１２のメモリ読み出し幅とそれぞれ同サイズである。なお、これらの複数のメモリは、物理的に別個のメモリとしてもよく、１つまたは複数のメモリに統合してもよい。
【0021】
ユーザパターンメモリ１２は、任意に設定された波形パターンを記憶する。トランシーバ１３は、典型的にはギガビットトランシーバである。
【0022】
図２は、本発明の一実施形態に係る信号発生器の構成例を示す概念図である。
【0023】
制御部１１は波形データを取得する。ユーザパターンをユーザが指定する場合、波形データの取得元は、ユーザが入力する波形データファイルであってよい。コンピュータのハードディスク等の記憶装置２０に波形データが予め記憶されており、記憶されている波形データを制御部１１が取得してもよい。制御部１１は、読み出し開始アドレスを示す情報と、読み出し長を示す情報とを取得する。
【0024】
制御部１１は、取得した波形データファイルをユーザパターンメモリ１２に書き込む。制御部１１は、取得した読み出し開始アドレスを示す情報と、読み出し長を示す情報とに基づいて、ユーザパターンメモリ１２およびデータ列調整部１４におけるデータ処理を制御する。
【0025】
本発明の一実施形態に係る信号発生器１００は、ビット幅や出力周波数に依存しない。ただし、説明の平易化のため、ビット幅と出力周波数の一例を図２に示した。すなわち、データ列調整部１４はユーザパターンメモリ１２から、４０９６ｂｉｔ、２５０ＭＨｚでデータを読み出す。読み出しの際、データ列調整部１４は読み出しに係るアドレスを指定する。
【0026】
データ列調整部１４から出力された４０９６ｂｉｔ、２５０ＭＨｚのデータをトランシーバ１３が取得し、６４ｂｉｔ、３２ＧＨｚで外部に送信する。トランシーバ１３から出力された信号をＭＵＸおよびＤＡＣが取得し、この信号を１２８ＧＨｚ、８ｂｉｔ分解能のアナログ波形として出力する。
【0027】
【0028】
第１バッファメモリ１４１と、第２バッファメモリ１４２と、第３バッファメモリ１４３はそれぞれ、例えば４０９６ｂｉｔの幅を有し、２５０ＭＨｚのクロックによって次の行へ遷移していくものとする。
【0029】
図３の第１バッファメモリ１４１、第２バッファメモリ１４２、第３バッファメモリ１４３、および出力に記載されている数字は、データに対応するユーザパターンメモリ１２上のアドレスを示している。ｘは、そのバッファメモリに有効なデータがまだ入力されていないことを意味する。
【0030】
第１バッファメモリ１４１は、ユーザパターンメモリ１２からの波形パターンの読み出しデータを記憶する。第２バッファメモリ１４２は、１クロック前における波形パターンの読み出しデータを記憶する。第３バッファメモリ１４３は、波形パターンの読み出しデータのうち先頭のデータを記憶する。
【0031】
図３は、アドレス１からアドレス５．２５までを繰り返し読み出して出力する場合の、信号発生器１００の動作を示している。アドレスを示す数字１～５は便宜上の表記であり、実際のアドレスは例えば０ｘ１０００～０ｘ５３ＦＦなどであってもよい。読込の単位はアドレス１つ分であるため、従来のＡＷＧでは上述のように、メモリの読み出し幅に満たない本例での０．２５分のデータは読み飛ばすか不足分の埋め合わせ処理が必要となり、データの連続性は失われることとなる問題があった。本実施形態に係る信号発生器１００は、例えば下記のようにデータを処理し出力することにより、任意の長さのユーザパターンについてデータの連続性を保ちつつループ出力を可能とした。
【0032】
本例においては、データ列調整部１４がメモリアクセス幅単位で４回読み出しを行い、５回目に読み出したデータは１／４のデータのみを用いる、といった読み出し方を例としている。
【0033】
［バッファへの値の代入処理］
制御部１１による制御に基づいて、データ列調整部１４は、以下のようにバッファへの値の代入処理を行う。
第１バッファメモリ１４１のデータを第２バッファメモリ１４２に代入する。
第１バッファメモリ１４１のデータが先頭のものである場合、第３バッファメモリ１４３にも第１バッファメモリ１４１のデータを代入する。
ユーザパターンメモリ１２からデータを読み出し、第１バッファメモリ１４１に代入する。
制御部１１による制御に基づいて、データ列調整部１４は、以下のようにバッファへの値の代入処理を行う。
第１バッファメモリ１４１のデータを第２バッファメモリ１４２に代入する。
第１バッファメモリ１４１のデータが先頭のものである場合、第３バッファメモリ１４３にも第１バッファメモリ１４１のデータを代入する。
ユーザパターンメモリ１２からデータを読み出し、第１バッファメモリ１４１に代入する。
【0034】
［出力データの形成と連続出力］
制御部１１による制御に基づいて、データ列調整部１４は、第１から第３の３つのバッファメモリに保存されたデータを組み合わせることによって、データを出力する。本発明の一実施形態に係る信号発生器１００は、第１から第３のバッファメモリに記憶されたデータに基づいて、波形パターンの繰り返しである繰り返しデータを連続で出力する。
制御部１１による制御に基づいて、データ列調整部１４は、第１から第３の３つのバッファメモリに保存されたデータを組み合わせることによって、データを出力する。本発明の一実施形態に係る信号発生器１００は、第１から第３のバッファメモリに記憶されたデータに基づいて、波形パターンの繰り返しである繰り返しデータを連続で出力する。
【0035】
図４は、本開示の一実施形態に係るデータ列調整処理を例示するフローチャートである。図５は、図４のフローで用いられている変数の内容を示す図である。図４と図５を併せて参照して、データ列調整処理の例を説明する。
【0036】
まず、図５に示した変数の内容について説明する。
変数Ｌｍは、メモリの読み出しアクセス幅である。
変数Ｌｐは、ユーザ―パターンのパターン長である。このパターン長は、メモリの読み出しアクセス幅の整数倍ではないことがある。
変数Ａｆは、読み出し開始アドレスである。
変数Ａｌは、読み出し終了アドレスである。読み出し終了アドレスは、ＡｆにＬｐの長さ相当のアドレスを加算した値である。
変数Ｌｅは、ＬｐをＬｍで割った余りである。数式で表現すると、Ｌｅ＝Ｌｐ ｍｏｄ Ｌｍである。
変数Ｌｓは、データ調整用変数である。
変数Ｌｍは、メモリの読み出しアクセス幅である。
変数Ｌｐは、ユーザ―パターンのパターン長である。このパターン長は、メモリの読み出しアクセス幅の整数倍ではないことがある。
変数Ａｆは、読み出し開始アドレスである。
変数Ａｌは、読み出し終了アドレスである。読み出し終了アドレスは、ＡｆにＬｐの長さ相当のアドレスを加算した値である。
変数Ｌｅは、ＬｐをＬｍで割った余りである。数式で表現すると、Ｌｅ＝Ｌｐ ｍｏｄ Ｌｍである。
変数Ｌｓは、データ調整用変数である。
【0037】
変数Ａｃは、アドレスカウンタである。
変数Ｒ１は、１つ目のバッファ、すなわち第１バッファメモリ１４１である。
変数Ｒ２は、２つ目のバッファ、すなわち第２バッファメモリ１４２である。
変数Ｒ３は、３つ目のバッファ、すなわち第３バッファメモリ１４３である。
変数Ｒ１は、１つ目のバッファ、すなわち第１バッファメモリ１４１である。
変数Ｒ２は、２つ目のバッファ、すなわち第２バッファメモリ１４２である。
変数Ｒ３は、３つ目のバッファ、すなわち第３バッファメモリ１４３である。
【0038】
変数Ｄｉは、メモリ（ユーザパターンメモリ１２）から読み出したデータである。
変数Ｄｏは、出力するデータである。
変数Ｄｏは、出力するデータである。
【0039】
次に、図４に基づき、データ列調整処理の例を説明する。
【0040】
制御部１１は、変数Ｌｍ、Ｌｐ、Ａｆ、Ａｌ、Ｌｅの値をそれぞれ設定する（Ｓｔ４０１）。制御部１１は、アドレスカウンタＡｃの値を、読み出し開始アドレスＡｆの値とする。また、データ調整用変数Ｌｃの値を０とする（Ｓｔ４０２）。
【0041】
制御部１１は、終了フラグが立っているか否かを判定する（Ｓｔ４０３）。終了フラグが立っている場合（Ｓｔ４０３：ＹＥＳ）、処理が終了する。終了フラグが立っていない場合（Ｓｔ４０３：ＮＯ）、ステップＳｔ４０４へと処理が遷移する。なお、終了フラグは、ユーザパターンの全データを処理し終わった時に立つものとする。
【0042】
ステップＳｔ４０４において制御部１１は、Ｒ１にＤｉを代入する。すなわち第１バッファメモリ１４１に、ユーザパターンメモリ１２から読み出したデータを書き込む。
【0043】
制御部１１は、ＡｃとＡｆが同値であるか否かを判定する（Ｓｔ４０５）。同値である場合（Ｓｔ４０５：ＹＥＳ）、ステップＳｔ４０６へと処理が遷移する。同値ではない場合（Ｓｔ４０５：ＮＯ）、ステップＳｔ４０７へと処理が遷移する。
【0044】
ステップＳｔ４０６において制御部１１は、Ｒ３にＤｉを代入する。すなわち制御部１１は、第３バッファメモリ１４３に、ユーザパターンメモリ１２から読み出したデータ（第１バッファメモリ１４１のデータと同じデータ）を書き込む。
【0045】
ステップＳｔ４０７において制御部１１は、Ａｃと、Ａｆに１を足した値とが同値であるか否かを判定する。同値である場合（Ｓｔ４０７：ＹＥＳ）、ステップＳｔ４０８へと処理が遷移する。同値ではない場合（Ｓｔ４０７：ＮＯ）、ステップＳｔ４０９へと処理が遷移する。
【0046】
ステップＳｔ４０８において制御部１１は、Ｄｏに、Ｒ３を右シフトした値を代入する。この時のシフト量はＬｍ－Ｌｓである。
【0047】
ステップＳｔ４０９において制御部１１は、Ｄｏに、Ｒ２を右シフトした値を代入する。この時のシフト量はＬｍ－Ｌｓである。
【0048】
ステップＳｔ４１０において制御部１１は、ＡｃとＡｌとが同値であるか否かを判定する。同値である場合（Ｓｔ４１０：ＹＥＳ）、ステップＳｔ４１１へと処理が遷移する。同値ではない場合（Ｓｔ４１０：ＮＯ）、ステップＳｔ４１９へと処理が遷移する。
【0049】
ステップＳｔ４１１において制御部１１は、Ｒ３を左シフトした値をＤｏに追加する。この時のシフト量はＬｓ＋Ｌｅである。
【0050】
制御部１１は、Ｒ１から下位Ｌｅビット数分のデータを抽出し、これを左シフトした値をＤｏに追加する（Ｓｔ４１２）。この時のシフト量はＬｓである。なお、Ｌｓの値が０である場合、左シフトは行われない。
【0051】
制御部１１は、ＬｓにＬｅを加算する（Ｓｔ４１３）。
【0052】
制御部１１は、ＬｓがＬｍ以上であるか否かを判定する（Ｓｔ４１４）。ＬｓがＬｍ以上である場合（Ｓｔ４１４：ＹＥＳ）、ステップＳｔ４１５へと処理が遷移する。ＬｓがＬｍ以上ではない場合（Ｓｔ４１４：ＮＯ）、ステップＳｔ４１８へと処理が遷移する。
【0053】
ステップＳｔ４１５において制御部１１は、ＡｃにＡｆを代入する。
【0054】
制御部１１は、ＬｓからＬｍを減算した値を、Ｌｓに代入する（Ｓｔ４１６）。
【0055】
制御部１１は、Ｒ２にＲ１を代入する（Ｓｔ４１７）。すなわち制御部１１は、第２バッファメモリ１４２に、第１バッファメモリ１４１のデータを書き込む。そして処理がステップＳｔ４０３に戻る。
【0056】
ステップＳｔ４１８において制御部１１は、ＡｃにＡｆ＋１を代入する。
【0057】
ステップＳｔ４１９において制御部１１は、Ｒ１を左シフトした値をＤｏに追加する。この時のシフト量はＬｓである。制御部１１は、Ａｃに１を加算する（Ｓｔ４２０）。
【0058】
以上の処理が終了した段階（Ｓｔ４０３：ＹＥＳ）で、信号発生器１００のデータ列調整部１４は、データ列調整が完了したデータ、すなわちＤｏに記憶されたデータを出力する。
【0059】
以上のように処理することにより、本実施形態に係る信号発生器１００は、任意の長さのユーザパターンについて、データの連続性を保ったループ出力を行うことができる。
【0060】
以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。例えば、本開示における方法中の各ステップは、矛盾が生じない範囲で実行順不問である。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【符号の説明】
【0061】
１００ 信号発生器
１１ 制御部
１２ ユーザパターンメモリ
１３ トランシーバ
１４ データ列調整部
１４１ 第１バッファメモリ
１４２ 第２バッファメモリ
１４３ 第３バッファメモリ
２０ 記憶装置
１１ 制御部
１２ ユーザパターンメモリ
１３ トランシーバ
１４ データ列調整部
１４１ 第１バッファメモリ
１４２ 第２バッファメモリ
１４３ 第３バッファメモリ
２０ 記憶装置
【図1】
【図2】
【図3】
【図4】
【図5】