特開 2024-137200 電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137200

(43)【公開日】2024-10-07

(54)【発明の名称】電界効果トランジスタ

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240927BHJP

   H01L 29/12 20060101ALI20240927BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 652F

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023048629

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】鈴木 龍太

(57)【要約】

【課題】 トレンチ下層とｐ型ディープ層を有する電界効果トランジスタにおいて、オン抵抗を低減する。
【解決手段】 電界効果トランジスタであって、トレンチ下層がトレンチの下部に配置されている。ｐ型ディープ層が、上側から半導体基板を見たときにトレンチに対して交差する第１方向に沿って伸びており、第１方向に対して直交する第２方向に沿って間隔を空けて配置されている。ドレイン側ｎ型層が、ボディ層の下面に接する位置から各ｐ型ディープ層の間の各間隔を通って各ｐ型ディープ層の下端よりも下側の位置まで分布している。ドレイン側ｎ型層が、高濃度層と、中濃度層を有する。高濃度層が、各ｐ型ディープ層と各トレンチ下層の両方が存在する深さ範囲の少なくとも一部に分布している。中濃度層が、高濃度層の下端と各ｐ型ディープ層の下端の間の深さ範囲の少なくとも一部に分布している。
【選択図】図１

【特許請求の範囲】

【請求項1】

電界効果トランジスタであって、
上面に複数のトレンチ（１４）が設けられた半導体基板（１２）と、
前記各トレンチの内面を覆うゲート絶縁膜（１６）と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、
前記半導体基板の上面に接するソース電極（２２）、
を有し、
前記半導体基板が、
前記ソース電極に接しており、前記各トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
前記ソース層よりも下側で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
ｐ型の複数のトレンチ下層（３５）と、
複数のｐ型ディープ層（３６）と、
ドレイン側ｎ型層（４２）、
を有し、
前記各トレンチ下層が、対応する前記トレンチの下部に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びており、前記ソース電極に電気的に接続されており、
前記各ｐ型ディープ層が、前記ボディ層の下部に配置されており、前記各トレンチ下層の下端よりも上側の位置から前記各トレンチ下層の下端よりも下側の位置まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、前記各トレンチ下層と交差しており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に沿って間隔を空けて配置されており、前記ソース電極に電気的に接続されており、
前記ドレイン側ｎ型層が、前記ボディ層の下面に接する位置から前記各ｐ型ディープ層の間の各間隔（３９ａ）を通って前記各ｐ型ディープ層の下端よりも下側の位置まで分布しており、前記ボディ層よりも下側で前記ゲート絶縁膜に接しており、
前記ドレイン側ｎ型層が、
ｎ型の高濃度層（３７）と、
前記高濃度層の下部に配置されており、前記高濃度層よりも低いｎ型不純物濃度を有するｎ型の中濃度層（３８）と、
前記中濃度層の下部に配置されており、前記中濃度層よりも低いｎ型不純物濃度を有するｎ型のドリフト層（３９）、
を有し、
前記高濃度層が、前記各ｐ型ディープ層と前記各トレンチ下層の両方が存在する深さ範囲の少なくとも一部に分布しており、前記各トレンチ下層の側面と前記各ｐ型ディープ層の側面に接しており、
前記中濃度層が、前記高濃度層の下端と前記各ｐ型ディープ層の下端の間の深さ範囲の少なくとも一部に分布しており、前記各ｐ型ディープ層の側面に接している、
電界効果トランジスタ。

【請求項2】

前記各ｐ型ディープ層が、前記各トレンチの下端よりも上側の位置から前記各トレンチ下層の下端よりも下側の位置まで伸びており、
前記高濃度層が、前記中濃度層よりも高いｎ型不純物濃度を有する第１層（３７ａ）と、前記第１層よりも高いｎ型不純物濃度を有する第２層（３７ｂ）、を有し、
前記第２層が、前記各トレンチの下端よりも上側に配置されており、
前記第１層が、前記第２層の下端と前記中濃度層の上端の間に配置されている、
請求項１に記載の電界効果トランジスタ。

【請求項3】

前記各トレンチ下層のｐ型不純物濃度が、前記各ｐ型ディープ層のｐ型不純物濃度よりも高い、請求項１または２に記載の電界効果トランジスタ。

【請求項4】

前記電界効果トランジスタに飽和電流が流れている状態において、前記各ｐ型ディープ層内に非空乏化領域が残存する、請求項３に記載の電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、電界効果トランジスタに関する。

【0002】

特許文献１には、トレンチゲート型の電界効果トランジスタが開示されている。この電界効果トランジスタは、複数のｐ型のトレンチ下層と複数のｐ型ディープ層を有している。各トレンチ下層は、対応するトレンチの下部に配置されている。各ｐ型ディープ層は、ボディ層の下部に配置されている。各ｐ型ディープ層は、上側から半導体基板を見たときにトレンチ及びトレンチ下層に対して交差するように伸びている。複数のｐ型ディープ層は、その幅方向に間隔を開けて配置されている。各間隔内に、ｎ型層が設けられている。トレンチ下層及びｐ型ディープ層の下側に、ｎ型ドリフト層が配置されている。この構造によれば、電界効果トランジスタの耐圧を向上させることができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－１４０２１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の電界効果トランジスタにおいては、トレンチ下層及びｐ型ディープ層に隣接するｎ型層（すなわち、トレンチ下層及びｐ型ディープ層の間隔に設けられたｎ型層）が電流経路となる。電界効果トランジスタのオン状態においては、トレンチ下層及びｐ型ディープ層からｎ型層に空乏層が伸びることで、ｎ型層内の電流経路が狭められる。この部分で電流経路が狭くなるため、電界効果トランジスタのオン抵抗低減に限界があった。例えば、微細化のためにトレンチの間隔（すなわち、トレンチ下層の間隔）を狭くすると、トレンチ下層の間のｎ型層の幅も狭くなり、オン抵抗が高くなる。本明細書では、トレンチ下層とｐ型ディープ層を有する電界効果トランジスタにおいて、オン抵抗をより低減する技術を提案する。

【課題を解決するための手段】

【0005】

本明細書が開示する電界効果トランジスタは、上面に複数のトレンチが設けられた半導体基板と、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、前記半導体基板の上面に接するソース電極、を有する。前記半導体基板が、前記ソース電極に接しているとともに前記各トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層よりも下側で前記ゲート絶縁膜に接するｐ型のボディ層と、ｐ型の複数のトレンチ下層と、複数のｐ型ディープ層と、ドレイン側ｎ型層、を有する。前記各トレンチ下層が、対応する前記トレンチの下部に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びており、前記ソース電極に電気的に接続されている。前記各ｐ型ディープ層が、前記ボディ層の下部に配置されており、前記各トレンチ下層の下端よりも上側の位置から前記各トレンチ下層の下端よりも下側の位置まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、前記各トレンチ下層と交差しており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に沿って間隔を空けて配置されており、前記ソース電極に電気的に接続されている。前記ドレイン側ｎ型層が、前記ボディ層の下面に接する位置から前記各ｐ型ディープ層の間の各間隔を通って前記各ｐ型ディープ層の下端よりも下側の位置まで分布しており、前記ボディ層よりも下側で前記ゲート絶縁膜に接している。前記ドレイン側ｎ型層が、ｎ型の高濃度層と、前記高濃度層の下部に配置されているとともに前記高濃度層よりも低いｎ型不純物濃度を有するｎ型の中濃度層と、前記中濃度層の下部に配置されているとともに前記中濃度層よりも低いｎ型不純物濃度を有するｎ型のドリフト層、を有する。前記高濃度層が、前記各ｐ型ディープ層と前記各トレンチ下層の両方が存在する深さ範囲の少なくとも一部に分布しており、前記各トレンチ下層の側面と前記各ｐ型ディープ層の側面に接している。前記中濃度層が、前記高濃度層の下端と前記各ｐ型ディープ層の下端の間の深さ範囲の少なくとも一部に分布しており、前記各ｐ型ディープ層の側面に接している。

【0006】

なお、本明細書において、「下部」は上側から見たときに対象物と重なる範囲内であって対象物よりも下側の位置を意味する。例えば、トレンチの下部に配置されているトレンチ下層は、上側からみたときにトレンチと重なる範囲内であってトレンチよりも下側の位置に配置されている。トレンチ下層は、トレンチに接していても、トレンチから間隔を空けてトレンチよりも下側に配置されていてもよい。また、ボディ層の下部に配置されているｐ型ディープ層は、上側からみたときにボディ層と重なる範囲内であってボディ層よりも下側の位置に配置されている。ｐ型ディープ層は、ボディ層に接していても、ボディ層から間隔を空けてボディ層よりも下側に配置されていてもよい。

【0007】

また、上記の「ソース層」は、複数のｎ型層によって構成されていてもよい。

【0008】

また、上記の「高濃度層」は、各ｐ型ディープ層の上端と各トレンチ下層の下端の間の深さ範囲の少なくとも一部に分布していれば、当該深さ範囲内のみに分布していても当該深さ範囲の外側まで分布していてもよい。

【0009】

また、上記の「中濃度層」は、高濃度層の下端と各ｐ型ディープ層の下端の間の深さ範囲の少なくとも一部に分布していれば、当該深さ範囲内のみに分布していても当該深さ範囲の外側まで分布していてもよい。

【0010】

この電界効果トランジスタでは、トレンチ下層の下端がｐ型ディープ層の下端よりも上側に位置している。したがって、トレンチ下層の下端よりも下側の深さ範囲では、ｐ型ディープ層の間に位置するドレイン側ｎ型層内の電流経路が広く、当該電流経路の抵抗が低い。また、ｐ型ディープ層とトレンチ下層の両方が存在する深さ範囲内のドレイン側ｎ型層には高濃度層が設けられているので、この深さ範囲内でもドレイン側ｎ型層内の電流経路の抵抗は低い。このように、トレンチ下層とｐ型ディープ層の間隔内では、いずれの深さ範囲でも、ドレイン側ｎ型層内の電流経路の抵抗が低い。これによって、電界効果トランジスタのオン抵抗が低減される。また、ｐ型ディープ層の下端がトレンチ下層の下端よりも上側に存在しているので、ｐ型ディープ層の下端周辺に電界が集中し易い。しかしながら、ｐ型ディープ層に隣接する位置にｎ型不純物濃度が比較的低い中濃度層が設けられているので、ｐ型ディープ層の下端周辺における電界集中が抑制される。また、トレンチ下端に設けられたゲート絶縁膜に対する電界は、トレンチ下層によって緩和される。トレンチ下層の周辺の高濃度層には空乏層が伸展し難いが、トレンチ下層の下端よりも下側までディープｐ層が伸びているので、トレンチ下端には高い電界が生じ難い。したがって、トレンチ下層から高濃度層に空乏層が伸展し難くても、トレンチ下端のゲート絶縁膜に対する電界を十分に抑制できる。したがって、この電界効果トランジスタの構造によれば、十分な耐圧を確保しながら、従来よりも低いオン抵抗を実現できる。

【図面の簡単な説明】

【0011】

【図1】実施例１のＭＯＳＦＥＴの断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。

【図2】実施例１のＭＯＳＦＥＴのソース電極２２と層間絶縁膜２０を省略した断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。

【図3】実施例１のＭＯＳＦＥＴの断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。

【図4】トレンチ１４、ｐ型ディープ層３６及び高濃度層３７を含む位置におけるｘｙ断面を上側から見た断面図。

【図5】トレンチ下層３５、ｐ型ディープ層３６及び高濃度層３７を含む位置におけるｘｙ断面を上側から見た断面図。

【図6】トレンチ下層３５よりも下側のｐ型ディープ層３６及び中濃度層３８を含む位置におけるｘｙ断面を上側から見た断面図。

【図7】ｘｚ断面においてオフ状態におけるトレンチ下層３５内の非空乏化領域の分布を示す断面図。

【図8】ｘｙ断面において短絡状態におけるトレンチ下層３５及びｐ型ディープ層３６内の非空乏化領域の分布を示す断面図。

【図9】実施例１のＭＯＳＦＥＴの製造方法の説明図。

【図10】実施例１のＭＯＳＦＥＴの製造方法の説明図。

【図11】実施例１のＭＯＳＦＥＴの製造方法の説明図。

【図12】第１変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図13】第２変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図14】第３変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図15】第４変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図16】第５変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図17】第６変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図18】第７変形例のＭＯＳＦＥＴの図１に対応する断面斜視図。

【図19】第８変形例のＭＯＳＦＥＴのトレンチ周辺の断面図。

【図20】第９変形例のＭＯＳＦＥＴのトレンチ周辺の断面図。

【図21】第１０変形例のＭＯＳＦＥＴのトレンチ周辺の断面図。

【図22】実施例２のＭＯＳＦＥＴの断面斜視図（図１に対応する斜視図）。

【図23】実施例２のＭＯＳＦＥＴの製造方法の説明図。

【図24】実施例２のＭＯＳＦＥＴの製造方法の説明図。

【図25】実施例２のＭＯＳＦＥＴの製造方法の説明図。

【図26】実施例２のＭＯＳＦＥＴの製造方法の説明図。

【発明を実施するための形態】

【0012】

本明細書が開示する一例の電界効果トランジスタでは、前記各ｐ型ディープ層が、前記各トレンチの下端よりも上側の位置から前記各トレンチ下層の下端よりも下側の位置まで伸びていてもよい。前記高濃度層が、前記中濃度層よりも高いｎ型不純物濃度を有する第１層と、前記第１層よりも高いｎ型不純物濃度を有する第２層、を有していてもよい。前記第２層が、前記各トレンチの下端よりも上側に配置されていてもよい。前記第１層が、前記第２層の下端と前記中濃度層の上端の間に配置されていてもよい。

【0013】

この構成によれば、高い耐圧を確保しながらオン抵抗をさらに低減することができる。

【0014】

本明細書が開示する一例の電界効果トランジスタでは、前記各トレンチ下層のｐ型不純物濃度が、前記各ｐ型ディープ層のｐ型不純物濃度よりも高くてもよい。

【0015】

この構成によれば、電界効果トランジスタの帰還容量を低減できる。

【0016】

本明細書が開示する一例の電界効果トランジスタでは、前記電界効果トランジスタに飽和電流が流れている状態において、前記各ｐ型ディープ層内に非空乏化領域が残存してもよい。

【0017】

この構成によれば、ドレイン側ｎ型層がより空乏化し易くなる。したがって、負荷短絡時に電流経路を閉塞し易く、飽和電流を低減できる。

【実施例0018】

図１～３に示す実施例１のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）は、半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。半導体基板１２は、炭化シリコン（すなわち、ＳｉＣ）により構成されている。なお、半導体基板１２がシリコン、窒化ガリウム等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。図２に示すように、複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に沿って長く伸びている。複数のトレンチ１４は、ｘ方向に間隔を開けて配置されている。

【0019】

図１～３に示すように、各トレンチ１４の内面（すなわち、側面と底面）は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が設けられている。ソース電極２２は、各層間絶縁膜２０を覆っている。ソース電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。ソース電極２２は、層間絶縁膜２０が存在しない位置で、半導体基板１２の上面１２ａに接している。半導体基板１２の下部には、ドレイン電極２４が配置されている。ドレイン電極２４は、半導体基板１２の下面１２ｂの全域に接している。

【0020】

半導体基板１２は、複数のソース層３０、複数のコンタクト層３２、ボディ層３４、複数のトレンチ下層３５、複数のｐ型ディープ層３６、及び、ドレイン側ｎ型層４２を有している。

【0021】

各ソース層３０は、高いｎ型不純物濃度を有するｎ型層である。各ソース層３０は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各ソース層３０は、ソース電極２２にオーミック接触している。各ソース層３０は、トレンチ１４の側面の最上部において、ゲート絶縁膜１６に接している。各ソース層３０は、ゲート絶縁膜１６を介してゲート電極１８に対向している。各ソース層３０はトレンチ１４の側面に沿ってｙ方向に長く伸びている。

【0022】

各コンタクト層３２は、高いｐ型不純物濃度を有するｐ型層である。各コンタクト層３２は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各コンタクト層３２は、対応する２つのソース層３０の間に配置されている。各コンタクト層３２は、ソース電極２２にオーミック接触している。各コンタクト層３２は、ｙ方向に長く伸びている。

【0023】

ボディ層３４は、コンタクト層３２よりも低いｐ型不純物濃度を有するｐ型層である。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２の下部に配置されている。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２に対して下側から接している。ボディ層３４は、ソース層３０の下側に位置するトレンチ１４の側面で、ゲート絶縁膜１６に接している。ボディ層３４は、ゲート絶縁膜１６を介してゲート電極１８に対向している。

【0024】

各トレンチ下層３５は、対応するトレンチ１４の下部に配置されているｐ型層である。各トレンチ下層３５は、対応するトレンチ１４の底面に接する位置に配置されている。すなわち、各トレンチ下層３５は、対応するトレンチ１４の底面においてゲート絶縁膜１６に接している。図５に示すように半導体基板１２を上側から見たときに、各トレンチ下層３５はｙ方向に沿って長く伸びている。すなわち、各トレンチ下層３５は、対応するトレンチ１４の底面に沿ってｙ方向に長く伸びている。各トレンチ下層３５のｐ型不純物濃度は、ボディ層３４のｐ型不純物濃度よりも高く、コンタクト層３２のｐ型不純物濃度よりも低い。各トレンチ下層３５のｐ型不純物濃度は、各ｐ型ディープ層３６のｐ型不純物濃度よりも高い。

【0025】

図１～３に示すように、各ｐ型ディープ層３６は、ボディ層３４の下面から下側に突出しているｐ型層である。複数のｐ型ディープ層３６は、ｙ方向に間隔を開けて配置されている。各ｐ型ディープ層３６は、ｙｚ断面において、ｚ方向に長い形状を有している。すなわち、ｐ型ディープ層３６のｚ方向における寸法は、ｐ型ディープ層３６のｙ方向における寸法よりも大きい。各ｐ型ディープ層３６は、ボディ層３４の下面から各トレンチ下層３５の下端よりも下側の深さまで伸びている。図４～６に示すように半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は、ｘ方向に長く伸びている。図４に示すように半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は各トレンチ１４と交差している。各ｐ型ディープ層３６は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。図５に示すように半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は各トレンチ下層３５と交差している。各ｐ型ディープ層３６は、トレンチ下層３５との交差部において、トレンチ下層３５に接続されている。各ｐ型ディープ層３６のｐ型不純物濃度は、ボディ層３４のｐ型不純物濃度よりも高く、コンタクト層３２のｐ型不純物濃度よりも低い。

【0026】

各ｐ型ディープ層３６は、ボディ層３４に対して下側から接している。したがって、各ｐ型ディープ層３６は、ボディ層３４とコンタクト層３２を介してソース電極２２に電気的に接続されている。また、上述したように、トレンチ下層３５とｐ型ディープ層３６との交差部において、トレンチ下層３５はｐ型ディープ層３６に接続されている。したがって、各トレンチ下層３５は、ｐ型ディープ層３６、ボディ層３４及びコンタクト層３２を介してソース電極２２に電気的に接続されている。

【0027】

図４は、トレンチ１４とｐ型ディープ層３６の両方が存在する深さ範囲Ｒ１のｘｙ平面に沿う断面を示している。図５は、トレンチ下層３５とｐ型ディープ層３６の両方が存在する深さ範囲Ｒ２のｘｙ平面に沿う断面を示している。また、図６は、トレンチ下層３５の下端より下側かつｐ型ディープ層３６の下端より上側の深さ範囲Ｒ３のｘｙ平面に沿う断面を示している。図４～６に示すように、深さ範囲Ｒ１、Ｒ２、Ｒ３内では、複数のｐ型ディープ層３６がｙ方向に間隔を空けて配置されている。以下では、ｐ型ディープ層３６どうしの間の間隔を、間隔部３９ａという。図４に示すように、深さ範囲Ｒ１内では、トレンチ１４とｐ型ディープ層３６が格子状に伸びている。このため、各間隔部３９ａ内に、トレンチ１４とｐ型ディープ層３６によって区画された複数の矩形領域３９ｓが形成されている。図５に示すように、深さ範囲Ｒ２内では、トレンチ下層３５とｐ型ディープ層３６が格子状に伸びている。このため、各間隔部３９ａ内に、トレンチ下層３５とｐ型ディープ層３６によって区画された複数の矩形領域３９ｔが形成されている。

【0028】

図１、２に示すように、ドレイン側ｎ型層４２は、ドレイン電極２４に接しているｎ型層である。ドレイン側ｎ型層４２は、ボディ層３４の下面に接する位置から間隔部３９ａを通って半導体基板１２の下面１２ｂまで分布している。ドレイン側ｎ型層４２は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。ドレイン側ｎ型層４２は、高濃度層３７、中濃度層３８、ドリフト層３９及びドレイン層４０を有している。中濃度層３８のｎ型不純物濃度は、ドリフト層３９のｎ型不純物濃度よりも高い。高濃度層３７のｎ型不純物濃度は、中濃度層３８のｎ型不純物濃度よりも高い。ドレイン層４０のｎ型不純物濃度は、高濃度層３７のｎ型不純物濃度よりも高い。

【0029】

高濃度層３７は、ボディ層３４の下部に配置されている。高濃度層３７は、ボディ層３４の下端から各トレンチ下層３５の下端よりも下側の位置までの深さ範囲に分布している。したがって、図４、５に示すように、高濃度層３７は深さ範囲Ｒ１及び深さ範囲Ｒ２内に分布している。図１～３に示すように、高濃度層３７は、各間隔部３９ａ内に配置されている。高濃度層３７は、ボディ層３４の下面に接している。図４に示すように、深さ範囲Ｒ１内では、高濃度層３７は矩形領域３９ｓ内に配置されている。高濃度層３７は、トレンチ１４の側面でゲート絶縁膜１６に接している。図５に示すように、深さ範囲Ｒ２内では、高濃度層３７は矩形領域３９ｔ内に配置されている。高濃度層３７は、各トレンチ下層３５の側面に接している。図４、５に示すように、深さ範囲Ｒ１、Ｒ２内では、高濃度層３７は、各ｐ型ディープ層３６の側面に接している。図１に示すように、高濃度層３７は、トレンチ下層３５の下面に接している。

【0030】

図１～３に示すように、中濃度層３８は、高濃度層３７の下部に配置されている。中濃度層３８は、高濃度層３７の下端から各ｐ型ディープ層３６の下端よりも下側の位置までの深さ範囲に分布している。したがって、図６に示すように、中濃度層３８は深さ範囲Ｒ３内に分布している。図１、６に示すように、中濃度層３８は、各間隔部３９ａ内に配置されている。中濃度層３８は、高濃度層３７の下面に接している。中濃度層３８は、各ｐ型ディープ層３６の側面と下面に接している。

【0031】

ドリフト層３９は、中濃度層３８の下部に配置されている。ドリフト層３９は、複数のｐ型ディープ層３６と複数の間隔部３９ａの下部に跨って分布している。ドリフト層３９は、中濃度層３８の下面に接している。

【0032】

ドレイン層４０は、ドリフト層３９の下部に配置されている。ドレイン層４０は、ドリフト層３９の下端から半導体基板１２の下面１２ｂまでの深さ範囲に分布している。ドレイン層４０は、ドリフト層３９の下面に接している。ドレイン層４０は、ドレイン電極２４にオーミック接触している。

【0033】

次に、実施例１のＭＯＳＦＥＴの動作について説明する。通常時は、ＭＯＳＦＥＴは、ドレイン電極２４にソース電極２２よりも高い電位が印加された状態で使用される。各ゲート電極１８にゲート閾値以上の電位が印加されると、ゲート絶縁膜１６の近傍のボディ層３４にチャネルが形成される。チャネルによって、ソース層３０と高濃度層３７が接続される。このため、ソース層３０からチャネル、高濃度層３７、中濃度層３８、ドリフト層３９を経由してドレイン層４０へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。各ゲート電極１８の電位をゲート閾値以上の値からゲート閾値未満の値へ引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴがオフする。

【0034】

次に、ＭＯＳＦＥＴがオンするときの動作について、より詳細に説明する。上記の通り、ＭＯＳＦＥＴがオンすると、ソース層３０からチャネル、高濃度層３７、中濃度層３８、ドリフト層３９を経由してドレイン層４０へ電子が流れる。したがって、高濃度層３７と中濃度層３８は電流経路の一部を構成している。また、ＭＯＳＦＥＴのオン状態においては、ビルトインポテンシャルによって、ｐ型ディープ層３６及びトレンチ下層３５から高濃度層３７及び中濃度層３８に所定幅の空乏層が伸びている。空乏層によって、高濃度層３７と中濃度層３８の内部の電流経路が狭められる。

【0035】

図４、５に示すように、深さ範囲Ｒ１、Ｒ２内では、各間隔部３９ａがトレンチ１４及びトレンチ下層３５によって複数の矩形領域３９ｓ、３９ｔに分断されている。このため、図４、５に示すｘｙ断面において高濃度層３７の面積が小さい。このような高濃度層３７に対してｐ型ディープ層３６及びトレンチ下層３５から空乏層が広く伸展すると、高濃度層３７内の電流経路が極めて狭くなる。しかしながら、高濃度層３７のｎ型不純物濃度が高いので、ｐ型ディープ層３６及びトレンチ下層３５から高濃度層３７への空乏層の伸びが抑制される。したがって、高濃度層３７内に広い電流経路を確保することができる。また、高濃度層３７のｎ型不純物濃度が高いことで、深さ範囲Ｒ１、Ｒ２内の電流経路の抵抗率が低減される。したがって、深さ範囲Ｒ１、Ｒ２内における電流経路の抵抗が低減される。

【0036】

他方、中濃度層３８は高濃度層３７よりも低いｎ型不純物濃度を有するので、ｐ型ディープ層３６及びトレンチ下層３５から中濃度層３８に比較的広く空乏層が伸展する。空乏層によって、中濃度層３８内の電流経路が狭められる。しかし、図６に示すように、深さ範囲Ｒ３内にはトレンチ１４及びトレンチ下層３５が存在しない。したがって、深さ範囲Ｒ１、Ｒ２内の高濃度層３７に比べて、深さ範囲Ｒ３内の中濃度層３８は、ｘｙ断面において広い面積を有している。このため、空乏層によって中濃度層３８内の電流経路が狭められても、中濃度層３８内に広い電流経路を確保することができる。また、深さ範囲Ｒ３内にドリフト層３９よりも高いｎ型不純物濃度を有する中濃度層３８が配置されていることで、深さ範囲Ｒ３内の電流経路の抵抗率が低減される。したがって、深さ範囲Ｒ３内における電流経路の抵抗が低減される。

【0037】

以上に説明したように、実施例１によれば、間隔部３９ａ内の電流経路の抵抗を低減することができる。したがって、実施例１のＭＯＳＦＥＴのオン抵抗は低い。

【0038】

次に、ＭＯＳＦＥＴがオフするときの動作について、より詳細に説明する。チャネルが消失すると、ボディ層３４とドレイン側ｎ型層４２との界面のｐｎ接合に逆電圧が印加される。したがって、ボディ層３４からドレイン側ｎ型層４２に空乏層が広がる。また、各ｐ型ディープ層３６は、ソース電極２２に電気的に接続されており、ボディ層３４と略同じ電位を有する。したがって、チャネルが消失すると、各ｐ型ディープ層３６とドレイン側ｎ型層４２との界面のｐｎ接合にも逆電圧が印加される。したがって、各ｐ型ディープ層３６からドレイン側ｎ型層４２へも空乏層が広がる。さらに、各トレンチ下層３５は、ソース電極２２に電気的に接続されており、ボディ層３４と略同じ電位を有する。したがって、チャネルが消失すると、各トレンチ下層３５とドレイン側ｎ型層４２との界面のｐｎ接合にも逆電圧が印加される。したがって、各トレンチ下層３５からドレイン側ｎ型層４２へも空乏層が広がる。このように、ボディ層３４、各ｐ型ディープ層３６及び各トレンチ下層３５からドレイン側ｎ型層４２に空乏層が伸びる。高濃度層３７、中濃度層３８及びドリフト層３９の略全体が空乏化される。ドレイン層４０はほとんど空乏化されない。空乏化した高濃度層３７、中濃度層３８及びドリフト層３９によって、ドレイン電極２４とソース電極２２の間に印加される高電圧が保持される。なお、トレンチ下層３５とｐ型ディープ層３６のｐ型不純物濃度は、ＭＯＳＦＥＴのオフ状態においてトレンチ下層３５とｐ型ディープ層３６内に非空乏化領域が残るように設定されている。これによって、高濃度層３７、中濃度層３８及びドリフト層３９への空乏層の伸展が促進される。

【0039】

各ｐ型ディープ層３６はトレンチ下層３５よりも下側（すなわち、ドリフト層３９側）に突出しているので、各ｐ型ディープ層３６の下端の周辺には電界が集中し易い。しかしながら、ｐ型ディープ層３６に隣接する中濃度層３８のｎ型不純物濃度がそれほど高くないので、ＭＯＳＦＥＴがオフするときに各ｐ型ディープ層３６の下端の周辺は比較的速く空乏化される。これによって、各ｐ型ディープ層３６の下端の周辺における電界集中が抑制される。

【0040】

各トレンチ下層３５が高濃度層３７に接しているので、ＭＯＳＦＥＴがオフするときに各トレンチ下層３５の周辺には空乏層が伸展し難い。すなわち、ＭＯＳＦＥＴがオフするときに、各トレンチ下層３５の周辺において空乏層が伸展する速度は遅い。各トレンチ下層３５の周辺において空乏層の伸展が不十分であると、トレンチ１４の下端部を覆うゲート絶縁膜１６に高電界が加わり、ゲート絶縁膜１６の絶縁性が劣化する。しかしながら、本実施例では、ｐ型ディープ層３６がトレンチ下層３５よりも下側に突出しているので、ｐ型ディープ層３６の下端よりも上側の領域には高い電界が発生し難い。したがって、各トレンチ下層３５の周辺において空乏層の伸展が遅くても、ゲート絶縁膜１６に加わる電界を十分に抑制することができる。

【0041】

以上に説明したように、実施例１によれば、各ｐ型ディープ層３６の下端及び各トレンチ１４の下端において高電界の発生を抑制できる。したがって、実施例１のＭＯＳＦＥＴは高い耐圧を有している。

【0042】

また、図７は、ＭＯＳＦＥＴがオフしている状態におけるトレンチ下層３５の状態を示している。上述したように、トレンチ下層３５のｐ型不純物濃度は、ｐ型ディープ層３６のｐ型不純物濃度よりも高い。したがって、図７に示すように、ＭＯＳＦＥＴがオフしている状態において、トレンチ下層３５内のトレンチ１４の底面に接する範囲に比較的大きい非空乏化領域６０が残存する。このようにトレンチ１４の下部に非空乏化領域６０が残存することで、帰還容量（すなわち、ゲート電極１８とドレイン電極２４の間の静電容量）が低減される。したがって、実施例のＭＯＳＦＥＴは高速でスイッチングすることができる。また、トレンチ１４の下部に非空乏化領域６０が残存することで、シールド効果によってゲート絶縁膜１６に加わる電界を低減できる。

【0043】

次に、実施例１のＭＯＳＦＥＴのオン状態において、ＭＯＳＦＥＴに接続されている負荷が短絡したときの動作について説明する。負荷短絡時には、ドレイン電極２４の電位がソース電極２２の電位に対して極めて高くなり、ＭＯＳＦＥＴに大電流が流れる。また、負荷短絡時には、ボディ層３４、ｐ型ディープ層３６及びトレンチ下層３５からなるｐ型層とドレイン側ｎ型層４２の界面のｐｎ接合に高い逆電圧が印加される。このため、ｐ型層からドレイン側ｎ型層４２に空乏層が伸びる。図８は、負荷短絡時におけるｐ型ディープ層３６及びトレンチ下層３５の状態を示している。図８に示すように、負荷短絡時において、ｐ型ディープ層３６及びトレンチ下層３５の中心部に非空乏化領域６０が残存する。これによって、ｐ型ディープ層３６及びトレンチ下層３５から高濃度層３７及び中濃度層３８への空乏層の伸展が促進される。このため、負荷短絡時に高濃度層３７及び中濃度層３８が瞬時に空乏化される。このため、負荷短絡時にＭＯＳＦＥＴに流れる電流（いわゆる、飽和電流）が低減される。このように、ｐ型ディープ層３６及びトレンチ下層３５のｐ型不純物濃度が、負荷短絡時にｐ型ディープ層３６及びトレンチ下層３５内に非空乏化領域６０が残存する程度に高濃度に設定されていることで、飽和電流を抑制できる。

【0044】

次に、実施例１のＭＯＳＦＥＴの製造方法について説明する。まず、図９に示すように、ドリフト層３９に対するイオン注入によって、中濃度層３８、高濃度層３７、ｐ型ディープ層３６、ボディ層３４、ソース層３０及びコンタクト層３２を形成する。なお、ｐ型ディープ層３６は、上面１２ａに対して深くｐ型不純物を注入することによって形成される。次に、図１０に示すように、半導体基板１２の上面１２ａをエッチングすることによって、トレンチ１４を形成する。次に、図１１に示すように、トレンチ１４の底面にｐ型不純物をイオン注入することによって、トレンチ下層３５を形成する。次に、図１に示すように、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極２２及びドレイン電極２４を形成する。これによって、実施例１のＭＯＳＦＥＴが完成する。

【0045】

トレンチ１４を形成する際には、トレンチ１４の深さにばらつきが生じる。また、トレンチ下層３５を形成する際には、イオン注入深さにばらつきが生じる。したがって、トレンチ下層３５の下端の位置は、トレンチ１４の深さのばらつきとイオン注入深さのばらつきの両方の影響を受ける。このため、トレンチ下層３５の下端のｚ方向における位置のばらつきは大きい。実施例１のＭＯＳＦＥＴでは、ｐ型ディープ層３６がトレンチ下層３５よりも下側に突出しているので、トレンチ下層３５の下端の位置がＭＯＳＦＥＴの耐圧にそれほど大きく影響しない。このため、トレンチ下層３５の下端の位置のばらつきが大きくても、ＭＯＳＦＥＴの耐圧のばらつきはほとんど生じない。また、ＭＯＳＦＥＴの耐圧に対しては、ｐ型ディープ層３６の下端のｚ方向における位置が大きく影響する。上述したように、ｐ型ディープ層３６は、半導体基板１２の上面１２ａに対してｐ型不純物を注入することによって形成される。したがって、トレンチ１４の深さのばらつきはｐ型ディープ層３６の下端の位置に影響しない。このため、ｐ型ディープ層３６の下端の位置のばらつきは小さい。したがって、ＭＯＳＦＥＴの耐圧のばらつきは小さい。

【0046】

次に、実施例１の変形例について説明する。

【0047】

実施例１では、ｐ型ディープ層３６の上端がボディ層３４に接していた。しかしながら、図１２、１３に示すように、ｐ型ディープ層３６の上端がボディ層３４の下面から下側に離れていてもよい。図１２では、ｐ型ディープ層３６の上端が、ボディ層３４の下面よりも下側であってトレンチ１４の下端よりも上側の深さ範囲内に配置されている。図１３では、ｐ型ディープ層３６の上端が、トレンチ１４の下端よりも下側であってトレンチ下層３５の下端よりも上側の深さ範囲内に配置されている。図１２、１３では、ｐ型ディープ層３６とボディ層３４の間に、ｎ型層（例えば、高濃度層３７）が配置されている。ｐ型ディープ層３６とボディ層３４の間には、部分的にｐ型の接続層５０が設けられている。接続層５０は、ｐ型ディープ層３６とボディ層３４を接続している。ｐ型ディープ層３６は、接続層５０、ボディ層３４、コンタクト層３２を介してソース電極２２に電気的に接続されている。このように、ｐ型ディープ層３６の上端は、トレンチ下層３５の下端よりも上側であれば、ボディ層３４から離れた位置に配置されていてもよい。

【0048】

実施例１では、高濃度層３７がボディ層３４に接していた。しかしながら、図１４、１５に示すように、高濃度層３７の上端がボディ層３４の下面から下側に離れていてもよい。図１４では、高濃度層３７の上端が、ボディ層３４の下面よりも下側であってトレンチ１４の下端よりも上側の深さ範囲内に配置されている。図１５では、高濃度層３７の上端が、トレンチ１４の下端よりも下側であってトレンチ下層３５の下端よりも上側の深さ範囲内に配置されている。図１４、１５では、高濃度層３７とボディ層３４の間に、高濃度層３７よりもｎ型不純物濃度が低いｎ型層５２が配置されている。このように、トレンチ下層３５とｐ型ディープ層３６の両方が存在する深さ範囲の少なくとも一部に高濃度層３７が存在していれば、高濃度層３７の上端はボディ層３４から離れた位置に配置されていてもよい。

【0049】

実施例１では、高濃度層３７の下端（すなわち、中濃度層３８の上端）がトレンチ下層３５の下端よりも下側に配置されていた。しかしながら、図１６に示すように、高濃度層３７の下端がトレンチ下層３５の上端よりも下側であってトレンチ下層３５の下端よりも上側の深さ範囲内に配置されていてもよい。もしくは、高濃度層３７の下端がトレンチ下層３５の下端と同じ深さに配置されていてもよい。このように、トレンチ下層３５とｐ型ディープ層３６の両方が存在する深さ範囲の少なくとも一部に高濃度層３７が存在していれば、高濃度層３７の下端はｚ方向のいずれの位置に配置されていてもよい。

【0050】

実施例１では、中濃度層３８の下端がｐ型ディープ層３６の下端よりも下側に配置されていた。しかしながら、図１７に示すように、中濃度層３８の下端がｐ型ディープ層３６の下端よりも上側に配置されていてもよい。もしくは、中濃度層３８の下端がｐ型ディープ層３６の下端と同じ深さに配置されていてもよい。このように、ｐ型ディープ層３６が存在するとともにトレンチ下層３５が存在しない深さ範囲の少なくとも一部に中濃度層３８が存在していれば、中濃度層３８の下端はｚ方向のいずれの位置に配置されていてもよい。

【0051】

実施例１では、トレンチ下層３５がトレンチ１４の底面に接していた。しかしながら、図１８に示すように、トレンチ下層３５がトレンチ１４の底面から下側に離れていてもよい。トレンチ下層３５がトレンチ１４の下部に配置されていれば、トレンチ下層３５の上端はトレンチ１４の底面から離れていてもよい。また、実施例１では、トレンチ下層３５の幅がトレンチ１４の幅と等しかった。しかしながら、図１９に示すようにトレンチ下層３５の幅がトレンチ１４の幅よりも広くてもよいし、図２０に示すようにトレンチ下層３５の幅がトレンチ１４の幅よりも狭くてもよい。また、図２１に示すように、トレンチ下層３５の中心とトレンチ１４の中心がずれていてもよい。

【実施例0052】

図２２に示す実施例２のＭＯＳＦＥＴでは、トレンチ下層３５と高濃度層３７の構成が実施例１とは異なり、その他の構成は実施例１と等しい。実施例２では、トレンチ下層３５の幅がトレンチ１４の底面の幅よりも広い。トレンチ下層３５は、トレンチ１４の側面の最下部でゲート絶縁膜１６に接している。また、実施例２では、高濃度層３７が、第１層３７ａと第２層３７ｂを有している。第１層３７ａは中濃度層３８よりも高いｐ型不純物濃度を有している。第２層３７ｂは第１層３７ａよりも高いｐ型不純物濃度を有している。第２層３７ｂは、ボディ層３４の下面に接している。第２層３７ｂは、ボディ層３４の下側でゲート絶縁膜１６に接している。第２層３７ｂの下端は、トレンチ１４の下端よりも上側に配置されている。第１層３７ａは、第２層３７ｂの下部に配置されている。第１層３７ａは、第２層３７ｂの下面に接している。第１層３７ａは、トレンチ下層３５の側面と下面に接している。第１層３７ａは、中濃度層３８の上面に接している。

【0053】

実施例２のＭＯＳＦＥＴでは、トレンチ下層３５がトレンチ１４の底面だけでなくトレンチ１４の側面の最下部でもゲート絶縁膜１６に接している。このため、トレンチ１４の底面を覆うゲート絶縁膜１６に加わる電界がより効果的に抑制される。

【0054】

実施例２のＭＯＳＦＥＴがオンしている状態では、チャネルを通過した電子が第２層３７ｂに流入する。第２層３７ｂのｎ型不純物濃度が高いので、第２層３７ｂの抵抗は低い。したがって、チャネルを通過した電子が、第２層３７ｂに沿って横方向に拡散し易い。したがって、電子が、横方向に広い範囲に拡散した状態で第１層３７ａ内を下側に向かって流れる。これによって、実施例２のＭＯＳＦＥＴのオン電圧がより低減される。

【0055】

次に、実施例２のＭＯＳＦＥＴの製造方法について説明する。まず、図２３に示すように、ドリフト層３９に対するイオン注入によって、中濃度層３８、高濃度層３７及びｐ型ディープ層３６を形成する。なお、ここでは、高濃度層３７に対するイオン注入時に、深さによってイオン注入濃度を変更することで、第１層３７ａと第２層３７ｂを形成する。次に、図２４に示すように、イオン注入によって、高濃度層３７内にｐ型のトレンチ下層３５を形成する。次に、図２５に示すように、半導体基板１２上にエピタキシャル層を形成し、形成したエピタキシャル層に対してイオン注入を行うことでボディ層３４、ソース層３０及びコンタクト層３２を形成する。次に、図２６に示すように、半導体基板１２の上面１２ａをエッチングすることによって、トレンチ１４を形成する。ここでは、トレンチ１４の底面が第２層３７ｂの下面よりも下側に位置するとともにトレンチ下層３５内に含まれるように、トレンチ１４の深さを調整する。次に、図２２に示すように、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極２２及びドレイン電極２４を形成する。これによって、実施例２のＭＯＳＦＥＴが完成する。

【0056】

実施例２では、第２層３７ｂがトレンチ１４の下端よりも上側に存在する。したがって、第２層３７ｂを形成するときに、トレンチ１４の下端近傍の深さにｎ型不純物が注入されることを防止できる。このため、適切にｐ型のトレンチ下層３５を形成することができ、トレンチ下層３５によってゲート絶縁膜１６に加わる電界を効果的に抑制できる。

【0057】

なお、実施例２において、図１２～１４、１６～２１のように各部の構成を変形させてもよい。

【0058】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。