特開 2024-137243 ＤＣ－ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137243

(43)【公開日】2024-10-07

(54)【発明の名称】ＤＣ－ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/07 20060101AFI20240927BHJP

【ＦＩ】

H02M3/07

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023048688

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】須藤 稔

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AA15

5H730AS04

5H730AS17

5H730BB02

5H730BB57

5H730FD01

5H730FD11

5H730FD61

5H730FF01

5H730FG01

(57)【要約】

【課題】小さい電力が供給される場合においても、高効率の電力変換が可能なＤＣ－ＤＣコンバータを提供する。
【解決手段】ＤＣ－ＤＣコンバータ１０は、端子Ｔ１～Ｔ４と、発振回路を有し、端子Ｔ１と端子Ｔ３との間に設けられたチャージポンプ回路１５１と、ヒステリシス特性を持ち、端子Ｔ１及びＴ２間の入力電圧に比例する電圧と第１の基準電圧との大小関係に基づいて前記発振回路の発振動作のオンとオフとを切替制御する第１発振入切制御信号を出力する比較器１１２を有する比較回路１１０と、ヒステリシス特性を持ち、端子Ｔ３及びＴ４間の出力電圧に比例する電圧と第２の基準電圧との大小関係に基づいて前記発振回路の発振動作のオンとオフとを切替制御する第２発振入切制御信号を出力する比較器１２２を有する比較回路１２０と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を備えるＤＣ－ＤＣコンバータであって、
発振回路を有し、前記第１の入力端子と前記第１の出力端子との間に設けられたチャージポンプ回路と、
ヒステリシス特性を持ち、前記第１の入力端子及び前記第２の入力端子の間の入力電圧に比例する電圧と第１の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第１の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第１の制御信号として出力する第１の制御回路と、
ヒステリシス特性を持ち、前記第１の出力端子及び前記第２の出力端子の間の出力電圧に比例する電圧と、第２の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第２の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第２の制御信号を生成する第２の制御回路と、
を備えることを特徴とするＤＣ－ＤＣコンバータ。

【請求項2】

前記第１の制御回路及び前記第２の制御回路のうち、少なくとも一方の制御回路は、二つの電界効果トランジスタで構成される請求項１に記載のＤＣ－ＤＣコンバータ。

【請求項3】

前記第１の制御回路は、前記第１の基準電圧を生成する第１の基準電圧回路を有し、
前記第１の基準電圧回路は、前記第１の入力端子及び前記第２の入力端子に接続される回路に含まれる発電素子の温度特性と合わせた温度特性を有する請求項２に記載のＤＣ－ＤＣコンバータ。

【請求項4】

第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を備えるＤＣ－ＤＣコンバータであって、
発振回路を有し、前記第１の入力端子と前記第１の出力端子との間に設けられたチャージポンプ回路と、
前記第１の入力端子及び前記第２の入力端子の間の入力電圧に比例する電圧と第１の基準電圧との差を増幅した信号を出力する誤差増幅器を有し、前記信号を前記発振回路の発振周波数を制御する第１の制御信号として出力する第１の制御回路と、
ヒステリシス特性を持ち、前記第１の出力端子及び前記第２の出力端子の間の出力電圧に比例する電圧と、第２の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第２の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第２の制御信号を生成する第２の制御回路と、
を備えることを特徴とするＤＣ－ＤＣコンバータ。

【請求項5】

前記第１の制御回路は、前記第１の入力端子及び前記第２の入力端子に入力される電圧が高くなると、前記発振回路の発振周波数が高くなり、前記第１の入力端子及び前記第２の入力端子に入力される電圧が低くなると、前記発振回路の発振周波数が低くなる前記第１の制御信号を生成可能に構成される請求項４に記載のＤＣ－ＤＣコンバータ。

【請求項6】

前記第１の制御回路及び前記第２の制御回路のうち、少なくとも一方の制御回路は、二つの電界効果トランジスタで構成される請求項４又は５に記載のＤＣ－ＤＣコンバータ。

【請求項7】

前記第１の制御回路は、前記第１の基準電圧を生成する第１の基準電圧回路を有し、
前記第１の基準電圧回路は、前記第１の入力端子及び前記第２の入力端子に接続される回路に含まれる発電素子の温度特性と合わせた温度特性を有することを特徴とする請求項６に記載のＤＣ－ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＤＣ－ＤＣコンバータに関する。

【背景技術】

【0002】

光、熱、圧力等の周辺環境の変動によって出力が不安定な電源から効率良く電力を伝送するためにＤＣ－ＤＣコンバータが使われている。例えば、光エネルギーを電気エネルギーに変換する太陽電池をエネルギー源として、最大電力変換効率で動作させるＤＣ－ＤＣコンバータがある（例えば特許文献１参照）。

【0003】

太陽電池をエネルギー源として、最大電力変換効率で動作させるＤＣ－ＤＣコンバータの一例として特許文献１に記載される太陽電池の最大電力点追尾装置（以下、「トラッカー」と称する）は、マイコンを備えている。マイコンは、入力電力が最大となるように、ＤＣ－ＤＣコンバータの一例であるスイッチング・レギュレータのデューティー比（スイッチング素子のオン・オフ比）を制御している。

【0004】

もう少し詳しく説明すれば、マイコンは、入力電力の増減があった場合、当該増減に応じてスイッチング・レギュレータのデューティー比を適切な値に制御するための増減量を算出し、算出結果のデューティー比に制御するための制御信号を生成し、生成した制御信号をスイッチング素子の制御端子へ供給している。スイッチング素子のオン／オフを制御することによって、スイッチング・レギュレータのデューティー比が制御される。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００４－２４０５５２号公報（図１）

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述したように、従前の最大電力変換効率で動作させるＤＣ－ＤＣコンバータは、最大電力変換効率で動作させる制御を実現するためにマイコンを備えている。マイコンの動作時の消費電力は、ＤＣ－ＤＣコンバータに給電される電力から賄われるため、高効率での電力変換を困難にしていた。また、マイコンの消費電力未満の電力を給電する装置に対して使用することができなかった。

【0007】

本発明は、上述した課題を解決するためになされたものであり、マイコンの消費電力未満のような小さい電力が供給される場合においても、高効率の電力変換が可能なＤＣ－ＤＣコンバータを提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係るＤＣ－ＤＣコンバータは、上述した課題を解決するため、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を備えるＤＣ－ＤＣコンバータであって、発振回路を有し、前記第１の入力端子と前記第１の出力端子との間に設けられたチャージポンプ回路と、ヒステリシス特性を持ち、前記第１の入力端子及び前記第２の入力端子の間の入力電圧に比例する電圧と第１の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第１の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第１の制御信号として出力する第１の制御回路と、ヒステリシス特性を持ち、前記第１の出力端子及び前記第２の出力端子の間の出力電圧に比例する電圧と、第２の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第２の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第２の制御信号を生成する第２の制御回路と、を備えることを特徴とする。

【0009】

本発明に係るＤＣ－ＤＣコンバータは、上述した課題を解決するため、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を備えるＤＣ－ＤＣコンバータであって、発振回路を有し、前記第１の入力端子と前記第１の出力端子との間に設けられたチャージポンプ回路と、ヒステリシス特性を持ち、前記第１の入力端子及び前記第２の入力端子の間の入力電圧に比例する電圧と第１の基準電圧との差を増幅した信号を出力する誤差増幅器を有し、前記信号を前記発振回路の発振周波数を制御する第１の制御信号として出力する第１の制御回路と、ヒステリシス特性を持ち、前記第１の出力端子及び前記第２の出力端子の間の出力電圧に比例する電圧と、第２の基準電圧との大小関係に基づいて、２個の信号レベルを含む信号を出力する第２の比較器を有し、前記信号を前記発振回路の発振動作のオンとオフとを切替制御する第２の制御信号を生成する第２の制御回路と、を備えることを特徴とする。

【発明の効果】

【0010】

本発明によれば、供給を受ける電力が、マイコンの動作時の消費電力未満のような小さい電力であっても高効率で電力変換できる。また、本発明によれば、コイルを備えずに回路を構成することができるため、当該回路を集積化、ひいては小型化することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係るＤＣ－ＤＣコンバータの適用例を示す説明図である。

【図2】第１の実施形態に係るＤＣ－ＤＣコンバータの回路図である。

【図3】第１の実施形態に係るＤＣ－ＤＣコンバータが備える比較回路の一例を示す回路図である。

【図4】１セル太陽電池の電圧に対する電流を示す（電圧－電流特性）特性図である。

【図5】第２の実施形態に係るＤＣ－ＤＣコンバータの回路図である。

【図6】第２の実施形態に係るＤＣ－ＤＣコンバータが備える発振制御回路の一例を示す回路図である。

【図7】第２の実施形態に係るＤＣ－ＤＣコンバータが備える誤差増幅回路の一例を示す回路図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施形態に係るＤＣ－ＤＣコンバータについて、図面を参照して説明する。

【0013】

［第１の実施形態］
図１は、本発明の第１の実施形態に係るＤＣ－ＤＣコンバータの一例であるＤＣ－ＤＣコンバータ１０の適用例を示す概略図である。

【0014】

ＤＣ－ＤＣコンバータ１０は、１次（入力）側の端子である端子Ｔ１及び端子Ｔ２と、２次（出力）側の端子である端子Ｔ３及び端子Ｔ４と、を備えている。例えば、端子Ｔ１と端子Ｔ２には、電力の供給源となる給電回路６０が接続される。接続される給電回路６０は、発電する電圧と出力する電流との関係（電圧－電流特性）が既知な発電素子を含む給電可能な装置である。端子Ｔ３と端子Ｔ４には、電力の供給先であって蓄電可能な容量性素子を含む蓄電回路７０が接続される。

【0015】

図２は、第１の実施形態に係るＤＣ－ＤＣコンバータの一例であるＤＣ－ＤＣコンバータ１０の回路図である。なお、図２に示される抵抗１０１～１０６の各端について、図示される状態で上側（端子Ｔ１及び端子Ｔ３側）の端を「第１端」と呼称し、図示される状態で下側（端子Ｔ２及び端子Ｔ４側）の端を「第２端」と呼称する。

【0016】

ＤＣ－ＤＣコンバータ１０は、端子Ｔ１～Ｔ４の他に、チャージポンプ回路１５１と、発振制御回路１５２と、第１の制御回路としての比較回路１１０と、第２の制御回路としての比較回路１２０と、をさらに備えている。端子Ｔ２は、端子Ｔ４と接続されている。チャージポンプ回路１５１及び発振制御回路１５２は、昇圧回路１５０を構成している。

【0017】

端子Ｔ１と端子Ｔ２との間には、端子Ｔ１から端子Ｔ２へ向かって、抵抗１０１と、抵抗１０２と、抵抗１０３とが直列に接続されて抵抗分圧回路が形成されている。また、端子Ｔ３と端子Ｔ４との間には、端子Ｔ３から端子Ｔ４へ向かって、抵抗１０４と、抵抗１０５と、抵抗１０６とが直列に接続されて抵抗分圧回路が形成されている。

【0018】

ここで、抵抗１０１と抵抗１０２との接続点、抵抗１０２と抵抗１０３との接続点、抵抗１０３の第２端と端子Ｔ２との接続点、抵抗１０４と抵抗１０５との接続点、抵抗１０５と抵抗１０６との接続点、及び抵抗１０６の第２端と端子Ｔ４との接続点を、それぞれ、ノードＮ１、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５、及びノードＮ６と呼称する。

【0019】

ノードＮ２及びノードＮ３には、それぞれ、電界効果トランジスタ（以下、「ＦＥＴ」と称する）の一例であるＮＭＯＳトランジスタ１０７のドレイン及びソースが接続されている。また、ノードＮ５及びノードＮ６には、それぞれ、ＮＭＯＳトランジスタ１０８のドレイン及びソースが接続されている。

【0020】

比較回路１１０は、抵抗１０１と抵抗１０２との接続点であるノードＮ１の電圧ＶN1と、第１の基準電圧Ｖref1との大小を比較し、比較結果に対応した２個の異なる信号レベル（２個のうち、信号レベルの高い方を「Ｈレベル」と呼称し、低い方を「Ｌレベル」と呼称する）を含む第１発振入切制御信号を、出力端子であるノードＮ７から出力する回路である。

【0021】

比較回路１１０は、第１の比較器としての比較器１１２と、第１の基準電圧回路としての基準電圧回路１１３と、を有している。比較器１１２は、ノードＮ１と接続される反転入力端子（－）と、基準電圧Ｖref1の供給を受ける非反転入力端子（＋）と、比較回路１１０の出力端子であるノードＮ７と接続される出力端子と、を有している。基準電圧回路１１３は、比較器１１２の非反転入力端子（＋）と接続され、基準電圧Ｖref1を比較器１１２の非反転入力端子（＋）へ供給する出力端を含んでいる。

【0022】

比較回路１２０は、抵抗１０４と抵抗１０５との接続点であるノードＮ４の電圧ＶN4と、第２の基準電圧Ｖref2との大小を比較し、比較結果に対応した２個の異なる信号レベル（Ｈレベル及びＬレベル）を含む第２発振入切制御信号を、出力端子であるノードＮ８から出力する回路である。

【0023】

比較回路１２０は、第２の比較器としての比較器１２２と、第２の基準電圧回路としての基準電圧回路１２３と、を有している。比較器１２２は、ノードＮ４と接続される反転入力端子（－）と、基準電圧Ｖref2の供給を受ける非反転入力端子（＋）と、比較回路１２０の出力端子であるノードＮ８と接続される出力端子と、を有している。基準電圧回路１２３は、比較器１２２の非反転入力端子（＋）と接続され、基準電圧Ｖref2を比較器１２２の非反転入力端子（＋）へ供給する出力端を含んでいる。

【0024】

チャージポンプ回路１５１は、端子Ｔ１と接続される入力端と、端子Ｔ３と接続される出力端と、発振制御信号を受ける制御端と、を有している。発振制御回路１５２は、ノードＮ７と接続される第１入力端と、ノードＮ８と接続される第２入力端と、チャージポンプ回路１５１の制御端と接続される出力端と、を有している。

【0025】

図３は、第１の実施形態に係るＤＣ－ＤＣコンバータが備える比較回路の一例である比較回路１１０の構成例を示す回路図である。

【0026】

比較回路１１０は、例えば、デプレッション型ＦＥＴの一例であるデプレッション型ＮＭＯＳトランジスタ１３１と、エンハンスメント型ＦＥＴの一例であるエンハンスメント型ＮＭＯＳトランジスタ（以下、単に「ＮＭＯＳトランジスタ」と称する）１３２と、直列に接続されたインバータ１３３及びインバータ１３４と、を有して構成されている。

【0027】

デプレッション型ＮＭＯＳトランジスタ１３１は、端子Ｔ１と接続されるドレインと、ゲートと、自身ゲートと接続されるソースと、を含んでいる。ＮＭＯＳトランジスタ１３２は、デプレッション型ＮＭＯＳトランジスタ１３１のゲート及びソースと接続されるドレインと、ノードＮ１と接続されるゲートと、端子Ｔ２と接続されるソースと、を含んでいる。ここで、デプレッション型ＮＭＯＳトランジスタ１３１のゲート及びソースとＮＭＯＳトランジスタ１３２のドレインとの接続点をノードＮ９と呼称する。ノードＮ９とノードＮ７との間には、インバータ１３３及びインバータ１３４が直列に接続されている。

【0028】

なお、比較回路１２０については、比較回路１１０と同様に、１個のデプレッション型ＦＥＴ（デプレッション型ＮＭＯＳトランジスタ１３１に対応）と、１個のエンハンスメント型ＦＥＴと、（ＮＭＯＳトランジスタ１３２に対応）直列に接続された２個のインバータ（インバータ１３３，１３４に対応）と、を有して構成可能であるため、比較回路１１０と重複する説明を省略する。

【0029】

次に、ＤＣ－ＤＣコンバータ１０の作用及び効果について説明する。
ＤＣ－ＤＣコンバータ１０は、１次側に接続される給電回路６０から電力の供給を受ける。１次側から供給された電力は、チャージポンプ回路１５１によって直流－直流変換（昇圧）されて、２次側に供給される。２次側から供給された電力は、蓄電回路７０に供給されて蓄えられる。

【0030】

比較回路１１０には、抵抗１０１，１０２，１０３によって分圧されてノードＮ１に現れる電圧ＶN1が入力される。比較回路１１０では、比較器１１２の反転入力端子（－）に入力される電圧ＶN1と非反転入力端子（＋）に入力される第１の基準電圧Ｖref1との大小が比較され、比較結果に応じた信号レベルの第１発振入切制御信号が出力端子から出力される。比較器１１２は、ＮＭＯＳトランジスタ１０７と協働してヒステリシス特性を持つヒステリシスコンパレータとして動作する。

【0031】

ここで、ノードＮ１の電圧ＶN1と、第１の基準電圧Ｖref1とを用いて、比較器１１２の動作を説明する。比較器１１２は、非反転入力端子（＋）に入力される第１の基準電圧Ｖref1と反転入力端子（－）に入力される電圧ＶN1とを比べ、例えば、ＶN1＞Ｖref1の場合、Ｌレベルの第１発振入切制御信号が出力される。一方、ＶN1＜Ｖref1の場合、Ｈレベルの第１発振入切制御信号が出力される。第１の制御信号としての第１発振入切制御信号は、ＮＭＯＳトランジスタ１０７のゲート及び発振制御回路１５２の第１入力端に供給される。

【0032】

比較回路１１０を、より詳細な構成レベル、すなわちデプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２で説明すれば、デプレッション型ＮＭＯＳトランジスタ１３１は、ＮＭＯＳトランジスタ１３２の定電流源として動作する。ここで、デプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２のＫ値（μ・Ｃｏｘ・Ｗ／Ｌ）をほぼ等しくすれば、ＮＭＯＳトランジスタ１３２のゲート電圧が、温度特性によらず、ほぼ一定の値（デプレッション型ＮＭＯＳトランジスタ１３１の閾（しきい）値電圧の絶対値とＮＭＯＳトランジスタ１３２の閾値電圧の和）で、ＮＭＯＳトランジスタ１３２のドレイン電圧を反転させることができる。すなわち、ＮＭＯＳトランジスタ１３２のゲート電圧が、デプレッション型ＮＭＯＳトランジスタ１３１の閾値電圧の絶対値とＮＭＯＳトランジスタ１３２の閾値電圧の和よりも大きくなると、ＮＭＯＳトランジスタ１３２のドレイン電圧を、ＨレベルからＬレベルに遷移させることができる。

【0033】

ＮＭＯＳトランジスタ１０７は、ゲートに供給される第１発振入切制御信号の信号レベルに応じてオンとオフとが切り替わる。ＮＭＯＳトランジスタ１０７がオンしている場合、端子Ｔ１と端子Ｔ２との間の電圧は、抵抗１０１及び抵抗１０２によって分圧される。ＮＭＯＳトランジスタ１０７がオフしている場合、端子Ｔ１と端子Ｔ２との間の電圧は、抵抗１０１、抵抗１０２及び抵抗１０３によって分圧される。

【0034】

発振制御回路１５２は、第１入力端に供給される第１発振入切制御信号の信号レベルに応じて、チャージポンプ回路１５１内の発振回路（図２及び図３において図示省略）のオンとオフ、すなわち発振している発振動作状態と発振が停止している発振停止状態とを切り替える発振制御信号を供給する。

【0035】

発振制御信号は、ＬレベルとＨレベルとの異なる２つの信号レベルを含み、ＶN1＞Ｖref1の場合、例えば、Ｈレベルの発振制御信号がチャージポンプ回路１５１に供給される。Ｈレベルの発振制御信号がチャージポンプ回路１５１に供給されると、チャージポンプ回路１５１内の発振回路はオンして発振動作状態となる。一方、ＶN1＜Ｖref1の場合、例えば、Ｌレベルの発振制御信号がチャージポンプ回路１５１に供給される。Ｌレベルの発振制御信号がチャージポンプ回路１５１に供給されると、チャージポンプ回路１５１内の発振回路はオフして発振停止状態となる。

【0036】

給電回路６０から供給される電圧Ｖinが、低い電圧から高い電圧に変化（上昇）して電圧Ｖdeti+に到達すると、比較器１１２の出力端子に現れる電圧の信号レベルは、ＨレベルからＬレベルに遷移する。一方、給電回路６０から供給される電圧が、高い電圧から低い電圧に変化（下降）して電圧Ｖdeti-に到達すると、比較器１１２の出力端子に現れる電圧の信号レベルは、ＬレベルからＨレベルに遷移する。ここで、抵抗１０１、抵抗１０２及び抵抗１０３の抵抗値を、それぞれ、Ｒ101、Ｒ102及びＲ103とすると、電圧Ｖdeti+及び電圧Ｖdeti-は、抵抗値Ｒ101、Ｒ102及びＲ103と、第１の基準電圧Ｖref1とを用いて、次式（１）及び（２）で表される。

【0037】

【数1】

また、比較回路１２０には、抵抗１０４，１０５，１０６によって分圧されてノードＮ４に現れる電圧ＶN4が入力される。比較回路１２０では、比較器１２２の反転入力端子（－）に入力される電圧ＶN4と非反転入力端子（＋）に入力される第２の基準電圧Ｖref2との大小が比較され、比較結果に応じた信号レベルの第２発振入切制御信号が出力端子から出力される。比較器１２２は、ＮＭＯＳトランジスタ１０８と協働してヒステリシス特性を持つヒステリシスコンパレータとして動作する。

【0038】

ここで、ノードＮ４の電圧ＶN4と、第２の基準電圧Ｖref2とを用いて、比較器１２２の動作を説明する。比較器１２２は、非反転入力端子（＋）に入力される第２の基準電圧Ｖref2と反転入力端子（－）に入力される電圧ＶN4とを比べ、例えば、ＶN4＞Ｖref2の場合、Ｌレベルの第２発振入切制御信号が出力される。一方、ＶN4＜Ｖref2の場合、Ｈレベルの第２発振入切制御信号が出力される。第２の制御信号としての第２発振入切制御信号は、ＮＭＯＳトランジスタ１０８のゲート及び発振制御回路１５２の第２入力端に供給される。

【0039】

ＮＭＯＳトランジスタ１０８は、ゲートに供給される第２発振入切制御信号の信号レベルに応じてオンとオフとが切り替わる。ＮＭＯＳトランジスタ１０８がオンしている場合、端子Ｔ３と端子Ｔ４との間の電圧は、抵抗１０４及び抵抗１０５によって分圧される。ＮＭＯＳトランジスタ１０８がオフしている場合、端子Ｔ３と端子Ｔ４との間の電圧は、抵抗１０４、抵抗１０５及び抵抗１０６によって分圧される。

【0040】

発振制御回路１５２は、第１発振入切制御信号の信号レベルの場合と同様に、第２入力端に供給される第２発振入切制御信号の信号レベルに応じて、ＬレベルとＨレベルとの異なる２つの信号レベルを含む発振制御信号を供給する。

【0041】

発振制御信号は、ＶN4＞Ｖref2の場合、例えば、Ｌレベルの発振制御信号がチャージポンプ回路１５１に供給される。Ｌレベルの発振制御信号がチャージポンプ回路１５１に供給されると、チャージポンプ回路１５１内の発振回路はオフして発振停止状態となる。一方、ＶN4＜Ｖref2の場合、例えば、Ｈレベルの発振制御信号がチャージポンプ回路１５１に供給される。Ｈレベルの発振制御信号がチャージポンプ回路１５１に供給されると、チャージポンプ回路１５１内の発振回路はオンして発振動作状態となる。

【0042】

端子Ｔ３と端子Ｔ４との間の電圧である、ＤＣ－ＤＣコンバータ１０の出力電圧Ｖoutが、低い電圧から高い電圧に変化（上昇）して電圧Vdeto+に到達すると、比較器１２２の出力端子に現れる電圧の信号レベルは、ＨレベルからＬレベルに遷移する。一方、出力電圧Ｖoutが、高い電圧から低い電圧に変化（下降）して電圧Vdeto-に到達すると、比較器１２２の出力端子の電圧の信号レベルは、ＬレベルからＨレベルに遷移する。ここで、抵抗１０４、抵抗１０５及び抵抗１０６の抵抗値を、それぞれ、Ｒ104、Ｒ105及びＲ106とすると、電圧Ｖdeto+及び電圧Ｖdeto-は、抵抗値Ｒ104、Ｒ105及びＲ106と、第２の基準電圧Ｖref2とを用いて、次式（３）及び（４）で表される。

【0043】

【数2】

【0044】

続いて、より具体的な一例として、次の（i）から（iii）、すなわち
（i）給電回路６０が、発電素子の一例として光電変換素子である太陽電池セルを含む太陽光発電装置である、
（ii）電圧Ｖdeti+が０．５５Ｖ、電圧Ｖdeti-が０．５Ｖとなるように、抵抗値Ｒ101、Ｒ102及びＲ103と第１の基準電圧Ｖref1が設定されている、
（iii）電圧Ｖdeto+が３．３Ｖ、電圧Ｖdeto-が３．０Ｖとなるように、抵抗値Ｒ104、Ｒ105及びＲ106と第２の基準電圧Ｖref2が設定されている、
場合を説明する。

【0045】

図４は、１セル太陽電池の電圧（横軸）に対する電流（縦軸）の関係を示す説明図（電圧－電流特性を示す特性図）である。

【0046】

図４に示される曲線Ｃ１（実線）及び曲線Ｃ２（破線）は、それぞれ、１セル太陽電池の温度が２５℃の場合及び５０℃の場合における電圧―電流特性示している。１セルの太陽電池の電圧―電流特性は、図４に示されるように、１セル太陽電池の温度が２５℃の場合、電池電圧が約０．５Ｖ付近で、最大の電力（電圧×電流）となる。１セル太陽電池から最大電力を得ることができる電圧の近傍でＤＣ－ＤＣコンバータ１０を動作させて蓄電回路７０内の容量性素子を充電することが効率的である。電圧Ｖdeti+が０．５５Ｖ及び電圧Ｖdeti-が０．５Ｖは、最大電力を得ることができる電圧の近傍の一例として設定された電圧である。

【0047】

給電回路６０からの供給電圧、すなわち端子Ｔ１及び端子Ｔ２間に供給される電圧が０．５５Ｖ（＝電圧Ｖdeti+）を超えると、チャージポンプ回路１５１にＨレベルの発振制御信号が供給されてチャージポンプ回路１５１内の発振回路はオフからオンに遷移する。すなわち、発振回路は発振動作状態となる。

【0048】

発振回路がオンし、ＤＣ－ＤＣコンバータ１０が動作すると、太陽電池セルを含む太陽光発電装置の負荷電流が増大するので、電池電圧が低下していく。電池電圧が低下していき、端子Ｔ１及び端子Ｔ２間に供給される電圧が０．５Ｖ（＝電圧Ｖdeti-）未満になると、チャージポンプ回路１５１にＬレベルの発振制御信号が供給されてチャージポンプ回路１５１内の発振回路はオンからオフに遷移する。すなわち、発振回路は発振停止状態となる。

【0049】

発振回路がオフし、ＤＣ－ＤＣコンバータ１０が停止すると、太陽光発電装置の負荷電流が無くなるので、電池電圧が上昇していく。電池電圧が上昇していき、端子Ｔ１及び端子Ｔ２間に供給される電圧が０．５５Ｖを超えると、チャージポンプ回路１５１内の発振回路はオフからオンに遷移する。

【0050】

また、ＤＣ－ＤＣコンバータ１０の出力電圧Ｖoutが、低い電圧から高い電圧に変化（上昇）して３．３Ｖ（＝電圧Vdeto+）に到達すると、チャージポンプ回路１５１にＬレベルの発振制御信号が供給されてチャージポンプ回路１５１内の発振回路はオンからオフに遷移する。すなわち、発振回路は発振停止状態となる。一方、出力電圧Ｖoutが、高い電圧から低い電圧に変化（下降）して３．０Ｖ（＝電圧Vdeto-）に到達すると、チャージポンプ回路１５１にＨレベルの発振制御信号が供給されてチャージポンプ回路１５１内の発振回路はオフからオンに遷移する。すなわち、発振回路は発振動作状態となる。

【0051】

このように、ＤＣ－ＤＣコンバータ１０は、給電回路６０からの供給電圧Ｖin、すなわち端子Ｔ１及び端子Ｔ２間に供給される電圧が０．５Ｖ以上０．５５Ｖ以下の範囲（Ｖdeti-≦Ｖin≦Ｖdeti+）内で動作して蓄電回路７０内の容量性素子を充電する。また、ＤＣ－ＤＣコンバータ１０は、ＤＣ－ＤＣコンバータ１０の出力電圧Ｖout、すなわち端子Ｔ３及び端子Ｔ４間に供給される電圧を、３．０Ｖ以上３．３Ｖ以下の範囲（Ｖdeto-≦Ｖout≦Ｖdeto+）内に制御して、蓄電回路７０内の容量性素子を充電する。

【0052】

給電回路６０から供給される電圧の発生源が太陽電池である場合、太陽電池は一般に負の温度特性（１セルの太陽電池の場合、約－２ｍｖ／℃）を有する。仮に、１セル太陽電池の温度が２５℃（常温環境下）で電池電圧０．５Ｖで最大電力が得られている場合、１セル太陽電池の温度が５０℃等、常温よりも高温になると、電池電圧０．５Ｖよりも低い電池電圧で最大電力が得られるようになる（図４に例示の曲線Ｃ２）。

【0053】

常温よりも高い温度域（以下、単に「高温域」と称する）でも、太陽電池の最大電力を得ようとする場合、抵抗１０１に負の温度特性を与えて、ノードＮ１の電圧ＶN1を、高温域では常温時よりも低くすること、又は／及び基準電圧回路１１３の出力電圧、すなわち基準電圧Ｖref1を負の温度特性とし高温域では常温時よりも低くすること、が必要になる。

【0054】

抵抗１０１に負の温度特性を与えるには、抵抗１０１の素子としてサーミスタを適用すればよい。一方、高温域の基準電圧Ｖref1を常温時の基準電圧Ｖref1よりも低くするには、例えば、デプレッション型ＮＭＯＳトランジスタ１３１のＫ値に対して、ＮＭＯＳトランジスタ１３２のＫ値を大きくすればよい。ＮＭＯＳトランジスタ１３２のＫ値を大きくすることで、基準電圧回路１１３の基準電圧Ｖref1に負の温度特性を与えることができる。

【0055】

ＤＣ－ＤＣコンバータ１０を集積化して構成したい場合、抵抗１０１に負の温度特性を与えるよりも、基準電圧回路１１３の基準電圧Ｖref1に負の温度特性を与える方が好ましい。基準電圧Ｖref1に負の温度特性を与えるのは、デプレッション型ＮＭＯＳトランジスタ１３１のＫ値及びＮＭＯＳトランジスタ１３２のＫ値を調整して製造するだけでよいためである。例えば、１セル太陽電池の温度が５０℃で最大電力が得られる電池電圧が０．４Ｖ付近である場合には、電圧Ｖdeti+の値が０．４Ｖ付近となるように、基準電圧Ｖref1に負の温度特性を与えればよい。

【0056】

太陽電池のように、給電回路６０の発電素子が負の温度特性を有する場合は、基準電圧Vref1に負の温度特性を与えればよいが、逆に、給電回路６０の発電素子が正の温度特性を有する場合は、基準電圧Vref1に正の温度特性を与えればよい。基準電圧Vref1に正の温度特性を与えるには、例えば、デプレッション型ＮＭＯＳトランジスタ１３１のＫ値に対して、ＮＭＯＳトランジスタ１３２のＫ値を小さくすればよい。ＮＭＯＳトランジスタ１３２のＫ値を小さくすることで、基準電圧回路１１３の基準電圧Ｖref1に正の温度係数を持たせることができる。

【0057】

ＤＣ－ＤＣコンバータ１０によれば、２個の比較回路１１０及び１２０によって、ＤＣ－ＤＣコンバータ１０の発振動作状態（オン）と発振停止状態（オフ）とを切り替えることができる。したがって、ＤＣ－ＤＣコンバータ１０がマイコンを備えていなくても、ＤＣ－ＤＣコンバータ１０の発振動作状態（オン）と発振停止状態（オフ）とを切り替えることができ、効率良く電力変換することができる。

【0058】

また、マイコンを備えずに、発振動作状態（オン）と発振停止状態（オフ）とを切り替え可能にＤＣ－ＤＣコンバータ１０を構成することができるので、マイコンを備えるＤＣ－ＤＣコンバータと比べると、構成がシンプルで、消費電流が格段に少なく（例えば、１桁μＡ程度に）抑えることができる。

【0059】

さらに、ＤＣ－ＤＣコンバータ１０によれば、マイコンの動作時の消費電力が無いので、１次側から供給を受ける電力が、マイコンの動作時の消費電力未満のような小さい電力であっても高効率で電力変換することができる。例えば、給電回路６０に含まれる発電素子が太陽電池の場合、太陽電池の発電能力は、太陽電池の面積に比例する。したがって、ＤＣ－ＤＣコンバータ１０は、より面積の小さい太陽電池に対しても高効率で電力を取り出すことができる。

【0060】

ＤＣ－ＤＣコンバータ１０によれば、少なくともＤＣ－ＤＣコンバータ１０を利用する温度領域において、基準電圧Ｖref1の温度特性と給電回路６０に含まれる発電素子の温度特性とを合わせることによって、温度変化に影響されることなく効率の良い電力変換を維持することができる。また、比較回路１１０を、２個のＦＥＴ、具体的にはデプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２を有する構成とすることで、基準電圧Ｖref1の温度特性と給電回路６０に含まれる発電素子の温度特性とを合わせつつ、比較回路１１０を小型化することができる。

【0061】

さらに、昇圧回路１５０において、集積化困難なコイルを含まずに構成可能なＤｉｃｓｏｎ型のチャージポンプ回路１５１を適用すれば、昇圧回路１５０を小型化することができる。

【0062】

したがって、デプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２を有する比較回路１１０と、コイルを含まないチャージポンプ回路１５１を有する昇圧回路１５０と、を備えるＤＣ－ＤＣコンバータ１０とすれば、ＤＣ－ＤＣコンバータ１０を集積化、ひいては小型化することができる。

【0063】

［第２の実施形態］
図５は、本発明の第２の実施形態に係るＤＣ－ＤＣコンバータの一例であるＤＣ－ＤＣコンバータ２０の回路図である。

【0064】

ＤＣ－ＤＣコンバータ２０は、ＤＣ－ＤＣコンバータ１０に対して、端子Ｔ１及び端子Ｔ２の間に接続される抵抗１０３及びＮＭＯＳトランジスタ１０７が省略されている点と、発振制御回路１５２の代わりに発振制御回路１６２を備える点と、比較回路１１０の代わりに誤差増幅回路２１０を備える点において相違しているが、その他の点は実質的に相違しない。そこで、本実施形態では、ＤＣ－ＤＣコンバータ１０に対する相違点を中心に説明し、ＤＣ－ＤＣコンバータ１０と実質的に相違しない内容については、その説明を省略する。

【0065】

ＤＣ－ＤＣコンバータ２０は、端子Ｔ１～Ｔ４の他に、チャージポンプ回路１５１と、発振制御回路１６２と、誤差増幅回路２１０と、比較回路１２０と、をさらに備えている。端子Ｔ２は、端子Ｔ４と接続されている。チャージポンプ回路１５１及び発振制御回路１６２は、昇圧回路１６０を構成している。

【0066】

端子Ｔ１と端子Ｔ２との間には、端子Ｔ１から端子Ｔ２へ向かって、抵抗１０１と抵抗１０２が直列に接続されて抵抗分圧回路が形成されている。ここで、抵抗１０２の第２端と端子Ｔ２との接続点をノードＮ１０と呼称する。

【0067】

誤差増幅回路２１０は、第１入力端子、第２入力端子、及び出力端子を有し、第１入力端子に入力される第１の基準電圧Ｖref1と第２入力端子に入力される電圧ＶN1との差を増幅して、出力端子から出力する回路である。

【0068】

誤差増幅回路２１０は、誤差増幅器２１２と、第１の基準電圧回路としての基準電圧回路１１３と、を有している。誤差増幅器２１２は、ノードＮ１と接続される反転入力端子（－）と、基準電圧Ｖref1の供給を受ける非反転入力端子（＋）と、誤差増幅回路２１０の出力端子であるノードＮ７と接続される出力端子と、を有している。基準電圧回路１１３は、誤差増幅器２１２の非反転入力端子（＋）と接続され、基準電圧Ｖref1を誤差増幅器２１２の非反転入力端子（＋）へ供給する出力端を含んでいる。

【0069】

発振制御回路１６２は、ノードＮ７と接続される第１入力端と、ノードＮ８と接続される第２入力端と、チャージポンプ回路１５１の制御端と接続される出力端と、を有している。発振制御回路１６２は、機能的には、発振動作状態と発振停止状態、すなわち発振のオンとオフとを切り替える発振入切機能と、発振周波数を所定範囲内で調整する発振周波数調整機能と、を有している。

【0070】

図６は、発振制御回路１６２の一例を示す回路図である。
発振制御回路１６２は、リングオシレータ１１６へ供給する電源電圧を制御する制御トランジスタとしてのＰＭＯＳトランジスタ１１７と、発振入切制御回路１１８と、を有している。

【0071】

チャージポンプ回路１５１内の発振回路としてのリングオシレータ１１６は、リング状に結線されたｎ（ｎは奇数）個のインバータ１６＿１，１６＿２，…，１６＿ｎを有している。インバータ１６＿１，１６＿２，…，１６＿ｎの電源端子は、それぞれ、ＰＭＯＳトランジスタ１１７のドレインに接続される。インバータ１６＿１，１６＿２，…，１６＿ｎの接地端子は、端子Ｔ２と接続されている。

【0072】

ＰＭＯＳトランジスタ１１７は、誤差増幅器２１２の出力端子と接続されるゲートと、端子Ｔ１と接続されるソースと、インバータ１６＿１，１６＿２，…，１６＿ｎの各電源端子と接続されるドレインと、を含んでいる。

【0073】

発振入切制御回路１１８は、比較回路１２０の出力端子であるノードＮ８と接続される制御信号入力端と、最終段のインバータ１６＿ｎの出力端、すなわちノードＮ１１と接続される入力端と、第１段のインバータ１６＿１の入力端、すなわちノードＮ１２と接続される出力端と、を有している。発振入切制御回路１１８は、制御信号入力端に入力される第２発振入切制御信号の信号レベルに応じて、入力端から入力された信号の信号レベルをＬレベルからＨレベル又はＨレベルからＬレベルに反転させるか否かを切り替えて出力端から出力可能に構成されている。

【0074】

図７は、第２の実施形態に係るＤＣ－ＤＣコンバータが備える誤差増幅回路２１０の一例を示す回路図である。

【0075】

誤差増幅回路２１０は、例えば、デプレッション型ＮＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２と、を有して構成されている。デプレッション型ＮＭＯＳトランジスタ１３１は、端子Ｔ１と接続されるドレインと、ゲートと、自身ゲートと接続されるソースと、を含んでいる。ＮＭＯＳトランジスタ１３２は、デプレッション型ＮＭＯＳトランジスタ１３１のゲート及びソースと接続されるドレインと、ノードＮ１と接続されるゲートと、端子Ｔ２と接続されるソースと、を含んでいる。

【0076】

次に、ＤＣ－ＤＣコンバータ２０の作用及び効果について、ＤＣ－ＤＣコンバータ１０の作用及び効果と相違する内容を中心に説明する。

【0077】

誤差増幅回路２１０には、抵抗１０１，１０２によって分圧されてノードＮ１に現れる電圧ＶN1が入力される。誤差増幅回路２１０では、誤差増幅器２１２の非反転入力端子（＋）に入力される第１の基準電圧Ｖref1と誤差増幅器２１２の反転入力端子（－）に入力される電圧ＶN1との差を増幅して、出力端子から電圧Ｖe1を出力する。

【0078】

誤差増幅器２１２は、非反転入力端子（＋）に入力される第１の基準電圧Ｖref1よりも反転入力端子（－）に入力される電圧ＶN1が高い場合、すなわちＶref1－ＶN1＜０の場合、誤差増幅器２１２の出力端子に現れる電圧Ｖe1は低下する。一方、非反転入力端子（＋）に入力される第１の基準電圧Ｖref1が反転入力端子（－）に入力される電圧ＶN1よりも高い場合、すなわちＶref1－ＶN1＞０の場合、誤差増幅器２１２の出力端子に現れる電圧Ｖe1は上昇する。電圧Ｖe1は、発振周波数制御信号として、出力端子であるノードＮ７から出力される。

【0079】

発振制御回路１６２は、第１の制御信号としての発振周波数制御信号を、第１入力端に受ける。発振制御回路１６２は、第１入力端に発振周波数制御信号を受けると、発振周波数制御信号の電圧の高低によってＰＭＯＳトランジスタ１１７のゲート電圧が増減し、ひいてはＰＭＯＳトランジスタ１１７のドレイン電流が増減する。発振周波数制御信号の電圧、すなわち電圧Ｖe1が低下すると、ＰＭＯＳトランジスタ１１７が多くの電流を流すので、リングオシレータ１１６の発振周波数が高くなる。

【0080】

リングオシレータ１１６の発振周波数が高くなると、ＤＣ－ＤＣコンバータ２０は、より多くの電力を給電回路６０から必要とするため、給電回路６０の負荷電流が増大する。給電回路６０から供給される電圧の発生源が太陽電池である場合、太陽電池の電圧－電流特性から、太陽電池の負荷電流が増大すると、電池電圧が低下し、電圧ＶN1が低下する。電圧ＶN1が低下すると、電圧Ｖe1は上昇する。

【0081】

一方、電圧Ｖe1が上昇すると、ＰＭＯＳトランジスタ１１７がドレイン電流を絞るので、リングオシレータ１１６の発振周波数は低くなる。電圧Ｖe1がさらに上昇すると、やがて、リングオシレータ１１６の発振は停止する。

【0082】

リングオシレータ１１６の発振周波数が低くなると、ＤＣ－ＤＣコンバータ２０が必要とする電力は少なくなるので、給電回路６０の負荷電流が減少する。給電回路６０から供給される電圧の発生源が太陽電池である場合、太陽電池の電圧－電流特性から、太陽電池の負荷電流が減少すると、電池電圧が上昇する。電圧ＶN1が上昇すると、電圧Ｖe1は低下する。

【0083】

このように、給電回路６０から供給される電圧の発生源が太陽電池である場合、電圧ＶN1と第１の基準電圧Ｖref1が等しくなるような発振周波数で、チャージポンプ回路１５１が動作するように制御される。太陽電池の電池電圧Ｖsolは、上述した抵抗値Ｒ101及びＲ102と、第１の基準電圧Ｖref1とを用いて、次式（５）で表される。

【0084】

【数3】

【0085】

例えば、電池電圧Ｖsol＝０．５Ｖになるように、抵抗値Ｒ101及びＲ102と第１の基準電圧Ｖref1が設定されている場合、ＤＣ－ＤＣコンバータ２０は、電池電圧Ｖsolが０．５Ｖになるように、リングオシレータ１１６の発振周波数が制御される。

【0086】

また、発振制御回路１６２は、第２入力端に第２発振入切制御信号を受ける。発振制御回路１６２は、第２入力端に第２発振入切制御信号を受けると、発振制御回路１５２と同様に、発振のオンとオフとを切り替える。すなわち、発振制御回路１６２は、第２発振入切制御信号の信号レベルが、ＶN4＞Ｖref2を示す信号レベルの場合、発振動作をオフさせる発振制御信号をチャージポンプ回路１５１の制御端へ供給する一方、ＶN4＜Ｖref2を示す信号レベルの場合、発振動作をオンさせる発振制御信号をチャージポンプ回路１５１の制御端へ供給する。

【0087】

発振制御回路１６２内の動作について、もう少し詳しく説明すれば、発振制御回路１６２では、第２発振入切制御信号を、発振入切制御回路１１８の制御信号入力端から受ける。発振入切制御回路１１８は、制御信号入力端に入力される第２発振入切制御信号の信号レベルに応じて、入力端から入力される信号の信号レベルを反転させて発振を停止させるか、入力端から入力される信号の信号レベルを反転させずに発振するか、を制御する。発振入切制御回路１１８の上記動作によって、リングオシレータ１１６の発振のオンとオフとが切り替えられる。

【0088】

ＤＣ－ＤＣコンバータ２０によれば、誤差増幅回路２１０と比較回路１２０とによって、ＤＣ－ＤＣコンバータ２０の発振動作状態（オン）と発振停止状態（オフ）とを切り替えることができる。したがって、ＤＣ－ＤＣコンバータ２０がマイコンを備えていなくても、ＤＣ－ＤＣコンバータ２０の発振動作状態と発振停止状態とを切り替えることができ、効率良く電力変換することができる。

【0089】

また、マイコンを備えずに、発振動作状態と発振停止状態とを切り替え可能にＤＣ－ＤＣコンバータ２０を構成することができるので、マイコンを備えるＤＣ－ＤＣコンバータと比べると、構成がシンプルで、消費電流が格段に少なく（例えば、１桁μＡ程度に）抑えることができる。

【0090】

さらに、ＤＣ－ＤＣコンバータ２０によれば、マイコンの動作時の消費電力が無いので、１次側から供給を受ける電力が、マイコンの動作時の消費電力未満のような小さい電力であっても高効率で電力変換することができる。例えば、給電回路６０に含まれる発電素子が太陽電池の場合、より面積の小さい太陽電池に対しても高効率で電力を取り出すことができる。

【0091】

ＤＣ－ＤＣコンバータ２０によれば、少なくともＤＣ－ＤＣコンバータ２０を利用する温度領域において、基準電圧Ｖref1の温度特性と給電回路６０に含まれる発電素子の温度特性とを合わせることによって、温度変化に影響されることなく効率の良い電力変換を維持することができる。また、誤差増幅回路２１０を、２個のＦＥＴ、具体的にはデプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２を有する構成とすることで、基準電圧Ｖref1の温度特性と給電回路６０に含まれる発電素子の温度特性とを合わせつつ、誤差増幅回路２１０を小型化することができる。

【0092】

さらに、昇圧回路１５０において、集積化困難なコイルを含まずに構成可能なＤｉｃｓｏｎ型のチャージポンプ回路１５１を適用すれば、昇圧回路１５０を小型化することができる。

【0093】

したがって、デプレッション型ＮＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２を有する誤差増幅回路２１０と、コイルを含まないチャージポンプ回路１５１を有する昇圧回路１６０と、を備えるＤＣ－ＤＣコンバータ２０とすれば、ＤＣ－ＤＣコンバータ２０を集積化、ひいては小型化することができる。

【0094】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0095】

１０，２０ ＤＣ－ＤＣコンバータ
１１０ 比較回路（第１の制御回路）
１１２ 比較器（第１の比較器）
１１３ 基準電圧回路（第１の基準電圧回路）
１２０ 比較回路（第２の制御回路）
１２２ 比較器（第２の比較器）
１２３ 基準電圧回路（第２の基準電圧回路）
２１０ 誤差増幅回路（第１の制御回路）
１１６ リングオシレータ（発振回路）
１５１ チャージポンプ回路
１３１ デプレッション型ＮＭＯＳトランジスタ（ＦＥＴ）
１３２ ＮＭＯＳトランジスタ（ＦＥＴ）
Ｔ１ 第１の入力端子
Ｔ２ 第２の入力端子
Ｔ３ 第１の出力端子
Ｔ４ 第２の出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】