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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137419
(43)【公開日】2024-10-07
(54)【発明の名称】半導体装置および光検出装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240927BHJP
H01L 21/822 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
【ＦＩ】
H01L27/146 A
H01L27/04 P
H01L27/06 102A
H01L27/04 C
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023048941
(22)【出願日】2023-03-24
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】場色 正昭
【テーマコード（参考）】
4M118
5F038
5F048
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118DD04
4M118DD09
4M118FA06
4M118FA27
4M118FA28
4M118FA33
4M118FA38
4M118GD03
4M118HA22
4M118HA24
4M118HA25
4M118HA30
5F038AC05
5F038AC09
5F038AC14
5F038AC15
5F038AR07
5F038BH10
5F038CA16
5F038DF03
5F038EZ01
5F038EZ02
5F038EZ06
5F038EZ20
5F048AA01
5F048AB10
5F048AC03
5F048AC10
5F048BA01
5F048BA16
5F048BB05
5F048BB09
5F048BD06
5F048BF02
5F048BF07
5F048BG13
5F048BG14
5F048DA24
(57)【要約】
【課題】良好な性能を有する半導体装置を提供する。
【解決手段】本開示の一実施形態の半導体装置は、半導体層と、前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子とを備える。
【選択図】図７
【解決手段】本開示の一実施形態の半導体装置は、半導体層と、前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子とを備える。
【選択図】図７
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える半導体装置。
前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える半導体装置。
【請求項2】
前記半導体層の前記第１面側に設けられるゲート電極を有するトランジスタをさらに備え、
前記第１電極は、前記ゲート電極と同じ材料からなる
請求項１に記載の半導体装置。
前記第１電極は、前記ゲート電極と同じ材料からなる
請求項１に記載の半導体装置。
【請求項3】
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
請求項１に記載の半導体装置。
前記容量素子は、前記トランジスタに積層されている
請求項１に記載の半導体装置。
【請求項4】
前記第１電極は、前記トランジスタのゲート電極である
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第１抵抗素子の周りに設けられる第２抵抗素子を含むシールド部をさらに備える
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項6】
前記シールド部は、前記第２抵抗素子に電気的に接続される第２電極を有する
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記第１抵抗素子と前記第１電極との積層方向と直交する方向における前記第１抵抗素子の幅は、前記第１電極の幅よりも小さい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項8】
前記第１抵抗素子と前記絶縁膜との積層方向と直交する方向における前記第１抵抗素子の幅は、前記絶縁膜の幅よりも小さい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記第１抵抗素子は、薄膜抵抗素子である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
前記第１抵抗素子のシート抵抗は、２００ｏｈｍ／ｓｑ以上である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記第１抵抗素子は、前記第１電極に対向するように設けられている
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
光を光電変換する光電変換素子と、
半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える光検出装置。
半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える光検出装置。
【請求項14】
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
請求項１３に記載の光検出装置。
前記容量素子は、前記トランジスタに積層されている
請求項１３に記載の光検出装置。
【請求項15】
前記第１電極は、前記トランジスタのゲート電極である
請求項１４に記載の光検出装置。
請求項１４に記載の光検出装置。
【請求項16】
前記容量素子を有し、前記光電変換素子で光電変換された電荷に基づく第１信号をデジタル信号に変換可能なＡＤ変換回路をさらに備える
請求項１３に記載の光検出装置。
請求項１３に記載の光検出装置。
【請求項17】
前記ＡＤ変換回路は、前記容量素子を介して入力される前記第１信号と参照信号とを比較可能な比較回路を有する
請求項１６に記載の光検出装置。
請求項１６に記載の光検出装置。
【請求項18】
前記比較回路は、前記半導体層の前記第１面側に設けられ、前記容量素子を介して前記第１信号が入力されるトランジスタを有し、
前記容量素子は、前記トランジスタに積層されている
請求項１７に記載の光検出装置。
前記容量素子は、前記トランジスタに積層されている
請求項１７に記載の光検出装置。
【請求項19】
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
請求項１３に記載の光検出装置。
請求項１３に記載の光検出装置。
【請求項20】
前記半導体層は、第１面と、前記第１面とは反対側の第２面とを有し、
前記半導体層は、前記第１面と前記第２面との間に設けられるトレンチを有する
請求項１３に記載の光検出装置。
前記半導体層は、前記第１面と前記第２面との間に設けられるトレンチを有する
請求項１３に記載の光検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および光検出装置に関する。
【背景技術】
【0002】
負荷用のＭＯＳトランジスタのゲート領域上に重ねて形成されたＭＯＳキャパシタを備える半導体集積回路が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開昭６１－２５１０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置では、性能の改善が求められている。
【0005】
良好な性能を有する半導体装置を提供することが望まれる。
【課題を解決するための手段】
【0006】
本開示の一実施形態の半導体装置は、半導体層と、容量素子とを備える。容量素子は、半導体層の第１面側に設けられる第１電極と、第１電極に積層される絶縁膜と、絶縁膜に積層される第１抵抗素子とを有する。
本開示の一実施形態の光検出装置は、光を光電変換する光電変換素子と、容量素子とを備える。容量素子は、半導体層の第１面側に設けられる第１電極と、第１電極に積層される絶縁膜と、絶縁膜に積層される第１抵抗素子とを有する。
本開示の一実施形態の光検出装置は、光を光電変換する光電変換素子と、容量素子とを備える。容量素子は、半導体層の第１面側に設けられる第１電極と、第１電極に積層される絶縁膜と、絶縁膜に積層される第１抵抗素子とを有する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．変形例
３．使用例
１．実施の形態
２．変形例
３．使用例
【0009】
＜１．の実施の形態＞
図１は、本開示の実施の形態に係る光検出装置の一例である撮像装置の概略構成の一例を示すブロック図である。光検出装置は、入射する光を検出可能な装置である。光検出装置である撮像装置１は、光電変換部（光電変換素子）を有する複数の画素Ｐを有し、入射した光を光電変換して信号を生成するように構成される。撮像装置１は、イメージセンサ、測距センサ等に適用され得る。
図１は、本開示の実施の形態に係る光検出装置の一例である撮像装置の概略構成の一例を示すブロック図である。光検出装置は、入射する光を検出可能な装置である。光検出装置である撮像装置１は、光電変換部（光電変換素子）を有する複数の画素Ｐを有し、入射した光を光電変換して信号を生成するように構成される。撮像装置１は、イメージセンサ、測距センサ等に適用され得る。
【0010】
撮像装置１（光検出装置）は、光学レンズを含む光学系（不図示）を透過した光を受光して信号を生成し得る。撮像装置１の各画素Ｐの光電変換部は、例えばフォトダイオード（ＰＤ）であり、光を光電変換可能に構成される。撮像装置１は、複数の画素Ｐが行列状に２次元配置された領域（画素アレイ１００）を、撮像エリアとして有する。画素アレイ１００は、複数の画素Ｐが配置されるセンサ部（画素部）であり、受光領域ともいえる。
【0011】
撮像装置１は、光学レンズを含む光学系を介して、被写体からの入射光（像光）を取り込む。撮像装置１は、光学レンズにより形成される被写体の像を撮像する。撮像装置１は、受光した光を光電変換して画素信号を生成し得る。
【0012】
撮像装置１は、一例として、画素アレイ１００と、画素アレイ１００からの電気信号の読み取りや所定の信号処理を実行可能な周辺回路部２００とを含む（図２も参照）。撮像装置１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
【0013】
撮像装置１は、入射した光を受光して信号を生成可能な装置であり、受光装置ともいえる。撮像装置１は、一例として、デジタルスチルカメラ、ビデオカメラ、携帯電話等の電子機器に利用可能である。
【0014】
図２は、実施の形態に係る撮像装置の構成例を示す図である。また、図３Ａ及び図３Ｂは、撮像装置のレイアウト例を示す図である。図２に示すように、撮像装置１は、第１基板１０１及び第２基板１０２を備える。第１基板１０１及び第２基板１０２は、互いに重なり合って積層される。第１基板１０１及び第２基板１０２は、それぞれ、半導体基板（例えばシリコン基板）によって構成される。
【0015】
撮像装置１は、第１基板１０１と、第２基板１０２とがＺ軸方向に積層された構造（積層構造）を有する。なお、図２に示すように、計測対象である被写体からの光の入射方向をＺ軸方向、Ｚ軸方向に直交する紙面左右方向をＸ軸方向、Ｚ軸方向及びＸ軸方向に直交する方向をＹ軸方向とする。以降の図において、図２の矢印の方向を基準として方向を表記する場合もある。
【0016】
第１基板１０１には、画素アレイ１００が設けられる。画素アレイ１００では、複数の画素Ｐが、第１方向である水平方向（行方向）、及び第１方向と直交する第２方向である垂直方向（列方向）に配置される。第２基板１０２には、周辺回路部２００が設けられる。周辺回路部２００は、図１及び図３Ｂ等に示す行選択回路１１１、ＡＤＣ群１１２、ランプ信号発生器１１３、タイミング制御回路１１４、水平転送走査回路１１６、アンプ回路１１７、信号処理回路１１８等を含む。
【0017】
周辺回路部２００は、例えば、第２基板１０２に形成されたＭＯＳＦＥＴ、バイポーラトランジスタ、抵抗素子、容量素子などの半導体デバイスを多層配線により接続することで構成される。なお、周辺回路部２００は、複数の基板、例えば第１基板１０１と第２基板１０２とに分けて設けてもよい。周辺回路部２００のうち、例えば行選択回路１１１を、第１基板１０１に配置するようにしてもよい。
【0018】
撮像装置１には、図２に模式的に示すように、複数の電極９６が設けられる。電極９６は、例えば、銅（Ｃｕ）等の金属膜により構成される電極である。電極９６は、金属電極間の接合に用いる電極であり、接合部ともいえる。一例として、Ｃｕからなる複数の電極９６間の接合、即ちＣｕ－Ｃｕ接合によって、第１基板１０１と第２基板１０２とが接合面Ｓ１を介して貼り合わされる。
【0019】
撮像装置１では、接合面Ｓ１に配置される電極９６によって、第１基板１０１に設けられた回路と、第２基板１０２に設けられた回路とが電気的に接続される。図３Ａ及び図３Ｂに示す接続部９５ａ及び接続部９５ｂには、それぞれ、複数の接合用の電極９６が設けられる。接続部９５ａ，９５ｂは、第１基板１０１の回路と第２基板１０２の回路とを接続する。なお、電極９６は、銅以外の金属材料、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、金（Ａｕ）等により構成されてもよい。
【0020】
接続部９５ａ及び接続部９５ｂの複数の電極９６には、例えば、画素Ｐと定電流源負荷９１の電流源ＩＳ１とを信号線ＶＳＬを介して電気的に接続する電極９６、タイミング制御回路１１４からの制御信号を伝送する電極９６、ＤＣ供給回路９２からの電圧を供給する電極９６等が含まれる。
【0021】
ＤＣ供給回路９２は、撮像装置１の各部に電圧及び電流を供給可能に構成される。ＤＣ供給回路９２は、例えば、チャージポンプ回路を含み、降圧または昇圧した電圧を出力し得る。ＤＣ供給回路９２は、電圧を供給可能な電圧生成回路（又は電源回路）ともいえる。
【0022】
図４は、実施の形態に係る撮像装置の画素の構成例を説明するための図である。画素Ｐは、光電変換部１２（光電変換素子）と、転送トランジスタＴ１と、読み出し回路２０とを有する。光電変換部１２は、光を受光して信号を生成するように構成される。読み出し回路２０は、光電変換された電荷に基づく信号を出力可能に構成される。
【0023】
光電変換部１２は、受光部（受光素子）であり、光電変換により電荷を生成可能に構成される。図４に示す例では、光電変換部１２は、フォトダイオード（ＰＤ）であり、入射する光を電荷に変換する。光電変換部１２は、光電変換を行って受光量に応じた電荷を生成する。
【0024】
読み出し回路２０は、一例として、フローティングディフュージョンＦＤと、リセットトランジスタＴ２と、増幅トランジスタＴ３と、選択トランジスタＴ４とを有する。転送トランジスタＴ１、リセットトランジスタＴ２、増幅トランジスタＴ３、及び選択トランジスタＴ４は、それぞれ、ゲート、ソース、ドレインの端子を有するＭＯＳトランジスタ（ＭＯＳＦＥＴ）である。
【0025】
図４に示す例では、転送トランジスタＴ１、増幅トランジスタＴ３、選択トランジスタＴ４、及びリセットトランジスタＴ２は、それぞれＮＭＯＳトランジスタにより構成される。なお、画素Ｐのトランジスタは、ＰＭＯＳトランジスタにより構成されてもよい。なお、読み出し回路２０は、転送トランジスタＴ１を含んでいてもよい。
【0026】
転送トランジスタＴ１は、光電変換部１２で光電変換された電荷をフローティングディフュージョンＦＤに転送可能に構成される。図４に示すように、転送トランジスタＴ１は、信号ＴＲＧにより制御され、光電変換部１２とフローティングディフュージョンＦＤとを電気的に接続または切断する。転送トランジスタＴ１は、光電変換部１２で光電変換されて蓄積された電荷をフローティングディフュージョンＦＤに転送し得る。
【0027】
フローティングディフュージョンＦＤは、蓄積部であり、転送された電荷を蓄積可能に構成される。フローティングディフュージョンＦＤは、光電変換部１２で光電変換された電荷を蓄積し得る。フローティングディフュージョンＦＤは、転送された電荷を保持可能な保持部ともいえる。フローティングディフュージョンＦＤは、転送された電荷を蓄積し、フローティングディフュージョンＦＤの容量に応じた電圧に変換する。
【0028】
増幅トランジスタＴ３は、フローティングディフュージョンＦＤに蓄積された電荷に基づく信号を生成して出力するように構成される。図４に示すように、増幅トランジスタＴ３のゲートは、フローティングディフュージョンＦＤと電気的に接続され、フローティングディフュージョンＦＤで変換された電圧が入力される。
【0029】
増幅トランジスタＴ３のドレインは、電源電圧ＶＤＤＰＩＸが供給される電源線に接続され、増幅トランジスタＴ３のソースは、選択トランジスタＴ４を介して信号線ＶＳＬに接続される。増幅トランジスタＴ３のソースは、信号線ＶＳＬに対して設けられた定電流源負荷９１の電流源ＩＳ１と電気的に接続される。
【0030】
定電流源負荷９１は、例えば、信号線ＶＳＬ毎に設けられる電流源ＩＳ１を有する。画素アレイ１００において垂直方向（列方向）に並ぶ複数の画素Ｐにより構成される画素列ごとに、電流源ＩＳ１が設けられる。電流源ＩＳ１は、信号線ＶＳＬに電気的に接続される。
【0031】
電流源ＩＳ１は、増幅トランジスタＴ３に電流を供給可能に構成される。電流源ＩＳ１は、例えば、増幅トランジスタＴ３と共にソースフォロア回路を構成する。増幅トランジスタＴ３は、フローティングディフュージョンＦＤに蓄積された電荷に基づく信号、即ちフローティングディフュージョンＦＤの電圧に基づく信号を生成し、信号線ＶＳＬへ出力し得る。
【0032】
選択トランジスタＴ４は、画素の信号の出力を制御可能に構成される。選択トランジスタＴ４は、信号ＳＥＬにより制御され、増幅トランジスタＴ３からの信号を信号線ＶＳＬに出力可能に構成される。
【0033】
選択トランジスタＴ４は、画素の信号の出力タイミングを制御し得る。なお、選択トランジスタＴ４は、電源電圧ＶＤＤＰＩＸが与えられる電源線と増幅トランジスタＴ３との間に設けられてもよい。また、必要に応じて、選択トランジスタＴ４を省略してもよい。
【0034】
リセットトランジスタＴ２は、フローティングディフュージョンＦＤの電圧をリセット可能に構成される。図４に示す例では、リセットトランジスタＴ２は、電源電圧ＶＤＤＰＩＸが与えられる電源線と電気的に接続され、画素Ｐの電荷のリセットを行うように構成される。
【0035】
リセットトランジスタＴ２は、信号ＲＳＴにより制御され、フローティングディフュージョンＦＤに蓄積された電荷をリセットし、フローティングディフュージョンＦＤの電圧をリセットし得る。なお、リセットトランジスタＴ２は、転送トランジスタＴ１を介して、光電変換部１２に蓄積された電荷を排出し得る。
【0036】
行選択回路１１１（図１等参照）は、各画素Ｐの転送トランジスタＴ１、リセットトランジスタＴ２、選択トランジスタＴ４等のゲートに制御信号を供給し、トランジスタをオン状態（導通状態）又はオフ状態（非導通状態）とする。
【0037】
転送トランジスタＴ１、リセットトランジスタＴ２、及び、選択トランジスタＴ４等は、行選択回路１１１によってオンオフ制御される。行選択回路１１１は、各画素Ｐの転送トランジスタＴ１及び読み出し回路２０を制御することによって、各画素Ｐから画素信号を信号線ＶＳＬに出力させる。行選択回路１１１は、各画素Ｐの画素信号を信号線ＶＳＬへ読み出す制御を行い得る。
【0038】
図１に示す例では、撮像装置１は、周辺回路部２００として、行選択回路１１１、ＡＤＣ群１１２、ランプ信号発生器１１３、タイミング制御回路１１４、水平転送走査回路１１６、アンプ回路１１７、信号処理回路１１８等を有する。また、撮像装置１には、複数の信号線ＶＳＬが設けられる。
【0039】
信号線ＶＳＬは、画素Ｐからの信号を伝えることが可能な信号線であり、画素アレイ１００の画素ＰとＡＤＣ群１１２とに接続される。例えば、撮像装置１では、画素列ごとに、信号線ＶＳＬが配線される。信号線ＶＳＬは、垂直信号線であり、画素Ｐから出力される信号を伝送するように構成される。
【0040】
行選択回路１１１は、駆動回路であり、例えば、バッファ、シフトレジスタ、アドレスデコーダ等を含む複数の回路によって構成される。行選択回路１１１は、画素アレイ１００の各画素Ｐを駆動可能に構成される。行選択回路１１１は、画素Ｐを駆動するための信号を生成し、画素アレイ１００の各画素Ｐへ出力する。行選択回路１１１は、タイミング制御回路１１４により制御され、画素アレイ１００の画素Ｐの制御を行う。
【0041】
行選択回路１１１は、例えば、上述した画素Ｐの転送トランジスタＴ１を制御する信号、リセットトランジスタＴ２を制御する信号、及び選択トランジスタＴ４を制御する信号等の画素Ｐを制御するための信号を生成し、画素アレイ１００の各画素Ｐに供給する。行選択回路１１１は、各画素Ｐから画素信号を読み出す制御を行い得る。
【0042】
ＡＤＣ群１１２は、複数のＡＤ変換回路５０を含み、ＡＤ変換回路５０によってデジタル信号に変換された画素信号を出力し得る。ＡＤ変換回路５０は、ＡＤＣ（Analog to Digital Converter）である。ＡＤ変換回路５０は、複数の信号線ＶＳＬの各々に対して設けられる。画素アレイ１００の画素列ごとに、ＡＤ変換回路５０が設けられる。
【0043】
ＡＤ変換回路５０は、入力されるアナログ信号をデジタル信号に変換するように構成される。ＡＤ変換回路５０は、各画素Ｐから信号線ＶＳＬを介して入力されるアナログ信号である画素の信号に対して、ＡＤ変換処理を行う。
【0044】
ランプ信号発生器１１３は、参照信号を生成可能に構成される。ランプ信号発生器１１３は、信号生成部であり、時間経過に応じて信号レベルが変化する信号を生成し得る。ランプ信号発生器１１３は、例えば、各ＡＤ変換回路５０に共通に接続され、ＡＤ変換に用いる参照信号（基準信号）を生成し、各ＡＤ変換回路５０に供給する。
【0045】
ランプ信号発生器１１３は、例えば、ＤＡ変換回路（ＤＡＣ：Digital to Analog Converter）を含み、タイミング制御回路１１４からの制御信号に応じて、アナログ信号であるランプ信号を生成するように構成される。図１に示す例では、ランプ信号発生器１１３は、タイミング制御回路１１４から制御信号として出力されるパルス信号、クロック信号に基づき、時間経過と共に変化する参照信号であるランプ信号ＲＡＭＰを生成する。
【0046】
ＡＤ変換回路５０は、比較回路３０とカウンタ４０とラッチ４５とを有する。ＡＤ変換回路５０は、入力される画素の信号を、所定のビット数のデジタル信号に変換可能に構成される。ＡＤ変換回路５０は、例えば、シングルスロープＡＤＣである。
【0047】
比較回路３０は、コンパレータにより構成され、画素の信号と参照信号（基準信号）とを比較可能に構成される。比較回路３０（比較部）は、変換対象となるアナログ信号である画素の信号と、比較対象となる参照信号とを比較し得る。
【0048】
図５は、実施の形態に係る撮像装置の比較回路の構成例を示す図である。比較回路３０は、例えば、入力部３１と入力部３２と出力部３３を有し、信号を増幅可能な差動増幅器を用いて構成される。図５に示す例では、比較回路３０は、差動対３５を構成するトランジスタＴ１１及びトランジスタＴ１２と、カレントミラー３６を構成するトランジスタＴ２１及びトランジスタＴ２２とを含む差動増幅器を有する。
【0049】
カレントミラー３６と差動対３５は、電源電圧ＶＤＤＬＯＧＩＣが供給される電源線と、接地線（ＧＮＤ線）との間に電気的に接続される。なお、電源電圧ＶＤＤＬＯＧＩＣと、ＧＮＤ（グランド）線との間には、バイパスコンデンサである容量素子６０ｃが接続されている。
【0050】
トランジスタＴ１１及びトランジスタＴ１２は、差動入力トランジスタである。トランジスタＴ１１及びトランジスタＴ１２は、例えば、それぞれ、ＮＭＯＳトランジスタにより構成される。トランジスタＴ２１及びトランジスタＴ２２は、能動負荷トランジスタである。トランジスタＴ２１及びトランジスタＴ２２は、例えば、それぞれ、ＰＭＯＳトランジスタにより構成される。
【0051】
また、比較回路３０は、トランジスタＴ３０と、電流源ＩＳ２と、電流源ＩＳ３とを有する。電流源ＩＳ２は、差動対３５及びカレントミラー３６に電流を供給可能に構成される。トランジスタＴ３０は、出力トランジスタであり、トランジスタＴ１１及びトランジスタＴ２１と電気的に接続される。トランジスタＴ３０は、例えば、ＰＭＯＳトランジスタにより構成される。電流源ＩＳ３は、トランジスタＴ３０に電流を供給可能に構成される。
【0052】
比較回路３０の入力部３１は、第１入力端子であり、比較回路３０の入力部３２は、第２入力端子である。入力部３１には、容量素子６０ａが電気的に直列に接続され、入力部３２には、容量素子６０ｂが電気的に直列に接続されている。入力部３１には、容量素子６０ａを介して、画素Ｐから信号線ＶＳＬに出力される画素信号が入力される。また、入力部３２には、容量素子６０ｂを介して、ランプ信号発生器１１３からランプ信号ＲＡＭＰが入力される。
【0053】
比較回路３０は、画素Ｐから出力される信号と電圧（電位）が変化するランプ信号ＲＡＭＰとを比較し、比較結果である信号ＶｏｕｔをトランジスタＴ３０によって出力する。比較回路３０から出力される信号Ｖｏｕｔは、画素Ｐから出力される信号とランプ信号ＲＡＭＰとの大小関係を示す信号となる。
【0054】
図１に示すカウンタ４０は、入力される信号に応じてカウント（計数）を行うように構成される。カウンタ４０（カウンタ回路）は、タイミング制御回路１１４からの信号ＣＬＫと比較回路３０からの信号Ｖｏｕｔに基づき、比較回路３０での比較結果が反転するまでの時間を計測し、カウント値を示す信号を、ラッチ４５（ラッチ回路）へ出力し得る。
【0055】
ラッチ４５は、比較回路３０による比較開始から比較結果が反転する（変化する）までの期間に応じたカウント値を示すデジタル信号を、ＡＤ変換後の画素の信号として保持し得る。各画素Ｐから順次出力される画素信号は、ＡＤ変換回路５０におけるＡＤ変換によってデジタル信号に変換される。
【0056】
水平転送走査回路１１６は、例えば、バッファ、シフトレジスタ、アドレスデコーダ等によって構成される。水平転送走査回路１１６は、ＡＤＣ群１１２の各ＡＤ変換回路５０から水平転送線１１５への画素信号の出力を制御するように構成される。水平転送走査回路１１６は、例えば、ＡＤ変換回路５０毎に配置される水平選択スイッチを駆動可能に構成される。
【0057】
水平転送走査回路１１６は、各水平選択スイッチを走査しつつ順番に駆動する。信号線ＶＳＬの各々を通して伝送される各画素Ｐの画素信号は、デジタル信号に変換され、水平転送走査回路１１６による選択走査によって順に水平転送線１１５（水平信号線）に出力される。
【0058】
アンプ回路１１７は、水平転送線１１５を介して伝送される信号を出力可能に構成される。撮像装置１では、伝送する信号の数（ビット数等）に対応して、複数の水平転送線１１５及び複数のアンプ回路１１７が設けられる。アンプ回路１１７は、出力回路であり、ＡＤＣ群１１２から水平転送線１１５を介して順次入力される画素の信号に対してバッファリング等の信号処理を行い、処理後の画素の信号を信号処理回路１１８へ出力し得る。
【0059】
信号処理回路１１８は、入力される信号に対して信号処理を実行可能に構成される。信号処理回路１１８（信号処理部）は、例えば、画素信号に対して各種の信号処理を施す回路により構成される。信号処理回路１１８は、プロセッサ及びメモリを含んでいてもよい。信号処理回路１１８は、アンプ回路１１７から入力される画素の信号に対して信号処理を行い、処理後の画素の信号を出力する。信号処理回路１１８は、例えば、ノイズ低減処理、階調補正処理等の各種の信号処理を行い得る。
【0060】
タイミング制御回路１１４は、撮像装置１の各部を制御可能に構成される。タイミング制御回路１１４は、外部から与えられるクロック、動作モードを指令するデータ等を受け取り、また、撮像装置１の内部情報等のデータを出力し得る。
【0061】
タイミング制御回路１１４は、例えば、各種のタイミング信号を生成可能に構成されたタイミングジェネレータを有する。タイミング制御回路１１４は、タイミングジェネレータで生成された各種のタイミング信号（パルス信号、クロック信号等）に基づき、行選択回路１１１及び水平転送走査回路１１６等の駆動制御を行う。
【0062】
画素アレイ１００、行選択回路１１１、ＡＤＣ群１１２、ランプ信号発生器１１３、タイミング制御回路１１４、水平転送走査回路１１６、アンプ回路１１７、信号処理回路１１８等は、複数の半導体基板に分けて設けられていてもよいし、１つの半導体基板に設けられていてもよい。画素アレイ１００と周辺回路部２００とが、１つの基板に設けられていてもよい。
【0063】
図６は、実施の形態に係る撮像装置の比較回路のレイアウト例を説明するための図である。また、図７は、図６に示したＡ－Ａ’線の方向における比較回路の断面構成の一例を表している。撮像装置１では、図６に示すように、複数の比較回路３０が、画素Ｐのサイズに応じたピッチＰ１（配置間隔）で並んで設けられる。例えば、画素Ｐのサイズ（又はピッチ）が小さくなるほど、比較回路３０のピッチＰ１は小さくなる。
【0064】
各比較回路３０には、図６に示すように、図５を用いて上述した差動対３５、カレントミラー３６、電流源ＩＳ２等が設けられる。差動対３５のトランジスタＴ１１及びトランジスタＴ１２は、それぞれ、ＮＭＯＳトランジスタである。また、カレントミラー３６のトランジスタＴ２１及びトランジスタＴ２２は、それぞれ、ＰＭＯＳトランジスタである。なお、図６に示す例では、電流源ＩＳ２は、例えば、ＮＭＯＳトランジスタを用いて構成される。
【0065】
撮像装置１は、図７に示すように、半導体層１１０と、配線層１２０とを有する。半導体層１１０は、例えば、撮像装置１を構成する基板、例えば、上述した第２基板１０２である。半導体層１１０及び配線層１２０には、比較回路３０を含むＡＤ変換回路５０等が設けられる。
【0066】
半導体層１１０は、例えば、半導体基板、例えばＳｉ（シリコン）基板により構成される。なお、半導体層１１０は、ＳＯＩ（Silicon On Insulator）基板、ＳｉＧｅ（シリコンゲルマニウム）基板、他の化合物半導体材料等を用いて構成されてもよい。
【0067】
半導体層１１０は、図７に示すように、対向する第１面１１Ｓ１及び第２面１１Ｓ２を有する。第２面１１Ｓ２は、第１面１１Ｓ１とは反対側の面である。半導体層１１０の第１面１１Ｓ１は、トランジスタ等の素子が形成される素子形成面である。
【0068】
半導体層１１０の第１面１１Ｓ１には、ゲート電極、ゲート絶縁膜（不図示）等が設けられる。半導体層１１０の第１面１１Ｓ１側には、トランジスタＴ１１、トランジスタＴ１２、トランジスタＴ２１、トランジスタＴ２２等が設けられる。図７では、トランジスタＴ１１のゲート電極６１及びサイドウォール７５を図示している。トランジスタのゲート電極６１は、ゲート絶縁膜（不図示）を介して、半導体層１１０の第１面１１Ｓ１側に設けられる。
【0069】
また、半導体層１１０には、トレンチ７０が設けられる。トレンチ７０は、分離部（溝部）であり、例えば絶縁材料を用いて構成される。トレンチ７０は、ＳＴＩ（Shallow Trench Isolation）構造を有し、半導体層１１０の第１面１１Ｓ１と第２面１１Ｓ２との間に設けられている。トレンチ７０内には、一例として、酸化膜（例えばシリコン酸化膜）、窒化膜（例えばシリコン窒化膜）等の絶縁膜（絶縁体）が埋め込まれる。
【0070】
撮像装置１には、容量素子６０ａが設けられる。本実施の形態に係る容量素子６０ａは、抵抗素子からなる電極を用いて構成される。容量素子６０ａは、例えば、抵抗素子（抵抗体）を上部電極として用いるＭＩＭ（Metal-Insulator-Metal）キャパシタである。なお、容量素子６０ｂは、容量素子６０ａと同様の構成を有し得る。
【0071】
図７に示す例では、容量素子６０ａは、トランジスタＴ１１に積層される。容量素子６０ａは、上部電極である抵抗素子６３と、絶縁膜６２とを有する。また、容量素子６０ａは、トランジスタＴ１１のゲート電極６１を、下部電極として有する。トランジスタＴ１１のゲート電極６１は、容量素子６０ａの電極を兼ねている。
【0072】
絶縁膜６２は、下部電極であるゲート電極６１に積層して設けられる。絶縁膜６２は、抵抗素子６３とゲート電極６１との間に位置する。絶縁膜６２は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）等の絶縁材料により構成される。
【0073】
絶縁膜６２は、絶縁性を有する他の誘電体材料を用いて形成されてもよい。絶縁膜６２は、例えば、酸化シリコンの誘電率よりも高い誘電率を有する高誘電率材料（例えばハフニウム系絶縁膜）により構成され得る。
【0074】
絶縁膜６２は、希土類元素を含む誘電膜により構成されてもよい。絶縁膜６２は、例えば、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ランタノイド（Ｌａ）元素等の少なくとも１つを含むように形成されてもよい。
【0075】
抵抗素子６３は、例えば、薄膜抵抗素子であり、金属材料により構成される。抵抗素子６３は、一例として、チタン（Ｔｉ）を用いて形成される金属膜である。上部電極である抵抗素子６３は、絶縁膜６２を介して、下部電極であるゲート電極６１に対向するように設けられる。抵抗素子６３の幅は、例えば、ゲート電極６１のＸ軸方向（又はＹ軸方向）の幅よりも小さくなっている（図６、図７等参照）。
【0076】
抵抗素子６３は、抵抗体（抵抗部材）であり、例えば、２００ｏｈｍ／Ｓｑ以上のシート抵抗を有する。抵抗素子６３は、２００ｏｈｍ／Ｓｑ以上からなる金属膜から構成されてもよい。なお、抵抗素子６３のシート抵抗値は、例えば、容量素子６０ａの特性に応じて適宜設定され得る。
【0077】
抵抗素子６３は、例えば、チタン（Ｔｉ）、酸化チタン（ＴｉＯ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）元素等の少なくとも１つを含んで構成され得る。
【0078】
また、ゲート電極６１は、一例として、ポリシリコン（Ｐｏｌｙ－Ｓｉ）により構成される。ゲート電極６１は、希土類元素を含む金属膜により構成されてもよい。ゲート電極６１は、例えば、チタン、ニッケル、ジルコニウム、タンタル、タングステン、アルミニウム、ハフニウム、ランタノイド元素等の少なくとも１つを含む金属膜であってもよい。
【0079】
本実施の形態に係る撮像装置１では、上述のように、容量素子６０ａが設けられる。容量素子６０ａは、抵抗素子からなる電極を用いて構成されるＭＩＭ容量である。このため、容量素子６０ａにおいてリーク電流が生じることを抑制することができ、高性能な容量素子を実現することが可能となる。
【0080】
容量素子６０ａは、トランジスタＴ１１に積層して設けられる。また、容量素子６０ｂは、容量素子６０ａと同様の構成を有し、トランジスタＴ１２に積層して設けられ得る（図６参照）。このため、比較回路３０のレイアウト面積を削減することができる。撮像装置１のチップ面積を低減することが可能となる。
【0081】
比較回路３０に配置するトランジスタＴ１１，Ｔ１２の面積（ゲート長、ゲート幅等）を大きくすることができ、画素の信号に混入するランダムノイズを抑制することが可能となる。また、例えば、トランジスタＴ１１，Ｔ１２のＦｉｎｇｅｒ数を多くすることもでき、画素信号の品質が低下することを抑制することができる。画像の画質低下を抑制することが可能となる。比較回路３０の面積の増大を回避しつつ、ランダムノイズの悪化を防ぐことが可能となる。
【0082】
また、容量素子６０ａがトランジスタＴ１１に積層して設けられることで、容量素子６０ａとトランジスタＴ１１の間に付加される寄生容量を非常に小さくすることができ、画素信号に混入するノイズ成分を低減することが可能となる。配線等によって大きな寄生容量が付加されることを防ぎ、信号対ランダム雑音比の悪化を低減することが可能となる。
【0083】
さらに、本実施の形態では、図６及び図７等に示す例のように、抵抗素子６３の幅は、下部電極であるゲート電極６１のＸ軸方向（又はＹ軸方向）の幅よりも小さくなっている。上部電極の縁（縁部）が下部電極の縁より内側に位置するように、容量素子６０ａ（及び容量素子６０ｂ）が設けられる。このため、上部電極と下部電極との位置ずれに起因する容量値のバラつきを低減することができる。信号対ランダム雑音比の製造バラつきを低減することが可能となる。。
【0084】
また、撮像装置１は、図７に示す例のように、シールド部８０を有していてもよい。シールド部８０は、例えば、容量素子６０ａ（又は容量素子６０ｂ）と同様の構成を有し得る。シールド部８０は、一例として、抵抗素子８３と絶縁膜８２と電極８１を有する。シールド部８０の抵抗素子８３は、容量素子６０ａの抵抗素子６３に対応し、抵抗素子６３と同じ材料により構成され得る。
【0085】
シールド部８０の絶縁膜８２は、容量素子６０ａの絶縁膜６２に対応し、絶縁膜６２と同じ材料により構成され得る。また、シールド部８０の電極８１は、容量素子６０ａの下部電極であるゲート電極６１と同じ材料により構成され得る。なお、シールド部８０は、シールド層（シールド部材）ともいえる。
【0086】
撮像装置１では、シールド部８０の少なくとも一部は、隣り合う複数の比較回路３０の境界に設けられ得る。図７に示す例では、シールド部８０は、隣り合うトランジスタＴ１１の間に位置する。
【0087】
撮像装置１では、シールド部８０が設けられることで、隣り合う複数の比較回路３０間のクロストークを抑制することができる。例えば、隣り合うトランジスタＴ１１間のノイズ干渉を抑制することができ、画像の画質劣化を防ぐことが可能となる。
【0088】
撮像装置１は、シールド部８０に電気的に接続される電極８４を有し得る。電極８４は、例えば、所定の電圧を供給可能な配線、端子等と電気的に接続される。シールド部８０の抵抗素子８３は、電極８４を介して、例えばＧＮＤ線に電気的に接続される。シールド部８０の遮蔽効果によって、回路間のクロストークを抑制し、画質の劣化を抑制することが可能となる。
【0089】
なお、シールド部８０の抵抗素子８３には、一定の電圧（電位）として、電極８４を介して、接地電圧が与えられてもよく、電源電圧が与えられてもよい。また、シールド部８０は、図８Ａ又は図８Ｂに示す構成を有していてもよい。
【0090】
例えば、図８Ａに示す例のように、シールド部８０は、電極８１を有していなくてもよい。また、例えば、図８Ｂに示す例のように、シールド部８０は、電極８１と、電極８１に電気的に接続される電極８４とによって構成されてもよい。
【0091】
図７等に示す素子構造は、他の容量素子にも適用可能であり、例えば、比較回路３０の容量素子６０ｃに適用可能である。図９は、実施の形態に係る撮像装置の断面構成の一例を説明するための図である。容量素子６０ｃは、容量素子６０ａ（又は容量素子６０ｂ）と同様の構成を有し得る。
【0092】
容量素子６０ｃは、例えば、抵抗素子６３と絶縁膜６２とゲート電極６１を有する。図９に示す例のように、容量素子６０ｃは、トランジスタに積層して設けられてもよい。容量素子６０ｃは、例えば、絶縁膜（例えば酸化膜）を用いて形成される容量（ＣＩ容量）に積層されてもよい。また、絶縁膜６２に高誘電率材料（Ｈｉｇｈ―ｋ材料）を用いてもよい。この場合、容量素子６０ｃ容量値を十分に大きくすることが可能となる。
【0093】
上部電極である抵抗素子６３の幅は、例えば、下部電極であるゲート電極６１の幅よりも小さい。また、例えば、図１０に示す例のように、上部電極である抵抗素子６３の幅は、絶縁膜６２の幅よりも小さくてもよい。このように構成されることで、電極及び絶縁膜（誘電膜）の位置ずれに起因する容量値のバラつきを低減することが可能となる。
【0094】
また、図９又は図１０に示す例のように、容量素子６０ａの抵抗素子６３、シールド部８０の抵抗素子８３、容量素子６０ｃの抵抗素子６３等は、他の回路（例えば、上述したＤＣ供給回路９２、ランプ信号発生器１１３等）に配置される抵抗素子Ｒ１（図９、図１０参照）と同じ材料を用いて構成され得る。この場合、容量素子の上部電極と、半導体層１１０に混載される抵抗素子とを同時に形成することが可能となり、工程数を削減することが可能となる。撮像装置１の製造コストの増大を抑制することが可能となる。
【0095】
［作用・効果］
本実施の形態に係る半導体装置は、半導体層（半導体層１１０）と、容量素子（例えば容量素子６０ａ）とを備える。容量素子は、半導体層の第１面側に設けられる第１電極（例えばゲート電極６１）と、第１電極に積層される絶縁膜（絶縁膜６２）と、絶縁膜に積層される第１抵抗素子（抵抗素子６３）とを有する。
本実施の形態に係る半導体装置は、半導体層（半導体層１１０）と、容量素子（例えば容量素子６０ａ）とを備える。容量素子は、半導体層の第１面側に設けられる第１電極（例えばゲート電極６１）と、第１電極に積層される絶縁膜（絶縁膜６２）と、絶縁膜に積層される第１抵抗素子（抵抗素子６３）とを有する。
【0096】
本実施の形態に係る半導体装置では、抵抗素子６３からなる電極を有する容量素子６０ａが設けられる。このため、容量素子におけるリーク電流を抑制することができる。良好な性能を有する半導体装置を実現することが可能となる。
【0097】
次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
【0098】
＜２．変形例＞
（２－１．変形例１）
図１１Ａ及び図１１Ｂは、本開示の変形例１に係る撮像装置の構成例を説明するための図である。上述した実施の形態では、容量素子がトランジスタに積層される例について説明したが、容量素子はトランジスタに積層されていなくてもよい。図１１Ａに示す例のように、トランジスタ（ＭＯＳＦＥＴ）とは別に、容量素子（図１１Ａでは容量素子６０ｄ）を設けてもよい。
（２－１．変形例１）
図１１Ａ及び図１１Ｂは、本開示の変形例１に係る撮像装置の構成例を説明するための図である。上述した実施の形態では、容量素子がトランジスタに積層される例について説明したが、容量素子はトランジスタに積層されていなくてもよい。図１１Ａに示す例のように、トランジスタ（ＭＯＳＦＥＴ）とは別に、容量素子（図１１Ａでは容量素子６０ｄ）を設けてもよい。
【0099】
容量素子６０ｄは、例えば、抵抗素子６３と絶縁膜６２と電極６５を有する。容量素子６０ｄの下部電極である電極６５は、例えば、トランジスタのゲート電極６１と同じ材料により構成され得る。例えば、上述した容量素子６０ａ又は容量素子６０ｂとして、図１１Ａ又は図１１Ｂに示す容量素子６０ｄを配置してもよい。
【0100】
なお、図１１Ｂに示す例のように、絶縁膜６２は、容量素子またはトランジスタ毎に加工（分離）されていなくてもよい。絶縁膜６２は、複数の素子に共通に設けられてもよい。図１１Ｂに示す例では、絶縁膜６２は、トランジスタのゲート電極６１と容量素子６０ｄの電極６５とを覆うように形成される。この場合、絶縁膜６２のエッジ不良が生じることを回避することができ、絶縁膜６２の信頼性を向上させることが可能となる。
【0101】
（２－２．変形例２）
上述した実施の形態では、撮像装置１の構成例について説明したが、あくまでも一例であって、撮像装置１の構成は、上述した例に限られない。撮像装置１に配置するトランジスタは、プレーナ型のトランジスタであってもよいし、３Ｄトランジスタ、例えばＦｉｎ型トランジスタ（Ｆｉｎ ＦＥＴ）であってもよい。
上述した実施の形態では、撮像装置１の構成例について説明したが、あくまでも一例であって、撮像装置１の構成は、上述した例に限られない。撮像装置１に配置するトランジスタは、プレーナ型のトランジスタであってもよいし、３Ｄトランジスタ、例えばＦｉｎ型トランジスタ（Ｆｉｎ ＦＥＴ）であってもよい。
【0102】
図１２は、変形例２に係る撮像装置の構成例を説明するための図である。例えば、比較回路３０のトランジスタ（トランジスタＴ１１，Ｔ１２等）は、図１２に模式的に示す例のように、Ｆｉｎ型トランジスタであってもよい。本変形例の場合も、上記した実施の形態と同様の効果を得ることができる。
【0103】
（２－３．変形例３）
本開示に係る容量素子は、容量素子を用いる様々な回路、装置に適用することができる。例えば、本開示に係る容量素子は、バイパスコンデンサ、ホールドコンデンサ、フィルタ回路、平滑用コンデンサ、積分回路、容量素子型のＤ／Ａコンバータ回路など様々な用途に使用可能である。本開示に係る容量素子は、様々な電子機器に適用可能である。
本開示に係る容量素子は、容量素子を用いる様々な回路、装置に適用することができる。例えば、本開示に係る容量素子は、バイパスコンデンサ、ホールドコンデンサ、フィルタ回路、平滑用コンデンサ、積分回路、容量素子型のＤ／Ａコンバータ回路など様々な用途に使用可能である。本開示に係る容量素子は、様々な電子機器に適用可能である。
【0104】
＜３．使用例＞
図１３は、上記した光検出装置の使用例を表す図である。上述した光検出装置（撮像装置）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
図１３は、上記した光検出装置の使用例を表す図である。上述した光検出装置（撮像装置）は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【0105】
以上、実施の形態、変形例および使用例を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上述した変形例は、上記実施の形態の変形例として説明したが、各変形例の構成を適宜組み合わせることができる。
【0106】
上記実施の形態等では、撮像装置を例示して説明するようにしたが、本開示の光検出装置は、例えば、入射する光を受光し、光を電荷に変換するものであればよい。出力される信号は、画像情報の信号でもよいし、測距情報の信号でもよい。光検出装置（撮像装置）は、イメージセンサ、測距センサ等に適用され得る。また、本開示に係る半導体装置（容量素子等）は、光検出装置だけでなく、様々な回路、装置に適用することができる。
【0107】
本開示に係る光検出装置は、ＴＯＦ（Time Of Flight）方式の距離計測が可能な測距センサとしても適用され得る。光検出装置（撮像装置）は、イベントを検出可能なセンサ、例えば、イベント駆動型のセンサ（ＥＶＳ（Event Vision Sensor）、ＥＤＳ（Event Driven Sensor）、ＤＶＳ（Dynamic Vision Sensor）等と呼ばれる）としても適用され得る。
【0108】
本開示の一実施形態の半導体装置は、半導体層と、容量素子とを備える。容量素子は、半導体層の第１面側に設けられる第１電極と、第１電極に積層される絶縁膜と、絶縁膜に積層される第１抵抗素子とを有する。このため、良好な性能を有する半導体装置を実現することが可能となる。
【0109】
本開示の一実施形態の光検出装置は、光を光電変換する光電変換素子と、容量素子とを備える。容量素子は、半導体層の第１面側に設けられる第１電極と、第１電極に積層される絶縁膜と、絶縁膜に積層される第１抵抗素子とを有する。このため、良好な性能を有する光検出装置を実現することが可能となる。
【0110】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本開示は以下のような構成をとることも可能である。
（１）
半導体層と、
前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える半導体装置。
（２）
前記半導体層の前記第１面側に設けられるゲート電極を有するトランジスタをさらに備え、
前記第１電極は、前記ゲート電極と同じ材料からなる
前記（１）に記載の半導体装置。
（３）
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
前記（１）または（２）に記載の半導体装置。
（４）
前記第１電極は、前記トランジスタのゲート電極である
前記（３）に記載の半導体装置。
（５）
前記第１抵抗素子の周りに設けられる第２抵抗素子を含むシールド部をさらに備える
前記（１）から（４）のいずれか１つに記載の半導体装置。
（６）
前記シールド部は、前記第２抵抗素子に電気的に接続される第２電極を有する
前記（５）に記載の半導体装置。
（７）
前記第１抵抗素子と前記第１電極との積層方向と直交する方向における前記第１抵抗素子の幅は、前記第１電極の幅よりも小さい
前記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
前記第１抵抗素子と前記絶縁膜との積層方向と直交する方向における前記第１抵抗素子の幅は、前記絶縁膜の幅よりも小さい
前記（１）から（７）のいずれか１つに記載の半導体装置。
（９）
前記第１抵抗素子は、薄膜抵抗素子である
前記（１）から（８）のいずれか１つに記載の半導体装置。
（１０）
前記第１抵抗素子のシート抵抗は、２００ｏｈｍ／ｓｑ以上である
前記（１）から（９）のいずれか１つに記載の半導体装置。
（１１）
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
前記（１）から（１０）のいずれか１つに記載の半導体装置。
（１２）
前記第１抵抗素子は、前記第１電極に対向するように設けられている
前記（１）から（１１）のいずれか１つに記載の半導体装置。
（１３）
光を光電変換する光電変換素子と、
半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える光検出装置。
（１４）
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
前記（１３）に記載の光検出装置。
（１５）
前記第１電極は、前記トランジスタのゲート電極である
前記（１４）に記載の光検出装置。
（１６）
前記容量素子を有し、前記光電変換素子で光電変換された電荷に基づく第１信号をデジタル信号に変換可能なＡＤ変換回路をさらに備える
前記（１３）から（１５）のいずれか１つに記載の光検出装置。
（１７）
前記ＡＤ変換回路は、前記容量素子を介して入力される前記第１信号と参照信号とを比較可能な比較回路を有する
前記（１６）に記載の光検出装置。
（１８）
前記比較回路は、前記半導体層の前記第１面側に設けられ、前記容量素子を介して前記第１信号が入力されるトランジスタを有し、
前記容量素子は、前記トランジスタに積層されている
前記（１７）に記載の光検出装置。
（１９）
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
前記（１３）から（１８）のいずれか１つに記載の光検出装置。
（２０）
前記半導体層は、第１面と、前記第１面とは反対側の第２面とを有し、
前記半導体層は、前記第１面と前記第２面との間に設けられるトレンチを有する
前記（１３）から（１９）のいずれか１つに記載の光検出装置。
（１）
半導体層と、
前記半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える半導体装置。
（２）
前記半導体層の前記第１面側に設けられるゲート電極を有するトランジスタをさらに備え、
前記第１電極は、前記ゲート電極と同じ材料からなる
前記（１）に記載の半導体装置。
（３）
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
前記（１）または（２）に記載の半導体装置。
（４）
前記第１電極は、前記トランジスタのゲート電極である
前記（３）に記載の半導体装置。
（５）
前記第１抵抗素子の周りに設けられる第２抵抗素子を含むシールド部をさらに備える
前記（１）から（４）のいずれか１つに記載の半導体装置。
（６）
前記シールド部は、前記第２抵抗素子に電気的に接続される第２電極を有する
前記（５）に記載の半導体装置。
（７）
前記第１抵抗素子と前記第１電極との積層方向と直交する方向における前記第１抵抗素子の幅は、前記第１電極の幅よりも小さい
前記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
前記第１抵抗素子と前記絶縁膜との積層方向と直交する方向における前記第１抵抗素子の幅は、前記絶縁膜の幅よりも小さい
前記（１）から（７）のいずれか１つに記載の半導体装置。
（９）
前記第１抵抗素子は、薄膜抵抗素子である
前記（１）から（８）のいずれか１つに記載の半導体装置。
（１０）
前記第１抵抗素子のシート抵抗は、２００ｏｈｍ／ｓｑ以上である
前記（１）から（９）のいずれか１つに記載の半導体装置。
（１１）
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
前記（１）から（１０）のいずれか１つに記載の半導体装置。
（１２）
前記第１抵抗素子は、前記第１電極に対向するように設けられている
前記（１）から（１１）のいずれか１つに記載の半導体装置。
（１３）
光を光電変換する光電変換素子と、
半導体層の第１面側に設けられる第１電極と、前記第１電極に積層される絶縁膜と、前記絶縁膜に積層される第１抵抗素子とを有する容量素子と
を備える光検出装置。
（１４）
前記半導体層の前記第１面側に設けられるトランジスタをさらに備え、
前記容量素子は、前記トランジスタに積層されている
前記（１３）に記載の光検出装置。
（１５）
前記第１電極は、前記トランジスタのゲート電極である
前記（１４）に記載の光検出装置。
（１６）
前記容量素子を有し、前記光電変換素子で光電変換された電荷に基づく第１信号をデジタル信号に変換可能なＡＤ変換回路をさらに備える
前記（１３）から（１５）のいずれか１つに記載の光検出装置。
（１７）
前記ＡＤ変換回路は、前記容量素子を介して入力される前記第１信号と参照信号とを比較可能な比較回路を有する
前記（１６）に記載の光検出装置。
（１８）
前記比較回路は、前記半導体層の前記第１面側に設けられ、前記容量素子を介して前記第１信号が入力されるトランジスタを有し、
前記容量素子は、前記トランジスタに積層されている
前記（１７）に記載の光検出装置。
（１９）
前記第１抵抗素子は、２００ｏｈｍ／ｓｑ以上からなる金属膜である
前記（１３）から（１８）のいずれか１つに記載の光検出装置。
（２０）
前記半導体層は、第１面と、前記第１面とは反対側の第２面とを有し、
前記半導体層は、前記第１面と前記第２面との間に設けられるトレンチを有する
前記（１３）から（１９）のいずれか１つに記載の光検出装置。
【符号の説明】
【0111】
１…撮像装置、１２…光電変換部、３０…比較回路、５０…ＡＤ変換回路、６０ａ，６０ｂ，６０ｃ…容量素子、６１…ゲート電極、６２…絶縁膜、６３…抵抗素子、７０…トレンチ、８０…シールド部、１１０…半導体層。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
