特開 2024-137538 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137538

(43)【公開日】2024-10-07

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240927BHJP

   H01L 29/06 20060101ALI20240927BHJP

   H01L 29/12 20060101ALI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

   H01L 29/739 20060101ALI20240927BHJP

   H01L 21/301 20060101ALI20240927BHJP

【ＦＩ】

H01L29/78 652N

H01L29/06 301M

H01L29/06 301V

H01L29/78 652T

H01L29/78 652J

H01L29/78 653C

H01L29/78 658J

H01L29/78 658E

H01L29/78 658G

H01L29/78 655F

H01L21/78 L

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023049093

(22)【出願日】2023-03-24

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】清澤 努

【テーマコード（参考）】

5F063

【Ｆターム（参考）】

5F063AA05

5F063BA13

5F063BA45

5F063CA01

5F063CA04

5F063CC10

(57)【要約】

【課題】信頼性が向上する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、デバイス領域と、デバイス領域を囲むダイシング領域と、を備え、デバイス領域は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、第１の電極側の第１の面と、第２の電極側の第２の面と、を有する炭化珪素層と、を含み、ダイシング領域は、第１の面と、第２の面と、を有する炭化珪素層と、含み、デバイス領域の第２の面から第１の面までの、第２の面の法線方向の第１の最大距離が、ダイシング領域の第２の面から第１の面までの、法線方向の第２の最大距離よりも大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

デバイス領域と、
前記デバイス領域を囲むダイシング領域と、を備え、
前記デバイス領域は、
第１の電極と、
第２の電極と、
少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面と、を有する炭化珪素層と、を含み、
前記ダイシング領域は、
前記第１の面と、前記第２の面と、を有する前記炭化珪素層を、含み、
前記デバイス領域の前記第２の面から前記第１の面までの、前記第２の面の法線方向の第１の最大距離が、
前記ダイシング領域の前記第２の面から前記第１の面までの、前記法線方向の第２の最大距離よりも大きい、半導体装置。

【請求項2】

前記第１の最大距離と前記第２の最大距離の差は０．５μｍ以上である、請求項１記載の半導体装置。

【請求項3】

前記デバイス領域の前記炭化珪素層は、第１導電形の第１の炭化珪素領域と、前記第１の炭化珪素領域の上に設けられ、前記第１の炭化珪素領域の第１導電形不純物濃度と異なる第１導電形不純物濃度の第２の炭化珪素領域と、を含み、
前記第１の炭化珪素領域は前記ダイシング領域の前記第１の面に接する、請求項１記載の半導体装置。

【請求項4】

前記第２の炭化珪素領域は、前記第１の炭化珪素領域の上に形成されたエピタキシャル成長層である、請求項３記載の半導体装置。

【請求項5】

前記デバイス領域は、第１の領域と、前記第１の領域を囲み前記ダイシング領域に沿って設けられた第２の領域を有し、
前記第２の領域の前記第２の面から前記第１の面までの、前記法線方向の最大距離は、
前記第１の領域の前記第２の面から前記第１の面までの、前記法線方向の最大距離よりも大きい、請求項１記載の半導体装置。

【請求項6】

前記デバイス領域は、前記第１の電極の上に設けられた絶縁層を、更に含み、
前記ダイシング領域の前記第１の面の側の最表面の少なくとも一部は、前記炭化珪素層である、請求項１記載の半導体装置。

【請求項7】

デバイス予定領域と、前記デバイス予定領域を囲むダイシング予定領域と、を有し、第１の炭化珪素層を含む炭化珪素基板の上に、マスク材を形成し、
前記デバイス予定領域の前記マスク材を除去し、
前記デバイス予定領域の前記第１の炭化珪素層の上に、エピタキシャル成長法を用いて、第２の炭化珪素層を形成する、半導体装置の製造方法。

【請求項8】

前記マスク材を形成する前に、前記ダイシング予定領域の前記第１の炭化珪素層の表面に、凹部又は凸部を、形成し、
前記マスク材を形成する際に、前記凹部又は前記凸部を覆う、請求項７記載の半導体装置の製造方法。

【請求項9】

前記凹部又は前記凸部は、アライメントマークである、請求項８記載の半導体装置の製造方法。

【請求項10】

前記第２の炭化珪素層の上に、電極を形成し、
前記電極の上に、絶縁層を形成し、
前記ダイシング予定領域の前記絶縁層を除去し、前記第１の炭化珪素層を露出させる、請求項７記載の半導体装置の製造方法。

【請求項11】

デバイス予定領域と、前記デバイス予定領域を囲むダイシング予定領域と、を有し、第１の炭化珪素層を含む炭化珪素基板の上に、エピタキシャル成長法を用いて第２の炭化珪素層を形成し、
前記デバイス予定領域を覆うマスク材を形成し、
前記マスク材をマスクに、前記ダイシング予定領域の上の前記第２の炭化珪素層を除去し、前記第１の炭化珪素層を露出させる、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体デバイス用の材料として炭化珪素（ＳｉＣ）がある。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。

【0003】

例えば、炭化珪素を用いたＭＯＳＦＥＴを製造する際、炭化珪素ウェハ上に形成された複数のＭＯＳＦＥＴは、デバイス領域の周囲に設けられたダイシング領域で切断することで分離される。ダイシング領域で切断する際に、デバイス領域にクラックが入り、ＭＯＳＦＴの信頼性が低下するおそれがある。具体的には、例えば、クラックから水分や可動イオンがデバイス領域に侵入し、ＭＯＳＦＥＴの特性劣化やショート不良を生じさせるおそれがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７－２８１１５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、信頼性が向上する半導体装置及び半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0006】

実施形態の半導体装置は、デバイス領域と、前記デバイス領域を囲むダイシング領域と、を備え、前記デバイス領域は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の第１の面と、前記第２の電極の側の第２の面と、を有する炭化珪素層と、を含み、前記ダイシング領域は、前記第１の面と、前記第２の面と、を有する前記炭化珪素層を、含み、前記デバイス領域の前記第２の面から前記第１の面までの、前記第２の面の法線方向の第１の最大距離が、前記ダイシング領域の前記第２の面から前記第１の面までの、前記法線方向の第２の最大距離よりも大きい。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の半導体装置の模式図。

【図2】第１の実施形態の半導体装置の模式図。

【図3】第１の実施形態の半導体装置の製造方法の説明図。

【図4】第１の実施形態の半導体装置の製造方法の説明図。

【図5】第１の実施形態の半導体装置の製造方法の説明図。

【図6】第１の実施形態の半導体装置の製造方法の説明図。

【図7】第１の実施形態の半導体装置の製造方法の説明図。

【図8】第１の実施形態の半導体装置の製造方法の説明図。

【図9】第１の実施形態の半導体装置の製造方法の説明図。

【図10】第１の実施形態の半導体装置の製造方法の説明図。

【図11】第１の実施形態の半導体装置の製造方法の説明図。

【図12】第１の実施形態の半導体装置の製造方法の説明図。

【図13】第１の実施形態の半導体装置の製造方法の説明図。

【図14】第１の実施形態の半導体装置の製造方法の説明図。

【図15】比較例の半導体装置の模式断面図。

【図16】比較例の半導体装置及び半導体装置の製造方法の課題の説明図。

【図17】第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果の説明図。

【図18】第１の実施形態の変形例の半導体装置の模式図。

【図19】第１の実施形態の変形例の半導体装置の模式図。

【図20】第１の実施形態の変形例の半導体装置及び半導体装置の製造方法の作用及び効果の説明図。

【図21】第２の実施形態の半導体装置の模式図。

【図22】第２の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果の説明図。

【図23】第３の実施形態の半導体装置の模式図。

【図24】第３の実施形態の半導体装置の製造方法の説明図。

【図25】第３の実施形態の半導体装置の製造方法の説明図。

【図26】第３の実施形態の半導体装置の製造方法の説明図。

【発明を実施するための形態】

【0008】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。

【0009】

また、以下の説明において、ｎ^＋、ｎ、ｎ^－及び、ｐ^＋、ｐ、ｐ^－の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ^－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ^－はｐよりもｐ形不純物濃度が相対的に低いことを示す。なお、ｎ^＋形、ｎ^－形を単にｎ形、ｐ^＋形、ｐ^－形を単にｐ形と記載する場合もある。

【0010】

不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭの画像やＳｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）の画像から求めることが可能である。

【0011】

また、半導体装置を構成する物質の厚さ、物質間の距離等は、例えば、ＳＩＭＳ、ＳＥＭ、又はＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。

【0012】

なお、本明細書中でｐ形の炭化珪素領域の「ｐ形不純物濃度」とは、当該領域のｐ形不純物濃度から当該領域のｎ形不純物濃度を引いた正味（ｎｅｔ）のｐ形不純物濃度を意味する。また、ｎ形の炭化珪素領域の「ｎ形不純物濃度」とは、当該領域のｎ形不純物濃度から当該領域のｐ形不純物濃度を引いた正味（ｎｅｔ）のｎ形不純物濃度を意味する。

【0013】

また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の最大不純物濃度を意味するものとする。

【0014】

（第１の実施形態）
第１の実施形態の半導体装置は、デバイス領域と、デバイス領域を囲むダイシング領域と、を備える。デバイス領域は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられ、第１の電極の側の第１の面と、第２の電極の側の第２の面と、を有する炭化珪素層と、を含む。ダイシング領域は、第１の面と、第２の面と、を有する前記炭化珪素層を、含む。デバイス領域の第２の面から第１の面までの、第２の面の法線方向の第１の最大距離が、ダイシング領域の第２の面から第１の面までの、上記法線方向の第２の最大距離よりも大きい。

【0015】

図１及び図２は、第１の実施形態の半導体装置の模式図である。図１は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、第１の実施形態の半導体装置の上面図である。図１は、図２のＡＡ’断面である。

【0016】

第１の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴである。

【0017】

以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。

【0018】

ＭＯＳＦＥＴ１００は、デバイス領域１００ｘとダイシング領域１００ｙを備える。ダイシング領域１００ｙは、デバイス領域１００ｘを囲む。

【0019】

デバイス領域１００ｘには、例えば、トランジスタが設けられる。ダイシング領域１００ｙは、炭化珪素基板に形成された複数のＭＯＳＦＥＴ１００を、ダイシングにより分割するために設けられた領域である。ダイシング領域１００ｙは、いわゆるダイシングライン又はスクライブラインである。

【0020】

ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、保護絶縁層２０を備える。ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。保護絶縁層２０は、絶縁層の一例である。

【0021】

炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上１５０μｍ以下である。

【0022】

炭化珪素層１０は、第１の面（図１中“Ｆ１”）と第２の面（図１中“Ｆ２”）とを備える。以下、第１の面を表面、第２の面を裏面と称する場合がある。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。

【0023】

第１の面Ｆ１は、炭化珪素層１０のソース電極１２の側の面である。第２の面Ｆ２は、炭化珪素層１０のドレイン電極１４の側の面である。

【0024】

第１の面Ｆ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｆ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。

【0025】

デバイス領域１００ｘには、炭化珪素層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、及び、保護絶縁層２０が含まれる。

【0026】

デバイス領域１００ｘの炭化珪素層１０の中には、ｎ^＋形のドレイン領域２２、ｎ形のドリフト領域２４、ｐ形のボディ領域２６、ｎ^＋形のソース領域２８、ｐ^＋形の電界緩和領域３０が設けられる。

【0027】

ドリフト領域２４は、ｎ^－形の下部領域２４ａ及びｎ形の上部領域２４ｂを含む。下部領域２４ａは、第１の炭化珪素領域の一例である。また、上部領域２４ｂは、第２の炭化珪素領域の一例である。

【0028】

また、デバイス領域１００ｘの炭化珪素層１０には、トレンチ４０が含まれる。

【0029】

ｎ^＋形のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。

【0030】

ｎ形のドリフト領域２４は、ドレイン領域２２と第１の面Ｆ１との間に設けられる。ドリフト領域２４は、ドレイン領域２２の上に設けられる。

【0031】

ｎ形の上部領域２４ｂは、ｎ^－形の下部領域２４ａと第１の面Ｆ１との間に設けられる。ｎ形の上部領域２４ｂは、ｎ^－形の下部領域２４ａの上に設けられる。

【0032】

下部領域２４ａは、例えば、ドレイン領域２２の上にエピタキシャル成長法を用いて形成されたエピタキシャル成長層である。また、例えば、上部領域２４ｂは、下部領域２４ａの上にエピタキシャル成長法を用いて形成されたエピタキシャル成長層である。

【0033】

ドリフト領域２４は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドリフト領域２４のｎ形不純物濃度は、ドレイン領域２２のｎ形不純物濃度よりも低い。

【0034】

上部領域２４ｂのｎ形不純物濃度は、例えば、下部領域２４ａのｎ形不純物濃度と異なる。上部領域２４ｂのｎ形不純物濃度は、例えば、下部領域２４ａのｎ形不純物濃度よりも高い。

【0035】

なお、上部領域２４ｂのｎ形不純物濃度は、例えば、下部領域２４ａのｎ形不純物濃度より低くすることも可能である。また、上部領域２４ｂのｎ形不純物濃度は、下部領域２４ａのｎ形不純物濃度と等しくすることも可能である。

【0036】

ｐ形のボディ領域２６は、ドリフト領域２４と第１の面Ｆ１との間に設けられる。ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。

【0037】

ｎ^＋形のソース領域２８は、ボディ領域２６と第１の面Ｆ１との間に設けられる。ソース領域２８は、例えば、リン（Ｐ）をｎ形不純物として含む。ソース領域２８のｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高い。

【0038】

ｐ^＋形の電界緩和領域３０は、ドリフト領域２４とトレンチ４０との間に設けられる。電界緩和領域３０は、トレンチ４０底部のゲート絶縁層１６に印加される電界を緩和する機能を有する。

【0039】

電界緩和領域３０は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。電界緩和領域３０のｐ形不純物濃度は、ボディ領域２６のｐ形不純物濃度よりも高い。

【0040】

トレンチ４０は、炭化珪素層１０の第１の面Ｆ１の側に設けられる。トレンチ４０は、炭化珪素層１０に設けられた凹部である。トレンチ４０の深さは、例えば、１μｍ以上３μｍ以下である。

【0041】

ゲート電極１８は、トレンチ４０の中に設けられる。ゲート絶縁層１６は、ゲート電極１８と炭化珪素層１０との間に設けられる。

【0042】

ソース電極１２は、炭化珪素層１０の第１の面Ｆ１の側に設けられる。ソース電極１２は、ソース領域２８に接する。

【0043】

ドレイン電極１４は、炭化珪素層１０の第２の面Ｆ２の側に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。

【0044】

保護絶縁層２０は、ソース電極１２の上に設けられる。保護絶縁層２０は、絶縁層の一例である。保護絶縁層２０は、デバイス領域を、例えば、機械的ストレスや水分から保護する機能を有する。

【0045】

保護絶縁層２０は、例えば、酸化物、窒化物、又は、樹脂である。保護絶縁層２０は、例えば、酸化シリコン、窒化シリコン、又は、ポリイミド樹脂である。

【0046】

デバイス領域１００ｘの第１の面Ｆ１の側の最表面は、例えば、ソース電極１２又は保護絶縁層２０である。

【0047】

ダイシング領域１００ｙには、炭化珪素層１０、ドレイン電極１４、及び、保護絶縁層２０が含まれる。

【0048】

なお、ソース電極１２と第１の面Ｆ１の最表面との間、例えば、ソース電極１２とゲート電極１８との間には酸化シリコンなどで構成される層間絶縁膜が設けられていてもよい。また、層間絶縁膜はデバイス領域１００ｘの第１の面Ｆ１から、ダイシング領域１００ｙの第１の面Ｆ１まで延在して設けられていてもよい。その場合、層間絶縁膜の少なくとも一部の上に保護絶縁層２０の一部が位置する。

【0049】

ダイシング領域１００ｙの炭化珪素層１０の中には、ｎ^＋形のドレイン領域２２、ｎ形のドリフト領域２４が設けられる。

【0050】

ドリフト領域２４は、ｎ^－形の下部領域２４ａを含む。下部領域２４ａは、第１の炭化珪素領域の一例である。

【0051】

下部領域２４ａは、ダイシング領域１００ｙの炭化珪素層１０の第１の面Ｆ１に接する。

【0052】

また、ダイシング領域１００ｙの炭化珪素層１０には、例えば、アライメントマーク４２が含まれる。アライメントマーク４２は、ＭＯＳＦＥＴ１００を製造する際のフォトリソグラフィ工程において、パターン間の合わせマーク（ａｌｉｇｎｍｅｎｔ ｍａｒｋ）として機能する。

【0053】

アライメントマーク４２は、炭化珪素層１０の表面に設けられた凹部又は凸部である。図１は、アライメントマーク４２が凹部である場合を例示している。アライメントマーク４２の深さは、例えば、０．５μｍ以上３μｍ以下である。

【0054】

デバイス領域１００ｘの第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の第１の最大距離（図１中のｄ１）は、ダイシング領域１００ｙの第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の第２の最大距離（図１中のｄ２）よりも大きい。第１の最大距離ｄ１と第２の最大距離ｄ２との差は、例えば、０．５μｍ以上３μｍ以下である。

【0055】

デバイス領域１００ｘとダイシング領域１００ｙとの間には、炭化珪素層１０の表面に段差がある。デバイス領域１００ｘとダイシング領域１００ｙとの間には、炭化珪素層１０の第１の面Ｆ１に段差が存在する。デバイス領域１００ｘとダイシング領域１００ｙとの間の段差の大きさは、例えば、０．５μｍ以上３μｍ以下である。

【0056】

次に、第１の実施形態の半導体装置の製造方法の一例について、説明する。第１の実施形態の半導体装置の製造方法の一例は、デバイス予定領域と、デバイス予定領域を囲むダイシング予定領域と、を有し、第１の炭化珪素層を含む炭化珪素基板の上に、マスク材を形成し、デバイス予定領域のマスク材を除去し、デバイス予定領域の第１の炭化珪素層の上に、エピタキシャル成長法を用いて、第２の炭化珪素層を形成する。

【0057】

図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、及び図１４は、第１の実施形態の半導体装置の製造方法の説明図である。図３は、第１の実施形態の半導体装置の製造方法で用いられる半導体基板の一部の上面図である。図４～図１４は、第１の実施形態の半導体装置の製造方法の製造途中の模式断面図である。図４～図１４は、図３のＢＢ’断面である。

【0058】

最初に炭化珪素基板５０を準備する（図３）。炭化珪素基板５０は、例えば、炭化珪素ウェハである。

【0059】

炭化珪素基板５０は、デバイス予定領域５０ｘとダイシング予定領域５０ｙを含む。ダイシング予定領域５０ｙは、デバイス予定領域５０ｘを囲む。デバイス予定領域５０ｘは、最終的に、デバイス領域１００ｘとなる。また、ダイシング予定領域５０ｙの一部は、最終的に、ダイシング領域１００ｙとなる。

【0060】

炭化珪素基板５０は、ｎ^＋形の基板層５１とｎ^－形の第１の炭化珪素層５２を含む（図４）。第１の炭化珪素層５２は、例えば、基板層５１の上に、エピタキシャル成長法を用いて形成されたエピタキシャル成長層である。第１の炭化珪素層５２は、最終的に、ドリフト領域２４の下部領域２４ａとなる。

【0061】

次に、炭化珪素基板５０のダイシング予定領域５０ｙに、アライメントマーク４２を形成する（図５）。アライメントマーク４２は、第１の炭化珪素層５２の表面に形成される。アライメントマーク４２は、凹部の一例である。なお、アライメントマーク４２を凸部とすることも可能である。

【0062】

アライメントマーク４２は、例えば、図示しないパターニングされたマスク材の形成と、反応性イオンエッチング法（ＲＩＥ法）を用いたエッチングにより形成される。

【0063】

次に、炭化珪素基板５０のデバイス予定領域５０ｘに、ｐ^＋形の第１のＳｉＣ領域５３を形成する（図６）。第１のＳｉＣ領域５３は、第１の炭化珪素層５２の表面に形成される。第１のＳｉＣ領域５３は、例えば、アルミニウムのイオン注入によって形成される。第１のＳｉＣ領域５３は、最終的に、ｐ^＋形の電界緩和領域３０となる。

【0064】

次に、ダイシング予定領域５０ｙのアライメントマーク４２を覆うマスク材５４を形成する（図７）。マスク材５４は、例えば、化学気相成長法（ＣＶＤ法）により形成する。マスク材５４は、例えば、カーボン、又は、窒化シリコンである。より好ましくは、マスク材５４は後述するエピタキシャル成長法で使用されるガス（ＳｉＨ_４、Ｃ_３Ｈ_８、Ｈ_２、Ｎ_２、トリメチルアルミニウムなど）やエピタキシャル成長炉の部材（カーボン、ポリＳｉＣなど）の構成元素から構成される。

【0065】

次に、デバイス予定領域５０ｘのマスク材５４を除去する（図８）。デバイス予定領域５０ｘのマスク材５４は、例えば、フォトリソグラフィ法とウェットエッチング法又はドライエッチング法を用いたパターニングにより除去する。ダイシング予定領域５０ｙの表面の少なくともアライメントマーク４２の上のマスク材５４は、残存する。

【0066】

次に、第１の炭化珪素層５２の上に第２の炭化珪素層５５を形成する（図９）。第２の炭化珪素層５５は、第１の炭化珪素層５２の上に、エピタキシャル成長法を用いて形成される。第２の炭化珪素層５５は、エピタキシャル成長層である。

【0067】

第２の炭化珪素層５５は、第１の炭化珪素層５２がマスク材５４で覆われたダイシング予定領域５０ｙには形成されない。第２の炭化珪素層５５は、デバイス予定領域５０ｘの上に選択的に形成される。第２の炭化珪素層５５の一部は、最終的に、ドリフト領域２４の上部領域２４ｂとなる。

【0068】

次に、ダイシング予定領域５０ｙのマスク材５４を除去する。ダイシング予定領域５０ｙのマスク材５４は、例えば、ウェットエッチング法又はドライエッチング法により除去する。

【0069】

次に、例えば、アルミニウムのイオン注入を用いて、ｐ形の第２のＳｉＣ領域５６を形成する。また、例えば、リンのイオン注入を用いて、ｎ^＋形の第３のＳｉＣ領域５７を形成する（図１０）。

【0070】

第２のＳｉＣ領域５６は、最終的に、ｐ形のボディ領域２６となる。また、第３のＳｉＣ領域５７は、最終的に、ｎ^＋形のソース領域２８となる。

【0071】

次に、第３のＳｉＣ領域５７、及び第２のＳｉＣ領域５６を貫通し、第１のＳｉＣ領域５３に達するトレンチ４０を形成する（図１１）。トレンチ４０は、例えば、ＣＶＤ法によるマスク材の成膜、フォトリソグラフィ法とＲＩＥ法によるマスク材のパターニング、及び、ＲＩＥ法を用いた炭化珪素層のエッチングにより形成する。

【0072】

次に、公知のプロセス技術を用いて、デバイス予定領域５０ｘにゲート絶縁層１６、ゲート電極１８、及び、ソース電極１２を形成する（図１２）。

【0073】

次に、公知のプロセス技術を用いて、デバイス予定領域５０ｘのソース電極１２（電極）の上、及び、第２の炭化珪素層５５の上に、保護絶縁層２０を形成する。また、ダイシング予定領域５０ｙの第１の炭化珪素層５２の上、アライメントマーク４２の上に、保護絶縁層２０を形成する（図１３）。その後、公知のプロセス技術を用いて、ドレイン電極１４を形成する。

【0074】

次に、ダイシング予定領域５０ｙを、例えば、ダイシングブレード６０を用いて切断し、炭化珪素基板５０が複数のＭＯＳＦＥＴ１００に分割される（図１４）。

【0075】

以上の製造方法により、図１及び図２に示すＭＯＳＦＥＴ１００が形成される。

【0076】

次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。

【0077】

図１５は、比較例の半導体装置の模式断面図である。図１５は、第１の実施形態の図１に対応する図である。

【0078】

比較例の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ９００である。比較例のＭＯＳＦＥＴ９００は、デバイス領域の第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の第１の最大距離（図１５中のｄ１）は、ダイシング領域の第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の第２の最大距離（図１５中のｄ２）と等しい点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。

【0079】

図１６は、比較例の半導体装置及び半導体装置の製造方法の課題の説明図である。

【0080】

図１６は、比較例のＭＯＳＦＥＴ９００のダイシング予定領域を、例えば、ダイシングブレード６０を用いて切断する場合の説明図である。図１６は、第１の実施形態の図１４に対応する図である。

【0081】

比較例のＭＯＳＦＥＴ９００の製造方法は、ダイシング予定領域にも第２の炭化珪素層５５が形成される点で、第１の実施形態のＭＯＳＦＥＴ１００の製造方法と異なる。ダイシング予定領域にもエピタキシャル成長層である第２の炭化珪素層５５が存在することになる点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。

【0082】

第１の実施形態のＭＯＳＦＥＴ１００の製造方法と同様の製造方法において、ダイシング予定領域にマスク材５４を形成しないことで、ダイシング予定領域にもエピタキシャル成長層である第２の炭化珪素層５５を成長させることができる。

【0083】

結果的に、図１５及び図１６に示されるように、デバイス領域とダイシング領域との間には、炭化珪素層１０の表面に段差が存在しない。デバイス領域とダイシング領域との間には、炭化珪素層１０の第１の面Ｆ１に段差が存在しない。

【0084】

比較例のＭＯＳＦＥＴ９００では、ダイシング予定領域をダイシングブレード６０を用いて切断する際に、図１６に示すように、機械的ストレスにより保護絶縁層２０の中にクラック６２が形成されるおそれがある。保護絶縁層２０の中に形成されたクラック６２が、ダイシング領域からデバイス領域へと延びると、ＭＯＳＦＥＴ９００の動作中に水分や可動イオンがクラック６２を通って、デバイス領域に侵入する。デバイス領域に侵入した水分や可動イオンは、例えば、ＭＯＳＦＥＴ９００の特性劣化やショート不良を生じさせるおそれがある。したがって、ＭＯＳＦＥＴ９００の信頼性が低下するおそれがある。

【0085】

また、比較例のＭＯＳＦＥＴ９００を製造する際に、ダイシング予定領域に設けられたアライメントマーク４２の上にも、エピタキシャル成長層である第２の炭化珪素層５５が形成される。アライメントマーク４２は、凹部又は凸部であるため、アライメントマーク４２の上部のエピタキシャル成長層の結晶性が低下する。例えば、図１６に示すように、アライメントマーク４２の上部のエピタキシャル成長層に結晶欠陥６４が形成される。

【0086】

比較例のＭＯＳＦＥＴ９００では、ダイシング予定領域をダイシングブレード６０を用いて切断する際に、図１６に示すように、結晶欠陥６４を起点として、機械的ストレスにより炭化珪素層の中にクラック６２が形成されるおそれがある。炭化珪素層の中に形成されたクラック６２が、ダイシング領域からデバイス領域へと延びると、ＭＯＳＦＥＴ９００の動作中に水分や可動イオンがクラック６２を通って、デバイス領域に侵入する。デバイス領域に侵入した水分や可動イオンは、ＭＯＳＦＥＴ９００の特性劣化を生じさせるおそれがある。したがって、ＭＯＳＦＥＴ９００の信頼性が低下するおそれがある。

【0087】

図１７は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果の説明図である。図１７は、第１の実施形態の図１４に対応する図である。

【0088】

第１の実施形態のＭＯＳＦＥＴ１００は、デバイス領域１００ｘとダイシング領域１００ｙとの間の炭化珪素層１０の表面に段差が存在する。

【0089】

第１の実施形態のＭＯＳＦＥＴ１００においても、ダイシング予定領域をダイシングブレード６０を用いて切断する際に、図１７に示すように、機械的ストレスにより保護絶縁層２０の中にクラック６２が形成されるおそれがある。しかしながら、炭化珪素層１０の表面に段差が存在するため、図１７に示すように、クラック６２がダイシング領域１００ｙからデバイス領域１００ｘへと延びることが抑制される。

【0090】

また、例えば、クラック６２の端部まで侵入した水分や可動イオンが、更にデバイス領域１００ｘの内側まで、保護絶縁層２０を通って侵入するための経路（図１７中の黒矢印）が、段差の存在により、実効的に長くなる。

【0091】

したがって、第１の実施形態のＭＯＳＦＥＴ１００によれば、水分や可動イオンのデバイス領域１００ｘへの侵入が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。

【0092】

また、ソース電極１２と第１の面Ｆ１の最表面との間、例えば、ソース電極１２とゲート電極１８との間には酸化シリコンなどで構成される層間絶縁膜を設け、層間絶縁膜はデバイス領域１００ｘの第１の面Ｆ１から、ダイシング領域１００ｙの第１の面Ｆ１まで延在して設けられていてもよい。その場合、層間絶縁膜の少なくとも一部の上に保護絶縁層２０が位置することとなり、水分や可動イオンのデバイス領域１００ｘへの侵入をより抑制できる。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。

【0093】

また、第１の実施形態のＭＯＳＦＥＴ１００を製造する際には、ダイシング予定領域に設けられたアライメントマーク４２の上には、エピタキシャル成長層である第２の炭化珪素層５５は形成されない。したがって、比較例のＭＯＳＦＥＴ９００で顕在化するエピタキシャル成長層の結晶欠陥６４に起因する問題は抑制される。したがって、ＭＯＳＦＥＴ１００の信頼性が向上する。

【0094】

第１の実施形態のＭＯＳＦＥＴ１００において、クラック６２がデバイス領域１００ｘへ延びることを抑制する観点から、第１の最大距離ｄ１と第２の最大距離ｄ２との差は、０．５μｍ以上であることが好ましく、１μｍ以上であることがより好ましく、２μｍ以上であることが更に好ましい。

【0095】

上述のように、比較例のＭＯＳＦＥＴ９００では、アライメントマーク４２の上にエピタキシャル成長層である第２の炭化珪素層５５が形成される。このため、図１５に示すように、アライメントマーク４２の形状がエピタキシャル成長層の形成前の形状から変化するおそれがある。アライメントマーク４２の形状が変化すると、フォトリソグラフィ工程におけるパターン間の合わせ精度が低下するおそれがある。

【0096】

第１の実施形態のＭＯＳＦＥＴ１００では、アライメントマーク４２の上にエピタキシャル成長層である第２の炭化珪素層５５が形成されない。このため、アライメントマーク４２の形状が変化しない。したがって、フォトリソグラフィ工程におけるパターン間の合わせ精度が低下することが抑制される。

【0097】

（変形例）
第１の実施形態の変形例の半導体装置は、デバイス領域は、第１の領域と、第１の領域を囲みダイシング領域に沿って設けられた第２の領域を有し、第２の領域の第２の面から第１の面までの、法線方向の最大距離は、第１の領域の第２の面から第１の面までの、上記法線方向の最大距離よりも大きい点で、第１の実施形態の半導体装置と異なる。

【0098】

図１８及び図１９は、第１の実施形態の変形例の半導体装置の模式図である。図１８は、第１の実施形態の変形例の半導体装置の一部の模式断面図である。図１９は、第１の実施形態の変形例の半導体装置の上面図である。図１８は、図１９のＡＡ’断面である。

【0099】

第１の実施形態の変形例の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ１１０である。

【0100】

ＭＯＳＦＥＴ１１０は、デバイス領域１１０ｘとダイシング領域１１０ｙを備える。ダイシング領域１１０ｙは、デバイス領域１１０ｘを囲む。

【0101】

デバイス領域１１０ｘは、平坦領域１１０ｘ１と凸領域１１０ｘ２を有する。平坦領域１１０ｘ１は、第１の領域の一例である。凸領域１１０ｘ２は、第２の領域の一例である。

【0102】

凸領域１１０ｘ２は、平坦領域１１０ｘ１を囲む。凸領域１１０ｘ２は、ダイシング領域１１０ｙに沿って設けられる。凸領域１１０ｘ２は、デバイス領域１１０ｘの端部に沿って設けられる。

【0103】

デバイス領域１１０ｘは、凸領域１１０ｘ２を備えることで、ダイシング領域１１０ｙに向かって、炭化珪素層１０の厚さが厚くなる。

【0104】

凸領域１１０ｘ２の第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の最大距離（図１８中のｄ１ｙ）は、平坦領域１１０ｘ１の第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の最大距離（図１８中のｄ１ｘ）よりも大きい。最大距離ｄ１ｙと最大距離ｄ１ｘとの差は、例えば、０．２μｍ以上１μｍ以下である。

【0105】

例えば、ＭＯＳＦＥＴ１１０は、第１の実施形態のＭＯＳＦＥＴ１００と同様の製造方法で製造することが可能である。第１の炭化珪素層５２の上に、エピタキシャル成長法を用いて第２の炭化珪素層５５を形成する際の成膜条件を制御することで、デバイス予定領域の端部に形成される第２の炭化珪素層５５の厚さを厚くして、凸領域１１０ｘ２を形成することが可能である。

【0106】

図２０は、第１の実施形態の変形例の半導体装置及び半導体装置の製造方法の作用及び効果の説明図である。図２０は、第１の実施形態の図１７に対応する図である。

【0107】

第１の実施形態の変形例のＭＯＳＦＥＴ１１０は、デバイス領域１１０ｘとダイシング領域１１０ｙとの間の炭化珪素層１０の表面に段差が存在する。さらに、デバイス領域１１０ｘの端部に、凸領域１１０ｘ２が設けられることで、例えば、第１の実施形態のＭＯＳＦＥＴ１００と比較して、段差が大きくなっている。

【0108】

第１の実施形態の変形例のＭＯＳＦＥＴ１１０においても、ダイシング予定領域をダイシングブレード６０を用いて切断する際に、図２０に示すように、機械的ストレスにより保護絶縁層２０の中にクラック６２が形成されるおそれがある。しかしながら、炭化珪素層１０の表面に大きな段差が存在するため、図２０に示すように、クラック６２がダイシング領域１１０ｙからデバイス領域１１０ｘへと延びることが効果的に抑制される。

【0109】

また、例えば、クラック６２の端部まで侵入した水分や可動イオンが、更にデバイス領域１１０ｘの内側まで、保護絶縁層２０を通って侵入するための経路（図中黒矢印）が、大きな段差の存在により、実効的に長くなる。

【0110】

したがって、第１の実施形態の変形例のＭＯＳＦＥＴ１１０によれば、水分や可動イオンのデバイス領域１００ｘへの侵入が抑制される。よって、ＭＯＳＦＥＴ１１０の信頼性が向上する。

【0111】

以上、第１の実施形態及び変形例によれば、信頼性が向上する半導体装置及び半導体装置の製造方法が実現できる。

【0112】

（第２の実施形態）
第２の実施形態の半導体装置は、デバイス領域は、第１の電極の上に設けられた絶縁層を、更に含み、ダイシング領域の第１の面の側の最表面の少なくとも一部は、炭化珪素層である点で、第１の実施形態の半導体装置と異なる。

【0113】

また、第２の実施形態の半導体装置の製造方法は、第２の炭化珪素層の上に、電極を形成し、電極の上に、絶縁層を形成し、ダイシング予定領域の絶縁層を除去し、第１の炭化珪素層を露出させる点で、第１の実施形態の半導体装置の製造方法と異なる。

【0114】

以下、第１の実施形態の半導体装置、又は、半導体装置の製造方法と重複する内容については、一部記述を省略する場合がある。

【0115】

図２１は、第２の実施形態の半導体装置の模式図である。図２１は、第２の実施形態の半導体装置の一部の模式断面図である。図２１は、第１の実施形態の図１に対応する図である。

【0116】

第２の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴである。

【0117】

ＭＯＳＦＥＴ２００では、図２１に示すように、ダイシング領域の側の最表面の少なくとも一部の上には、保護絶縁層２０が存在しない。ＭＯＳＦＥＴ２００では、ダイシング領域の側の最表面の少なくとも一部は、炭化珪素層１０である。ＭＯＳＦＥＴ２００では、ダイシング領域の側の最表面の少なくとも一部は、炭化珪素層１０の第１の面Ｆ１である。

【0118】

ＭＯＳＦＥＴ２００では、ダイシング領域の少なくとも一部に、ドリフト領域２４の下部領域２４ａが露出している。ＭＯＳＦＥＴ２００では、例えば、アライメントマーク４２が表面に露出している。

【0119】

ＭＯＳＦＥＴ２００では、デバイス領域の第１の面Ｆ１の側の最表面は、例えば、ソース電極１２又は保護絶縁層２０である。一方、ダイシング領域の第１の面Ｆ１の側の最表面の少なくとも一部は、炭化珪素層１０である。

【0120】

例えば、ＭＯＳＦＥＴ２００は、第１の実施形態のＭＯＳＦＥＴ１００と同様の製造方法で製造することが可能である。ただし、ソース電極１２の上に保護絶縁層２０を形成した後に、ダイシング予定領域の保護絶縁層２０を除去する。

【0121】

図２２は、第２の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果の説明図である。図２２は、第１の実施形態の図１７に対応する図である。

【0122】

第２の実施形態のＭＯＳＦＥＴ２００は、ダイシング領域の側の最表面の少なくとも一部の上には、保護絶縁層２０が存在しない。例えば、ダイシング予定領域のダイシングブレード６０が接触する領域には、保護絶縁層２０が存在しない。したがって、ダイシング予定領域をダイシングブレード６０を用いて切断する際に、保護絶縁層２０にクラックが入ることが抑制される。

【0123】

したがって、第２の実施形態のＭＯＳＦＥＴ２００によれば、水分や可動イオンのデバイス領域への侵入が抑制される。よって、ＭＯＳＦＥＴ２００の信頼性が向上する。

【0124】

以上、第２の実施形態によれば、信頼性が向上する半導体装置及び半導体装置の製造方法が実現できる。

【0125】

（第３の実施形態）
第３の実施形態の半導体装置の製造方法は、デバイス予定領域と、デバイス予定領域を囲むダイシング予定領域と、を有し、第１の炭化珪素層を含む炭化珪素基板の上に、エピタキシャル成長法を用いて第２の炭化珪素層を形成し、デバイス予定領域を覆うマスク材を形成し、マスク材をマスクに、ダイシング予定領域の上の第２の炭化珪素層を除去し、第１の炭化珪素層を露出させる。第３の実施形態の半導体装置の製造方法は、ダイシング予定領域の上に第２の炭化珪素層を形成した後、ダイシング予定領域の上の第２の炭化珪素層を除去する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0126】

図２３は、第３の実施形態の半導体装置の模式図である。図２３は、第３の実施形態の半導体装置の一部の模式断面図である。図２３は、第１の実施形態の図１に対応する図である。

【0127】

第３の実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴである。

【0128】

ＭＯＳＦＥＴ３００では、図２３に示すように、デバイス領域の第２の面Ｆ２から下部領域２４ａと上部領域２４ｂの境界までの、第２の面Ｆ２の法線方向の距離（図２３中のｄｘ）は、ダイシング領域の第２の面Ｆ２から第１の面Ｆ１までの、第２の面Ｆ２の法線方向の第２の最大距離（図２３中のｄ２）よりも大きい点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。ＭＯＳＦＥＴ３００の、その他の構造は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。

【0129】

図２４、図２５、及び、図２６は、第３の実施形態の半導体装置の製造方法の説明図である。図２４～図２６は、第３の実施形態の半導体装置の製造方法の製造途中の模式断面図である。

【0130】

最初に炭化珪素基板５０を準備し、炭化珪素基板５０のデバイス予定領域に、ｐ^＋形の第１のＳｉＣ領域５３を形成するまでは、第１の実施形態のＭＯＳＦＥＴ１００の製造方法と同様である。

【0131】

次に、第１の炭化珪素層５２の上に第２の炭化珪素層５５を形成する（図２４）。第２の炭化珪素層５５は、第１の炭化珪素層５２の上に、エピタキシャル成長法を用いて形成される。第２の炭化珪素層５５は、エピタキシャル成長層である。

【0132】

ダイシング予定領域の上にも第２の炭化珪素層５５が形成され、アライメントマーク４２の形状は、第２の炭化珪素層５５の表面に転写される。

【0133】

次に、デバイス予定領域を覆うマスク材６６を形成する（図２５）。マスク材６６は、例えば、窒化シリコンである。

【0134】

マスク材６６は、例えば、ＣＶＤ法による成膜、フォトリソグラフィ法、及びＲＩＥ法を用いて形成する。

【0135】

次に、マスク材６６をマスクに、ダイシング予定領域の第２の炭化珪素層５５をエッチングし、凹領域６８を形成する（図２６）。凹領域６８は、例えば、第１の炭化珪素層５２に達する。アライメントマーク４２の形状は、凹領域６８の底面に転写される。

【0136】

その後、マスク材６６を、例えば、ウェットエッチング法を用いて除去する。そして、第１の実施形態のＭＯＳＦＥＴ１００の製造方法と同様の方法で、ｐ形のボディ領域２６、ｎ^＋形のソース領域２８、トレンチ４０、ゲート絶縁層１６、ゲート電極１８、ソース電極１２、保護絶縁層２０、及び、ドレイン電極１４、を形成する。

【0137】

次に、ダイシング予定領域を、例えば、ダイシングブレードを用いて切断し、炭化珪素基板５０が複数のＭＯＳＦＥＴ３００に分割される。

【0138】

以上の製造方法により、図２３に示すＭＯＳＦＥＴ３００が形成される。

【0139】

第３の実施形態のＭＯＳＦＥＴ３００の製造方法によれば、第１の実施形態のＭＯＳＦＥＴ１００と同様、ダイシング領域とデバイス領域との間の炭化珪素層１０の表面に段差が存在する。したがって、保護絶縁層２０に形成されるクラックが、ダイシング領域からデバイス領域へと延びることが抑制される。よって、ＭＯＳＦＥＴ３００の信頼性が向上する。

【0140】

第３の実施形態のＭＯＳＦＥＴ３００の製造方法では、ダイシング予定領域の上にもエピタキシャル成長層である第２の炭化珪素層５５が形成される。このため、アライメントマーク４２の上部の第２の炭化珪素層５５の結晶性が低下するおそれがある。

【0141】

しかし、アライメントマーク４２の上部の第２の炭化珪素層５５は、凹領域６８を形成することで除去される。したがって、ダイシング予定領域をダイシングブレードを用いて切断する際に、結晶欠陥を起点として、炭化珪素層１０の中にクラックが形成されることは抑制される。よって、ＭＯＳＦＥＴ３００の信頼性が向上する。

【0142】

以上、第３の実施形態によれば、信頼性が向上する半導体装置及び半導体装置の製造方法が実現できる。

【0143】

第１ないし第３の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。

【0144】

第１ないし第３の実施形態では、第１導電形がｎ形、第２導電形がｐ形の場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。

【0145】

第１ないし第３の実施形態では、半導体装置がトレンチゲート型のＭＯＳＦＥＴである場合を例に説明したが、半導体装置はトレンチゲート型のＭＯＳＦＥＴに限定されない。例えば、半導体装置は、プレーナゲート型のＭＯＳＦＥＴ、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）、又は、ダイオードであっても構わない。

【0146】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0147】

１０ 炭化珪素層
１２ ソース電極（第１の電極、電極）
１４ ドレイン電極（第２の電極）
２０ 保護絶縁層（絶縁層）
２４ａ 下部領域（第１の炭化珪素領域）
２４ｂ 上部領域（第２の炭化珪素領域）
５０ 炭化珪素基板
５０ｘ デバイス予定領域
５０ｙ ダイシング予定領域
５２ 第１の炭化珪素層
５４ マスク材
５５ 第２の炭化珪素層
６６ マスク材
１００ ＭＯＳＦＥＴ（半導体装置）
１００ｘ デバイス領域
１００ｙ ダイシング領域
１１０ｘ１ 平坦領域（第１の領域）
１１０ｘ２ 凸領域（第２の領域）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
ｄ１ 第１の最大距離
ｄ２ 第２の最大距離
Ｆ１ 第１の面
Ｆ２ 第２の面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】