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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137617
(43)【公開日】2024-10-07
(54)【発明の名称】乱数生成回路
(51)【国際特許分類】
G06F 7/58 20060101AFI20240927BHJP
【ＦＩ】
G06F7/58 620
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023150464
(22)【出願日】2023-09-15
(31)【優先権主張番号】P 2023045856
(32)【優先日】2023-03-22
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】木野 洋介
(72)【発明者】
【氏名】野上 良
(72)【発明者】
【氏名】高山 篤史
(72)【発明者】
【氏名】櫻田 健次
(72)【発明者】
【氏名】熊野 尚人
(57)【要約】
【課題】ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供する。
【解決手段】乱数生成回路は、メモリ回路と、制御回路とを具備する。メモリ回路は、複数のアドレスでそれぞれ指定される複数の記憶領域を含む。制御回路は、複数の記憶領域に、互いに異なる複数の値をそれぞれ記憶させ、第１乱数を生成し、第１乱数を用いて複数のアドレスのうちの１つである第１アドレスを取得し、複数の記憶領域のうちの、第１アドレスで指定される第１記憶領域に記憶された第１値を読み出し、複数の記憶領域のうちの、第２アドレスで指定される第２記憶領域に記憶された第２値を読み出す。第２アドレスは、複数の記憶領域のうちの第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである。制御回路は、第１値を読み出した後に、第１記憶領域に第２値を書き込む。制御回路は、第１値を出力する。
【選択図】図４
【解決手段】乱数生成回路は、メモリ回路と、制御回路とを具備する。メモリ回路は、複数のアドレスでそれぞれ指定される複数の記憶領域を含む。制御回路は、複数の記憶領域に、互いに異なる複数の値をそれぞれ記憶させ、第１乱数を生成し、第１乱数を用いて複数のアドレスのうちの１つである第１アドレスを取得し、複数の記憶領域のうちの、第１アドレスで指定される第１記憶領域に記憶された第１値を読み出し、複数の記憶領域のうちの、第２アドレスで指定される第２記憶領域に記憶された第２値を読み出す。第２アドレスは、複数の記憶領域のうちの第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである。制御回路は、第１値を読み出した後に、第１記憶領域に第２値を書き込む。制御回路は、第１値を出力する。
【選択図】図４
【特許請求の範囲】
【請求項1】
複数のアドレスでそれぞれ指定される複数の記憶領域を含むメモリ回路と、
前記複数の記憶領域に、互いに異なる複数の値をそれぞれ記憶させ、
第１乱数を生成し、
前記第１乱数を用いて前記複数のアドレスのうちの１つである第１アドレスを取得し、
前記複数の記憶領域のうちの、前記第１アドレスで指定される第１記憶領域に記憶された第１値を読み出し、
前記複数の記憶領域のうちの、前記第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第２アドレスで指定される第２記憶領域に記憶された第２値を読み出し、
前記第１値を読み出した後に、前記第１記憶領域に前記第２値を書き込み、
前記第１値を出力する、
ように構成された制御回路と、を具備する、
乱数生成回路。
前記複数の記憶領域に、互いに異なる複数の値をそれぞれ記憶させ、
第１乱数を生成し、
前記第１乱数を用いて前記複数のアドレスのうちの１つである第１アドレスを取得し、
前記複数の記憶領域のうちの、前記第１アドレスで指定される第１記憶領域に記憶された第１値を読み出し、
前記複数の記憶領域のうちの、前記第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第２アドレスで指定される第２記憶領域に記憶された第２値を読み出し、
前記第１値を読み出した後に、前記第１記憶領域に前記第２値を書き込み、
前記第１値を出力する、
ように構成された制御回路と、を具備する、
乱数生成回路。
【請求項2】
前記互いに異なる複数の値の個数は（Ｙ＋１）（Ｙは１以上の整数）であり、
前記複数のアドレスは、０以上Ｙ以下の整数であり、
前記制御回路は、前記互いに異なる複数の値として、０以上Ｙ以下の整数を前記複数の記憶領域のそれぞれに記憶させる、ように構成された、
請求項１に記載の乱数生成回路。
前記複数のアドレスは、０以上Ｙ以下の整数であり、
前記制御回路は、前記互いに異なる複数の値として、０以上Ｙ以下の整数を前記複数の記憶領域のそれぞれに記憶させる、ように構成された、
請求項１に記載の乱数生成回路。
【請求項3】
前記制御回路は、前記第１乱数を前記（Ｙ＋１）で除算し、得られた余りを前記第１アドレスとして取得する、ように構成された、
請求項２に記載の乱数生成回路。
請求項２に記載の乱数生成回路。
【請求項4】
前記制御回路は、前記第１値がまだ読み出されていない前記記憶領域に対応するアドレスの個数に１を加算した値で前記第１乱数を除算し、得られた余りを前記第１アドレスとして取得する、ように構成された、
請求項１に記載の乱数生成回路。
請求項１に記載の乱数生成回路。
【請求項5】
前記制御回路は、前記第１乱数を生成することから、前記第１値の読み出しまでを、前記第１値がまだ読み出されていない前記記憶領域に対応するアドレスの範囲を狭めながら、第１回数だけ繰り返す、ように更に構成された、
請求項１に記載の乱数生成回路。
請求項１に記載の乱数生成回路。
【請求項6】
前記第１回数は、前記互いに異なる複数の値の個数と異なる、
請求項５に記載の乱数生成回路。
請求項５に記載の乱数生成回路。
【請求項7】
前記第１回数は、前記互いに異なる複数の値の個数と等しい、
請求項５に記載の乱数生成回路。
請求項５に記載の乱数生成回路。
【請求項8】
前記制御回路は、前記第１アドレスと前記第２アドレスが等しい場合に、前記第１記憶領域に前記第２値を書き込む処理をスキップする、ように更に構成された、
請求項１に記載の乱数生成回路。
請求項１に記載の乱数生成回路。
【請求項9】
前記第１乱数を生成する第１回路と、
前記第２記憶領域に記憶された前記第２値を読み出す第２回路と、をさらに具備する、
請求項１に記載の乱数生成回路。
前記第２記憶領域に記憶された前記第２値を読み出す第２回路と、をさらに具備する、
請求項１に記載の乱数生成回路。
【請求項10】
前記第１回路と前記第２回路とは独立して並列に動作するように構成された、
請求項９に記載の乱数生成回路。
請求項９に記載の乱数生成回路。
【請求項11】
複数のアドレスでそれぞれ指定される複数の記憶領域を含むメモリ回路と、
前記複数のアドレスを第１グループと第２グループとに分割し、
前記第１グループの複数のアドレスでそれぞれ指定される複数の第１記憶領域に互いに異なる複数の値をそれぞれ記憶させ、前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第２グループの複数のアドレスでそれぞれ指定される複数の第２記憶領域にそれぞれ記憶させ、
第１乱数を生成し、
前記第１乱数を用いて前記複数のアドレスのうちの１つである第１アドレスを取得し、
前記第１アドレスが前記第１グループに属するとき、
前記複数の第１記憶領域のうちの、前記第１アドレスで指定される第３記憶領域に記憶された第１値を読み出し、前記第１値に第１演算を行うことにより第２値を取得し、
前記複数の第１記憶領域のうちの、前記第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第２アドレスで指定される第４記憶領域に記憶された第３値を読み出し、
前記第１値を読み出した後に、前記第３記憶領域に前記第３値を書き込み、
前記第２値を出力し、
前記第１アドレスが前記第２グループに属するとき、
前記複数の第２記憶領域のうちの、前記第１アドレスで指定される第５記憶領域に記憶された第４値を読み出し、前記第４値に第２演算を行うことにより第５値を取得し、
前記複数の第２記憶領域のうちの、前記第４値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第３アドレスで指定される第６記憶領域に記憶された第６値を読み出し、
前記第４値を読み出した後に、前記第５記憶領域に前記第６値を書き込み、
前記第５値を出力する、
ように構成された制御回路と、を具備する、
乱数生成回路。
前記複数のアドレスを第１グループと第２グループとに分割し、
前記第１グループの複数のアドレスでそれぞれ指定される複数の第１記憶領域に互いに異なる複数の値をそれぞれ記憶させ、前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第２グループの複数のアドレスでそれぞれ指定される複数の第２記憶領域にそれぞれ記憶させ、
第１乱数を生成し、
前記第１乱数を用いて前記複数のアドレスのうちの１つである第１アドレスを取得し、
前記第１アドレスが前記第１グループに属するとき、
前記複数の第１記憶領域のうちの、前記第１アドレスで指定される第３記憶領域に記憶された第１値を読み出し、前記第１値に第１演算を行うことにより第２値を取得し、
前記複数の第１記憶領域のうちの、前記第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第２アドレスで指定される第４記憶領域に記憶された第３値を読み出し、
前記第１値を読み出した後に、前記第３記憶領域に前記第３値を書き込み、
前記第２値を出力し、
前記第１アドレスが前記第２グループに属するとき、
前記複数の第２記憶領域のうちの、前記第１アドレスで指定される第５記憶領域に記憶された第４値を読み出し、前記第４値に第２演算を行うことにより第５値を取得し、
前記複数の第２記憶領域のうちの、前記第４値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第３アドレスで指定される第６記憶領域に記憶された第６値を読み出し、
前記第４値を読み出した後に、前記第５記憶領域に前記第６値を書き込み、
前記第５値を出力する、
ように構成された制御回路と、を具備する、
乱数生成回路。
【請求項12】
前記制御回路は、Ｘ（０以上の整数）個の乱数を取得する場合に、
前記複数のアドレスを、前記Ｘの２分の１であるＹ個のアドレスをそれぞれが含む前記第１グループと前記第２グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値に前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に前記Ｙを設定し、
前記第２演算では前記第４値に前記第１変数の値を加算する、ように構成された、
請求項１１に記載の乱数生成回路。
前記複数のアドレスを、前記Ｘの２分の１であるＹ個のアドレスをそれぞれが含む前記第１グループと前記第２グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値に前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に前記Ｙを設定し、
前記第２演算では前記第４値に前記第１変数の値を加算する、ように構成された、
請求項１１に記載の乱数生成回路。
【請求項13】
前記制御回路は、Ｘ（０以上の整数）個の乱数を取得する場合に、
前記複数のアドレスを、前記Ｘの２分の１であるＹ個のアドレスをそれぞれが含む前記第１グループと前記第２グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値を２倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に１を設定し、
前記第２演算では前記第４値を２倍するとともに前記第１変数の値を加算する、ように構成された、
請求項１１に記載の乱数生成回路。
前記複数のアドレスを、前記Ｘの２分の１であるＹ個のアドレスをそれぞれが含む前記第１グループと前記第２グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値を２倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に１を設定し、
前記第２演算では前記第４値を２倍するとともに前記第１変数の値を加算する、ように構成された、
請求項１１に記載の乱数生成回路。
【請求項14】
前記メモリ回路は第１メモリと第２メモリとを含み、
前記第１メモリは前記複数の第１記憶領域を含み、
前記第２メモリは前記複数の第２記憶領域を含む、
請求項１１に記載の乱数生成回路。
前記第１メモリは前記複数の第１記憶領域を含み、
前記第２メモリは前記複数の第２記憶領域を含む、
請求項１１に記載の乱数生成回路。
【請求項15】
前記制御回路は、
前記複数のアドレスを第３グループと第４グループとにさらに分割し、
前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第３グループの複数のアドレスでそれぞれ指定される複数の第７記憶領域にそれぞれ記憶させ、
前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第４グループの複数のアドレスでそれぞれ指定される複数の第８記憶領域にそれぞれ記憶させ、
前記第１アドレスが前記第３グループに属するとき、
前記複数の第７記憶領域のうちの、前記第１アドレスで指定される第９記憶領域に記憶された第７値を読み出し、前記第７値に第３演算を行うことにより第８値を取得し、
前記複数の第７記憶領域のうちの、前記第７値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第４アドレスで指定される第１０記憶領域に記憶された第９値を読み出し、
前記第７値を読み出した後に、前記第９記憶領域に前記第９値を書き込み、
前記第８値を出力し、
前記第１アドレスが前記第４グループに属するとき、
前記複数の第８記憶領域のうちの、前記第１アドレスで指定される第１１記憶領域に記憶された第１０値を読み出し、前記第１０値に第４演算を行うことにより第１１値を取得し、
前記複数の第８記憶領域のうちの、前記第１０値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第５アドレスで指定される第１２記憶領域に記憶された第１２値を読み出し、
前記第１０値を読み出した後に、前記第１１記憶領域に前記第１２値を書き込み、
前記第１１値を出力する、
ように構成された、
請求項１１に記載の乱数生成回路。
前記複数のアドレスを第３グループと第４グループとにさらに分割し、
前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第３グループの複数のアドレスでそれぞれ指定される複数の第７記憶領域にそれぞれ記憶させ、
前記複数の第１記憶領域にそれぞれ記憶される値と同一の値を前記第４グループの複数のアドレスでそれぞれ指定される複数の第８記憶領域にそれぞれ記憶させ、
前記第１アドレスが前記第３グループに属するとき、
前記複数の第７記憶領域のうちの、前記第１アドレスで指定される第９記憶領域に記憶された第７値を読み出し、前記第７値に第３演算を行うことにより第８値を取得し、
前記複数の第７記憶領域のうちの、前記第７値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第４アドレスで指定される第１０記憶領域に記憶された第９値を読み出し、
前記第７値を読み出した後に、前記第９記憶領域に前記第９値を書き込み、
前記第８値を出力し、
前記第１アドレスが前記第４グループに属するとき、
前記複数の第８記憶領域のうちの、前記第１アドレスで指定される第１１記憶領域に記憶された第１０値を読み出し、前記第１０値に第４演算を行うことにより第１１値を取得し、
前記複数の第８記憶領域のうちの、前記第１０値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである第５アドレスで指定される第１２記憶領域に記憶された第１２値を読み出し、
前記第１０値を読み出した後に、前記第１１記憶領域に前記第１２値を書き込み、
前記第１１値を出力する、
ように構成された、
請求項１１に記載の乱数生成回路。
【請求項16】
前記制御回路は、Ｘ（０以上の整数）個の乱数を取得する場合に、
前記複数のアドレスを、前記Ｘの４分の１であるＺ個のアドレスをそれぞれが含む前記第１グループと前記第２グループと前記第３グループと前記第４グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に１を設定し、
前記第２演算では前記第４値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第３グループに属するとき、
前記第１変数に２を設定し、
前記第３演算では前記第７値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第４グループに属するとき、
前記第１変数に３を設定し、
前記第４演算では前記第１０値を４倍するとともに前記第１変数の値を加算する、ように構成された、
請求項１５に記載の乱数生成回路。
前記複数のアドレスを、前記Ｘの４分の１であるＺ個のアドレスをそれぞれが含む前記第１グループと前記第２グループと前記第３グループと前記第４グループとに分割し、
前記第１アドレスが前記第１グループに属するとき、
第１変数に０を設定し、
前記第１演算では前記第１値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第２グループに属するとき、
前記第１変数に１を設定し、
前記第２演算では前記第４値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第３グループに属するとき、
前記第１変数に２を設定し、
前記第３演算では前記第７値を４倍するとともに前記第１変数の値を加算し、
前記第１アドレスが前記第４グループに属するとき、
前記第１変数に３を設定し、
前記第４演算では前記第１０値を４倍するとともに前記第１変数の値を加算する、ように構成された、
請求項１５に記載の乱数生成回路。
【請求項17】
不揮発性メモリと、
請求項１に記載の乱数生成回路を含み、前記不揮発性メモリを制御するように構成されたメモリコントローラと、を具備し、
前記メモリコントローラは、
前記不揮発性メモリからデータを読み出し、
前記読み出されたデータに、前記乱数生成回路から出力された前記第１値に基づいてエラーを挿入し、
前記エラーが挿入されたデータに対し、エラー訂正を実行する
ように構成された、メモリシステム。
請求項１に記載の乱数生成回路を含み、前記不揮発性メモリを制御するように構成されたメモリコントローラと、を具備し、
前記メモリコントローラは、
前記不揮発性メモリからデータを読み出し、
前記読み出されたデータに、前記乱数生成回路から出力された前記第１値に基づいてエラーを挿入し、
前記エラーが挿入されたデータに対し、エラー訂正を実行する
ように構成された、メモリシステム。
【請求項18】
前記メモリコントローラは、
前記乱数生成回路から出力された前記第１値に基づいて、前記読み出されたデータ中に挿入される前記エラーの位置を決定する、ように構成された、
請求項１７に記載のメモリシステム。
前記乱数生成回路から出力された前記第１値に基づいて、前記読み出されたデータ中に挿入される前記エラーの位置を決定する、ように構成された、
請求項１７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、乱数生成回路に関する。
【背景技術】
【0002】
ある範囲の値から重複しない値をランダムに出力する乱数生成回路が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５８１３３８０号明細書
【特許文献2】特許第６３８０８０４号明細書
【特許文献3】米国特許第９２９２４２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供する。
【課題を解決するための手段】
【0005】
実施形態の乱数生成回路は、メモリ回路と、制御回路とを具備する。メモリ回路は、複数のアドレスでそれぞれ指定される複数の記憶領域を含む。制御回路は、複数の記憶領域に、互いに異なる複数の値をそれぞれ記憶させ、第１乱数を生成し、第１乱数を用いて複数のアドレスのうちの１つである第１アドレスを取得し、複数の記憶領域のうちの、第１アドレスで指定される第１記憶領域に記憶された第１値を読み出し、複数の記憶領域のうちの、第２アドレスで指定される第２記憶領域に記憶された第２値を読み出す、ように構成される。第２アドレスは、複数の記憶領域のうちの第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである。制御回路は、第１値を読み出した後に、第１記憶領域に第２値を書き込み、第１値を出力するように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る乱数生成回路のハードウェア構成を示すブロック図である。
【図2】第１実施形態に係る乱数生成回路の機能ブロックの構成を示す図である。
【図3】第１実施形態に係る乱数生成回路の機能ブロック間の命令及びデータの授受を示す図である。
【図4】第１実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図5】第１実施形態に係るメモリ回路における初期の記憶状態を示す図である。
【図6】第１実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図7】第２実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図8】第２実施形態に係るメモリ回路における初期の記憶状態を示す図である。
【図9】第２実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図10】第３実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図11】第３実施形態に係る動作の一部をパイプライン処理した様子を示す図である。
【図12】第４実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図13】第４実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図14】第４実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図15】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図16】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図17】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図18】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図19】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図20】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図21】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図22】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図23】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図24】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図25】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図26】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図27】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図28】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図29】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図30】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図31】第４実施形態に係るメモリ回路におけるアドレス及び記憶値、並びに変数の推移の具体例を示す図である。
【図32】第４実施形態の変形例に係る乱数生成回路の動作を示すフローチャートである。
【図33】第４実施形態の変形例に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図34】第５実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図35】第５実施形態に係るメモリ回路における記憶状態を示す図である。
【図36】第６実施形態に係る乱数生成回路の動作を示すフローチャートである。
【図37】第６実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図38】第６実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【図39】第６実施形態に係るメモリ回路における記憶状態の推移の具体例を示す図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【0009】
１．第１実施形態
第１実施形態の乱数生成回路について説明する。第１実施形態の乱数生成回路は、乱数生成器にて生成された乱数を用いて、ある範囲の値から任意の数の値を重複することなくランダムに出力する回路である。
第１実施形態の乱数生成回路について説明する。第１実施形態の乱数生成回路は、乱数生成器にて生成された乱数を用いて、ある範囲の値から任意の数の値を重複することなくランダムに出力する回路である。
【0010】
１．１ 第１実施形態の構成
第１実施形態の乱数生成回路のハードウェア構成の一例について説明する。図１は、第１実施形態の乱数生成回路のハードウェア構成を示すブロック図である。
第１実施形態の乱数生成回路のハードウェア構成の一例について説明する。図１は、第１実施形態の乱数生成回路のハードウェア構成を示すブロック図である。
【0011】
乱数生成回路１は、例えば、ＳＯＣ（system-on-a-chip）のような半導体装置により構成される。具体的には、乱数生成回路１は、ＣＰＵ（central processing unit）コア（あるいは、プロセッサコア）２、メモリコア３、インターフェースコア４、及び専用回路コア５を備える。ＣＰＵコア２は、演算処理、データ処理、及び各種制御を行う。メモリコア３は、ソフトウェアやデータを記憶するメモリ素子、及びメモリ素子を制御する回路を含む。インターフェースコア４は、外部装置と乱数生成回路１との間での制御信号及びデータの入出力及びそれら入出力の制御を行う。専用回路コア５は、後述する各種の機能を持つ複数の専用回路を含む。
【0012】
次に、第１実施形態の乱数生成回路の機能ブロックの構成について説明する。図２は、第１実施形態の乱数生成回路における機能ブロックの構成を示す図である。
【0013】
乱数生成回路１は、乱数生成制御部１０、メモリ制御部２０、繰り返し制御部３０、及びメモリ部４０を備える。
【0014】
乱数生成制御部１０は、乱数生成器１１、数値範囲制限回路１２、及びデクリメント回路１３を含む。乱数生成器１１は、乱数Ａを生成し、出力する。乱数Ａは任意の整数である。乱数生成器１１は、例えば、メルセンヌ・ツイスタ（Mersenne twister）等の乱数生成器である。数値範囲制限回路１２は、乱数Ａを、０、１、２、…、ｊの範囲の値に制限するための処理を行う。デクリメント回路１３は、変数“ｊ”をデクリメントする。すなわち、デクリメント回路１３は、変数“ｊ”から１を減算する。変数“ｊ”は１以上の整数である。
【0015】
メモリ制御部２０は、初期値書き込み制御回路２１、データ読み出し制御回路２２、読み出し及び書き込み制御回路２３を含む。初期値書き込み制御回路２１は、メモリ部４０に、（Ｙ＋１）個のそれぞれ異なる値を書き込む。（Ｙ＋１）個のそれぞれ異なる値は、任意の値で良い。例えば、（Ｙ＋１）個の値は、連続する整数の値である。この連続する整数の最小値は例えば０である。この連続する整数の最大値は例えばＹである。初期値書き込み制御回路２１は、（Ｙ＋１）個の値を、乱数生成回路１の外部（例えば乱数生成回路１が接続される不揮発性メモリ）から取得してもよい。
【0016】
データ読み出し制御回路２２は、メモリ部４０のアドレスＢで指定される記憶領域に記憶されたデータを読み出す。読み出し及び書き込み制御回路２３は、メモリ部４０のアドレスｊで指定される記憶領域に記憶されたデータを読み出し、読み出したデータをアドレスＢで指定される記憶領域に書き込む。Ｂは０以上ｊ以下の整数である。以降では、メモリ部４０のアドレスＺで指定される記憶領域にアクセスすること（すなわち、この記憶領域からデータを読み出すこと、または、この記憶領域にデータを書き込むこと）を、アドレスＺにアクセスする、とも表記する。
【0017】
メモリ部４０はメモリ回路４１を含む。メモリ回路４１は、アドレスで指定される記憶領域にデータを記憶する。メモリ回路４１は、例えば、ＳＲＡＭ（static random access memory）を含む。
【0018】
繰り返し制御部３０は、繰り返し制御回路３１を含む。繰り返し制御回路３１は、乱数生成制御部１０、メモリ制御部２０、及びメモリ部４０に含まれる回路を制御する。繰り返し制御回路３１は、例えば、シーケンサを含む。
【0019】
乱数生成制御部１０は、例えば、専用回路コア５あるいはＣＰＵコア２によって構成される。メモリ制御部２０は、例えば、専用回路コア５あるいはＣＰＵコア２によって構成される。繰り返し制御部３０は、例えば、ＣＰＵコア２によって構成される。メモリ部４０は、例えば、メモリコア３によって構成される。
【0020】
１．２ 第１実施形態の動作
第１実施形態の乱数生成回路の動作について説明する。先ず、図３を用いて、乱数生成回路１における機能ブロック間の命令及びデータのやり取りについて説明する。図３は、第１実施形態の乱数生成回路における機能ブロック間の命令及びデータの授受を示す図である。
第１実施形態の乱数生成回路の動作について説明する。先ず、図３を用いて、乱数生成回路１における機能ブロック間の命令及びデータのやり取りについて説明する。図３は、第１実施形態の乱数生成回路における機能ブロック間の命令及びデータの授受を示す図である。
【0021】
先ず、動作開始のタイミングになると、繰り返し制御部３０は、乱数生成の指示、及び乱数生成範囲の指示を乱数生成制御部１０に送信する。
【0022】
乱数生成制御部１０は、乱数生成の指示及び乱数生成範囲の指示に基づいて、乱数を生成する。乱数生成制御部１０は、生成した乱数をメモリ制御部２０に送信する。以降、乱数生成制御部１０が生成した乱数を、内部乱数とも称する。また、繰り返し制御部３０は、メモリ部４０に対する読み出し動作及び書き込み動作の指示をメモリ制御部２０に送信する。
【0023】
メモリ制御部２０は、読み出し動作の指示とアドレスをメモリ部４０に送信する。このとき、メモリ制御部２０は、乱数生成制御部１０から受信した内部乱数に基づく値をアドレスとして送信する。メモリ部４０は、読み出し動作の指示とアドレスとに基づいて、アドレスで指定される記憶領域に記憶されたデータを読み出す。さらに、メモリ部４０は、読み出したデータをメモリ制御部２０に送信する。メモリ制御部２０は、受信したデータを出力する。後述するように、メモリ制御部２０から出力されるデータは、それぞれ異なる値から内部乱数に基づいて取得される値である。以降、メモリ制御部２０から出力されるデータを、出力乱数とも称する。
【0024】
また、メモリ制御部２０は、読み出し動作及び書き込み動作の指示をメモリ部４０に送信する。メモリ部４０は、読み出し動作及び書き込み動作の指示に基づいて、読み出し動作及び書き込み動作を行う。さらに、メモリ部４０は、読み出したデータをメモリ制御部２０に送信し、メモリ制御部２０から書き込みデータを受信する。
【0025】
次に、第１実施形態の乱数生成回路の動作について説明する。図４は、第１実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される動作は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図５は、メモリ回路４１における初期の記憶状態を示し、メモリ回路４１におけるアドレスと、それらアドレスに記憶されたデータ（記憶値）とを示している。
【0026】
第１実施形態の動作では、乱数生成回路１は、（Ｙ＋１）個の値の中からＸ個の重複しない値をランダムに取得する。ここで、Ｙは１以上の整数である。Ｘは１以上Ｙ以下の整数である。ここでは、初期値書き込み制御回路２１が、連続する整数の値（０～Ｙ）を（Ｙ＋１）個のそれぞれ異なる値としてメモリ部４０に書き込んだ場合について説明する。
【0027】
図４に示すように、先ず、繰り返し制御回路３１は、変数“ｉ”をＸに設定する。変数“ｉ”は、取得された出力乱数の個数を管理するための変数である。変数“ｉ”はＸ以下の整数である。また、繰り返し制御回路３１は、変数“ｊ”をＹに設定する。変数“ｊ”は、出力乱数が読み出されていないメモリ回路４１のアドレスの値のうち、最大値を示す変数である。変数“ｊ”はＹ以下の整数である。また、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ回路４１に初期の記憶状態４２_０を設定する（Ｓ１）。図５に示すように、初期の記憶状態４２_０では、アドレス０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、Ｙ－１、及びＹに、記憶値０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、Ｙ－１、及びＹがそれぞれ記憶されている。
【0028】
次に、繰り返し制御回路３１は、乱数生成器１１により乱数（即ち、内部乱数）Ａを生成する（Ｓ２）。内部乱数Ａは、任意の整数である。
【0029】
続いて、繰り返し制御回路３１は、数値範囲制限回路１２により、内部乱数Ａを０～ｊの範囲の値に制限するための処理を行う。すなわち、数値範囲制限回路１２は、内部乱数Ａを用いて０～ｊの範囲の値を得るための処理を行う。具体的には、数値範囲制限回路１２は、内部乱数Ａを（ｊ＋１）で除算する。数値範囲制限回路１２は、この除算によって余りＢを算出する（Ｓ３）。余りＢは０以上ｊ以下の整数である。なお、上述したように、変数“ｊ”の初期値はＹに等しい。この場合、余りＢは０以上Ｙ以下の整数である。
【0030】
次に、繰り返し制御回路３１は、余りＢをメモリ回路４１のアドレスと見なし、データ読み出し制御回路２２によりメモリ回路４１のアドレスＢから値Ｐを読み出す（Ｓ４）。値Ｐは０以上Ｙ以下の整数である。この値Ｐがメモリ制御部２０から出力される出力乱数Ｐである。
【0031】
次に、繰り返し制御回路３１は、変数“ｉ”をデクリメントする。すなわち、繰り返し制御回路３１は、変数“ｉ”から１を減算する（Ｓ５）。
【0032】
続いて、繰り返し制御回路３１は、減算後の変数“ｉ”が０になっているか否かを判定する（Ｓ６）。変数“ｉ”が０になっている場合（Ｓ６でYes）、Ｘ個の出力乱数Ｐが取得されたため、繰り返し制御回路３１は動作を終了する。
【0033】
変数“ｉ”が０になっていない場合（Ｓ６でNo）、繰り返し制御回路３１は、余りＢ（すなわち、アドレスＢ）と変数“ｊ”とが等しいか否かを判定する（Ｓ７）。すなわち、繰り返し制御回路３１は、ステップＳ４において出力乱数が読み出されたメモリ回路４１のアドレスの値が、それまでに出力乱数が読み出されていないアドレスの値のうちの最大値であったか否かを判定する。余りＢと変数“ｊ”とが等しい場合（Ｓ７でYes）、繰り返し制御回路３１は、出力乱数がまだ読み出されていないアドレスの値のうちの最大値が余りＢであるため、ステップＳ８及びＳ９をスキップして、デクリメント回路１３により変数“ｊ”をデクリメントする（Ｓ１０）。すなわち、繰り返し制御回路３１は、変数“ｊ”から１を減算する。その後、繰り返し制御回路３１は、ステップＳ２以降の処理を繰り返す。
【0034】
余りＢと変数“ｊ”とが等しくない場合（Ｓ７でNo）、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、変数“ｊ”の値のアドレスで示されるメモリ回路４１の記憶領域に記憶された値Ｑを読み出す（Ｓ８）。値Ｑは０以上Ｙ以下の整数である。
【0035】
次に、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３によりメモリ回路４１のアドレスＢに、値Ｑを書き込む（Ｓ９）。すなわち、繰り返し制御回路３１は、ステップＳ４において値Ｐが読み出されたアドレスＢに、アドレスｊから読み出された値Ｑを上書きする。
【0036】
次に、繰り返し制御回路３１による処理は、ステップＳ１０に移行する。上述したように、繰り返し制御回路３１は、デクリメント回路１３により変数“ｊ”をデクリメントする。その後、繰り返し制御回路３１は、ステップＳ２以降の処理を繰り返す。
【0037】
上述のステップＳ２～Ｓ１０が繰り返されることにより、乱数生成回路１は、（Ｙ＋１）個の値の中から重複しないＸ個の出力乱数Ｐを取得する。
【0038】
【0039】
図４のステップＳ１において、図５に示すように、メモリ回路４１が初期の記憶状態４２_０に設定される。すなわち、メモリ回路４１の初期の記憶状態４２_０では、アドレス０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、Ｙ－１、及びＹに、記憶値０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、Ｙ－１、及びＹがそれぞれ記憶される。
【0040】
図６に示すように、１回目の乱数の取得動作（図４のステップＳ３）において、余りＢとして４が得られたものとする。すると、アドレス４に記憶された値４が読み出される（図４のステップＳ４）。そして、読み出された値４が出力乱数として取得される。その後、アドレス４には、アドレスｊから読み出された値Ｙが書き込まれる（図４のステップＳ８～Ｓ９）。なお、上述したように、１回目の乱数の取得動作の時では、変数“ｊ”はＹに等しい。さらに、変数“ｊ”がデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｙ－１）となる。これにより、メモリ回路４１の記憶状態４２_１では、アドレス０、１、２、３、４、５、６、７、８、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、Ｙ、５、６、７、８、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。なお、記憶状態４２_１におけるアドレスＹの状態は、図６では省略されている。
【0041】
次に、２回目の乱数の取得動作（図４のステップＳ３）において、余りＢとして７が得られたものとする。すると、アドレス７に記憶された値７が読み出される（図４のステップＳ４）。そして、読み出された値７が出力乱数として取得される。その後、アドレス７には、アドレスｊ（すなわちアドレス（Ｙ－１））から読み出された値（Ｙ－１）が書き込まれる（図４のステップＳ８～Ｓ９）。さらに、変数“ｊ”が（Ｙ－１）から（Ｙ－２）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｙ－２）となる。これにより、メモリ回路４１の記憶状態４２_２では、アドレス０、１、２、３、４、５、６、７、８、…、Ｙ－４、Ｙ－３、及びＹ－２に、記憶値０、１、２、３、Ｙ、５、６、Ｙ－１、８、…、Ｙ－４、Ｙ－３、及びＹ－２がそれぞれ記憶される。なお、記憶状態４２_２におけるアドレス（Ｙ－１）～アドレスＹの状態は、図６では省略されている。
【0042】
さらに、３回目の乱数の取得動作（図４のステップＳ３）において、余りＢとして４が得られたものとする。すると、アドレス４に記憶された値Ｙが読み出される（図４のステップＳ４）。そして、読み出された値Ｙが出力乱数として取得される。その後、アドレス４には、アドレスｊ（すなわちアドレス（Ｙ－２））から読み出された値（Ｙ－２）が書き込まれる（図４のステップＳ８～Ｓ９）。さらに、変数“ｊ”が（Ｙ－２）から（Ｙ－３）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｙ－３）となる。これにより、メモリ回路４１の記憶状態４２_３では、アドレス０、１、２、３、４、５、６、７、８、…、Ｙ－４、及びＹ－３に、記憶値０、１、２、３、Ｙ－２、５、６、Ｙ－１、８、…、Ｙ－４、及びＹ－３がそれぞれ記憶される。なお、記憶状態４２_３におけるアドレス（Ｙ－２）～アドレスＹの状態は、図６では省略されている。
【0043】
さらに、４回目の乱数の取得動作（図４のステップＳ３）において、余りＢとして（Ｙ－３）が得られたものとする。すると、アドレス（Ｙ－３）に記憶された値（Ｙ－３）が読み出される（図４のステップＳ４）。そして、読み出された値（Ｙ－３）が出力乱数として取得される。その後、変数“ｊ”が（Ｙ－３）から（Ｙ－４）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｙ－４）となる。これにより、メモリ回路４１の記憶状態４２_４では、アドレス０、１、２、３、４、５、６、７、８、…、及びＹ－４に、記憶値０、１、２、３、Ｙ－２、５、６、Ｙ－１、８、…、及びＹ－４がそれぞれ記憶される。なお、記憶状態４２_４におけるアドレス（Ｙ－３）～アドレスＹの状態は、図６では省略されている。
【0044】
上述した乱数の取得動作がＸ回繰り返されることにより、乱数生成回路１は、（Ｙ＋１）個の値の中から重複しないＸ個の出力乱数を取得できる。
【0045】
１．３ 第１実施形態の効果
第１実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
第１実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
【0046】
第１実施形態では、乱数生成制御部１０が生成した乱数Ｂが、メモリ部４０のメモリ回路４１からデータを読み出すためのアドレスとして使用される。メモリ回路４１には、重複しない値０～Ｙが記憶されている。メモリ制御部２０は、アドレスＢから読み出した値Ｐを乱数として出力する。アドレスＢに記憶されたデータが読み出される毎に、メモリ回路４１のまだ読み出されていないアドレスから読み出された値が、アドレスＢに上書きされる。そして、次に取得する乱数の範囲がデクリメントされる。すなわち、一度読み出されたアドレスに記憶された値が、まだ読み出されていないアドレスに記憶された値によって上書きされ、乱数の取得範囲が削減される。これにより、これ以降、乱数生成制御部１０が生成する乱数Ｂ（即ち、アドレスＢ）が以前の値と重複しても、メモリ回路４１から読み出される値Ｐは、以前に読み出された値と重複しない。
【0047】
また、第１実施形態では、アドレスＢに記憶された値Ｐがメモリ回路４１から読み出された後、読み出される値が重複しないように、アドレスＢに記憶された値が書き換えられるが、この書き換え回数は、１回の乱数出力につき１回で済む。このため、メモリ回路４１に記憶された値を書き換える回数を最小回数に抑えることができ、メモリ回路４１における値の書き換え回数を低減できる。
【0048】
従って、第１実施形態の構成では、メモリ回路４１における値の書き換え回数を低減できるため、Ｘ個の乱数の取得動作を高速化することができる。すなわち、Ｘ個の乱数の取得動作に要する時間を短縮することができる。
【0049】
さらに、メモリ回路４１における値の書き換え回数を低減できるため、Ｘ個の乱数の取得動作に係る消費電力を低減することができる。
【0050】
以上述べたように第１実施形態によれば、乱数を効率良く出力することができる乱数生成回路及を提供できる。
【0051】
以下に、第１実施形態の乱数生成回路を不揮発性メモリのエラーエミュレーションに適用した例を説明する。不揮発性メモリは、例えばＮＡＮＤ型フラッシュメモリである。
【0052】
乱数生成回路１を含む半導体装置は、不揮発性メモリを制御するメモリコントローラとして機能し得る。メモリコントローラとして機能する半導体装置と、不揮発性メモリとは、メモリシステムを構成する。メモリコントローラは、不揮発性メモリに電気的に接続される。メモリコントローラは、乱数生成回路１を用いて、不揮発性メモリのエラーエミュレーションを実行し得る。
【0053】
エラーエミュレーションでは、不揮発性メモリから読み出されたデータ（リードデータ）の中に、例えば、ランダムにエラーデータが挿入される。このエラーエミュレーションは、例えば、メモリコントローラのエラー訂正能力の評価に用いられる。例えば、メモリコントローラは不揮発性メモリからリードデータを読み出す。リードデータ中の４０００箇所のエラーデータの候補位置から５００箇所のエラーデータの位置を決める場合、メモリコントローラは、第１実施形態の乱数生成回路１を用いて、４０００個の整数（すなわちＹ＝３９９９）から、５００個の重複しない値（すなわちＸ＝５００）をランダムに取得する。メモリコントローラは、取得された値に基づいて、５００箇所のエラーデータの位置を決定する。メモリコントローラは、決定した位置にエラーを挿入する。そして、メモリコントローラは、挿入されたエラーを含むリードデータに対し、エラー訂正を実行する。
【0054】
この場合、乱数生成回路１は、メモリ回路４１に記憶されたデータを５００回書き換えるだけでこの動作を実行できる。すなわち、第１実施形態の乱数生成回路１をエラーエミュレーションに用いれば、上記動作において必要なメモリ回路４１におけるデータ書き換えの回数を低減することが可能である。
【0055】
２．第２実施形態
第２実施形態の乱数生成回路について説明する。第２実施形態の乱数生成回路は、乱数生成器にて生成された乱数を用いて、ある範囲の値から全ての値を重複することなくランダムに出力する回路である。第２実施形態では、主に第１実施形態と異なる点について説明する。
第２実施形態の乱数生成回路について説明する。第２実施形態の乱数生成回路は、乱数生成器にて生成された乱数を用いて、ある範囲の値から全ての値を重複することなくランダムに出力する回路である。第２実施形態では、主に第１実施形態と異なる点について説明する。
【0056】
２．１ 第２実施形態の構成
第２実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
第２実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
【0057】
２．２ 第２実施形態の動作
第２実施形態の乱数生成回路の動作について説明する。図７は、第２実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図８は、メモリ回路４１における初期の記憶状態を示し、メモリ回路４１におけるアドレスと、それらアドレスに記憶されたデータ（記憶値）を示している。
第２実施形態の乱数生成回路の動作について説明する。図７は、第２実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図８は、メモリ回路４１における初期の記憶状態を示し、メモリ回路４１におけるアドレスと、それらアドレスに記憶されたデータ（記憶値）を示している。
【0058】
第２実施形態の動作では、乱数生成回路１は、それぞれ重複しない（Ｘ＋１）個の値をランダムに取得する。ここで、Ｘは１以上の整数である。なお、第２実施形態は、第１実施形態においてＸが（Ｙ＋１）の場合に相当する。
【0059】
図７に示すように、先ず、繰り返し制御回路３１は、変数“ｉ”をＸに設定する。また、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ回路４１に初期の記憶状態４３_０を設定する（Ｓ２１）。図８に示すように、初期の記憶状態４３_０は、アドレス０、１、２、３、…、Ｘ－４、Ｘ－３、Ｘ－２、Ｘ－１、及びＸに、記憶値０、１、２、３、…、Ｘ－４、Ｘ－３、Ｘ－２、Ｘ－１、及びＸがそれぞれ記憶されている。
【0060】
次に、繰り返し制御回路３１は、乱数生成器１１により内部乱数Ａを生成する（Ｓ２２）。内部乱数Ａは、任意の整数である。
【0061】
続いて、繰り返し制御回路３１は、数値範囲制限回路１２により、内部乱数Ａを０～ｉの範囲の値に制限するための処理を行う。すなわち、数値範囲制限回路１２は、内部乱数Ａを用いて０～ｉの範囲の値を得るための処理を行う。具体的には、数値範囲制限回路１２は、内部乱数Ａを（ｉ＋１）で除算する。数値範囲制限回路１２は、この除算によって余りＢを算出する（Ｓ２３）。
【0062】
次に、繰り返し制御回路３１は、余りＢをメモリ回路４１のアドレスと見なし、データ読み出し制御回路２２によりメモリ回路４１のアドレスＢから値Ｐを読み出す（Ｓ２４）。
【0063】
次に、繰り返し制御回路３１は、余りＢと変数“ｉ”とが等しいか否かを判定する（Ｓ２５）。余りＢと変数“ｉ”とが等しくない場合（Ｓ２５でNo）、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、変数“ｉ”の値のアドレスで示されるメモリ回路４１の記憶領域に記憶された値Ｑを読み出す（Ｓ２６）。
【0064】
次に、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、メモリ回路４１のアドレスＢに、値Ｑを書き込む（Ｓ２７）。すなわち、繰り返し制御回路３１は、ステップＳ２４において値Ｐが読み出されたアドレスＢに、アドレスｉから読み出された値Ｑを上書きする。その後、繰り返し制御回路３１による処理は、ステップＳ２８に移行する。
【0065】
一方、余りＢと変数“ｉ”とが等しい場合（Ｓ２５でYes）、出力乱数がまだ読み出されていないアドレスの値のうちの最大値が余りＢであるため、ステップＳ２６及びＳ２７をスキップして、繰り返し制御回路３１による処理は、ステップＳ２８に移行する。
【0066】
繰り返し制御回路３１は、デクリメント回路１３により変数“ｉ”をデクリメントする（Ｓ２８）。すなわち、繰り返し制御回路３１は、変数“ｉ”から１を減算する。
【0067】
次に、繰り返し制御回路３１は、減算後の変数“ｉ”が０になっているか否かを判定する（Ｓ２９）。変数“ｉ”が０になっていない場合（Ｓ２９でNo）、繰り返し制御回路３１は、ステップＳ２２以降の処理を繰り返す。
【0068】
一方、変数“ｉ”が０になっている場合（Ｓ２９でYes）、繰り返し制御回路３１は、データ読み出し制御回路２２により、アドレス０に記憶された値Ｐを読み出す（Ｓ３０）。その後、繰り返し制御回路３１は動作を終了する。
【0069】
上述のステップＳ２２～Ｓ３０が繰り返されることにより、乱数生成回路１は、（Ｘ＋１）個の値の中から重複しない（Ｘ＋１）個の出力乱数Ｐを取得する。
【0070】
【0071】
図７のステップＳ２１において、図８に示すように、メモリ回路４１が初期の記憶状態４３_０に設定される。すなわち、初期の記憶状態４３_０では、アドレス０、１、２、３、…、Ｘ－４、Ｘ－３、Ｘ－２、Ｘ－１、及びＸに、記憶値０、１、２、３、…、Ｘ－４、Ｘ－３、Ｘ－２、Ｘ－１、及びＸがそれぞれ記憶される。
【0072】
図９に示すように、１回目の乱数の取得動作（図７のステップＳ２３）において、余りＢとして３が得られたものとする。すると、アドレス３に記憶された値３が読み出される（図７のステップＳ２４）。そして、読み出された値３が出力乱数として取得される。その後、アドレス３には、アドレスｉから読み出された値Ｘが書き込まれる（図７のステップＳ２６～Ｓ２７）。なお、上述したように、１回目の乱数の取得動作の時では、変数“ｉ”はＸに等しい。さらに、変数“ｉ”がデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｘ－１）となる。これにより、メモリ回路４１の記憶状態４３_１では、アドレス０、１、２、３、４、５、６、７、８、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、２、Ｘ、４、５、６、７、８、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１がそれぞれ記憶される。なお、記憶状態４３_１におけるアドレスＸの状態は、図９では省略されている。
【0073】
次に、２回目の乱数の取得動作（図７のステップＳ２３）において、余りＢとして８が得られたものとする。すると、アドレス８に記憶された値８が読み出される（図７のステップＳ２４）。そして、読み出された値８が出力乱数として取得される。その後、アドレス８には、アドレスｉ（すなわちアドレス（Ｘ－１））から読み出された値（Ｘ－１）が書き込まれる（図７のステップＳ２６～Ｓ２７）。さらに、変数“ｉ”が（Ｘ－１）から（Ｘ－２）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｘ－２）となる。これにより、メモリ回路４１の記憶状態４３_２では、アドレス０、１、２、３、４、５、６、７、８、…、Ｘ－４、Ｘ－３、及びＸ－２に、記憶値０、１、２、Ｘ、４、５、６、７、Ｘ－１、…、Ｘ－４、Ｘ－３、及びＸ－２がそれぞれ記憶される。なお、記憶状態４３_２におけるアドレス（Ｘ－１）～アドレスＸの状態は、図９では省略されている。
【0074】
さらに、３回目の乱数の取得動作（図７のステップＳ２３）において、余りＢとして３が得られたものとする。すると、アドレス３に記憶された値Ｘが読み出される（図７のステップＳ２４）。そして、読み出された値Ｘが出力乱数として取得される。その後、アドレス３には、アドレスｉ（すなわちアドレス（Ｘ－２））から読み出された値（Ｘ－２）が書き込まれる（図７のステップＳ２６～Ｓ２７）。さらに、変数“ｉ”が（Ｘ－２）から（Ｘ－３）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｘ－３）となる。これにより、メモリ回路４１の記憶状態４３_３では、アドレス０、１、２、３、４、５、６、７、８、…、Ｘ－４、及びＸ－３に、記憶値０、１、２、Ｘ－２、４、５、６、７、Ｘ－１、…、Ｘ－４、及びＸ－３がそれぞれ記憶される。なお、記憶状態４３_３におけるアドレス（Ｘ－２）～アドレスＸの状態は、図９では省略されている。
【0075】
さらに、４回目の乱数の取得動作（図７のステップＳ２３）において、余りＢとして（Ｘ－３）が得られたものとする。すると、アドレス（Ｘ－３）に記憶された値（Ｘ－３）が読み出される（図７のステップＳ２４）。そして、読み出された値（Ｘ－３）が出力乱数として取得される。その後、変数“ｉ”が（Ｘ－３）から（Ｘ－４）にデクリメントされて、出力乱数が取得されていないアドレスの範囲が０～（Ｘ－４）となる。これにより、メモリ回路４１の記憶状態４３_４では、アドレス０、１、２、３、４、５、６、７、８、…、及びＸ－４に、記憶値０、１、２、Ｘ－２、４、５、６、７、Ｘ－１、…、及びＸ－４がそれぞれ記憶される。なお、記憶状態４３_４におけるアドレス（Ｘ－３）～アドレスＸの状態は、図９では省略されている。
【0076】
上述した乱数の取得動作が（Ｘ＋１）回繰り返されることにより、乱数生成回路１は、（Ｘ＋１）個の値の中から重複しない（Ｘ＋１）個の出力乱数を取得できる。
【0077】
２．３ 第２実施形態の効果
第２実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
第２実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
【0078】
第２実施形態の構成では、（Ｘ＋１）個の互いに重複しない値から全ての値をランダムに出力することができる。従って、第２実施形態の構成では、ある範囲の全ての値をランダムに取り出すシャッフル回路（あるいは、並べ替え回路）を実現することができる。その他の効果は、前述した第１実施形態と同様である。
【0079】
３．第３実施形態
第３実施形態の乱数生成回路について説明する。第３実施形態では、第１実施形態で説明した動作の一部が並行して実行される例を示す。第３実施形態では、主に第１実施形態と異なる点について説明する。
第３実施形態の乱数生成回路について説明する。第３実施形態では、第１実施形態で説明した動作の一部が並行して実行される例を示す。第３実施形態では、主に第１実施形態と異なる点について説明する。
【0080】
３．１ 第３実施形態の構成
第３実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
第３実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
【0081】
３．２ 第３実施形態の動作
第３実施形態の乱数生成回路の動作について説明する。図１０は、第３実施形態の乱数生成回路の動作を示すフローチャートである。
第３実施形態の乱数生成回路の動作について説明する。図１０は、第３実施形態の乱数生成回路の動作を示すフローチャートである。
【0082】
Ｘ個の出力乱数Ｐを取得する動作では、内部乱数Ａを生成する処理（Ｓ２）から変数“ｊ”をデクリメントする処理（Ｓ１０）までの動作がＸ回繰り返し実行される。
【0083】
このＸ回繰り返し実行される処理の中で、図１０に示すように、内部乱数Ａを生成する処理（Ｓ２）及び余りＢ算出する処理（Ｓ３）と、変数“ｉ”のデクリメント処理（Ｓ５）と、値Ｑの読み出し処理（Ｓ８）とは、並行して実行することができる。
【0084】
例えば、１回目の出力乱数の取得動作における変数“ｉ”をデクリメントする処理（Ｓ５）及び値Ｑを読み出す処理（Ｓ８）と、２回目の出力乱数の取得動作における内部乱数Ａを生成する処理（Ｓ２）とは、並行して実行することができる。すなわち、２回目の出力乱数の取得動作における内部乱数Ａを生成する処理（Ｓ２）は、１回目の出力乱数の取得動作における変数“ｉ”をデクリメントする処理（Ｓ５）及び値Ｑを読み出す処理（Ｓ８）と並行して実行されることが可能である。
【0085】
内部乱数Ａを生成する処理（Ｓ２）は、乱数生成制御部１０内の乱数生成器１１により行われる。余りＢを算出する処理（Ｓ３）は、数値範囲制限回路１２により行われる。変数“ｉ”をデクリメントする処理（Ｓ５）は、繰り返し制御部３０内の繰り返し制御回路３１により行われる。さらに、値Ｑを読み出す処理（Ｓ８）は、メモリ制御部２０内の読み出し及び書き込み制御回路２３により行われる。
【0086】
これらの処理のうちの少なくとも２つが専用ハードウェア回路により実行される場合、複数の専用ハードウェア回路が並行して動作することにより、内部乱数の生成処理（Ｓ２）（あるいは、余りの算出処理（Ｓ３））、変数“ｉ”のデクリメント処理（Ｓ５）、及び値Ｑの読み出し処理（Ｓ８）、のうちの少なくとも２つを並行して実行することが可能である。
【0087】
図１１は、第３実施形態における動作の一部をパイプライン処理した様子を示す図である。
【0088】
Ｘ個の出力乱数Ｐを取得する動作では、乱数の生成処理（Ｓ２及びＳ３）と読み出し及び書き込み処理（Ｓ８及びＳ９）とがＸ回繰り返し実行される。乱数の生成処理（Ｓ２及びＳ３）は、内部乱数Ａを生成する処理（Ｓ２）、及び余りＢを算出する処理（Ｓ３）を含む。読み出し及び書き込み処理（Ｓ８及びＳ９）は、メモリ回路４１に対する値Ｑを読み出す処理（Ｓ８）、及び値Ｑを書き込む処理（Ｓ９）を含む。
【0089】
図１１に示すように、例えば、１回目の出力乱数を取得する動作では、（１）に示す乱数生成処理５１ａが実行され、続いて、読み出し及び書き込み処理５１ｂが実行される。２回目の出力乱数を取得する動作では、（２）に示す乱数生成処理５２ａが実行され、続いて、読み出し及び書き込み処理５２ｂが実行される。さらに、３回目の出力乱数を取得する動作では、（３）に示す乱数生成処理５３ａが実行され、続いて、読み出し及び書き込み処理５３ｂが実行される。
【0090】
乱数生成処理５１ａ、５２ａ及び５３ａは、乱数生成器１１及び数値範囲制限回路１２により実行される。読み出し及び書き込み処理５１ｂ、５２ｂ並びに５３ｂは、読み出し及び書き込み制御回路２３により実行される。乱数生成器１１、数値範囲制限回路１２、並びに、読み出し及び書き込み制御回路２３のそれぞれが、専用ハードウェア回路にて形成されている場合、これらは独立に動作が可能である。
【0091】
従って、図１１に示すように、（１）の読み出し及び書き込み処理５１ｂと（２）の乱数生成処理５２ａとは、並行して実行することができる。すなわち、２回目の出力乱数の取得動作における乱数生成処理５２ａは、１回目の出力乱数の取得動作における読み出し及び書き込み処理５１ｂと並行して実行されることが可能である。
【0092】
同様に、（２）の読み出し及び書き込み処理５２ｂと（３）の乱数生成処理５３ａとは、並行して実行することができる。すなわち、３回目の出力乱数の取得動作における乱数生成処理５３ａは、２回目の出力乱数の取得動作における読み出し及び書き込み処理５２ｂと並行して実行されることが可能である。
【0093】
３．３ 第３実施形態の効果
第３実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
第３実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力することができる乱数生成回路を提供できる。
【0094】
第３実施形態の構成では、Ｘ回繰り返し実行される処理（Ｓ２）～（Ｓ１０）において、乱数生成処理（Ｓ２）（あるいは、余りの算出処理（Ｓ３））と、変数“ｉ”のデクリメント処理（Ｓ５）と、値Ｑの読み出し処理（Ｓ８）と、を並行して実行させることが可能である。これにより、Ｘ個の出力乱数Ｐの取得動作を高速化することができる。すなわち、Ｘ個の出力乱数Ｐの取得動作に要する時間を短縮することができる。
【0095】
また、第３実施形態の構成では、図１１に示したように、Ｘ回繰り返し実行される乱数生成処理５１ａと読み出し及び書き込み処理５１ｂとにおいて、前に実行される読み出し及び書き込み処理５１ｂと、後に実行される乱数生成処理５１ａとを並行して実行させることが可能である。これにより、Ｘ個の出力乱数Ｐの取得動作を高速化することができる。すなわち、Ｘ個の出力乱数Ｐの取得動作に要する時間を短縮することができる。その他の効果は、前述した第１実施形態と同様である。
【0096】
４．第４実施形態
第４実施形態の乱数生成回路について説明する。第４実施形態では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループに属するアドレスに記憶される値は数字の小さい出力乱数として算出され、第２グループに属するアドレスに記憶される値は数字の大きい出力乱数として算出される例を示す。第４実施形態では、主に第１実施形態と異なる点について説明する。
第４実施形態の乱数生成回路について説明する。第４実施形態では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループに属するアドレスに記憶される値は数字の小さい出力乱数として算出され、第２グループに属するアドレスに記憶される値は数字の大きい出力乱数として算出される例を示す。第４実施形態では、主に第１実施形態と異なる点について説明する。
【0097】
４．１ 第４実施形態の構成
メモリ回路４１におけるアドレスは、例えば、数字で表されている。以降、アドレスを表す数字をアドレス番号と称する。第４実施形態では、メモリ回路４１におけるアドレスが、アドレス番号が大きい第１グループと、アドレス番号が小さい第２グループの２つに分割され管理される。第１グループのアドレスで指定される記憶領域と、第２グループのアドレスで指定される記憶領域とには、それぞれ同一の値が記憶される。メモリ回路４１におけるアドレスとその値を含む記憶状態については後で詳述する。
メモリ回路４１におけるアドレスは、例えば、数字で表されている。以降、アドレスを表す数字をアドレス番号と称する。第４実施形態では、メモリ回路４１におけるアドレスが、アドレス番号が大きい第１グループと、アドレス番号が小さい第２グループの２つに分割され管理される。第１グループのアドレスで指定される記憶領域と、第２グループのアドレスで指定される記憶領域とには、それぞれ同一の値が記憶される。メモリ回路４１におけるアドレスとその値を含む記憶状態については後で詳述する。
【0098】
その他の第４実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
【0099】
４．２ 第４実施形態の動作
第４実施形態の乱数生成回路の動作について説明する。図１２は、第４実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図１３及び図１４は、メモリ回路４１における記憶状態の推移を示し、余りＢ、メモリ回路４１におけるアドレス、及びそれらアドレスに記憶されたデータ（記憶値）を示している。
第４実施形態の乱数生成回路の動作について説明する。図１２は、第４実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図１３及び図１４は、メモリ回路４１における記憶状態の推移を示し、余りＢ、メモリ回路４１におけるアドレス、及びそれらアドレスに記憶されたデータ（記憶値）を示している。
【0100】
第４実施形態の乱数生成回路１は、Ｙ（＝Ｘ／２）個の値を用いて、Ｘ個の値の中からＸ個の重複しない値をランダムに取得する。ここで、Ｙは０以上（Ｘ／２）以下の整数である。Ｘは０以上の整数である。繰り返し制御回路３１が演算に用いる変数として、“Ｎ１”、“Ｎ２”、“Ｂ”、“Ｃ”、“Ｄ”、及び“Ｒ”が用意される。
【0101】
図１２に示すように、先ず、繰り返し制御回路３１は、変数“Ｎ１”及び“Ｎ２”をそれぞれＹ（＝Ｘ／２）に設定する（Ｓ１）。変数“Ｎ１”及び“Ｎ２”は、取得された出力乱数の個数を管理するための変数である。変数“Ｎ１”及び“Ｎ２”は、それぞれ（Ｘ／２）以下の整数である。
【0102】
さらに、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ回路４１に初期の記憶状態４４_０を設定する（Ｓ１）。
【0103】
図１３に示すように、メモリ回路４１は、例えば、アドレス０、１、２、３、…、Ｙ－２、Ｙ－１、Ｙ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１を有する。これらアドレス０、１、２、…、及びＸ－１は、アドレス番号の小さいＹ個の第１グループと、アドレス番号の大きいＹ個の第２グループとに分割される。第１グループは、アドレス０、１、２、３、…、Ｙ－２、及びＹ－１である。第２グループは、アドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１である。
【0104】
初期の記憶状態４４_０では、第１グループに属するアドレス０、１、２、３、…、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、…、Ｙ－２、及びＹ－１がそれぞれ記憶される。第２グループに属するアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。すなわち、アドレス０とアドレスＹには、同じ値０が記憶される。アドレス１とアドレス（Ｙ＋１）には、同じ値１が記憶される。アドレス２とアドレス（Ｙ＋２）には、同じ値２が記憶される。同様に、第１グループのアドレスと第２グループのアドレスには、それぞれ同じ値が記憶される。なお、図１３及び図１４における記憶値に記載された括弧内の値は、出力乱数として出力されるときの値を示す。
【0105】
次に、繰り返し制御回路３１は、乱数生成器１１により乱数（即ち、内部乱数）Ａを生成する（Ｓ２）。内部乱数Ａは、任意の整数である。
【0106】
続いて、繰り返し制御回路３１の数値範囲制限回路１２は、内部乱数Ａを用いて０～（Ｘ－１）の範囲の値を得るための処理を行う。具体的には、数値範囲制限回路１２は、内部乱数Ａを（Ｎ１＋Ｎ２）で除算する。数値範囲制限回路１２は、この除算によって算出した余りを変数“Ｂ”に設定する（Ｓ３）。変数“Ｂ”の値は０以上（Ｘ－１）以下の整数である。
【0107】
次に、繰り返し制御回路３１は、変数“Ｂ”が変数“Ｎ１”より小さいか否かを判定する（Ｓ４）。変数“Ｂ”が変数“Ｎ１”より小さい場合（Ｓ４でYes）、繰り返し制御回路３１は、ステップＳ５～Ｓ７の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｃ”に０を設定する（Ｓ５）。変数“Ｃ”は、メモリ回路４１から読み出された記憶値に加算される変数である。続いて、繰り返し制御回路３１は、変数“Ｎ１”をデクリメントする（Ｓ６）。さらに、繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ１”の値を設定する（Ｓ７）。変数“Ｄ”は、記憶値がまだ読み出されていないアドレスの値のうちの最大値を示すための変数である。その後、繰り返し制御回路３１による処理は、ステップＳ１２へ移行する。
【0108】
一方、変数“Ｂ”が変数“Ｎ１”より小さくない場合（Ｓ４でNo）、繰り返し制御回路３１は、ステップＳ８～Ｓ１１の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”に対し、Ｙを加算するとともに変数“Ｎ１”の値を減算する（Ｓ８）。繰り返し制御回路３１は、変数“Ｃ”にＹを設定する（Ｓ９）。繰り返し制御回路３１は、変数“Ｎ２”をデクリメントする（Ｓ１０）。さらに、繰り返し制御回路３１は、変数“Ｄ”に（Ｎ２＋Ｙ）の値を設定する（Ｓ１１）。その後、繰り返し制御回路３１による処理は、ステップＳ１２へ移行する。
【0109】
次に、ステップＳ１２において、繰り返し制御回路３１は、変数“Ｂ”の値をメモリ回路４１のアドレスと見なし、データ読み出し制御回路２２によりメモリ回路４１のアドレスＢに記憶された値を読み出す。さらに、繰り返し制御回路３１は、アドレスＢから読み出された値に変数“Ｃ”の値を加算して、得られた値を変数“Ｒ”に設定する（Ｓ１３）。変数“Ｒ”は０以上（２Ｙ－１）以下の整数である。この変数“Ｒ”の値がメモリ制御部２０から出力される出力乱数である。
【0110】
次に、繰り返し制御回路３１は、（Ｎ１＋Ｎ２）が０になっているか否かを判定する（Ｓ１４）。（Ｎ１＋Ｎ２）が０になっている場合（Ｓ１４でYes）、Ｘ個の出力乱数Ｒが取得されたため、繰り返し制御回路３１は動作を終了する。
【0111】
一方、（Ｎ１＋Ｎ２）が０になっていない場合（Ｓ１４でNo）、繰り返し制御回路３１は、変数“Ｂ”と変数“Ｄ”とが等しいか否かを判定する（Ｓ１５）。すなわち、繰り返し制御回路３１は、ステップＳ１２において値が読み出されたメモリ回路４１のアドレスＢの値が、第１グループあるいは第２グループにおいて値がまだ読み出されていないアドレスの値のうちの最大値であるか否かを判定する。
【0112】
変数“Ｂ”と変数“Ｄ”とが等しい場合（Ｓ１５でYes）、値がまだ読み出されていないアドレスの値のうちの最大値が変数“Ｂ”であるため、繰り返し制御回路３１は、ステップＳ１６をスキップしてステップＳ２に戻り、ステップＳ２以降の処理を繰り返す。
【0113】
一方、変数“Ｂ”と変数“Ｄ”とが等しくない場合（Ｓ１５でNo）、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、変数“Ｄ”の値のアドレスで示されるメモリ回路４１の記憶領域に記憶された値（即ち、アドレスＤに記憶された値）を読み出し、メモリ回路４１のアドレスＢに、読み出された値を書き込む（Ｓ１６）。すなわち、繰り返し制御回路３１は、ステップＳ１２において値が読み出されたアドレスＢに、アドレスＤから読み出された値を上書きする。その後、繰り返し制御回路３１は、ステップＳ２に戻りステップＳ２以降の処理を繰り返す。
【0114】
上述のステップＳ２～Ｓ１６が繰り返されることにより、乱数生成回路１は、０～Ｙまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数Ｒを取得する。
【0115】
以下に、第４実施形態の乱数生成回路１の具体的な動作を説明する。図１５～図３１は、乱数生成回路１の動作時のメモリ回路４１におけるアドレス及び記憶値、並びに変数“Ｎ１”、“Ｎ２”、“Ｂ”、“Ｃ”、“Ｄ”、及び“Ｒ”の推移の具体例を示す。なお、乱数生成回路１の動作は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。
【0116】
【0117】
メモリ回路４１の初期の記憶状態４４_０では、第１グループに属するアドレス０、１、２、３、…、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、…、Ｙ－２、及びＹ－１がそれぞれ記憶される。さらに、第２グループに属するアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。
【0118】
次に、１回目の出力乱数Ｒの取得動作が実行される。
【0119】
図１２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）として２が得られたものとする。すると、図１６に示すように、変数“Ｂ”に２が設定される。さらに、変数“Ｂ”の値２は変数“Ｎ１”の値Ｙより小さいため（Ｓ４でYes）、ステップＳ５～Ｓ７の処理が実行される。図１７に示すように、変数“Ｃ”に０が設定され、変数“Ｎ１”の値がＹからデクリメントされて、（Ｙ－１）になる（Ｓ５及びＳ６）。さらに、、図１８に示すように、変数“Ｄ”に変数“Ｎ１”の値（Ｙ－１）が設定される（Ｓ７）。
【0120】
次に、アドレスＢ、すなわちアドレス２に記憶された値２が読み出される。さらに、図１９に示すように、読み出された値２に変数“Ｃ”の値０が加算されて、変数“Ｒ”に値２が設定される（Ｓ１２及びＳ１３）。そして、変数“Ｒ”の値２が出力乱数として取得される。
【0121】
次に、図２０に示すように、アドレスＤ（アドレス（Ｙ－１））に記憶された値（Ｙ－１）が読み出され、読み出された値（Ｙ－１）がアドレスＢ、すなわちアドレス２に書き込まれる（Ｓ１６）（図１３の記憶状態４４_１参照）。以上により、１回目の出力乱数２の取得動作が終了する。
【0122】
次に、２回目の出力乱数Ｒの取得動作が実行される。
【0123】
図１２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）としてＹが得られたものとする。すると、図２１に示すように、変数“Ｂ”にＹが設定される。さらに、変数“Ｂ”の値Ｙは変数“Ｎ１”の値（Ｙ－１）より小さくないため（Ｓ４でNo）、ステップＳ８～Ｓ１１の処理が実行される。図２２に示すように、値Ｙを有する変数“Ｂ”にＹが加算されるとともに変数“Ｎ１”の値（Ｙ－１）が減算される。これにより、変数“Ｂ”には（Ｙ＋１）が設定される（Ｓ８）。
【0124】
次に、図２３に示すように、変数“Ｃ”にＹが設定され、変数“Ｎ２”の値がＹからデクリメントされて、（Ｙ－１）になる（Ｓ９及びＳ１０）。さらに、図２４に示すように、変数“Ｄ”に（Ｎ２＋Ｙ）の値が設定される。すなわち、変数“Ｄ”に（２Ｙ－１）が設定される（Ｓ１１）。
【0125】
次に、アドレスＢ（アドレス（Ｙ＋１））に記憶された値１が読み出される。さらに、図２５に示すように、読み出された値１に変数“Ｃ”の値Ｙが加算されて、変数“Ｒ”に値（Ｙ＋１）が設定される（Ｓ１２及びＳ１３）。そして、変数“Ｒ”の値（Ｙ＋１）が出力乱数として取得される。
【0126】
次に、図２６に示すように、アドレスＤ（アドレス（Ｘ－１））に記憶された値（Ｙ－１）が読み出され、読み出された値（Ｙ－１）がアドレスＢ、すなわちアドレス（Ｙ＋１）に書き込まれる（Ｓ１６）（図１４の記憶状態４４_２参照）。以上により、２回目の出力乱数（Ｙ＋１）の取得動作が終了する。
【0127】
次に、３回目の出力乱数Ｒの取得動作が実行される。
【0128】
図１２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）として２が得られたものとする。すると、図２７に示すように、変数“Ｂ”に２が設定される。さらに、変数“Ｂ”の値２は変数“Ｎ１”の値（Ｙ－１）より小さいため（Ｓ４でYes）、ステップＳ５～Ｓ７の処理が実行される。図２８に示すように、変数“Ｃ”に０が設定され、変数“Ｎ１”の値が（Ｙ－１）からデクリメントされて、（Ｙ－２）になる（Ｓ５及びＳ６）。さらに、図２９に示すように、変数“Ｄ”に変数“Ｎ１”の値（Ｙ－２）が設定される（Ｓ７）。
【0129】
次に、アドレスＢ、すなわちアドレス２に記憶された値（Ｙ－１）が読み出される。さらに、図３０に示すように、読み出された値（Ｙ－１）に変数“Ｃ”の値０が加算されて、変数“Ｒ”に値（Ｙ－１）が設定される（Ｓ１２及びＳ１３）。そして、変数“Ｒ”の値（Ｙ－１）が出力乱数として取得される。
【0130】
次に、図３１に示すように、アドレスＤに記憶された値（Ｙ－２）が読み出され、読み出された値（Ｙ－２）がアドレスＢ、すなわちアドレス２に書き込まれる（Ｓ１６）（図１４の記憶状態４４_３参照）。以上により、３回目の出力乱数（Ｙ－１）の取得動作が終了する。
【0131】
次に、４回目の出力乱数Ｒの取得動作が実行される。ここでは、メモリ回路４１のアドレス及び記憶値、並びに変数“Ｎ１”、“Ｎ２”、“Ｂ”、“Ｃ”、“Ｄ”、及び“Ｒ”の推移を示す図は省略する。
【0132】
図１２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）として（Ｙ－１）が得られたものとする。すると、変数“Ｂ”に（Ｙ－１）が設定される。さらに、変数“Ｂ”の値（Ｙ－１）は変数“Ｎ１”の値（Ｙ－２）より小さくないため（Ｓ４でNo）、ステップＳ８～Ｓ１１の処理が実行される。値（Ｙ－１）を有する変数“Ｂ”にＹが加算されるとともに変数“Ｎ１”の値（Ｙ－２）が減算される。これにより、変数“Ｂ”に（Ｙ＋１）が設定される（Ｓ８）。
【0133】
次に、変数“Ｃ”にＹが設定され、変数“Ｎ２”の値が（Ｙ－１）からデクリメントされて、（Ｙ－２）になる（Ｓ９及びＳ１０）。さらに、変数“Ｄ”に（Ｎ２＋Ｙ）の値が設定される。すなわち、変数“Ｄ”に（２Ｙ－１）が設定される（Ｓ１１）。
【0134】
次に、アドレスＢ、すなわちアドレス（Ｙ＋１）に記憶された値（Ｙ－１）が読み出される。さらに、読み出された値（Ｙ－１）に変数“Ｃ”の値Ｙが加算されて、変数“Ｒ”に値（２Ｙ－１）が設定される（Ｓ１２及びＳ１３）。そして、変数“Ｒ”の値（２Ｙ－１）が出力乱数として取得される。
【0135】
次に、アドレスＤ、すなわちアドレス（Ｘ－２）に記憶された値（Ｙ－２）が読み出され、読み出された値（Ｙ－２）がアドレスＢ、すなわちアドレス（Ｙ＋１）に書き込まれる（Ｓ１６）（図１４の記憶状態４４_４参照）。以上により、４回目の出力乱数（２Ｙ－１）の取得動作が終了する。
【0136】
上述した乱数の取得動作がＸ回繰り返されることにより、乱数生成回路１は、０～Ｙまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数を取得できる。
【0137】
４．３ 第４実施形態の変形例
第４実施形態の変形例の乱数生成回路の動作について説明する。第４実施形態の変形例では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループに属するアドレスに記憶される値は偶数の出力乱数として算出され、第２グループに属するアドレスに記憶される値は奇数の出力乱数として算出される例を示す。
第４実施形態の変形例の乱数生成回路の動作について説明する。第４実施形態の変形例では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループに属するアドレスに記憶される値は偶数の出力乱数として算出され、第２グループに属するアドレスに記憶される値は奇数の出力乱数として算出される例を示す。
【0138】
図３２は、第４実施形態の変形例の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図３３は、メモリ回路４１における記憶状態の推移を示し、余りＢ、メモリ回路４１におけるアドレス、及びそれらアドレスに記憶されたデータ（記憶値）を示している。
【0139】
図３２に示すように、先ず、繰り返し制御回路３１は、変数“Ｎ１”及び“Ｎ２”をそれぞれＹ（＝Ｘ／２）に設定する（Ｓ１ａ）。変数“Ｎ１”及び“Ｎ２”は、取得された出力乱数の個数を管理するための変数である。変数“Ｎ１”及び“Ｎ２”は、それぞれ（Ｘ／２）以下の整数である。
【0140】
さらに、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ回路４１に初期の記憶状態４５_０を設定する（Ｓ１ａ）。
【0141】
記憶状態４５_０は、第４実施形態における記憶状態４４_０と同様である。記憶状態４５_０では、第１グループのアドレス０、１、２、３、…、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、…、Ｙ－２、及びＹ－１がそれぞれ記憶される。第２グループのアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。すなわち、第１グループのアドレスと第２グループのアドレスには、それぞれ同一の値が記憶される。なお、図３３における記憶値に記載された括弧内の値は、出力乱数として出力されるときの値を示す。
【0142】
【0143】
変数“Ｂ”が変数“Ｎ１”より小さくない場合（Ｓ４でNo）、繰り返し制御回路３１は、ステップＳ８～Ｓ１１の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”に対し、Ｙを加算するとともに変数“Ｎ１”の値を減算する（Ｓ８）。続いて、繰り返し制御回路３１は、変数“Ｃ”に１を設定する（Ｓ９ａ）。繰り返し制御回路３１は、変数“Ｎ２”をデクリメントする（Ｓ１０）。さらに、繰り返し制御回路３１は、変数“Ｄ”に（Ｎ２＋Ｙ）の値を設定する（Ｓ１１）。その後、繰り返し制御回路３１による処理は、ステップＳ１２へ移行する。
【0144】
次に、ステップＳ１２において、繰り返し制御回路３１は、変数“Ｂ”の値をメモリ回路４１のアドレスと見なし、データ読み出し制御回路２２によりメモリ回路４１のアドレスＢに記憶された値を読み出す。さらに、繰り返し制御回路３１は、アドレスＢから読み出された値を２倍し、さらに変数“Ｃ”の値を加算して、得られた値を変数“Ｒ”に設定する（Ｓ１３ａ）。変数“Ｒ”は０以上（２Ｙ－１）以下の整数である。この変数“Ｒ”の値がメモリ制御部２０から出力される出力乱数である。
【0145】
【0146】
上述のステップＳ２～Ｓ１６が繰り返されることにより、乱数生成回路１は、０～Ｙまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数Ｒを取得する。
【0147】
【0148】
【0149】
メモリ回路４１の初期の記憶状態４５_０では、第１グループに属するアドレス０、１、２、３、…、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、…、Ｙ－２、及びＹ－１がそれぞれ記憶される。さらに、第２グループに属するアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。
【0150】
次に、１回目の出力乱数Ｒの取得動作が実行される。
【0151】
図３２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）として２が得られたものとする。変数“Ｂ”の値２は変数“Ｎ１”の値Ｙより小さいため（Ｓ４でYes）、ステップＳ５～Ｓ７の処理が実行される。まず、変数“Ｃ”に０が設定される（Ｓ５）。変数“Ｎ１”がＹから（Ｙ－１）へデクリメントされる（Ｓ６）。変数“Ｄ”に変数“Ｎ１”の値（Ｙ－１）が設定される（Ｓ７）。
【0152】
次に、図３３に示すように、アドレスＢ（アドレス２）に記憶された値２が読み出される（Ｓ１２）。読み出された値２が２倍され、変数“Ｃ”の値０が加算されて変数“Ｒ”に設定される（Ｓ１３ａ）。そして、変数“Ｒ”の値４が出力乱数として取得される。
【0153】
その後、アドレスＢ（アドレス２）には、アドレスＤ（アドレス（Ｙ－１））から読み出された値（Ｙ－１）が書き込まれる（Ｓ１６）。
【0154】
また、変数“Ｎ１”がデクリメントされることにより、出力乱数が取得されていないアドレスの範囲が、第１グループにおいて０～（Ｙ－２）、第２グループにおいてＹ～（Ｘ－１）となる。これにより、メモリ回路４１の記憶状態４５_１では、第１グループのアドレス０、１、２、３、…、及びＹ－２に、記憶値０、１、Ｙ－１、３、…、及びＹ－２がそれぞれ記憶される。さらに、第２グループのアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２、及びＸ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。
【0155】
次に、２回目の出力乱数Ｒの取得動作が実行される。
【0156】
図３２のステップＳ２及びＳ３において、余り（すなわち、変数“Ｂ”）としてＹが得られたものとする。すると、変数“Ｂ”の値Ｙは変数“Ｎ１”の値（Ｙ－１）より小さくないため（Ｓ４でNo）、ステップＳ８～Ｓ１１の処理が実行される。まず、変数“Ｂ”にＹが加算されるとともに変数“Ｎ１”の値（Ｙ－１）が減算され、得られた値（Ｙ＋１）が変数“Ｂ”に設定される（Ｓ８）。変数“Ｃ”に１が設定される（Ｓ９ａ）。変数“Ｎ２”の値がＹから（Ｙ－１）へデクリメントされる（Ｓ１０）。さらに、変数“Ｄ”に（Ｎ２＋Ｙ）が設定される（Ｓ１１）。すなわち、変数“Ｄ”に（２Ｙ－１）が設定される。
【0157】
次に、図３３に示すように、メモリ回路４１のアドレスＢ、すなわちアドレス（Ｙ＋１）に記憶された値１が読み出される（Ｓ１２）。読み出された値１が２倍され、変数“Ｃ”の値１が加算されて変数“Ｒ”に設定される（Ｓ１３ａ）。そして、変数“Ｒ”の値３が出力乱数として取得される。
【0158】
その後、アドレスＢ（アドレス（Ｙ＋１））には、アドレスＤ（アドレス（２Ｙ－１）、すなわちアドレス（Ｘ－１））から読み出された値（Ｙ－１）が書き込まれる（Ｓ１６）。
【0159】
また、変数“Ｎ２”がデクリメントされることにより、出力乱数が取得されていないアドレスの範囲が、第１グループにおいて０～（Ｙ－２）、第２グループにおいてＹ～（Ｘ－２）となる。これにより、メモリ回路４１の記憶状態４５_２では、第１グループのアドレス０、１、２、３、…、及びＹ－２に、記憶値０、１、Ｙ－１、３、…、及びＹ－２がそれぞれ記憶される。さらに、第２グループのアドレスＹ、Ｙ＋１、…、Ｘ－４、Ｘ－３、Ｘ－２に、記憶値０、Ｙ－１、…、Ｙ－４、Ｙ－３、及びＹ－２がそれぞれ記憶される。
【0160】
上述した乱数の取得動作がＸ回繰り返されることにより、乱数生成回路１は、０～Ｙまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数を取得できる。
【0161】
４．４ 第４実施形態の効果
第４実施形態及び変形例によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。
第４実施形態及び変形例によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。
【0162】
第４実施形態では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループのアドレスと第２グループのアドレスに、それぞれ同一のＹ（＝Ｘ／２）個の値（０～（Ｙ－１））が記憶される。Ｘ個の出力乱数の取得時において、第１グループのアドレスに記憶された値が読み出された場合は、その値が数字の小さい出力乱数（０～（Ｙ－１））として算出され、第２グループのアドレスに記憶された値が読み出された場合は、その値が数字の大きい出力乱数（Ｙ～（２Ｙ－１））として算出される。
【0163】
また、変形例では、メモリ回路４１におけるアドレスが第１グループと第２グループとに分割され、第１グループのアドレスと第２グループのアドレスに、それぞれ同一のＹ個の値（０～（Ｙ－１））が記憶される。Ｘ個の出力乱数の取得時において、第１グループのアドレスに記憶された値が読み出された場合は、その値が偶数の出力乱数（０、２、４、…、２Ｙ－４、２Ｙ－２）として算出され、第２グループのアドレスに記憶された値が読み出された場合は、その値が奇数の出力乱数（１、３、５、…、２Ｙ－３、２Ｙ－１）として算出される。
【0164】
第４実施形態及び変形例の乱数生成回路１では、Ｘ個の出力乱数を取得するために、０～（Ｘ－１）（すなわち、０～（２Ｙ－１））までの値をメモリ回路４１に記憶させる必要はなく、０～（Ｙ－１）までの値をメモリ回路４１に記憶させればよい。
【0165】
例えば、１０２４個（例えば、０～１０２３の整数）の出力乱数を取得する場合、０～１０２３までの整数を値としてメモリ回路４１に記憶させる必要はなく、０～５１１の整数をメモリ回路４１の第１グループ及び第２グループのアドレスで指定される記憶領域にそれぞれ記憶させればよい。０～１０２３の整数を表現するためには１０ビットが必要であるが、０～５１１の整数は９ビットで表現可能である。すなわち、第４実施形態及び変形例では、メモリ回路４１に必要な記憶容量を削減することができる。その他の効果は、前述した第１実施形態と同様である。
【0166】
５．第５実施形態
第５実施形態の乱数生成回路について説明する。第５実施形態では、メモリ回路４１におけるメモリ領域が第１メモリ領域と第２メモリ領域とに分割され、第１メモリ領域におけるアドレスに記憶される値は数字の小さい出力乱数（０～Ｙ－１）として算出され、第２メモリ領域におけるアドレスに記載される値は数字の大きい出力乱数（Ｙ～（２Ｙ－１））として算出される例を示す。第５実施形態では、主に第１実施形態と異なる点について説明する。
第５実施形態の乱数生成回路について説明する。第５実施形態では、メモリ回路４１におけるメモリ領域が第１メモリ領域と第２メモリ領域とに分割され、第１メモリ領域におけるアドレスに記憶される値は数字の小さい出力乱数（０～Ｙ－１）として算出され、第２メモリ領域におけるアドレスに記載される値は数字の大きい出力乱数（Ｙ～（２Ｙ－１））として算出される例を示す。第５実施形態では、主に第１実施形態と異なる点について説明する。
【0167】
５．１ 第５実施形態の構成
メモリ回路４１は、２つのメモリ領域Ｍ０及びメモリ領域Ｍ１を備える。メモリ領域Ｍ０及びメモリ領域Ｍ１は、それぞれ独立したアドレス範囲を有する。メモリ領域Ｍ０及びメモリ領域Ｍ１の同一のアドレスには、同一の値が記憶される。
メモリ回路４１は、２つのメモリ領域Ｍ０及びメモリ領域Ｍ１を備える。メモリ領域Ｍ０及びメモリ領域Ｍ１は、それぞれ独立したアドレス範囲を有する。メモリ領域Ｍ０及びメモリ領域Ｍ１の同一のアドレスには、同一の値が記憶される。
【0168】
その他の第５実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
【0169】
５．２ 第５実施形態の動作
第５実施形態の乱数生成回路の動作について説明する。図３４は、第５実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図３５は、メモリ領域Ｍ０及びＭ１における初期の記憶状態を示す図である。
第５実施形態の乱数生成回路の動作について説明する。図３４は、第５実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図３５は、メモリ領域Ｍ０及びＭ１における初期の記憶状態を示す図である。
【0170】
第５実施形態の乱数生成回路１は、第４実施形態と同様に、Ｙ（＝Ｘ／２）個の値を用いて、Ｘ個の値の中からＸ個の重複しない値をランダムに取得する。ここで、Ｙは０以上（Ｘ／２）以下の整数である。Ｘは０以上の整数である。繰り返し制御回路３１が演算に用いる変数として、“Ｎ１”、“Ｎ２”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｒ”、及び“Ｍ”が用意される。
【0171】
図３４に示すように、先ず、繰り返し制御回路３１は、変数“Ｎ１”及び“Ｎ２”をそれぞれＹ（＝Ｘ／２）に設定する（Ｓ１ｂ）。変数“Ｎ１”及び“Ｎ２”は、取得された出力乱数の個数を管理するための変数である。変数“Ｎ１”及び“Ｎ２”は、それぞれ（Ｘ／２）以下の整数である。
【0172】
さらに、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ領域Ｍ０及びＭ１に初期の記憶状態４６_００及び４６_０１をそれぞれ設定する（Ｓ１ｂ）。
【0173】
図３５に示すように、例えば、メモリ領域Ｍ０は、アドレス０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１を有する。同様に、メモリ領域Ｍ１は、アドレス０、１、２、３、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１を有する。すなわち、メモリ領域Ｍ０及びＭ１は、同一のアドレスを有する。
【0174】
メモリ領域Ｍ０における初期の記憶状態４６_００では、アドレス０、１、２、３、…、Ｙ－２、及びＹ－１に、記憶値０、１、２、３、…、Ｙ－２、及びＹ－１がそれぞれ記憶される。メモリ領域Ｍ１における初期の記憶状態４６_０１では、アドレス０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１に、記憶値０、１、…、Ｙ－４、Ｙ－３、Ｙ－２、及びＹ－１がそれぞれ記憶される。すなわち、メモリ領域Ｍ０とメモリ領域Ｍ１のアドレス０には、記憶値０が記憶される。メモリ領域Ｍ０とメモリ領域Ｍ１のアドレス１には、記憶値１が記憶される。同様に、メモリ領域Ｍ０とメモリ領域Ｍ１のアドレス２～（Ｙ－１）には、それぞれ記憶値２～（Ｙ－１）が記憶される。なお、図３５における記憶値に記載された括弧内の値は、出力乱数として出力されるときの値を示す。
【0175】
【0176】
次に、変数“Ｂ”が変数“Ｎ１”より小さい場合（Ｓ４でYes）、繰り返し制御回路３１は、ステップＳ５～Ｓ７及びＳ２１の処理を行う。図３４に示す繰り返し制御回路３１によるステップＳ５～ステップＳ７の処理は、図１２に示すステップＳ５～ステップＳ７の処理と同様である。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ０が選択されていることを示す値を設定する（Ｓ２１）。その後、繰り返し制御回路３１による処理は、ステップＳ１２ａへ移行する。
【0177】
一方、変数“Ｂ”が変数“Ｎ１”より小さくない場合（Ｓ４でNo）、繰り返し制御回路３１は、ステップＳ８ａ、Ｓ９、Ｓ１０、Ｓ１１ａ及びＳ２２の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”から変数“Ｎ１”の値を減算する（Ｓ８ａ）。続いて、繰り返し制御回路３１は、変数“Ｃ”にＹを設定する（Ｓ９）。繰り返し制御回路３１は、変数“Ｎ２”をデクリメントする（Ｓ１０）。繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ２”の値を設定する（Ｓ１１ａ）。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ１が選択されていることを示す値を設定する（Ｓ２２）。その後、繰り返し制御回路３１による処理は、ステップＳ１２ａへ移行する。
【0178】
次に、ステップＳ１２ａにおいて、繰り返し制御回路３１は、変数“Ｂ”の値をメモリ領域Ｍ０あるいはＭ１のアドレスと見なし、データ読み出し制御回路２２により変数“Ｍ”に設定されたメモリ領域Ｍ０あるいはＭ１のアドレス“Ｂ”に記憶された値を読み出す。
【0179】
【0180】
変数“Ｂ”と変数“Ｄ”とが等しくない場合（Ｓ１５でNo）、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、変数“Ｍ”に設定されたメモリ領域Ｍ０あるいはＭ１のアドレスＤに記憶された値を読み出し、変数“Ｍ”に設定されたメモリ領域のアドレスＢに、読み出された値を書き込む（Ｓ１６ａ）。すなわち、繰り返し制御回路３１は、ステップＳ１２ａにおいて値が読み出されたアドレスＢに、アドレスＤから読み出された値を上書きする。その後、繰り返し制御回路３１は、ステップＳ２に戻りステップＳ２以降の処理を繰り返す。
【0181】
上述のステップＳ２～Ｓ１６ａが繰り返されることにより、乱数生成回路１は、０～Ｙまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数Ｒを取得する。
【0182】
５．３ 第５実施形態の変形例
第４実施形態の変形例と同様に、第５実施形態においても、メモリ回路４１は偶数の出力乱数用の領域と奇数の出力乱数用の領域とに分割される。すなわち、第５実施形態の変形例では、メモリ回路４１におけるメモリ領域が第１メモリ領域と第２メモリ領域とに分割される。そして、第１メモリ領域におけるアドレスに記憶される値は偶数の出力乱数として算出され、第２メモリ領域におけるアドレスに記憶される値は奇数の出力乱数として算出される。
第４実施形態の変形例と同様に、第５実施形態においても、メモリ回路４１は偶数の出力乱数用の領域と奇数の出力乱数用の領域とに分割される。すなわち、第５実施形態の変形例では、メモリ回路４１におけるメモリ領域が第１メモリ領域と第２メモリ領域とに分割される。そして、第１メモリ領域におけるアドレスに記憶される値は偶数の出力乱数として算出され、第２メモリ領域におけるアドレスに記憶される値は奇数の出力乱数として算出される。
【0183】
５．４ 第５実施形態の効果
第５実施形態及び変形例によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。第４実施形態及び変形例では、例えば１つのＳＲＡＭのアドレス範囲が第１グループと第２グループとに分割された。第５実施形態及び変形例では、例えば２つのＳＲＡＭがそれぞれメモリ領域Ｍ０及びＭ１に割り当てられる。このような構成によっても、第４実施形態及び変形例と同様の効果が得られる。
第５実施形態及び変形例によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。第４実施形態及び変形例では、例えば１つのＳＲＡＭのアドレス範囲が第１グループと第２グループとに分割された。第５実施形態及び変形例では、例えば２つのＳＲＡＭがそれぞれメモリ領域Ｍ０及びＭ１に割り当てられる。このような構成によっても、第４実施形態及び変形例と同様の効果が得られる。
【0184】
６．第６実施形態
第６実施形態の乱数生成回路について説明する。第６実施形態では、メモリ回路４１におけるメモリ領域が４つのメモリ領域に分割され、各々のメモリ領域に応じて出力乱数が算出される例を示す。第６実施形態では、主に第１実施形態と異なる点について説明する。
第６実施形態の乱数生成回路について説明する。第６実施形態では、メモリ回路４１におけるメモリ領域が４つのメモリ領域に分割され、各々のメモリ領域に応じて出力乱数が算出される例を示す。第６実施形態では、主に第１実施形態と異なる点について説明する。
【0185】
６．１ 第６実施形態の構成
第６実施形態におけるメモリ回路４１は、４つのメモリ領域Ｍ０、メモリ領域Ｍ１、メモリ領域Ｍ２、及びメモリ領域Ｍ３を備える。メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３は、それぞれ独立したアドレス範囲を有する。メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３の同一のアドレスには、同一の値が記憶される。
第６実施形態におけるメモリ回路４１は、４つのメモリ領域Ｍ０、メモリ領域Ｍ１、メモリ領域Ｍ２、及びメモリ領域Ｍ３を備える。メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３は、それぞれ独立したアドレス範囲を有する。メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３の同一のアドレスには、同一の値が記憶される。
【0186】
その他の第６実施形態の乱数生成回路のハードウェア構成及び機能ブロック構成は、前述した第１実施形態と同様である。
【0187】
６．２ 第６実施形態の動作
第６実施形態の乱数生成回路の動作について説明する。図３６は、第６実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図３７～図３９は、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３における記憶状態の推移を示す図である。図３７～図３９は、余りＢ、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３におけるアドレス、及びそれらアドレスに記憶されたデータ（記憶値）を示す。
第６実施形態の乱数生成回路の動作について説明する。図３６は、第６実施形態の乱数生成回路の動作を示すフローチャートである。このフローチャートに示される処理は、繰り返し制御回路（あるいは、シーケンサ）３１により制御される。図３７～図３９は、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３における記憶状態の推移を示す図である。図３７～図３９は、余りＢ、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３におけるアドレス、及びそれらアドレスに記憶されたデータ（記憶値）を示す。
【0188】
第６実施形態の乱数生成回路１は、Ｚ（＝Ｘ／４）個の値を用いて、Ｘ個の値の中からＸ個の重複しない値をランダムに取得する。ここで、Ｚは０以上（Ｘ／４）以下の整数である。Ｘは０以上の整数である。繰り返し制御回路３１が演算に用いる変数として、“Ｎ１”、“Ｎ２”、“Ｎ３”、“Ｎ４”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｒ”、及び“Ｍ”が用意される。
【0189】
図３６に示すように、先ず、繰り返し制御回路３１は、変数“Ｎ１”、“Ｎ２”、“Ｎ３”、及び“Ｎ４”をそれぞれＺ（＝Ｙ／２＝Ｘ／４）に設定する（Ｓ３１）。変数“Ｎ１”、“Ｎ２”、“Ｎ３”、及び“Ｎ４”は、取得された出力乱数の個数を管理するための変数である。変数“Ｎ１”、“Ｎ２”、“Ｎ３”、及び“Ｎ４”は、それぞれ（Ｘ／４）以下の整数である。
【0190】
さらに、繰り返し制御回路３１は、初期値書き込み制御回路２１により、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３に初期の記憶状態４８_００、４８_０１、４８_０２、及び４８_０３をそれぞれ設定する（Ｓ３１）。
【0191】
図３７に示すように、例えば、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３は、アドレス０、１、２、３、…、Ｚ－４、Ｚ－３、Ｚ－２、及びＺ－１をそれぞれ有する。すなわち、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３は、同一のアドレスを有する。
【0192】
メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３のそれぞれにおける初期の記憶状態４８_００、４８_０１、４８_０２、及び４８_０３では、アドレス０、１、２、３、…、Ｚ－４、Ｚ－３、Ｚ－２、及びＺ－１に、記憶値０、１、２、３、…、Ｚ－４、Ｚ－３、Ｚ－２、及びＺ－１がそれぞれ記憶される。すなわち、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３のアドレス０には、記憶値０が記憶される。メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３のアドレス１には、記憶値１が記憶される。同様に、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３のアドレス２～（Ｚ－１）には、それぞれ記憶値２～（Ｚ－１）が記憶される。図３７～図３９における記憶値に記載された括弧内の値は、出力乱数として出力されるときの値を示す。
【0193】
次に、繰り返し制御回路３１は、乱数生成器１１により乱数（即ち、内部乱数）Ａを生成する（Ｓ３２）。内部乱数Ａは、任意の整数である。
【0194】
続いて、繰り返し制御回路３１の数値範囲制限回路１２は、内部乱数Ａを用いて０～（Ｘ－１）の範囲の値を得るための処理を行う。具体的には、数値範囲制限回路１２は、内部乱数Ａを（Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４）で除算する。数値範囲制限回路１２は、この除算によって算出した余りを変数“Ｂ”に設定する（Ｓ３３）。変数“Ｂ”の値は０以上（Ｘ－１）以下の整数である。
【0195】
次に、繰り返し制御回路３１は、変数“Ｂ”が変数“Ｎ１”より小さいか否かを判定する（Ｓ３４）。変数“Ｂ”が変数“Ｎ１”より小さい場合（Ｓ３４でYes）、繰り返し制御回路３１は、ステップＳ３５～Ｓ３８の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｃ”に０を設定する（Ｓ３５）。続いて、繰り返し制御回路３１は、変数“Ｎ１”をデクリメントする（Ｓ３６）。繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ１”の値を設定する（Ｓ３７）。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ０が選択されていることを示す値を設定する（Ｓ３８）。その後、繰り返し制御回路３１による処理は、ステップＳ５６へ移行する。
【0196】
変数“Ｂ”が変数“Ｎ１”より小さくない場合（Ｓ３４でNo）、繰り返し制御回路３１は、ステップＳ３９以降の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”から変数“Ｎ１”の値を減算する（Ｓ３９）。続いて、繰り返し制御回路３１は、変数“Ｂ”が変数“Ｎ２”より小さいか否かを判定する（Ｓ４０）。変数“Ｂ”が変数“Ｎ２”より小さい場合（Ｓ４０でYes）、繰り返し制御回路３１は、ステップＳ４１～Ｓ４４の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｃ”に１を設定する（Ｓ４１）。続いて、繰り返し制御回路３１は、変数“Ｎ２”をデクリメントする（Ｓ４２）。繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ２”の値を設定する（Ｓ４３）。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ１が選択されていることを示す値を設定する（Ｓ４４）。その後、繰り返し制御回路３１による処理は、ステップＳ５６へ移行する。
【0197】
変数“Ｂ”が変数“Ｎ２”より小さくない場合（Ｓ４０でNo）、繰り返し制御回路３１は、ステップＳ４５以降の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”から変数“Ｎ２”の値を減算する（Ｓ４５）。続いて、繰り返し制御回路３１は、変数“Ｂ”が変数“Ｎ３”より小さいか否かを判定する（Ｓ４６）。変数“Ｂ”が変数“Ｎ３”より小さい場合（Ｓ４６でYes）、繰り返し制御回路３１は、ステップＳ４７～Ｓ５０の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｃ”に２を設定する（Ｓ４７）。続いて、繰り返し制御回路３１は、変数“Ｎ３”をデクリメントする（Ｓ４８）。繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ３”の値を設定する（Ｓ４９）。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ２が選択されていることを示す値を設定する（Ｓ５０）。その後、繰り返し制御回路３１による処理は、ステップＳ５６へ移行する。
【0198】
変数“Ｂ”が変数“Ｎ３”より小さくない場合（Ｓ４６でNo）、繰り返し制御回路３１は、ステップＳ５１～Ｓ５５の処理を行う。先ず、繰り返し制御回路３１は、変数“Ｂ”から変数“Ｎ３”の値を減算する（Ｓ５１）。続いて、繰り返し制御回路３１は、変数“Ｃ”に３を設定する（Ｓ５２）。繰り返し制御回路３１は、変数“Ｎ４”をデクリメントする（Ｓ５３）。繰り返し制御回路３１は、変数“Ｄ”に変数“Ｎ４”の値を設定する（Ｓ５４）。さらに、繰り返し制御回路３１は、変数“Ｍ”に、メモリ領域Ｍ３が選択されていることを示す値を設定する（Ｓ５５）。その後、繰り返し制御回路３１による処理は、ステップＳ５６へ移行する。
【0199】
次に、ステップＳ５６において、繰り返し制御回路３１は、変数“Ｂ”の値をメモリ領域Ｍ０、Ｍ１、Ｍ２、またはＭ３のアドレスと見なし、データ読み出し制御回路２２により変数“Ｍ”に設定されたメモリ領域のアドレスＢに記憶された値を読み出す。
【0200】
さらに、繰り返し制御回路３１は、アドレスＢから読み出された値を４倍し、さらに変数“Ｃ”の値を加算して、得られた値を変数“Ｒ”に設定する（Ｓ５７）。変数“Ｒ”は０以上（２Ｙ－１）以下の整数である。この変数“Ｒ”の値がメモリ制御部２０から出力される出力乱数である。
【0201】
次に、繰り返し制御回路３１は、（Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４）が０になっているか否かを判定する（Ｓ５８）。（Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４）が０になっている場合（Ｓ５８でYes）、Ｘ個の出力乱数Ｒが取得されたため、繰り返し制御回路３１は動作を終了する。
【0202】
一方、（Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４）が０になっていない場合（Ｓ５８でNo）、繰り返し制御回路３１は、変数“Ｂ”と変数“Ｄ”とが等しいか否かを判定する（Ｓ５９）。すなわち、繰り返し制御回路３１は、ステップＳ５６において値が読み出されたメモリ領域のアドレスＢの値が、値がまだ読み出されていないアドレスの値のうちの最大値であるか否かを判定する。
【0203】
変数“Ｂ”と変数“Ｄ”とが等しい場合（Ｓ５９でYes）、値がまだ読み出されていないアドレスの値のうちの最大値が変数“Ｂ”であるため、繰り返し制御回路３１は、ステップＳ６０をスキップしてステップＳ３２に戻り、ステップＳ３２以降の処理を繰り返す。
【0204】
一方、変数“Ｂ”と変数“Ｄ”とが等しくない場合（Ｓ５９でNo）、繰り返し制御回路３１は、読み出し及び書き込み制御回路２３により、変数“Ｍ”に設定されたメモリ領域のアドレスＤに記憶された値を読み出し、変数“Ｍ”に設定されたメモリ領域のアドレスＢに、読み出された値を書き込む（Ｓ６０）。すなわち、繰り返し制御回路３１は、ステップＳ５６において値が読み出されたアドレスＢに、アドレスＤから読み出された値を上書きする。その後、繰り返し制御回路３１は、ステップＳ３２に戻りステップＳ３２以降の処理を繰り返す。
【0205】
上述のステップＳ３２～Ｓ６０が繰り返されることにより、乱数生成回路１は、０～Ｚまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数Ｒを取得する。
【0206】
【0207】
図３６のステップＳ３１において、変数“Ｎ１”、“Ｎ２”、“Ｎ３”及び“Ｎ４”がそれぞれＺに設定される。さらに、図３７に示すように、メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３が初期の記憶状態４８_００、４８_０１、４８_０２、及び４８_０３にそれぞれ設定される。
【0208】
メモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３のそれぞれにおける初期の記憶状態４８_００、４８_０１、４８_０２、及び４８_０３では、アドレス０、１、２、３、…、Ｚ－４、Ｚ－３、Ｚ－２、及びＺ－１に、記憶値０、１、２、３、…、Ｚ－４、Ｚ－３、Ｚ－２、及びＺ－１がそれぞれ記憶される。
【0209】
次に、１回目の出力乱数Ｒの取得動作が実行される。
【0210】
図３６のステップＳ３２及びＳ３３において、余り（すなわち、変数“Ｂ”）として２が得られたものとする。変数“Ｂ”の値２は変数“Ｎ１”の値Ｚより小さいため（Ｓ３４でYes）、ステップＳ３５～Ｓ３８の処理が実行される。まず、変数“Ｃ”に０が設定される（Ｓ３５）。変数“Ｎ１”の値がＺから（Ｚ－１）へデクリメントされる（Ｓ３６）。変数“Ｄ”に変数“Ｎ１”の値（Ｚ－１）が設定される（Ｓ３７）。さらに、変数“Ｍ”に、メモリ領域Ｍ０が選択されていることを示す値が設定される（Ｓ３８）。
【0211】
次に、図３７に示すように、メモリ領域Ｍ０のアドレスＢ（アドレス２）に記憶された値２が読み出される（Ｓ５６）。読み出された値２が４倍され、変数“Ｃ”の値０が加算されて変数“Ｒ”に設定される（Ｓ５７）。そして、変数“Ｒ”の値８が出力乱数として取得される。
【0212】
その後、図３８に示すように、アドレスＢ（アドレス２）には、アドレスＤ（アドレス（Ｚ－１））から読み出された値（Ｚ－１）が書き込まれる（Ｓ６０）。
【0213】
また、変数“Ｎ１”がデクリメントされることにより、出力乱数が取得されていないアドレスの範囲が、メモリ領域Ｍ０において０～（Ｚ－２）、メモリ領域Ｍ１において０～（Ｚ－１）、メモリ領域Ｍ２において０～（Ｚ－１）、及びメモリ領域Ｍ３において０～（Ｚ－１）となる。これにより、メモリ領域Ｍ０の記憶状態４８_１０では、アドレス０、１、２、３、…、及びＺ－２に、記憶値０、１、Ｚ－１、３、…、及びＺ－２がそれぞれ記憶される。メモリ領域Ｍ１、Ｍ２、及びＭ３のそれぞれの記憶状態４８_１１、４８_１２、及び４８_１３では、アドレス０、１、…、Ｚ－２、及びＺ－１に、記憶値０、１、…、Ｚ－２、及びＺ－１がそれぞれ記憶される。
【0214】
次に、２回目の出力乱数Ｒの取得動作が実行される。
【0215】
図３６のステップＳ３２及びＳ３３において、余り（すなわち、変数“Ｂ”）としてＹ（＝２Ｚ）が得られたものとする。変数“Ｂ”の値２Ｚは変数“Ｎ１”の値（Ｚ－１）より小さくないため（Ｓ３４でNo）、ステップＳ３９以降の処理が実行される。値２Ｚを有する変数“Ｂ”から変数“Ｎ１”の値（Ｚ－１）が減算され、得られた値（Ｚ＋１）が変数“Ｂ”に設定される（Ｓ３９）。
【0216】
次に、変数“Ｂ”の値（Ｚ＋１）は変数“Ｎ２”の値Ｚより小さくないため（Ｓ４０でNo）、ステップＳ４５以降の処理が実行される。値（Ｚ＋１）を有する変数“Ｂ”から変数“Ｎ２”の値Ｚが減算され、得られた値１が変数“Ｂ”に設定される（Ｓ４５）。
【0217】
次に、変数“Ｂ”の値１は変数“Ｎ３”の値Ｚより小さいため（Ｓ４６でYes）、ステップＳ４７～Ｓ５０の処理が実行される。まず、変数“Ｃ”に２が設定される（Ｓ４７）。変数“Ｎ３”の値がＺから（Ｚ－１）へデクリメントされる（Ｓ４８）。変数“Ｄ”に変数“Ｎ３”の値（Ｚ－１）が設定される（Ｓ４９）。さらに、変数“Ｍ”に、メモリ領域Ｍ２が選択されていることを示す値が設定される（Ｓ５０）。
【0218】
次に、図３８に示すように、メモリ領域Ｍ２のアドレスＢ（アドレス１）に記憶された値１が読み出される（Ｓ５６）。読み出された値１が４倍され、変数“Ｃ”の値２が加算されて変数“Ｒ”に設定される（Ｓ５７）。そして、変数“Ｒ”の値６が出力乱数として取得される。
【0219】
その後、図３９に示すように、アドレスＢ（アドレス１）には、アドレスＤ（アドレス（Ｚ－１））から読み出された値（Ｚ－１）が書き込まれる（Ｓ６０）。
【0220】
また、変数“Ｎ３”がデクリメントされることにより、出力乱数が取得されていないアドレスの範囲が、メモリ領域Ｍ０において０～（Ｚ－２）、メモリ領域Ｍ１において０～（Ｚ－１）、メモリ領域Ｍ２において０～（Ｚ－２）、及びメモリ領域Ｍ３において０～（Ｚ－１）となる。これにより、メモリ領域Ｍ０の記憶状態４８_２０では、アドレス０、１、２、３、…、及びＺ－２に、記憶値０、１、Ｚ－１、３、…、及びＺ－２がそれぞれ記憶される。メモリ領域Ｍ１及びＭ３それぞれの記憶状態４８_２１及び４８_２３では、アドレス０、１、…、Ｚ－２、及びＺ－１に、記憶値０、１、…、Ｚ－２、及びＺ－１がそれぞれ記憶される。メモリ領域Ｍ２の記憶状態４８_２２では、アドレス０、１、…、及びＺ－２に、記憶値０、Ｚ－１、…、及びＺ－２がそれぞれ記憶される。
【0221】
上述した乱数の取得動作がＸ回繰り返されることにより、乱数生成回路１は、０～Ｚまでの値を用いて、Ｘ個の値の中から重複しないＸ個の出力乱数を取得できる。
【0222】
６．３ 第６実施形態の効果
第６実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。第５実施形態及び変形例では、例えば２つのＳＲＡＭがそれぞれメモリ領域Ｍ０及びＭ１に割り当てられた。第６実施形態では、例えば４つのＳＲＡＭがそれぞれメモリ領域Ｍ０、Ｍ１、Ｍ２及びＭ３に割り当てられる。このような構成によっても、第５実施形態及び変形例と同様の効果が得られる。
第６実施形態によれば、ある範囲の値から重複しない値をランダムに効率良く出力できると共に、メモリ回路に記憶される値の記憶量を削減することができる。第５実施形態及び変形例では、例えば２つのＳＲＡＭがそれぞれメモリ領域Ｍ０及びＭ１に割り当てられた。第６実施形態では、例えば４つのＳＲＡＭがそれぞれメモリ領域Ｍ０、Ｍ１、Ｍ２及びＭ３に割り当てられる。このような構成によっても、第５実施形態及び変形例と同様の効果が得られる。
【0223】
例えば、１０２４個（例えば、０～１０２３の整数）の出力乱数を取得する場合、アドレス範囲０～１０２３に値０～１０２３をメモリ回路４１に記憶させる必要はなく、アドレス範囲０～２５５に値として０～２５５をメモリ領域Ｍ０、Ｍ１、Ｍ２、及びＭ３にそれぞれ記憶させればよい。０～１０２３の整数を表現するためには１０ビットが必要であるが、０～２５５の整数は８ビットで表現可能である。すなわち、第６実施形態では、メモリ回路４１に必要な記憶容量を削減することができる。その他の効果は、前述した第１実施形態と同様である。
【0224】
７．その他
前述した実施形態の乱数生成回路は、以下のように表記することも可能である。
前述した実施形態の乱数生成回路は、以下のように表記することも可能である。
【0225】
実施形態の乱数生成回路は、メモリ回路と、制御回路とを具備する。メモリ回路は、複数のアドレス（例えば、０～Ｙ）でそれぞれ指定される複数の記憶領域を含む（Ｙは１以上の整数）。
【0226】
制御回路は、複数の記憶領域に、互いに異なる複数の値（例えば、０～Ｙ）をそれぞれ記憶させ、第１乱数（例えば内部乱数Ａ）を生成し、第１乱数を用いて複数のアドレスのうちの１つである第１アドレス（例えばアドレスＢ）を取得し、複数の記憶領域のうちの、第１アドレスで指定される第１記憶領域に記憶された第１値（例えば値Ｐ）を読み出し、複数の記憶領域のうちの、第２アドレス（例えばアドレスｊ）で指定される第２記憶領域に記憶された第２値（例えば値Ｑ）を読み出す、ように構成される。第２アドレスは、複数の記憶領域のうちの第１値がまだ読み出されていない記憶領域に対応するアドレスのうちの最大の値を有するアドレスである。制御回路は、第１値を読み出した後に、第１記憶領域に第２値を書き込む、ように構成される。制御回路は、第１値を出力するように構成される。
【0227】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0228】
１…乱数生成回路、２…ＣＰＵコア、３…メモリコア、４…インターフェースコア、５…専用回路コア、１０…乱数生成制御部、１１…乱数生成器、１２…数値範囲制限回路、１３…デクリメント回路、２０…メモリ制御部、２１…初期値書き込み制御回路、２２…データ読み出し制御回路、２３…読み出し及び書き込み制御回路、３０…繰り返し制御部、３１…繰り返し制御回路、４０…メモリ部、４１…メモリ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
