特開 2024-137677 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137677

(43)【公開日】2024-10-07

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240927BHJP

【ＦＩ】

G05F1/56 310L

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023213500

(22)【出願日】2023-12-19

(31)【優先権主張番号】P 2023047165

(32)【優先日】2023-03-23

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】高田 幸輔

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB11

5H430EE06

5H430FF02

5H430FF13

5H430HH03

5H430JJ07

(57)【要約】

【課題】負荷電流の急激な変動に対して出力電圧の応答が高速なボルテージレギュレータを提供する。
【解決手段】ボルテージレギュレータ１００は、基準電圧ＶＲＥＦと帰還電圧ＶＦＢの差を増幅した信号を出力する誤差増幅回路１２１と、誤差増幅回路１２１から供給された信号を増幅し制御信号として出力するソース接地増幅回路１０３と、制御信号が供給されるゲートを含み、出力電圧ＶＯＵＴを出力するＰＭＯＳトランジスタ１２７と、を備え、ソース接地増幅回路１０３は、抵抗１２５と容量１２６とを含む位相進み補償回路と、オフセット電圧を発生させるオフセット生成素子と抵抗１２２とを含む負荷と、誤差増幅回路１２１から出力された信号が供給されるゲートと、抵抗１２５の一端及び容量１２６の一端と接続されるソースと、負荷と接続されるドレインと、を含むトランジスタ１２４と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

基準電圧と帰還電圧の差を増幅した信号を出力する誤差増幅回路と、
前記誤差増幅回路から供給された前記信号を増幅し制御信号として出力するソース接地増幅回路と、
前記制御信号が供給されるゲートを含み、出力電圧を出力する出力トランジスタと、を備え、
前記ソース接地増幅回路は、抵抗と容量とを含む位相進み補償回路と、
オフセット電圧を発生させるオフセット生成素子と抵抗とを含む負荷と、
前記誤差増幅回路から出力された前記信号が供給されるゲートと、前記位相進み補償回路に含まれる前記抵抗の一端及び前記容量の一端と接続されるソースと、前記負荷と接続されるドレインと、を含むトランジスタと、
を有することを特徴とするボルテージレギュレータ。

【請求項2】

前記制御信号に基づく電圧に応じて、前記誤差増幅回路の出力端子と回路動作の基準となる電源電圧を供給する電源端子とを連絡する経路を導通状態又は開放状態に切り替えるスイッチを有する過電流保護回路を備える請求項１に記載のボルテージレギュレータ。

【請求項3】

第１の電源電圧を供給する第１の電源端子と第２の電源電圧を供給する第２の電源端子との間に接続され、前記制御信号に基づく電圧を発生させる電圧生成回路と、前記電圧生成回路が発生させる電圧に応じて、前記誤差増幅回路の出力端子と前記第１の電源端子とを連絡する経路を導通状態又は開放状態に切り替えるスイッチと、を有する過電流保護回路を備える請求項１に記載のボルテージレギュレータ。

【請求項4】

前記オフセット生成素子は、ゲートとドレインとを接続したトランジスタである請求項１に記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボルテージレギュレータに関する。

【背景技術】

【0002】

一般的に、ボルテージレギュレータは、電源電圧を受けて一定の出力電圧を発生し、電源電圧や負荷電流が変動しても出力電圧を一定の値に維持することが望ましい。一例として、基準電圧源と、誤差増幅回路と、出力トランジスタと、ミラー容量を用いた位相補償回路と、を備えるボルテージレギュレータがある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１４９１４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来のボルテージレギュレータでは、制御ループの位相補償にミラー容量による遅れ補償を用いているため、負荷電流の急激な変動に対して出力電圧の応答に遅延が発生するという点で改善の余地がある。

【0005】

本発明は、上述した事情を考慮し、負荷電流の急激な変動に対して出力電圧の応答が従来よりも高速なボルテージレギュレータを提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の実施形態に係るボルテージレギュレータは、基準電圧と帰還電圧の差を増幅した信号を出力する誤差増幅回路と、前記誤差増幅回路から供給された前記信号を増幅し制御信号として出力するソース接地増幅回路と、前記制御信号が供給されるゲートを含み、出力電圧を出力する出力トランジスタと、を備え、前記ソース接地増幅回路は、抵抗と容量とを含む位相進み補償回路と、オフセット電圧を発生させるオフセット生成素子と抵抗とを含む負荷と、前記誤差増幅回路から出力された前記信号が供給されるゲートと、前記位相進み補償回路に含まれる前記抵抗の一端及び前記容量の一端と接続されるドレインと、前記負荷と接続されるソースと、を含むトランジスタと、を有することを特徴とする。

【発明の効果】

【0007】

本発明によれば、負荷電流の急激な変動に対して出力電圧の応答が従来よりも高速なボルテージレギュレータを提供することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態に係るボルテージレギュレータの構成例を示す回路図である。

【図2】本発明の第２の実施形態に係るボルテージレギュレータの構成例を示す回路図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施形態に係るボルテージレギュレータを、図面に基づいて説明する。

【0010】

［第１の実施形態］
図１は、本発明の第１の実施形態に係るボルテージレギュレータの一例であるボルテージレギュレータ１００の回路図である。

【0011】

ボルテージレギュレータ１００は、電源端子１０１と、接地端子１０２と、基準電圧源１２０と、誤差増幅回路１２１と、抵抗１２２と、ＰＭＯＳトランジスタ１２３と、ＮＭＯＳトランジスタ１２４と、抵抗１２５と、容量１２６と、ＰＭＯＳトランジスタ１２７と、抵抗１２８と、抵抗１２９と、出力端子１１０と、を備えている。接地端子１０２は、回路動作の基準となる電源電圧の一例として、０Ｖ（ゼロボルト）の電源電圧（以下、「接地電圧」とする）を供給する電源端子である。抵抗１２２、ＰＭＯＳトランジスタ１２３、ＮＭＯＳトランジスタ１２４、抵抗１２５、及び容量１２６は、ソース接地増幅回路１０３を構成している。

【0012】

ソース接地増幅回路１０３は、抵抗１２２とＰＭＯＳトランジスタ１２３とを含む負荷と、抵抗１２５と容量１２６とを含む位相進み補償回路と、ＮＭＯＳトランジスタ１２４と、を有している。また、ソース接地増幅回路１０３は、入力端１０３ａ及び出力端１０３ｂを有している。ここで、入力端１０３ａは、誤差増幅回路１２１の出力端子及びＮＭＯＳトランジスタ１２４のゲートの接続点であり、誤差増幅回路１２１から供給される信号を受けるノードである。出力端１０３ｂは、ＮＭＯＳトランジスタ１２４のドレインと、ＰＭＯＳトランジスタ１２３のゲート及びドレインと、ＰＭＯＳトランジスタ１２７のゲートとの接続点であり、ＰＭＯＳトランジスタ１２７のゲートへ制御電圧を出力するノードである。

【0013】

基準電圧源１２０は、一端が誤差増幅回路１２１の非反転入力端子（＋）に接続され、他端が接地端子１０２に接続されている。
ＮＭＯＳトランジスタ１２４は、ゲートが誤差増幅回路１２１の出力端子に接続され、ソースが抵抗１２５の一端と容量１２６の一端に接続され、ドレインがＰＭＯＳトランジスタ１２３のゲート及びドレインとＰＭＯＳトランジスタ１２７のゲートに接続されている。
抵抗１２２は、一端が電源端子１０１に接続され、他端がＰＭＯＳトランジスタ１２３のソースに接続されている。
抵抗１２５は、他端が接地端子１０２に接続されている。容量１２６は、他端が接地端子１０２に接続されている。
出力トランジスタとしてのＰＭＯＳトランジスタ１２７は、ソースが電源端子１０１に接続され、ドレインが出力端子１１０と抵抗１２８の一端に接続されている。抵抗１２８は、他端が抵抗１２９の一端と誤差増幅回路１２１の反転入力端子（－）に接続されている。抵抗１２９は、他端が接地端子１０２に接続されている。

【0014】

次に、ボルテージレギュレータ１００の動作について説明する。
電源端子１０１は、所定の電源電圧を供給する。接地端子１０２は、接地電圧を供給する。

【0015】

出力端子１１０は、ボルテージレギュレータ１００の出力端子であり、出力端子１１０の電圧を出力電圧ＶＯＵＴとする。抵抗１２８と抵抗１２９は、出力電圧ＶＯＵＴを分圧して帰還電圧ＶＦＢを生成する。誤差増幅回路１２１は、基準電圧源１２０から出力される基準電圧ＶＲＥＦと帰還電圧ＶＦＢとの大小を比較して出力端子から誤差電圧ＶＥＲＲを出力する。誤差電圧ＶＥＲＲは、ソース接地増幅回路１０３（より詳細にはＮＭＯＳトランジスタ１２４のゲート）に供給される。

【0016】

ソース接地増幅回路１０３では、ＮＭＯＳトランジスタ１２４と、抵抗１２５と、容量１２６によって進み補償が生成される。また、オフセット生成素子としてのＰＭＯＳトランジスタ１２３は、その両端、すなわちソース－ドレイン間にオフセット電圧を発生させる。ソース接地増幅回路１０３は、ＰＭＯＳトランジスタ１２３のソース－ドレイン間にオフセット電圧を発生させるので、負荷のインピーダンスが低減され、利得が低減されている。ソース接地増幅回路１０３で増幅された信号は、制御信号として出力端１０３ｂからＰＭＯＳトランジスタ１２７のゲートに供給される。ＰＭＯＳトランジスタ１２７は、制御信号としての電圧ＶＧＡＴＥの供給をゲートに受けて、ドレインに出力電圧ＶＯＵＴを出力する。出力電圧ＶＯＵＴは、ＰＭＯＳトランジスタ１２７のドレインと接続される出力端子１１０に供給される。

【0017】

続いて、抵抗１２２及びＰＭＯＳトランジスタ１２３を含むソース接地増幅回路１０３の負荷のインピーダンスが低減されている理由を説明する。

【0018】

ＰＭＯＳトランジスタ１２３は、ゲートとドレインが接続されているため、ソース－ドレイン間のインピーダンスが小さく、ソース－ドレイン間にオフセット電圧を生成するオフセット生成素子として動作している。ＰＭＯＳトランジスタ１２７を導通させるための制御信号、すなわちＰＭＯＳトランジスタ１２７のゲート－ソース間電圧は、オフセット電圧と抵抗１２２の両端電圧とで生成される。このように、負荷内にオフセット電圧が存在するため、当該オフセット電圧が存在しない場合に対して、抵抗１２２の電圧降下（両端電圧）は低減される。この結果、ソース接地増幅回路１０３の負荷のインピーダンスが低減される。

【0019】

ボルテージレギュレータ１００によれば、ソース接地増幅回路１０３に制御ループの進み補償を追加し、さらに利得を低減することによって、ボルテージレギュレータ１００の位相余裕を確保することができる。また、ボルテージレギュレータ１００によれば、制御ループにミラー容量による遅れ補償を使用しないため、制御ループにミラー容量による遅れ補償を使用しているボルテージレギュレータよりも負荷電流の急激な変動に対して出力電圧の応答速度を速めることができる。すなわち、負荷電流の急激な変動に対する出力電圧の応答を、従来よりも高速にすることができる。

【0020】

［第２の実施形態］
図２は、本発明の第２の実施形態に係るボルテージレギュレータの一例であるボルテージレギュレータ２００の回路図である。

【0021】

ボルテージレギュレータ２００は、ボルテージレギュレータ１００に対して、過電流保護回路１０６をさらに備える点で相違するが、その他の点では実質的に相違しない。そこで、本実施形態の説明では、相違する過電流保護回路１０６を中心に説明し、ボルテージレギュレータ１００と重複する構成要素については、同じ符号を付して、説明を省略する。

【0022】

ボルテージレギュレータ２００は、電源端子１０１と、接地端子１０２と、基準電圧源１２０と、誤差増幅回路１２１と、抵抗１２２と、ＰＭＯＳトランジスタ１２３と、ＮＭＯＳトランジスタ１２４と、抵抗１２５と、容量１２６と、ＰＭＯＳトランジスタ１２７と、抵抗１２８と、抵抗１２９と、過電流保護回路１０６と、出力端子１１０と、を備えている。

【0023】

過電流保護回路１０６は、ＰＭＯＳトランジスタ１３１と、抵抗１３２と、ＮＭＯＳトランジスタ１３３と、を有している。ＰＭＯＳトランジスタ１３１及び抵抗１３２は、ＰＭＯＳトランジスタ１３１と抵抗１３２との接続点であるノードＮ１に電圧ＶＮ１を生成する電圧生成回路を構成する。

【0024】

過電流保護回路１０６は、過電流保護回路１０６の外部と接続するための接続端１０６ａ～１０６ｄを有している。接続端１０６ａは、誤差増幅回路１２１の出力端子及びＮＭＯＳトランジスタ１２４のゲートと接続されている。接続端１０６ｂは、接地端子１０２と接続されている。接続端１０６ｃは、ＰＭＯＳトランジスタ１２３のゲート及びドレインと、ＮＭＯＳトランジスタ１２４のドレインと、ＰＭＯＳトランジスタ１２７のゲートとに接続されており、電圧ＶＧＡＴＥが入力される。接続端１０６ｄは、電源端子１０１に接続されている。

【0025】

ＰＭＯＳトランジスタ１３１は、ソースが電源端子１０１に接続され、ゲートはＮＭＯＳトランジスタ１２４のドレインと、ＰＭＯＳトランジスタ１２３のゲート及びドレインと、ＰＭＯＳトランジスタ１２７のゲートとの接続点と接続され、ドレインが抵抗１３２の一端に接続されている。抵抗１３２は、他端が接地端子１０２に接続されている。ＮＭＯＳトランジスタ１３３は、ドレインが誤差増幅回路１２１の出力端子及びＮＭＯＳトランジスタ１２４のゲートの接続点に接続され、ソースが接地端子に１０２に接続され、ゲートがノードＮ１に接続されている。すなわち、スイッチとしてのＮＭＯＳトランジスタ１３３は、制御信号に基づく電圧の一例である電圧ＶＮ１に応じて、誤差増幅回路１２１の出力端子と接地端子１０２とを連絡する経路を導通（オン）状態と開放（オフ）状態とを切り替える。

【0026】

次に、ボルテージレギュレータ２００の動作について説明する。なお、ボルテージレギュレータ２００の動作を説明するにあたり、出力端子１１０が接地端子１０２とショートし、過電流保護回路１０６が動作している場合を中心に説明する。

【0027】

同一のノードであるＰＭＯＳトランジスタ１３１のゲートとＰＭＯＳトランジスタ１２７のゲートには、同じ電圧ＶＧＡＴＥが印加される。ＰＭＯＳトランジスタ１３１及びＰＭＯＳトランジスタ１２７には、比例したドレイン電流が流れる。ＰＭＯＳトランジスタ１２７のドレイン電流は、抵抗１３２に流れて、ノードＮ１に電圧ＶＮ１を発生させる。

【0028】

仮に、ＰＭＯＳトランジスタ１２７，１３１のドレイン電流が大きく、電圧ＶＮ１がＮＭＯＳトランジスタ１３３の閾値電圧を超える場合、ＮＭＯＳトランジスタ１３３がオンして、ＮＭＯＳトランジスタ１２４のゲート電圧が低下する。ＮＭＯＳトランジスタ１２４のゲート電圧が低下すると、電圧ＶＧＡＴＥが上昇するので、ＰＭＯＳトランジスタ１２７のドレイン電流及びＰＭＯＳトランジスタ１３１のドレイン電流は低下する。このように、ボルテージレギュレータ２００には、負帰還ループが形成されており、過電流保護回路１０６は、ボルテージレギュレータ２００に形成される負帰還ループの負帰還によって、過電流保護の動作をする。

【0029】

ボルテージレギュレータ２００によれば、ボルテージレギュレータ１００と同様に、負荷電流の急激な変動に対する出力電圧の応答を、従来よりも高速にすることができる。また、ボルテージレギュレータ２００には、ＰＭＯＳトランジスタ１２７，１３１のドレイン電流が大きく、電圧ＶＮ１がＮＭＯＳトランジスタ１３３の閾値電圧を超える場合にＰＭＯＳトランジスタ１３３をオンしてＰＭＯＳトランジスタ１２７，１３１のドレイン電流を低下させる負帰還ループが形成されるので、過電流保護が可能である。ボルテージレギュレータ２００によれば、形成される負帰還ループにソース接地回路１０３が含まれているので、負荷電流の急激な変動に対して過電流保護機能の応答速度を速めることができる。すなわち、負荷電流の急激な変動に対する過電流保護機能の応答を、従来よりも高速にすることができる。

【0030】

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0031】

１００ ボルテージレギュレータ
１０１ 電源端子
１０２ 接地端子
１０３ ソース接地増幅回路
１０６ 過電流保護回路
１２０ 基準電圧源
１２１ 誤差増幅回路
１２４ ＮＭＯＳトランジスタ
１２３ ＰＭＯＳトランジスタ（オフセット生成素子）
１２２、１２５、１２８、１２９ 抵抗
１２６ 容量
１２７ ＰＭＯＳトランジスタ（出力トランジスタ）
１３３ ＮＭＯＳトランジスタ（スイッチ）
１１０ 出力端子

【図1】

【図2】