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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137786
(43)【公開日】2024-10-07
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240927BHJP
H01L 21/768 20060101ALI20240927BHJP
H01L 29/786 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301X
H01L21/90 M
H01L21/90 D
H01L29/78 616T
H01L29/78 616S
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024037117
(22)【出願日】2024-03-11
(31)【優先権主張番号】10-2023-0037535
(32)【優先日】2023-03-22
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】朴 ジュン 穎
(72)【発明者】
【氏名】申 憲 宗
(72)【発明者】
【氏名】辛 宗 ミン
(72)【発明者】
【氏名】張 在 蘭
【テーマコード（参考）】
5F033
5F110
5F140
【Ｆターム（参考）】
5F033HH07
5F033HH08
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5F033HH13
5F033HH14
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5F033QQ48
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5F033RR04
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5F033RR08
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5F140CC02
5F140CC03
5F140CC08
5F140CC09
5F140CE07
(57)【要約】
【課題】パワービアとソース／ドレインパターンの誤整列（ｍｉｓ－ａｌｉｇｎ）を減少させる半導体素子を提供する。
【解決手段】本発明によれば、複数のソース／ドレインパターンを含む能動素子層と、能動素子層上に配置される複数の絶縁層と、複数の絶縁層上に配置され、能動素子層に電力を供給するように構成されたＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物と、複数の絶縁層とＢＥＯＬ構造物との間に介在される中間層と、中間層及び複数の絶縁層のそれぞれの少なくとも一部を垂直方向に貫通し、ＢＥＯＬ構造物及び能動素子層と電気的に連結された１つ以上のパワービアと、を含み、１つ以上のパワービアの側面の少なくとも一部は、中間層と直接接することを特徴とする半導体素子を提供する。
【選択図】図１
【解決手段】本発明によれば、複数のソース／ドレインパターンを含む能動素子層と、能動素子層上に配置される複数の絶縁層と、複数の絶縁層上に配置され、能動素子層に電力を供給するように構成されたＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物と、複数の絶縁層とＢＥＯＬ構造物との間に介在される中間層と、中間層及び複数の絶縁層のそれぞれの少なくとも一部を垂直方向に貫通し、ＢＥＯＬ構造物及び能動素子層と電気的に連結された１つ以上のパワービアと、を含み、１つ以上のパワービアの側面の少なくとも一部は、中間層と直接接することを特徴とする半導体素子を提供する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のソース／ドレインパターンを含む能動素子層と、
前記能動素子層上に配置された複数の絶縁層と、
前記複数の絶縁層上に配置され、前記能動素子層に電力を供給するように構成されたＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物と、
前記複数の絶縁層と前記ＢＥＯＬ構造物との間に介在される中間層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を垂直方向に貫通し、前記ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、を含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と接することを特徴とする半導体素子。
前記能動素子層上に配置された複数の絶縁層と、
前記複数の絶縁層上に配置され、前記能動素子層に電力を供給するように構成されたＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物と、
前記複数の絶縁層と前記ＢＥＯＬ構造物との間に介在される中間層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を垂直方向に貫通し、前記ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、を含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と接することを特徴とする半導体素子。
【請求項2】
前記複数の絶縁層のうちの少なくとも２層の絶縁層は、互いに異なるエッチング選択比（ｓｅｌｅｃｔｉｖｉｔｙ）を有することを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記複数の絶縁層の上面は、凹凸状を有し、
前記複数の絶縁層の最上面は、前記複数のソース／ドレインパターンの最下面よりも高い垂直レベルに位置することを特徴とする請求項１に記載の半導体素子。
前記複数の絶縁層の最上面は、前記複数のソース／ドレインパターンの最下面よりも高い垂直レベルに位置することを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記複数のソース／ドレインパターンは、前記垂直方向と垂直な水平方向に互いに離隔して配置され、
隣接する前記複数のソース／ドレインパターンの間には、複数のチャネル層及び複数のゲート構造物が配置されていることを特徴とする請求項１に記載の半導体素子。
隣接する前記複数のソース／ドレインパターンの間には、複数のチャネル層及び複数のゲート構造物が配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項5】
水平方向に延びる第１面及び前記第１面に反対となる第２面を含み、１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンを含む能動素子層と、
前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、
前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、
前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、
前記能動素子層と前記中間層との間に介在される複数の絶縁層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、
前記能動素子層及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上のコンタクトと、を含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接することを特徴とする半導体素子。
前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、
前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、
前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、
前記能動素子層と前記中間層との間に介在される複数の絶縁層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、
前記能動素子層及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上のコンタクトと、を含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接することを特徴とする半導体素子。
【請求項6】
前記１つ以上の第１ソース／ドレインパターンの最下面及び前記１つ以上の第２ソース／ドレインパターンのそれぞれの下面は、
同一垂直レベルに位置し、
前記複数の絶縁層の最上面よりも低い垂直レベルに位置することを特徴とする請求項５に記載の半導体素子。
同一垂直レベルに位置し、
前記複数の絶縁層の最上面よりも低い垂直レベルに位置することを特徴とする請求項５に記載の半導体素子。
【請求項7】
前記１つ以上のパワービアは、垂直断面において台形形状を有する第１部分及び前記１つ以上の第１ソース／ドレインパターン方向に突出したラウンド形状を有する第２部分を含み、
前記第１部分の側面は、前記中間層及び前記複数の絶縁層のうちの少なくとも１つの絶縁層に直接接し、
前記第２部分の側面は、前記複数の絶縁層のうちの少なくとも１つの絶縁層及び前記１つ以上の第１ソース／ドレインパターンに直接接することを特徴とする請求項５に記載の半導体素子。
前記第１部分の側面は、前記中間層及び前記複数の絶縁層のうちの少なくとも１つの絶縁層に直接接し、
前記第２部分の側面は、前記複数の絶縁層のうちの少なくとも１つの絶縁層及び前記１つ以上の第１ソース／ドレインパターンに直接接することを特徴とする請求項５に記載の半導体素子。
【請求項8】
前記複数の絶縁層は、第１絶縁層及び第２絶縁層を含み、
前記第１部分の上面は、前記第１絶縁層及び前記第２絶縁層の境界面の垂直レベルと同じ垂直レベルに位置することを特徴とする請求項７に記載の半導体素子。
前記第１部分の上面は、前記第１絶縁層及び前記第２絶縁層の境界面の垂直レベルと同じ垂直レベルに位置することを特徴とする請求項７に記載の半導体素子。
【請求項9】
水平方向に延びる第１面及び前記第１面に反対となる第２面を含み、１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンを含む能動素子層と、
前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、
前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、
前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、
前記能動素子層と前記中間層との間に介在される複数の絶縁層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層に電気的に連結された１つ以上のパワービアと、を含み、
前記１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンのそれぞれは、前記水平方向に離隔して配置され、
隣接する前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間には、複数のチャネル層及び複数の第１ゲート構造物が前記垂直方向に交互に配置され、
最上端の前記チャネル層上には、複数の第２ゲート構造物が配置され、
前記１つ以上の第２ソース／ドレインパターン及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第１コンタクトと、
前記複数の第２ゲート構造物及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第２コンタクトと、をさらに含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接し、
前記１つ以上のパワービアは、垂直断面において台形形状を有する第１部分及び前記１つ以上の第１ソース／ドレインパターンに向かって突出したラウンド形状を有する第２部分を含むことを特徴とする半導体素子。
前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、
前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、
前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、
前記能動素子層と前記中間層との間に介在される複数の絶縁層と、
前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層に電気的に連結された１つ以上のパワービアと、を含み、
前記１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンのそれぞれは、前記水平方向に離隔して配置され、
隣接する前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間には、複数のチャネル層及び複数の第１ゲート構造物が前記垂直方向に交互に配置され、
最上端の前記チャネル層上には、複数の第２ゲート構造物が配置され、
前記１つ以上の第２ソース／ドレインパターン及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第１コンタクトと、
前記複数の第２ゲート構造物及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第２コンタクトと、をさらに含み、
前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接し、
前記１つ以上のパワービアは、垂直断面において台形形状を有する第１部分及び前記１つ以上の第１ソース／ドレインパターンに向かって突出したラウンド形状を有する第２部分を含むことを特徴とする半導体素子。
【請求項10】
前記１つ以上の第１ソース／ドレインパターンの最下面、前記１つ以上の第２ソース／ドレインパターンの下面、及び前記第１部分の上面のそれぞれは、同じ垂直レベルに位置することを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関し、より詳細には、電界効果トランジスタを含む半導体素子及びその製造方法に関する。
【背景技術】
【0002】
能動素子層の表面上に、信号ルーティングのための信号ワイヤ及びアクティブ装置を含み、能動素子層の裏面上に、電力供給のためのパワー配電ネットワーク（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ：ＰＤＮ）を提供する半導体装置を提供することにより、裏面配電網（Ｂａｃｋｓｉｄｅ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ：ＢＳＰＤＮ）半導体装置は、能動素子層上に提供されるパワー配電ネットワーク（ＰＤＮ）から信号ワイヤを分離する。ＢＳＰＤＮ半導体装置は、ルーティングの複雑性を最小化し、半導体アーキテクチャーの面積を減少させうる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】韓国公開特許第１０－２０２２－０１０４６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、パワービアとソース／ドレインパターンの誤整列（ｍｉｓ－ａｌｉｇｎ）を減少させうる半導体素子を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による半導体素子は、複数のソース／ドレインパターンを含む能動素子層と、前記能動素子層上に配置された複数の絶縁層と、前記複数の絶縁層上に配置され、前記能動素子層に電力を供給するように構成されたＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物と、前記複数の絶縁層と前記ＢＥＯＬ構造物との間に介在される中間層と、前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を垂直方向に貫通し、前記ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、を含み、前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接することを特徴とする。
【0006】
上記目的を達成するためになされた本発明の他の態様による半導体素子は、水平方向に延びる第１面及び前記第１面に反対となる第２面を含み、１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンを含む能動素子層と、前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、前記能動素子層と前記中間層との間に介在される複数の絶縁層と、前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層と電気的に連結された１つ以上のパワービアと、前記能動素子層及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上のコンタクトと、を含み、前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接することを特徴とする。
【0007】
上記目的を達成するためになされた本発明のさらに他の態様による半導体素子は、水平方向に延びる第１面及び前記第１面に反対となる第２面を含み、１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンを含む能動素子層と、前記第１面上に配置され、前記能動素子層に電力を供給するように構成された第１ＢＥＯＬ構造物と、前記第２面上に配置され、信号をルーティングするように構成された第２ＢＥＯＬ構造物と、前記能動素子層と前記第１ＢＥＯＬ構造物との間に介在される中間層と、前記能動素子層と前記中間層との間に介在される複数の絶縁層と、前記中間層及び前記複数の絶縁層のそれぞれの少なくとも一部を前記水平方向に垂直な垂直方向に貫通し、前記第１ＢＥＯＬ構造物及び前記能動素子層に電気的に連結された１つ以上のパワービアと、を含み、前記１つ以上の第１ソース／ドレインパターン及び１つ以上の第２ソース／ドレインパターンのそれぞれは、前記水平方向に離隔して配置され、隣接する前記第１ソース／ドレインパターンと前記第２ソース／ドレインパターンとの間には、複数のチャネル層及び複数の第１ゲート構造物が前記垂直方向に交互に配置され、最上端の前記チャネル層上には、複数の第２ゲート構造物が配置され、前記１つ以上の第２ソース／ドレインパターン及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第１コンタクトと、前記複数の第２ゲート構造物及び前記第２ＢＥＯＬ構造物と電気的に連結された１つ以上の第２コンタクトと、をさらに含み、前記１つ以上のパワービアの側面の少なくとも一部は、前記中間層と直接接し、前記１つ以上のパワービアは、垂直断面において台形形状を有する第１部分及び前記１つ以上の第１ソース／ドレインパターンに向かって突出したラウンド形状を有する第２部分を含むことを特徴とする。
【発明の効果】
【0008】
本発明によれば、半導体素子の製造工程コストが低減でき、ソース／ドレインパターンとパワービアを容易に整列することができる。また、パワービアの大きさを相対的に増加させ、半導体素子の電気的安定性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による半導体素子の断面図である。
【図2】本発明の一実施形態による半導体素子の断面図である。
【図3】本発明の一実施形態による半導体素子の断面図である。
【図4】本発明の一実施形態による半導体素子の断面図である。
【図5】本発明の一実施形態による半導体素子の形成方法を示すフローチャートである。
【図6A】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6B】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6C】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6D】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6E】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6F】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6G】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6H】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6I】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図6J】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図7A】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図7B】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図7C】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図7D】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図7E】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して本発明の実施形態を詳細に説明する。図面上の同じ構成要素については、同じ参照符号を使用し、それらについての重複説明は省略する。
【0011】
図１は、本発明の一実施形態による半導体素子の断面図である。
【0012】
図１を参照すれば、半導体素子１０は、第１ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物１１０、中間層１２０、絶縁層１３０、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶを含む。バックエンド・オブ・ライン（ＢＥＯＬ）構造は、能動素子層１４０への／からの電気接続を提供するための接続構造であってもよい。
【0013】
第１ＢＥＯＬ構造物１１０は、電力を供給するように構成される。例えば、第１ＢＥＯＬ構造物１１０は、能動素子層１４０に電力を伝達する。例えば、第１ＢＥＯＬ構造物１１０は、能動素子層１４０の第１面１４０ａ上に電力を供給するパワー配線構造物（ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｓｔｒｕｃｔｕｒｅ）を含む。パワー配線構造物は、配電のためのＰＤＮ（Ｐｏｗｅｒ ｄｉｓｔｒｉｂｕｔｉｏｎ ｎｅｔｗｏｒｋ）を含む集積回路である。
【0014】
第１ＢＥＯＬ構造物１１０は、下部絶縁層ＬＤＬ、水平方向（Ｘ方向及び／またはＹ方向）に延びた複数の下部配線ラインＬＭＬ、及び垂直方向（Ｚ方向）に延びる複数の下部ビアＬＶを含む。複数の下部配線ラインＬＭＬは、互いに異なる垂直レベルに配置される。例えば、複数の下部ビアＬＶは、互いに異なる下部配線ラインＬＭＬを電気的に連結する。例えば、複数の下部ビアＬＶは、下部配線ラインＬＭＬとパワービアＰＶとを電気的に連結する。
【0015】
下部絶縁層ＬＤＬは、絶縁物質を含む。例えば、下部絶縁層ＬＤＬは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、及び／またはチタン酸化物を含む。
【0016】
複数の下部配線ラインＬＭＬ及び複数の下部ビアＬＶは、それぞれ銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、またはそれらの組み合わせを含む導電性材料を含む。
【0017】
本明細書において、中間層１２０の上面または下面に平行な方向を水平方向（Ｘ方向及び／またはＹ方向）と定義し、中間層の上面または下面に垂直な方向を垂直方向（Ｚ方向）と定義する。
【0018】
図示していないが、複数の下部配線ラインＬＭＬ及び複数の下部ビアＬＶは、それぞれ導電性材料が複数の下部配線ラインＬＭＬ及び複数の下部ビアＬＶの外部へ拡散することを防止するためのバリア材料をさらに含みうる。バリア材料は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、またはそれらの組み合わせを含む。第１ＢＥＯＬ構造物１１０の複数の下部配線ラインＬＭＬ及び複数の下部ビアＬＶのそれぞれは、能動素子層１４０の能動素子に電力を伝達するように構成される。
【0019】
中間層１２０は、第１ＢＥＯＬ構造物１１０及び絶縁層１３０の間に介在される。中間層１２０は、パワービアＰＶの側面の一部を取り囲み、パワービアＰＶの電気的安定性を向上させる。例えば、中間層１２０は、パワービアＰＶの側面のうちの少なくとも一部と直接接触する。
【0020】
例えば、中間層１２０は、酸化物及び／または窒化物を含む。例えば、中間層１２０は、下部絶縁層ＬＤＬとは互いに異なる物質を含む。さらに他の実施形態において、中間層１２０は、下部絶縁層ＬＤＬと同じ物質を含みうる。
【0021】
パワービアＰＶは、第１ＢＥＯＬ構造物１１０から供給される電力を能動素子層１４０に伝達する。パワービアＰＶは、中間層１２０の少なくとも一部を垂直方向（Ｚ方向）に貫通して形成される。パワービアＰＶは、第１ＢＥＯＬ構造物１１０及び能動素子層１４０と電気的に連結される。
【0022】
例えば、パワービアＰＶは、導電性物質を含み、電気的信号を伝達する。例えば、パワービアＰＶは、第１ソース／ドレインパターンＳＤ１に直接接触し、第１ソース／ドレインパターンＳＤ１に電力を伝達する。また、パワービアＰＶは、第２ソース／ドレインパターンＳＤ２には直接接触しない。
【0023】
パワービアＰＶは、能動素子層１４０の第１ソース／ドレインパターンＳＤ１とは、垂直方向（Ｚ方向）に重畳され、第２ソース／ドレインパターンＳＤ２とは、垂直方向（Ｚ方向）に重畳されない。すなわち、平面視において、パワービアＰＶは、第２ソース／ドレインパターンＳＤ２と水平方向（Ｘ方向及び／またはＹ方向）に離隔される。
【0024】
パワービアＰＶの下面は、扁平状（ｆｌａｔ）を有する。パワービアＰＶの下面は、中間層１２０の下面及び第１ＢＥＯＬ構造物１１０の上面と同じ垂直レベルに位置する。パワービアＰＶの上面の一部は、第１ソース／ドレインパターンＳＤ１に突出した形状を有する。パワービアＰＶの上面は、絶縁層１３０及び第１ソース／ドレインパターンＳＤ１と直接接する。
【0025】
本明細書において、図６Ｄ～図７Ｅを除けば、第１ＢＥＯＬ構造物１１０の上面は、中間層１２０と接する面を意味し、第１ＢＥＯＬ構造物１１０の下面は、第１ＢＥＯＬ構造物１１０の上面に反対となる面である。第１ＢＥＯＬ構造物１１０を除いた構成要素の上面は、第１ＢＥＯＬ構造物１１０において垂直方向（Ｚ方向）に最も遠く離隔された面を意味し、上記構成要素の下面は、上記上面に反対となる面を意味する。
【0026】
パワービアＰＶは、第１部分ＰＶ－１及び第２部分ＰＶ－２を含む。第１部分ＰＶ－１は、中間層１２０及び絶縁層１３０のそれぞれの少なくとも一部を垂直方向（Ｚ方向）に貫通して形成され、第２部分ＰＶ－２は、絶縁層１３０及び第１ソース／ドレインパターンＳＤ１のそれぞれの少なくとも一部を垂直方向（Ｚ方向）に貫通して形成される。第１部分ＰＶ－１及び第２部分ＰＶ－２は、説明の便宜のための形式的な区別に過ぎず、第１部分ＰＶ－１及び第２部分ＰＶ－２は同一物質で形成され、一体に結合した形態を有する。一例として、パワービアＰＶの第１部分ＰＶ－１の中心軸及び第２部分ＰＶ－２の中心軸は、垂直方向（Ｚ方向）に整列される。他の例として、パワービアＰＶの第１部分ＰＶ－１の中心軸及び第２部分ＰＶ－２の中心軸は、垂直方向（Ｚ方向）に誤整列（ｍｉｓ－ａｌｉｇｎ）されうる。また、パワービアＰＶの第１部分ＰＶ－１の中心軸及び第２部分ＰＶ－２の中心軸のうちの少なくとも１つは、第１ソース／ドレインパターンＳＤ１の中心軸と垂直方向（Ｚ方向）に整列される。他の例として、パワービアＰＶの第１部分ＰＶ－１の中心軸及び第２部分ＰＶ－２の中心軸のうちの少なくとも１つは、第１ソース／ドレインパターンＳＤ１の中心軸と垂直方向（Ｚ方向）に誤整列されうる。
【0027】
第１部分ＰＶ－１は、垂直断面において台形形状を有する。図１では、例示的に、第１部分ＰＶ－１が下側から上側に水平幅が狭くなりつつ延びるテーパ状（ｔａｐｅｒｅｄ）を有することを図示したが、第１部分ＰＶ－１は、上側から下側に水平幅が狭くなりつつ延びる逆（ｒｅｖｅｒｓｅ）台形形状を有しうる。しかし、これは、例示的なものであって、第１部分ＰＶ－１は、垂直断面において長方形、円形、または楕円形を有する。
【0028】
第１部分ＰＶ－１の下面は、中間層１２０の下面及び第１ＢＥＯＬ構造物１１０の上面と同じ垂直レベルに位置する。また、第１部分ＰＶ－１の上面は、絶縁層１３０の内部に配置される。例えば、第１部分ＰＶ－１は、第１絶縁層１３２の下面及び第２絶縁層１３４の上面のそれぞれの垂直レベルと同じ垂直レベルに位置する。すなわち、第１部分ＰＶ－１の上面は、絶縁層１３０の内部の互いに異なる絶縁層の境界面の垂直レベルと同じ垂直レベルに位置する。また、第１部分ＰＶ－１の側面は、第２絶縁層１３４及び中間層１２０のそれぞれと接触する。
【0029】
第２部分ＰＶ－２は、第１部分ＰＶ－１と連結される。例えば、第２部分ＰＶ－２の下面は、第１部分ＰＶ－１の上面と同じ垂直レベルに位置し、第２部分ＰＶ－２の上面は、第１ソース／ドレインパターンＳＤ１に向かって突出したラウンド（ｒｏｕｎｄ）状を有する。第２部分ＰＶ－２の側面は、絶縁層１３０と接触するか、または直接接触しうる。
【0030】
第１部分ＰＶ－１の垂直方向（Ｚ方向）厚さである第１厚さＴ１の範囲は、約１０ｎｍ～約１００ｎｍであり、第２部分ＰＶ－２の垂直方向（Ｚ方向）厚さである第２厚さＴ２の範囲は、約１ｎｍ～約２０ｎｍである。また、第１部分ＰＶ－１の水平幅である第１幅Ｗ１の範囲は、約１０ｎｍ～約１００ｎｍである。
【0031】
絶縁層１３０は、第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２、第１ゲート構造物ＧＳＴ１及び／またはチャネル層ＣＨを保護する。絶縁層１３０は、中間層１２０と能動素子層１４０との間に介在され、互いに異なる物質を含む複数層を含む。後述するが、絶縁層１３０は、第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２、及びパワービアＰＶを形成するとき、エッチング停止層として機能する。
【0032】
例えば、絶縁層１３０は、酸化物及び／または窒化物を含む。例えば、絶縁層１３０は、第１絶縁層１３２及び第２絶縁層１３４を含む。第１絶縁層１３２及び第２絶縁層１３４は、互いに異なる物質を含む。例えば、第１絶縁層１３２及び第２絶縁層１３４は、互いに異なるエッチング選択比（ｓｅｌｅｃｔｉｖｉｔｙ）を有する。例えば、中間層１２０及び絶縁層１３０は、互いに異なる物質を含む。
【0033】
絶縁層１３０の上面及び第１～第３絶縁層１３２、１３４、１３６は、不規則的な（ｉｒｒｅｇｕｌａｒ）形状を有する。絶縁層１３０は、凹凸状を有する。例えば、絶縁層１３０の上面は、凹凸状を有する。例えば、第１絶縁層１３２は、第１ソース／ドレインパターンＳＤ１及び／または第２ソース／ドレインパターンＳＤ２を挟み、互いに水平方向（Ｘ方向及び／またはＹ方向）に離隔される。また、第２絶縁層１３４は、パワービアＰＶを挟み、互いに水平方向（Ｘ方向及び／またはＹ方向）に離隔される。絶縁層１３０の上面が凹凸状を有し、能動素子層１４０の第１面１４０ａもまた凹凸状を有する。例えば、能動素子層１４０の第２面１４０ｂもまた凹凸状を有しうる。
【0034】
能動素子層１４０は、絶縁層１３０上に形成され、例えば、能動素子層１４０は、半導体物質、例えば、IV族半導体物質、III－V族半導体物質、II－VI族半導体物質、またはそれらの組み合わせを含む。IV族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはそれらの組み合わせを含む。III－V族半導体物質は、例えば、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、またはそれらの組み合わせを含む。II－VI族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）、硫化カドミウム（ＣｄＳ）、またはそれらの組み合わせを含む。能動素子層１４０は、垂直方向（Ｚ方向）に離隔された第１面１４０ａ及び第２面１４０ｂを含む。
【0035】
能動素子層１４０は、チャネル層ＣＨ、第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２、第１ゲート構造物ＧＳＴ１、及び第２ゲート構造物ＧＳＴ２を含む。例えば、能動素子層１４０は、隣接する第１ソース／ドレインパターンＳＤ１と第２ソース／ドレインパターンＳＤ２との間に複数のチャネル層ＣＨが配置されるゲートオールアラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ：ＧＡＡ）電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）構造を有する。しかし、これは、例示的なものであって、半導体素子１０は、平面形（ｐｌａｎａｒ）ＦＥＴ構造及び／またはＦｉｎＦＥＴ構造を有しうる。
【0036】
第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２は、能動素子層１４０の下部で、水平方向（Ｘ方向及び／またはＹ方向）に沿って互いに離隔され、交互に配置される。隣接する第１ソース／ドレインパターンＳＤ１と第２ソース／ドレインパターンＳＤ２との間には、チャネル層ＣＨ及び第１ゲート構造物ＧＳＴ１が配置される。例えば、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２のそれぞれは、ソースまたはドレインである。
【0037】
第１ソース／ドレインパターンＳＤ１は、パワービアＰＶと直接接触し、第２ソース／ドレインパターンＳＤ２は、第２コンタクトＣＢと直接接触する。すなわち、第１ソース／ドレインパターンＳＤ１は、パワービアＰＶと垂直方向（Ｚ方向）に整列され、第２コンタクトＣＢとは、垂直方向（Ｚ方向）に整列されない。また、第２ソース／ドレインパターンＳＤ２は、パワービアＰＶと垂直方向（Ｚ方向）に整列されず、第２コンタクトＣＢとは、垂直方向（Ｚ方向）に整列される。
【0038】
例えば、第１ソース／ドレインパターンＳＤ１の最下面及び第２ソース／ドレインパターンＳＤ２の下面は、同じ垂直レベルに位置する。例えば、第１ソース／ドレインパターンＳＤ１の最下面及び第２ソース／ドレインパターンＳＤ２の下面は、絶縁層１３０の最上面よりも低い垂直レベルに位置する。また、第１ソース／ドレインパターンＳＤ１の最下面及び第２ソース／ドレインパターンＳＤ２の下面は、パワービアＰＶの第１部分ＰＶ－１の上面と同じ垂直レベルに位置する。後述するが、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２が同時に形成され、第１ソース／ドレインパターンＳＤ１の最下面及び第２ソース／ドレインパターンＳＤ２の下面は、同じ垂直レベルに位置する。
【0039】
例えば、第１ソース／ドレインパターンＳＤ１の最下面及び第２ソース／ドレインパターンＳＤ２の下面は、それぞれ第１絶縁層１３２の下面及び第２絶縁層１３４の上面のそれぞれと同じ垂直レベルに位置する。すなわち、第２ソース／ドレインパターンＳＤ２の下面と、中間層１２０の間には、第２絶縁層１３４が配置される。したがって、第２ソース／ドレインパターンＳＤ２の下面が第２絶縁層１３４によって保護される。
【0040】
第１ゲート構造物ＧＳＴ１は、第１ゲート電極ＧＥ１並びに第１ゲート電極ＧＥ１の上面、下面、及び側面を取り囲む第１ゲート絶縁膜ＧＩ１を含む。
【0041】
第１ゲート構造物ＧＳＴ１及びチャネル層ＣＨのそれぞれは、隣接する第１ソース／ドレインパターンＳＤ１と第２ソース／ドレインパターンＳＤ２との間に配置され、垂直方向（Ｚ方向）に交互に配置される。すなわち、隣接する第１ソース／ドレインパターンＳＤ１と第２ソース／ドレインパターンＳＤ２は、それらの間に位置する第１ゲート構造物ＧＳＴ１及びチャネル層ＣＨを有する。但し、最下端第１ゲート構造物ＧＳＴ１は、絶縁層１３０と垂直方向（Ｚ方向）に離隔して配置される。すなわち、最下端第１ゲート構造物ＧＳＴ１と絶縁層１３０との間には、チャネル層ＣＨが介在される。
【0042】
最上端チャネル層ＣＨ上には、第２ゲート構造物ＧＳＴ２が形成される。第２ゲート構造物ＧＳＴ２は、第２ゲート電極ＧＥ２、第２ゲート絶縁膜ＧＩ２、ゲートスペーサＧＳ、及びゲートキャッピングパターンＧＰを含む。
【0043】
第２ゲート絶縁膜ＧＩ２は、第２ゲート電極ＧＥ２の側面及び下面を取り囲み、ゲートスペーサＧＳは、第２ゲート絶縁膜ＧＩ２の側面を取り囲む。ゲートキャッピングパターンＧＰは、ゲートスペーサＧＳの上面、第２ゲート絶縁膜ＧＩ２の上面、及び第２ゲート電極ＧＥ２の上面上に形成される。
【0044】
例えば、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のそれぞれは多結晶シリコン、または多結晶シリコンに、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びそれらの組み合わせを含む金属物質をドーピングした導電物質からなる。また、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のそれぞれは、金属からなる。例えば、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のそれぞれは、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、チタンカーバイド（ＴｉＣ）、タンタルカーバイド（ＴａＣ）、及びそれらの組み合わせを含む物質からなる。第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２のそれぞれは、単一層または多重層からなる。
【0045】
例えば、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２は、高誘電率（ｈｉｇｈ－ｋ）物質を含む。一例として、高誘電率物質は、アルミニウム酸化物（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ３）、チタン酸化物（ＴｉＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジム酸化物（Ｐｒ２Ｏ３）のうちの少なくとも１つを含む。Ｈｉｇｈ－ｋ材料は、二酸化シリコンよりも高い誘電率を持つ材料であり得る。
【0046】
例えば、ゲートスペーサＧＳは、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮのうちの少なくとも１つを含む。他の例として、ゲートスペーサＧＳは、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮのうちの少なくとも２つからなる多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含む。例えば、ゲートキャッピングパターンＧＰは、ＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮのうちの少なくとも１つを含む。
【0047】
能動素子層１４０上には、第２ＢＥＯＬ構造物１５０が配置される。第２ＢＥＯＬ構造物１５０は、信号をルーティングするように構成される。例えば、第２ＢＥＯＬ構造物１５０は、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２を通じて伝達された信号を処理する。
【0048】
第２ＢＥＯＬ構造物１５０は、上部絶縁層ＵＤＬ、水平方向（Ｘ方向及び／またはＹ方向）に延びた複数の上部配線ラインＵＭＬ、及び垂直方向（Ｚ方向）に延びる複数の上部ビアＵＶを含む。複数の上部配線ラインＵＭＬは、互いに異なる垂直レベルに配置される。例えば、複数の上部ビアＵＶは、互いに異なる上部配線ラインＵＭＬを電気的に連結する。例えば、複数の上部ビアＵＶは、上部配線ラインＵＭＬと第１コンタクトＣＡ及び第２コンタクトＣＢを電気的に連結する。
【0049】
上部絶縁層ＵＤＬは、絶縁物質を含む。例えば、上部絶縁層ＵＤＬは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、及び／またはチタン酸化物を含む。
【0050】
複数の上部配線ラインＵＭＬ及び複数の上部ビアＵＶは、それぞれ銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、またはそれらの組み合わせを含む導電性材料を含む。
【0051】
図示していないが、複数の上部配線ラインＵＭＬ及び複数の上部ビアＵＶは、それぞれ導電性材料が複数の上部配線ラインＵＭＬ及び複数の上部ビアＵＶの外部へ拡散することを防止するためのバリア材料をさらに含みうる。バリア材料は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、またはそれらの組み合わせを含む。第２ＢＥＯＬ構造物１５０の複数の上部配線ラインＵＭＬ及び複数の上部ビアＵＶのそれぞれは、能動素子層１４０の能動素子に電力を伝達するように構成される。
【0052】
半導体素子１０は、第１コンタクトＣＡ及び第２コンタクトＣＢをさらに含む。第１コンタクトＣＡ及び第２コンタクトＣＢは、能動素子層１４０と第２ＢＥＯＬ構造物１５０を電気的に連結する。また、第１コンタクトＣＡ及び第２コンタクトＣＢは、電気的信号を能動素子層１４０と第２ＢＥＯＬ構造物１５０との間に伝達する。例えば、第１コンタクトＣＡ及び第２コンタクトＣＢのそれぞれは、能動素子層１４０の少なくとも一部を垂直方向（Ｚ方向）に貫通して形成される。第１コンタクトＣＡは、ゲートキャッピングパターンＧＰの少なくとも一部を垂直方向（Ｚ方向）に貫通して形成される。第２コンタクトＣＢは、第２ソース／ドレインパターンＳＤ２の少なくとも一部を垂直方向（Ｚ方向）に貫通して形成される。
【0053】
第１コンタクトＣＡは、第２ゲート電極ＧＥ２に接触し、第２コンタクトＣＢは、第２ソース／ドレインパターンＳＤ２に接触する。第１コンタクトＣＡは、第２ＢＥＯＬ構造物１５０の上部配線ラインＵＭＬ及び／または上部ビアＵＶと第２ゲート電極ＧＥ２を電気的に連結する。第２コンタクトＣＢは、第２ＢＥＯＬ構造物１５０の上部配線ラインＵＭＬ及び／または上部ビアＵＶと第２ソース／ドレインパターンＳＤ２を電気的に連結する。
【0054】
一例として、図１の半導体素子１０は、複数層の絶縁層１３０を含み、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２を同時に形成する。これによれば、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２を互いに異なる工程で形成する場合に比べて、半導体素子１０の工程コストが相対的に低い。また、第１ソース／ドレインパターンＳＤ１及びパワービアＰＶを垂直方向（Ｚ方向）に容易に整列することができる。また、パワービアＰＶの大きさを相対的に増加させ、半導体素子１０の電気的安定性が向上する。
【0055】
図２は、本発明の一実施形態による半導体素子の断面図である。
【0056】
図２を参照すれば、半導体素子１０ａは、第１ＢＥＯＬ構造物１１０、中間層１２０、絶縁層１３０ａ、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶを含む。図２の半導体素子１０ａの第１ＢＥＯＬ構造物１１０、中間層１２０、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶは、図１の半導体素子１０の第１ＢＥＯＬ構造物１１０、中間層１２０、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶのそれぞれと実質的に類似しているので、ここでは、絶縁層１３０ａのみについて記述する。
【0057】
絶縁層１３０ａは、第１～第３絶縁層１３２、１３４、１３６を含む。例えば、第１絶縁層１３２及び第３絶縁層１３６は、同じ物質を含み、第２絶縁層１３４は、第１絶縁層１３２及び第３絶縁層１３６のそれぞれとは互いに異なる物質を含む。例えば、第１絶縁層１３２及び第３絶縁層１３６は、同じエッチング選択比を有し、第２絶縁層１３４は、第１絶縁層１３２及び第３絶縁層１３６のそれぞれとは互いに異なるエッチング選択比を有する。
【0058】
さらに他の実施形態において、第１～第３絶縁層１３２、１３４、１３６のそれぞれは、互いに異なる物質を含む。例えば、第１～第３絶縁層１３２、１３４、１３６のそれぞれは、互いに異なるエッチング選択比を有する。
【0059】
パワービアＰＶの第１部分ＰＶ－１の上面は、第１絶縁層１３２の下面及び第２絶縁層１３４の上面のそれぞれと同じ垂直レベルに位置する。また、パワービアＰＶの第１部分ＰＶ－１の側面は、第２絶縁層１３４、第３絶縁層１３６、及び中間層１２０のそれぞれと接触する。
【0060】
図２では、絶縁層１３０ａが第１～第３絶縁層１３２、１３４、１３６を含むことを図示しているが、これは、例示的なものであって、絶縁層１３０ａが含む絶縁層の数は、これに限定されない。例えば、絶縁層１３０ａは、４層以上の絶縁層を含んでもよい。また、第１絶縁層１３２、第２絶縁層１３４、第３絶縁層１３６のそれぞれが複数の絶縁層を含んでもよい。
【0061】
【0062】
図３を参照すれば、半導体素子２０は、第１ＢＥＯＬ構造物２１０、中間層２２０、絶縁層２３０、能動素子層２４０、第２ＢＥＯＬ構造物２５０、パワービアＰＶ、及びパワーレールＰＲを含む。図４を参照すれば、半導体素子２０ａは、第１ＢＥＯＬ構造物２１０、中間層２２０、絶縁層２３０ａ、能動素子層２４０、第２ＢＥＯＬ構造物２５０、パワービアＰＶ、及びパワーレールＰＲを含む。
【0063】
図３の半導体素子２０の第１ＢＥＯＬ構造物２１０、中間層２２０、絶縁層２３０、能動素子層２４０、第２ＢＥＯＬ構造物２５０、及びパワービアＰＶは、図１の第１ＢＥＯＬ構造物１１０、中間層１２０、絶縁層１３０、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶと実質的に類似している。また、図４の半導体素子２０ａの第１ＢＥＯＬ構造物２１０、中間層２２０、絶縁層２３０ａ、能動素子層２４０、第２ＢＥＯＬ構造物２５０、及びパワービアＰＶは、図２の第１ＢＥＯＬ構造物１１０、中間層１２０、絶縁層１３０ａ、能動素子層１４０、第２ＢＥＯＬ構造物１５０、及びパワービアＰＶと実質的に類似している。したがって、ここでは、パワーレールＰＲについて詳細に記述する。
【0064】
図３及び図４を参照すれば、パワービアＰＶと第１ＢＥＯＬ構造物２１０との間にパワーレールＰＲが介在される。例えば、パワーレールＰＲは、パワービアＰＶと複数の下部配線ラインＬＭＬとの間に介在されるか、パワービアＰＶと複数の下部ビアＬＶとの間に介在される。
【0065】
半導体素子２０、２０ａがパワーレールＰＲを含む場合、第１ＢＥＯＬ構造物２１０から能動素子層２４０までの経路の電気的抵抗が減少する。パワーレールＰＲ及びパワービアＰＶが共に配置される場合、パワービアＰＶの高さが減少する。したがって、パワービアＰＶの縦横比が減少し、パワービアＰＶが容易に形成される。したがって、半導体素子２０、２０ａの電気的特性が改善される。
【0066】
パワーレールＰＲは、導電性物質を含む。例えば、パワーレールＰＲは、パワービアＰＶと同じ物質を含む。さらに他の実施形態において、パワーレールＰＲは、パワービアＰＶとは互いに異なる物質を含む。パワーレールＰＲは、パワービアＰＶの水平幅よりも広い水平幅を有するが、本発明の実施形態は、それに限定されない。
【0067】
パワーレールＰＲは、垂直断面において台形形状を有する。図３及び図４では、例示的に、パワーレールＰＲは、その下側から上側に水平幅が狭くなりつつ延びるテーパ状を有することを図示しているが、パワーレールＰＲは、上側から下側に水平幅が狭くなりつつ延びる逆台形形状を有しうる。しかし、これは、例示的なものであって、パワーレールＰＲは、垂直断面で長方形、円形、または楕円形を有する。また、パワーレールＰＲは、第１水平方向（Ｘ方向）及び／または第２水平方向（Ｙ方向）に長く延びた形状を有しうる。例えば、パワーレールＰＲは、横方向に長く設けられた形状を有する。
【0068】
例えば、パワーレールＰＲは、能動素子層２４０に電源電圧ＶＤＤを伝達する。さらに他の実施形態において、パワーレールＰＲは、能動素子層２４０に接地電圧ＶＳＳを伝達する。
【0069】
【0070】
図５及び図６Ａを参照すれば、キャリア基板ＣＳ上に第１絶縁層１３２、第２絶縁層１３４、第３絶縁層１３６が形成される。例えば、キャリア基板ＣＳは、シリコンを含む。また、絶縁層１３０上にナノシートスタックＮＳが積層される（Ｓ１００）。ナノシートスタックＮＳは、第１及び第２ナノシート層ＮＳ１、ＮＳ２が交互に垂直方向（Ｚ方向）に反復積層されて形成される。例えば、第１及び第２ナノシート層ＮＳ１、ＮＳ２は、それぞれシリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）を含む。第１及び第２ナノシート層ＮＳ１、ＮＳ２は、追って第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２、及びチャネル層ＣＨで置換される。ナノシート層は、１～１００ｎｍの範囲の厚さを有する層であってもよい。
【0071】
図６Ｂを参照すれば、図６Ａの結果物において、第１及び第２ナノシート層ＮＳ１、ＮＳ２のそれぞれの少なくとも一部が除去され、複数の第１ホールＨ１が形成される。複数の第１ホールＨ１の領域に、追って第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２が形成される。複数の第１ホールＨ１が形成される過程で、第１絶縁層１３２の少なくとも一部が共に除去される。例えば、複数の第１ホールＨ１のそれぞれは、乾式エッチング、及び／または湿式エッチングによって形成される。
【0072】
例えば、追って第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２が形成される複数の第１ホールＨ１のそれぞれは同時に形成される。例えば、複数の第１ホールＨ１のそれぞれの下面は、第１絶縁層１３２の下面及び第２絶縁層１３４の上面と同一垂直レベルに位置する。
【0073】
図５及び図６Ｃを参照すれば、図６Ｂの結果物に第１ソース／ドレインパターンＳＤ１、第２ソース／ドレインパターンＳＤ２、第１ゲート構造物ＧＳＴ１、第２ゲート構造物ＧＳＴ２、チャネル層ＣＨ、第１コンタクトＣＡ、第２コンタクトＣＢ、及び第２ＢＥＯＬ構造物１５０が形成される（Ｓ２００）。図６Ｃに図示していないが、第２ＢＥＯＬ構造物１５０上に支持基板（図示せず）及び支持基板と第２ＢＥＯＬ構造物１５０との間に介在され、支持基板と第２ＢＥＯＬ構造物１５０を接合させるポンディング層（図示せず）がさらに形成される。
【0074】
図６Ｄを参照すれば、図６Ｃの結果物を逆さまにした後、キャリア基板（図６ＣのＣＳ）が除去される。例えば、キャリア基板ＣＳは、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）、湿式エッチング、及び／または乾式エッチング方式で除去される。
【0075】
図６Ｄ～図６Ｊにおいて、第２ＢＥＯＬ構造物１５０の上面は、能動素子層１４０と接触する面であり、第２ＢＥＯＬ構造物１５０の下面は、第２ＢＥＯＬ構造物１５０の上面に反対となる面である。第２ＢＥＯＬ構造物１５０を除いた構成要素の上面は、第２ＢＥＯＬ構造物１５０の下面から、垂直方向（Ｚ方向）に最も遠く離隔された面を意味し、上記構成要素の下面は、上記上面に反対となる面を意味する。
【0076】
図５及び図６Ｅを参照すれば、図６Ｄの結果物において、複数の絶縁層のうちの少なくとも１層が除去される（Ｓ３００）。例えば、第３絶縁層（図６Ｄの１３６）が除去される。例えば、第３絶縁層（図６Ｄの１３６）は、湿式エッチング及び／または乾式エッチングの方式で除去される。
【0077】
図６Ｆを参照すれば、第２絶縁層１３４上に中間層１２０を形成する。例えば、中間層１２０は、酸化物を含む。例えば、第２絶縁層１３４上に中間層１２０が蒸着されて形成される。中間層１２０の蒸着は、物理気相蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、または原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）のうちから選択された工程によって遂行される。
【0078】
図６Ｇを参照すれば、中間層１２０の少なくとも一部を垂直方向（Ｚ方向）に貫通する複数の第２ホールＨ２が形成される。例えば、複数の第２ホールＨ２のそれぞれは、乾式エッチング、及び／または湿式エッチングによって形成される。
【0079】
複数の第２ホールＨ２の内部に、追ってパワービアＰＶの一部が形成される。複数の第２ホールＨ２のそれぞれは、第１ソース／ドレインパターンＳＤ１のうちのいずれか１つとは垂直方向（Ｚ方向）に重畳される。また、複数の第２ホールＨ２のそれぞれは如何なる第２ソース／ドレインパターンＳＤ２とも垂直方向（Ｚ方向）に重畳されない。
【0080】
中間層１２０をエッチングする過程で、第２絶縁層１３４は、エッチング阻止層として機能する。複数の第２ホールＨ２のそれぞれの下面は、第２絶縁層１３４の上面と同じ垂直レベルに位置する。
【0081】
図６Ｈを参照すれば、図６Ｇの結果物に、複数の第２ホールＨ２の下部に位置する第２絶縁層１３４の少なくとも一部が除去され、複数の第３ホールＨ３が形成される。例えば、第２絶縁層１３４の一部は、湿式エッチング及び／または乾式エッチング方式で除去される。
【0082】
複数の第３ホールＨ３のそれぞれは、第１ソース／ドレインパターンＳＤ１の上面を露出させるように形成される。複数の第３ホールＨ３のそれぞれの下面は、第１ソース／ドレインパターンＳＤ１の上面、第２ソース／ドレインパターンＳＤ２の上面、第１絶縁層１３２の上面、及び第２絶縁層１３４の下面と同じ垂直レベルに位置する。
【0083】
複数の第３ホールＨ３のそれぞれは、第２幅Ｗ２を有して形成される。また、第１ソース／ドレインパターンＳＤ１は、第３幅Ｗ３を有する。第２幅Ｗ２は、第３幅Ｗ３よりも大きくなる。また、例えば、第２幅Ｗ２は、第１幅Ｗ１（図１のＷ１）と同一である。また、複数の第３ホールＨ３の中心と第１ソース／ドレインパターンＳＤ１の中心は、垂直方向（Ｚ方向）に整列される。他の例として、複数の第３ホールＨ３の中心と第１ソース／ドレインパターンＳＤ１の中心は、垂直方向（Ｚ方向）に誤整列されうる。
【0084】
したがって、複数の第３ホールＨ３の下面、第１絶縁層１３２の上面、及び第１ソース／ドレインパターンＳＤ１の上面は接触する。第３ホールＨ３の下面に接触する第１絶縁層１３２の少なくとも一部は、追って複数の第４ホールＨ４を形成するとき、一種のマスク（ｍａｓｋ）として機能する。
【0085】
図６Ｉを参照すれば、図６Ｈの結果物に、第１絶縁層１３２をマスク（例えば、ハードマスク）として用いて、複数の第４ホールＨ４が形成される。複数の第４ホールＨ４は、追ってパワービアＰＶが形成される領域に形成される。第４ホールＨ４の上部領域は、台形形状を有し、第４ホールＨ４の下部領域は、垂直下向きに突出した形状を有する。第４ホールＨ４の上部領域は、追ってパワービアＰＶの第１部分ＰＶ－１が形成され、第４ホールＨ４の下部領域は、追ってパワービアＰＶの第２部分ＰＶ－２が形成される。第４ホールＨ４の下部領域が、第１絶縁層１３２をマスクとして形成されるので、第４ホールＨ４の下部領域の幅は、第４ホールＨ４の上部領域の幅よりも狭い。すなわち、パワービアＰＶの第１部分ＰＶ－１の幅は、第２部分ＰＶ－２の幅よりも広い。
【0086】
したがって、第４ホールＨ４の最下面は、第１ソース／ドレインパターンＳＤ１の上面、第２ソース／ドレインパターンＳＤ２の上面、第１絶縁層１３２の上面、及び第２絶縁層１３４の下面のそれぞれよりも低い垂直レベルに位置する。
【0087】
図５及び図６Ｊを参照すれば、複数の第４ホールＨ４のそれぞれに導電性物質を充填して複数のパワービアＰＶが形成され（Ｓ４００）、中間層１２０上に第１ＢＥＯＬ構造物１１０が形成される。第１ＢＥＯＬ構造物１１０は、複数の下部配線ラインＬＭＬ及び複数の下部ビアＬＶを含む。
【0088】
本発明の半導体素子１０は、複数層の絶縁層１３０を含み、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２を同時に形成する。その場合、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２をそれぞれ別途工程で形成する例に比べて、半導体素子１０の製造工程コストが相対的に低い。
【0089】
また、本発明の半導体素子１０の製造方法は、第２絶縁層１３４がエッチング阻止層として作用し、複数の第２ホールＨ２を容易に形成しうる。また、本発明の半導体素子１０の製造方法は、第１～第３絶縁層１３２、１３４、１３６を含み、第１ソース／ドレインパターンＳＤ１及び第２ソース／ドレインパターンＳＤ２を保護してキャリア基板ＣＳを容易に除去することができる。また、本発明の半導体素子１０の製造方法は、複数の第４ホールＨ４を形成する過程で、第１絶縁層１３２がマスクとして作用し、第１ソース／ドレインパターンＳＤ１及びパワービアＰＶを垂直方向（Ｚ方向）に容易に整列させることができる。また、パワービアＰＶの大きさを相対的に増加させ、半導体素子１０の電気的安定性が向上する。
【0090】
【0091】
【0092】
図７Ａ～図７Ｅにおいて、第２ＢＥＯＬ構造物１５０の上面は、能動素子層１４０と接触する面であり、第２ＢＥＯＬ構造物１５０の下面は、第２ＢＥＯＬ構造物１５０の上面に反対となる面である。第２ＢＥＯＬ構造物１５０を除いた構成要素の上面は、第２ＢＥＯＬ構造物１５０の下面において垂直方向（Ｚ方向）に最も遠く離隔された面を意味し、上記構成要素の下面は、上記上面に反対となる面を意味する。
【0093】
図７Ｂを参照すれば、図７Ａの結果物に、中間層１２０の少なくとも一部を垂直方向（Ｚ方向）に貫通する複数の第２ホールＨ２が形成される。例えば、複数の第２ホールＨ２は、乾式エッチング及び／または湿式エッチング工程によって形成される。複数の第２ホールＨ２の内部に、追ってパワービアＰＶの一部が形成される。複数の第２ホールＨ２のそれぞれは、第１ソース／ドレインパターンＳＤ１のうちのいずれか１つとは垂直方向（Ｚ方向）に重畳される。また、複数の第２ホールＨ２のそれぞれは、如何なる第２ソース／ドレインパターンＳＤ２とも垂直方向（Ｚ方向）に重畳されない。
【0094】
中間層１２０をエッチングする過程において、第２絶縁層１３４は、エッチング阻止層として機能する。複数の第２ホールＨ２のそれぞれの下面は、第２絶縁層１３４の上面と同じ垂直レベルに位置する。例えば、複数の第２ホールＨ２のそれぞれの下面は、第２絶縁層１３４の上面及び第３絶縁層１３６の下面と同じ垂直レベルに位置する。
【0095】
図７Ｃを参照すれば、図７Ｂの結果物に、複数の第２ホールＨ２の下部に位置する第２絶縁層１３４の少なくとも一部が除去され、複数の第３ホールＨ３が形成される。例えば、第２絶縁層１３４の少なくとも一部は、湿式エッチング及び／または乾式エッチング方式で除去される。
【0096】
複数の第３ホールＨ３のそれぞれの下面は、第１ソース／ドレインパターンＳＤ１の上面、第２ソース／ドレインパターンＳＤ２の上面、第１絶縁層１３２の上面、及び第２絶縁層１３４の下面と同じ垂直レベルに位置する。
【0097】
複数の第３ホールＨ３のそれぞれは、第２幅Ｗ２を有して形成される。また、第１ソース／ドレインパターンＳＤ１は、第３幅Ｗ３を有する。第２幅Ｗ２は、第３幅Ｗ３よりも大きくなる。また、例えば、第２幅Ｗ２は、第１幅Ｗ１（図１のＷ１）と同一である。また、複数の第３ホールＨ３の中心と第１ソース／ドレインパターンＳＤ１の中心は、垂直方向（Ｚ方向）に整列される。他の例として、複数の第３ホールＨ３の中心と第１ソース／ドレインパターンＳＤ１の中心は、垂直方向（Ｚ方向）に誤整列される。
【0098】
したがって、複数の第３ホールＨ３の下面は、第１絶縁層１３２の上面及び第１ソース／ドレインパターンＳＤ１の上面と接触する。第３ホールＨ３の下面に接触する第１絶縁層１３２の上面は、追って複数の第４ホール（図７ＤのＨ４）を形成するとき、マスクとして機能する。
【0099】
図７Ｄを参照すれば、図７Ｃの結果物に、第１絶縁層１３２をマスク（例えば、ハードマスク）として用いて、複数の第４ホールＨ４が形成される。複数の第４ホールＨ４は、追ってパワービアＰＶが形成される領域に形成される。第４ホールＨ４の上部領域は、台形形状を有し、第４ホールＨ４の下部領域は、垂直下向きに突出した形状を有する。したがって、第４ホールＨ４の最下端地点（ｌｏｗｅｒｍｏｓｔ ｐｏｉｎｔ）は、第１ソース／ドレインパターンＳＤ１の最上面、第２ソース／ドレインパターンＳＤ２の上面、第１絶縁層１３２の上面、及び第２絶縁層１３４の下面のそれぞれよりも低い垂直レベルに位置する。
【0100】
第４ホールＨ４の上部領域は、追ってパワービアＰＶの第１部分ＰＶ－１が形成され、第４ホールＨ４の下部領域は、追ってパワービアＰＶの第２部分ＰＶ－２が形成される。第４ホールＨ４の下部領域が、第１絶縁層１３２をマスクとして形成されるので、第４ホールＨ４の下部領域の幅は、第４ホールＨ４の上部領域の幅よりも狭い。すなわち、パワービアＰＶの第１部分ＰＶ－１の幅は、第２部分ＰＶ－２の幅よりも広い。
【0101】
【0102】
図７Ａ～図７Ｅを参照して説明した図２に例示した半導体素子１０ａの製造工程は、図６Ａ～図６Ｊを参照して、図１に例示した半導体素子１０の製造工程で第３絶縁層１３６を除去する工程が省略されたことを除けば、実質的に同一である。
【0103】
図６Ａ～図６Ｊに基づき、図１に例示した半導体素子１０の製造方法を説明し、図７Ａ～図７Ｅに基づき、図２に例示した半導体素子１０ａの製造方法を説明したが、本発明の技術的思想の範囲内で多様な変形及び変更を加えて、図３及び図４を参照して説明した半導体素子２０、２０ａ、及びそれらから本発明の技術的思想の範囲内で多様に変形及び変更されたイメージセンサを製造可能であるということを、当業者であれば、理解するであろう。
【0104】
以上、本発明を例示的な実施形態を挙げて詳細に説明したが、本発明は、上記実施形態に限定されず、本発明の技術的思想及び範囲内で当該分野で通常の知識を有する者によって様々な変形及び変更が可能である。
【符号の説明】
【0105】
１０ 半導体素子
１１０ 第１ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物
１２０ 中間層
１３０ 絶縁層
１３２ 第１絶縁層
１３４ 第２絶縁層
１３６ 第３絶縁層
１４０ 能動素子層
１４０ａ 第１面
１４０ｂ 第２面
１５０ 第２ＢＥＯＬ構造物
ＣＡ 第１コンタクト
ＣＢ 第２コンタクト
ＣＨ チャネル層
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＩ１ 第１ゲート絶縁膜
ＧＩ２ 第２ゲート絶縁膜
ＧＳＴ１ 第１ゲート構造物
ＧＳＴ２ 第２ゲート構造物
ＰＶ パワービア
ＰＶ－１ 第１部分
ＰＶ－２ 第２部分
ＳＤ１ 第１ソース／ドレインパターン
ＳＤ２ 第２ソース／ドレインパターン
１１０ 第１ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）構造物
１２０ 中間層
１３０ 絶縁層
１３２ 第１絶縁層
１３４ 第２絶縁層
１３６ 第３絶縁層
１４０ 能動素子層
１４０ａ 第１面
１４０ｂ 第２面
１５０ 第２ＢＥＯＬ構造物
ＣＡ 第１コンタクト
ＣＢ 第２コンタクト
ＣＨ チャネル層
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＩ１ 第１ゲート絶縁膜
ＧＩ２ 第２ゲート絶縁膜
ＧＳＴ１ 第１ゲート構造物
ＧＳＴ２ 第２ゲート構造物
ＰＶ パワービア
ＰＶ－１ 第１部分
ＰＶ－２ 第２部分
ＳＤ１ 第１ソース／ドレインパターン
ＳＤ２ 第２ソース／ドレインパターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図6J】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
