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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137799
(43)【公開日】2024-10-07
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240927BHJP
H01L 21/8238 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 301X
H01L27/092 C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024038720
(22)【出願日】2024-03-13
(31)【優先権主張番号】10-2023-0036926
(32)【優先日】2023-03-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】黄 仁 建
(72)【発明者】
【氏名】金 眞 範
(72)【発明者】
【氏名】金 孝 珍
(72)【発明者】
【氏名】李 商 文
(72)【発明者】
【氏名】南 勇 準
(72)【発明者】
【氏名】李 泰 衡
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AC03
5F048BA01
5F048BB09
5F048BB13
5F048BD06
5F048BG13
5F140AB03
5F140AC01
5F140BA01
5F140BA02
5F140BA03
5F140BA06
5F140BA07
5F140BA08
5F140BA09
5F140BF01
5F140BF05
5F140BF07
5F140BF10
5F140BF11
5F140BF20
5F140BF21
5F140BG08
5F140BG11
5F140BG12
5F140BG14
5F140BG36
5F140BH06
5F140BK18
5F140CB04
(57)【要約】
【課題】信頼性を向上させた集積回路素子を提供する。
【解決手段】本発明の集積回路素子は、基板上に配置されたフィン型活性領域と、フィン型活性領域のフィン上面上に配置されてフィン上面から垂直方向に離隔されたナノシートと、フィン型活性領域上でナノシートを取り囲むゲートラインと、フィン型活性領域上に配置されてナノシートに接するソース／ドレイン領域と、を備え、ナノシートは、垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる。
【選択図】図２Ａ
【解決手段】本発明の集積回路素子は、基板上に配置されたフィン型活性領域と、フィン型活性領域のフィン上面上に配置されてフィン上面から垂直方向に離隔されたナノシートと、フィン型活性領域上でナノシートを取り囲むゲートラインと、フィン型活性領域上に配置されてナノシートに接するソース／ドレイン領域と、を備え、ナノシートは、垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
基板上に配置されたフィン型活性領域と、
前記フィン型活性領域のフィン上面上に配置されて前記フィン上面から垂直方向に離隔されたナノシートと、
前記フィン型活性領域上で前記ナノシートを取り囲むゲートラインと、
前記フィン型活性領域上に配置されて前記ナノシートに接するソース／ドレイン領域と、を備え、
前記ナノシートは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなることを特徴とする集積回路素子。
前記フィン型活性領域のフィン上面上に配置されて前記フィン上面から垂直方向に離隔されたナノシートと、
前記フィン型活性領域上で前記ナノシートを取り囲むゲートラインと、
前記フィン型活性領域上に配置されて前記ナノシートに接するソース／ドレイン領域と、を備え、
前記ナノシートは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなることを特徴とする集積回路素子。
【請求項2】
前記第１外側半導体シート及び前記第２外側半導体シートは、ドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、
前記コア半導体シートは、ドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなることを特徴とする請求項１に記載の集積回路素子。
前記コア半導体シートは、ドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなることを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記コア半導体シートは、ドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなり、
前記コア半導体シートにおけるＧｅ含量比は、０原子％超２０原子％以下であることを特徴とする請求項１に記載の集積回路素子。
前記コア半導体シートにおけるＧｅ含量比は、０原子％超２０原子％以下であることを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記垂直方向における前記コア半導体シートの厚さは、前記ナノシートの厚さの２０％～８０％であることを特徴とする請求項１に記載の集積回路素子。
【請求項5】
基板上で第１水平方向に長く延びたフィン型活性領域と、
前記フィン型活性領域のフィン上面から垂直方向に離隔された位置で前記フィン上面に対面して前記フィン上面からの垂直距離がそれぞれ異なる複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延びて前記フィン型活性領域上で前記複数のナノシートを取り囲むゲートラインと、
前記フィン型活性領域上で前記ゲートラインの両側に１つずつ配置されて前記複数のナノシートにそれぞれ接する一対のソース／ドレイン領域と、を備え、
前記複数のナノシートのそれぞれは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなることを特徴とする集積回路素子。
前記フィン型活性領域のフィン上面から垂直方向に離隔された位置で前記フィン上面に対面して前記フィン上面からの垂直距離がそれぞれ異なる複数のナノシートを含むナノシートスタックと、
前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延びて前記フィン型活性領域上で前記複数のナノシートを取り囲むゲートラインと、
前記フィン型活性領域上で前記ゲートラインの両側に１つずつ配置されて前記複数のナノシートにそれぞれ接する一対のソース／ドレイン領域と、を備え、
前記複数のナノシートのそれぞれは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなることを特徴とする集積回路素子。
【請求項6】
前記複数のナノシートのそれぞれのうちの前記コア半導体シートは、ＳｉＧｅ層からなり、
前記コア半導体シートにおけるＧｅ含量比は、０原子％超２０原子％以下であることを特徴とする請求項５に記載の集積回路素子。
前記コア半導体シートにおけるＧｅ含量比は、０原子％超２０原子％以下であることを特徴とする請求項５に記載の集積回路素子。
【請求項7】
基板の第１領域に配置された第１トランジスタ及び前記基板の第２領域に配置された第２トランジスタを備え、
前記第１トランジスタは、
前記基板上に配置された第１フィン型活性領域と、
前記第１フィン型活性領域上に配置され、垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる第１タイプナノシートを含む第１ナノシートスタックと、
前記第１フィン型活性領域上で前記複数の第１タイプナノシートを取り囲む第１ゲートラインと、
前記第１フィン型活性領域上に配置されて前記複数の第１タイプナノシートに接する一対の第１ソース／ドレイン領域と、を含み、
前記第２トランジスタは、
前記基板上に配置された第２フィン型活性領域と、
前記第２フィン型活性領域上に配置され、前記第１タイプナノシートとは異なる構造を有する第２タイプナノシートを含む第２ナノシートスタックと、
前記第２フィン型活性領域上で前記複数の第２タイプナノシートを取り囲む第２ゲートラインと、
前記第２フィン型活性領域上に配置されて前記複数の第２タイプナノシートに接する一対の第２ソース／ドレイン領域と、を含むことを特徴とする集積回路素子。
前記第１トランジスタは、
前記基板上に配置された第１フィン型活性領域と、
前記第１フィン型活性領域上に配置され、垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる第１タイプナノシートを含む第１ナノシートスタックと、
前記第１フィン型活性領域上で前記複数の第１タイプナノシートを取り囲む第１ゲートラインと、
前記第１フィン型活性領域上に配置されて前記複数の第１タイプナノシートに接する一対の第１ソース／ドレイン領域と、を含み、
前記第２トランジスタは、
前記基板上に配置された第２フィン型活性領域と、
前記第２フィン型活性領域上に配置され、前記第１タイプナノシートとは異なる構造を有する第２タイプナノシートを含む第２ナノシートスタックと、
前記第２フィン型活性領域上で前記複数の第２タイプナノシートを取り囲む第２ゲートラインと、
前記第２フィン型活性領域上に配置されて前記複数の第２タイプナノシートに接する一対の第２ソース／ドレイン領域と、を含むことを特徴とする集積回路素子。
【請求項8】
前記第１タイプナノシートにおいて、前記第１外側半導体シート及び前記第２外側半導体シートは、ドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、前記コア半導体シートは、ドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなり、
前記第２タイプナノシートは、ドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、ＳｉＧｅ層を含まない単一膜シートからなることを特徴とする請求項７に記載の集積回路素子。
前記第２タイプナノシートは、ドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、ＳｉＧｅ層を含まない単一膜シートからなることを特徴とする請求項７に記載の集積回路素子。
【請求項9】
前記第１タイプナノシートは、前記垂直方向に沿って順次に積層された第１Ｓｉ層、第１ＳｉＧｅ層、及び第２Ｓｉ層を含む多重膜シートからなり、
前記第２タイプナノシートは、前記垂直方向に沿って順次に積層された第３Ｓｉ層、第２ＳｉＧｅ層、及び第４Ｓｉ層を含む多重膜シートからなり、
前記第１ＳｉＧｅ層におけるＧｅ含量比と前記第２ＳｉＧｅ層におけるＧｅ含量比とは、互いに異なることを特徴とする請求項７に記載の集積回路素子。
前記第２タイプナノシートは、前記垂直方向に沿って順次に積層された第３Ｓｉ層、第２ＳｉＧｅ層、及び第４Ｓｉ層を含む多重膜シートからなり、
前記第１ＳｉＧｅ層におけるＧｅ含量比と前記第２ＳｉＧｅ層におけるＧｅ含量比とは、互いに異なることを特徴とする請求項７に記載の集積回路素子。
【請求項10】
前記第１タイプナノシートは、前記垂直方向に沿って順次に積層された第１Ｓｉ層、第１ＳｉＧｅ層、及び第２Ｓｉ層を含む多重膜シートからなり、
前記第２タイプナノシートは、前記垂直方向に沿って順次に積層された第３Ｓｉ層、第２ＳｉＧｅ層、及び第４Ｓｉ層を含む多重膜シートからなり、
前記第１ＳｉＧｅ層の厚さと前記第２ＳｉＧｅ層の厚さとは、互いに異なることを特徴とする請求項７に記載の集積回路素子。
前記第２タイプナノシートは、前記垂直方向に沿って順次に積層された第３Ｓｉ層、第２ＳｉＧｅ層、及び第４Ｓｉ層を含む多重膜シートからなり、
前記第１ＳｉＧｅ層の厚さと前記第２ＳｉＧｅ層の厚さとは、互いに異なることを特徴とする請求項７に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に係り、より詳細には、電界効果トランジスタ（ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を備えた集積回路素子に関する。
【背景技術】
【0002】
集積回路素子が小型化することにより、基板上に電界効果トランジスタの集積度を増加させる必要があり、それにより同じレイアウト領域上に積層された複数の水平ナノシートを含む水平ナノシート電界効果トランジスタ（ｈＮＳＦＥＴ）が開発された。半導体素子の集積度が高くなり素子が小型化することにより、水平ナノシート電界効果トランジスタにおいて、速い動作速度のみならず動作に関する正確性も要求されている。これにより、水平ナノシート電界効果トランジスタの構造の最適化のための多様な研究が進められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１３９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を向上させた集積回路素子を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様による集積回路素子は、基板上に配置されたフィン型活性領域と、前記フィン型活性領域のフィン上面上に配置されて前記フィン上面から垂直方向に離隔されたナノシートと、前記フィン型活性領域上で前記ナノシートを取り囲むゲートラインと、前記フィン型活性領域上に配置されて前記ナノシートに接するソース／ドレイン領域と、を備え、前記ナノシートは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる。
【0006】
上記目的を達成するためになされた本発明の他の様態による集積回路素子は、基板上で第１水平方向に長く延びたフィン型活性領域と、前記フィン型活性領域のフィン上面から垂直方向に離隔された位置で前記フィン上面に対面して前記フィン上面からの垂直距離がそれぞれ異なる複数のナノシートを含むナノシートスタックと、前記フィン型活性領域上で前記第１水平方向に交差する第２水平方向に長く延びて前記フィン型活性領域上で前記複数のナノシートを取り囲むゲートラインと、前記フィン型活性領域上で前記ゲートラインの両側に１つずつ配置されて前記複数のナノシートにそれぞれ接する一対のソース／ドレイン領域と、を備え、前記複数のナノシートのそれぞれは、前記垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる。
【0007】
上記目的を達成するためになされた本発明の更に他の様態による集積回路素子は、基板の第１領域に配置された第１トランジスタ及び前記基板の第２領域に配置された第２トランジスタを備え、前記第１トランジスタは、前記基板上に配置された第１フィン型活性領域と、前記第１フィン型活性領域上に配置され、垂直方向に沿って順次に積層された第１外側半導体シート、コア半導体シート、及び第２外側半導体シートを含む多重膜シートからなる第１タイプナノシートを含む第１ナノシートスタックと、前記第１フィン型活性領域上で前記複数の第１タイプナノシートを取り囲む第１ゲートラインと、前記第１フィン型活性領域上に配置されて前記複数の第１タイプナノシートに接する一対の第１ソース／ドレイン領域と、を含み、前記第２トランジスタは、前記基板上に配置された第２フィン型活性領域と、前記第２フィン型活性領域上に配置され、前記第１タイプナノシートとは異なる構造を有する第２タイプナノシートを含む第２ナノシートスタックと、前記第２フィン型活性領域上で前記複数の第２タイプナノシートを取り囲む第２ゲートラインと、前記第２フィン型活性領域上に配置されて前記複数の第２タイプナノシートに接する一対の第２ソース／ドレイン領域と、を含む。
【発明の効果】
【0008】
本発明の集積回路素子は、チャネル領域として異種の半導体物質を含む多重膜シートからなるナノシートを含む。本発明の集積回路素子によれば、異種の半導体物質の組成比及び／又は厚さを多様に制御することで、要求されるしきい値電圧を正確に制御することができる。従って、集積回路素子の信頼性を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による第１例の集積回路素子の一部構成の平面レイアウト図である。
【図6】本発明の一実施形態による第４例の集積回路素子のブロック図である。
【図10】本発明の一実施形態による第６例の集積回路素子のブロック図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図面上の同じ構成要素については、同じ参照符号を使用し、それらについての重複説明は省略する。
【0011】
図１は、本発明の一実施形態による第１例の集積回路素子１００の一部構成の平面レイアウト図である。図２Ａは、図１のＸ１－Ｘ１’線断面における一部構成を示す断面図である。図２Ｂは、図１のＹ１－Ｙ１’線断面における一部構成を示す断面図である。図２Ｃは、図２Ａの「ＥＸ１」で示す局所領域に含まれる一部構成要素の拡大断面図である。図１及び図２Ａ～図２Ｃを参照して、ナノワイヤ又はナノシート状の活性領域と活性領域を取り囲むゲートを含むゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）構造を有する電界効果トランジスタとを含む集積回路素子１００について説明する。
【0012】
図１及び図２Ａ～図２Ｃを参照すると、集積回路素子１００は、基板１０２と、基板１０２から垂直方向（Ｚ方向）に突出したフィン型（ｆｉｎ－ｔｙｐｅ）活性領域Ｆ１とを含む。フィン型活性領域Ｆ１は、第１水平方向（Ｘ方向）に沿って長く延びる。
【0013】
基板１０２は、Ｓｉ若しくはＧｅのような半導体、或いはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、ＩｎＧａＡｓ、又はＩｎＰのような化合物半導体を含む。本明細書で使用する用語「ＳｉＧｅ」、「ＳｉＣ」、「ＧａＡｓ」、「ＩｎＡｓ」、「ＩｎＧａＡｓ」、及び「ＩｎＰ」は、それぞれの用語に含まれる元素からなる材料を意味し、化学量論的関係を示す化学式ではない。基板１０２は、導電領域、例えば不純物がドーピングされたウェル（ｗｅｌｌ）又は不純物がドーピングされた構造物を含む。
【0014】
基板１０２上には、フィン型活性領域Ｆ１のそれぞれの両側壁を覆う素子分離膜１１２が配置される。素子分離膜１１２は、酸化膜、窒化膜、又はそれらの組み合わせからなる。
【0015】
フィン型活性領域Ｆ１上にナノシートスタックＮＳＳ及びゲートライン１６０が配置される。ゲートライン１６０は、第１水平方向（Ｘ方向）に交差する第２水平方向（Ｙ方向）に長く延びる。
【0016】
ナノシートスタックＮＳＳは、フィン型活性領域Ｆ１から垂直方向（Ｚ方向）に離隔された位置でフィン上面ＦＴに対面する。本明細書で使用する用語「ナノシート」は、電流が流れる方向に実質的に垂直な断面を有する導電性構造体を意味する。ナノシートは、ナノワイヤを含むものと理解されなければならない。ナノシートスタックＮＳＳは、それぞれフィン型活性領域Ｆ１のフィン上面ＦＴ上でそれぞれ垂直方向（Ｚ方向）にオーバーラップする第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含む。
【0017】
ゲートライン１６０は、ナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を取り囲む。フィン型活性領域Ｆ１とゲートライン１６０とが交差する領域でトランジスタＴＲ１が形成される。一実施形態において、トランジスタＴＲ１は、ＮＭＯＳトランジスタである。他の実施形態において、トランジスタＴＲ１は、ＰＭＯＳトランジスタである。
【0018】
ナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、フィン上面ＦＴからの垂直距離（Ｚ方向距離）がそれぞれ異なる。フィン型活性領域Ｆ１のフィン上面ＦＴ上に配置されるナノシートスタックＮＳＳ及びゲートライン１６０のそれぞれの数は、特に制限されない。例えば、１個のフィン型活性領域Ｆ１上には、１個又は複数のナノシートスタックＮＳＳと、１本又は複数のゲートライン１６０とが配置される。図２Ａ及び図２Ｂには、１個のナノシートスタックＮＳＳが３枚のナノシート、即ち第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含む場合を例示するが、１個のナノシートスタックＮＳＳを構成するナノシートの数は、特に制限されない。例えば、１個のナノシートスタックＮＳＳは、それぞれ１枚、２枚、又は４枚以上のナノシートを含む。
【0019】
第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれチャネル領域を構成する。一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、垂直方向（Ｚ方向）に沿って実質的に同じ厚さを有する。他の実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうちの少なくとも一部は、垂直方向（Ｚ方向）に沿って互いに異なる厚さを有する。
【0020】
ナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３を含む多重膜シートからなる。第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ１の上面はコア半導体シートＳ２の底面に接し、コア半導体シートＳ２の上面は第２外側半導体シートＳ３の底面に接する。
【0021】
多重膜シートにおいて、コア半導体シートＳ２の構成物質は、第１外側半導体シートＳ１及び第２外側半導体シートＳ３のそれぞれの構成物質とは異なる物質からなる。一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ１及び第２外側半導体シートＳ３はドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、コア半導体シートＳ２はドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなる。コア半導体シートＳ２がＳｉＧｅ層からなる場合、コア半導体シートＳ２内におけるＧｅ含量比は、約０原子％超約２０原子％以下の範囲内で選択される値を有する。
【0022】
一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれｐ型ドープ剤又はｎ型ドープ剤でドーピングされる。ｐ型ドープ剤はＢ（ｂｏｒｏｎ）及びＧａ（ｇａｌｌｉｕｍ）のうちから選択され、ｎ型ドープ剤はＰ（ｐｈｏｓｐｈｏｒｕｓ）、Ａｓ（ａｒｓｅｎｉｃ）及びＳｂ（ａｎｔｉｍｏｎｙ）のうちから選択されるが、それらに限定されるものではない。
【0023】
一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３のそれぞれの厚さは、互いに同一である。他の実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３のうちの少なくとも一部は、互いに異なる厚さを有する。
【0024】
図２Ｃに例示したように、垂直方向（Ｚ方向）に、第１外側半導体シートＳ１は第１厚さＴＨ１を有し、コア半導体シートＳ２は第２厚さＴＨ２を有し、第２外側半導体シートＳ３は第３厚さＴＨ３を有する。一実施形態において、第１厚さＴＨ１、第２厚さＴＨ２、及び第３厚さＴＨ３は、互いに同一である。他の実施形態において、第１厚さＴＨ１、第２厚さＴＨ２、及び第３厚さＴＨ３のうちの少なくとも一部は、互いに異なる厚さを有する。
【0025】
一実施形態において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうちから選択される１枚のナノシートで、コア半導体シートＳ２の第２厚さＴＨ２は、選択された１枚のナノシートの垂直方向（Ｚ方向）の厚さの約２０％～約８０％である。例えば、垂直方向（Ｚ方向）に、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は約４ｎｍ～約８ｎｍの範囲内で選択される厚さを有し、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれに含まれるコア半導体シートＳ２は約１ｎｍ～約６ｎｍの範囲内で選択される厚さを有するが、それに限定されるものではない。
【0026】
一実施形態において、１つのナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ第１水平方向（Ｘ方向）に互いに同じサイズを有する。他の実施形態において、１枚のナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうちの少なくとも一部は、第１水平方向（Ｘ方向）に、互いに異なる大きさを有する。例えば、第１水平方向（Ｘ方向）に、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のうちのフィン上面ＦＴに比較的近い第１ナノシートＮ１及び第２ナノシートＮ２のそれぞれの長さは、フィン上面ＦＴから最も遠い第３ナノシートＮ３の長さよりも長い。
【0027】
ゲートライン１６０は、メインゲート部分１６０Ｍ及び複数のサブゲート部分１６０Ｓを含む。メインゲート部分１６０Ｍは、ナノシートスタックＮＳＳの上面を覆い、第２水平方向（Ｙ方向）に長く延びる。複数のサブゲート部分１６０Ｓは、メインゲート部分１６０Ｍに一体に連結され、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれの間、及びフィン上面ＦＴと第１ナノシートＮ１との間にそれぞれ１つずつ配置される。
【0028】
ゲートライン１６０は、それぞれ金属、金属窒化物、金属炭化物、又はそれらの組み合わせからなる。金属は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちから選択される。金属窒化物は、ＴｉＮ及びＴａＮのうちから選択される。金属炭化物は、ＴｉＡｌＣである。一実施形態において、ゲートライン１６０は、それぞれ金属窒化膜、金属膜、導電性キャッピング膜、及びギャップフィル（ｇａｐ－ｆｉｌｌ）金属膜が順次に積層された構造を有する。金属窒化膜及び金属膜は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、及びＨｆのうちから選択される少なくとも１つの金属を含む。ギャップフィル金属膜は、Ｗ、Ａｌ、又はそれらの組み合わせからなる。ゲートライン１６０は、それぞれ少なくとも１つの仕事関数金属含有膜を含む。少なくとも１つの仕事関数金属含有膜は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちから選択される少なくとも１つの金属を含む。一実施形態において、ゲートライン１６０は、それぞれ第１仕事関数金属含有膜、第２仕事関数金属含有膜、及びギャップフィル金属膜のうちから選択される少なくとも２層を含む積層構造からなる。例えば、第１仕事関数金属含有膜は、ＴｉＮ膜からなる。第２仕事関数金属含有膜は、第１ＴｉＮ膜、ＴｉＡｌＣ膜、及び第２ＴｉＮ膜の組み合わせからなる。一実施形態において、ゲートライン１６０は、それぞれＴｉＮ膜、ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含む。しかし、ゲートライン１６０のそれぞれの構成物質は、前記例示したものに限定されるものではなく、本発明の技術的思想の範囲内で多様な変形及び変更が可能である。
【0029】
図２Ａに例示したように、ゲートライン１６０の両側で、フィン型活性領域Ｆ１の上面に一対のリセスＲ１が形成される。図２Ａには、一対のリセスＲ１のそれぞれの最低面の垂直レベルがフィン型活性領域Ｆ１のフィン上面ＦＴの垂直レベルよりも低い場合を例示するが、本発明の技術的思想は、それに限定されない。一対のリセスＲ１のそれぞれの最低面の垂直レベルは、フィン型活性領域Ｆ１のフィン上面ＦＴの垂直レベルと同一であるか又は類似し得る。本明細書で使用する用語「垂直レベル」は、基板１０２の主面１０２Ｍから垂直方向（Ｚ方向又は－Ｚ方向）に沿う距離を意味する。
【0030】
一対のリセスＲ１上には、一対のソース／ドレイン領域１３０が配置される。一対のソース／ドレイン領域１３０は、フィン型活性領域Ｆ１上でゲートライン１６０の両側に１つずつ配置される。一対のソース／ドレイン領域１３０は、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれに接する。一対のソース／ドレイン領域１３０は、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれを構成する第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３に接する。
【0031】
トランジスタＴＲ１がＰＭＯＳトランジスタ領域である場合、一対のソース／ドレイン領域１３０は、ｐ型ドープ剤でドーピングされたＳｉＧｅ層からなる。トランジスタＴＲ１がＮＭＯＳトランジスタ領域である場合、一対のソース／ドレイン領域１３０は、ｎ型ドープ剤でドーピングされたＳｉ層又はｎ型ドープ剤でドーピングされたＳｉＣ層からなる。ｐ型ドープ剤及びｎ型ドープ剤のそれぞれの例は、上述した通りである。
【0032】
ナノシートスタックＮＳＳを構成する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３とゲートライン１６０との間には、ゲート誘電膜１５２が介在する。ゲート誘電膜１５２は、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれを取り囲む部分と、メインゲート部分１６０Ｍの側壁を覆う部分とを含む。ゲート誘電膜１５２は、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれの第１外側半導体シートＳ１及び第２外側半導体シートＳ３に接し、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれのコア半導体シートＳ２から垂直方向（Ｚ方向）に離隔される。
【0033】
ゲート誘電膜１５２は、インターフェース膜と誘電膜との積層構造からなる。インターフェース膜は、誘電率が約９以下の低誘電物質膜、例えばシリコン酸化膜、シリコン酸窒化膜、又はそれらの組み合わせからなる。一実施形態において、インターフェース膜は省略される。誘電膜は、シリコン酸化膜よりも誘電定数が大きい物質からなる。例えば、誘電膜は、約１０～２５の誘電定数を有する。誘電膜は、ハフニウム酸化物からなるが、それに限定されるものではない。
【0034】
図２Ａに例示したように、ゲートライン１６０のそれぞれの両側壁は、外側絶縁スペーサ１１８で覆われる。外側絶縁スペーサ１１８は、フィン型活性領域Ｆ１及び素子分離膜１１２の上で第２水平方向（Ｙ方向）に沿って長く延びる。外側絶縁スペーサ１１８は、ナノシートスタックＮＳＳの上面上でメインゲート部分１６０Ｍの両側壁を覆う部分と、素子分離膜１１２上でゲートライン１６０を覆う部分とを含む。外側絶縁スペーサ１１８は、ゲート誘電膜１５２を挟んでゲートライン１６０から離隔される。外側絶縁スペーサ１１８は、シリコン窒化物、シリコン酸化物、ＳｉＣＮ、ＳｉＢＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＯＣ、又はそれらの組み合わせからなる。本明細書で使用する用語「ＳｉＣＮ」、「ＳｉＢＮ」、「ＳｉＯＮ」、「ＳｉＯＣＮ」、「ＳｉＢＣＮ」、及び「ＳｉＯＣ」は、それぞれの用語に含まれる元素からなる材料を意味し、化学量論的関係を示す化学式ではない。
【0035】
第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれの間、及びフィン型活性領域Ｆ１と第１ナノシートＮ１との間で、複数のサブゲート部分１６０Ｓのそれぞれの両側壁は、ゲート誘電膜１５２を挟んで一対のソース／ドレイン領域１３０から離隔される。一対のソース／ドレイン領域１３０は、それぞれ第１水平方向（Ｘ方向）に、ナノシートスタックＮＳＳ及び複数のサブゲート部分１６０Ｓに対面する。
【0036】
ゲートライン１６０、ゲート誘電膜１５２、及び外側絶縁スペーサ１１８のそれぞれの上面は、キャッピング絶縁パターン１６４で覆われる。キャッピング絶縁パターン１６４は、シリコン窒化膜からなる。ゲートライン１６０のメインゲート部分１６０Ｍは、外側絶縁スペーサ１１８を挟んで一対のソース／ドレイン領域１３０から離隔される。
【0037】
一対のソース／ドレイン領域１３０は、絶縁ライナー１４２で覆われる。絶縁ライナー１４２は、一対のソース／ドレイン領域１３０のそれぞれの表面と外側絶縁スペーサ１１８とをコンフォーマルに覆う。絶縁ライナー１４２は、ＳｉＮ、ＳｉＣＮ、ＳｉＢＮ、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＢＣＮ、ＳｉＯＣ、ＳｉＯ２、又はそれらの組み合わせからなる。絶縁ライナー１４２は、ゲート間絶縁膜１４４で覆われる。ゲート間絶縁膜１４４は、シリコン酸化膜、シリコン窒化膜、ＳｉＯＮ、ＳｉＯＣＮ、又はそれらの組み合わせからなる。
【0038】
図１及び図２Ａ～図２Ｃを参照して説明した集積回路素子１００は、トランジスタＴＲ１のチャネル領域として第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含むナノシートスタックＮＳＳを含み、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３を含む多重膜シートからなる。多重膜シートで、コア半導体シートＳ２の構成物質は、第１外側半導体シートＳ１及び第２外側半導体シートＳ３のそれぞれの構成物質とは異なる物質からなる。集積回路素子１００において、トランジスタＴＲ１のしきい値電圧を調節するために、多重膜シートに含まれる第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３のそれぞれを構成する半導体物質の組成比及び／又は厚さを多様に変化させる。例えば、第１外側半導体シートＳ１及び第２外側半導体シートＳ３がドーピングされたＳｉ層又はドーピングされていないＳｉ層からなる場合、コア半導体シートＳ２は、ドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなる。この際、ＳｉＧｅ層におけるＧｅ含量比を制御するか、或いは第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、ＳｉＧｅ層の相対的な厚さを制御してトランジスタＴＲ１のしきい値電圧を所望の範囲に調節する。一実施形態において、コア半導体シートＳ２がＳｉＧｅ層からなる場合、ＳｉＧｅ層におけるＧｅ含量比が大きくなるほど、トランジスタＴＲ１のしきい値電圧は低くなる。一実施形態において、コア半導体シートＳ２がＳｉＧｅ層からなる場合、ＳｉＧｅ層の厚さが厚くなるほど、トランジスタＴＲ１のしきい値電圧は低くなる。上述したように、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、コア半導体シートＳ２の構成物質の組成比及び／又は相対的な厚さを制御することで、トランジスタＴＲ１で要求されるしきい値電圧を正確に制御することができる。従って、集積回路素子１００の信頼性を向上させることができる。
【0039】
図３は、本発明の他の実施形態による集積回路素子１００Ａを説明するための断面図であり、図１のＸ１－Ｘ１’線断面に対応する部分の一部構成を示す断面図である。図３において、図１及び図２Ａ～図２Ｃと同じ参照符号は同じ部材を示し、ここではそれらについての重複説明を省略する。
【0040】
図３を参照すると、集積回路素子１００Ａは、図１及び図２Ａ～図２Ｃを参照して説明した集積回路素子１００と略同じ構成を有する。但し、集積回路素子１００Ａは、一対のソース／ドレイン領域１３０上に配置された一対のソース／ドレインコンタクト１８４を更に含む。一対のソース／ドレインコンタクト１８４は、それぞれソース／ドレイン領域１３０上で垂直方向（Ｚ方向）に長く延びる。ソース／ドレイン領域１３０とソース／ドレインコンタクト１８４との間には、金属シリサイド膜１８２が介在する。一対のソース／ドレイン領域１３０は、それぞれ金属シリサイド膜１８２を挟んでソース／ドレインコンタクト１８４から離隔される。一対のソース／ドレインコンタクト１８４は、それぞれ金属シリサイド膜１８２を介してソース／ドレイン領域１３０に連結される。一対のソース／ドレインコンタクト１８４は、それぞれゲート間絶縁膜１４４及び絶縁ライナー１４２を垂直方向（Ｚ方向）に貫通してソース／ドレイン領域１３０の内部まで延びるコンタクトホール１８０Ｈの内部を満たす。一対のソース／ドレイン領域１３０は、それぞれソース／ドレインコンタクト１８４の底部を取り囲む。
【0041】
一実施形態において、一対のソース／ドレインコンタクト１８４は、それぞれ金属、導電性金属窒化物、又はそれらの組み合わせからなる。例えば、一対のソース／ドレインコンタクト１８４は、それぞれＷ、Ｍｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、それらの合金、又はそれらの組み合わせからなる。一実施形態において、金属シリサイド膜１８２は、チタンシリサイドからなるが、それに限定されるものではない。
【0042】
図４は、本発明の一実施形態による第２例の集積回路素子２００を説明するための断面図であり、図２Ａの「ＥＸ１」で示す局所領域に対応する領域に含まれる一部構成要素の拡大断面図である。図４において、図１及び図２Ａ～図２Ｃと同じ参照符号は同じ部材を示し、ここではそれらについての重複説明を省略する。
【0043】
図４を参照すると、集積回路素子２００は、図１及び図２Ａ～図２Ｃを参照して説明した集積回路素子１００と略同じ構成を有する。集積回路素子２００は、図２Ａ～図２Ｃを参照して説明したように、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含むナノシートスタックＮＳＳを含む。但し、集積回路素子２００において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ２１、コア半導体シートＳ２２、及び第２外側半導体シートＳ２３を含む多重膜シートからなる。第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ２１の上面はコア半導体シートＳ２２の底面に接し、コア半導体シートＳ２２の上面は第２外側半導体シートＳ２３の底面に接する。
【0044】
第１外側半導体シートＳ２１、コア半導体シートＳ２２、及び第２外側半導体シートＳ２３に関する更に詳細な構成は、図２Ａ～図２Ｃを参照して、第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３について説明したものと同一である。但し、垂直方向（Ｚ方向）において、第１外側半導体シートＳ２１は第１厚さＴＨ２１を有し、コア半導体シートＳ２２は第２厚さＴＨ２２を有し、第２外側半導体シートＳ２３は第３厚さＴＨ２３を有する。ここで、第２厚さＴＨ２２は、第１厚さＴＨ２１及び第３厚さＴＨ２３のそれぞれよりも薄い。一実施形態において、第１厚さＴＨ２１及び第３厚さＴＨ２３は同一である。他の実施形態において、第１厚さＴＨ２１及び第３厚さＴＨ２３は、互いに異なる。
【0045】
図５は、本発明の一実施形態による第３例の集積回路素子３００を説明するための断面図であり、図２Ａの「ＥＸ１」で示す局所領域に対応する領域に含まれる一部構成要素の拡大断面図である。図５において、図１及び図２Ａ～図２Ｃと同じ参照符号は同じ部材を示し、ここではそれらについての重複説明を省略する。
【0046】
図５を参照すると、集積回路素子３００は、図１及び図２Ａ～図２Ｃを参照して説明した集積回路素子１００と略同じ構成を有する。集積回路素子３００は、図２Ａ～図２Ｃを参照して説明したように、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含むナノシートスタックＮＳＳを含む。但し、集積回路素子３００において、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ３１、コア半導体シートＳ３２、及び第２外側半導体シートＳ３３を含む多重膜シートからなる。第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれで、第１外側半導体シートＳ３１の上面はコア半導体シートＳ３２の底面に接し、コア半導体シートＳ３２の上面は第２外側半導体シートＳ３３の底面に接する。
【0047】
第１外側半導体シートＳ３１、コア半導体シートＳ３２、及び第２外側半導体シートＳ３３に関する更に詳細な構成は、図２Ａ～図２Ｃを参照して、第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３について説明したものと同一である。但し、垂直方向（Ｚ方向）において、第１外側半導体シートＳ３１は第１厚さＴＨ３１を有し、コア半導体シートＳ３２は第２厚さＴＨ３２を有し、第２外側半導体シートＳ３３は第３厚さＴＨ３３を有する。ここで、第２厚さＴＨ３２は、第１厚さＴＨ３１及び第３厚さＴＨ３３のそれぞれよりも厚い。一実施形態において、第１厚さＴＨ３１及び第３厚さＴＨ３３は、同一である。他の実施形態において、第１厚さＴＨ３１及び第３厚さＴＨ３３は、互いに異なる。
【0048】
図６は、本発明一実施形態による第４例の集積回路素子４００のブロック図である。
【0049】
図６を参照すると、集積回路素子４００は、第１領域ＡＲ４１及び第２領域ＡＲ４２を有する基板１０２を含む。第１領域ＡＲ４１及び第２領域ＡＲ４２は、基板１０２のそれぞれ異なる領域を指称する。
【0050】
一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２は、互いに異なるしきい値電圧が要求される領域である。一例において、第１領域ＡＲ４１及び第２領域ＡＲ４２は、ＮＭＯＳトランジスタ領域である。他の例において、第１領域ＡＲ４１及び第２領域ＡＲ４２は、ＰＭＯＳトランジスタ領域である。更に他の例において、第１領域ＡＲ４１はＮＭＯＳトランジスタ領域であり、第２領域ＡＲ４２はＰＭＯＳトランジスタ領域である。更に他の例において、第１領域ＡＲ４１はＰＭＯＳトランジスタ領域であり、第２領域ＡＲ４２はＮＭＯＳトランジスタ領域である。
【0051】
一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２は、互いに異なる機能を遂行する領域である。第１領域ＡＲ４１及び第２領域ＡＲ４２は、互いに離隔された領域であるか又は互いに連結された領域である。
【0052】
一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２はそれぞれＮＭＯＳトランジスタ領域であり、第１領域ＡＲ４１は第２領域ＡＲ４２におけるしきい値電圧よりも低いしきい値電圧が要求される低電圧ＮＭＯＳトランジスタ領域であり、第２領域ＡＲ４２は第１領域ＡＲ４１におけるしきい値電圧よりも高いしきい値電圧が要求される高電圧ＮＭＯＳトランジスタ領域である。他の実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２はそれぞれＰＭＯＳトランジスタ領域であり、第１領域ＡＲ４１は第２領域ＡＲ４２におけるしきい値電圧よりも低いしきい値電圧が要求される低電圧ＰＭＯＳトランジスタ領域であり、第２領域ＡＲ４２は第１領域ＡＲ４１におけるしきい値電圧よりも高いしきい値電圧が要求される高電圧ＰＭＯＳトランジスタ領域である。本明細書で使用する用語「低電圧」及び「高電圧」は、相対的な用語であって、他の定義がない限り「低電圧」は比較対象の電圧よりも低い電圧を意味し、「高電圧」は比較対象の電圧よりも高い電圧を意味する。
【0053】
一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２は、それぞれ独立してロジックセル領域、メモリセル領域、又は周辺回路領域である。
【0054】
一実施形態において、第１領域ＡＲ４１は、しきい値電圧が比較的低く、スイッチング速度の速いトランジスタが形成される領域である。一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２のうちの少なくとも１つは、単位メモリセルがマトリックス状に配列されたセルアレイ領域である。一実施形態において、第１領域ＡＲ４１及び第２領域ＡＲ４２のうちの少なくとも１つは、ロジックセル領域又はメモリセル領域である。ロジックセル領域は、カウンタ（ｃｏｕｎｔｅｒ）、バッファ（ｂｕｆｆｅｒ）のような所望の論理的機能を遂行する標準セル（ｓｔａｎｄａｒｄｃｅｌｌｓ）であって、トランジスタ、レジスタのような複数の回路素子（ｃｉｒｃｕｉｔｅｌｅｍｅｎｔｓ）を含む多様な種類の論理セルを含む。論理セルは、例えばＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ（ｅｘｃｌｕｓｉｖｅＯＲ）、ＸＮＯＲ（ｅｘｃｌｕｓｉｖｅＮＯＲ）、ＩＮＶ（ｉｎｖｅｒｔｅｒ）、ＡＤＤ（ａｄｄｅｒ）、ＢＵＦ（ｂｕｆｆｅｒ）、ＤＬＹ（ｄｅｌａｙ）、ＦＩＬ（ｆｉｌｔｅｒ）、マルチプレクサ（ＭＸＴ／ＭＸＩＴ）、ＯＡＩ（ＯＲ／ＡＮＤ／ＩＮＶＥＲＴＥＲ）、ＡＯ（ＡＮＤ／ＯＲ）、ＡＯＩ（ＡＮＤ／ＯＲ／ＩＮＶＥＲＴＥＲ）、Ｄフリップフロップ、リセットフリップフロップ、マスタースレーブフリップフロップ（ｍａｓｔｅｒ－ｓｌａｖｅｒｆｌｉｐ－ｆｌｏｐ）、ラッチ（ｌａｔｃｈ）などを構成するが、それらに限定されるものではない。メモリセル領域は、ＳＲＡＭ、ＤＲＡＭ、ＭＲＡＭ、ＲＲＡＭ、及びＰＲＡＭのうちの少なくとも１つのメモリセル領域である。
【0055】
図１～図５を参照して説明した集積回路素子（１００、１００Ａ、２００、３００）、及びそれらから本発明の技術的思想の範囲内で変形及び変更された構造を有する集積回路素子は、それぞれ図６に例示する第１領域ＡＲ４１及び第２領域ＡＲ４２のうちの少なくとも１つの領域に形成される。一実施形態において、図６に例示する第１領域ＡＲ４１及び第２領域ＡＲ４２には、それぞれ図１及び図２Ａ～図２Ｃを参照して説明した集積回路素子１００のトランジスタＴＲ１を含み、第１領域ＡＲ４１及び第２領域ＡＲ４２にそれぞれ含まれるトランジスタＴＲ１のチャネル領域を構成する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれのコア半導体シートＳ２は、ＳｉＧｅ層からなる。但し、第１領域ＡＲ４１に配置されたトランジスタＴＲ１のコア半導体シートＳ２を構成するＳｉＧｅ層におけるＧｅ含量比と第２領域ＡＲ４２に配置されたトランジスタＴＲ１のコア半導体シートＳ２を構成するＳｉＧｅ層におけるＧｅ含量比とは、互いに異なる。例えば、第１領域ＡＲ４１に配置されたトランジスタＴＲ１で要求されるしきい値電圧が第２領域ＡＲ４２に配置されたトランジスタＴＲ１で要求されるしきい値電圧よりも低い場合、第１領域ＡＲ４１に配置されたトランジスタＴＲ１のコア半導体シートＳ２を構成するＳｉＧｅ層におけるＧｅ含量比は、第２領域ＡＲ４２に配置されたトランジスタＴＲ１のコア半導体シートＳ２を構成するＳｉＧｅ層におけるＧｅ含量比よりも大きくなる。
【0056】
図７は、本発明の一実施形態による第４例の集積回路素子４００Ａの一例を説明するための断面図であり、図１のＸ１－Ｘ１’線断面に対応する部分のそれぞれの一部構成を示す断面図である。図７において、図１、図２Ａ～図２Ｃ、及び図６と同じ参照符号は同じ部材を示し、ここではそれらについての重複説明を省略する。
【0057】
図７を参照すると、集積回路素子４００Ａの基板１０２は、第１領域ＡＲ４１及び第２領域ＡＲ４２を有する。基板１０２の第１領域ＡＲ４１には第１トランジスタＴＲ４１が配置され、基板１０２の第２領域ＡＲ４２には第２トランジスタＴＲ４２が配置される。
【0058】
第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１は、図１及び図２Ａ～図２Ｃを参照して、トランジスタＴＲ１について説明したものと同じ構成を有する。第１トランジスタＴＲ４１において、チャネル領域を提供するナノシートスタックＮＳＳに含まれる第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３を含む多重膜シートからなる。本明細書において、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１を構成する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は第１タイプナノシートと称され、第１領域ＡＲ４１に配置されたフィン型活性領域Ｆ１は第１フィン型活性領域と称され、第１領域ＡＲ４１に配置されたゲートライン１６０は第１ゲートラインと称され、第１領域ＡＲ４１に配置されたソース／ドレイン領域１３０は第１ソース／ドレイン領域と称される。
【0059】
第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２は、図２Ａ～図２Ｃに例示するナノシートスタックＮＳＳの代わりに、ナノシートスタックＮＳＳ４を含むことを除き、図１及び図２Ａ～図２Ｃを参照して、トランジスタＴＲ１について説明したものと略同じ構成を有する。
【0060】
第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２において、チャネル領域を提供するナノシートスタックＮＳＳ４は、フィン型活性領域Ｆ４のフィン上面ＦＴ４上でそれぞれ垂直方向（Ｚ方向）にオーバーラップする第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３を含む。第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、フィン上面ＦＴ４からの垂直距離（Ｚ方向距離）がそれぞれ異なる。フィン型活性領域Ｆ４に関する詳細な構成は、図１及び図２Ａ～図２Ｃを参照して、フィン型活性領域Ｆ１について説明したものと同一である。
【0061】
ナノシートスタックＮＳＳ４を構成する第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、図２Ａ～図２Ｃを参照して、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３について説明したものと略同じ構成を有する。但し、第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、それぞれＳｉ層からなる単一膜シートからなる。一実施形態において、第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、それぞれｎ型ドープ剤でドーピングされたＳｉ層からなる単一膜シートからなる。他の実施形態において、第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、それぞれｐ型ドープ剤でドーピングされたＳｉ層からなる単一膜シートからなる。第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は、それぞれＳｉＧｅ層を含まない。
【0062】
本明細書において、第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２を構成する第１ナノシートＮ４１、第２ナノシートＮ４２、及び第３ナノシートＮ４３は第２タイプナノシートと称され、第２領域ＡＲ４２に配置されたフィン型活性領域Ｆ４は第２フィン型活性領域と称され、第２領域ＡＲ４２に配置されたゲートライン１６０は第２ゲートラインと称され、第２領域ＡＲ４２に配置されたソース／ドレイン領域１３０は第２ソース／ドレイン領域と称される。
【0063】
図７に例示する集積回路素子４００Ａにおいて、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１のしきい値電圧は、第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２のしきい値電圧よりも低い。
【0064】
他の実施形態において、図７に例示するものとは異なり、第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２のチャネル領域は、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１のチャネル領域を提供するナノシートスタックＮＳＳについて説明したものと同じ構造を有する。即ち、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１及び第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２は、それぞれチャネル領域として、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３を含むナノシートスタックＮＳＳを含み、第１及び第２トランジスタ（ＴＲ４１、ＴＲ４２）のそれぞれのチャネル領域を提供する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３は、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３を含む多重膜シートからなる。ここで、第１及び第２トランジスタ（ＴＲ４１、ＴＲ４２）のそれぞれのチャネル領域を提供する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれに含まれるコア半導体シートＳ２はいずれもＳｉＧｅ層からなり、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１のチャネル領域を構成するコア半導体シートＳ２におけるＧｅ含量比と第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２のチャネル領域を構成するコア半導体シートＳ２におけるＧｅ含量比とは、互いに異なる。
【0065】
例えば、第１及び第２トランジスタ（ＴＲ４１、ＴＲ４２）のそれぞれのチャネル領域を提供する第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれに含まれるコア半導体シートＳ２はいずれもＳｉＧｅ層からなり、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１のチャネル領域を構成するコア半導体シートＳ２におけるＧｅ含量比は、第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２のチャネル領域を構成するコア半導体シートＳ２におけるＧｅ含量比よりも大きくなる。このように構成することにより、第１領域ＡＲ４１に配置された第１トランジスタＴＲ４１のしきい値電圧は第２領域ＡＲ４２に配置された第２トランジスタＴＲ４２のしきい値電圧よりも低くなる。
【0066】
図８は、本発明の一実施形態による第５例の集積回路素子５００の一例を説明するための断面図であり、図１のＸ１－Ｘ１’線断面に対応する部分のそれぞれの一部構成を示す断面図である。図９Ａは、図８の「ＥＸ５１」で示す局所領域に含まれる一部構成要素の拡大断面図であり、図９Ｂは、図８の「ＥＸ５２」で示す局所領域に含まれる一部構成要素の拡大断面図である。
【0067】
【0068】
図８、図９Ａ、及び図９Ｂを参照すると、集積回路素子５００は、図７を参照して説明した集積回路素子４００Ａと略同じ構成を有する。集積回路素子５００の基板１０２は、第１領域ＡＲ４１及び第２領域ＡＲ４２を有する。但し、集積回路素子５００において、基板１０２の第１領域ＡＲ４１には第１トランジスタＴＲ５１が配置され、基板１０２の第２領域ＡＲ４２には第２トランジスタＴＲ５２が配置される。
【0069】
第１トランジスタＴＲ５１及び第２トランジスタＴＲ５２は、それぞれ図１及び図２Ａ～図２Ｃを参照してトランジスタＴＲ１について説明したものと略同じ構成を有する。但し、第１トランジスタＴＲ５１はチャネル領域を提供するナノシートスタックＮＳＳ５１を含み、第２トランジスタＴＲ５２はチャネル領域を提供するナノシートスタックＮＳＳ５２を含む。
【0070】
第１領域ＡＲ４１に配置された第１トランジスタＴＲ５１のナノシートスタックＮＳＳ５１は第１ナノシートＮ５１Ａ、第２ナノシートＮ５２Ａ、及び第３ナノシートＮ５３Ａを含み、第１ナノシートＮ５１Ａ、第２ナノシートＮ５２Ａ、及び第３ナノシートＮ５３Ａは、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ５１Ａ、コア半導体シートＳ５２Ａ、及び第２外側半導体シートＳ５３Ａを含む多重膜シートからなる。本明細書において、第１領域ＡＲ４１に配置された第１トランジスタＴＲ５１を構成する第１ナノシートＮ５１Ａ、第２ナノシートＮ５２Ａ、及び第３ナノシートＮ５３Ａは、第１タイプナノシートと称される。
【0071】
第２領域ＡＲ４２に配置された第２トランジスタＴＲ５２のナノシートスタックＮＳＳ５２は第１ナノシートＮ５１Ｂ、第２ナノシートＮ５２Ｂ、及び第３ナノシートＮ５３Ｂを含み、第１ナノシートＮ５１Ｂ、第２ナノシートＮ５２Ｂ、及び第３ナノシートＮ５３Ｂは、それぞれ垂直方向（Ｚ方向）に沿って順次に積層された第１外側半導体シートＳ５１Ｂ、コア半導体シートＳ５２Ｂ、及び第２外側半導体シートＳ５３Ｂを含む多重膜シートからなる。本明細書において、第２領域ＡＲ４２に配置された第２トランジスタＴＲ５２を構成する第１ナノシートＮ５１Ｂ、第２ナノシートＮ５２Ｂ、及び第３ナノシートＮ５３Ｂは、第２タイプナノシートと称される。
【0072】
第１領域ＡＲ４１に配置された第１外側半導体シートＳ５１Ａ及び第２外側半導体シートＳ５３Ａと、第２領域ＡＲ４２に配置された第１外側半導体シートＳ５１Ｂ及び第２外側半導体シートＳ５３Ｂとは、それぞれドーピングされたＳｉ層又はドーピングされていないＳｉ層からなる。そして、第１領域ＡＲ４１に配置されたコア半導体シートＳ５２Ａと、第２領域ＡＲ４２に配置されたコア半導体シートＳ５２Ｂとは、それぞれドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなる。ドーピングされたＳｉ層及びドーピングされたＳｉＧｅ層に関する更に詳細な構成は、図２Ａ～図２Ｃを参照して上述した通りである。
【0073】
第１領域ＡＲ４１に配置されたコア半導体シートＳ５２Ａの第１厚さＴＨ５２Ａと、第２領域ＡＲ４２に配置されたコア半導体シートＳ５２Ｂの第２厚さＴＨ５２Ｂとは、互いに異なる。例えば、第１厚さＴＨ５２Ａ及び第２厚さＴＨ５２Ｂは、約１ｎｍ～約６ｎｍの範囲内で選択される互いに異なる値を有する。図８、図９Ａ、及び図９Ｂは、第１厚さＴＨ５２Ａが第２厚さＴＨ５２Ｂよりも厚い構成を例示する。このように構成することにより、第１領域ＡＲ４１に配置された第１トランジスタＴＲ５１のしきい値電圧は第２領域ＡＲ４２に配置された第２トランジスタＴＲ５２のしきい値電圧よりも低くなる。
【0074】
一実施形態において、第１領域ＡＲ４１に配置されたコア半導体シートＳ５２Ａを構成するＳｉＧｅ層におけるＧｅ含量比と、第２領域ＡＲ４２に配置されたコア半導体シートＳ５２Ｂを構成するＳｉＧｅ層におけるＧｅ含量比とは、同一である。例えば、第１領域ＡＲ４１に配置されたコア半導体シートＳ５２Ａを構成するＳｉＧｅ層におけるＧｅ含量比、及び第２領域ＡＲ４２に配置されたコア半導体シートＳ５２Ｂを構成するＳｉＧｅ層におけるＧｅ含量比は、それぞれ約０原子％超過約２０原子％以下の範囲内で選択される同じ値を有する。
【0075】
他の実施形態において、第１領域ＡＲ４１に配置されたコア半導体シートＳ５２Ａを構成するＳｉＧｅ層におけるＧｅ含量比は、第２領域ＡＲ４２に配置されたコア半導体シートＳ５２Ｂを構成するＳｉＧｅ層におけるＧｅ含量比よりも大きくなる。このように構成することにより、第１領域ＡＲ４１に配置された第１トランジスタＴＲ５１のしきい値電圧は第２領域ＡＲ４２に配置された第２トランジスタＴＲ５２のしきい値電圧よりも低くなる。
【0076】
図１０は、本発明の一実施形態による第６例の集積回路素子６００のブロック図である。
【0077】
図１０を参照すると、集積回路素子６００は、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３を有する基板１０２を含む。第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、基板１０２のそれぞれ異なる領域を指称する。
【0078】
第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、それぞれ異なるしきい値電圧が要求される領域である。一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、ＮＭＯＳトランジスタ領域である。他の実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、ＰＭＯＳトランジスタ領域である。
【0079】
第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、それぞれ異なる機能を遂行する領域である。第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも一部は、互いに離隔された領域であるか又は互いに連結された領域である。
【0080】
一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、それぞれＮＭＯＳトランジスタ領域である。その場合、第１領域ＡＲ６１は第２領域ＡＲ６２よりも低いしきい値電圧が要求される低電圧ＮＭＯＳトランジスタ領域であり、第３領域ＡＲ６３は第１領域ＡＲ６１よりも高いしきい値電圧が要求される高電圧ＮＭＯＳトランジスタ領域であり、第２領域ＡＲ６２は、第１領域ＡＲ６１よりも高いが、第３領域ＡＲ６３よりも低いしきい値電圧が要求される中間電圧ＮＭＯＳトランジスタ領域である。
【0081】
他の実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、それぞれＰＭＯＳトランジスタ領域である。その場合、第１領域ＡＲ６１は第２領域ＡＲ６２よりも高いしきい値電圧が要求される高電圧ＰＭＯＳトランジスタ領域であり、第３領域ＡＲ６３は第１領域ＡＲ１よりも低いしきい値電圧が要求される低電圧ＰＭＯＳトランジスタ領域であり、第２領域ＡＲ６２は、第１領域ＡＲ６１よりも低く、第３領域ＡＲ６３よりも高いしきい値電圧が要求される中間電圧ＰＭＯＳトランジスタ領域である。
【0082】
一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３は、それぞれ独立してロジックセル領域、メモリセル領域、又は周辺回路領域である。
【0083】
一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、しきい値電圧が比較的高く、スイッチング速度が速くないにしても信頼性の高いトランジスタが形成される領域である。一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、外部のデータを集積回路素子６００の内部回路に入力するか、又は集積回路素子６００の内部回路からデータを外部に出力する機能を遂行する周辺回路が形成された周辺回路領域である。一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、入出力（Ｉ／Ｏ）回路装置の一部を構成する。
【0084】
他の実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、しきい値電圧が比較的低く、スイッチング速度の速いトランジスタが形成される領域である。一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、単位メモリセルがマトリックス状に配列されたセルアレイ領域である。一実施形態において、第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つは、ロジックセル領域又はメモリセル領域である。
【0085】
図１～図９Ｂを参照して説明した本発明による集積回路素子（１００、１００Ａ、２００、３００、４００、４００Ａ、５００）、及びそれらから本発明の技術的思想の範囲内で変形及び変更された構造を有する集積回路素子は、それぞれ図１０に例示する第１領域ＡＲ６１、第２領域ＡＲ６２、及び第３領域ＡＲ６３のうちの少なくとも１つの領域に形成される。
【0086】
図１１Ａ～図１７Ｂは、本発明の一実施形態による集積回路素子の製造方法を説明するための工程順序によって示す断面図である。更に具体的に、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、及び図１７Ａは、図１のＸ１－Ｘ１’線断面に対応する部分の工程順序による一部構成を示す断面図である。図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、及び図１７Ｂは、図１のＹ１－Ｙ１’線断面に対応する部分の工程順序による一部構成を示す断面図である。図１１Ｃは、図１１Ａの「ＥＸＡ」で示す局所領域に含まれる一部構成要素の拡大断面図である。図１１Ａ～図１７Ｂを参照して、図１及び図２Ａ～図２Ｃに例示する集積回路素子１００の例示的な製造方法を説明する。図１１Ａ～図１７Ｂにおいて、図１及び図２Ａ～図２Ｃと同じ参照符号は同じ部材を示し、ここではそれらに関する詳細な説明を省略する。
【0087】
図１１Ａ、図１１Ｂ、及び図１１Ｃを参照すると、基板１０２上に複数の犠牲半導体層１０４と複数のナノシート半導体層ＮＳとを一層ずつ交互に積層した積層構造を形成した後、積層構造上にマスクパターンＭＰを形成する。
【0088】
複数のナノシート半導体層ＮＳは、第１外側半導体シートＳ１、コア半導体シートＳ２、及び第２外側半導体シートＳ３を含む多重膜シートからなる。マスクパターンＭＰは、シリコン酸化膜Ｍ１及びシリコン窒化膜Ｍ２の二重層構造からなる。
【0089】
複数の犠牲半導体層１０４及び複数のナノシート半導体層ＮＳは、エッチング選択比が互いに異なる半導体材料からなる。一実施形態において、複数のナノシート半導体層ＮＳのそれぞれにおいて、第１外側半導体シートＳ１及び第２外側半導体シートＳ３はドーピングされたＳｉ層又はドーピングされていないＳｉ層からなり、コア半導体シートＳ２はドーピングされたＳｉＧｅ層又はドーピングされていないＳｉＧｅ層からなる。コア半導体シートＳ２がＳｉＧｅ層からなる場合、コア半導体シートＳ２内におけるＧｅ含量比は、約０原子％超過約２０原子％以下の範囲内で選択される値を有する。複数の犠牲半導体層１０４はそれぞれＳｉＧｅ層からなり、複数の犠牲半導体層１０４を構成するＳｉＧｅ層における含量比は、コア半導体シートＳ２内におけるＧｅ含量比よりも大きくなる。一実施形態において、複数の犠牲半導体層１０４を構成するＳｉＧｅ層におけるＧｅ含量比は、約２５原子％～約６０原子％、例えば約３０原子％～約４０原子％の範囲内で選択される一定値を有する。複数の犠牲半導体層１０４を構成するＳｉＧｅ層内におけるＧｅ含量は、必要に応じて多様に選択される。
【0090】
図１２Ａ及び図１２Ｂを参照すると、マスクパターンＭＰをエッチングマスクとして用いて複数の犠牲半導体層１０４、複数のナノシート半導体層ＮＳ、及び基板１０２のそれぞれの一部をエッチングして基板１０２から垂直方向（Ｚ方向）上側に突出して第１水平方向（Ｘ方向）に長く延びるフィン型活性領域Ｆ１を形成する。フィン型活性領域Ｆ１の上部には、複数の犠牲半導体層１０４と複数のナノシート半導体層ＮＳとが一層ずつ交互に積層された積層構造と、マスクパターンＭＰとが残留する。
【0091】
その後、フィン型活性領域Ｆ１のそれぞれの間の空間を充填してマスクパターンＭＰに形成された開口を満たす予備素子分離膜１１２Ｐを形成し、予備素子分離膜１１２Ｐの上面とマスクパターンＭＰの上面とが共面をなすように、予備素子分離膜１１２Ｐが形成された結果物をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程で平坦化する。予備素子分離膜１１２Ｐの構成物質は、図２Ｂを参照して、素子分離膜１１２の構成物質について説明したものと同一である。
【0092】
図１３Ａ及び図１３Ｂを参照すると、図１２Ａ及び図１２Ｂの結果物で、予備素子分離膜１１２Ｐのリセス工程を遂行して低くなった上面を有する素子分離膜１１２を形成し、マスクパターンＭＰを除去して複数のナノシート半導体層ＮＳのうちの最上層のナノシート半導体層ＮＳの上面を露出させる。素子分離膜１１２の最上面の垂直レベルは、フィン型活性領域Ｆ１のフィン上面ＦＴの垂直レベルと同一であるか又は低い。
【0093】
図１４Ａ及び図１４Ｂを参照すると、図１３Ａ及び図１３Ｂの結果物上に、ダミーゲート構造物ＤＧＳと、ダミーゲート構造物ＤＧＳの両側壁を覆う外側絶縁スペーサ１１８とを形成する。ダミーゲート構造物ＤＧＳは、図１Ａに例示する複数のゲートライン１６０に対応する位置で、第２水平方向（Ｙ方向）に沿って連続して長く延設される。
【0094】
ダミーゲート構造物ＤＧＳは、それぞれ酸化膜Ｄ１１２、ダミーゲート層Ｄ１１４、及びキャッピング層Ｄ１１６が順次に積層された構造を有する。一実施形態において、ダミーゲート層Ｄ１１４はポリシリコン膜からなり、キャッピング層Ｄ１１６はシリコン窒化膜からなる。
【0095】
その後、ダミーゲート構造物ＤＧＳ及び外側絶縁スペーサ１１８をエッチングマスクとして用いて複数の犠牲半導体層１０４及び複数のナノシート半導体層ＮＳのそれぞれの一部を除去し、複数のナノシート半導体層ＮＳから複数のナノシートスタックＮＳＳを形成する。複数のナノシートスタックＮＳＳは、それぞれ第１～第３ナノシート（Ｎ１、Ｎ２、Ｎ３）をむ。複数のナノシートスタックＮＳＳのそれぞれの間で露出するフィン型活性領域Ｆ１の一部領域をエッチングしてフィン型活性領域Ｆ１の上部に複数のリセスＲ１を形成する。複数のリセスＲ１を形成するために、フィン型活性領域Ｆ１を乾式、湿式、又はそれらの組み合わせを用いてエッチングする。
【0096】
その後、ナノシートスタックＮＳＳの両側で、フィン型活性領域Ｆ１上に複数のソース／ドレイン領域１３０を形成する。複数のソース／ドレイン領域１３０を形成するために、複数のリセスＲ１の底面で、露出するフィン型活性領域Ｆ１の表面と、第１～第３ナノシート（Ｎ１、Ｎ２、Ｎ３）のそれぞれの側壁とから半導体物質をエピタキシャル成長させる。一実施形態において、複数のソース／ドレイン領域１３０を形成するために、元素半導体前駆体を含む原料物質を使用してＬＰＣＶＤ（ｌｏｗ－ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程、ＳＥＧ（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程、又はＣＤＥ（ｃｙｃｌｉｃ ｄｅｐｏｓｉｔｉｏｎ ａｎｄ ｅｔｃｈｉｎｇ）工程を遂行する。
【0097】
一実施形態において、複数のソース／ドレイン領域１３０がｎ型ドープ剤でドーピングされたＳｉ層からなる場合、複数のソース／ドレイン領域１３０を形成するために、Ｓｉソースとしてシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ジクロロシラン（ＳｉＨ２Ｃｌ２）などを使用する。ｎ型ドープ剤は、Ｐ（ｐｈｏｓｐｈｏｒｕｓ）、Ａｓ（ａｒｓｅｎｉｃ）、及びＳｂ（ａｎｔｉｍｏｎｙ）のうちから選択される。
【0098】
他の実施形態において、複数のソース／ドレイン領域１３０がｐ型ドープ剤でドーピングされたＳｉＧｅ層からなる場合、複数のソース／ドレイン領域１３０を形成するために、Ｓｉソース及びＧｅソースを使用する。Ｓｉソースとしてシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、ジクロロシラン（ＳｉＨ２Ｃｌ２）などを使用する。Ｇｅソースとしてゲルマン（ＧｅＨ４）、ジゲルマン（Ｇｅ２Ｈ６）、トリゲルマン（Ｇｅ３Ｈ８）、テトラゲルマン（Ｇｅ４Ｈ１０）、ジクロロゲルマン（Ｇｅ２Ｈ２Ｃｌ２）などを使用する。ｐ型ドープ剤は、Ｂ（ｂｏｒｏｎ）及びＧａ（ｇａｌｌｉｕｍ）のうちから選択される。
【0099】
図１５Ａ及び図１５Ｂを参照すると、図１４Ａ及び図１４Ｂの結果物で、複数のソース／ドレイン領域１３０のそれぞれの表面、外側絶縁スペーサ１１８の表面、及び素子分離膜１１２の露出表面を覆う絶縁ライナー１４２を形成し、絶縁ライナー１４２上にゲート間絶縁膜１４４を形成する。その後、キャッピング層Ｄ１１６を除去し、外側絶縁スペーサ１１８、絶縁ライナー１４２、及びゲート間絶縁膜１４４を平坦化してダミーゲート層Ｄ１１４の上面を露出させる。その後、露出したダミーゲート層Ｄ１１４及びその下部の酸化膜Ｄ１１２を除去して複数のゲート空間ＧＳを設け、複数のゲート空間ＧＳを通じて複数のナノシートスタックＮＳＳを露出させる。その後、得られた結果物上に残っている複数の犠牲半導体層１０４を、ゲート空間ＧＳを通じて除去し、複数のゲート空間ＧＳのそれぞれを、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれの間の空間、並びに第１ナノシートＮ１とフィン上面ＦＴとの間の空間まで拡張する。
【0100】
一実施形態において、複数の犠牲半導体層１０４を選択的に除去するために、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３と複数の犠牲半導体層１０４とのエッチング選択比差を利用する。複数の犠牲半導体層１０４を選択的に除去するために、液相又は気相のエッチング液を使用する。一実施形態において、複数の犠牲半導体層１０４を選択的に除去するために、ＣＨ３ＣＯＯＨ基盤のエッチング液、例えばＣＨ３ＣＯＯＨ、ＨＮＯ３、及びＨＦの混合物からなるエッチング液、又はＣＨ３ＣＯＯＨ、Ｈ２Ｏ２、及びＨＦの混合物からなるエッチング液を利用するが、例示するものに限定されるものではない。
【0101】
図１６Ａ及び図１６Ｂを参照すると、図１５Ａ及び図１５Ｂの結果物で、露出した表面をコンフォーマルに覆うゲート誘電膜１５２を形成する。ゲート誘電膜１５２は、第１ナノシートＮ１、第２ナノシートＮ２、及び第３ナノシートＮ３のそれぞれの露出表面を覆う部分、フィン型活性領域Ｆ１のそれぞれの露出表面を覆う部分、外側絶縁スペーサ１１８の露出表面を覆う部分、並びに素子分離膜１１２の露出表面を覆う部分を含む。ゲート誘電膜１５２を形成するためにＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を利用する。
【0102】
図１７Ａ及び図１７Ｂを参照すると、ゲート誘電膜１５２上で、複数のゲート空間ＧＳ（図１４Ａ～図１４Ｄ参照）を満たすゲートライン１６０を形成し、ゲート空間ＧＳの一部が再び空スペースになるように、ゲート誘電膜１５２及びゲートライン１６０のそれぞれの一部を除去する。この際、再び空スペースになったゲート空間ＧＳで、露出した外側絶縁スペーサ１１８の一部も共に除去される。その後、ゲート誘電膜１５２、ゲートライン１６０、及び外側絶縁スペーサ１１８のそれぞれの上面を覆うキャッピング絶縁パターン１６４を形成する。
【0103】
図３に例示する集積回路素子１００ａを製造するために、図１７Ａ及び図１７Ｂの結果物において、ゲート間絶縁膜１４４及び絶縁ライナー１４２のそれぞれの一部を除去して複数のソース／ドレイン領域１３０のそれぞれの一部領域を露出させる複数のコンタクトホール１８０Ｈを形成し、複数のコンタクトホール１８０Ｈを通じて複数のソース／ドレイン領域１３０のそれぞれの上部に金属シリサイド膜１８２を形成し、複数のコンタクトホール１８０Ｈを満たす複数のソース／ドレインコンタクト１８４を形成する。
【0104】
上述の通り、図１１Ａ～図１７Ｂに基づいて図１～図３に例示する集積回路素子（１００、１００Ａ）の例示的な製造方法を説明したが、図１１Ａ～図１７Ｂに基づいて説明したものを参照して、本発明の技術的思想の範囲内で多様な変形及び変更を付け加え、図４～図１０に例示する集積回路素子（２００、３００、４００、４００Ａ、５００、６００）、又はそれらから本発明の技術的思想の範囲内で多様に変形及び変更された多様な構造を有する集積回路素子を容易に製造可能であるということを、当業者であれば容易に理解するであろう。
【0105】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0106】
１００、１００Ａ，２００、３００、４００、４００Ａ、５００、６００ 集積回路素子
１０２ 基板
１０２Ｍ 主面
１０４ 犠牲半導体層
１１２ 素子分離膜
１１２Ｐ 予備素子分離膜
１１８ 外側絶縁スペーサ
１３０ ソース／ドレイン領域
１４２ 絶縁ライナー
１４４ ゲート間絶縁膜
１５２ ゲート誘電膜
１６０ ゲートライン
１６０Ｍ メインゲート部分
１６０Ｓ サブゲート部分
１６４ キャッピング絶縁パターン
１８０Ｈ コンタクトホール
１８２ 金属シリサイド膜
１８４ ソース／ドレインコンタクト
ＡＲ４１、ＡＲ６１ 第１領域
ＡＲ４２、ＡＲ６２ 第２領域
ＡＲ６３ 第３領域
Ｄ１１２ 酸化膜
Ｄ１１４ ダミーゲート層
Ｄ１１６ キャッピング層
ＤＧＳ ダミーゲート構造物
Ｆ１、Ｆ４ （第１、第２）フィン型活性領域
ＦＴ、ＦＴ４ フィン上面
ＧＳ ゲート空間
Ｍ１ シリコン酸化膜
Ｍ２ シリコン窒化膜
ＭＰ マスクパターン
Ｎ１、Ｎ４１、Ｎ５１Ａ、Ｎ５１Ｂ 第１ナノシート
Ｎ２、Ｎ４２、Ｎ５２Ａ、Ｎ５２Ｂ 第２ナノシート
Ｎ３、Ｎ４３、Ｎ５３Ａ、Ｎ５３Ｂ 第３ナノシート
ＮＳ ナノシート半導体層
ＮＳＳ、ＮＳＳ４、ＮＳＳ５１、ＮＳＳ５２ ナノシートスタック
Ｒ１ リセス
Ｓ１、Ｓ５１Ａ、Ｓ５１Ｂ 第１外側半導体シート
Ｓ２、Ｓ５２Ａ、Ｓ５２Ｂ コア半導体シート
Ｓ３、Ｓ５３Ａ、Ｓ５３Ｂ 第２外側半導体シート
ＴＲ１ トランジスタ
ＴＲ４１、ＴＲ５１ 第１トランジスタ
ＴＲ４２、ＴＲ５２ 第２トランジスタ
１０２ 基板
１０２Ｍ 主面
１０４ 犠牲半導体層
１１２ 素子分離膜
１１２Ｐ 予備素子分離膜
１１８ 外側絶縁スペーサ
１３０ ソース／ドレイン領域
１４２ 絶縁ライナー
１４４ ゲート間絶縁膜
１５２ ゲート誘電膜
１６０ ゲートライン
１６０Ｍ メインゲート部分
１６０Ｓ サブゲート部分
１６４ キャッピング絶縁パターン
１８０Ｈ コンタクトホール
１８２ 金属シリサイド膜
１８４ ソース／ドレインコンタクト
ＡＲ４１、ＡＲ６１ 第１領域
ＡＲ４２、ＡＲ６２ 第２領域
ＡＲ６３ 第３領域
Ｄ１１２ 酸化膜
Ｄ１１４ ダミーゲート層
Ｄ１１６ キャッピング層
ＤＧＳ ダミーゲート構造物
Ｆ１、Ｆ４ （第１、第２）フィン型活性領域
ＦＴ、ＦＴ４ フィン上面
ＧＳ ゲート空間
Ｍ１ シリコン酸化膜
Ｍ２ シリコン窒化膜
ＭＰ マスクパターン
Ｎ１、Ｎ４１、Ｎ５１Ａ、Ｎ５１Ｂ 第１ナノシート
Ｎ２、Ｎ４２、Ｎ５２Ａ、Ｎ５２Ｂ 第２ナノシート
Ｎ３、Ｎ４３、Ｎ５３Ａ、Ｎ５３Ｂ 第３ナノシート
ＮＳ ナノシート半導体層
ＮＳＳ、ＮＳＳ４、ＮＳＳ５１、ＮＳＳ５２ ナノシートスタック
Ｒ１ リセス
Ｓ１、Ｓ５１Ａ、Ｓ５１Ｂ 第１外側半導体シート
Ｓ２、Ｓ５２Ａ、Ｓ５２Ｂ コア半導体シート
Ｓ３、Ｓ５３Ａ、Ｓ５３Ｂ 第２外側半導体シート
ＴＲ１ トランジスタ
ＴＲ４１、ＴＲ５１ 第１トランジスタ
ＴＲ４２、ＴＲ５２ 第２トランジスタ
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】