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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137819
(43)【公開日】2024-10-07
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240927BHJP
H01L 21/82 20060101ALI20240927BHJP
H01L 21/3205 20060101ALI20240927BHJP
【ＦＩ】
H01L27/092 F
H01L27/092 E
H01L21/82 L
H01L21/88 J
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024041679
(22)【出願日】2024-03-15
(31)【優先権主張番号】10-2023-0036923
(32)【優先日】2023-03-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 斗 鉉
(72)【発明者】
【氏名】申 憲 宗
(72)【発明者】
【氏名】朴 シュン 穎
(72)【発明者】
【氏名】張 在 蘭
【テーマコード（参考）】
5F033
5F048
5F064
【Ｆターム（参考）】
5F033GG00
5F033GG01
5F033GG02
5F033HH08
5F033HH11
5F033HH19
5F033JJ08
5F033JJ11
5F033JJ19
5F033KK08
5F033KK11
5F033KK19
5F033MM30
5F033RR02
5F033RR03
5F033RR07
5F033RR09
5F033SS04
5F033VV04
5F048AA01
5F048AB03
5F048AB04
5F048AB05
5F048AC03
5F048BA14
5F048BA15
5F048BB09
5F048BB10
5F048BB11
5F048BB12
5F048BC01
5F048BD06
5F048BF02
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F048DA23
5F048DA25
5F048DA27
5F048DA30
5F064BB02
5F064BB03
5F064BB04
5F064BB05
5F064BB06
5F064BB07
5F064BB09
5F064CC12
5F064DD05
5F064EE26
5F064EE27
5F064EE32
5F064EE33
5F064EE34
(57)【要約】
【課題】高度に集積された集積回路素子内に信頼性ある電力伝達が可能な電力伝送網を有する集積回路素子を提供する。
【解決手段】本発明による集積回路素子は、第１水平方向に延長される複数の素子領域を含む基板と、複数の素子領域上で第１水平方向と交差する第２水平方向に延長される複数のゲート電極と、複数のゲート電極の内の第１水平方向に隣接する１対のゲート電極の間で複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、複数のゲート電極を切断し、第１水平方向に延長される複数のゲートカット領域と、複数のゲートカット領域を充填し、第１水平方向に延長される複数のコンタクトボディー部、及び複数のコンタクトボディー部から第２水平方向に延長され複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含む複数のコンタクト構造体と、を有する。
【選択図】図１
【解決手段】本発明による集積回路素子は、第１水平方向に延長される複数の素子領域を含む基板と、複数の素子領域上で第１水平方向と交差する第２水平方向に延長される複数のゲート電極と、複数のゲート電極の内の第１水平方向に隣接する１対のゲート電極の間で複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、複数のゲート電極を切断し、第１水平方向に延長される複数のゲートカット領域と、複数のゲートカット領域を充填し、第１水平方向に延長される複数のコンタクトボディー部、及び複数のコンタクトボディー部から第２水平方向に延長され複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含む複数のコンタクト構造体と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１水平方向に延長される複数の素子領域を含む基板と、
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極と、
前記複数のゲート電極の内の前記第１水平方向に隣接する１対のゲート電極の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記第１水平方向に延長される複数のゲートカット領域と、
前記複数のゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含む複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極と、
前記複数のゲート電極の内の前記第１水平方向に隣接する１対のゲート電極の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記第１水平方向に延長される複数のゲートカット領域と、
前記複数のゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含む複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
【請求項2】
前記複数のゲート電極の側面を覆う複数のゲートスペーサをさらに有し、
前記複数のゲート電極と前記複数のコンタクトボディー部は、前記複数のゲートスペーサを挟み、互いに離隔されることを特徴とする請求項１に記載の集積回路素子。
前記複数のゲート電極と前記複数のコンタクトボディー部は、前記複数のゲートスペーサを挟み、互いに離隔されることを特徴とする請求項１に記載の集積回路素子。
【請求項3】
上面視において（ｔｏｐ－ｖｉｅｗ）、前記複数のゲートスペーサは、対応する前記複数のゲート電極を完全に取り囲むことを特徴とする請求項２に記載の集積回路素子。
【請求項4】
前記複数のコンタクトボディー部は、前記複数のソース／ドレイン領域の上面より高い垂直レベルから前記基板に向かって垂直方向に延長されることを特徴とする請求項１に記載の集積回路素子。
【請求項5】
前記コンタクトボディー部の下面は、前記コンタクトフィンガー部の下面より低い垂直レベルに位置することを特徴とする請求項４に記載の集積回路素子。
【請求項6】
前記複数のコンタクトボディー部は、前記基板内に延長されることを特徴とする請求項４に記載の集積回路素子。
【請求項7】
前記複数のコンタクトボディー部は、前記基板を貫通して前記基板の下面まで延長されることを特徴とする請求項４に記載の集積回路素子。
【請求項8】
複数の下部配線ラインと、
前記複数の下部配線ラインの内の少なくとも１本と接続される複数の下部配線ビアと、
前記複数の下部配線ラインと前記複数の下部配線ビアを取り囲む下部配線間の絶縁層を含み、前記基板の下方に配置される下部配線構造体と、をさらに有し、
前記複数のソース／ドレイン領域の内の少なくとも一部は、前記複数のコンタクト構造体を介して前記複数の下部配線ラインの少なくとも一部及び前記複数の下部配線ビアの少なくとも一部と電気的に接続されることを特徴とする請求項４に記載の集積回路素子。
前記複数の下部配線ラインの内の少なくとも１本と接続される複数の下部配線ビアと、
前記複数の下部配線ラインと前記複数の下部配線ビアを取り囲む下部配線間の絶縁層を含み、前記基板の下方に配置される下部配線構造体と、をさらに有し、
前記複数のソース／ドレイン領域の内の少なくとも一部は、前記複数のコンタクト構造体を介して前記複数の下部配線ラインの少なくとも一部及び前記複数の下部配線ビアの少なくとも一部と電気的に接続されることを特徴とする請求項４に記載の集積回路素子。
【請求項9】
前記基板の下面から前記基板内に延長され、前記複数のコンタクトボディー部と、前記複数の下部配線ライン及び前記複数の下部配線ビアの内のいずれか１つとを接続する貫通電極をさらに有することを特徴とする請求項８に記載の集積回路素子。
【請求項10】
複数の上部配線ラインと、
前記複数の上部配線ラインの内の少なくとも１本と接続される複数の上部配線ビアと、
前記複数の上部配線ラインと前記複数の上部配線ビアを取り囲む上部配線間絶縁層を含み、前記複数のゲート電極上に配置される上部配線構造体と、
前記複数のゲート電極の内の少なくとも一部上に配置され、前記複数のゲート電極の内の少なくとも一部と、前記複数の上部配線ラインの少なくとも一部及び前記複数の上部配線ビアの少なくとも一部とを電気的に接続する複数のゲートコンタクトと、をさらに有することを特徴とする請求項８に記載の集積回路素子。
前記複数の上部配線ラインの内の少なくとも１本と接続される複数の上部配線ビアと、
前記複数の上部配線ラインと前記複数の上部配線ビアを取り囲む上部配線間絶縁層を含み、前記複数のゲート電極上に配置される上部配線構造体と、
前記複数のゲート電極の内の少なくとも一部上に配置され、前記複数のゲート電極の内の少なくとも一部と、前記複数の上部配線ラインの少なくとも一部及び前記複数の上部配線ビアの少なくとも一部とを電気的に接続する複数のゲートコンタクトと、をさらに有することを特徴とする請求項８に記載の集積回路素子。
【請求項11】
第１水平方向に延長される複数の素子領域を含む基板と、
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極及び前記複数のゲート電極の側面を覆う複数のゲートスペーサを含む複数のゲート構造体と、
前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記第１水平方向に延長される複数の第１ゲートカット領域と、
前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極及び前記複数のゲート電極の側面を覆う複数のゲートスペーサを含む複数のゲート構造体と、
前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記第１水平方向に延長される複数の第１ゲートカット領域と、
前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
【請求項12】
前記複数のコンタクトフィンガー部の内の一部は、前記複数のコンタクトボディー部の第２水平方向に両側面の内の一側面から前記複数のソース／ドレイン領域の内の一部上に延長され、
他の一部は、前記複数のコンタクトボディー部の第２水平方向に両側面の内の他側面から前記複数のソース／ドレイン領域の内の他の一部上に延長されることを特徴とする請求項１１に記載の集積回路素子。
他の一部は、前記複数のコンタクトボディー部の第２水平方向に両側面の内の他側面から前記複数のソース／ドレイン領域の内の他の一部上に延長されることを特徴とする請求項１１に記載の集積回路素子。
【請求項13】
前記複数のゲートスペーサは、前記複数のゲート電極の前記第１水平方向に両側面及び前記第２水平方向に両側面をいずれも覆うことを特徴とする請求項１１に記載の集積回路素子。
【請求項14】
前記複数のコンタクトボディー部の上面は、前記複数のコンタクトフィンガー部の上面と同じ垂直レベルに位置し、前記複数のコンタクトボディー部の下面は、前記複数のコンタクトフィンガー部の下面より低い垂直レベルに位置することを特徴とする請求項１１に記載の集積回路素子。
【請求項15】
前記基板の下方に配置される下部配線構造体と、
前記複数のゲート電極上に配置される上部配線構造体と、をさらに有し、
前記複数のコンタクト構造体は、前記下部配線構造体と電気的に接続され、前記複数のゲート電極は、前記上部配線構造体と電気的に接続されることを特徴とする請求項１１に記載の集積回路素子。
前記複数のゲート電極上に配置される上部配線構造体と、をさらに有し、
前記複数のコンタクト構造体は、前記下部配線構造体と電気的に接続され、前記複数のゲート電極は、前記上部配線構造体と電気的に接続されることを特徴とする請求項１１に記載の集積回路素子。
【請求項16】
前記複数のコンタクト構造体は、
前記複数のソース／ドレイン領域の内の一部と接続され、前記複数のソース／ドレイン領域の内の他の少なくとも１つと接続され、前記複数のコンタクト構造体と離隔され、前記第２水平方向に延長されるコンタクトアイランド部と、
前記コンタクトアイランド部上に接続され、前記コンタクトアイランド部と前記上部配線構造体とを電気的に接続するビアコンタクトと、をさらに含むことを特徴とする請求項１５に記載の集積回路素子。
前記複数のソース／ドレイン領域の内の一部と接続され、前記複数のソース／ドレイン領域の内の他の少なくとも１つと接続され、前記複数のコンタクト構造体と離隔され、前記第２水平方向に延長されるコンタクトアイランド部と、
前記コンタクトアイランド部上に接続され、前記コンタクトアイランド部と前記上部配線構造体とを電気的に接続するビアコンタクトと、をさらに含むことを特徴とする請求項１５に記載の集積回路素子。
【請求項17】
前記複数の第１ゲートカット領域と離隔され、前記複数のゲート電極の内の一部を切断し、前記第１水平方向に延長される少なくとも１つの第２ゲートカット領域と、
前記少なくとも１つの第２ゲートカット領域を満たす分離絶縁層と、をさらに有することを特徴とする請求項１１に記載の集積回路素子。
前記少なくとも１つの第２ゲートカット領域を満たす分離絶縁層と、をさらに有することを特徴とする請求項１１に記載の集積回路素子。
【請求項18】
第１水平方向に延長される複数の素子領域を含む基板と、
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極、前記複数のゲート電極上のゲートキャッピング層、前記複数のゲート電極の側面を覆い、上面視において、前記複数のゲート電極を取り囲む複数のゲートスペーサ、及び前記複数のゲート電極と前記複数のゲートスペーサの間に介在する複数のゲート絶縁膜を含む複数のゲート構造体と、
前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記複数の素子領域の内の前記第２水平方向に隣接する１対の素子領域の間に沿って前記第１水平方向に延長される複数の第１ゲートカット領域と、
前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長され、垂直方向に前記基板内に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極、前記複数のゲート電極上のゲートキャッピング層、前記複数のゲート電極の側面を覆い、上面視において、前記複数のゲート電極を取り囲む複数のゲートスペーサ、及び前記複数のゲート電極と前記複数のゲートスペーサの間に介在する複数のゲート絶縁膜を含む複数のゲート構造体と、
前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、
前記複数のゲート電極を切断し、前記複数の素子領域の内の前記第２水平方向に隣接する１対の素子領域の間に沿って前記第１水平方向に延長される複数の第１ゲートカット領域と、
前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長され、垂直方向に前記基板内に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする集積回路素子。
【請求項19】
前記複数のコンタクトボディー部の前記第２水平方向に側面の少なくとも一部を覆う第１分離絶縁層をさらに有することを特徴とする請求項１８に記載の集積回路素子。
【請求項20】
前記複数の第１ゲートカット領域と離隔され、前記複数のゲート電極の内の一部を切断し、前記第１水平方向に延長される少なくとも１つの第２ゲートカット領域と、
前記少なくとも１つの第２ゲートカット領域を満たす第２分離絶縁層と、をさらに有することを特徴とする請求項１８に記載の集積回路素子。
前記少なくとも１つの第２ゲートカット領域を満たす第２分離絶縁層と、をさらに有することを特徴とする請求項１８に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に関し、特に、下部配線構造体を備えた集積回路素子に関する。
【背景技術】
【0002】
電子技術の発達につれて集積回路素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められている。
高度に集積された集積回路素子に電力を効率的に伝達するために、電力伝送網を有する集積回路素子が導入されている。
高度に集積された集積回路素子に電力を効率的に伝達するために、電力伝送網を有する集積回路素子が導入されている。
【0003】
そこで、高度に集積された集積回路素子内に信頼性ある電力伝達が可能な電力伝送網を有する集積回路素子の開発が課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０－２０６２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の集積回路素子における課題に鑑みてなされたものであって、本発明の目的は、高度に集積された集積回路素子内に信頼性ある電力伝達が可能な電力伝送網を有する集積回路素子を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による集積回路素子は、第１水平方向に延長される複数の素子領域を含む基板と、前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極と、前記複数のゲート電極の内の前記第１水平方向に隣接する１対のゲート電極の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、前記複数のゲート電極を切断し、前記第１水平方向に延長される複数のゲートカット領域と、前記複数のゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含む複数のコンタクト構造体と、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による集積回路素子は、第１水平方向に延長される複数の素子領域を含む基板と、前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極及び前記複数のゲート電極の側面を覆う複数のゲートスペーサを含む複数のゲート構造体と、前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、前記複数のゲート電極を切断し、前記第１水平方向に延長される複数の第１ゲートカット領域と、前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による集積回路素子は、第１水平方向に延長される複数の素子領域を含む基板と、前記複数の素子領域上で前記第１水平方向と交差する第２水平方向に延長される複数のゲート電極、前記複数のゲート電極上のゲートキャッピング層、前記複数のゲート電極の側面を覆い、上面視において、前記複数のゲート電極を取り囲む複数のゲートスペーサ、及び前記複数のゲート電極と前記複数のゲートスペーサの間に介在する複数のゲート絶縁膜を含む複数のゲート構造体と、前記複数のゲート構造体の内の前記第１水平方向に隣接する１対のゲート構造体の間で前記複数の素子領域の一部上に配置される複数のソース／ドレイン領域と、前記複数のゲート電極を切断し、前記複数の素子領域の内の前記第２水平方向に隣接する１対の素子領域の間に沿って前記第１水平方向に延長される複数の第１ゲートカット領域と、前記複数の第１ゲートカット領域を充填し、前記第１水平方向に延長され、垂直方向に前記基板内に延長される複数のコンタクトボディー部、及び複数の前記コンタクトボディー部から前記第２水平方向に延長され前記複数のソース／ドレイン領域の内の少なくとも一部と接続される複数のコンタクトフィンガー部を含み、前記ゲートスペーサを挟み、前記複数のゲート電極と離隔される複数のコンタクト構造体と、を有することを特徴とする。
【発明の効果】
【0009】
本発明に係る集積回路素子によれば、ソース／ドレイン領域と接続されるコンタクト構造体が含むコンタクトボディー部とコンタクトフィンガー部とを一体に形成するので、製造工程が単純化されて製造コストを節減することができる。
また、本発明による集積回路素子は、コンタクトボディー部をゲートカット領域に形成し、コンタクトボディー部を形成するための別途の空間を必要とせず、集積回路素子の集積度を向上させ、ソース／ドレイン領域と接続されるコンタクト構造体が含むコンタクトボディー部が下部配線構造体と接続されるので、集積回路素子内に信頼性ある電力伝達が可能であり、設計自由度が増加した電力伝送網を形成することができる。
また、本発明による集積回路素子は、コンタクトボディー部をゲートカット領域に形成し、コンタクトボディー部を形成するための別途の空間を必要とせず、集積回路素子の集積度を向上させ、ソース／ドレイン領域と接続されるコンタクト構造体が含むコンタクトボディー部が下部配線構造体と接続されるので、集積回路素子内に信頼性ある電力伝達が可能であり、設計自由度が増加した電力伝送網を形成することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による集積回路素子の概略構成を示す平面配置図である。
【図2A】本発明の実施形態による集積回路素子の概略構成を示す断面図である。
【図2B】本発明の実施形態による集積回路素子の概略構成を示す断面図である。
【図2C】本発明の実施形態による集積回路素子の概略構成を示す断面図である。
【図2D】本発明の実施形態による集積回路素子の概略構成を示す断面図である。
【図3A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図3B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図3C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図3D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図4A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図4B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図4C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図4D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図5A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図5B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図5C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図5D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図6A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図6B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図6C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図6D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図7A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図7B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図7C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図7D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図8A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図8B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図8C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図8D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図9A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図9B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図9C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図9D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図10A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図10B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図10C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図10D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図11A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図11B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図11C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図11D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図12A】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図12B】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図12C】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図12D】本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
【図13A】本発明の他の実施形態による集積回路素子の概略構成を示す断面図である。
【図13B】本発明の他の実施形態による集積回路素子の概略構成を示す断面図である。
【図14A】本発明の他の実施形態による集積回路素子の概略構成を示す平面配置図である。
【図14B】本発明の他の実施形態による集積回路素子の概略構成を示す平面配置図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る集積回路素子を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
図１は、本発明の実施形態による集積回路素子の概略構成を示す平面配置図である。
図１を参照すると、集積回路素子１は、第１水平方向（Ｘ方向）に互いに平行に延長される複数の素子領域ＲＸ、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極ＧＬを含む。
図１を参照すると、集積回路素子１は、第１水平方向（Ｘ方向）に互いに平行に延長される複数の素子領域ＲＸ、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極ＧＬを含む。
【0013】
ゲート電極ＧＬは、複数の素子領域ＲＸ上に配置される。
一実施形態において、複数のゲート電極ＧＬは、第１水平方向（Ｘ方向）に沿ってほぼ等間隔に形成される。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
ゲートスペーサＳＰは、ゲート電極ＧＬの第２水平方向（Ｙ方向）に両側面を覆い、また第１水平方向（Ｘ方向）に両側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
複数のゲート構造体ＧＳそれぞれは、第２水平方向（Ｙ方向）に延長されるゲート電極ＧＬ、及びゲート電極ＧＬの側面を覆うゲートスペーサＳＰを含む。
一実施形態において、複数のゲート電極ＧＬは、第１水平方向（Ｘ方向）に沿ってほぼ等間隔に形成される。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
ゲートスペーサＳＰは、ゲート電極ＧＬの第２水平方向（Ｙ方向）に両側面を覆い、また第１水平方向（Ｘ方向）に両側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
複数のゲート構造体ＧＳそれぞれは、第２水平方向（Ｙ方向）に延長されるゲート電極ＧＬ、及びゲート電極ＧＬの側面を覆うゲートスペーサＳＰを含む。
【0014】
複数の第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に互いに平行に延長される。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸの間に配置される。
一実施形態において、複数の素子領域ＲＸは、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成され、複数の第１ゲートカット領域ＣＴＬそれぞれは、複数の素子領域ＲＸの間の内の少なくとも一部に配置されるように形成される。
他の一実施形態において、複数の素子領域ＲＸ及び複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成される。
例えば、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成された複数の予備素子領域の内の一部を除去して複数の第１ゲートカット領域ＣＴＬを形成し、残りは、複数の素子領域ＲＸとして残留する。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸの間に配置される。
一実施形態において、複数の素子領域ＲＸは、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成され、複数の第１ゲートカット領域ＣＴＬそれぞれは、複数の素子領域ＲＸの間の内の少なくとも一部に配置されるように形成される。
他の一実施形態において、複数の素子領域ＲＸ及び複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成される。
例えば、第２水平方向（Ｙ方向）に沿ってほぼ等間隔に形成された複数の予備素子領域の内の一部を除去して複数の第１ゲートカット領域ＣＴＬを形成し、残りは、複数の素子領域ＲＸとして残留する。
【0015】
複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬを切断して第１水平方向（Ｘ方向）に延長される。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
複数の第１ゲートカット領域ＣＴＬは、一定領域に配置される複数のゲート電極ＧＬをいずれも切断し、第１水平方向（Ｘ方向）に延長される。
例えば、複数の第１ゲートカット領域ＣＴＬそれぞれは、第１水平方向（Ｘ方向）に延長される複数の素子領域ＲＸそれぞれの上に延長される複数のゲート電極ＧＬをいずれも切断し、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に、複数の第１ゲートカット領域ＣＴＬの延長長さは、複数の素子領域ＲＸの延長長さと同一であるか、類似している。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
複数の第１ゲートカット領域ＣＴＬは、一定領域に配置される複数のゲート電極ＧＬをいずれも切断し、第１水平方向（Ｘ方向）に延長される。
例えば、複数の第１ゲートカット領域ＣＴＬそれぞれは、第１水平方向（Ｘ方向）に延長される複数の素子領域ＲＸそれぞれの上に延長される複数のゲート電極ＧＬをいずれも切断し、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に、複数の第１ゲートカット領域ＣＴＬの延長長さは、複数の素子領域ＲＸの延長長さと同一であるか、類似している。
【0016】
少なくとも１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部のそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部のそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
【0017】
少なくとも１つの第２ゲートカット領域ＣＴＳは、複数の第１ゲートカット領域ＣＴＬと離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、一定領域に配置される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
例えば、少なくとも１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長される複数の素子領域ＲＸそれぞれの上に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に、少なくとも１つの第２ゲートカット領域ＣＴＳの延長長さは、複数の素子領域ＲＸ及び複数の第１ゲートカット領域ＣＴＬそれぞれの延長長さより短い。
少なくとも１つの第２ゲートカット領域ＣＴＳは、一定領域に配置される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
例えば、少なくとも１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長される複数の素子領域ＲＸそれぞれの上に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に、少なくとも１つの第２ゲートカット領域ＣＴＳの延長長さは、複数の素子領域ＲＸ及び複数の第１ゲートカット領域ＣＴＬそれぞれの延長長さより短い。
【0018】
複数の第１ゲートカット領域ＣＴＬそれぞれには、コンタクトボディー部ＣＡＢが配置される。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に複数のコンタクトボディー部ＣＡＢの延長長さは、複数の素子領域ＲＸの延長長さと同一であるか、類似している。
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢから素子領域ＲＸの一部上に第２水平方向（Ｙ方向）に延長される。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
第１水平方向（Ｘ方向）に複数のコンタクトボディー部ＣＡＢの延長長さは、複数の素子領域ＲＸの延長長さと同一であるか、類似している。
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢから素子領域ＲＸの一部上に第２水平方向（Ｙ方向）に延長される。
【0019】
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面の内の一側面から第２水平方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長される）。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
【0020】
第１水平方向（Ｘ方向）に互いに隣接する１対のゲート電極ＧＬの間に配置される複数の素子領域ＲＸの部分上には、複数のソース／ドレイン領域（図２Ａ及び図２Ｃの１６０）が配置され、複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦ及びコンタクトアイランド部ＣＡＩの内のいずれか１つが接続される。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡと称する。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡと称する。
【0021】
一実施形態において、集積回路素子１は、コンタクトアイランド部ＣＡＩを含まず、複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦが接続される。
図１には、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡが第１水平方向（Ｘ方向）に互いに離隔されるものを図に示しているが、これは、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡの平面配置を例示的に示すものであって、それに限定されない。
一実施形態において、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡは、第１水平方向（Ｘ方向）に互いに隣接し得る。
例えば、上面視において（ｔｏｐ－ｖｉｅｗ）、素子領域ＲＸ上で複数の第１水平方向（Ｘ方向）に互いに隣接する１対のゲート構造体ＧＳの間の空間は、第１コンタクトＣＡが満たし得る。
図１には、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡが第１水平方向（Ｘ方向）に互いに離隔されるものを図に示しているが、これは、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡの平面配置を例示的に示すものであって、それに限定されない。
一実施形態において、複数のゲート構造体ＧＳと複数の第１コンタクトＣＡは、第１水平方向（Ｘ方向）に互いに隣接し得る。
例えば、上面視において（ｔｏｐ－ｖｉｅｗ）、素子領域ＲＸ上で複数の第１水平方向（Ｘ方向）に互いに隣接する１対のゲート構造体ＧＳの間の空間は、第１コンタクトＣＡが満たし得る。
【0022】
コンタクトアイランド部ＣＡＩ上には、ビアコンタクトＶＡが配置される。
一実施形態において、ビアコンタクトＶＡは、コンタクトフィンガー部ＣＡＦ上に配置される。
一実施形態において、ビアコンタクトＶＡは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含むコンタクト構造体ＣＡＳ上には、配置されない。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
第１コンタクトＣＡは、ソース／ドレインコンタクトと称し、第２コンタクトＣＢは、ゲートコンタクトと称する。
一実施形態において、ビアコンタクトＶＡは、コンタクトフィンガー部ＣＡＦ上に配置される。
一実施形態において、ビアコンタクトＶＡは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含むコンタクト構造体ＣＡＳ上には、配置されない。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
第１コンタクトＣＡは、ソース／ドレインコンタクトと称し、第２コンタクトＣＢは、ゲートコンタクトと称する。
【0023】
図１には、複数のコンタクトアイランド部ＣＡＩの内の一部上にビアコンタクトＶＡが配置され、複数のゲート電極ＧＬの内の一部上に第２コンタクトＣＢが配置されるものとして図に示しているが、これは、図示の便宜のための一例示に過ぎず、それに限定されない。
一実施形態において、複数のコンタクトアイランド部ＣＡＩそれぞれの上には、いずれもビアコンタクトＶＡが配置され、複数のゲート電極ＧＬそれぞれの上には、いずれも第２コンタクトＣＢが配置される。
一実施形態において、ビアコンタクトＶＡは、複数のソース／ドレイン領域１６０と接続される複数のコンタクトフィンガー部ＣＡＦ及び複数のコンタクトアイランド部ＣＡＩの内の複数のコンタクトアイランド部ＣＡＩ上にのみ配置され、複数のコンタクトフィンガー部ＣＡＦ上には、配置されない。
一実施形態において、複数のコンタクトアイランド部ＣＡＩそれぞれの上には、いずれもビアコンタクトＶＡが配置され、複数のゲート電極ＧＬそれぞれの上には、いずれも第２コンタクトＣＢが配置される。
一実施形態において、ビアコンタクトＶＡは、複数のソース／ドレイン領域１６０と接続される複数のコンタクトフィンガー部ＣＡＦ及び複数のコンタクトアイランド部ＣＡＩの内の複数のコンタクトアイランド部ＣＡＩ上にのみ配置され、複数のコンタクトフィンガー部ＣＡＦ上には、配置されない。
【0024】
図２Ａ～図２Ｄを通じて詳細に説明するが、コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢを通じて複数の素子領域ＲＸ及び複数のゲート電極ＧＬ下に配置される電力伝達のための下部配線構造体（図２Ａ～図２Ｄの「ＢＳ－ＰＤＮ」）と電気的に接続される。
したがって、本発明による集積回路素子１は、複数の素子領域ＲＸ及び複数のゲート電極ＧＬ上に配置される電力伝達のための上部配線構造体（図２Ａ～図２Ｄの「ＦＳ－ＰＤＮ」）の密集度が減少し、設計自由度が増加して信頼性ある電力伝達が可能である。
したがって、本発明による集積回路素子１は、複数の素子領域ＲＸ及び複数のゲート電極ＧＬ上に配置される電力伝達のための上部配線構造体（図２Ａ～図２Ｄの「ＦＳ－ＰＤＮ」）の密集度が減少し、設計自由度が増加して信頼性ある電力伝達が可能である。
【0025】
図２Ａ～図２Ｄは、本発明の実施形態による集積回路素子の概略構成を示す断面図である。
具体的には、図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄは、図１のＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面図である。
図１、及び図２Ａ～図２Ｄを共に参照すると、集積回路素子１は、下部配線構造体（ＢＳ－ＰＤＮ）、下部配線構造体（ＢＳ－ＰＤＮ）上に配置され、垂直方向（Ｚ方向）に突出し、第１水平方向（Ｘ方向）に互いに平行に延長される複数のフィン型活性領域ＦＡを含む基板１１０、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極１５０、及び複数のゲート電極１５０上に配置される上部配線構造体（ＦＳ－ＰＤＮ）を含む。
具体的には、図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄは、図１のＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’、及びＤ－Ｄ’線に沿って切断した断面図である。
図１、及び図２Ａ～図２Ｄを共に参照すると、集積回路素子１は、下部配線構造体（ＢＳ－ＰＤＮ）、下部配線構造体（ＢＳ－ＰＤＮ）上に配置され、垂直方向（Ｚ方向）に突出し、第１水平方向（Ｘ方向）に互いに平行に延長される複数のフィン型活性領域ＦＡを含む基板１１０、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極１５０、及び複数のゲート電極１５０上に配置される上部配線構造体（ＦＳ－ＰＤＮ）を含む。
【0026】
一実施形態において、集積回路素子１は、複数のフィン型活性領域ＦＡの上面から離隔された位置で複数のフィン型活性領域ＦＡの上面と対面する複数のナノシート積層構造ＮＳＳを含む。
例えば、集積回路素子１は、フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴを具備する。
フィン型活性領域ＦＡ、及びナノシート積層構造ＮＳＳを、共にチャネル領域とも称する。
上記チャネル領域は、第１水平方向（Ｘ方向）に延長される。
例えば、集積回路素子１は、フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴを具備する。
フィン型活性領域ＦＡ、及びナノシート積層構造ＮＳＳを、共にチャネル領域とも称する。
上記チャネル領域は、第１水平方向（Ｘ方向）に延長される。
【0027】
本明細書では、図２Ａ～図２Ｄに示す集積回路素子１、及び図１３Ａ及び図１３Ｂに示す集積回路素子１ａそれぞれが多重ゲートＭＯＳＦＥＴを備えると説明しているが、本発明の技術的思想は、それに限定されない。
例えば、図２Ａ～図２Ｄに示す集積回路素子１、及び図１３Ａ及び図１３Ｂに示す集積回路素子１ａそれぞれがフィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴの代わりに、フィン型活性領域ＦＡが構成する単一ゲートＭＯＳＦＥＴを備えることができるということは、当業者に自明である。
図２Ａ～図２Ｄに示す集積回路素子１、及び図１３Ａ及び図１３Ｂに示す集積回路素子１ａそれぞれがフィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴの代わりに、フィン型活性領域ＦＡが構成する単一ゲートＭＯＳＦＥＴを備える場合、フィン型活性領域ＦＡをチャネル領域とも称する。
また、図１４Ａに示す集積回路素子２及び図１４Ｂに示す集積回路素子２ａもそれぞれ多重ゲートＭＯＳＦＥＴ又は、単一ゲートＭＯＳＦＥＴを備えることができる。
フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳ、又はフィン型活性領域ＦＡは、図１に示す素子領域ＲＸに対応しうる。
例えば、図２Ａ～図２Ｄに示す集積回路素子１、及び図１３Ａ及び図１３Ｂに示す集積回路素子１ａそれぞれがフィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴの代わりに、フィン型活性領域ＦＡが構成する単一ゲートＭＯＳＦＥＴを備えることができるということは、当業者に自明である。
図２Ａ～図２Ｄに示す集積回路素子１、及び図１３Ａ及び図１３Ｂに示す集積回路素子１ａそれぞれがフィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳが構成する多重ゲートＭＯＳＦＥＴの代わりに、フィン型活性領域ＦＡが構成する単一ゲートＭＯＳＦＥＴを備える場合、フィン型活性領域ＦＡをチャネル領域とも称する。
また、図１４Ａに示す集積回路素子２及び図１４Ｂに示す集積回路素子２ａもそれぞれ多重ゲートＭＯＳＦＥＴ又は、単一ゲートＭＯＳＦＥＴを備えることができる。
フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳ、又はフィン型活性領域ＦＡは、図１に示す素子領域ＲＸに対応しうる。
【0028】
集積回路素子１は、ロジック半導体チップでもある。
例えば、集積回路素子１は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＣＰＵ）チップ、グラフィック処理装置（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＧＰＵ）チップ、又はアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ：ＡＰ）チップでもある。
本明細書において、ロジック半導体チップとは、メモリ半導体チップではなく、論理的な演算を実行する半導体チップを意味する。
例えば、ロジック半導体チップは、ロジックセルを含み得る。
一実施形態において、ロジック半導体チップは、ロジックセルとメモリセルを共に含み得る。
ロジックセルは、トランジスタ、レジスタのような複数の回路素子（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔｓ）を含み、多様に構成される。
例えば、集積回路素子１は、中央処理装置（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＣＰＵ）チップ、グラフィック処理装置（ｇｒａｐｈｉｃ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ：ＧＰＵ）チップ、又はアプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ：ＡＰ）チップでもある。
本明細書において、ロジック半導体チップとは、メモリ半導体チップではなく、論理的な演算を実行する半導体チップを意味する。
例えば、ロジック半導体チップは、ロジックセルを含み得る。
一実施形態において、ロジック半導体チップは、ロジックセルとメモリセルを共に含み得る。
ロジックセルは、トランジスタ、レジスタのような複数の回路素子（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔｓ）を含み、多様に構成される。
【0029】
ロジックセルは、例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）、ＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）、ＩＮＶ（ｉｎｖｅｒｔｅｒ）、ＡＤＤ（ａｄｄｅｒ）、ＢＵＦ（ｂｕｆｆｅｒ）、ＤＬＹ（ｄｅｌａｙ）、ＦＩＬ（ｆｉｌｔｅｒ）、マルチプレクサ（ＭＸＴ／ＭＸＩＴ）、 ＯＡＩ（ＯＲ／ＡＮＤ／ＩＮＶＥＲＴＥＲ）、ＡＯ（ＡＮＤ／ＯＲ）、ＡＯＩ（ＡＮＤ／ＯＲ／ＩＮＶＥＲＴＥＲ）、Ｄフリップフロップ、リセットフリップフロップ、マスタースレーブフリップフロップ（ｍａｓｔｅｒ－ｓｌａｖｅｒ ｆｌｉｐ－ｆｌｏｐ）、ラッチ（ｌａｔｃｈ）などを構成し、ロジックセルは、カウンタ（ｃｏｕｎｔｅｒ）のような所望する論理的機能を実行する標準セル（ｓｔａｎｄａｒｄ ｃｅｌｌｓ）を構成する。
【0030】
複数のフィン型活性領域ＦＡは、素子分離膜１２０によって定義される。
素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の少なくとも一部を満たす。
一実施形態において、素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の下側部分を満たし、複数のフィン型活性領域ＦＡは、素子分離膜１２０の上面から垂直方向（Ｚ方向）に突出する。
素子分離膜１２０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の内の少なくとも１つを含む物質からなる。
素子分離膜１２０は、１種の絶縁膜からなる単一層、又は２種の絶縁膜からなる二重層、又は少なくとも３種の絶縁膜の組み合わせからなる多重層からなり得る。
例えば、素子分離膜１２０は、２種の互いに異なる絶縁膜からなる。
例えば、素子分離膜１２０は、シリコン酸化膜とシリコン窒化膜からなる。
例えば、素子分離膜１２０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜からなる三重層からなる。
素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の少なくとも一部を満たす。
一実施形態において、素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の下側部分を満たし、複数のフィン型活性領域ＦＡは、素子分離膜１２０の上面から垂直方向（Ｚ方向）に突出する。
素子分離膜１２０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の内の少なくとも１つを含む物質からなる。
素子分離膜１２０は、１種の絶縁膜からなる単一層、又は２種の絶縁膜からなる二重層、又は少なくとも３種の絶縁膜の組み合わせからなる多重層からなり得る。
例えば、素子分離膜１２０は、２種の互いに異なる絶縁膜からなる。
例えば、素子分離膜１２０は、シリコン酸化膜とシリコン窒化膜からなる。
例えば、素子分離膜１２０は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜からなる三重層からなる。
【0031】
フィン型活性領域ＦＡは、Ｓｉ又は、Ｇｅのような半導体、又はＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、又は、ＩｎＰのような化合物半導体を含み得る。
一実施形態において、フィン型活性領域ＦＡは、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素を含む２元、３元、又は４元の化合物である。
一実施形態において、ＮＭＯＳトランジスタを形成する場合、複数のフィン型活性領域ＦＡは、上記で例示したＩＩＩ－Ｖ族物質の内のいずれか１つからなる。
他の実施形態において、ＰＭＯＳトランジスタを形成する場合、フィン型活性領域ＦＡは、Ｇｅを含んでなる。
一実施形態において、フィン型活性領域ＦＡは、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素を含む２元、３元、又は４元の化合物である。
一実施形態において、ＮＭＯＳトランジスタを形成する場合、複数のフィン型活性領域ＦＡは、上記で例示したＩＩＩ－Ｖ族物質の内のいずれか１つからなる。
他の実施形態において、ＰＭＯＳトランジスタを形成する場合、フィン型活性領域ＦＡは、Ｇｅを含んでなる。
【0032】
複数のナノシート積層構造ＮＳＳは、フィン型活性領域ＦＡの上面から垂直方向（Ｚ方向）に沿って離隔され、配置される。
複数のナノシート積層構造ＮＳＳは、フィン型活性領域ＦＡの上面と平行に延長される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含む。
１枚のナノシート積層構造ＮＳＳを構成する複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、フィン型活性領域ＦＡの上面上に１枚ずつ順次に積層される。
本例において、１枚のナノシート積層構造ＮＳＳが３枚のナノシート（Ｎ１、Ｎ２、Ｎ３）を含む場合を例示するが、本発明の技術的思想は、例示するところに限定されない。
例えば、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、単一物質からなる。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、フィン型活性領域ＦＡの構成物質と同じ物質からなる。
複数のナノシート積層構造ＮＳＳは、フィン型活性領域ＦＡの上面と平行に延長される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含む。
１枚のナノシート積層構造ＮＳＳを構成する複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、フィン型活性領域ＦＡの上面上に１枚ずつ順次に積層される。
本例において、１枚のナノシート積層構造ＮＳＳが３枚のナノシート（Ｎ１、Ｎ２、Ｎ３）を含む場合を例示するが、本発明の技術的思想は、例示するところに限定されない。
例えば、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、単一物質からなる。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）は、フィン型活性領域ＦＡの構成物質と同じ物質からなる。
【0033】
フィン型活性領域ＦＡ上には、複数のゲート電極１５０が第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される。
複数のゲート電極１５０は、複数のフィン型活性領域ＦＡ及び複数のナノシート積層構造ＮＳＳそれぞれと少なくとも一部が垂直方向（Ｚ方向）にオーバーラップされる。
複数のゲート電極１５０それぞれは、ナノシート積層構造ＮＳＳを覆いながら複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の少なくとも一部を取り囲むように形成される。
ゲート電極１５０は、フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳの側面、及びナノシート積層構造ＮＳＳの側面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続されてフィン型活性領域ＦＡ及び複数のナノシート（Ｎ１、Ｎ２、Ｎ３）との空間、すなわち、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれの下側に形成される複数のサブゲート部分１５０Ｓを含む。
フィン型活性領域ＦＡとゲート電極１５０との間、ナノシート積層構造ＮＳＳとゲート電極１５０との間、そしてソース／ドレイン領域１６０とゲート電極１５０との間には、ゲート絶縁膜１４５が形成される。
複数のゲート電極１５０は、複数のフィン型活性領域ＦＡ及び複数のナノシート積層構造ＮＳＳそれぞれと少なくとも一部が垂直方向（Ｚ方向）にオーバーラップされる。
複数のゲート電極１５０それぞれは、ナノシート積層構造ＮＳＳを覆いながら複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の少なくとも一部を取り囲むように形成される。
ゲート電極１５０は、フィン型活性領域ＦＡ及びナノシート積層構造ＮＳＳの側面、及びナノシート積層構造ＮＳＳの側面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続されてフィン型活性領域ＦＡ及び複数のナノシート（Ｎ１、Ｎ２、Ｎ３）との空間、すなわち、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれの下側に形成される複数のサブゲート部分１５０Ｓを含む。
フィン型活性領域ＦＡとゲート電極１５０との間、ナノシート積層構造ＮＳＳとゲート電極１５０との間、そしてソース／ドレイン領域１６０とゲート電極１５０との間には、ゲート絶縁膜１４５が形成される。
【0034】
ゲート絶縁膜１４５は、シリコン酸化膜、誘電膜、又はそれらの組み合わせからなる。
誘電膜は、シリコン酸化膜より誘電定数がさらに大きい物質からなる。
例えば、誘電膜は、約１０～約２５の誘電定数を有する。
誘電膜は、金属酸化物又は金属酸窒化物からなる。
誘電膜は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウム酸窒化物（ｈａｆｎｉｕｍ ｏｘｙｎｉｔｒｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、及びニオブ酸鉛亜鉛（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）、及びそれらの組み合わせの内の選択される物質からなるが、誘電膜を構成する物質が上記例示されたところに限定されるものではない。
誘電膜は、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によって形成される。
誘電膜は、約１０Å～約４０Åの厚さを有するが、それに限定されるものではない。
誘電膜は、シリコン酸化膜より誘電定数がさらに大きい物質からなる。
例えば、誘電膜は、約１０～約２５の誘電定数を有する。
誘電膜は、金属酸化物又は金属酸窒化物からなる。
誘電膜は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウム酸窒化物（ｈａｆｎｉｕｍ ｏｘｙｎｉｔｒｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、及びニオブ酸鉛亜鉛（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）、及びそれらの組み合わせの内の選択される物質からなるが、誘電膜を構成する物質が上記例示されたところに限定されるものではない。
誘電膜は、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によって形成される。
誘電膜は、約１０Å～約４０Åの厚さを有するが、それに限定されるものではない。
【0035】
ゲート絶縁膜１４５は、インターフェース膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と誘電膜の積層構造からなる。
インターフェース膜は、誘電率が約９以下である低誘電物質からなる。
例えば、インターフェース膜は、酸化物、窒化物、又は酸窒化物からなる。
例えば、インターフェース膜は、シリコン酸化膜、シリコン酸窒化膜、又はそれらの組み合わせからなる。
一実施形態において、インターフェース膜は、省略され得る。
インターフェース膜は、誘電率が約９以下である低誘電物質からなる。
例えば、インターフェース膜は、酸化物、窒化物、又は酸窒化物からなる。
例えば、インターフェース膜は、シリコン酸化膜、シリコン酸窒化膜、又はそれらの組み合わせからなる。
一実施形態において、インターフェース膜は、省略され得る。
【0036】
ゲート電極１５０は、仕事関数調節用の金属含有層と、仕事関数調節用の金属含有層の上部空間を充填するギャップフィル用の金属含有層を含む。
仕事関数金属含有層は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄの内の選択される少なくとも１つの金属を含み得る。
一実施形態において、ゲート電極１５０は、金属窒化物層、金属層、導電性キャッピング層、及びギャップフィル（ｇａｐ－ｆｉｌｌ）金属膜が順次に積層された構造を有する。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又は、Ｈｆの内の選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜からなる。
一実施形態において、ゲート電極１５０は、それぞれＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含み得るが、上記例示するところに限定されるものではない。
仕事関数金属含有層は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄの内の選択される少なくとも１つの金属を含み得る。
一実施形態において、ゲート電極１５０は、金属窒化物層、金属層、導電性キャッピング層、及びギャップフィル（ｇａｐ－ｆｉｌｌ）金属膜が順次に積層された構造を有する。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又は、Ｈｆの内の選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜からなる。
一実施形態において、ゲート電極１５０は、それぞれＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含み得るが、上記例示するところに限定されるものではない。
【0037】
複数のゲート電極１５０上には、複数のゲートキャッピング層１７０が配置される。
複数のゲートキャッピング層１７０は、対応する複数のゲート電極１５０を覆う。
ゲートキャッピング層１７０は、窒化物からなる。
ゲートスペーサ１５５は、ゲート電極１５０及びゲートキャッピング層１７０の側面を覆う。
一実施形態において、ゲートスペーサ１５５は、ゲート絶縁膜１４５を挟み、ゲート電極１５０の側面を覆う。
ゲート電極１５０は、図１に示すゲート電極ＧＬでもあり、ゲートスペーサ１５５は、図１に示すゲートスペーサＳＰでもある。
図１には、ゲート電極ＧＬとゲートスペーサＳＰが直接接するものとして図に示しているが、これは、図示の便宜のためのものであって、図１に示すゲート電極ＧＬとゲートスペーサＳＰとの間にも、ゲート絶縁膜１４５が介在し得る。
複数のゲートキャッピング層１７０は、対応する複数のゲート電極１５０を覆う。
ゲートキャッピング層１７０は、窒化物からなる。
ゲートスペーサ１５５は、ゲート電極１５０及びゲートキャッピング層１７０の側面を覆う。
一実施形態において、ゲートスペーサ１５５は、ゲート絶縁膜１４５を挟み、ゲート電極１５０の側面を覆う。
ゲート電極１５０は、図１に示すゲート電極ＧＬでもあり、ゲートスペーサ１５５は、図１に示すゲートスペーサＳＰでもある。
図１には、ゲート電極ＧＬとゲートスペーサＳＰが直接接するものとして図に示しているが、これは、図示の便宜のためのものであって、図１に示すゲート電極ＧＬとゲートスペーサＳＰとの間にも、ゲート絶縁膜１４５が介在し得る。
【0038】
ゲートキャッピング層１７０の最上端、及びゲートスペーサ１５５の最上端は、同じ垂直レベルに位置する。
図２Ａには、ゲート電極１５０の最上端及びゲート絶縁膜１４５の最上端は、同じ垂直レベルに位置するものとして図に示しているが、それに限定されない。
一実施形態において、ゲート絶縁膜１４５の最上端は、ゲート電極１５０の最上端より高い垂直レベルに位置するか、ゲートキャッピング層１７０の最上端のような垂直レベル又は低い垂直レベルに位置し得る。
ゲートスペーサ１５５は、ゲート電極１５０の第２水平方向（Ｙ方向）に両側面、及び第１水平方向（Ｘ方向）に両側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサ１５５は、ゲート電極１５０を完全に取り囲む。
互いに対応する複数のゲート電極１５０、複数のゲートキャッピング層１７０、複数のゲート絶縁膜１４５、及び複数のゲートスペーサ１５５は、複数のゲート構造体ＧＳを構成する。
ゲートスペーサ１５５は、シリコン窒化物からなるが、それに限定されるものではない。
ゲートスペーサ１５５は、単一層からなるか、２層以上の積層構造からなる。
図２Ａには、ゲート電極１５０の最上端及びゲート絶縁膜１４５の最上端は、同じ垂直レベルに位置するものとして図に示しているが、それに限定されない。
一実施形態において、ゲート絶縁膜１４５の最上端は、ゲート電極１５０の最上端より高い垂直レベルに位置するか、ゲートキャッピング層１７０の最上端のような垂直レベル又は低い垂直レベルに位置し得る。
ゲートスペーサ１５５は、ゲート電極１５０の第２水平方向（Ｙ方向）に両側面、及び第１水平方向（Ｘ方向）に両側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサ１５５は、ゲート電極１５０を完全に取り囲む。
互いに対応する複数のゲート電極１５０、複数のゲートキャッピング層１７０、複数のゲート絶縁膜１４５、及び複数のゲートスペーサ１５５は、複数のゲート構造体ＧＳを構成する。
ゲートスペーサ１５５は、シリコン窒化物からなるが、それに限定されるものではない。
ゲートスペーサ１５５は、単一層からなるか、２層以上の積層構造からなる。
【0039】
ゲート電極１５０は、代替金属ゲート（ｒｅｐｌａｃｅｍｅｎｔ ｍｅｔａｌ ｇａｔｅ：ＲＭＧ）工程を使用して形成する。
例えば、フィン型活性領域ＦＡ上にダミー絶縁膜及びダミーゲート電極を形成した後、ダミーゲート電極を取り囲むゲートスペーサ１３０を形成し、ダミー絶縁膜及びダミーゲート電極を除去した後、ゲートスペーサ１３０によって包囲される空間内にゲート絶縁膜１４５及びゲート電極１５０を形成する。
複数のフィン型活性領域ＦＡ上には、複数のソース／ドレイン領域１６０が形成される。
複数のソース／ドレイン領域１６０は、それぞれ隣接する複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の一端に接続される。
複数のソース／ドレイン領域１６０それぞれは、第１水平方向（Ｘ方向）に互いに隣接する１対のゲート電極ＧＬの間に位置する複数のフィン型活性領域ＦＡそれぞれの一部上に形成される。
例えば、フィン型活性領域ＦＡ上にダミー絶縁膜及びダミーゲート電極を形成した後、ダミーゲート電極を取り囲むゲートスペーサ１３０を形成し、ダミー絶縁膜及びダミーゲート電極を除去した後、ゲートスペーサ１３０によって包囲される空間内にゲート絶縁膜１４５及びゲート電極１５０を形成する。
複数のフィン型活性領域ＦＡ上には、複数のソース／ドレイン領域１６０が形成される。
複数のソース／ドレイン領域１６０は、それぞれ隣接する複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の一端に接続される。
複数のソース／ドレイン領域１６０それぞれは、第１水平方向（Ｘ方向）に互いに隣接する１対のゲート電極ＧＬの間に位置する複数のフィン型活性領域ＦＡそれぞれの一部上に形成される。
【0040】
一実施形態において、ＮＭＯＳトランジスタを形成する場合のソース／ドレイン領域１６０とＰＭＯＳトランジスタを形成する場合のソース／ドレイン領域１６０は、異なる物質を含み、それぞれ別途のエピタキシャル成長工程を実行して形成する。
一実施形態において、ソース／ドレイン領域１６０は、Ｇｅを含む。
例えば、ソース／ドレイン領域１６０は、Ｓｉを含む半導体物質とＧｅを含む半導体物質の多層構造からなる。
他の実施形態において、ソース／ドレイン領域１６０は、Ｓｉを含むがＧｅを含まない。
例えば、ソース／ドレイン領域１６０は、Ｓｉを含む半導体物質からなるか、Ｓｉのような半導体物質とＳｉＣのような化合物半導体物質との多層構造からなる。
一実施形態において、複数のソース／ドレイン領域１６０は、フィン型活性領域ＦＡの上面から内部に延長される。
一実施形態において、複数のソース／ドレイン領域１６０は、フィン型活性領域ＦＡの上面から内部に延長されるが、下面までは延長されない。
一実施形態において、ソース／ドレイン領域１６０は、Ｇｅを含む。
例えば、ソース／ドレイン領域１６０は、Ｓｉを含む半導体物質とＧｅを含む半導体物質の多層構造からなる。
他の実施形態において、ソース／ドレイン領域１６０は、Ｓｉを含むがＧｅを含まない。
例えば、ソース／ドレイン領域１６０は、Ｓｉを含む半導体物質からなるか、Ｓｉのような半導体物質とＳｉＣのような化合物半導体物質との多層構造からなる。
一実施形態において、複数のソース／ドレイン領域１６０は、フィン型活性領域ＦＡの上面から内部に延長される。
一実施形態において、複数のソース／ドレイン領域１６０は、フィン型活性領域ＦＡの上面から内部に延長されるが、下面までは延長されない。
【0041】
ゲート間絶縁層１５８は、複数のゲート構造体ＧＳ間の空間を充填する。
一実施形態において、ゲート間絶縁層１５８は、複数のゲート構造体ＧＳ間の空間を充填して複数のソース／ドレイン領域１６０を取り囲む。
ゲート間絶縁層１５８は、シリコン酸化膜を含む。
一実施形態において、ゲート間絶縁層１５８は、シリコン窒化物からなる第１層及びシリコン酸化物からなる第２層を含む２層以上の積層構造からなる。
図２Ａ～図２Ｄには、ゲート間絶縁層１５８がコンタクトボディー部ＣＡＢとソース／ドレイン領域１６０の間に介在された部分のみを図に示しているが、ゲート間絶縁層１５８は、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２の間にも介在する。
一実施形態において、ゲート間絶縁層１５８は、複数のゲート構造体ＧＳ間の空間を充填して複数のソース／ドレイン領域１６０を取り囲む。
ゲート間絶縁層１５８は、シリコン酸化膜を含む。
一実施形態において、ゲート間絶縁層１５８は、シリコン窒化物からなる第１層及びシリコン酸化物からなる第２層を含む２層以上の積層構造からなる。
図２Ａ～図２Ｄには、ゲート間絶縁層１５８がコンタクトボディー部ＣＡＢとソース／ドレイン領域１６０の間に介在された部分のみを図に示しているが、ゲート間絶縁層１５８は、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２の間にも介在する。
【0042】
第１コンタクト２１０（ＣＡ）は、コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを含む。
一実施形態において、第１コンタクト２１０（ＣＡ）は、コンタクトアイランド部ＣＡＩを含まず、コンタクト構造体ＣＡＳのみを含む。
コンタクト構造体ＣＡＳは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含む。
互いに接続されるコンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体化される。
ゲート電極１５０とコンタクト構造体ＣＡＳは、ゲートスペーサ１５５を挟み、互いに離隔される。
一実施形態において、第１コンタクト２１０（ＣＡ）は、導電性バリア層及び導電性バリア層を覆う導電性コア層からなる。
導電性バリア層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせからなり、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ、又はそれらの組み合わせからなる。
第１コンタクト２１０（ＣＡ）は、ゲートキャッピング層１７０及びゲート間絶縁層１５８を貫通する。
一実施形態において、第１コンタクト２１０（ＣＡ）は、コンタクトアイランド部ＣＡＩを含まず、コンタクト構造体ＣＡＳのみを含む。
コンタクト構造体ＣＡＳは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含む。
互いに接続されるコンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体化される。
ゲート電極１５０とコンタクト構造体ＣＡＳは、ゲートスペーサ１５５を挟み、互いに離隔される。
一実施形態において、第１コンタクト２１０（ＣＡ）は、導電性バリア層及び導電性バリア層を覆う導電性コア層からなる。
導電性バリア層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせからなり、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ、又はそれらの組み合わせからなる。
第１コンタクト２１０（ＣＡ）は、ゲートキャッピング層１７０及びゲート間絶縁層１５８を貫通する。
【0043】
複数のコンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬに配置される。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長され、複数のコンタクトフィンガー部ＣＡＦそれぞれは、接続されるコンタクトボディー部ＣＡＢから第２水平方向（Ｙ方向）に延長される。
複数のコンタクトフィンガー部ＣＡＦそれぞれは、ソース／ドレイン領域１６０の上面と接し、第２水平方向（Ｙ方向）に延長されてコンタクトボディー部ＣＡＢと接続される。
コンタクトボディー部ＣＡＢは、ゲート間絶縁層１５８及びソース／ドレイン領域１６０上からゲート間絶縁層１５８を貫通して基板１１０に向かって延長される。
例えば、コンタクトボディー部ＣＡＢは、ソース／ドレイン領域１６０の上面より高い垂直レベルから基板１１０に向かって垂直方向（Ｚ方向）に延長される。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長され、複数のコンタクトフィンガー部ＣＡＦそれぞれは、接続されるコンタクトボディー部ＣＡＢから第２水平方向（Ｙ方向）に延長される。
複数のコンタクトフィンガー部ＣＡＦそれぞれは、ソース／ドレイン領域１６０の上面と接し、第２水平方向（Ｙ方向）に延長されてコンタクトボディー部ＣＡＢと接続される。
コンタクトボディー部ＣＡＢは、ゲート間絶縁層１５８及びソース／ドレイン領域１６０上からゲート間絶縁層１５８を貫通して基板１１０に向かって延長される。
例えば、コンタクトボディー部ＣＡＢは、ソース／ドレイン領域１６０の上面より高い垂直レベルから基板１１０に向かって垂直方向（Ｚ方向）に延長される。
【0044】
図２Ｃには、コンタクトボディー部ＣＡＢがゲート間絶縁層１５８及び素子分離膜１２０を貫通して基板１１０の上面まで延長されるものとして図に示しているが、それに限定されない。
一実施形態において、コンタクトボディー部ＣＡＢがゲート間絶縁層１５８及び素子分離膜１２０を貫通して基板１１０内に延長される。
複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）及び垂直方向（Ｚ方向）それぞれに延長される板状を有する。
複数のコンタクトボディー部ＣＡＢは、第１水平方向（Ｘ方向）に互いに平行に延長される。
複数のコンタクトボディー部ＣＡＢそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対のフィン型活性領域ＦＡの間に配置される。
複数のコンタクトボディー部ＣＡＢは、第２水平方向（Ｙ方向）に延長される複数のゲート電極１５０を切断して第１水平方向（Ｘ方向）に延長される。
１つのコンタクトボディー部ＣＡＢは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極１５０それぞれを両分する。
一実施形態において、コンタクトボディー部ＣＡＢがゲート間絶縁層１５８及び素子分離膜１２０を貫通して基板１１０内に延長される。
複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）及び垂直方向（Ｚ方向）それぞれに延長される板状を有する。
複数のコンタクトボディー部ＣＡＢは、第１水平方向（Ｘ方向）に互いに平行に延長される。
複数のコンタクトボディー部ＣＡＢそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対のフィン型活性領域ＦＡの間に配置される。
複数のコンタクトボディー部ＣＡＢは、第２水平方向（Ｙ方向）に延長される複数のゲート電極１５０を切断して第１水平方向（Ｘ方向）に延長される。
１つのコンタクトボディー部ＣＡＢは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極１５０それぞれを両分する。
【0045】
複数のゲート電極１５０の内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極１５０は、複数のコンタクトボディー部ＣＡＢを挟んで離隔される。
ゲート構造体ＧＳとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサ１５５が介在し、ゲート構造体ＧＳとコンタクトボディー部ＣＡＢは、互いに離隔されて電気的に絶縁される。
例えば、ゲート電極１５０とコンタクトボディー部ＣＡＢとの間には、ゲート絶縁膜１４５及びゲートスペーサ１５５が介在する。
ゲートスペーサ１５５は、ゲート電極１５０とコンタクトボディー部ＣＡＢを電気的に絶縁する。
一実施形態において、コンタクトボディー部ＣＡＢの側面の内のコンタクトフィンガー部ＣＡＦが接続されない部分は、ゲートスペーサ１５５及びゲート間絶縁層１５８によって覆われる。
ゲート構造体ＧＳとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサ１５５が介在し、ゲート構造体ＧＳとコンタクトボディー部ＣＡＢは、互いに離隔されて電気的に絶縁される。
例えば、ゲート電極１５０とコンタクトボディー部ＣＡＢとの間には、ゲート絶縁膜１４５及びゲートスペーサ１５５が介在する。
ゲートスペーサ１５５は、ゲート電極１５０とコンタクトボディー部ＣＡＢを電気的に絶縁する。
一実施形態において、コンタクトボディー部ＣＡＢの側面の内のコンタクトフィンガー部ＣＡＦが接続されない部分は、ゲートスペーサ１５５及びゲート間絶縁層１５８によって覆われる。
【0046】
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢからソース／ドレイン領域１６０上に第２水平方向（Ｙ方向）に延長される。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面の内の一側面から第２水平方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長）。
コンタクトボディー部ＣＡＢの上面とコンタクトフィンガー部ＣＡＦの上面は、同じ垂直レベルに位置する。
コンタクトボディー部ＣＡＢの下面は、コンタクトフィンガー部ＣＡＦの下面より低いも垂直レベルに位置する。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面の内の一側面から第２水平方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長）。
コンタクトボディー部ＣＡＢの上面とコンタクトフィンガー部ＣＡＦの上面は、同じ垂直レベルに位置する。
コンタクトボディー部ＣＡＢの下面は、コンタクトフィンガー部ＣＡＦの下面より低いも垂直レベルに位置する。
【0047】
コンタクトフィンガー部ＣＡＦの下面ソース／ドレイン領域１６０の上面と接する。
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの上側部分からソース／ドレイン領域１６０上に延長され、コンタクトフィンガー部ＣＡＦと接続される。
一実施形態において、第１水平方向（Ｘ方向）にコンタクトフィンガー部ＣＡＦの両側面は、ゲートスペーサ１５５が覆う。
ゲート電極１５０とコンタクトフィンガー部ＣＡＦとの間には、ゲート絶縁膜１４５及びゲートスペーサ１５５が介在する。
ゲートスペーサ１５５は、ゲート電極１５０とコンタクトフィンガー部ＣＡＦとを電気的に絶縁する。
複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦ及びコンタクトアイランド部ＣＡＩの内のいずれか１つが接続される。
複数のソース／ドレイン領域１６０の内の一部のそれぞれの上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部のそれぞれの上には、コンタクトアイランド部ＣＡＩが配置される。
一実施形態において、ソース／ドレイン領域１６０とコンタクトフィンガー部ＣＡＦとの間、及びソース／ドレイン領域１６０とコンタクトアイランド部ＣＡＩとの間のそれぞれには、金属シリサイド膜が介在する。
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの上側部分からソース／ドレイン領域１６０上に延長され、コンタクトフィンガー部ＣＡＦと接続される。
一実施形態において、第１水平方向（Ｘ方向）にコンタクトフィンガー部ＣＡＦの両側面は、ゲートスペーサ１５５が覆う。
ゲート電極１５０とコンタクトフィンガー部ＣＡＦとの間には、ゲート絶縁膜１４５及びゲートスペーサ１５５が介在する。
ゲートスペーサ１５５は、ゲート電極１５０とコンタクトフィンガー部ＣＡＦとを電気的に絶縁する。
複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦ及びコンタクトアイランド部ＣＡＩの内のいずれか１つが接続される。
複数のソース／ドレイン領域１６０の内の一部のそれぞれの上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部のそれぞれの上には、コンタクトアイランド部ＣＡＩが配置される。
一実施形態において、ソース／ドレイン領域１６０とコンタクトフィンガー部ＣＡＦとの間、及びソース／ドレイン領域１６０とコンタクトアイランド部ＣＡＩとの間のそれぞれには、金属シリサイド膜が介在する。
【0048】
コンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔され、第２水平方向（Ｙ方向）に延長される。
コンタクトボディー部ＣＡＢとコンタクトアイランド部ＣＡＩとの間には、分離キャッピング層１７２が介在する。
分離キャッピング層１７２は、窒化物からなる。
一実施形態において、ゲートキャッピング層１７０と分離キャッピング層１７２は、同一物質からなる。
コンタクトアイランド部ＣＡＩは、分離キャッピング層１７２からソース／ドレイン領域１６０上に第２水平方向（Ｙ方向）に延長される。
コンタクトボディー部ＣＡＢの上面とコンタクトアイランド部ＣＡＩの上面は、同じ垂直レベルに位置する。
コンタクトボディー部ＣＡＢの下面コンタクトアイランド部ＣＡＩの下面より低い垂直レベルに位置する。
コンタクトアイランド部ＣＡＩの下面ソース／ドレイン領域１６０の上面と接する。
コンタクトボディー部ＣＡＢとコンタクトアイランド部ＣＡＩとの間には、分離キャッピング層１７２が介在する。
分離キャッピング層１７２は、窒化物からなる。
一実施形態において、ゲートキャッピング層１７０と分離キャッピング層１７２は、同一物質からなる。
コンタクトアイランド部ＣＡＩは、分離キャッピング層１７２からソース／ドレイン領域１６０上に第２水平方向（Ｙ方向）に延長される。
コンタクトボディー部ＣＡＢの上面とコンタクトアイランド部ＣＡＩの上面は、同じ垂直レベルに位置する。
コンタクトボディー部ＣＡＢの下面コンタクトアイランド部ＣＡＩの下面より低い垂直レベルに位置する。
コンタクトアイランド部ＣＡＩの下面ソース／ドレイン領域１６０の上面と接する。
【0049】
一実施形態において、コンタクトフィンガー部ＣＡＦの下面とコンタクトアイランド部ＣＡＩの下面は、同じ垂直レベルに位置する。
一実施形態において、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２それぞれの上面は、同じ垂直レベルに位置して共面（ｃｏｐｌａｎａｒ）をなす。
ゲート電極１５０には、第２コンタクトＣＢが接続される。
第２コンタクトＣＢは、ゲートキャッピング層１７０を貫通してゲート電極１５０に接続される。
第２コンタクトＣＢは、金属、導電性金属窒化物、又はそれらの組み合わせからなる。
コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２上には、上部配線構造体（ＦＳ－ＰＤＮ）が配置され、基板１１０の下には、下部配線構造体（ＢＳ－ＰＤＮ）が配置される。
一実施形態において、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２それぞれの上面は、同じ垂直レベルに位置して共面（ｃｏｐｌａｎａｒ）をなす。
ゲート電極１５０には、第２コンタクトＣＢが接続される。
第２コンタクトＣＢは、ゲートキャッピング層１７０を貫通してゲート電極１５０に接続される。
第２コンタクトＣＢは、金属、導電性金属窒化物、又はそれらの組み合わせからなる。
コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２上には、上部配線構造体（ＦＳ－ＰＤＮ）が配置され、基板１１０の下には、下部配線構造体（ＢＳ－ＰＤＮ）が配置される。
【0050】
上部配線構造体（ＦＳ－ＰＤＮ）は、複数の上部配線ライン５５２、複数の上部配線ライン５５２の内の少なくとも１本と接続される複数の上部配線ビア５５４、及び複数の上部配線ライン５５２と複数の上部配線ビア５５４を取り囲む上部配線間絶縁層５５８を含む。
複数の上部配線ビア５５４の一部は、複数の上部配線ライン５５２の内の互いに異なる垂直レベルに位置する上部配線ライン５５２、すなわち、互いに異なる配線レイヤに配置される上部配線ライン５５２を電気的に接続する。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４は、コンタクトアイランド部ＣＡＩと電気的に接続される。
複数の上部配線ビア５５４の一部は、複数の上部配線ライン５５２の内の互いに異なる垂直レベルに位置する上部配線ライン５５２、すなわち、互いに異なる配線レイヤに配置される上部配線ライン５５２を電気的に接続する。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４は、コンタクトアイランド部ＣＡＩと電気的に接続される。
【0051】
図２Ｃには、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がコンタクトアイランド部ＣＡＩと電気的に接続されるビアコンタクトＶＡとして図に示しているが、それに限定されない。
例えば、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２と上部配線構造体（ＦＳ－ＰＤＮ）の間に絶縁物質を含む構造体が介在する場合、ビアコンタクトＶＡは、上記構造体の絶縁物質を貫通するように形成され、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がビアコンタクトＶＡと電気的に接続される。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの他の上部配線ビア５５４は、第２コンタクトＣＢと電気的に接続される。
例えば、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２と上部配線構造体（ＦＳ－ＰＤＮ）の間に絶縁物質を含む構造体が介在する場合、ビアコンタクトＶＡは、上記構造体の絶縁物質を貫通するように形成され、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がビアコンタクトＶＡと電気的に接続される。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの他の上部配線ビア５５４は、第２コンタクトＣＢと電気的に接続される。
【0052】
下部配線構造体（ＢＳ－ＰＤＮ）は、複数の下部配線ライン６５２、複数の下部配線ライン６５２の内の少なくとも１本と接続される複数の下部配線ビア６５４、及び複数の下部配線ライン６５２と複数の下部配線ビア６５４とを取り囲む下部配線間絶縁層６５８を含む。
一実施形態において、複数の下部配線ライン６５２が２層以上の配線レイヤを有する場合、複数の下部配線ビア６５４の一部は、複数の下部配線ライン６５２の内の互いに異なる垂直レベルに位置する下部配線ライン６５２、すなわち、互いに異なる配線レイヤに配置される下部配線ライン６５２を電気的に接続する。
配線レイヤとは、同じ垂直レベルにおいて平面上に延長される電気的経路を意味する。
一実施形態において、上部配線構造体（ＦＳ－ＰＤＮ）は、下部配線構造体（ＢＳ－ＰＤＮ）よりさらに多くの配線レイヤを有する。
例えば、上部配線構造体（ＦＳ－ＰＤＮ）は、少なくとも３層の配線レイヤを有し、下部配線構造体（ＢＳ－ＰＤＮ）は、少なくとも２層の配線レイヤを有する。
垂直方向（Ｚ方向）の上部配線構造体（ＦＳ－ＰＤＮ）の厚さは、下部配線構造体（ＢＳ－ＰＤＮ）の厚さより大きい値を有する。
一実施形態において、複数の下部配線ライン６５２が２層以上の配線レイヤを有する場合、複数の下部配線ビア６５４の一部は、複数の下部配線ライン６５２の内の互いに異なる垂直レベルに位置する下部配線ライン６５２、すなわち、互いに異なる配線レイヤに配置される下部配線ライン６５２を電気的に接続する。
配線レイヤとは、同じ垂直レベルにおいて平面上に延長される電気的経路を意味する。
一実施形態において、上部配線構造体（ＦＳ－ＰＤＮ）は、下部配線構造体（ＢＳ－ＰＤＮ）よりさらに多くの配線レイヤを有する。
例えば、上部配線構造体（ＦＳ－ＰＤＮ）は、少なくとも３層の配線レイヤを有し、下部配線構造体（ＢＳ－ＰＤＮ）は、少なくとも２層の配線レイヤを有する。
垂直方向（Ｚ方向）の上部配線構造体（ＦＳ－ＰＤＮ）の厚さは、下部配線構造体（ＢＳ－ＰＤＮ）の厚さより大きい値を有する。
【0053】
基板１１０には、基板１１０の下面から基板１１０内に延長される貫通電極ＴＳＶが配置される。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと接して接続される。
一実施形態において、貫通電極ＴＳＶは、基板１１０の下面から上面まで延長されてコンタクトボディー部ＣＡＢと接するが、それに限定されない。
他の実施形態において、貫通電極ＴＳＶは、基板１１０の下面から基板１１０内に延長されるが、基板１１０の上面まで延長せず、コンタクトボディー部ＣＡＢは、基板１１０内に延長されて貫通電極ＴＳＶと接して接続される。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと下部配線ビア６５４及び下部配線ライン６５２とを電気的に接続する。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと接して接続される。
一実施形態において、貫通電極ＴＳＶは、基板１１０の下面から上面まで延長されてコンタクトボディー部ＣＡＢと接するが、それに限定されない。
他の実施形態において、貫通電極ＴＳＶは、基板１１０の下面から基板１１０内に延長されるが、基板１１０の上面まで延長せず、コンタクトボディー部ＣＡＢは、基板１１０内に延長されて貫通電極ＴＳＶと接して接続される。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと下部配線ビア６５４及び下部配線ライン６５２とを電気的に接続する。
【0054】
複数の下部配線ライン６５２、複数の下部配線ビア６５４、複数の上部配線ライン５５２、及び複数の上部配線ビア５５４は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、又はタングステン（Ｗ）のような金属物質を含む。
下部配線間絶縁層６５８及び上部配線間絶縁層５５８は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＴＥＯＳ酸化膜、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、又は低誘電膜（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）のような絶縁物質を含み得る。
下部配線間絶縁層６５８及び上部配線間絶縁層５５８は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、ＴＥＯＳ酸化膜、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、又は低誘電膜（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）のような絶縁物質を含み得る。
【0055】
本発明による集積回路素子１は、第２水平方向（Ｙ方向）に沿って延長される複数のゲート電極１５０（ＧＬ）を切断する複数の第１ゲートカット領域ＣＴＬに配置される複数のコンタクトボディー部ＣＡＢを通じて、複数のソース／ドレイン領域１６０と下部配線構造体（ＢＳ－ＰＤＮ）の下部配線ビア６５４及び下部配線ライン６５２を電気的に接続する。
したがって、下部配線構造体（ＢＳ－ＰＤＮ）と電気的に接続される複数のコンタクトボディー部ＣＡＢを形成するための別途の空間を必要とせず、集積回路素子１の集積度を向上させ、集積回路素子１内に信頼性ある電力伝達が可能な電力伝送網を形成することができる。
また、本発明による集積回路素子１は、互いに対応する複数のコンタクトボディー部ＣＡＢと複数のコンタクトフィンガー部ＣＡＦとを一体に形成するので、製造工程が単純化され、製造コストを節減することができる。
したがって、下部配線構造体（ＢＳ－ＰＤＮ）と電気的に接続される複数のコンタクトボディー部ＣＡＢを形成するための別途の空間を必要とせず、集積回路素子１の集積度を向上させ、集積回路素子１内に信頼性ある電力伝達が可能な電力伝送網を形成することができる。
また、本発明による集積回路素子１は、互いに対応する複数のコンタクトボディー部ＣＡＢと複数のコンタクトフィンガー部ＣＡＦとを一体に形成するので、製造工程が単純化され、製造コストを節減することができる。
【0056】
図３Ａ～図１２Ｄは、本発明の実施形態による集積回路素子の製造方法を説明する断面図である。
具体的には、図３Ａ～図１２Ｄは、図１、及び図２Ａ～図２Ｄに示す集積回路素子１の製造方法であり、図３Ａ～図１２Ｄにおいて、図１、及び図２Ａ～図２Ｄを共に参照することができ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは、図１のＡ－Ａ’線に対応する部分に沿って切断した断面図であり、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは、図１のＢ－Ｂ’線に対応する部分に沿って切断した断面図であり、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、及び図１２Ｃは、図１のＣ－Ｃ’線に対応する部分に沿って切断した断面図であり、図３Ｄ、図４Ｄ、図５Ｄ、図６Ｄ、図７Ｄ、図８Ｄ、図９Ｄ、図１０Ｄ、図１１Ｄ、及び図１２Ｄは、図１のＤ－Ｄ’線に対応する部分に沿って切断した断面図である。
具体的には、図３Ａ～図１２Ｄは、図１、及び図２Ａ～図２Ｄに示す集積回路素子１の製造方法であり、図３Ａ～図１２Ｄにおいて、図１、及び図２Ａ～図２Ｄを共に参照することができ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは、図１のＡ－Ａ’線に対応する部分に沿って切断した断面図であり、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは、図１のＢ－Ｂ’線に対応する部分に沿って切断した断面図であり、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、及び図１２Ｃは、図１のＣ－Ｃ’線に対応する部分に沿って切断した断面図であり、図３Ｄ、図４Ｄ、図５Ｄ、図６Ｄ、図７Ｄ、図８Ｄ、図９Ｄ、図１０Ｄ、図１１Ｄ、及び図１２Ｄは、図１のＤ－Ｄ’線に対応する部分に沿って切断した断面図である。
【0057】
図３Ａ～図３Ｄを共に参照すると、基板１１０上に複数の犠牲半導体層１０６Ｓと複数のナノシート半導体層を一層ずつ交互に積層する。
複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層は、互いに異なる半導体物質からなる。
一実施形態において、複数のナノシート半導体層は、単一物質からなる。
一実施形態において、複数のナノシート半導体層は、基板１１０の構成物質と同じ物質からなる。
一実施形態において、複数の犠牲半導体層１０６Ｓは、ＳｉＧｅからなり、複数のナノシート半導体層は、Ｓｉからなるが、例示するところに限定されるものではない。
複数の犠牲半導体層１０６Ｓは、いずれも同じ厚さに形成されるが、本発明の技術的思想がそれに限定されるものではない。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の基板１１０に最も近い犠牲半導体層１０６Ｓの厚さは、他の残りの犠牲半導体層１０６Ｓの厚さよりさらに厚くなる。
複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層は、互いに異なる半導体物質からなる。
一実施形態において、複数のナノシート半導体層は、単一物質からなる。
一実施形態において、複数のナノシート半導体層は、基板１１０の構成物質と同じ物質からなる。
一実施形態において、複数の犠牲半導体層１０６Ｓは、ＳｉＧｅからなり、複数のナノシート半導体層は、Ｓｉからなるが、例示するところに限定されるものではない。
複数の犠牲半導体層１０６Ｓは、いずれも同じ厚さに形成されるが、本発明の技術的思想がそれに限定されるものではない。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の基板１１０に最も近い犠牲半導体層１０６Ｓの厚さは、他の残りの犠牲半導体層１０６Ｓの厚さよりさらに厚くなる。
【0058】
基板１１０は、Ｓｉ又はＧｅのような半導体、又は、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、又は、ＩｎＰのような化合物半導体を含む。
一実施形態において、基板１１０は、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素を含む２元、３元、又は４元の化合物である。
一実施形態において、基板１１０の一部上にＮＭＯＳトランジスタを形成する場合、基板１１０の一部は、上記で例示したＩＩＩ－Ｖ族物質の内のいずれか１つからなる。
他の実施形態において、基板１１０の一部上にＰＭＯＳトランジスタを形成する場合、基板１１０の一部は、Ｇｅを含んでなる。
他の例として、基板１１０は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有する。
基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含む。
一実施形態において、基板１１０は、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素を含む２元、３元、又は４元の化合物である。
一実施形態において、基板１１０の一部上にＮＭＯＳトランジスタを形成する場合、基板１１０の一部は、上記で例示したＩＩＩ－Ｖ族物質の内のいずれか１つからなる。
他の実施形態において、基板１１０の一部上にＰＭＯＳトランジスタを形成する場合、基板１１０の一部は、Ｇｅを含んでなる。
他の例として、基板１１０は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有する。
基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含む。
【0059】
複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層の積層構造、及び基板１１０の一部をエッチングして基板１１０に複数のフィン型活性領域ＦＡを形成する。
複数のフィン型活性領域ＦＡは、基板１１０の主面（ｍａｉｎ ｓｕｒｆａｃｅ）から上側に垂直方向（Ｚ方向）に突出する。
複数のフィン型活性領域ＦＡは、第２水平方向（Ｙ方向）に沿って同じピッチで配列される。
複数のフィン型活性領域ＦＡ上には、複数の犠牲半導体層１０６Ｓと複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳを配置する。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳは、複数のナノシート半導体層の一部をエッチングによって除去して形成する。
複数のフィン型活性領域ＦＡは、基板１１０の主面（ｍａｉｎ ｓｕｒｆａｃｅ）から上側に垂直方向（Ｚ方向）に突出する。
複数のフィン型活性領域ＦＡは、第２水平方向（Ｙ方向）に沿って同じピッチで配列される。
複数のフィン型活性領域ＦＡ上には、複数の犠牲半導体層１０６Ｓと複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳを配置する。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳは、複数のナノシート半導体層の一部をエッチングによって除去して形成する。
【0060】
複数のフィン型活性領域ＦＡ間の空間の少なくとも一部を満たす素子分離膜１２０を形成する。
一実施形態において、素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の下側部分を充填するように形成され、複数のフィン型活性領域ＦＡは、素子分離膜１２０の上面から垂直方向（Ｚ方向）に突出する。
素子分離膜１２０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の内の少なくとも１つを含む物質からなる。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓが形成された複数のフィン型活性領域ＦＡ上で、複数のフィン型活性領域ＦＡの少なくとも一部と交差して延長される複数のダミー絶縁膜Ｄ１４５、複数のダミーゲート電極Ｄ１５０、及びゲートキャッピング層１７０の積層構造からなる複数のダミーゲート構造体ＤＧＳを形成する。
複数のダミーゲート構造体ＤＧＳは、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
一実施形態において、素子分離膜１２０は、複数のフィン型活性領域ＦＡ間の空間の下側部分を充填するように形成され、複数のフィン型活性領域ＦＡは、素子分離膜１２０の上面から垂直方向（Ｚ方向）に突出する。
素子分離膜１２０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の内の少なくとも１つを含む物質からなる。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓが形成された複数のフィン型活性領域ＦＡ上で、複数のフィン型活性領域ＦＡの少なくとも一部と交差して延長される複数のダミー絶縁膜Ｄ１４５、複数のダミーゲート電極Ｄ１５０、及びゲートキャッピング層１７０の積層構造からなる複数のダミーゲート構造体ＤＧＳを形成する。
複数のダミーゲート構造体ＤＧＳは、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
【0061】
複数のフィン型活性領域ＦＡを覆っている複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの露出表面、複数のフィン型活性領域ＦＡの露出表面、及び素子分離膜１１８の上面をそれぞれ覆うように、ダミー絶縁膜Ｄ１４５、ダミーゲート電極Ｄ１５０、及びゲートキャッピング層１７０を順次に形成した後、それらをパターニングしてダミー絶縁膜Ｄ１４５、ダミーゲート電極Ｄ１５０、及びゲートキャッピング層１７０の内の必要な部分のみ残してダミーゲート構造体ＤＧＳを形成する。
一実施形態において、ダミー絶縁膜Ｄ１４５は、酸化物からなり、ダミーゲート電極Ｄ１５０は、ポリシリコンからなり、ゲートキャッピング層１７０は窒化物からなるが、それに限定されるものではない。
一実施形態において、ダミー絶縁膜Ｄ１４５は、酸化物からなり、ダミーゲート電極Ｄ１５０は、ポリシリコンからなり、ゲートキャッピング層１７０は窒化物からなるが、それに限定されるものではない。
【0062】
図４Ａ～図４Ｄを共に参照すると、図１に示す複数の第１ゲートカット領域ＣＴＬに対応する部分に配置される複数のダミーゲート構造体ＤＧＳの一部を除去して図３Ａ～図３Ｄに示す複数のダミーゲート構造体ＤＧＳそれぞれを第２水平方向（Ｙ方向）に沿って複数個に分離した後、分離された複数のダミーゲート構造体ＤＧＳを取り囲むように、複数のダミーゲート構造体ＤＧＳそれぞれの側面を覆うゲートスペーサ１５５を形成する。
例えば、ゲートスペーサ１５５は、シリコン窒化物からなる。
図１に示す複数の第１ゲートカット領域ＣＴＬに対応する部分には、分離絶縁層ＣＴＩが満たされる。
例えば、ゲートスペーサ１５５は、シリコン窒化物からなる。
図１に示す複数の第１ゲートカット領域ＣＴＬに対応する部分には、分離絶縁層ＣＴＩが満たされる。
【0063】
一実施形態において、複数のダミーゲート構造体ＤＧＳ間の少なくとも一部には、ゲート間絶縁層１５８が満たされる。
一実施形態において、分離絶縁層ＣＴＩとゲート間絶縁層１５８とが同一であるか、類似した物質からなり、分離絶縁層ＣＴＩとゲート間絶縁層１５８の区分が明確ではない場合、分離絶縁層ＣＴＩがゲート間絶縁層１５８の一部でもあり、ゲート間絶縁層１５８が分離絶縁層ＣＴＩの一部でもある。
一実施形態において、図１に示す少なくとも１つの第２ゲートカット領域ＣＴＳに対応する部分に配置される複数のダミーゲート構造体ＤＧＳの一部も共に除去され、少なくとも１つの第２ゲートカット領域ＣＴＳに対応する部分にも分離絶縁層ＣＴＩが満たされる。
一実施形態において、分離絶縁層ＣＴＩとゲート間絶縁層１５８とが同一であるか、類似した物質からなり、分離絶縁層ＣＴＩとゲート間絶縁層１５８の区分が明確ではない場合、分離絶縁層ＣＴＩがゲート間絶縁層１５８の一部でもあり、ゲート間絶縁層１５８が分離絶縁層ＣＴＩの一部でもある。
一実施形態において、図１に示す少なくとも１つの第２ゲートカット領域ＣＴＳに対応する部分に配置される複数のダミーゲート構造体ＤＧＳの一部も共に除去され、少なくとも１つの第２ゲートカット領域ＣＴＳに対応する部分にも分離絶縁層ＣＴＩが満たされる。
【0064】
図４Ａ～図４Ｄ及び図５Ａ～図５Ｄを共に参照すると、分離絶縁層ＣＴＩの一部、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの一部及び複数の犠牲半導体層１０６Ｓの一部を除去し、第１水平方向（Ｘ方向）に隣接する１対のダミーゲート構造体ＤＧＳそれぞれの間に配置される複数のフィン型活性領域ＦＡの部分を露出させる。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの一部及び複数の犠牲半導体層１０６Ｓの一部を除去する過程において、複数のフィン型活性領域ＦＡの上側一部が共に除去される。
以後、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の露出した両側面及びフィン型活性領域ＦＡの露出表面から半導体物質をエピタキシャル成長させて複数のソース／ドレイン領域１６０を形成する。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの一部及び複数の犠牲半導体層１０６Ｓの一部を除去する過程において、複数のフィン型活性領域ＦＡの上側一部が共に除去される。
以後、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の露出した両側面及びフィン型活性領域ＦＡの露出表面から半導体物質をエピタキシャル成長させて複数のソース／ドレイン領域１６０を形成する。
【0065】
一実施形態において、複数のソース／ドレイン領域１６０の一部と他の一部は、異なる物質を含み、互いに異なる物質を含む複数のソース／ドレイン領域１６０の一部と他の一部は、それぞれ別途のエピタキシャル成長工程を実行して形成する。
例えば、複数のソース／ドレイン領域１６０の一部は、Ｇｅを含む。
一実施形態において、複数のソース／ドレイン領域１６０の一部は、Ｓｉを含む半導体物質とＧｅを含む半導体物質の多層構造からなる。
例えば、複数のソース／ドレイン領域１６０の他の一部は、Ｓｉを含むが、Ｇｅは含まない。
一実施形態において、複数のソース／ドレイン領域１６０の他の一部は、Ｓｉを含む半導体物質、及びＳｉのような半導体物質又はＳｉＣのような化合物半導体物質の多層構造からなる。
複数のソース／ドレイン領域１６０を形成した後、複数のソース／ドレイン領域１６０を覆って分離絶縁層ＣＴＩの一部が除去された部分を満たす絶縁物質層を形成する。
絶縁物質層は、分離絶縁層ＣＴＩと同じ物質からなる。
絶縁物質層と残留する分離絶縁層ＣＴＩを共に分離絶縁層ＣＴＩとして取り扱う。
例えば、複数のソース／ドレイン領域１６０の一部は、Ｇｅを含む。
一実施形態において、複数のソース／ドレイン領域１６０の一部は、Ｓｉを含む半導体物質とＧｅを含む半導体物質の多層構造からなる。
例えば、複数のソース／ドレイン領域１６０の他の一部は、Ｓｉを含むが、Ｇｅは含まない。
一実施形態において、複数のソース／ドレイン領域１６０の他の一部は、Ｓｉを含む半導体物質、及びＳｉのような半導体物質又はＳｉＣのような化合物半導体物質の多層構造からなる。
複数のソース／ドレイン領域１６０を形成した後、複数のソース／ドレイン領域１６０を覆って分離絶縁層ＣＴＩの一部が除去された部分を満たす絶縁物質層を形成する。
絶縁物質層は、分離絶縁層ＣＴＩと同じ物質からなる。
絶縁物質層と残留する分離絶縁層ＣＴＩを共に分離絶縁層ＣＴＩとして取り扱う。
【0066】
図５Ａ～図５Ｄ、及び図６Ａ～図６Ｄを共に参照すると、複数のダミーゲート電極Ｄ１５０及び複数のダミー絶縁膜Ｄ１４５を除去し、フィン型活性領域ＦＡ上に残っている複数の犠牲半導体層１０６Ｓを除去して複数の除去空間を形成した後、複数の除去空間に露出される表面上にゲート絶縁膜１４５を形成し、ゲート絶縁膜１４５上で複数の除去空間を充填する複数のゲート電極１５０を形成する。
複数のゲート電極１５０は、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
ゲート電極１５０は、図１に示すゲート電極ＧＬでもある。
複数のゲート電極１５０は、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
ゲート電極１５０は、図１に示すゲート電極ＧＬでもある。
【0067】
ゲート絶縁膜１４５は、インターフェース膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と誘電膜の積層構造からなる。
一実施形態において、インターフェース膜は、誘電率が約９以下である低誘電物質層、例えば、シリコン酸化物、シリコン酸窒化物、又はそれらの組み合わせからなる。
一実施形態において、インターフェース膜は省略され得る。
誘電膜は、シリコン酸化物より誘電定数がさらに大きい物質からなる。
ゲート電極１５０は、仕事関数調節用の金属含有層と、仕事関数調節用の金属含有層上で除去空間を充填するギャップフィル用の金属含有層を含む。
一実施形態において、インターフェース膜は、誘電率が約９以下である低誘電物質層、例えば、シリコン酸化物、シリコン酸窒化物、又はそれらの組み合わせからなる。
一実施形態において、インターフェース膜は省略され得る。
誘電膜は、シリコン酸化物より誘電定数がさらに大きい物質からなる。
ゲート電極１５０は、仕事関数調節用の金属含有層と、仕事関数調節用の金属含有層上で除去空間を充填するギャップフィル用の金属含有層を含む。
【0068】
一実施形態において、ゲート電極１５０は、金属窒化物層、金属層、導電性キャッピング層、及びギャップフィル（ｇａｐ－ｆｉｌｌ）金属膜が順次に積層された構造を有する。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又は、Ｈｆの内の選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜からなる。
ゲート電極１５０は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含むナノシート積層構造ＮＳＳの上面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続され、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれ及びフィン型活性領域ＦＡ間の空間に形成される複数のサブゲート部分１５０Ｓを含む。
一実施形態において、複数のサブゲート部分１５０Ｓそれぞれの両端上には、ゲート絶縁膜１４５を挟んで複数の絶縁スペーサ（図示せず）が配置される。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又は、Ｈｆの内の選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜からなる。
ゲート電極１５０は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含むナノシート積層構造ＮＳＳの上面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続され、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれ及びフィン型活性領域ＦＡ間の空間に形成される複数のサブゲート部分１５０Ｓを含む。
一実施形態において、複数のサブゲート部分１５０Ｓそれぞれの両端上には、ゲート絶縁膜１４５を挟んで複数の絶縁スペーサ（図示せず）が配置される。
【0069】
図７Ａ～図７Ｄを共に参照すると、分離絶縁層ＣＴＩの一部を除去した後、除去された空間を充填する分離キャッピング層１７２を形成する。
分離キャッピング層１７２は、図２Ｃに示すコンタクトボディー部ＣＡＢとコンタクトアイランド部ＣＡＩとの間に配置される。
図７Ａ～図７Ｄ、及び図８Ａ～図８Ｄを共に参照すると、分離絶縁層ＣＴＩの少なくとも一部を除去して分離空間ＣＲＳを形成する。
例えば、分離空間ＣＲＳは、図１に示す複数の第１コンタクトＣＡに対応する部分に配置される分離絶縁層ＣＴＩの部分を除去して形成する。
一実施形態において、図１に示す少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは除去されずに残留される。
分離キャッピング層１７２は、図２Ｃに示すコンタクトボディー部ＣＡＢとコンタクトアイランド部ＣＡＩとの間に配置される。
図７Ａ～図７Ｄ、及び図８Ａ～図８Ｄを共に参照すると、分離絶縁層ＣＴＩの少なくとも一部を除去して分離空間ＣＲＳを形成する。
例えば、分離空間ＣＲＳは、図１に示す複数の第１コンタクトＣＡに対応する部分に配置される分離絶縁層ＣＴＩの部分を除去して形成する。
一実施形態において、図１に示す少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは除去されずに残留される。
【0070】
図８Ａ～図８Ｄ、及び図９Ａ～図９Ｄを共に参照すると、分離空間ＣＲＳを満たす第１コンタクト２１０（ＣＡ）を形成する。
第１コンタクト２１０（ＣＡ）は、コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを含む。
一実施形態において、第１コンタクト２１０（ＣＡ）は、コンタクトアイランド部ＣＡＩを含まず、コンタクト構造体ＣＡＳのみを含む。
コンタクト構造体ＣＡＳは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含む。
互いに接続されるコンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすように形成される。
一実施形態において、第１コンタクト２１０（ＣＡ）は、導電性バリア層及び導電性バリア層を覆う導電性コア層からなる。
第１コンタクト２１０（ＣＡ）は、コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを含む。
一実施形態において、第１コンタクト２１０（ＣＡ）は、コンタクトアイランド部ＣＡＩを含まず、コンタクト構造体ＣＡＳのみを含む。
コンタクト構造体ＣＡＳは、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含む。
互いに接続されるコンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすように形成される。
一実施形態において、第１コンタクト２１０（ＣＡ）は、導電性バリア層及び導電性バリア層を覆う導電性コア層からなる。
【0071】
図１０Ａ～図１０Ｄを共に参照すると、ゲートキャッピング層１７０を貫通してゲート電極１５０と接続される第２コンタクトＣＢを形成する。
第２コンタクトＣＢは、垂直方向（Ｚ方向）に上側から下側に延長されつつ、水平幅が減少するテーパ状（ｔａｐｅｒｅｄ）の形状を有するように形成する。
第２コンタクトＣＢは、金属、導電性金属窒化物、又はそれらの組み合わせからなる。
第２コンタクトＣＢは、垂直方向（Ｚ方向）に上側から下側に延長されつつ、水平幅が減少するテーパ状（ｔａｐｅｒｅｄ）の形状を有するように形成する。
第２コンタクトＣＢは、金属、導電性金属窒化物、又はそれらの組み合わせからなる。
【0072】
図１１Ａ～図１１Ｄを共に参照すると、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２上に上部配線構造体（ＦＳ－ＰＤＮ）を形成する。
上部配線構造体（ＦＳ－ＰＤＮ）は、複数の上部配線ライン５５２、複数の上部配線ライン５５２の内の少なくとも１本と接続される複数の上部配線ビア５５４、及び複数の上部配線ライン５５２と複数の上部配線ビア５５４とを取り囲む上部配線間絶縁層５５８を含むように形成する。
複数の上部配線ビア５５４の一部は、複数の上部配線ライン５５２の内の互いに異なる垂直レベルに位置する上部配線ライン５５２、すなわち互いに異なる配線レイヤに配置される上部配線ライン５５２と電気的に接続される。
複数の上部配線ビア５５４それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパ状を有するように形成する。
上部配線構造体（ＦＳ－ＰＤＮ）は、複数の上部配線ライン５５２、複数の上部配線ライン５５２の内の少なくとも１本と接続される複数の上部配線ビア５５４、及び複数の上部配線ライン５５２と複数の上部配線ビア５５４とを取り囲む上部配線間絶縁層５５８を含むように形成する。
複数の上部配線ビア５５４の一部は、複数の上部配線ライン５５２の内の互いに異なる垂直レベルに位置する上部配線ライン５５２、すなわち互いに異なる配線レイヤに配置される上部配線ライン５５２と電気的に接続される。
複数の上部配線ビア５５４それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパ状を有するように形成する。
【0073】
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４は、コンタクトアイランド部ＣＡＩと電気的に接続される。
図１１Ｃには、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がコンタクトアイランド部ＣＡＩと電気的に接続されるビアコンタクトＶＡとして図に示しているが、それに限定されない。
例えば、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２と上部配線構造体（ＦＳ－ＰＤＮ）との間に絶縁物質を含む構造体が介在する場合、ビアコンタクトＶＡは、構造体の絶縁物質を貫通するように形成し、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がビアコンタクトＶＡと電気的に接続される。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの他の上部配線ビア５５４は、第２コンタクトＣＢと電気的に接続される。
図１１Ｃには、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がコンタクトアイランド部ＣＡＩと電気的に接続されるビアコンタクトＶＡとして図に示しているが、それに限定されない。
例えば、コンタクトボディー部ＣＡＢ、コンタクトフィンガー部ＣＡＦ、コンタクトアイランド部ＣＡＩ、ゲートキャッピング層１７０、及び分離キャッピング層１７２と上部配線構造体（ＦＳ－ＰＤＮ）との間に絶縁物質を含む構造体が介在する場合、ビアコンタクトＶＡは、構造体の絶縁物質を貫通するように形成し、複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの上部配線ビア５５４がビアコンタクトＶＡと電気的に接続される。
複数の上部配線ビア５５４の内の最下端に配置される少なくとも１つの他の上部配線ビア５５４は、第２コンタクトＣＢと電気的に接続される。
【0074】
図１２Ａ～図１２Ｄを共に参照すると、基板１１０の下面から基板１１０内に延長される貫通電極ＴＳＶを形成する。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと接して接続されるように形成する。
一実施形態において、貫通電極ＴＳＶは、基板１１０の下面から上面まで延長されコンタクトボディー部ＣＡＢと接するように形成するが、それに限定されない。
他の実施形態において、コンタクトボディー部ＣＡＢが基板１１０内に延長されるように形成される場合、貫通電極ＴＳＶは、基板１１０の下面から基板１１０内に延長されるが、基板１１０の上面まで延長されず、コンタクトボディー部ＣＡＢの下面と接して接続されるように形成する。
貫通電極ＴＳＶは、垂直方向（Ｚ方向）に下側から上側に延長されつつ、水平幅が減少するテーパ状を有するように形成する。
貫通電極ＴＳＶは、コンタクトボディー部ＣＡＢと接して接続されるように形成する。
一実施形態において、貫通電極ＴＳＶは、基板１１０の下面から上面まで延長されコンタクトボディー部ＣＡＢと接するように形成するが、それに限定されない。
他の実施形態において、コンタクトボディー部ＣＡＢが基板１１０内に延長されるように形成される場合、貫通電極ＴＳＶは、基板１１０の下面から基板１１０内に延長されるが、基板１１０の上面まで延長されず、コンタクトボディー部ＣＡＢの下面と接して接続されるように形成する。
貫通電極ＴＳＶは、垂直方向（Ｚ方向）に下側から上側に延長されつつ、水平幅が減少するテーパ状を有するように形成する。
【0075】
以後、図２Ａ～図２Ｄに示す下部配線構造体（ＢＳ－ＰＤＮ）を基板１１０の下に形成し、集積回路素子１が形成される。
下部配線構造体（ＢＳ－ＰＤＮ）は、複数の下部配線ライン６５２、複数の下部配線ライン６５２の内の少なくとも１本と接続される複数の下部配線ビア６５４、及び複数の下部配線ライン６５２と複数の下部配線ビア６５４とを取り囲む下部配線間絶縁層６５８を含むように形成する。
複数の下部配線ビア６５４それぞれは、垂直方向（Ｚ方向）に下側から上側に延長されつつ、水平幅が減少するテーパ状を有するように形成する。
一実施形態において、複数の下部配線ライン６５２が２層以上の配線レイヤを有する場合、複数の下部配線ビア６５４の一部は、複数の下部配線ライン６５２の内の互いに異なる垂直レベルに位置する下部配線ライン６５２、すなわち、互いに異なる配線レイヤに配置される下部配線ライン６５２と電気的に接続される。
下部配線ビア６５４及び下部配線ライン６５２は、貫通電極ＴＳＶを通じてコンタクトボディー部ＣＡＢと電気的に接続される。
下部配線構造体（ＢＳ－ＰＤＮ）は、複数の下部配線ライン６５２、複数の下部配線ライン６５２の内の少なくとも１本と接続される複数の下部配線ビア６５４、及び複数の下部配線ライン６５２と複数の下部配線ビア６５４とを取り囲む下部配線間絶縁層６５８を含むように形成する。
複数の下部配線ビア６５４それぞれは、垂直方向（Ｚ方向）に下側から上側に延長されつつ、水平幅が減少するテーパ状を有するように形成する。
一実施形態において、複数の下部配線ライン６５２が２層以上の配線レイヤを有する場合、複数の下部配線ビア６５４の一部は、複数の下部配線ライン６５２の内の互いに異なる垂直レベルに位置する下部配線ライン６５２、すなわち、互いに異なる配線レイヤに配置される下部配線ライン６５２と電気的に接続される。
下部配線ビア６５４及び下部配線ライン６５２は、貫通電極ＴＳＶを通じてコンタクトボディー部ＣＡＢと電気的に接続される。
【0076】
図１～図１２Ｄを共に参照すると、本発明による集積回路素子１は、互いに対応する複数のコンタクトボディー部ＣＡＢと複数のコンタクトフィンガー部ＣＡＦとを一体に形成するので、製造工程が単純化されて製造コストを節減し得る。
また、本発明による集積回路素子１は、下部配線構造体（ＢＳ－ＰＤＮ）と電気的に接続される複数のコンタクトボディー部ＣＡＢを形成するための別途の空間を必要とせず、集積回路素子１の集積度を向上させ、集積回路素子１内に信頼性ある電力伝達が可能な電力伝送網を形成し得る。
また、本発明による集積回路素子１は、下部配線構造体（ＢＳ－ＰＤＮ）と電気的に接続される複数のコンタクトボディー部ＣＡＢを形成するための別途の空間を必要とせず、集積回路素子１の集積度を向上させ、集積回路素子１内に信頼性ある電力伝達が可能な電力伝送網を形成し得る。
【0077】
図１３Ａ及び図１３Ｂは、本発明の他の実施形態による集積回路素子の概略構成を示す断面図である。
具体的には、図１３Ａ及び図１３Ｂは、図１のＢ－Ｂ’線及びＣ－Ｃ’線に対応する部分に沿って切断した断面図である。
図１３Ａ及び図１３Ｂを共に参照すると、図２Ａ～図２Ｄに示す集積回路素子１が含む第１コンタクト２１０（ＣＡ）の代わりに、集積回路素子１ａは、第１コンタクト２１０ａ（ＣＡ）を含む。
第１コンタクト２１０ａ（ＣＡ）のコンタクトボディー部ＣＡＢは、ゲート間絶縁層１５８及び基板１１０を貫通し、基板１１０の下面まで延長される。
集積回路素子１ａは、図２Ａ～図２Ｄに示す集積回路素子１が含む貫通電極ＴＳＶを含まない。
第１コンタクト２１０ａ（ＣＡ）のコンタクトボディー部ＣＡＢは、下部配線構造体（ＢＳ－ＰＤＮ）の下部配線ビア６５４と接して接続される。
具体的には、図１３Ａ及び図１３Ｂは、図１のＢ－Ｂ’線及びＣ－Ｃ’線に対応する部分に沿って切断した断面図である。
図１３Ａ及び図１３Ｂを共に参照すると、図２Ａ～図２Ｄに示す集積回路素子１が含む第１コンタクト２１０（ＣＡ）の代わりに、集積回路素子１ａは、第１コンタクト２１０ａ（ＣＡ）を含む。
第１コンタクト２１０ａ（ＣＡ）のコンタクトボディー部ＣＡＢは、ゲート間絶縁層１５８及び基板１１０を貫通し、基板１１０の下面まで延長される。
集積回路素子１ａは、図２Ａ～図２Ｄに示す集積回路素子１が含む貫通電極ＴＳＶを含まない。
第１コンタクト２１０ａ（ＣＡ）のコンタクトボディー部ＣＡＢは、下部配線構造体（ＢＳ－ＰＤＮ）の下部配線ビア６５４と接して接続される。
【0078】
図１４Ａ及び図１４Ｂそれぞれは、本発明の他の実施形態による集積回路素子の概略構成を示す平面配置図である。
図１４Ａを参照すると、集積回路素子２は、第１水平方向（Ｘ方向）に互いに平行に延長される複数の素子領域ＲＸ、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極ＧＬを含む。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
図１４Ａを参照すると、集積回路素子２は、第１水平方向（Ｘ方向）に互いに平行に延長される複数の素子領域ＲＸ、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極ＧＬを含む。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
【0079】
複数の第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に互いに平行に延長される。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸの間に配置される。
複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬを切断して第１水平方向（Ｘ方向）に延長される。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸの間に配置される。
複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬを切断して第１水平方向（Ｘ方向）に延長される。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
【0080】
少なくとも１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの一部それぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、複数の第１ゲートカット領域ＣＴＬと離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの一部それぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、複数の第１ゲートカット領域ＣＴＬと離隔される。
【0081】
複数の第１ゲートカット領域ＣＴＬそれぞれには、コンタクトボディー部ＣＡＢ及び分離絶縁層ＣＴＩが配置される。
一実施形態において、コンタクトボディー部ＣＡＢ及び分離絶縁層ＣＴＩは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
ゲート電極ＧＬとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサＳＰ及び分離絶縁層ＣＴＩが介在する。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
分離絶縁層ＣＴＩは、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面を覆う。
一実施形態において、コンタクトボディー部ＣＡＢ及び分離絶縁層ＣＴＩは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
ゲート電極ＧＬとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサＳＰ及び分離絶縁層ＣＴＩが介在する。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
分離絶縁層ＣＴＩは、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面を覆う。
【0082】
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢから素子領域ＲＸの一部上に第２水平方向（Ｙ方向）に延長される。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面の内の一側面から第２水方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長される）。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬそれぞれに配置される分離絶縁層ＣＴＩは、第１分離絶縁層と称し、少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは、第２分離絶縁層とも称する。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面の内の一側面から第２水方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長される）。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬそれぞれに配置される分離絶縁層ＣＴＩは、第１分離絶縁層と称し、少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは、第２分離絶縁層とも称する。
【0083】
第１水平方向（Ｘ方向）に互いに隣接する１対のゲート電極ＧＬの間に配置される複数の素子領域ＲＸの部分上には、複数のソース／ドレイン領域（図２Ａ及び図２Ｃの１６０）が配置され、複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦ及びコンタクトアイランド部ＣＡＩの内のいずれか１つが接続される。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡと称する。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡと称する。
【0084】
コンタクトアイランド部ＣＡＩ上には、ビアコンタクトＶＡが配置され、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含むコンタクト構造体ＣＡＳ上には、ビアコンタクトＶＡが配置されない。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
【0085】
図１４Ｂを参照すると、集積回路素子２ａは、第１水平方向（Ｘ方向）に互いに平行に延長される複数の素子領域ＲＸ、第１水平方向（Ｘ方向）と交差する第２水平方向（Ｙ方向）に互いに平行に延長される複数のゲート電極ＧＬを含む。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
複数のゲートスペーサＳＰは、複数のゲート電極ＧＬの側面を覆う。
上面視において（ｔｏｐ－ｖｉｅｗ）、ゲートスペーサＳＰは、ゲート電極ＧＬを完全に取り囲む。
互いに対応する複数のゲート電極ＧＬと複数のゲートスペーサＳＰは、複数のゲート構造体ＧＳを構成する。
【0086】
複数の第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に互いに平行に延長される。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸ間に配置される。
複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬを切断し、第１水平方向（Ｘ方向）に延長される。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
複数の第１ゲートカット領域ＣＴＬそれぞれは、第２水平方向（Ｙ方向）に互いに隣接する１対の素子領域ＲＸ間に配置される。
複数の第１ゲートカット領域ＣＴＬは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬを切断し、第１水平方向（Ｘ方向）に延長される。
１つの第１ゲートカット領域ＣＴＬは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬそれぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１つの直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬを挟んで離隔される。
【0087】
少なくとも１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの一部それぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、複数の第１ゲートカット領域ＣＴＬと離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの内の一部を切断し、第１水平方向（Ｘ方向）に延長される。
１つの第２ゲートカット領域ＣＴＳは、第１水平方向（Ｘ方向）に延長され、第２水平方向（Ｙ方向）に延長される複数のゲート電極ＧＬの一部それぞれを両分する。
複数のゲート電極ＧＬの内の第２水平方向（Ｙ方向）に延長される１本の直線に沿って配置されるゲート電極ＧＬは、複数の第１ゲートカット領域ＣＴＬ及び少なくとも１つの第２ゲートカット領域ＣＴＳを挟んで離隔される。
少なくとも１つの第２ゲートカット領域ＣＴＳは、複数の第１ゲートカット領域ＣＴＬと離隔される。
【0088】
複数の第１ゲートカット領域ＣＴＬそれぞれには、コンタクトボディー部ＣＡＢが配置される。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
ゲート電極ＧＬとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサＳＰが介在する。
分離絶縁層ＣＴＩは、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う。
分離絶縁層ＣＴＩは、隣接する１対のゲート構造体ＧＳの間に配置され、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う。
一実施形態において、コンタクトボディー部ＣＡＢは、複数の第１ゲートカット領域ＣＴＬそれぞれをいずれも満たす。
複数の第１ゲートカット領域ＣＴＬを満たす複数のコンタクトボディー部ＣＡＢそれぞれは、第１水平方向（Ｘ方向）に延長される。
ゲート電極ＧＬとコンタクトボディー部ＣＡＢとの間には、ゲートスペーサＳＰが介在する。
分離絶縁層ＣＴＩは、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う。
分離絶縁層ＣＴＩは、隣接する１対のゲート構造体ＧＳの間に配置され、複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う。
【0089】
コンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢから素子領域ＲＸの一部上に第２水平方向（Ｙ方向）に延長される。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面のうち一側面から第２水平方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長される）。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う分離絶縁層ＣＴＩは、第１分離絶縁層と称し、少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは、第２分離絶縁層とも称する。
例えば、複数のコンタクトフィンガー部ＣＡＦは、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面のうち一側面から第２水平方向（Ｙ方向）に延長され、コンタクトボディー部ＣＡＢの第２水平方向（Ｙ方向）に両側面それぞれから第２水平方向（Ｙ方向）に延長される（第２水平方向（Ｙ方向）及び第２水平方向（Ｙ方向）の反対方向それぞれに延長される）。
コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦは、一体をなすコンタクト構造体ＣＡＳを構成する。
少なくとも１つの第２ゲートカット領域ＣＴＳには、分離絶縁層ＣＴＩが配置される。
分離絶縁層ＣＴＩは、少なくとも１つの第２ゲートカット領域ＣＴＳをいずれも満たす。
複数のコンタクトボディー部ＣＡＢそれぞれの第２水平方向（Ｙ方向）に両側面の一部を覆う分離絶縁層ＣＴＩは、第１分離絶縁層と称し、少なくとも１つの第２ゲートカット領域ＣＴＳを満たす分離絶縁層ＣＴＩは、第２分離絶縁層とも称する。
【0090】
第１水平方向（Ｘ方向）に互いに隣接する１対のゲート電極ＧＬの間に配置される複数の素子領域ＲＸの部分上には、複数のソース／ドレイン領域（図２Ａ及び図２Ｃの１６０）が配置され、複数のソース／ドレイン領域１６０それぞれには、コンタクトフィンガー部ＣＡＦ及びコンタクトアイランド部ＣＡＩの内のいずれか１つが接続される。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡとも称する。
コンタクトアイランド部ＣＡＩ上には、ビアコンタクトＶＡが配置され、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含むコンタクト構造体ＣＡＳ上には、ビアコンタクトＶＡが配置されない。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
複数のソース／ドレイン領域１６０の内の一部それぞれ上には、コンタクトフィンガー部ＣＡＦが配置され、他の一部それぞれ上には、コンタクトアイランド部ＣＡＩが配置される。
複数のコンタクトアイランド部ＣＡＩは、互いに離隔される。
複数のコンタクトアイランド部ＣＡＩは、コンタクト構造体ＣＡＳと離隔される。
コンタクト構造体ＣＡＳ及びコンタクトアイランド部ＣＡＩを共に第１コンタクトＣＡとも称する。
コンタクトアイランド部ＣＡＩ上には、ビアコンタクトＶＡが配置され、コンタクトボディー部ＣＡＢ及びコンタクトフィンガー部ＣＡＦを含むコンタクト構造体ＣＡＳ上には、ビアコンタクトＶＡが配置されない。
複数のソース／ドレイン領域１６０の内のコンタクトフィンガー部ＣＡＦと接続される一部は、コンタクトボディー部ＣＡＢと電気的に接続され、コンタクトアイランド部ＣＡＩと接続される他の一部は、ビアコンタクトＶＡと電気的に接続される。
ゲート電極ＧＬ上には、第２コンタクトＣＢが配置される。
【0091】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0092】
１、１ａ、２、２ａ、１ｄ 集積回路素子
１１０ 基板
１２０ 素子分離膜
１４５ ゲート絶縁膜
１５０、ＧＬ ゲート電極
１５０Ｍ メインゲート部分
１５０Ｓ サブゲート部分
１５５、ＳＰ ゲートスペーサ
１５８ ゲート間絶縁層
１６０ ソース／ドレイン領域
１７０ ゲートキャッピング層
１７２ 分離キャッピング層
５５２ 上部配線ライン
５５４ 上部配線ビア
５５８ 上部配線間絶縁層
６５２ 下部配線ライン
６５４ 下部配線ビア
６５８ 下部配線間絶縁層
ＢＳ－ＰＤＮ 下部配線構造体
ＣＡ、２１０、２１０ａ 第１コンタクト
ＣＡＢ コンタクトボディー部
ＣＡＦ コンタクトフィンガー部
ＣＡＩ コンタクトアイランド部
ＣＡＳ コンタクト構造体
ＣＢ 第２コンタクト
ＣＴＩ 分離絶縁層
ＣＴＬ 第１ゲートカット領域
ＣＴＳ 第２ゲートカット領域
ＦＡ フィン型活性領域
ＦＳ－ＰＤＮ 上部配線構造体
ＧＳ ゲート構造体
Ｎ１、Ｎ２、Ｎ３ ナノシート
ＮＳＳ ナノシート積層構造
ＲＸ 素子領域
ＴＳＶ 貫通電極
ＶＡ ビアコンタクト
１１０ 基板
１２０ 素子分離膜
１４５ ゲート絶縁膜
１５０、ＧＬ ゲート電極
１５０Ｍ メインゲート部分
１５０Ｓ サブゲート部分
１５５、ＳＰ ゲートスペーサ
１５８ ゲート間絶縁層
１６０ ソース／ドレイン領域
１７０ ゲートキャッピング層
１７２ 分離キャッピング層
５５２ 上部配線ライン
５５４ 上部配線ビア
５５８ 上部配線間絶縁層
６５２ 下部配線ライン
６５４ 下部配線ビア
６５８ 下部配線間絶縁層
ＢＳ－ＰＤＮ 下部配線構造体
ＣＡ、２１０、２１０ａ 第１コンタクト
ＣＡＢ コンタクトボディー部
ＣＡＦ コンタクトフィンガー部
ＣＡＩ コンタクトアイランド部
ＣＡＳ コンタクト構造体
ＣＢ 第２コンタクト
ＣＴＩ 分離絶縁層
ＣＴＬ 第１ゲートカット領域
ＣＴＳ 第２ゲートカット領域
ＦＡ フィン型活性領域
ＦＳ－ＰＤＮ 上部配線構造体
ＧＳ ゲート構造体
Ｎ１、Ｎ２、Ｎ３ ナノシート
ＮＳＳ ナノシート積層構造
ＲＸ 素子領域
ＴＳＶ 貫通電極
ＶＡ ビアコンタクト
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図14A】
【図14B】