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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137820
(43)【公開日】2024-10-07
(54)【発明の名称】半導体パッケージ及びその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240927BHJP
H10B 80/00 20230101ALI20240927BHJP
H01L 23/12 20060101ALI20240927BHJP
【ＦＩ】
H01L25/08 H
H10B80/00
H01L23/12 F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024041716
(22)【出願日】2024-03-15
(31)【優先権主張番号】10-2023-0039025
(32)【優先日】2023-03-24
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2023-0054200
(32)【優先日】2023-04-25
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】梁 同 チョル
(72)【発明者】
【氏名】呉 寅 源
(57)【要約】
【課題】半導体パッケージ内の半導体チップ間に信号伝達パスを最小化し放熱特性を極大化した半導体パッケージ及びその製造方法を提供する。
【解決手段】本発明による半導体パッケージは、第１再配線基板と、第１再配線基板上に配置される第１半導体チップと、第１半導体チップ上に配置される第２再配線基板と、第１半導体チップの一側面の第１再配線基板上に配置され、第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、第１半導体チップの上部に配置される第２半導体チップと、第２半導体チップ上に配置される放熱構造体と、を有する。
【選択図】図１
【解決手段】本発明による半導体パッケージは、第１再配線基板と、第１再配線基板上に配置される第１半導体チップと、第１半導体チップ上に配置される第２再配線基板と、第１半導体チップの一側面の第１再配線基板上に配置され、第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、第１半導体チップの上部に配置される第２半導体チップと、第２半導体チップ上に配置される放熱構造体と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１再配線基板と、
前記第１再配線基板上に配置される第１半導体チップと、
前記第１半導体チップ上に配置される第２再配線基板と、
前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第１半導体チップの上部に配置される第２半導体チップと、
前記第２半導体チップ上に配置される放熱構造体と、を有することを特徴とする半導体パッケージ。
前記第１再配線基板上に配置される第１半導体チップと、
前記第１半導体チップ上に配置される第２再配線基板と、
前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第１半導体チップの上部に配置される第２半導体チップと、
前記第２半導体チップ上に配置される放熱構造体と、を有することを特徴とする半導体パッケージ。
【請求項2】
前記第２再配線基板は、前記第１半導体チップの上面全体を覆い、
前記第２半導体チップは、前記第２再配線基板上に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記第２半導体チップは、前記第２再配線基板上に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項3】
前記第２半導体チップの一側面の前記第２再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項２に記載の半導体パッケージ。
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項２に記載の半導体パッケージ。
【請求項4】
前記第１半導体チップは、バンプを介してフリップチップ構造によって前記第１パッケージ基板上に実装され、
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、前記背面配線層、及び前記第２再配線基板を経由して前記メモリ信号を交換することを特徴とする請求項３に記載の半導体パッケージ。
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、前記背面配線層、及び前記第２再配線基板を経由して前記メモリ信号を交換することを特徴とする請求項３に記載の半導体パッケージ。
【請求項5】
前記第２再配線基板は、前記第１半導体チップの上面の一部を覆い、
前記第２半導体チップは、前記第２再配線基板の一側面に隣接して前記第１半導体チップ上に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記第２半導体チップは、前記第２再配線基板の一側面に隣接して前記第１半導体チップ上に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項6】
前記第２再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項５に記載の半導体パッケージ。
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項５に記載の半導体パッケージ。
【請求項7】
前記第１半導体チップは、バンプを介してフリップチップ構造によって前記第１パッケージ基板上に実装され、
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項６に記載の半導体パッケージ。
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項６に記載の半導体パッケージ。
【請求項8】
第１再配線基板と、
前記第１再配線基板上に配置される積層チップ構造と、
前記積層チップ構造上に配置される第２再配線基板と、
前記積層チップ構造の一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第２再配線基板上の前記積層チップ構造に対応する部分に配置される放熱構造体と、を有し、
前記積層チップ構造は、第１半導体チップ、前記第１半導体チップ上に配置される第２半導体チップ、及び前記第２半導体チップの一側面の前記第１半導体チップ上に配置されるインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）チップを備えることを特徴とする半導体パッケージ。
前記第１再配線基板上に配置される積層チップ構造と、
前記積層チップ構造上に配置される第２再配線基板と、
前記積層チップ構造の一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第２再配線基板上の前記積層チップ構造に対応する部分に配置される放熱構造体と、を有し、
前記積層チップ構造は、第１半導体チップ、前記第１半導体チップ上に配置される第２半導体チップ、及び前記第２半導体チップの一側面の前記第１半導体チップ上に配置されるインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）チップを備えることを特徴とする半導体パッケージ。
【請求項9】
前記放熱構造体の一側面の前記第２再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項８に記載の半導体パッケージ。
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項８に記載の半導体パッケージ。
【請求項10】
前記第１半導体チップは、バンプを介してフリップチップ構造によって前記第１パッケージ基板上に実装され、
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する第１貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記インターポーザチップ、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項９に記載の半導体パッケージ。
前記第１半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する第１貫通電極を含み、
前記メモリ素子と前記第２半導体チップは、前記第２再配線基板、前記インターポーザチップ、前記背面配線層、第１貫通電極、前記素子層、前記第１貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項９に記載の半導体パッケージ。
【請求項11】
前記第１再配線基板と前記第２再配線基板との間に配置される密封材をさらに有し、
前記基板間貫通電極は、前記密封材を貫通し、
前記第２半導体チップと前記第２再配線基板との間、及び前記インターポーザチップと前記第２再配線基板との間には、密封材が配置されていないことを特徴とする請求項８に記載の半導体パッケージ。
前記基板間貫通電極は、前記密封材を貫通し、
前記第２半導体チップと前記第２再配線基板との間、及び前記インターポーザチップと前記第２再配線基板との間には、密封材が配置されていないことを特徴とする請求項８に記載の半導体パッケージ。
【請求項12】
第１再配線基板と、
前記第１再配線基板上に配置される第１半導体チップと、
前記第１半導体チップ上に配置される第２再配線基板と、
前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第１半導体チップの上部に配置される第２半導体チップと、
前記第２再配線基板上に配置されるメモリ素子と、を有し、
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする半導体パッケージ。
前記第１再配線基板上に配置される第１半導体チップと、
前記第１半導体チップ上に配置される第２再配線基板と、
前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、
前記第１半導体チップの上部に配置される第２半導体チップと、
前記第２再配線基板上に配置されるメモリ素子と、を有し、
前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする半導体パッケージ。
【請求項13】
前記第２再配線基板は、前記第１半導体チップの上面全体を覆い、
前記第２半導体チップは、前記第２再配線基板上に配置されることを特徴とする請求項１２に記載の半導体パッケージ。
前記第２半導体チップは、前記第２再配線基板上に配置されることを特徴とする請求項１２に記載の半導体パッケージ。
【請求項14】
前記第２再配線基板は、前記第１半導体チップの上面の一部を覆い、
前記第２半導体チップは、前記第２再配線基板の一側面に隣接して前記第１半導体チップ上に配置されることを特徴とする請求項１３に記載の半導体パッケージ。
前記第２半導体チップは、前記第２再配線基板の一側面に隣接して前記第１半導体チップ上に配置されることを特徴とする請求項１３に記載の半導体パッケージ。
【請求項15】
前記第２半導体チップは、前記第１半導体チップ上に配置され、
前記第２半導体チップの一側面の前記第１半導体チップ上に配置されるインターポーザチップをさらに有し、
前記第２再配線基板は、前記第２半導体チップと前記インターポーザチップとを覆うことを特徴とする請求項１２に記載の半導体パッケージ。
前記第２半導体チップの一側面の前記第１半導体チップ上に配置されるインターポーザチップをさらに有し、
前記第２再配線基板は、前記第２半導体チップと前記インターポーザチップとを覆うことを特徴とする請求項１２に記載の半導体パッケージ。
【請求項16】
前記第２半導体チップ上に配置されるか、又は前記第２再配線基板上の前記第２半導体チップに対応する部分に配置される放熱構造体をさらに有することを特徴とする請求項１２に記載の半導体パッケージ。
【請求項17】
第１再配線基板を準備する段階と、
前記第１再配線基板上に第１半導体チップを実装する段階と、
前記第１半導体チップの一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、
前記基板間貫通電極と第１半導体チップとを密封材で密封する段階と、
前記第１半導体チップ、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、
前記第１半導体チップ、又は第２再配線基板上に第２半導体チップを実装する段階と、を有することを特徴とする半導体パッケージ製造方法。
前記第１再配線基板上に第１半導体チップを実装する段階と、
前記第１半導体チップの一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、
前記基板間貫通電極と第１半導体チップとを密封材で密封する段階と、
前記第１半導体チップ、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、
前記第１半導体チップ、又は第２再配線基板上に第２半導体チップを実装する段階と、を有することを特徴とする半導体パッケージ製造方法。
【請求項18】
前記第２再配線基板を形成する段階において、
前記第２再配線基板は、前記第１半導体チップの上面全体を覆うように形成し、
前記第２半導体チップを実装する段階において、
前記第２半導体チップを、前記第２再配線基板上の前記第１半導体チップに対応する部分に実装し、
前記第２半導体チップを実装する段階後に、
前記第２半導体チップ上に放熱構造体を積層する段階と、
前記第２半導体チップの一側面の前記第２再配線基板上にメモリ素子を実装する段階と、をさらに有することを特徴とする請求項１７に記載の半導体パッケージ製造方法。
前記第２再配線基板は、前記第１半導体チップの上面全体を覆うように形成し、
前記第２半導体チップを実装する段階において、
前記第２半導体チップを、前記第２再配線基板上の前記第１半導体チップに対応する部分に実装し、
前記第２半導体チップを実装する段階後に、
前記第２半導体チップ上に放熱構造体を積層する段階と、
前記第２半導体チップの一側面の前記第２再配線基板上にメモリ素子を実装する段階と、をさらに有することを特徴とする請求項１７に記載の半導体パッケージ製造方法。
【請求項19】
前記密封材で密封する段階において、
前記基板間貫通電極の上面と前記第１半導体チップの上面が前記密封材から露出させ、
前記第２再配線基板を形成する段階前に、
前記第１半導体チップ上の前記第２半導体チップに対応する部分にフィルムを付着する段階をさらに有し、
前記第２再配線基板を形成する段階において、
前記第２再配線基板を、前記フィルムを除いた前記第１半導体チップの上面の一部を覆うように形成し、
前記第２半導体チップを実装する段階において、
前記フィルムを除去し、第２半導体チップを前記第１半導体チップ上に実装し、
前記第２半導体チップを実装する段階後に、
前記第２半導体チップ上に放熱構造体を積層する段階と、
前記第２再配線基板上にメモリ素子を実装する段階と、をさらに有することを特徴とする請求項１７に記載の半導体パッケージ製造方法。
前記基板間貫通電極の上面と前記第１半導体チップの上面が前記密封材から露出させ、
前記第２再配線基板を形成する段階前に、
前記第１半導体チップ上の前記第２半導体チップに対応する部分にフィルムを付着する段階をさらに有し、
前記第２再配線基板を形成する段階において、
前記第２再配線基板を、前記フィルムを除いた前記第１半導体チップの上面の一部を覆うように形成し、
前記第２半導体チップを実装する段階において、
前記フィルムを除去し、第２半導体チップを前記第１半導体チップ上に実装し、
前記第２半導体チップを実装する段階後に、
前記第２半導体チップ上に放熱構造体を積層する段階と、
前記第２再配線基板上にメモリ素子を実装する段階と、をさらに有することを特徴とする請求項１７に記載の半導体パッケージ製造方法。
【請求項20】
第１再配線基板を準備する段階と、
前記第１再配線基板上に積層チップ構造を実装する段階と、
前記積層チップ構造の一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、
前記基板間貫通電極と積層チップ構造を密封材で密封する段階と、
前記積層チップ構造、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、
前記第２再配線基板上にメモリ素子と放熱構造体とを積層する段階と、を有し、
前記積層チップ構造を実装する段階は、
前記第１半導体チップ上に第２半導体チップを実装する段階と、
前記第２半導体チップの一側面の前記第１半導体チップ上にインターポーザチップを実装する段階と、
前記第１半導体チップを前記第１再配線基板上に実装する段階と、を含むことを特徴とする半導体パッケージ製造方法。
前記第１再配線基板上に積層チップ構造を実装する段階と、
前記積層チップ構造の一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、
前記基板間貫通電極と積層チップ構造を密封材で密封する段階と、
前記積層チップ構造、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、
前記第２再配線基板上にメモリ素子と放熱構造体とを積層する段階と、を有し、
前記積層チップ構造を実装する段階は、
前記第１半導体チップ上に第２半導体チップを実装する段階と、
前記第２半導体チップの一側面の前記第１半導体チップ上にインターポーザチップを実装する段階と、
前記第１半導体チップを前記第１再配線基板上に実装する段階と、を含むことを特徴とする半導体パッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージに関し、特に、半導体チップの上部と下部に再配線基板を含む半導体パッケージ及びその製造方法に関する。
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって電子機器は、さらに小型化及び軽量化されている。
電子機器の小型化及び軽量化によって、それに使用される半導体パッケージも小型化及び軽量化され、かつ半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。
電子機器の小型化及び軽量化によって、それに使用される半導体パッケージも小型化及び軽量化され、かつ半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。
【0003】
そのような半導体パッケージが高性能及び高容量化されることにより、半導体パッケージの消費電力が増加している。
これにより、半導体パッケージのサイズ／性能に対応した半導体パッケージの放熱特性の重要度が高まりつつある。
これにより、半導体パッケージのサイズ／性能に対応した半導体パッケージの放熱特性の重要度が高まりつつある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平４－０１２５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、半導体パッケージ内の半導体チップ間に信号伝達パスを最小化し、放熱特性を極大化した半導体パッケージ、及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体パッケージは、第１再配線基板と、前記第１再配線基板上に配置される第１半導体チップと、前記第１半導体チップ上に配置される第２再配線基板と、前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、前記第１半導体チップの上部に配置される第２半導体チップと、前記第２半導体チップ上に配置される放熱構造体と、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体パッケージは、第１再配線基板と、前記第１再配線基板上に配置される積層チップ構造と、前記積層チップ構造上に配置される第２再配線基板と、前記積層チップ構造の一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、前記第２再配線基板上の前記積層チップ構造に対応する部分に配置される放熱構造体と、を有し、前記積層チップ構造は、第１半導体チップ、前記第１半導体チップ上に配置される第２半導体チップ、及び前記第２半導体チップの一側面の前記第１半導体チップ上に配置されるインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）チップを備えることを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体パッケージは、第１再配線基板と、前記第１再配線基板上に配置される第１半導体チップと、前記第１半導体チップ上に配置される第２再配線基板と、前記第１半導体チップの一側面の前記第１再配線基板上に配置され、前記第１再配線基板と第２再配線基板とを接続する基板間貫通電極と、前記第１半導体チップの上部に配置される第２半導体チップと、前記第２再配線基板上に配置されるメモリ素子と、を有し、前記メモリ素子と前記第２半導体チップは、前記第１再配線基板を経由せずにメモリ信号を交換することを特徴とする。
【0009】
上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、第１再配線基板を準備する段階と、前記第１再配線基板上に第１半導体チップを実装する段階と、前記第１半導体チップの一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、前記基板間貫通電極と第１半導体チップとを密封材で密封する段階と、前記第１半導体チップ、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、前記第１半導体チップ、又は第２再配線基板上に第２半導体チップを実装する段階と、を有することを特徴とする。
【0010】
また、上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、第１再配線基板を準備する段階と、前記第１再配線基板上に積層チップ構造を実装する段階と、前記積層チップ構造の一側面の前記第１再配線基板上に基板間貫通電極を形成する段階と、前記基板間貫通電極と積層チップ構造を密封材で密封する段階と、前記積層チップ構造、前記基板間貫通電極、及び密封材上に第２再配線基板を形成する段階と、前記第２再配線基板上にメモリ素子と放熱構造体とを積層する段階と、を有し、前記積層チップ構造を実装する段階は、前記第１半導体チップ上に第２半導体チップを実装する段階と、前記第２半導体チップの一側面の前記第１半導体チップ上にインターポーザチップを実装する段階と、前記第１半導体チップを前記第１再配線基板上に実装する段階と、を含むことを特徴とする。
【発明の効果】
【0011】
本発明に係る半導体パッケージ及びその製造方法によれば、第１再配線基板と第２再配線基板との間に下部チップである第１半導体チップのみが配置される。
それにより、第１再配線基板と第２再配線基板との距離が減少し、基板間貫通電極のサイズ及びピッチが減少し、結果として、全体半導体パッケージの厚さ及びサイズを減少させることができる。
また、上部チップである第２半導体チップ上に放熱構造体が直ちに積層され、第１半導体チップの上面が第２再配線基板の下面に直接接する。
したがって、第１半導体チップ、及び第２半導体チップから発生した熱が第２再配線基板及び放熱構造体を通じて効果的に放出することができる。
さらに、メモリ素子と第２半導体チップとの間のメモリ信号の交換のための信号伝達経路が最小化される。
例えば、メモリ素子と第２半導体チップとの間のメモリ信号は、基板間貫通電極及び第１再配線基板を経由せずに、第２再配線基板と第１半導体チップとを通じて伝達される。
結果として、本発明に係る半導体パッケージは、システムレベルでの動作性能（ｐｅｒｆｏｒｍａｎｃｅ）が大きく向上することができる。
それにより、第１再配線基板と第２再配線基板との距離が減少し、基板間貫通電極のサイズ及びピッチが減少し、結果として、全体半導体パッケージの厚さ及びサイズを減少させることができる。
また、上部チップである第２半導体チップ上に放熱構造体が直ちに積層され、第１半導体チップの上面が第２再配線基板の下面に直接接する。
したがって、第１半導体チップ、及び第２半導体チップから発生した熱が第２再配線基板及び放熱構造体を通じて効果的に放出することができる。
さらに、メモリ素子と第２半導体チップとの間のメモリ信号の交換のための信号伝達経路が最小化される。
例えば、メモリ素子と第２半導体チップとの間のメモリ信号は、基板間貫通電極及び第１再配線基板を経由せずに、第２再配線基板と第１半導体チップとを通じて伝達される。
結果として、本発明に係る半導体パッケージは、システムレベルでの動作性能（ｐｅｒｆｏｒｍａｎｃｅ）が大きく向上することができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態による半導体パッケージの概略構成を示す断面図である。
【図3A】比較例の半導体パッケージと本発明の実施形態による半導体パッケージにおけるメモリ信号の伝達経路を説明するための断面図である。
【図3B】比較例の半導体パッケージと本発明の実施形態による半導体パッケージにおけるメモリ信号の伝達経路を説明するための断面図である。
【図5】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図6】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図7】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図8A】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【図9】本発明の他の実施形態による半導体パッケージの概略構成を示す断面図である。
【発明を実施するための形態】
【0013】
次に、本発明に係る半導体パッケージ及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
図面上の同じ構成要素に対しては、同じ参照符号を使用し、それらに係わる重複説明は省略する。
図面上の同じ構成要素に対しては、同じ参照符号を使用し、それらに係わる重複説明は省略する。
【0014】
図１は、本発明の実施形態による半導体パッケージの概略構成を示す断面図であり、図２は、図１の半導体パッケージにおいて、第１半導体チップをさらに詳細に示す断面図である。
図１及び図２を参照すると、本発明の実施形態による半導体パッケージ１０００は、下部パッケージ１００、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
図１及び図２を参照すると、本発明の実施形態による半導体パッケージ１０００は、下部パッケージ１００、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
【0015】
下部パッケージ１００は、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、基板間貫通電極１４０、密封材１５０、及び第２半導体チップ１６０を含む。
第１再配線基板１１０は、第１半導体チップ１２０の下部に配置され、第１半導体チップ１２０のチップパッドを第１半導体チップ１２０の外部領域に再配線する役割を行う。
具体的には、第１再配線基板１１０は、第１ボディー絶縁層１１２、及び第１再配線ライン１１４を含む。
第１再配線ライン１１４は、多重層に形成されて、ビア（ｖｉａ）によって互いに接続される。
第１再配線基板１１０は、第１半導体チップ１２０の下部に配置され、第１半導体チップ１２０のチップパッドを第１半導体チップ１２０の外部領域に再配線する役割を行う。
具体的には、第１再配線基板１１０は、第１ボディー絶縁層１１２、及び第１再配線ライン１１４を含む。
第１再配線ライン１１４は、多重層に形成されて、ビア（ｖｉａ）によって互いに接続される。
【0016】
第１ボディー絶縁層１１２は、絶縁性物質、例えば、ＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂からなり、無機フィラーをさらに含む。
しかし、第１ボディー絶縁層１１２の材質が前述した材質に限定されるものではない。
第１ボディー絶縁層１１２は、第１再配線ライン１１４の多重層構造によって多重層構造を有し得る。
但し、図１において、便宜上、第１ボディー絶縁層１１２は、単一層構造と図示している。
一方、第１ボディー絶縁層１１２が多重層構造を有する場合、第１ボディー絶縁層１１２は、同じ物質からなるか、又は互いに異なる物質からなる。
第１ボディー絶縁層１１２の下面上には、外部接続端子４００が配置される。
しかし、第１ボディー絶縁層１１２の材質が前述した材質に限定されるものではない。
第１ボディー絶縁層１１２は、第１再配線ライン１１４の多重層構造によって多重層構造を有し得る。
但し、図１において、便宜上、第１ボディー絶縁層１１２は、単一層構造と図示している。
一方、第１ボディー絶縁層１１２が多重層構造を有する場合、第１ボディー絶縁層１１２は、同じ物質からなるか、又は互いに異なる物質からなる。
第１ボディー絶縁層１１２の下面上には、外部接続端子４００が配置される。
【0017】
外部接続端子４００は、第１ボディー絶縁層１１２の下面上に形成された外部接続パッド上に配置される。
外部接続端子４００は、第１再配線基板１１０の第１再配線ライン１１４とバンプ１２５とを介して第１半導体チップ１２０に電気的に接続される。
外部接続端子４００は、第１半導体チップ１２０の下面に対応する第１再配線基板１１０の第１下面部分と、第１下面部分でｘ方向に外部に拡張された第１再配線基板１１０の第２下面部分に配置される。
このように外部接続端子４００が第１半導体チップ１２０の下面よりさらに広い領域に配置されたパッケージ構造をファンアウト（Ｆａｎ－Ｏｕｔ：ＦＯ）パッケージ構造と称する。
一方、外部接続端子４００が第１半導体チップ１２０の下面に対応する部分にのみ配置されたパッケージ構造をファンイン（Ｆａｎ－Ｉｎ：ＦＩ）パッケージ構造と称する。
外部接続端子４００は、第１再配線基板１１０の第１再配線ライン１１４とバンプ１２５とを介して第１半導体チップ１２０に電気的に接続される。
外部接続端子４００は、第１半導体チップ１２０の下面に対応する第１再配線基板１１０の第１下面部分と、第１下面部分でｘ方向に外部に拡張された第１再配線基板１１０の第２下面部分に配置される。
このように外部接続端子４００が第１半導体チップ１２０の下面よりさらに広い領域に配置されたパッケージ構造をファンアウト（Ｆａｎ－Ｏｕｔ：ＦＯ）パッケージ構造と称する。
一方、外部接続端子４００が第１半導体チップ１２０の下面に対応する部分にのみ配置されたパッケージ構造をファンイン（Ｆａｎ－Ｉｎ：ＦＩ）パッケージ構造と称する。
【0018】
第１半導体チップ１２０は、第１再配線基板１１０上にバンプ１２５を通じて実装される。
バンプ１２５は、例えば、ピラー（ｐｉｌｌａｒ）とソルダを含む。
しかし、実施形態によって、バンプ１２５は、ソルダのみを含み得る。
第１半導体チップ１２０は、第１再配線基板１１０上でｘ方向にいずれか一方に偏って配置される。
例えば、図１に示したように、第１半導体チップ１２０は、第１再配線基板１１０上でｘ方向に右側に偏って配置される。
また、第１半導体チップ１２０がｘ方向に右側に偏って配置されることにより、その上の第２半導体チップ１６０と放熱構造体２００も右側に偏って配置される。
このような配置構造は、第１半導体チップ１２０と第２半導体チップ１６０で発生する熱を効果的に放出するためでもある。
バンプ１２５は、例えば、ピラー（ｐｉｌｌａｒ）とソルダを含む。
しかし、実施形態によって、バンプ１２５は、ソルダのみを含み得る。
第１半導体チップ１２０は、第１再配線基板１１０上でｘ方向にいずれか一方に偏って配置される。
例えば、図１に示したように、第１半導体チップ１２０は、第１再配線基板１１０上でｘ方向に右側に偏って配置される。
また、第１半導体チップ１２０がｘ方向に右側に偏って配置されることにより、その上の第２半導体チップ１６０と放熱構造体２００も右側に偏って配置される。
このような配置構造は、第１半導体チップ１２０と第２半導体チップ１６０で発生する熱を効果的に放出するためでもある。
【0019】
第１半導体チップ１２０は、アナログチップでもある。
例えば、第１半導体チップ１２０は、第２半導体チップ１６０の通信を支援するモデム（ｍｏｄｅｍ）チップでもある。
しかし、第１半導体チップ１２０の種類がモデムチップに限定されるものではない。
例えば、第１半導体チップ１２０は、第２半導体チップ１６０の動作を支援する多様な種類の集積素子を含み得る。
第１半導体チップ１２０は、メモリ素子３００とメモリ信号を交換するための多チャネルＩ／Ｏインターフェースを含む。
例えば、第１半導体チップ１２０は、第２半導体チップ１６０の通信を支援するモデム（ｍｏｄｅｍ）チップでもある。
しかし、第１半導体チップ１２０の種類がモデムチップに限定されるものではない。
例えば、第１半導体チップ１２０は、第２半導体チップ１６０の動作を支援する多様な種類の集積素子を含み得る。
第１半導体チップ１２０は、メモリ素子３００とメモリ信号を交換するための多チャネルＩ／Ｏインターフェースを含む。
【0020】
図２に示したように、第１半導体チップ１２０は、基板１２１、素子層１２３、背面配線層１２７、及び貫通電極１２９を含む。
基板１２１は、第１半導体チップ１２０のボディーを構成し、シリコン基板を基盤とする。
素子層１２３は、基板１２１の下部に配置される。
素子層１２３は、厳密に言って、トランジスタのような能動素子が配置される集積回路層と、集積回路層に接続された多重配線層を含み得る。
一般的に、多重配線層が素子層１２３の大部分を占め、集積回路層は、素子層１２３の一部のみを占める。
例えば、図２において、図に示した素子層１２３のほとんどは、多重配線層において、素子層１２３の中央部分の上部一部に集積回路層が配置される。
一方、多重配線層は、用語からも分かるように、多重層の配線を含み、互いに異なる層の配線は、ビアを通じて互いに接続される。
素子層１２３の下面上には、配線で接続されたチップパッドが配置され、バンプ１２５は、チップパッド上に配置される。
基板１２１は、第１半導体チップ１２０のボディーを構成し、シリコン基板を基盤とする。
素子層１２３は、基板１２１の下部に配置される。
素子層１２３は、厳密に言って、トランジスタのような能動素子が配置される集積回路層と、集積回路層に接続された多重配線層を含み得る。
一般的に、多重配線層が素子層１２３の大部分を占め、集積回路層は、素子層１２３の一部のみを占める。
例えば、図２において、図に示した素子層１２３のほとんどは、多重配線層において、素子層１２３の中央部分の上部一部に集積回路層が配置される。
一方、多重配線層は、用語からも分かるように、多重層の配線を含み、互いに異なる層の配線は、ビアを通じて互いに接続される。
素子層１２３の下面上には、配線で接続されたチップパッドが配置され、バンプ１２５は、チップパッド上に配置される。
【0021】
背面配線層１２７は、基板１２１の上部に配置される。
背面配線層１２７内には、配線が配置され、配線は、単一層又は多重層として配置される。
多重層の配線である場合、他層の配線は、ビアを通じて互いに接続される。
背面配線層１２７の上面上には、配線に接続された上部パッドが配置される。
背面配線層１２７の上部パッドには、第２再配線基板１３０の再配線ラインが接続される。
背面配線層１２７内には、配線が配置され、配線は、単一層又は多重層として配置される。
多重層の配線である場合、他層の配線は、ビアを通じて互いに接続される。
背面配線層１２７の上面上には、配線に接続された上部パッドが配置される。
背面配線層１２７の上部パッドには、第２再配線基板１３０の再配線ラインが接続される。
【0022】
貫通電極１２９は、基板１２１を貫通して背面配線層１２７の配線と、素子層１２３の配線を互いに接続する。
貫通電極１２９は、基板１２１を構成するシリコンを貫通する構造を有するので、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と言及される。
参考までに、貫通電極１２９は、素子層１２３の集積回路層が形成される前に形成されたビアファースト構造、集積回路層の形成後、素子層１２３の多重配線層の形成前に形成されたビアミドル構造、及び多重配線層の形成後に形成されたビアラスト構造に区別される。
図１において、貫通電極１２９は、例えば、ビアミドル構造に該当する。
しかし、それに限定されず、本実施形態の半導体パッケージ１０００において、貫通電極１２９は、ビアファースト又はビアラスト構造によって形成され得る。
貫通電極１２９は、基板１２１を構成するシリコンを貫通する構造を有するので、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と言及される。
参考までに、貫通電極１２９は、素子層１２３の集積回路層が形成される前に形成されたビアファースト構造、集積回路層の形成後、素子層１２３の多重配線層の形成前に形成されたビアミドル構造、及び多重配線層の形成後に形成されたビアラスト構造に区別される。
図１において、貫通電極１２９は、例えば、ビアミドル構造に該当する。
しかし、それに限定されず、本実施形態の半導体パッケージ１０００において、貫通電極１２９は、ビアファースト又はビアラスト構造によって形成され得る。
【0023】
第１半導体チップ１２０において、下面がアクティブ面である前面（ｆｒｏｎｔ ｓｕｒｆａｃｅ）であり、上面が非アクティブ面である背面（ｂａｃｋ ｓｕｒｆａｃｅ）でもある。
すなわち、素子層１２３の下面が第１半導体チップ１２０の前面に該当し、背面配線層１２７の上面が第１半導体チップ１２０の背面に該当する。
アクティブ面である前面上に、チップパッドが形成され、第１半導体チップ１２０は、チップパッド上に配置されたバンプ１２５を通じて第１再配線基板１１０上にフリップチップ構造によって実装される。
すなわち、素子層１２３の下面が第１半導体チップ１２０の前面に該当し、背面配線層１２７の上面が第１半導体チップ１２０の背面に該当する。
アクティブ面である前面上に、チップパッドが形成され、第１半導体チップ１２０は、チップパッド上に配置されたバンプ１２５を通じて第１再配線基板１１０上にフリップチップ構造によって実装される。
【0024】
第２再配線基板１３０は、第１半導体チップ１２０、基板間貫通電極１４０、及び密封材１５０上に配置される。
第２再配線基板１３０は、第１再配線基板１１０と類似した構造を有するが、厚さにおいて異なっている。
例えば、第２再配線基板１３０は、ボディー絶縁層と再配線ラインを含むが、再配線ラインの層数が第１再配線基板１１０の第１再配線ライン１１４の層数よりも少ない。
しかし、実施形態によって、第２再配線基板１３０の再配線ラインの層数が第１再配線基板１１０の第１再配線ライン１１４の層数と実質的に同一でもあり得る。
一方、第２再配線基板１３０の再配線ラインは、基板間貫通電極１４０、及び第１再配線基板１１０の第１再配線ライン１１４を通じて外部接続端子４００に電気的に接続される。
第２再配線基板１３０は、第１再配線基板１１０と類似した構造を有するが、厚さにおいて異なっている。
例えば、第２再配線基板１３０は、ボディー絶縁層と再配線ラインを含むが、再配線ラインの層数が第１再配線基板１１０の第１再配線ライン１１４の層数よりも少ない。
しかし、実施形態によって、第２再配線基板１３０の再配線ラインの層数が第１再配線基板１１０の第１再配線ライン１１４の層数と実質的に同一でもあり得る。
一方、第２再配線基板１３０の再配線ラインは、基板間貫通電極１４０、及び第１再配線基板１１０の第１再配線ライン１１４を通じて外部接続端子４００に電気的に接続される。
【0025】
基板間貫通電極１４０は、第１再配線基板１１０と第２再配線基板１３０との間に配置される。
第１再配線基板１１０と第２再配線基板１３０との間に密封材１５０が配置されることにより、基板間貫通電極１４０は、密封材１５０を貫通して延長される構造を有する。
基板間貫通電極１４０は、第１再配線基板１１０と第２再配線基板１３０とを電気的に接続する。
例えば、基板間貫通電極１４０は、第１再配線基板１１０の第１再配線ライン１１４に接続され、かつ第２再配線基板１３０の再配線ラインに接続される。
基板間貫通電極１４０は、例えば、Ｃｕを含む。
しかし、基板間貫通電極１４０の材質がＣｕに限定されるものではない。
第１再配線基板１１０と第２再配線基板１３０との間に密封材１５０が配置されることにより、基板間貫通電極１４０は、密封材１５０を貫通して延長される構造を有する。
基板間貫通電極１４０は、第１再配線基板１１０と第２再配線基板１３０とを電気的に接続する。
例えば、基板間貫通電極１４０は、第１再配線基板１１０の第１再配線ライン１１４に接続され、かつ第２再配線基板１３０の再配線ラインに接続される。
基板間貫通電極１４０は、例えば、Ｃｕを含む。
しかし、基板間貫通電極１４０の材質がＣｕに限定されるものではない。
【0026】
基板間貫通電極１４０は、シード（ｓｅｅｄ）メタルを用いた電気メッキを通じて形成され得る。
基板間貫通電極１４０は、Ｃｕポスト（ｐｏｓｔ）又は貫通ポストとも言及される。
シードメタルは、例えば、Ｃｕ、チタン（Ｔｉ）、タンタル（Ｔａ）、チタンナイトライド（ＴｉＮ）、タンタルナイトライド（ＴａＮ）などの多様なメタル物質を含み得る。
本実施形態の半導体パッケージ１０００において、シードメタルは、基板間貫通電極１４０の一部として含まれる。
例えば、シードメタルがＣｕからなり、基板間貫通電極１４０もＣｕからなる。
それにより、図１において、シードメタルを別途に図に示していない。
基板間貫通電極１４０は、Ｃｕポスト（ｐｏｓｔ）又は貫通ポストとも言及される。
シードメタルは、例えば、Ｃｕ、チタン（Ｔｉ）、タンタル（Ｔａ）、チタンナイトライド（ＴｉＮ）、タンタルナイトライド（ＴａＮ）などの多様なメタル物質を含み得る。
本実施形態の半導体パッケージ１０００において、シードメタルは、基板間貫通電極１４０の一部として含まれる。
例えば、シードメタルがＣｕからなり、基板間貫通電極１４０もＣｕからなる。
それにより、図１において、シードメタルを別途に図に示していない。
【0027】
密封材１５０は、第１再配線基板１１０と第２再配線基板１３０との間に配置される。
密封材１５０は、第１半導体チップ１２０の側面を覆って密封する。
また、密封材１５０は、基板間貫通電極１４０の側面を覆う。
一方、図１に示したように、密封材１５０は、第１再配線基板１１０と第１半導体チップ１２０との間と、第１半導体チップ１２０の下面上のバンプ１２５の間を充填する。
しかし、一実施形態において、第１半導体チップ１２０の下面上のバンプ１２５の間にアンダーフィル（ｕｎｄｅｒ ｆｉｌｌ）が満たされ、密封材１５０は、第１半導体チップ１２０とアンダーフィルの側面を覆う。
密封材１５０は、絶縁性物質、例えば、エポキシ樹脂のような熱硬化性樹脂、又はポリイミドのような熱可塑性樹脂、又はそれらに無機フィラーのような補強材が含まれた樹脂を含み得る。
例えば、密封材１５０は、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを含み得る。
また、密封材１５０は、ＥＭＣのようなモールディング物質、又はＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）のような感光性材料を含み得る。
しかし、密封材１５０の材質が前述した物質に限定されるものではない。
密封材１５０は、第１半導体チップ１２０の側面を覆って密封する。
また、密封材１５０は、基板間貫通電極１４０の側面を覆う。
一方、図１に示したように、密封材１５０は、第１再配線基板１１０と第１半導体チップ１２０との間と、第１半導体チップ１２０の下面上のバンプ１２５の間を充填する。
しかし、一実施形態において、第１半導体チップ１２０の下面上のバンプ１２５の間にアンダーフィル（ｕｎｄｅｒ ｆｉｌｌ）が満たされ、密封材１５０は、第１半導体チップ１２０とアンダーフィルの側面を覆う。
密封材１５０は、絶縁性物質、例えば、エポキシ樹脂のような熱硬化性樹脂、又はポリイミドのような熱可塑性樹脂、又はそれらに無機フィラーのような補強材が含まれた樹脂を含み得る。
例えば、密封材１５０は、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを含み得る。
また、密封材１５０は、ＥＭＣのようなモールディング物質、又はＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）のような感光性材料を含み得る。
しかし、密封材１５０の材質が前述した物質に限定されるものではない。
【0028】
第２半導体チップ１６０は、第２再配線基板１３０上に実装される。
具体的には、第２半導体チップ１６０は、第１半導体チップ１２０の位置に対応してｘ方向に第２再配線基板１３０の右側部分に配置される。
このように第２半導体チップ１６０が第１半導体チップ１２０の上部に配置されることにより、第１半導体チップ１２０と第２半導体チップ１６０との間の信号経路を最小化する。
第２半導体チップ１６０は、例えば、微細バンプを介して第２再配線基板１３０上に実装される。
具体的には、第２半導体チップ１６０は、第１半導体チップ１２０の位置に対応してｘ方向に第２再配線基板１３０の右側部分に配置される。
このように第２半導体チップ１６０が第１半導体チップ１２０の上部に配置されることにより、第１半導体チップ１２０と第２半導体チップ１６０との間の信号経路を最小化する。
第２半導体チップ１６０は、例えば、微細バンプを介して第２再配線基板１３０上に実装される。
【0029】
しかし、実施形態によって、第２半導体チップ１６０は、パッド対パッド（ｐａｄ－ｔｏ－ｐａｄ）ボンディング、ハイブリッドボンディング（Ｈｙｂｒｉｄ Ｂｏｎｄｉｎｇ：ＨＢ）、又は、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたボンディングを通じて第２再配線基板１３０上に実装され得る。
通常、パッドがＣｕからなるので、パッド対パッドボンディングは、Ｃｕ－ｔｏ－Ｃｕボンディングとも称する。
ＨＢは、パッド対パッドボンディングと絶縁体対絶縁体（ｉｎｓｕｌａｔｏｒ－ｔｏ－ｉｎｓｕｌａｔｏｒ）ボンディングが複合されたことを意味する。
ＡＣＦは、一方向にのみ電気が通じるようにした異方性導電膜であって、微細導電粒子を接着樹脂に混合させ、フィルム状態にした導電膜を意味する。
本発明の実施形態による半導体パッケージ１０００において、第２半導体チップ１６０が第２再配線基板１３０上にＨＢによって実装される場合、第２再配線基板１３０の基板パッドと第２半導体チップ１６０のパッドとが結合され、第２再配線基板１３０のボディー絶縁層と第２半導体チップ１６０の絶縁層とが結合される。
通常、パッドがＣｕからなるので、パッド対パッドボンディングは、Ｃｕ－ｔｏ－Ｃｕボンディングとも称する。
ＨＢは、パッド対パッドボンディングと絶縁体対絶縁体（ｉｎｓｕｌａｔｏｒ－ｔｏ－ｉｎｓｕｌａｔｏｒ）ボンディングが複合されたことを意味する。
ＡＣＦは、一方向にのみ電気が通じるようにした異方性導電膜であって、微細導電粒子を接着樹脂に混合させ、フィルム状態にした導電膜を意味する。
本発明の実施形態による半導体パッケージ１０００において、第２半導体チップ１６０が第２再配線基板１３０上にＨＢによって実装される場合、第２再配線基板１３０の基板パッドと第２半導体チップ１６０のパッドとが結合され、第２再配線基板１３０のボディー絶縁層と第２半導体チップ１６０の絶縁層とが結合される。
【0030】
第２半導体チップ１６０は、内部に複数のロジック素子を含み得る。
ここで、ロジック素子は、例えば、ＡＮＤ、ＯＲ、ＮＯＴ、フリップフロップ（ｆｌｉｐ－ｆｌｏｐ）などのロジック回路を含めて多様な信号処理を実行する素子を意味する。
本実施形態による半導体パッケージ１０００において、第２半導体チップ１６０は、例えば、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）チップでもある。
第２半導体チップ１６０は、その機能によって、コントロールチップ、プロセスチップ、ＣＰＵチップなどとも言及される。
第２半導体チップ１６０は、基板、及び素子層を含むが、第１半導体チップ１２０と異なり、背面配線層と貫通電極は含まない。
素子層は、集積回路層と多重配線層を含む。
集積回路層は、複数の集積素子を含み得る。
多重配線層は、集積回路層の下部に配置され、多重層の配線を含む。
第２半導体チップ１６０において、下面がアクティブ面である前面であり、上面が非アクティブ面である背面である。
すなわち、素子層の下面が第２半導体チップ１６０の前面に該当し、基板の上面が第２半導体チップ１６０の背面に該当する。
ここで、ロジック素子は、例えば、ＡＮＤ、ＯＲ、ＮＯＴ、フリップフロップ（ｆｌｉｐ－ｆｌｏｐ）などのロジック回路を含めて多様な信号処理を実行する素子を意味する。
本実施形態による半導体パッケージ１０００において、第２半導体チップ１６０は、例えば、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）チップでもある。
第２半導体チップ１６０は、その機能によって、コントロールチップ、プロセスチップ、ＣＰＵチップなどとも言及される。
第２半導体チップ１６０は、基板、及び素子層を含むが、第１半導体チップ１２０と異なり、背面配線層と貫通電極は含まない。
素子層は、集積回路層と多重配線層を含む。
集積回路層は、複数の集積素子を含み得る。
多重配線層は、集積回路層の下部に配置され、多重層の配線を含む。
第２半導体チップ１６０において、下面がアクティブ面である前面であり、上面が非アクティブ面である背面である。
すなわち、素子層の下面が第２半導体チップ１６０の前面に該当し、基板の上面が第２半導体チップ１６０の背面に該当する。
【0031】
放熱構造体２００は、接着層２１０を通じて第２半導体チップ１６０上に積層される。
放熱構造体２００は、例えば、ヒートシンク（ｈｅａｔｓｉｎｋ）やヒートスラッグ（ｈｅａｔｓｌｕｇ）を含む。
接着層２１０は、熱伝導率が高い物質を含む。
例えば、接着層２１０は、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）、又は、熱伝導性樹脂からなる。
ＴＩＭは、熱伝導率が高い、すなわち、熱抵抗が低い物質、例えば、グリース（ｇｒｅａｓｅ）、テープ、エラストマ充填パッド、相転移物質などを含み得る。
放熱構造体２００は、例えば、ヒートシンク（ｈｅａｔｓｉｎｋ）やヒートスラッグ（ｈｅａｔｓｌｕｇ）を含む。
接着層２１０は、熱伝導率が高い物質を含む。
例えば、接着層２１０は、ＴＩＭ（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ）、又は、熱伝導性樹脂からなる。
ＴＩＭは、熱伝導率が高い、すなわち、熱抵抗が低い物質、例えば、グリース（ｇｒｅａｓｅ）、テープ、エラストマ充填パッド、相転移物質などを含み得る。
【0032】
メモリ素子３００は、第２半導体チップ１６０に隣接して第２再配線基板１３０上に実装される。
メモリ素子３００は、単一チップでもあり、複数のチップを含むパッケージでもある。
メモリ素子３００がパッケージである場合、本実施形態の半導体パッケージ１０００は、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造に該当する。
例えば、本実施形態の半導体パッケージ１０００は、下部パッケージ１００上に上部パッケージであるメモリ素子３００が積層された構造を有する。
一方、メモリ素子３００は、フリップチップボンディング構造、又はワイヤボンディング構造で第２再配線基板１３０上に実装される。
メモリ素子３００の多様な構造、及びボンディング構造については、図４Ａ～図４Ｃの説明部分でさらに詳細に説明する。
メモリ素子３００は、単一チップでもあり、複数のチップを含むパッケージでもある。
メモリ素子３００がパッケージである場合、本実施形態の半導体パッケージ１０００は、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）構造に該当する。
例えば、本実施形態の半導体パッケージ１０００は、下部パッケージ１００上に上部パッケージであるメモリ素子３００が積層された構造を有する。
一方、メモリ素子３００は、フリップチップボンディング構造、又はワイヤボンディング構造で第２再配線基板１３０上に実装される。
メモリ素子３００の多様な構造、及びボンディング構造については、図４Ａ～図４Ｃの説明部分でさらに詳細に説明する。
【0033】
外部接続端子４００は、第１再配線基板１１０の下面上の外部接続パッド上に配置され、外部接続パッドを通じて第１再配線ライン１１４に電気的に接続される。
外部接続端子４００は、半導体パッケージ１０００を、外部システムのパッケージ基板や、又はモバイルのような電子装置のメインボードなどに接続する。
外部接続端子４００は、導電性物質、例えば、ソルダ（ｓｏｌｄｅｒ）、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）及びアルミニウム（Ａｌ）の内の少なくとも１つを含み得る。
外部接続端子４００は、半導体パッケージ１０００を、外部システムのパッケージ基板や、又はモバイルのような電子装置のメインボードなどに接続する。
外部接続端子４００は、導電性物質、例えば、ソルダ（ｓｏｌｄｅｒ）、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）及びアルミニウム（Ａｌ）の内の少なくとも１つを含み得る。
【0034】
受動素子５００は、第１再配線基板１１０の下面上に配置される。
実施形態によって、受動素子５００は、第１再配線基板１１０の上面や内部に配置される。
また、受動素子５００は、第２再配線基板１３０の下面、上面、又は内部に配置され得る。
受動素子５００は、抵抗、インダクター、キャパシタのような２端子素子を含み得る。
本実施形態の半導体パッケージ１０００において、受動素子５００は、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）５１０とＳｉキャパシタ５２０を含む。
実施形態によって、受動素子５００は、第１再配線基板１１０の上面や内部に配置される。
また、受動素子５００は、第２再配線基板１３０の下面、上面、又は内部に配置され得る。
受動素子５００は、抵抗、インダクター、キャパシタのような２端子素子を含み得る。
本実施形態の半導体パッケージ１０００において、受動素子５００は、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）５１０とＳｉキャパシタ５２０を含む。
【0035】
本実施形態の半導体パッケージ１０００において、第１再配線基板１１０と第２再配線基板１３０との間に第１半導体チップ１２０のみが配置される。
それにより、第１再配線基板１１０と第２再配線基板１３０との距離が減少し、基板間貫通電極１４０のサイズ及びピッチが減少し、結果として、全体半導体パッケージ１０００の厚さ及びサイズを減少させる。
また、本実施形態の半導体パッケージ１０００において、第２半導体チップ１６０上に放熱構造体２００が直接積層され、第１半導体チップ１２０の上面が第２再配線基板１３０の下面に直接接する。
したがって、第１半導体チップ１２０、及び第２半導体チップ１６０から発生した熱が第２再配線基板１３０と放熱構造体２００を通じて効果的に放出される。
それにより、第１再配線基板１１０と第２再配線基板１３０との距離が減少し、基板間貫通電極１４０のサイズ及びピッチが減少し、結果として、全体半導体パッケージ１０００の厚さ及びサイズを減少させる。
また、本実施形態の半導体パッケージ１０００において、第２半導体チップ１６０上に放熱構造体２００が直接積層され、第１半導体チップ１２０の上面が第２再配線基板１３０の下面に直接接する。
したがって、第１半導体チップ１２０、及び第２半導体チップ１６０から発生した熱が第２再配線基板１３０と放熱構造体２００を通じて効果的に放出される。
【0036】
また、本実施形態の半導体パッケージ１０００において、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号の交換のための信号伝達経路が最小化する。
例えば、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号は、基板間貫通電極１４０及び第１再配線基板１１０を経由せずに、第２再配線基板１３０と第１半導体チップ１２０を通じて伝達される。
結果として、本実施形態の半導体パッケージ１０００は、システムレベルでの動作性能（ｐｅｒｆｏｒｍａｎｃｅ）が大きく向上する。
ここで、動作性能は、例えば、発熱減少、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）向上、電力比（ｐｏｗｅｒ ｒａｔｉｏ）（性能／消費電力）改善などを含む。
本実施形態の半導体パッケージ１０００におけるメモリ素子３００と第２半導体チップ１６０との間の信号伝達経路については、図３Ａ及び図３Ｂの説明部分でさらに詳細に説明する。
例えば、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号は、基板間貫通電極１４０及び第１再配線基板１１０を経由せずに、第２再配線基板１３０と第１半導体チップ１２０を通じて伝達される。
結果として、本実施形態の半導体パッケージ１０００は、システムレベルでの動作性能（ｐｅｒｆｏｒｍａｎｃｅ）が大きく向上する。
ここで、動作性能は、例えば、発熱減少、ＳＩ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）向上、電力比（ｐｏｗｅｒ ｒａｔｉｏ）（性能／消費電力）改善などを含む。
本実施形態の半導体パッケージ１０００におけるメモリ素子３００と第２半導体チップ１６０との間の信号伝達経路については、図３Ａ及び図３Ｂの説明部分でさらに詳細に説明する。
【0037】
図３Ａ及び図３Ｂは、比較例の半導体パッケージと図１の半導体パッケージにおけるメモリ信号の伝達経路を説明するための断面図である。
図３Ａ及び図３Ｂを参照すると、比較例の半導体パッケージ（Ｃｏｍ．）において、第１半導体チップ（１ｓｔ－ＣＨ）上に第２半導体チップ（２ｎｄ－ＣＨ）が積層された構造を有し、第１半導体チップ（１ｓｔ－ＣＨ）が第１再配線基板（１ｓｔ－ＲＤＬ）上に実装される。
第１半導体チップ（１ｓｔ－ＣＨ）と第２半導体チップ（２ｎｄ－ＣＨ）は、密封材Ｍｏで密封され、第２再配線基板（２ｎｄ－ＲＤＬ）が密封材Ｍｏと第２半導体チップ（２ｎｄ－ＣＨ）を覆う。
貫通ポスト（Ｃｕ－Ｐ）は、密封材Ｍｏを貫通して第１再配線基板（１ｓｔ－ＲＤＬ）と第２再配線基板（２ｎｄ－ＲＤＬ）とを接続する。
ヒートスラッグＨＳが第２半導体チップ（２ｎｄ－ＣＨ）の位置に対応する第２再配線基板（２ｎｄ－ＲＤＬ）上に積層され、ヒートスラッグＨＳの一側面に隣接してメモリ素子Ｍｅが第２再配線基板（２ｎｄ－ＲＤＬ）上に実装される。
図３Ａ及び図３Ｂを参照すると、比較例の半導体パッケージ（Ｃｏｍ．）において、第１半導体チップ（１ｓｔ－ＣＨ）上に第２半導体チップ（２ｎｄ－ＣＨ）が積層された構造を有し、第１半導体チップ（１ｓｔ－ＣＨ）が第１再配線基板（１ｓｔ－ＲＤＬ）上に実装される。
第１半導体チップ（１ｓｔ－ＣＨ）と第２半導体チップ（２ｎｄ－ＣＨ）は、密封材Ｍｏで密封され、第２再配線基板（２ｎｄ－ＲＤＬ）が密封材Ｍｏと第２半導体チップ（２ｎｄ－ＣＨ）を覆う。
貫通ポスト（Ｃｕ－Ｐ）は、密封材Ｍｏを貫通して第１再配線基板（１ｓｔ－ＲＤＬ）と第２再配線基板（２ｎｄ－ＲＤＬ）とを接続する。
ヒートスラッグＨＳが第２半導体チップ（２ｎｄ－ＣＨ）の位置に対応する第２再配線基板（２ｎｄ－ＲＤＬ）上に積層され、ヒートスラッグＨＳの一側面に隣接してメモリ素子Ｍｅが第２再配線基板（２ｎｄ－ＲＤＬ）上に実装される。
【0038】
このような構造の比較例の半導体パッケージ（Ｃｏｍ．）において、メモリ素子Ｍｅと第２半導体チップ（２ｎｄ－ＣＨ）との間のメモリ信号の伝達は、矢印で表示したように、第２再配線基板（２ｎｄ－ＲＤＬ）、貫通ポスト（Ｃｕ－Ｐ）、第１再配線基板（１ｓｔ－ＲＤＬ）、第１半導体チップ（１ｓｔ－ＣＨ）を経由する。
ここで、メモリ信号は、メモリ素子Ｍｅへの情報保存とメモリ素子Ｍｅから情報読取りに関連する信号を意味する。
図３Ａにおいて、ＰＤ１、ＰＤ２は、受動素子を、ＳＢは、ソルダボールを、Ｍｏは密封材を、そして、Ｂｍは、バンプを、それぞれ意味する。
ここで、メモリ信号は、メモリ素子Ｍｅへの情報保存とメモリ素子Ｍｅから情報読取りに関連する信号を意味する。
図３Ａにおいて、ＰＤ１、ＰＤ２は、受動素子を、ＳＢは、ソルダボールを、Ｍｏは密封材を、そして、Ｂｍは、バンプを、それぞれ意味する。
【0039】
それに対して、本実施形態の半導体パッケージ１０００において、第１再配線基板１１０と第２再配線基板１３０との間に第１半導体チップ１２０のみが配置され、第２半導体チップ１６０は、第２再配線基板１３０上に配置される。
また、本実施形態の半導体パッケージ１０００において、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号の伝達は、矢印で表示したように、第２再配線基板１３０と第１半導体チップ１２０とを経由し、基板間貫通電極１４０と第１再配線基板１１０は経由しない。
図２の第１半導体チップ１２０の構造を有し、信号伝達経路をさらに詳細に説明すれば、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、背面配線層１２７、及び第２再配線基板１３０を経由してメモリ信号を交換する。
また、本実施形態の半導体パッケージ１０００において、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号の伝達は、矢印で表示したように、第２再配線基板１３０と第１半導体チップ１２０とを経由し、基板間貫通電極１４０と第１再配線基板１１０は経由しない。
図２の第１半導体チップ１２０の構造を有し、信号伝達経路をさらに詳細に説明すれば、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、背面配線層１２７、及び第２再配線基板１３０を経由してメモリ信号を交換する。
【0040】
したがって、本実施形態の半導体パッケージ１０００において、基板間貫通電極１４０と第１再配線基板１１０とがメモリ信号伝達に利用されず、メモリ信号の伝達経路が最小化される。
また、基板間貫通電極１４０が電源及びグラウンド伝達にのみ用いられることにより、基板間貫通電極１４０の個数が大きく減少する。
また、第１再配線基板１１０と第２再配線基板１３０との距離が減少して基板間貫通電極１４０の長さも減少する。
結果として、基板間貫通電極１４０のサイズとピッチを大きく減少させ、全体半導体パッケージ１０００のサイズ及び厚さを減少させる。
参考までに、本実施形態への半導体パッケージ１０００において、外部から電源とグラウンドとが第１再配線基板１１０、基板間貫通電極１４０、及び第２再配線基板１３０を経てメモリ素子３００に印加される。
また、基板間貫通電極１４０が電源及びグラウンド伝達にのみ用いられることにより、基板間貫通電極１４０の個数が大きく減少する。
また、第１再配線基板１１０と第２再配線基板１３０との距離が減少して基板間貫通電極１４０の長さも減少する。
結果として、基板間貫通電極１４０のサイズとピッチを大きく減少させ、全体半導体パッケージ１０００のサイズ及び厚さを減少させる。
参考までに、本実施形態への半導体パッケージ１０００において、外部から電源とグラウンドとが第１再配線基板１１０、基板間貫通電極１４０、及び第２再配線基板１３０を経てメモリ素子３００に印加される。
【0041】
図４Ａ～図４Ｃは、図１の半導体パッケージにおいて、メモリ素子の構造をさらに詳細に示す断面図である。
図４Ａを参照すると、メモリ素子３００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子、又はフラッシュメモリのような不揮発性メモリ素子を含み得る。
本実施形態の半導体パッケージ１０００において、メモリ素子３００は、例えば、ＤＲＡＭ素子でもある。
メモリ素子３００は、バンプ３５０を用いたフリップチップボンディング構造によって第２再配線基板１３０上に実装される。
メモリ素子３００は、単一メモリチップ構造を有し、内部に複数のメモリチップを含むパッケージ構造を有することもできる。
図４Ａを参照すると、メモリ素子３００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ素子、又はフラッシュメモリのような不揮発性メモリ素子を含み得る。
本実施形態の半導体パッケージ１０００において、メモリ素子３００は、例えば、ＤＲＡＭ素子でもある。
メモリ素子３００は、バンプ３５０を用いたフリップチップボンディング構造によって第２再配線基板１３０上に実装される。
メモリ素子３００は、単一メモリチップ構造を有し、内部に複数のメモリチップを含むパッケージ構造を有することもできる。
【0042】
図４Ｂを参照すると、メモリ素子３００ａは、複数の積層されたメモリチップ（３１０－１～３１０－４）を含み、接着層３２５とワイヤ３３０とを用いたワイヤボンディング構造により、第２再配線基板１３０上に実装される。
図４Ｂにおいて、４個のメモリチップ（３１０－１～３１０－４）が積層されているが、メモリチップの個数が４個に限定されるものではない。
例えば、メモリチップは、３個以下又は５個以上積層され得る。
また、メモリチップは、階段構造に限定されず、ジグザグ構造、又は階段構造とジグザグ構造が複合された構造で積層され得る。
図４Ｂにおいて、４個のメモリチップ（３１０－１～３１０－４）が積層されているが、メモリチップの個数が４個に限定されるものではない。
例えば、メモリチップは、３個以下又は５個以上積層され得る。
また、メモリチップは、階段構造に限定されず、ジグザグ構造、又は階段構造とジグザグ構造が複合された構造で積層され得る。
【0043】
図４Ｃを参照すると、メモリ素子３００ｂは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）パッケージでもある。
さらに具体的に説明すれば、メモリ素子３００ｂは、ベースチップ３１０、及びベースチップ３１０上に複数のコアチップ３２０を含む。
また、ベースチップ３１０とコアチップ３２０は、内部に貫通電極３３０を含む。
一方、コアチップ３２０の内の最上部のコアチップは、貫通電極３３０を含まない。
ベースチップ３１０は、ロジック素子を含む。
それにより、ベースチップ３１０は、ロジックチップでもある。
このようなベースチップ３１０は、コアチップ３２０の下部に配置され、コアチップ３２０の信号を統合して外部に伝達し、かつ、外部からの信号及び電源をコアチップ３２０に伝達する。
それにより、ベースチップ３１０は、バッファチップ又はコントロールチップと言及される。
さらに具体的に説明すれば、メモリ素子３００ｂは、ベースチップ３１０、及びベースチップ３１０上に複数のコアチップ３２０を含む。
また、ベースチップ３１０とコアチップ３２０は、内部に貫通電極３３０を含む。
一方、コアチップ３２０の内の最上部のコアチップは、貫通電極３３０を含まない。
ベースチップ３１０は、ロジック素子を含む。
それにより、ベースチップ３１０は、ロジックチップでもある。
このようなベースチップ３１０は、コアチップ３２０の下部に配置され、コアチップ３２０の信号を統合して外部に伝達し、かつ、外部からの信号及び電源をコアチップ３２０に伝達する。
それにより、ベースチップ３１０は、バッファチップ又はコントロールチップと言及される。
【0044】
一方、コアチップ３２０それぞれは、複数のメモリチップでもある。
例えば、コアチップ３２０それぞれは、ＤＲＡＭチップでもある。
一方、コアチップ３２０は、パッドツーパッドボンディング、ハイブリッドボンディング、ボンディング部材を用いたボンディング、又はＡＣＦを利用したボンディングなどを通じてベースチップ３１０又は下部のコアチップ３２０上に積層される。
図４Ｃにおいて、コアチップ３２０が４個積層されているが、コアチップの個数が４個に限定されるものではない。
例えば、コアチップは、３個以下、又は５個以上積層され得る。
ベースチップ３１０の下面上には、バンプ３５０が配置される。
バンプ３５０は、貫通電極３３０に接続される。
バンプ３５０は、ピラーとソルダを含むか、又は、ソルダのみを含む。
メモリ素子３００ｂは、バンプ３５０を通じて第２再配線基板１３０上に実装される。
ベースチップ３１０上のコアチップ３２０は、密封材３４０によって密封される。
但し、コアチップ３２０の内の最上部のコアチップは、内部密封材３４０によって覆われない。
しかし、他の実施形態において、最上部のコアチップの上面が内部密封材３４０によって覆われ得る。
例えば、コアチップ３２０それぞれは、ＤＲＡＭチップでもある。
一方、コアチップ３２０は、パッドツーパッドボンディング、ハイブリッドボンディング、ボンディング部材を用いたボンディング、又はＡＣＦを利用したボンディングなどを通じてベースチップ３１０又は下部のコアチップ３２０上に積層される。
図４Ｃにおいて、コアチップ３２０が４個積層されているが、コアチップの個数が４個に限定されるものではない。
例えば、コアチップは、３個以下、又は５個以上積層され得る。
ベースチップ３１０の下面上には、バンプ３５０が配置される。
バンプ３５０は、貫通電極３３０に接続される。
バンプ３５０は、ピラーとソルダを含むか、又は、ソルダのみを含む。
メモリ素子３００ｂは、バンプ３５０を通じて第２再配線基板１３０上に実装される。
ベースチップ３１０上のコアチップ３２０は、密封材３４０によって密封される。
但し、コアチップ３２０の内の最上部のコアチップは、内部密封材３４０によって覆われない。
しかし、他の実施形態において、最上部のコアチップの上面が内部密封材３４０によって覆われ得る。
【0045】
図５～図７は、本発明の他の実施形態による半導体パッケージを示す断面図である。
図１～図４Ｃの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図５を参照すると、本実施形態の半導体パッケージ１０００ａは、下部パッケージ１００ａの構造において、図１の半導体パッケージ１０００と異なっている。
具体的に説明すれば、本実施形態の半導体パッケージ１０００ａは、下部パッケージ１００ａ、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００は、図１の半導体パッケージ１０００について説明したところと同一である。
下部パッケージ１００ａは、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、基板間貫通電極１４０ａ、密封材１５０、及び第２半導体チップ１６０を含む。
第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、密封材１５０、及び第２半導体チップ１６０は、図１の半導体パッケージ１０００の下部パッケージ１００について説明したところと同一である。
図１～図４Ｃの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図５を参照すると、本実施形態の半導体パッケージ１０００ａは、下部パッケージ１００ａの構造において、図１の半導体パッケージ１０００と異なっている。
具体的に説明すれば、本実施形態の半導体パッケージ１０００ａは、下部パッケージ１００ａ、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００は、図１の半導体パッケージ１０００について説明したところと同一である。
下部パッケージ１００ａは、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、基板間貫通電極１４０ａ、密封材１５０、及び第２半導体チップ１６０を含む。
第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、密封材１５０、及び第２半導体チップ１６０は、図１の半導体パッケージ１０００の下部パッケージ１００について説明したところと同一である。
【0046】
本実施形態の半導体パッケージ１０００において、基板間貫通電極１４０ａは、電極メタル層１４２とバリアメタル層１４４とを含む。
電極メタル層１４２は、Ｃｕ、Ｗ、Ａｌなどを含み得る。
しかし、電極メタル層１４２の材質が前述したメタルに限定されるものではない。
バリアメタル層１４４は、Ｔｉ／ＴｉＮを含み得る。
しかし、バリアメタル層１４４の材質がそれに限定されるものではない。
基板間貫通電極１４０ａは、レーザドリリング及び蒸着工程を通じて形成される。
具体的には、レーザドリリング工程を通じて密封材１５０にトレンチを形成し、蒸着工程を通じてトレンチにメタル物質を満たすことにより、基板間貫通電極１４０ａを形成する。
一般的に、基板間貫通電極１４０ａの形成方法に起因して、基板間貫通電極１４０ａは、図１の半導体パッケージ１０００の基板間貫通電極１４０よりサイズ及びピッチが大きくなる。
しかし、実施形態によって、基板間貫通電極１４０ａは、図１の半導体パッケージ１０００の基板間貫通電極１４０と実質的に同サイズ及び同ピッチを有し得る。
電極メタル層１４２は、Ｃｕ、Ｗ、Ａｌなどを含み得る。
しかし、電極メタル層１４２の材質が前述したメタルに限定されるものではない。
バリアメタル層１４４は、Ｔｉ／ＴｉＮを含み得る。
しかし、バリアメタル層１４４の材質がそれに限定されるものではない。
基板間貫通電極１４０ａは、レーザドリリング及び蒸着工程を通じて形成される。
具体的には、レーザドリリング工程を通じて密封材１５０にトレンチを形成し、蒸着工程を通じてトレンチにメタル物質を満たすことにより、基板間貫通電極１４０ａを形成する。
一般的に、基板間貫通電極１４０ａの形成方法に起因して、基板間貫通電極１４０ａは、図１の半導体パッケージ１０００の基板間貫通電極１４０よりサイズ及びピッチが大きくなる。
しかし、実施形態によって、基板間貫通電極１４０ａは、図１の半導体パッケージ１０００の基板間貫通電極１４０と実質的に同サイズ及び同ピッチを有し得る。
【0047】
図６を参照すると、本実施形態の半導体パッケージ１０００ｂは、下部パッケージ１００ｂの構造において、図１の半導体パッケージ１０００と異なる。
具体的に説明すると、本実施形態の半導体パッケージ１０００ｂにおいて、下部パッケージ１００ｂは、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０ａ、基板間貫通電極１４０、密封材１５０、及び第２半導体チップ１６０を含む。
第１再配線基板１１０、基板間貫通電極１４０、及び密封材１５０は、図１の半導体パッケージ１０００の下部パッケージ１００について説明したところと同一である。
本実施形態の半導体パッケージ１０００ｂにおいて、第２半導体チップ１６０は、第１半導体チップ１２０上に直に積層される。
このような第１半導体チップ１２０と第２半導体チップ１６０は、積層チップ構造（図１４ＡのＳＣ参照）を構成する。
そのような積層チップ構造ＳＣを有し、第１半導体チップ１２０と第２半導体チップ１６０は、第１再配線基板１１０上に共に実装される。
積層チップ構造において、第２半導体チップ１６０は、微細バンプを用いたボンディング、ＡＣＦを利用したボンディング、ＨＢなどを通じて第１半導体チップ１２０上に積層される。
具体的に説明すると、本実施形態の半導体パッケージ１０００ｂにおいて、下部パッケージ１００ｂは、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０ａ、基板間貫通電極１４０、密封材１５０、及び第２半導体チップ１６０を含む。
第１再配線基板１１０、基板間貫通電極１４０、及び密封材１５０は、図１の半導体パッケージ１０００の下部パッケージ１００について説明したところと同一である。
本実施形態の半導体パッケージ１０００ｂにおいて、第２半導体チップ１６０は、第１半導体チップ１２０上に直に積層される。
このような第１半導体チップ１２０と第２半導体チップ１６０は、積層チップ構造（図１４ＡのＳＣ参照）を構成する。
そのような積層チップ構造ＳＣを有し、第１半導体チップ１２０と第２半導体チップ１６０は、第１再配線基板１１０上に共に実装される。
積層チップ構造において、第２半導体チップ１６０は、微細バンプを用いたボンディング、ＡＣＦを利用したボンディング、ＨＢなどを通じて第１半導体チップ１２０上に積層される。
【0048】
一方、本実施形態の半導体パッケージ１０００において、第２再配線基板１３０は、基板間貫通電極１４０と密封材１５０を覆い、第１半導体チップ１２０の上面の一部のみを覆う。
すなわち、第１半導体チップ１２０の上面上において、第２再配線基板１３０と第２半導体チップ１６０は、所定間隔をおいて隣接して配置される。
一方、放熱構造体２００は、接着層２１０を通じて第２半導体チップ１６０上に直に積層される。
本実施形態の半導体パッケージ１０００ｂにおいても、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号の伝達は、基板間貫通電極１４０と第１再配線基板１１０とを経由しない。
具体的には、本実施形態の半導体パッケージ１０００ｂにおいて、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、及び背面配線層１２７を経由してメモリ信号を交換する。
一方、第１半導体チップ１２０と第２半導体チップ１６０との間に第２再配線基板１３０が介在しないことから、信号伝達経路が短くなり、また第１半導体チップ１２０と第２半導体チップ１６０の熱放出性能もさらに向上する。
すなわち、第１半導体チップ１２０の上面上において、第２再配線基板１３０と第２半導体チップ１６０は、所定間隔をおいて隣接して配置される。
一方、放熱構造体２００は、接着層２１０を通じて第２半導体チップ１６０上に直に積層される。
本実施形態の半導体パッケージ１０００ｂにおいても、メモリ素子３００と第２半導体チップ１６０との間のメモリ信号の伝達は、基板間貫通電極１４０と第１再配線基板１１０とを経由しない。
具体的には、本実施形態の半導体パッケージ１０００ｂにおいて、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、及び背面配線層１２７を経由してメモリ信号を交換する。
一方、第１半導体チップ１２０と第２半導体チップ１６０との間に第２再配線基板１３０が介在しないことから、信号伝達経路が短くなり、また第１半導体チップ１２０と第２半導体チップ１６０の熱放出性能もさらに向上する。
【0049】
図７を参照すると、本実施形態の半導体パッケージ１０００ｃは、下部パッケージ１００ｃが基板間貫通電極１４０ａを含むという点を除き、図６の半導体パッケージ１０００ｂと実質的に同一である。
基板間貫通電極１４０ａは、電極メタル層１４２とバリアメタル層１４４を含む。
基板間貫通電極１４０ａについては、図５の半導体パッケージ１０００ａの説明部分と同一である。
基板間貫通電極１４０ａは、電極メタル層１４２とバリアメタル層１４４を含む。
基板間貫通電極１４０ａについては、図５の半導体パッケージ１０００ａの説明部分と同一である。
【0050】
図８Ａ及び図９は、本発明の他の実施形態による半導体パッケージの概略構成を示す断面図であり、図８Ｂは、図８Ａの半導体パッケージにおいて、インターポーザチップをさらに詳細に示す断面図である。
図１～図７の説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８Ａ及び図８Ｂを参照すると、本実施形態の半導体パッケージ１０００ｄは、下部パッケージ１００ｄの構造において図１の半導体パッケージ１０００の構造とは特に違うものである。
具体的に説明すると、本実施形態の半導体パッケージ１０００ｄは、下部パッケージ１００ｄ、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
放熱構造体２００が第２再配線基板１３０上に積層されるという点を除き、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００は、図１の半導体パッケージ１０００の説明部分と同一である。
図１～図７の説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８Ａ及び図８Ｂを参照すると、本実施形態の半導体パッケージ１０００ｄは、下部パッケージ１００ｄの構造において図１の半導体パッケージ１０００の構造とは特に違うものである。
具体的に説明すると、本実施形態の半導体パッケージ１０００ｄは、下部パッケージ１００ｄ、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００を含む。
放熱構造体２００が第２再配線基板１３０上に積層されるという点を除き、放熱構造体２００、メモリ素子３００、外部接続端子４００、及び受動素子５００は、図１の半導体パッケージ１０００の説明部分と同一である。
【0051】
下部パッケージ１００ｄは、第１再配線基板１１０、第１半導体チップ１２０、第２再配線基板１３０、基板間貫通電極１４０ｂ、密封材１５０ａ、第２半導体チップ１６０、及びインターポーザチップ１７０を含む。
また、第１半導体チップ１２０、第２半導体チップ１６０、及びインターポーザチップ１７０は、積層チップ構造（図１４ＡのＳＣ参照）を構成し、積層チップ構造ＳＣは、第１再配線基板１１０と第２再配線基板１３０との間に配置される。
積層チップ構造ＳＣが第１再配線基板１１０と第２再配線基板１３０との間に配置されることにより、第１再配線基板１１０と第２再配線基板１３０との距離が増加し、それにより、基板間貫通電極１４０ｂのサイズとピッチとが増加する。
また、密封材１５０ａの厚さも増加する。
また、第１半導体チップ１２０、第２半導体チップ１６０、及びインターポーザチップ１７０は、積層チップ構造（図１４ＡのＳＣ参照）を構成し、積層チップ構造ＳＣは、第１再配線基板１１０と第２再配線基板１３０との間に配置される。
積層チップ構造ＳＣが第１再配線基板１１０と第２再配線基板１３０との間に配置されることにより、第１再配線基板１１０と第２再配線基板１３０との距離が増加し、それにより、基板間貫通電極１４０ｂのサイズとピッチとが増加する。
また、密封材１５０ａの厚さも増加する。
【0052】
一方、インターポーザチップ１７０は、図８Ｂに示したように、第１半導体チップ１２０の上面上に積層される。
また、インターポーザチップ１７０は、第２半導体チップ１６０に所定間隔をおいて隣接する。
インターポーザチップ１７０は、例えば、シリコンインターポーザチップでもある。
具体的には、図８Ｂに示したように、インターポーザチップ１７０は、シリコン基板１７２、貫通電極１７４、下部パッド１７６、上部パッド１７８を含む。
貫通電極１７４は、下部パッド１７６と上部パッド１７８とを直接接続する。
また、インターポーザチップ１７０は、第２半導体チップ１６０に所定間隔をおいて隣接する。
インターポーザチップ１７０は、例えば、シリコンインターポーザチップでもある。
具体的には、図８Ｂに示したように、インターポーザチップ１７０は、シリコン基板１７２、貫通電極１７４、下部パッド１７６、上部パッド１７８を含む。
貫通電極１７４は、下部パッド１７６と上部パッド１７８とを直接接続する。
【0053】
本実施形態の半導体パッケージ１０００ｄにおいて、インターポーザチップ１７０を含むことにより、メモリ素子３００と第２半導体チップ１６０とのメモリ信号の伝達は、基板間貫通電極１４０ｂと第１再配線基板１１０とを経由しなくともよい。
具体的には、本実施形態の半導体パッケージ１０００ｄにおいて、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、インターポーザチップ１７０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、及び背面配線層１２７を経由してメモリ信号を交換する。
具体的には、本実施形態の半導体パッケージ１０００ｄにおいて、メモリ素子３００と第２半導体チップ１６０は、第２再配線基板１３０、インターポーザチップ１７０、背面配線層１２７、貫通電極１２９、素子層１２３、貫通電極１２９、及び背面配線層１２７を経由してメモリ信号を交換する。
【0054】
図９を参照すると、本実施形態の半導体パッケージ１０００ｅは、下部パッケージ１００ｅが基板間貫通電極１４０ｃを含むという点を除き、図８Ａの半導体パッケージ１０００ｄと実質的に同一である。
基板間貫通電極１４０ｃは、電極メタル層１４２とバリアメタル層１４４とを含む。
基板間貫通電極１４０ｃについては、図５の半導体パッケージ１０００ａの説明部分と同一である。
但し、本実施形態の半導体パッケージ１０００ｅにおいて、基板間貫通電極１４０ｃは、第１半導体チップ１２０の代わりに、積層チップ構造（図１４ＡのＳＣ参照）の側面を取り囲む厚い密封材１５０ａを貫通する構造を有するので、図５の半導体パッケージ１０００ａの基板間貫通電極１４０ａに比べて、サイズ及びピッチが増加する。
基板間貫通電極１４０ｃは、電極メタル層１４２とバリアメタル層１４４とを含む。
基板間貫通電極１４０ｃについては、図５の半導体パッケージ１０００ａの説明部分と同一である。
但し、本実施形態の半導体パッケージ１０００ｅにおいて、基板間貫通電極１４０ｃは、第１半導体チップ１２０の代わりに、積層チップ構造（図１４ＡのＳＣ参照）の側面を取り囲む厚い密封材１５０ａを貫通する構造を有するので、図５の半導体パッケージ１０００ａの基板間貫通電極１４０ａに比べて、サイズ及びピッチが増加する。
【0055】
図１０Ａ～図１０Ｇは、本発明の実施形態による図１の半導体パッケージの製造方法を説明するための概略工程断面図である。
図１を共に参照して説明し、図１～図４Ｃの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図１０Ａを参照すると、本発明の実施形態による半導体パッケージ製造方法は、まず、第１再配線基板１１０を形成する。
第１再配線基板１１０は、第１ボディー絶縁層１１２と第１再配線ライン１１４を含む。
第１再配線基板１１０は、キャリア基板（図示せず）上で形成する。
キャリア基板は、ウェーハのように大きいサイズの基板である。
また、キャリア基板上で形成される再配線基板も複数の第１再配線基板１１０を含む大きいサイズの再配線基板である。
図１を共に参照して説明し、図１～図４Ｃの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図１０Ａを参照すると、本発明の実施形態による半導体パッケージ製造方法は、まず、第１再配線基板１１０を形成する。
第１再配線基板１１０は、第１ボディー絶縁層１１２と第１再配線ライン１１４を含む。
第１再配線基板１１０は、キャリア基板（図示せず）上で形成する。
キャリア基板は、ウェーハのように大きいサイズの基板である。
また、キャリア基板上で形成される再配線基板も複数の第１再配線基板１１０を含む大きいサイズの再配線基板である。
【0056】
参考までに、大きいサイズの再配線基板上に後続構成要素が形成された後、シンギュレーション工程を通じて個別化された半導体パッケージをウェーハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ＷＬＰ）と称する。
但し、説明の便宜上、図１０Ａ及びその以下の図面で１つの第１再配線基板１１０とそれに対応する構成要素のみを図に示している。
以後、第１再配線基板１１０上にシードメタル（図示せず）を形成する。
シードメタルは、追って基板間貫通電極１４０を電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を介して形成するときに用いられる。
本実施形態の半導体パッケージ製造方法において、例えば、シードメタルは、Ｃｕを含む。
但し、説明の便宜上、図１０Ａ及びその以下の図面で１つの第１再配線基板１１０とそれに対応する構成要素のみを図に示している。
以後、第１再配線基板１１０上にシードメタル（図示せず）を形成する。
シードメタルは、追って基板間貫通電極１４０を電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）を介して形成するときに用いられる。
本実施形態の半導体パッケージ製造方法において、例えば、シードメタルは、Ｃｕを含む。
【0057】
図１０Ｂを参照すると、以後、第１再配線基板１１０上に第１半導体チップ１２０を実装する。
第１半導体チップ１２０は、バンプ１２５を用いて第１再配線基板１１０上にフリップチップボンディング構造に実装する。
また、図１０Ｂに示したように、第１半導体チップ１２０は、ｘ方向にいずれか一側、例えば、右側に偏って配置される。
第１半導体チップ１２０は、バンプ１２５を用いて第１再配線基板１１０上にフリップチップボンディング構造に実装する。
また、図１０Ｂに示したように、第１半導体チップ１２０は、ｘ方向にいずれか一側、例えば、右側に偏って配置される。
【0058】
図１０Ｃを参照すると、第１半導体チップ１２０の実装後、第１再配線基板１１０上に基板間貫通電極１４０を形成する。
前述したように、基板間貫通電極１４０は、電気メッキを通じて形成される。
具体的には、第１再配線基板１１０上にフォトレジストＰＲを塗布し、露光工程を通じて第１再配線基板１１０の上面上のシードメタルを露出させるＰＲパターンを形成する。
次いで、シードメタルを用いた電気メッキを通じて基板間貫通電極１４０を形成する。
以後、ＰＲパターンを除去し、ＰＲパターンの除去を通じて露出されたシードメタルを除去する。
前述したように、基板間貫通電極１４０は、電気メッキを通じて形成される。
具体的には、第１再配線基板１１０上にフォトレジストＰＲを塗布し、露光工程を通じて第１再配線基板１１０の上面上のシードメタルを露出させるＰＲパターンを形成する。
次いで、シードメタルを用いた電気メッキを通じて基板間貫通電極１４０を形成する。
以後、ＰＲパターンを除去し、ＰＲパターンの除去を通じて露出されたシードメタルを除去する。
【0059】
図１０Ｄを参照すると、基板間貫通電極１４０の形成後、第１半導体チップ１２０と基板間貫通電極１４０の側面を覆う密封材１５０を形成する。
密封材１５０は、最初に第１半導体チップ１２０と基板間貫通電極１４０の上面を覆うほどに厚く形成する。
以後、グラインディング工程を通じて上部部分を除去して第１半導体チップ１２０と基板間貫通電極１４０の上面を露出させることにより、密封材１５０は、第１半導体チップ１２０と基板間貫通電極１４０の側面を覆う。
一方、図１０Ｄに示したように、密封材１５０は、第１半導体チップ１２０と第１再配線基板１１０との間、及びバンプ１２５の間を充填する。
密封材１５０は、最初に第１半導体チップ１２０と基板間貫通電極１４０の上面を覆うほどに厚く形成する。
以後、グラインディング工程を通じて上部部分を除去して第１半導体チップ１２０と基板間貫通電極１４０の上面を露出させることにより、密封材１５０は、第１半導体チップ１２０と基板間貫通電極１４０の側面を覆う。
一方、図１０Ｄに示したように、密封材１５０は、第１半導体チップ１２０と第１再配線基板１１０との間、及びバンプ１２５の間を充填する。
【0060】
図１０Ｅを参照すると、密封材１５０を形成した後、第２再配線基板１３０を形成する。
第２再配線基板１３０は、第１再配線基板１１０と実質的に同じ方法を通じて形成する。
それにより、第２再配線基板１３０は、ボディー絶縁層と再配線ラインを含む。
一方、第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０と接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続するように形成する。
第２再配線基板１３０は、第１再配線基板１１０と実質的に同じ方法を通じて形成する。
それにより、第２再配線基板１３０は、ボディー絶縁層と再配線ラインを含む。
一方、第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０と接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続するように形成する。
【0061】
図１０Ｆを参照すると、第２再配線基板１３０の形成後、第２再配線基板１３０上に第２半導体チップ１６０を実装する。
第２半導体チップ１６０は、例えば、微細バンプを用いて第２再配線基板１３０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第２再配線基板１３０上に実装され得る。
一方、第２半導体チップ１６０を、信号伝達経路の最小化のために、第１半導体チップ１２０の位置に対応する第２再配線基板１３０上に実装する。
例えば、第２半導体チップ１６０は、ｘ方向に右側に偏って第２再配線基板１３０上に実装される。
第２半導体チップ１６０は、例えば、微細バンプを用いて第２再配線基板１３０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第２再配線基板１３０上に実装され得る。
一方、第２半導体チップ１６０を、信号伝達経路の最小化のために、第１半導体チップ１２０の位置に対応する第２再配線基板１３０上に実装する。
例えば、第２半導体チップ１６０は、ｘ方向に右側に偏って第２再配線基板１３０上に実装される。
【0062】
図１０Ｇを参照すると、以後、第２半導体チップ１６０上に、放熱構造体２００を接着層２１０を用いて積層する。
次いで、メモリ素子３００を第２半導体チップ１６０に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することにより、図１の半導体パッケージ１０００が完成する。
参考までに、外部接続端子４００と受動素子５００の配置は、第１再配線基板１１０をキャリア基板から分離した後になされる。
また、複数の半導体パッケージを含むウェーハレベルのパッケージ構造体をシンギュレーションを通じて個別化することにより、実質的な図１の半導体パッケージ１０００が完成する。
シンギュレーションを介した個別化工程は、以下の他の実施形態の半導体パッケージ製造方法にも同様に適用される。
次いで、メモリ素子３００を第２半導体チップ１６０に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することにより、図１の半導体パッケージ１０００が完成する。
参考までに、外部接続端子４００と受動素子５００の配置は、第１再配線基板１１０をキャリア基板から分離した後になされる。
また、複数の半導体パッケージを含むウェーハレベルのパッケージ構造体をシンギュレーションを通じて個別化することにより、実質的な図１の半導体パッケージ１０００が完成する。
シンギュレーションを介した個別化工程は、以下の他の実施形態の半導体パッケージ製造方法にも同様に適用される。
【0063】
図１１Ａ～図１１Ｄは、本発明の他の実施形態による図５の半導体パッケージの製造方法を説明するための概略工程断面図である。
図５を共に参照して説明し、図５及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図５を共に参照して説明し、図５及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0064】
図１１Ａを参照すると、本実施形態の半導体パッケージ製造方法は、図１０Ａ及び図１０Ｂの工程を経て、第１再配線基板１１０を形成し、第１再配線基板１１０上に第１半導体チップ１２０を実装する。
但し、追って基板間貫通電極１４０ａがレーザドリリング工程を通じて形成されるので、第１再配線基板１１０の上面上にシードメタルを形成せずともよい。
第１半導体チップ１２０の実装後、第１半導体チップ１２０の側面を覆う密封材１５０を形成する。
密封材１５０は、最初に第１半導体チップ１２０の上面を覆うほどに厚く形成する。
以後、グラインディング工程を通じて上部部分を除去して第１半導体チップ１２０の上面を露出させることにより、密封材１５０は、第１半導体チップ１２０の側面を覆う。
また、密封材１５０は、第１半導体チップ１２０と第１再配線基板１１０との間、及びバンプ１２５の間を充填する。
但し、追って基板間貫通電極１４０ａがレーザドリリング工程を通じて形成されるので、第１再配線基板１１０の上面上にシードメタルを形成せずともよい。
第１半導体チップ１２０の実装後、第１半導体チップ１２０の側面を覆う密封材１５０を形成する。
密封材１５０は、最初に第１半導体チップ１２０の上面を覆うほどに厚く形成する。
以後、グラインディング工程を通じて上部部分を除去して第１半導体チップ１２０の上面を露出させることにより、密封材１５０は、第１半導体チップ１２０の側面を覆う。
また、密封材１５０は、第１半導体チップ１２０と第１再配線基板１１０との間、及びバンプ１２５の間を充填する。
【0065】
図１１Ｂを参照すると、密封材１５０を形成した後、レーザドリリング工程を通じて密封材１５０に複数のトレンチＴを形成する。
トレンチＴの底面に第１再配線基板１１０の上面が露出される。
トレンチＴの底面に第１再配線基板１１０の上面が露出される。
【0066】
図１１Ｃを参照すると、トレンチＴを形成した後、トレンチＴをメタル物質で満たして基板間貫通電極１４０ａを形成する。
具体的には、トレンチＴを満たすようにバリアメタル物質と電極メタル物質とを順次に蒸着し、グラインディング工程を通じて密封材１５０と第１半導体チップ１２０の上面上のバリアメタル物質と電極メタル物質とを除去することで、トレンチＴ内に電極メタル層１４２とバリアメタル層１４４とを備えた基板間貫通電極１４０ａを形成する。
具体的には、トレンチＴを満たすようにバリアメタル物質と電極メタル物質とを順次に蒸着し、グラインディング工程を通じて密封材１５０と第１半導体チップ１２０の上面上のバリアメタル物質と電極メタル物質とを除去することで、トレンチＴ内に電極メタル層１４２とバリアメタル層１４４とを備えた基板間貫通電極１４０ａを形成する。
【0067】
図１１Ｄを参照すると、基板間貫通電極１４０ａを形成した後、第２再配線基板１３０を形成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ａと接続され、かつ、第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
次いで、第２半導体チップ１６０を第２再配線基板１３０上に実装し、放熱構造体２００を第２半導体チップ１６０上に積層する。
また、メモリ素子３００を第２半導体チップ１６０に隣接して第２再配線基板１３０上に実装する。
以後、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図５の半導体パッケージ１０００ａを完成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ａと接続され、かつ、第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
次いで、第２半導体チップ１６０を第２再配線基板１３０上に実装し、放熱構造体２００を第２半導体チップ１６０上に積層する。
また、メモリ素子３００を第２半導体チップ１６０に隣接して第２再配線基板１３０上に実装する。
以後、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図５の半導体パッケージ１０００ａを完成する。
【0068】
図１２Ａ～図１２Ｅは、本発明の他の実施形態による図６の半導体パッケージの製造方法を説明するための概略工程断面図である。
図６を共に参照して説明し、図６及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図６を共に参照して説明し、図６及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0069】
図１２Ａを参照すると、本実施形態の半導体パッケージ製造方法は、図１０Ａ～図１０Ｄの工程を経て、第１再配線基板１１０を形成して、第１再配線基板１１０上に第１半導体チップ１２０、基板間貫通電極１４０、及び密封材１５０を形成する。
【0070】
図１２Ｂを参照すると、密封材１５０を形成した後、第１半導体チップ１２０の上面上の一部にフィルム１８０を付着する。
フィルム１８０は、追って第２半導体チップ１６０の領域を確保するために、第１半導体チップ１２０の上面上に付着する。
したがって、フィルム１８０は、第２半導体チップ１６０の厚さと類似した厚さを有する。
一方、第２半導体チップ１６０が第２再配線基板１３０と所定間隔に離隔されて配置されることにより、ｘ方向にフィルム１８０は、第２半導体チップ１６０よりも広幅になる。
フィルム１８０は、例えば、分離しやすい粘着剤などを用いて第１半導体チップ１２０の上面上に付着する。
フィルム１８０は、追って第２半導体チップ１６０の領域を確保するために、第１半導体チップ１２０の上面上に付着する。
したがって、フィルム１８０は、第２半導体チップ１６０の厚さと類似した厚さを有する。
一方、第２半導体チップ１６０が第２再配線基板１３０と所定間隔に離隔されて配置されることにより、ｘ方向にフィルム１８０は、第２半導体チップ１６０よりも広幅になる。
フィルム１８０は、例えば、分離しやすい粘着剤などを用いて第１半導体チップ１２０の上面上に付着する。
【0071】
図１２Ｃを参照すると、フィルム１８０を付着した後、第２再配線基板１３０ａを形成する。
第２再配線基板１３０ａは、再配線ラインに接続された基板パッドが基板間貫通電極１４０と接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
但し、第１半導体チップ１２０の上面上にフィルム１８０が存在するので、第２再配線基板１３０ａは、フィルム１８０のない第１半導体チップ１２０の上面の一部にのみ形成する。
第２再配線基板１３０ａは、再配線ラインに接続された基板パッドが基板間貫通電極１４０と接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
但し、第１半導体チップ１２０の上面上にフィルム１８０が存在するので、第２再配線基板１３０ａは、フィルム１８０のない第１半導体チップ１２０の上面の一部にのみ形成する。
【0072】
図１２Ｄを参照すると、第２再配線基板１３０を形成した後、第１半導体チップ１２０上のフィルム１８０を除去する。
以後、フィルム１８０が除去された部分の、第１半導体チップ１２０の上面上に第２半導体チップ１６０を実装する。
第２半導体チップ１６０は、例えば、微細バンプを用いて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
以後、フィルム１８０が除去された部分の、第１半導体チップ１２０の上面上に第２半導体チップ１６０を実装する。
第２半導体チップ１６０は、例えば、微細バンプを用いて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
【0073】
図１２Ｅを参照すると、以後、第２半導体チップ１６０上に放熱構造体２００を接着層２１０を用いて積層する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０ａ上に実装する。
引き続き、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図６の半導体パッケージ１０００ｂが完成する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０ａ上に実装する。
引き続き、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図６の半導体パッケージ１０００ｂが完成する。
【0074】
図１３Ａ～図１３Ｃは、本発明の他の実施形態による図７の半導体パッケージの製造方法を説明するための概略工程断面図である。
図７を共に参照して説明し、図７及び図１１Ａ～図１２Ｅの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図７を共に参照して説明し、図７及び図１１Ａ～図１２Ｅの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0075】
図１３Ａを参照すると、本実施形態の半導体パッケージ製造方法は、図１０Ａ及び図１０Ｂの工程を経て、第１再配線基板１１０を形成し、第１再配線基板１１０上に第１半導体チップ１２０を実装する。
一方、第１再配線基板１１０の上面上にシードメタルは形成しない。
以後、図１１Ａのように、第１半導体チップ１２０の側面を覆う密封材１５０を形成する。
密封材１５０を形成した後、レーザドリリング工程を通じて密封材１５０に複数のトレンチを形成する。
トレンチの底面で第１再配線基板１１０の上面が露出される。
トレンチを形成した後、トレンチをメタル物質で満たして基板間貫通電極１４０ａを形成する。
基板間貫通電極１４０ａは、トレンチ内に電極メタル層１４２とバリアメタル層１４４を含む。
基板間貫通電極１４０ａの形成方法については、図１１Ｂの説明部分で説明した通りである。
一方、第１再配線基板１１０の上面上にシードメタルは形成しない。
以後、図１１Ａのように、第１半導体チップ１２０の側面を覆う密封材１５０を形成する。
密封材１５０を形成した後、レーザドリリング工程を通じて密封材１５０に複数のトレンチを形成する。
トレンチの底面で第１再配線基板１１０の上面が露出される。
トレンチを形成した後、トレンチをメタル物質で満たして基板間貫通電極１４０ａを形成する。
基板間貫通電極１４０ａは、トレンチ内に電極メタル層１４２とバリアメタル層１４４を含む。
基板間貫通電極１４０ａの形成方法については、図１１Ｂの説明部分で説明した通りである。
【0076】
図１３Ｂを参照すると、基板間貫通電極１４０ａを形成した後、第１半導体チップ１２０の上面上の一部にフィルム１８０を付着する。
フィルム１８０のサイズ、付着方法、付着位置などについては、図１２Ｂの説明部分で説明した通りである。
フィルム１８０のサイズ、付着方法、付着位置などについては、図１２Ｂの説明部分で説明した通りである。
【0077】
図１３Ｃを参照すると、フィルム１８０を付着した後、第２再配線基板１３０ａを形成する。
第２再配線基板１３０ａは、再配線ラインに接続された基板パッドが基板間貫通電極１４０ａと接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
但し、第２再配線基板１３０ａは、フィルム１８０のない第１半導体チップ１２０の上面部分にのみ形成する。
次いで、図１２Ｄ～図１２Ｅの工程を経て図７の半導体パッケージ１０００ｃが完成する。
第２再配線基板１３０ａは、再配線ラインに接続された基板パッドが基板間貫通電極１４０ａと接続され、かつ第１半導体チップ１２０の背面配線層１２７の上部パッドと接続されるように形成する。
但し、第２再配線基板１３０ａは、フィルム１８０のない第１半導体チップ１２０の上面部分にのみ形成する。
次いで、図１２Ｄ～図１２Ｅの工程を経て図７の半導体パッケージ１０００ｃが完成する。
【0078】
図１４Ａ～図１４Ｅは、本発明の他の実施形態による図８Ａの半導体パッケージの製造方法を説明するための概略工程断面図である。
図８Ａ及び図８Ｂを共に参照して説明し、図８Ａ、図８Ｂ、及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図８Ａ及び図８Ｂを共に参照して説明し、図８Ａ、図８Ｂ、及び図１０Ａ～図１０Ｇの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0079】
図１４Ａを参照すると、本実施形態の半導体パッケージ製造方法は、第１半導体チップ１２０上に第２半導体チップ１６０を実装する。
第２半導体チップ１６０は、例えば、微細バンプを通じて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
以後、第２半導体チップ１６０に隣接して第１半導体チップ１２０上にインターポーザチップ１７０を実装する。
インターポーザチップ１７０は、微細バンプを通じて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、インターポーザチップ１７０もＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
第１半導体チップ１２０上に第２半導体チップ１６０とインターポーザチップ１７０が実装されることで、積層チップ構造ＳＣが構成される。
第２半導体チップ１６０は、例えば、微細バンプを通じて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、第２半導体チップ１６０は、ＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
以後、第２半導体チップ１６０に隣接して第１半導体チップ１２０上にインターポーザチップ１７０を実装する。
インターポーザチップ１７０は、微細バンプを通じて第１半導体チップ１２０上に実装する。
しかし、実施形態によっては、インターポーザチップ１７０もＨＢ、又はＡＣＦを用いたボンディングを通じて第１半導体チップ１２０上に実装され得る。
第１半導体チップ１２０上に第２半導体チップ１６０とインターポーザチップ１７０が実装されることで、積層チップ構造ＳＣが構成される。
【0080】
図１４Ｂを参照すると、積層チップ構造ＳＣを形成した後、積層チップ構造ＳＣを第１再配線基板１１０上に実装する。
第１再配線基板１１０は、積層チップ構造ＳＣの形成前に、又は積層チップ構造ＳＣの形成と共に形成する。
積層チップ構造ＳＣの実装は、バンプ１２５を用いて第１半導体チップ１２０を第１再配線基板１１０上にフリップチップボンディング構造で実装する工程を通じて行われるので、積層チップ構造ＳＣを実装する方法は、方法的な側面において図１０Ｂの第１半導体チップ１２０を実装する方法と実質的に同一である。
第１再配線基板１１０は、積層チップ構造ＳＣの形成前に、又は積層チップ構造ＳＣの形成と共に形成する。
積層チップ構造ＳＣの実装は、バンプ１２５を用いて第１半導体チップ１２０を第１再配線基板１１０上にフリップチップボンディング構造で実装する工程を通じて行われるので、積層チップ構造ＳＣを実装する方法は、方法的な側面において図１０Ｂの第１半導体チップ１２０を実装する方法と実質的に同一である。
【0081】
図１４Ｃを参照すると、積層チップ構造ＳＣを実装した後、図１０Ｃと図１０Ｄの工程を通じて基板間貫通電極１４０ｂと密封材１５０ａを形成する。
第１半導体チップ１２０の代わりに、積層チップ構造ＳＣが第１再配線基板１１０上に実装されることにより、基板間貫通電極１４０ｂのサイズとピッチとが増加し、密封材１５０ａの厚さが増加する。
一方、密封材１５０ａは、第１半導体チップ１２０上の第２半導体チップ１６０とインターポーザチップ１７０との間を充填する。
第１半導体チップ１２０の代わりに、積層チップ構造ＳＣが第１再配線基板１１０上に実装されることにより、基板間貫通電極１４０ｂのサイズとピッチとが増加し、密封材１５０ａの厚さが増加する。
一方、密封材１５０ａは、第１半導体チップ１２０上の第２半導体チップ１６０とインターポーザチップ１７０との間を充填する。
【0082】
図１４Ｄを参照すると、密封材１５０ａを形成した後、第２再配線基板１３０を形成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ｂ、第１半導体チップ１２０の背面配線層１２７の上部パッド、及びインターポーザチップ１７０の上部パッド１７８と接続されるように形成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ｂ、第１半導体チップ１２０の背面配線層１２７の上部パッド、及びインターポーザチップ１７０の上部パッド１７８と接続されるように形成する。
【0083】
図１４Ｅを参照すると、第２再配線基板１３０を形成した後、第２半導体チップ１６０に対応する位置の第２再配線基板１３０上に放熱構造体２００を接着層２１０を用いて積層する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００を配置することで、図８Ａの半導体パッケージ１０００ｄが完成する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００を配置することで、図８Ａの半導体パッケージ１０００ｄが完成する。
【0084】
図１５Ａ～図１５Ｃは、本発明の他の実施形態による図９の半導体パッケージの製造方法を説明するための概略工程断面図である。
図９を共に参照して説明し、図９、図１１Ａ～図１１Ｄ、及び図１４Ａ～図１４Ｅの説明部分で既に説明した内容は、簡単に説明するか、省略する。
図９を共に参照して説明し、図９、図１１Ａ～図１１Ｄ、及び図１４Ａ～図１４Ｅの説明部分で既に説明した内容は、簡単に説明するか、省略する。
【0085】
図１５Ａを参照すると、本実施形態の半導体パッケージ製造方法は、図１４Ａ及び図１４Ｂの工程を経て、第１再配線基板１１０上に積層チップ構造ＳＣを実装する。
但し、第１再配線基板１１０の上面上にシードメタルは形成しない。
積層チップ構造ＳＣの実装後、積層チップ構造ＳＣの側面を覆う密封材１５０ａを形成する。
密封材１５０ａは、第１半導体チップ１２０上の第２半導体チップ１６０とインターポーザチップ１７０との間を満たす。
密封材１５０ａが積層チップ構造ＳＣの側面を覆うので、図１の半導体パッケージ１０００の密封材１５０よりも厚い。
但し、第１再配線基板１１０の上面上にシードメタルは形成しない。
積層チップ構造ＳＣの実装後、積層チップ構造ＳＣの側面を覆う密封材１５０ａを形成する。
密封材１５０ａは、第１半導体チップ１２０上の第２半導体チップ１６０とインターポーザチップ１７０との間を満たす。
密封材１５０ａが積層チップ構造ＳＣの側面を覆うので、図１の半導体パッケージ１０００の密封材１５０よりも厚い。
【0086】
図１５Ｂを参照すると、密封材１５０ａを形成した後、レーザドリリング工程を通じて密封材１５０ａに複数のトレンチを形成する。
トレンチの底面で第１再配線基板１１０の上面が露出される。
トレンチを形成した後、トレンチをメタル物質で満たして基板間貫通電極１４０ｃを形成する。
基板間貫通電極１４０ｃは、トレンチ内に電極メタル層１４２とバリアメタル層１４４とを含む。
一方、密封材１５０ａが厚くなることにより、トレンチの深さと幅が増加し、それにより、基板間貫通電極１４０ｃのサイズとピッチとが増加する。
トレンチの底面で第１再配線基板１１０の上面が露出される。
トレンチを形成した後、トレンチをメタル物質で満たして基板間貫通電極１４０ｃを形成する。
基板間貫通電極１４０ｃは、トレンチ内に電極メタル層１４２とバリアメタル層１４４とを含む。
一方、密封材１５０ａが厚くなることにより、トレンチの深さと幅が増加し、それにより、基板間貫通電極１４０ｃのサイズとピッチとが増加する。
【0087】
図１５Ｃを参照すると、基板間貫通電極１４０ｃを形成した後、第２再配線基板１３０を形成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ｃ、第１半導体チップ１２０の背面配線層１２７の上部パッド、及びインターポーザチップ１７０の上部パッド１７８と接続されるように形成する。
以後、第２半導体チップ１６０に対応する位置の第２再配線基板１３０上に、放熱構造体２００を接着層２１０を用いて積層する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図９の半導体パッケージ１０００ｅが完成する。
第２再配線基板１３０は、再配線ラインに接続された基板パッドが基板間貫通電極１４０ｃ、第１半導体チップ１２０の背面配線層１２７の上部パッド、及びインターポーザチップ１７０の上部パッド１７８と接続されるように形成する。
以後、第２半導体チップ１６０に対応する位置の第２再配線基板１３０上に、放熱構造体２００を接着層２１０を用いて積層する。
次いで、メモリ素子３００を放熱構造体２００に隣接して第２再配線基板１３０上に実装し、第１再配線基板１１０の下面上に外部接続端子４００と受動素子５００とを配置することで、図９の半導体パッケージ１０００ｅが完成する。
【0088】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0089】
１０００、１０００ａ～１０００ｅ 半導体パッケージ
１００、１００ａ～１００ｅ 下部パッケージ
１１０ 第１再配線基板
１１２ 第１ボディー絶縁層
１１４ 第１再配線ライン
１２０ 第１半導体チップ
１２１ 基板
１２３ 素子層
１２５、３５０ バンプ
１２７ 背面配線層
１２９ 貫通電極
１３０ 第２再配線基板
１４０、１４０ａ～１４０ｃ 基板間貫通電極
１４２ 電極メタル層
１４４ バリアメタル層
１５０、１５０ａ 密封材
１６０ 第２半導体チップ
１７０ インターポーザチップ
１７２ シリコン基板
１７４ 貫通電極
１７６ 下部パッド
１７８ 上部パッド
２００ 放熱構造体
２１０ 接着層
３００ メモリ素子
４００ 外部接続端子
５００ 受動素子
５１０ ＭＬＣＣ
５２０ Ｓｉキャパシタ
１００、１００ａ～１００ｅ 下部パッケージ
１１０ 第１再配線基板
１１２ 第１ボディー絶縁層
１１４ 第１再配線ライン
１２０ 第１半導体チップ
１２１ 基板
１２３ 素子層
１２５、３５０ バンプ
１２７ 背面配線層
１２９ 貫通電極
１３０ 第２再配線基板
１４０、１４０ａ～１４０ｃ 基板間貫通電極
１４２ 電極メタル層
１４４ バリアメタル層
１５０、１５０ａ 密封材
１６０ 第２半導体チップ
１７０ インターポーザチップ
１７２ シリコン基板
１７４ 貫通電極
１７６ 下部パッド
１７８ 上部パッド
２００ 放熱構造体
２１０ 接着層
３００ メモリ素子
４００ 外部接続端子
５００ 受動素子
５１０ ＭＬＣＣ
５２０ Ｓｉキャパシタ
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11A】
【図11B】
【図11C】
【図11D】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図15A】
【図15B】
【図15C】
