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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137853
(43)【公開日】2024-10-07
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20240927BHJP
【ＦＩ】
H01L27/146 F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024043610
(22)【出願日】2024-03-19
(31)【優先権主張番号】10-2023-0039296
(32)【優先日】2023-03-24
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】藤田 雅人
(72)【発明者】
【氏名】金 載 雄
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA01
4M118AA05
4M118AB01
4M118BA18
4M118CA02
4M118DD04
4M118FA27
4M118FA28
4M118FA33
4M118GA02
4M118GC07
4M118GD07
(57)【要約】
【課題】小さいピクセルサイズでも優秀なイメージ品質を有するイメージセンサを提供する。
【解決手段】本発明のイメージセンサは、第１面と第１面に反対になる第２面とを含む第１半導体基板、第１半導体基板内に配置される光電変換領域、及び光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、第１面と第１面に反対になる第２面とを含む第２半導体基板、第２半導体基板の第１面上に配置されるピクセルゲート、及び第２半導体基板を貫通して第１スタック内に延びる伝送ゲートを含む第２スタックと、第１スタックと第２スタックとの間に配置される絶縁層と、を備える。
【選択図】図２
【解決手段】本発明のイメージセンサは、第１面と第１面に反対になる第２面とを含む第１半導体基板、第１半導体基板内に配置される光電変換領域、及び光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、第１面と第１面に反対になる第２面とを含む第２半導体基板、第２半導体基板の第１面上に配置されるピクセルゲート、及び第２半導体基板を貫通して第１スタック内に延びる伝送ゲートを含む第２スタックと、第１スタックと第２スタックとの間に配置される絶縁層と、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
イメージセンサであって、
第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、
第１面と前記第１面に反対になる第２面とを含む第２半導体基板、及び前記第２半導体基板を貫通して前記第１スタック内に延びる伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備えることを特徴とするイメージセンサ。
第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、
第１面と前記第１面に反対になる第２面とを含む第２半導体基板、及び前記第２半導体基板を貫通して前記第１スタック内に延びる伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備えることを特徴とするイメージセンサ。
【請求項2】
前記絶縁層は、前記伝送ゲートの側壁の少なくとも一部をカバーすることを特徴とする請求項１に記載のイメージセンサ。
【請求項3】
前記絶縁層は、前記第１半導体基板の第１面と前記第２半導体基板の第２面との間に介在することを特徴とする請求項２に記載のイメージセンサ。
【請求項4】
前記第２スタックは、前記第２半導体基板を貫通する開口部内に配置される埋込絶縁層を更に含み、
前記伝送ゲートは、前記埋込絶縁層及び前記絶縁層を貫通して垂直方向に延びることを特徴とする請求項１に記載のイメージセンサ。
前記伝送ゲートは、前記埋込絶縁層及び前記絶縁層を貫通して垂直方向に延びることを特徴とする請求項１に記載のイメージセンサ。
【請求項5】
前記絶縁層は、
前記第１半導体基板の第１面上に付着された第１サブボンディング層と、
前記第２半導体基板の第２面上に付着された第２サブボンディング層と、を含み、
前記第１サブボンディング層及び前記第２サブボンディング層は、前記第１スタックと前記第２スタックとの間の全体面積に亘って配置されることを特徴とする請求項１に記載のイメージセンサ。
前記第１半導体基板の第１面上に付着された第１サブボンディング層と、
前記第２半導体基板の第２面上に付着された第２サブボンディング層と、を含み、
前記第１サブボンディング層及び前記第２サブボンディング層は、前記第１スタックと前記第２スタックとの間の全体面積に亘って配置されることを特徴とする請求項１に記載のイメージセンサ。
【請求項6】
前記第１サブボンディング層及び前記第２サブボンディング層は、シリコン酸化物又はシリコンカーボン窒化物を含むことを特徴とする請求項５に記載のイメージセンサ。
【請求項7】
前記第１スタックは、前記第１半導体基板を貫通するピクセルトレンチ内に配置されるピクセル素子分離膜を更に含み、
前記ピクセル素子分離膜は、前記第１スタックに複数のピクセルを定義し、
前記光電変換領域及び前記フローティングディフュージョン領域は、前記複数のピクセルのうちの少なくとも１つのピクセル内に提供されることを特徴とする請求項１に記載のイメージセンサ。
前記ピクセル素子分離膜は、前記第１スタックに複数のピクセルを定義し、
前記光電変換領域及び前記フローティングディフュージョン領域は、前記複数のピクセルのうちの少なくとも１つのピクセル内に提供されることを特徴とする請求項１に記載のイメージセンサ。
【請求項8】
前記第１スタックは、前記第１半導体基板の第１面に隣接する位置で、前記ピクセル素子分離膜の少なくとも一部に垂直にオーバーラップする導電層を更に含み、
平面視において、前記フローティングディフュージョン領域は、前記導電層を取り囲むことを特徴とする請求項７に記載のイメージセンサ。
平面視において、前記フローティングディフュージョン領域は、前記導電層を取り囲むことを特徴とする請求項７に記載のイメージセンサ。
【請求項9】
前記第２スタックは、前記第２半導体基板を貫通して前記導電層に連結されるコンタクトを更に含み、
前記コンタクトの側壁の一部は、前記絶縁層によってカバーされることを特徴とする請求項８に記載のイメージセンサ。
前記コンタクトの側壁の一部は、前記絶縁層によってカバーされることを特徴とする請求項８に記載のイメージセンサ。
【請求項10】
前記第２スタックは、前記第２半導体基板の第１面上に配置されるピクセルゲートを更に含み、
前記イメージセンサは、前記第２スタックに付着された第３スタックであって、前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタを含む前記第３スタックを更に含むことを特徴とする請求項１に記載のイメージセンサ。
前記イメージセンサは、前記第２スタックに付着された第３スタックであって、前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタを含む前記第３スタックを更に含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項11】
第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、
前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備え、
前記伝送ゲートの側壁の一部は、前記絶縁層によって取り囲まれることを特徴とするイメージセンサ。
前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備え、
前記伝送ゲートの側壁の一部は、前記絶縁層によって取り囲まれることを特徴とするイメージセンサ。
【請求項12】
前記第２スタックは、前記第２半導体基板を貫通する開口部内に配置される埋込絶縁層を更に含み、
前記伝送ゲートは、前記埋込絶縁層及び前記絶縁層を貫通して垂直方向に延びることを特徴とする請求項１１に記載のイメージセンサ。
前記伝送ゲートは、前記埋込絶縁層及び前記絶縁層を貫通して垂直方向に延びることを特徴とする請求項１１に記載のイメージセンサ。
【請求項13】
前記第２半導体基板は、前記垂直方向に第１厚さを有し、
前記伝送ゲートは、前記垂直方向に前記第１厚さよりも厚い第２厚さを有することを特徴とする請求項１２に記載のイメージセンサ。
前記伝送ゲートは、前記垂直方向に前記第１厚さよりも厚い第２厚さを有することを特徴とする請求項１２に記載のイメージセンサ。
【請求項14】
前記絶縁層は、
前記第１半導体基板の第１面上に付着された第１サブボンディング層と、
前記第２半導体基板の第２面上に付着された第２サブボンディング層と、を含み、
前記第１サブボンディング層及び前記第２サブボンディング層は、前記第１スタックと前記第２スタックとの間の全体面積に亘って配置されることを特徴とする請求項１２に記載のイメージセンサ。
前記第１半導体基板の第１面上に付着された第１サブボンディング層と、
前記第２半導体基板の第２面上に付着された第２サブボンディング層と、を含み、
前記第１サブボンディング層及び前記第２サブボンディング層は、前記第１スタックと前記第２スタックとの間の全体面積に亘って配置されることを特徴とする請求項１２に記載のイメージセンサ。
【請求項15】
前記第１サブボンディング層及び前記第２サブボンディング層は、シリコン酸化物又はシリコンカーボン窒化物を含むことを特徴とする請求項１４に記載のイメージセンサ。
【請求項16】
前記第２スタックは、前記埋込絶縁層及び前記絶縁層を貫通して前記フローティングディフュージョン領域に電気的に連結されるコンタクトを更に含むことを特徴とする請求項１２に記載のイメージセンサ。
【請求項17】
前記第２スタックに付着された第３スタックであって、前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタを含む前記第３スタックを更に含むことを特徴とする請求項１６に記載のイメージセンサ。
【請求項18】
第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、
前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される第１絶縁層と、
第３半導体基板と前記第３半導体基板上に配置されて前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタとを含む第３スタックと、
前記第２スタックと前記第３スタックとの間に配置される第２絶縁層と、を備えることを特徴とするイメージセンサ。
前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、
前記第１スタックと前記第２スタックとの間に配置される第１絶縁層と、
第３半導体基板と前記第３半導体基板上に配置されて前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタとを含む第３スタックと、
前記第２スタックと前記第３スタックとの間に配置される第２絶縁層と、を備えることを特徴とするイメージセンサ。
【請求項19】
前記第２スタックは、
前記第２半導体基板を貫通する開口部内に配置される埋込絶縁層と、
前記埋込絶縁層及び前記第１絶縁層を貫通して前記フローティングディフュージョン領域に電気的に連結されるコンタクトと、を更に含み、
前記伝送ゲートは、前記埋込絶縁層及び前記第１絶縁層を貫通して垂直方向に延びることを特徴とする請求項１８に記載のイメージセンサ。
前記第２半導体基板を貫通する開口部内に配置される埋込絶縁層と、
前記埋込絶縁層及び前記第１絶縁層を貫通して前記フローティングディフュージョン領域に電気的に連結されるコンタクトと、を更に含み、
前記伝送ゲートは、前記埋込絶縁層及び前記第１絶縁層を貫通して垂直方向に延びることを特徴とする請求項１８に記載のイメージセンサ。
【請求項20】
前記第１スタックは、
前記第１半導体基板を貫通するピクセルトレンチ内に配置されるピクセル素子分離膜と、
前記第１半導体基板の第１面に隣接する位置で、前記ピクセル素子分離膜の少なくとも一部に垂直にオーバーラップする導電層と、を更に含み、
前記ピクセル素子分離膜は、前記第１スタックに複数のピクセルを定義し、
前記光電変換領域及び前記フローティングディフュージョン領域は、前記複数のピクセルのうちの少なくとも１つのピクセル内に提供され、
平面視において、前記フローティングディフュージョン領域は、前記導電層を取り囲むことを特徴とする請求項１９に記載のイメージセンサ。
前記第１半導体基板を貫通するピクセルトレンチ内に配置されるピクセル素子分離膜と、
前記第１半導体基板の第１面に隣接する位置で、前記ピクセル素子分離膜の少なくとも一部に垂直にオーバーラップする導電層と、を更に含み、
前記ピクセル素子分離膜は、前記第１スタックに複数のピクセルを定義し、
前記光電変換領域及び前記フローティングディフュージョン領域は、前記複数のピクセルのうちの少なくとも１つのピクセル内に提供され、
平面視において、前記フローティングディフュージョン領域は、前記導電層を取り囲むことを特徴とする請求項１９に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサに係り、より詳細には、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含むイメージセンサに関する。
【背景技術】
【0002】
イメージセンサは、光学イメージ信号を電気信号に変換する装置である。イメージセンサは、それぞれが入射する光を受光して電気信号に切り替え、フォトダイオード領域を含む複数のピクセルを含む。イメージセンサの集積度が増加することにより、それぞれのピクセルサイズが小さくなるため、それぞれのピクセルを駆動するためのピクセル回路の電気的連結成分も小さくなり、ノイズが発生するか又はコンバージョンゲイン（ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ）のような光電変換効率が減少する問題がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２２／０３５９５９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、小さいピクセルサイズでも優秀なイメージ品質を有するイメージセンサを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様によるイメージセンサは、第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと。第１面と前記第１面に反対になる第２面とを含む第２半導体基板、及び前記第２半導体基板を貫通して前記第１スタック内に延びる伝送ゲートを含む第２スタックと、前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備える。
【0006】
上記目的を達成するためになされた本発明の他の態様によるイメージセンサは、第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の前記第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、前記第１スタックと前記第２スタックとの間に配置される絶縁層と、を備え、前記伝送ゲートの側壁の一部は、前記絶縁層によって取り囲まれる。
【0007】
上記目的を達成するためになされた本発明の更に他の態様によるイメージセンサは、第１面と前記第１面に反対になる第２面とを含む第１半導体基板、前記第１半導体基板内に配置される光電変換領域、及び前記第１半導体基板内に配置されて前記光電変換領域から伝達された電荷を保存するフローティングディフュージョン領域を含む第１スタックと、前記第１半導体基板の第１面に対向する第１面と該第１面に反対になる第２面とを含む第２半導体基板、前記第２半導体基板の第１面上に配置されるピクセルゲート、及び前記第１半導体基板の第１面よりも高いレベルに配置される第１エンド部と前記第２半導体基板の第１面よりも低いレベルに配置される第２エンド部とを有する伝送ゲートを含む第２スタックと、前記第１スタックと前記第２スタックとの間に配置される第１絶縁層と、第３半導体基板と前記第３半導体基板上に配置されて前記ピクセルゲート及び前記伝送ゲートに信号を提供するロジックトランジスタとを含む第３スタックと、前記第２スタックと前記第３スタックとの間に配置される第２絶縁層と、を備える。
【発明の効果】
【0008】
本発明によれば、第１半導体基板と第２半導体基板との間の層間絶縁膜やエッチング停止膜のような絶縁層が省略されることで、第１半導体基板と第２半導体基板との間の垂直距離が減少し、フローティングディフュージョン領域ＦＤへのコンタクトの距離が減少することにより、ピクセルＰＸのノイズを減少又は改善することができる。また、フローティングディフュージョン領域及びグラウンド領域に電気的に連結されるコンタクトをピクセル分離構造物にオーバーラップする位置に形成することで、ピクセルの小型化を図ることができる。
【図面の簡単な説明】
【0009】
【図1】一実施形態によるイメージセンサを概略的に示す斜視図である。
【図7】一実施形態によるイメージセンサのピクセルの等価回路図である。
【図8】一実施形態による他の例のイメージセンサを示す断面図である。
【図10】一実施形態による第２例のイメージセンサの第１スタックのレイアウト図である。
【図11】一実施形態による第２例のイメージセンサの第２スタックのレイアウト図である。
【図14】一実施形態による第３例のイメージセンサを示す断面図である。
【図16】一実施形態による第４例のイメージセンサを示すレイアウト図である。
【図18】一実施形態による第５例のイメージセンサを示すレイアウト図である。
【図19】一実施形態によるイメージセンサに採用されるピクセルトランジスタの一例を概略的に示す図である。
【図20】一実施形態によるイメージセンサに採用されるピクセルトランジスタの他の例を概略的に示す図である。
【図21】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図22】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図23】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図24】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図25】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図26】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図27】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図28】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図29】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図30】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図31】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図32】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図33】一実施形態による第２例のイメージセンサの製造方法を示す断面図である。
【図34】一実施形態によるイメージセンサの構成を示すブロック図である。
【発明を実施するための形態】
【0010】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0011】
後述する詳細な説明で使用する用語及び文言の定義をここに提示する。用語「又は」は、「及び／又は」を意味する包括する用語である。用語「コントローラ」は、少なくとも１つの動作を調節する任意の装置、システム、又はその部品を示す。そのようなコントローラは、ハードウェア、又はハードウェア及びソフトウェア、及び／又はファームウェアの組み合わせによって具現される。特定のコントローラに関連する機能は、中央化されるか、局所的に又は遠隔に分散される。用語「少なくとも１つ」は、リストの列挙と共に使用される場合、列挙されたリストのうちの１つ又はそれ以上の他の組み合わせが使用されることを意味するが、リスト内の唯１つのアイテムがあればよい。例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」について、次の組み合わせ、Ａ、Ｂ、Ｃ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、ＡとＢとＣ、そしてそれらの任意の変形のうちのいずれかを含む。他の特定の単語及び文言の定義は、明細書を通じて提供される。通常の技術者であれば、そのような定義は、そのような定義された単語及び文言の前の使用のみならず、以後の使用にも適用されるということを理解するであろう。
【0012】
図１は、一実施形態によるイメージセンサ１００を概略的に示す斜視図である。図２は、図１の１つのピクセルＰＸに対応する第１例の第１スタックＳＴ１を示すレイアウト図であり、図３は、図１の１つのピクセルＰＸに対応する第１例の第２スタックＳＴ２を示すレイアウト図である。図４は、図３のＡ１－Ａ１’線に沿って見た断面図である。図５及び図６は、図４のＣＸ１部分の拡大図である。
【0013】
【0014】
アクティブピクセル領域ＡＰＲはイメージセンサ１００の中央部に配置され、アクティブピクセル領域ＡＰＲに複数のピクセルＰＸが配置される。複数のピクセルＰＸは、イメージセンサ１００の外部から光を受光して電気的信号に変換する領域である。複数のピクセルＰＸは、第１スタックＳＴ１及び第２スタックＳＴ２に配置され、例えば外光を受光するための光電変換領域ＰＤが第１スタックＳＴ１内に配置され、光電変換領域ＰＤで蓄積された光電荷を電気的信号に変換するためのピクセル回路ＰＸＣを構成するトランジスタが第２スタックＳＴ２内に配置される。
【0015】
パッド領域ＰＤＲは、アクティブピクセル領域ＡＰＲの少なくとも一側上に、例えば平面図において、アクティブピクセル領域ＡＰＲの４側面上に配置される。複数のパッドＰＡＤは、パッド領域ＰＤＲに配置されて、外部装置などと電気的信号を送受信するように構成される。
【0016】
周辺回路領域ＰＣＲは、ロジック回路ブロック及び／又はメモリ素子を含む。例えば、ロジック回路ブロックは、複数のロジックトランジスタＬＣＴを含み、アクティブピクセル領域ＡＰＲの各ピクセルＰＸに一定信号を提供するか、又は各ピクセルＰＸからの出力信号を制御する。例えば、ロジックトランジスタＬＣＴは、ロウデコーダ、ロウドライバ、カラムデコーダ、タイミング発生器、相関二重サンプラ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｅｒ， ＣＤＳ）、アナログデジタルコンバータ（ａｎａｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）のうちの少なくとも１つを含む。
【0017】
アクティブピクセル領域ＡＰＲは複数のピクセルＰＸを含み、複数のピクセルＰＸ内にそれぞれ複数の光電変換領域ＰＤが配置される。アクティブピクセル領域ＡＰＲにおいて、複数のピクセルＰＸが第１半導体基板１１０の上面に平行な第１方向Ｘ、及び第１方向に直交するに第１半導体基板１１０の上面に平行な第２方向Ｙに沿って列と行とをなしてマトリックス状に配列される。複数のピクセルＰＸのうちの一部は、オプティカルブラックピクセル（図示省略）である。オプティカルブラックピクセルは、アクティブピクセル領域ＡＰＲに対する基準画素として機能し、暗信号を自動的に補正するための機能を遂行する。
【0018】
第１スタックＳＴ１は、第１面１１０Ｆ１及び第２面１１０Ｆ２を備える第１半導体基板１１０と、第１半導体基板１１０の第２面１１０Ｆ２上に配置されるカラーフィルターＣＦ及びマイクロレンズＭＬを含む。第２スタックＳＴ２は、第１面１２０Ｆ１及び第２面１２０Ｆ２を備える第２半導体基板１２０と、第２半導体基板１２０の第１面１２０Ｆ１上に配置されるピクセルトランジスタＰＸＴ、伝送ゲートＴＧ、及び前面構造物ＦＳ２を含む。伝送ゲートＴＧは、第２スタックＳＴ２の内部から第１スタックＳＴ１の内部に向かい、例えば第１半導体基板１１０の内部に向かって延びる。第３スタックＳＴ３は、第１面１３０Ｆ１及び第２面１３０Ｆ２を備える第３半導体基板１３０と、第３半導体基板１３０の第１面１３０Ｆ１上に配置されるロジックトランジスタＬＣＴ及び前面構造物ＦＳ３とを含む。
【0019】
第２スタックＳＴ２は、第１スタックＳＴ１と第３スタックＳＴ３との間に配置され、例えば第２スタックＳＴ２の前面構造物ＦＳ２が第３スタックＳＴ３の前面構造物ＦＳ３に対向するように配置され、第２スタックＳＴ２に含まれる第２半導体基板１２０の第２面１２０Ｆ２が第１スタックＳＴ１に含まれる第１半導体基板１１０の第１面１１０Ｆ１に対向するように配置される。
【0020】
第１スタックＳＴ１と第２スタックＳＴ２とは、その間に介在する第１絶縁層ＢＩ１によって互いに付着され、第２スタックＳＴ２と第３スタックＳＴ３とは、その間に介在する第２絶縁層ＢＩ２によって互いに付着される。一部の実施形態において、第２スタックＳＴ２と第３スタックＳＴ３との間に第２絶縁層ＢＩ２によって取り囲まれるボンディングパッド（図示省略）が更に配置される。
【0021】
一実施形態において、第１～第３半導体基板（１１０、１２０、１３０）は、Ｐ型半導体基板を含む。例えば、第１～第３半導体基板（１１０、１２０、１３０）のうちの少なくとも１つは、Ｐ型シリコン基板からなる。一実施形態において、第１～第３半導体基板（１１０、１２０、１３０）のうちの少なくとも１つは、Ｐ型バルク基板とその上に成長したＰ型又はＮ型エピ層とを含み、他の実施形態において、Ｎ型バルク基板とその上に成長したＰ型又はＮ型エピ層とを含む。一部の実施形態において、第２半導体基板１２０は、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）構造の一部を含み、例えばＳＯＩ構造のシリコン層からなる。
【0022】
アクティブピクセル領域ＡＰＲにおいて、第１スタックＳＴ１内には、ピクセル分離構造物１４０が配置される。ピクセル分離構造物１４０によって複数のピクセルＰＸが定義される。ピクセル分離構造物１４０は、導電層１４２、絶縁ライナー１４４、及び上部絶縁層１４６を含む。導電層１４２は、第１半導体基板１１０を貫通するピクセルトレンチ１４０Ｔの内部に配置される。絶縁ライナー１４４は、第１半導体基板１１０を貫通するピクセルトレンチ１４０Ｔの内壁上に配置され、第１半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで延びて導電層１４２と第１半導体基板１１０との間に介在する。上部絶縁層１４６は、第１半導体基板１１０の第１面１１０Ｆ１に隣接するピクセルトレンチ１４０Ｔの一部内に配置される。
【0023】
一実施形態において、導電層１４２は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜のうちの少なくとも１つを含む。絶縁ライナー１４４は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。上部絶縁層１４６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
【0024】
複数のピクセルＰＸ内の第１スタックＳＴ１内には、複数の光電変換領域ＰＤの少なくとも一領域が配置される。光電変換領域ＰＤは、Ｎ型不純物がドーピングされた領域である。例えば、光電変換領域ＰＤは、上部及び下部の間に不純物濃度差を有してポテンシャル傾度を有する。或いは、光電変換領域ＰＤは、複数の不純物領域が垂直方向に積層された形態に形成される。
【0025】
選択的に、第１半導体基板１１０の一部内には、複数の光電変換領域ＰＤの少なくとも一領域を取り囲むライナー領域１４８が配置される。ライナー領域１４８は、ピクセル分離構造物１４０と光電変換領域ＰＤとの間に配置され、Ｐ型不純物がドーピングされた領域である。
【0026】
第１半導体基板１１０の第１面１１０Ｆ１に隣接する第１半導体基板１１０の内部領域にフローティングディフュージョン領域ＦＤが配置される。フローティングディフュージョン領域ＦＤは、光電変換領域ＰＤから伝達された電荷が保存される領域である。第１半導体基板１１０の第１面１１０Ｆ１に隣接する第１半導体基板１１０の内部領域にグラウンド領域ＧＮＤが配置される。一部の実施形態において、グラウンド領域ＧＮＤの少なくとも一部は、素子分離膜１１２によって取り囲まれる。
【0027】
第１半導体基板１１０の第１面１１０Ｆ１は第２半導体基板１２０の第２面１２０Ｆ２に対向するように配置され、第１半導体基板１１０の第１面１１０Ｆ１と第２半導体基板１２０の第２面１２０Ｆ２との間には第１絶縁層ＢＩ１が配置される。第１絶縁層ＢＩ１は、第１サブボンディング層ＢＩ１ａと第２サブボンディング層ＢＩ１ｂとの積層構造を有する。例えば、第１絶縁層ＢＩ１は、第１半導体基板１１０の第１面１１０Ｆ１の全体をカバーするように配置される。例えば、図４に示したように第２サブボンディング層ＢＩ１ｂが第２半導体基板１２０の第２面１２０Ｆ２上に均一な厚さに配置され、第１サブボンディング層ＢＩ１ａは第２サブボンディング層ＢＩ１ｂ上に均一な厚さに配置され、第１サブボンディング層ＢＩ１ａ上に第１半導体基板１１０の第１面１１０Ｆ１が第２半導体基板１２０の第２面１２０Ｆ２に対向するように配置される。
【0028】
一実施形態において、第１サブボンディング層ＢＩ１ａ及び第２サブボンディング層ＢＩ１ｂは、シリコン酸化物又はシリコンカーボン窒化物を含む。第１サブボンディング層ＢＩ１ａと第２サブボンディング層ＢＩ１ｂとのボンディング界面は扁平なプロファイルを有する。例えば、図５に示したように、第１サブボンディング層ＢＩ１ａ及び第２サブボンディング層ＢＩ１ｂのそれぞれは、単一な物質層を含み、第１半導体基板１１０の第１面１１０Ｆ１と第２半導体基板１２０の第２面１２０Ｆ２との間に追加的な物質層の介在なしに第１サブボンディング層ＢＩ１ａと第２サブボンディング層ＢＩ１ｂとの積層構造が配置される。即ち、第１半導体基板１１０の第１面１１０Ｆ１と第１サブボンディング層ＢＩ１ａとが直接接触し、第２半導体基板１２０の第２面１２０Ｆ２と第２サブボンディング層ＢＩ１ｂとが直接接触する。一部の実施形態において、第１サブボンディング層ＢＩ１ａはシリコン酸化物を含み、第２サブボンディング層ＢＩ１ｂはシリコン酸化物を含む。他の実施形態において、第１サブボンディング層ＢＩ１ａはシリコンカーボン窒化物を含み、第２サブボンディング層ＢＩ１ｂはシリコンカーボン窒化物を含む。
【0029】
一部の実施形態において、図６に示したように、第１サブボンディング層ＢＩ１ａ及び第２サブボンディング層ＢＩ１ｂのそれぞれは、第１物質層Ｍ１及び第２物質層Ｍ２の二重層で構成され、第１半導体基板１１０の第１面１１０Ｆ１上に第１サブボンディング層ＢＩ１ａの第１物質層Ｍ１及び第２物質層Ｍ２が順次に配置され、第２半導体基板１２０の第２面１２０Ｆ２上に第２サブボンディング層ＢＩ１ｂの第１物質層Ｍ１及び第２物質層Ｍ２が順次に配置され、第１サブボンディング層ＢＩ１ａの第２物質層Ｍ２と第２サブボンディング層ＢＩ１ｂの第２物質層Ｍ２とがボンディング界面を構成する。一部の実施形態において、第１サブボンディング層ＢＩ１ａの第１物質層Ｍ１及び第２サブボンディング層ＢＩ１ｂの第１物質層Ｍ１はシリコン酸化物を含み、第１サブボンディング層ＢＩ１ａの第２物質層Ｍ２及び第２サブボンディング層ＢＩ１ｂの第２物質層Ｍ２はシリコンカーボン窒化物を含む。他の実施形態において、第１サブボンディング層ＢＩ１ａの第１物質層Ｍ１及び第２サブボンディング層ＢＩ１ｂの第１物質層Ｍ１はシリコンカーボン窒化物を含み、第１サブボンディング層ＢＩ１ａの第２物質層Ｍ２及び第２サブボンディング層ＢＩ１ｂの第２物質層Ｍ２はシリコン酸化物を含む。
【0030】
アクティブピクセル領域ＡＰＲにおいて、第２スタックＳＴ２内には、ピクセルトランジスタＰＸＴが配置される。ピクセルトランジスタＰＸＴは、第２半導体基板１２０の第１面１２０Ｆ１上に配置される。例えば、ピクセルトランジスタＰＸＴは、ピクセルゲートＰＸＧとソース／ドレイン領域ＰＸＳとを含む。ソース／ドレイン領域ＰＸＳは、ピクセルゲートＰＸＧに隣接する第２半導体基板１２０の内部に配置される。ピクセルゲートＰＸＧは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜のうちの少なくとも１つを含む。第２半導体基板１２０の第１面１２０Ｆ１とピクセルゲートＰＸＧとの間にゲート絶縁層が配置される。
【0031】
一実施形態において、ピクセルトランジスタＰＸＴは、第１スタックＳＴ１内に配置された光電変換領域ＰＤ及びフローティングディフュージョン領域ＦＤに信号を提供するように構成される。例えば、ピクセルトランジスタＰＸＴは、ソースフォロワトランジスタＳＦＸ（図７参照）、選択トランジスタＳＸ、及びリセットトランジスタＲＸを含む。例えば、１つのピクセルＰＸ内の第１スタックＳＴ１の内部に配置される光電変換領域ＰＤ及び／又はフローティングディフージョン領域ＦＤは、１つのピクセルＰＸ内の第２スタックＳＴ２の内部に配置されるピクセルゲートＰＸＧに電気的に連結される。例えば、１つのピクセルＰＸ内の第１スタックＳＴ１の内部に配置される光電変換領域ＰＤ及び／又はフローティングディフージョン領域ＦＤは、１つのピクセルＰＸ内の第２スタックＳＴ２の内部に配置されるソースフォロワトランジスタＳＦＸ（図７参照）、選択トランジスタＳＸ（図７参照）、及びリセットトランジスタＲＸ（図７参照）を構成するピクセルゲートＰＸＧに電気的に連結される。
【0032】
一実施形態において、リセットトランジスタＲＸは、フローティングディフージョン領域ＦＤに保存された電荷を周期的にリセットするように構成される。ソースフォロワトランジスタＳＦＸは、ソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を行い、フローティングディフージョン領域に充電された電荷による信号をバッファリングするように構成される。選択トランジスタＳＸは、ピクセルＰＸを選択するためのスイッチング及びアドレッシングの役割を行う。
【0033】
第２半導体基板１２０を貫通する開口部１２０Ｈ内には、埋込絶縁層１２２が配置される。埋込絶縁層１２２は、第２半導体基板１２０の第２面１２０Ｆ２と同一平面に位置する上面と、第２半導体基板１２０の第１面１２０Ｆ１と同一平面に位置する底面とを含み、埋込絶縁層１２２は、第２半導体基板１２０の第１厚さｔ１と実質的に同じ厚さを有する。
【0034】
伝送ゲートＴＧは、第２スタックＳＴ２内から第１スタックＳＴ１の内部に延び、第２半導体基板１２０を貫通して第１半導体基板１１０の内部に向かって垂直方向Ｚに延びる。例えば、伝送ゲートＴＧは、第２半導体基板１２０の開口部１２０Ｈ内に配置される埋込絶縁層１２２を貫通して垂直方向Ｚに沿って延びる。
【0035】
一実施形態において、伝送ゲートＴＧは、第１半導体基板１１０の第１面１１０Ｆ１（例えば、第１基準レベルＬＶ０１）よりも高い第１垂直レベルＬＶ１に配置される第１エンド部ＧＥ１と、第２半導体基板１２０の第１面１２０Ｆ１（例えば、第２基準レベル（ＬＶ０２））よりも低い第２垂直レベルＬＶ２に配置される第２エンド部ＧＥ２とを含む。ここで、第１エンド部ＧＥ１は、伝送ゲートＴＧの最上面（例えば、第１半導体基板１１０の内部に配置される伝送ゲートＴＧの表面）を示し、第２エンド部ＧＥ２は、伝送ゲートＴＧの最下面（例えば、前面構造物ＦＳ２によってカバーされる伝送ゲートＴＧの表面）を示す。
【0036】
一実施形態において、伝送ゲートＴＧが第２半導体基板１２０を貫通して垂直方向Ｚに延びるため、伝送ゲートＴＧの第１エンド部ＧＥ１に隣接する側壁は、第１半導体基板１１０及び第１絶縁層ＢＩ１によって取り囲まれ、伝送ゲートＴＧの第２エンド部ＧＥ２に隣接する側壁は、前面構造物ＦＳ２及び埋込絶縁層１２２によって取り囲まれる。
【0037】
図５に示したように、伝送ゲートトレンチＴＧＨが埋込絶縁層１２２及び第１絶縁層ＢＩ１を貫通して第１半導体基板１１０の内部に向かって垂直方向Ｚに延び、伝送ゲートトレンチＴＧＨ内に伝送ゲートＴＧが配置される。伝送ゲートトレンチＴＧＨの内壁上には、伝送ゲート絶縁層ＴＧＩが配置され、伝送ゲートＴＧと第１半導体基板１１０との間を電気的に絶縁する。これにより、伝送ゲートＴＧと第１絶縁層ＢＩ１との間に、及び伝送ゲートＴＧと埋込絶縁層１２２との間に伝送ゲート絶縁層ＴＧＩが介在し、伝送ゲートＴＧが第１絶縁層ＢＩ１及び／又は埋込絶縁層１２２に直接接触しない。
【0038】
一実施形態において、伝送ゲートＴＧは、第２半導体基板１２０の第１厚さｔ１よりも厚い第２厚さｔ２を有する。伝送ゲートＴＧは、ピクセルゲートＰＸＧと同時に形成され、これにより伝送ゲートＴＧの第２エンド部ＧＥ２がピクセルゲートＰＸＧの上面（例えば、図４に示したピクセルゲートＰＸＧの下部面）と同一平面に配置される。
【0039】
第２スタックＳＴ２内に第２半導体基板１２０の第１面１２０Ｆ１をカバーする前面構造物ＦＳ２が配置される。前面構造物ＦＳ２は、配線層１２４及びカバー絶縁層１２６を含む。カバー絶縁層１２６は、複数の絶縁層の積層構造で形成され、第２半導体基板１２０の第１面１２０Ｆ１に接触して配線層１２４及びピクセルゲートＰＸＧをカバーするように配置される。カバー絶縁層１２６は、複数の絶縁層の積層構造で形成される。例えば、カバー絶縁層１２６は第１カバー絶縁層１２６ａ及び第２カバー絶縁層１２６ｂを含み、第１カバー絶縁層１２６ａはピセルゲートＰＸＧ及び伝送ゲートＴＧをカバーするように配置され、第２カバー絶縁層１２６ｂは配線層１２４をカバーするように配置される。
【0040】
一実施形態において、前面構造物ＦＳ２は、第１コンタクトＣＴ１及び第２コンタクトＣＴ２を更に含む。第１コンタクトＣＴ１は、ピクセルゲートＰＸＧを配線層１２４に電気的に連結する。第２コンタクトＣＴ２は、第１スタックＳＴ１内のフローティングディフュージョン領域ＦＤ又はグラウンド領域ＧＮＤを前面構造物ＦＳ２内の配線層１２４に電気的に連結する。第２コンタクトＣＴ２は第２スタックＳＴ２の内部から第１スタックＳＴ１の内部に向かって垂直方向Ｚに延び、第２コンタクトＣＴ２の側壁の一部は、第１カバー絶縁層１２６ａ、埋込絶縁層１２２、及び第１絶縁層ＢＩ１によって取り囲まれる。
【0041】
一実施形態において、第１コンタクトＣＴ１及び第２コンタクトＣＴ２は、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、チタン窒化物（ＴｉＮ）のうちの少なくとも１つを含む。
【0042】
一部の実施形態において、図２及び図３に示したように、第１ピクセルＰＸ－１、第２ピクセルＰＸ－２、第３ピクセルＰＸ－３、及び第４ピクセルＰＸ－４がマトリックス状に配置される。第１スタックＳＴ１内の第１～第４ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）のそれぞれは、伝送ゲートＴＧ及びフローティングディフージョン領域ＦＤを有する。第２方向Ｙに並んで配置される第１ピクセルＰＸ－１と第３ピクセルＰＸ－３とは互いにミラー対称形状を有し、第１方向Ｘに並んで配置される第１ピクセルＰＸ－１と第２ピクセルＰＸ－２とは互いにミラー対称形状を有する。図５及び図６に示したピクセルＰＸのレイアウトは、例示のために図示したものであり、例えば伝送ゲートＴＧ及びピクセルゲートＰＸＧの大きさ、形状、位置などが図２及び図３に示したものに限定されるものではない。
【0043】
第１半導体基板１１０の第２面１１０Ｆ２上には、カラーフィルターＣＦとマイクロレンズＭＬとが配置される。
【0044】
第３スタックＳＴ３は第３半導体基板１３０の第１面１３０Ｆ１上に配置されたロジックトランジスタＬＣＴを含み、ロジックトランジスタＬＣＴはロジックゲートＬＣＧ及びソース／ドレイン領域ＬＣＳを含む。第３半導体基板１３０の第１面１３０Ｆ１上に前面構造物ＦＳ３が配置され、前面構造物ＦＳ３は、配線層１３４及びカバー絶縁層１３６を含む。
【0045】
第２半導体基板１２０の第１面１２０Ｆ１は第３半導体基板１３０の第１面１３０Ｆ１に対向するように配置され、第２半導体基板１２０の第１面１２０Ｆ１と第３半導体基板１３０の第１面１３０Ｆ１との間には第２絶縁層ＢＩ２が配置される。第２絶縁層ＢＩ２は、第１サブボンディング層ＢＩ２ａと第２サブボンディング層ＢＩ２ｂとの積層構造を有する。一実施形態において、第１サブボンディング層ＢＩ２ａと第２サブボンディング層ＢＩ２ｂは、シリコン酸化物又はシリコンカーボン窒化物を含む。
【0046】
上述した実施形態によると、伝送ゲートＴＧは第２スタックＳＴ２から第１スタックＳＴ１の内部に延びるように形成され、伝送ゲートＴＧが第１絶縁層ＢＩ１を貫通するように配置される。これにより、第１半導体基板１１０と第２半導体基板１２０との間の層間絶縁膜、エッチング停止膜のような絶縁層が省略されて第１半導体基板１１０と第２半導体基板１２０との間の垂直距離が減少し、フローティングディフュージョン領域ＦＤへの第２コンタクトＣＴ２の距離が減少することにより、ピクセルＰＸのノイズを減少又は改善することができる。
【0047】
図７は、一実施形態によるイメージセンサのピクセルＰＸの等価回路図である。
【0048】
図７を参照すると、複数のピクセルＰＸは、マトリックス状に配列される。少なくとも１つのピクセルＰＸは、伝送トランジスタＴＸ及びピクセルトランジスタを含む。ここで、ピクセルトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びソースフォロワトランジスタＳＦＸを含む。リセットトランジスタＲＸはリセットゲートＲＧを含み、選択トランジスタＳＸは選択ゲートＳＧを含み、伝送トランジスタＴＸは伝送ゲートＴＧを含む。
【0049】
少なくとも１つのピクセルＰＸは、光電変換領域ＰＤ及びフローティングディフージョン領域ＦＤを更に含む。光電変換領域ＰＤは、図１～図６で説明した光電変換領域ＰＤに対応する。光電変換領域ＰＤは、外部から入射した光量に比例して光電荷を生成及び蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ＰＩＮフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＰＤ）、及びこれらの組み合わせが使用される。
【0050】
伝送ゲートＴＧは、光電変換領域ＰＤで生成された電荷をフローティングディフージョン領域ＦＤに伝送する。フローティングディフージョン領域ＦＤは、光電変換領域ＰＤで生成された電荷が伝送されて累積して保存する。フローティングディフージョン領域ＦＤに蓄積された光電荷の量に応じてソースフォロワトランジスタＳＦＸが制御される。
【0051】
リセットトランジスタＲＸは、フローティングディフージョン領域ＦＤに蓄積された電荷を周期的にリセットする。リセットトランジスタＲＸのドレイン電極はフローティングディフージョン領域ＦＤに連結され、ソース電極は電源電圧ＶＤＤに連結される。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されると、リセットトランジスタＲＸのソース電極に連結された電源電圧ＶＤＤがフローティングディフージョン領域ＦＤに伝達される。リセットトランジスタＲＸがターンオンされるとき、フローティングディフージョン領域ＦＤに蓄積された電荷が排出されてフローティングディフージョン領域ＦＤがリセットされる。
【0052】
ソースフォロワトランジスタＳＦＸは、複数のピクセルＰＸの外部に位置する電流源（図示省略）に連結されてソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）として機能し、フローティングディフージョン領域ＦＤにおける電位変化を増幅し、それを出力ラインＶＯＵＴに出力する。
【0053】
選択トランジスタＳＸは、行単位で複数のピクセルＰＸを選択し、選択トランジスタＳＸがターンオンされるとき、ソースフォロワトランジスタＳＦＸによって生成された出力電圧が出力部ラインＶＯＵＴに伝達される。
【0054】
【0055】
図８及び図９を参照すると、伝送ゲートトレンチＴＧＨＡは、第１半導体基板１１０の内部に延びる一部がラウンド状の内壁を有し、伝送ゲートトレンチＴＧＨＡ内に配置される伝送ゲートＴＧＡは、伝送ゲートトレンチＴＧＨＡのラウンド状の内壁の形状に沿ってラウンド状になる側壁を備える。伝送ゲートＴＧＡは、第１半導体基板１１０の内部に位置する第１部分Ｐ＿１の幅Ｗ１が第１絶縁層ＢＩ１によって取り囲まれる第２部分Ｐ＿２の幅Ｗ２よりも広い。
【0056】
一実施形態によると、第２半導体基板１２０と第１半導体基板１１０とがその間の第１絶縁層ＢＩ１によって互いに付着された後に、第２半導体基板１２０の第１面１２０Ｆ１から埋込絶縁層１２２、第１絶縁層ＢＩ１、及び第１半導体基板１１０の第１面１１０Ｆ１に隣接する一部領域を順次にエッチングすることにより、伝送ゲートトレンチＴＧＨＡが形成される。第１半導体基板１１０の一部を除去して伝送ゲートトレンチＴＧＨＡを形成する工程で、等方性エッチング特性を有するエッチング条件を使用して第１半導体基板１１０を除去する場合、伝送ゲートトレンチＴＧＨＡは、側方向に拡張されてラウンド状になる内壁を有する形状を有する。また、伝送ゲートトレンチＴＧＨＡの内壁上に伝送ゲートＴＧを形成することで、伝送ゲートＴＧの第１部分Ｐ＿１の側壁が第２部分Ｐ＿２の側壁に対して外側に突出した形状を有する。
【0057】
図１０は、一実施形態による第２例のイメージセンサ１００Ｂの第１スタックＳＴ１のレイアウト図であり、図１１は、一実施形態による第２例のイメージセンサ１００Ｂの第２スタックＳＴ２のレイアウト図である。図１２は、図１１のＡ２－Ａ２’線に沿って見た断面図であり、図１３は、図１２のＣＸ２部分の拡大図である。図１０～図１３において、図１～図９と同じ参照符号は、同じ構成要素を意味する。
【0058】
図１０～図１３を参照すると、ピクセル分離構造物１４０の上部絶縁層１４６上に導電層１４９が配置され、平面視において、導電層１４９は、フローティングディフュージョン領域ＦＤによって取り囲まれ、グラウンド領域ＧＮＤによって取り囲まれるように配置される。一実施形態において、導電層１４９は第１半導体基板１１０の第１面１１０Ｆ１と同一平面に配置される底面を有し、導電層１４９の底面は第１絶縁層ＢＩ１に接触するように配置される。一実施形態において、導電層１４９は、ポリシリコン又は金属を含む。
【0059】
第２コンタクトＣＴ２は、埋込絶縁層１２２及び第１絶縁層ＢＩ１を貫通して導電層１４９に電気的に連結されるように垂直方向Ｚに延びる。一部の実施形態において、図１０に示したように第１～第４ピクセル（ＰＸ－１～ＰＸ－４）によって共有されるフローティングディフュージョン領域ＦＤ上に第２コンタクトＣＴ２及びそれに連結される導電層１４９が配置され、第２コンタクトＣＴ２は、第１～第４ピクセル（ＰＸ－１～ＰＸ－４）によって共有される。
【0060】
一実施形態において、第１半導体基板１１０を貫通するピクセル分離構造物１４０を形成した後に、上部絶縁層１４６の一部を除去するためのリセス工程を遂行し、上部絶縁層１４６が除去されたリセス空間内に導電層１４９を形成する。その後、第２半導体基板１２０を第１半導体基板１１０の第１面１１０Ｆ１上に付着した後、埋込絶縁層１２２及び第１絶縁層ＢＩ１を貫通する第２コンタクトホールＣＴ２Ｈを形成し、第２コンタクトホールＣＴ２Ｈ内に金属物質を満たして第２コンタクトＣＴ２を形成する。
【0061】
上述した実施形態によると、フローティングディフュージョン領域ＦＤ及びグラウンド領域ＧＮＤに電気的に連結される第２コンタクトＣＴ２を、ピクセル分離構造物１４０にオーバーラップする位置に形成するため、ピクセルの小型化に有利である。また、第１半導体基板１１０と第２半導体基板１２０との垂直距離が減少することにより、フローティングディフュージョン領域ＦＤにおける第２コンタクトＣＴ２の距離が減少することで、ピクセルのノイズを減少又は改善することができる。
【0062】
【0063】
図１４及び図１５を参照すると、図１０～図１３に基づいて説明した導電層１４９は省略される。上部絶縁層１４６の底面（図１５に示したように第２半導体基板１２０に対向する上部絶縁層１４６の表面）は、第１半導体基板１１０の第１面１１０Ｆ１と同一平面に配置され、上部絶縁層１４６の底面上に第１絶縁層ＢＩ１が配置される。第２コンタクトＣＴ２は埋込絶縁層１２２及び第１絶縁層ＢＩ１を貫通して上部絶縁層１４６の底面及びフローティングディフュージョン領域ＦＤに接触するように配置され、第２コンタクトＣＴ２は上部絶縁層１４６よりも大きい幅を有するように形成される。
【0064】
【0065】
図１７を参照すると、伝送ゲートＴＧは、デュアルタイプ伝送ゲートである。例えば、１つのピクセル内に２個の伝送ゲートＴＧが配置される。例えば、伝送ゲートＴＧは、互いに離隔されて配置される第１ゲートＴＧ＿Ｌ及び第２ゲートＴＧ＿Ｒを含む。一部の実施形態において、図１６に示したように第１ゲートＴＧ＿Ｌ及び第２ゲートＴＧ＿Ｒは、フローティングディフュージョン領域ＦＤから同じ離隔距離を有するように配置される。
【0066】
図１８は、一実施形態による第５例のイメージセンサ１００Ｅを示すレイアウト図である。
【0067】
図１８を参照すると、伝送ゲートＴＧは、ゲートオールアラウンドタイプの伝送ゲートである。例えば、伝送ゲートＴＧは、リング状又は環状の水平断面形状を有する。
【0068】
【0069】
図１９を参照すると、ピクセルトランジスタＰＸＴは、ＦｉｎＦＥＴトランジスタである。図１９には、第２半導体基板１２０の第１面１２０Ｆ１が上向くように例示的に示した。ピクセルトランジスタＰＸＴは、第２半導体基板１２０の第１面１２０Ｆ１に形成され、垂直方向Ｚに突出するフィン型活性領域ＦＡと、フィン型活性領域ＦＡを横切って配置されるピクセルゲートＰＸＧとを含み、フィン型活性領域ＦＡの両側に配置されるソース／ドレイン領域ＰＸＳを含む。ピクセルゲートＰＸＧとフィン型活性領域ＦＡとの間には、ゲート絶縁層ＧＩが配置される。
【0070】
図２０を参照すると、ピクセルトランジスタＰＸＴは、ガンマゲート構造を有するトランジスタである。図２０には、第２半導体基板１２０の第１面１２０Ｆ１が上向くように例示的に示した。ピクセルトランジスタＰＸＴは、ピクセルゲートＰＸＧを含み、ピクセルゲートＰＸＧの少なくとも一部が第２半導体基板１２０の第１面１２０Ｆ１に形成されるリセスＲＳ内に配置される。ピクセルゲートＰＸＧの他の少なくとも一部は、第２半導体基板１２０の第１面１２０Ｆ１上に配置される平面形構造を有する。ピクセルゲートＰＸＧと第２半導体基板１２０の第１面１２０Ｆ１との間にはゲート絶縁層ＧＩが配置され、ゲート絶縁層ＧＩはリセスＲＳの内壁上にコンフォーマルに延びる。
【0071】
図１９及び図２０には、ピクセルトランジスタＰＸＴがＦｉｎＦＥＴトランジスタ又はガンマゲートトランジスタである場合を例示的に示したが、それ以外にも、ピクセルトランジスタＰＸＴは、垂直チャネルトランジスタ、マルチブリッジチャネルトランジスタ、３次元積層トランジスタのような多様な形態のトランジスタとして具現され得る。
【0072】
【0073】
図２１を参照すると、互いに反対になる第１面１１０Ｆ１と第２面１１０Ｆ２とを備える第１半導体基板１１０を準備する。
【0074】
第１半導体基板１１０の第１面１１０Ｆ１からイオン注入工程によって光電変換領域ＰＤが形成される。例えば、光電変換領域ＰＤは、Ｎ型不純物をドーピングして形成される。
【0075】
その後、第１半導体基板１１０の第１面１１０Ｆ１上にマスクパターンを形成し、マスクパターンをエッチングマスクとして使用して第１半導体基板１１０内にピクセルトレンチ１４０Ｔを形成する。ピクセルトレンチ１４０Ｔは、第１面１１０Ｆ１から所定の深さを有し、平面図から見て、マトリックス状に形成される。
【0076】
その後、ピクセルトレンチ１４０Ｔの内壁上に化学気相蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程によって絶縁ライナー１４４をコンフォーマルに形成する。その後、絶縁ライナー１４４上にピクセルトレンチ１４０Ｔの内壁を満たす導電層１４２を形成する。導電層１４２は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜のうちの少なくとも１つを含む。
【0077】
その後、導電層１４２の上面が第１半導体基板１１０の第１面１１０Ｆ１の上面よりも低いレベルに到逹するまでエッチバック工程などによって導電層１４２の上部を除去し、ピクセルトレンチ１４０Ｔの入口を満たすように絶縁層を満たし、第１半導体基板１１０の上面が露出するまで絶縁層を除去してピクセルトレンチ１４０Ｔの入口内に上部絶縁層１４６を残す。
【0078】
図２２を参照すると、上部絶縁層１４６の一部をリセス工程によって除去し、リセス領域１４９Ｒを形成する。リセス領域１４９Ｒ内にポリシリコン又は金属を使用して導電層１４９を形成する。
【0079】
一実施形態において、導電層１４９の上側の一部に平坦化工程が遂行されて導電層１４９の上面が第１半導体基板１１０の第１面１１０Ｆ１と同一平面に配置される。
【0080】
その後、第１面１１０Ｆ１からイオン注入工程によってフローティングディフュージョン領域ＦＤ及びグラウンド領域ＧＮＤが形成される。例えば、フローティングディフュージョン領域ＦＤは、ｎ型不純物をドーピングして形成される。
【0081】
その後、第１半導体基板１１０の第１面１１０Ｆ１上に第１サブボンディング層ＢＩ１ａを形成する。
【0082】
図２３を参照すると、第２半導体基板１２０を含むウェーハ１２０Ｗを準備する。ウェーハ１２０Ｗは、ＳＯＩタイプの基板であり、例えばベース基板１２０Ｗ１、絶縁層１２０Ｗ２、及び第２半導体基板１２０が積層される構造を有する。
【0083】
その後、ウェーハ１２０Ｗ上に、例えば第２半導体基板１２０上に第２サブボンディング層ＢＩ１ｂを形成する。
【0084】
図２４を参照すると、第１サブボンディング層ＢＩ１ａと第２サブボンディング層ＢＩ１ｂとを互いに接触させて第１半導体基板１１０の第１面１１０Ｆ１上に第２半導体基板１２０の第２面１１０Ｆ２が付着される。
【0085】
一実施形態において、第１サブボンディング層ＢＩ１ａと第２サブボンディング層ＢＩ１ｂとは、平坦なレベルを有するボンディング界面を形成し、第１絶縁層ＢＩ１と指称される。
【0086】
第１半導体基板１１０の第１面１１０Ｆ１上に第２半導体基板１２０の第２面１１０Ｆ２が付着されることにより、ベース基板１２０Ｗ１及び絶縁層１２０Ｗ２が上向きになるように配置される。
【0087】
図２５を参照すると、ベース基板１２０Ｗ１及び絶縁層１２０Ｗ２を除去する。一実施形態において、ベース基板１２０Ｗ１及び絶縁層１２０Ｗ２を除去するために、化学機械的研磨工程、グラインディング工程、湿式エッチング工程のうちの少なくとも１つの工程が遂行される。ベース基板１２０Ｗ１及び絶縁層１２０Ｗ２を除去した後、第２半導体基板１２０の第１面１２０Ｆ１が露出する。
【0088】
図２６を参照すると、第２半導体基板１２０の一部領域を除去して開口部１２０Ｈを形成し、開口部１２０Ｈ内に絶縁物質を使用して埋込絶縁層１２２を形成する。
【0089】
埋込絶縁層１２２の上側は平坦化され、埋込絶縁層１２２の上面は第２半導体基板１２０の第１面１２０Ｆ１と同じレベルに配置される。
【0090】
図２７を参照すると、埋込絶縁層１２２上にマスクパターンを形成し、マスクパターンをエッチングマスクとして使用して埋込絶縁層１２２、第１絶縁層ＢＩ１、及び第１半導体基板１１０の一部を除去して伝送ゲートトレンチＴＧＨを形成する。一部の実施形態において、伝送ゲートトレンチＴＧＨは、伝送ゲートトレンチＴＧＨの上側が伝送ゲートトレンチＴＧＨの底部よりも広い幅を有するように傾いた側壁を有する。
【0091】
図２８を参照すると、第２半導体基板１２０の第１面１２０Ｆ１上にピクセルゲートＰＸＧを形成し、伝送ゲートトレンチＴＧＨ内に伝送ゲートＴＧを形成する。一実施形態において、ピクセルゲートＰＸＧ及び伝送ゲートＴＧは、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜のうちの少なくとも１つを使用して形成される。
【0092】
一実施形態において、伝送ゲートＴＧを形成する前に伝送ゲートトレンチＴＧＨの内壁上にコンフォーマルに伝送ゲート絶縁層ＴＧＩを形成する。
【0093】
その後、第２半導体基板１２０の第１面１２０Ｆ１上に、ピクセルゲートＰＸＧと、伝送ゲートＴＧをカバーする第１カバー絶縁層１２６ａとを形成する。第１カバー絶縁層１２６ａは、ピクセルゲートＰＸＧと伝送ゲートＴＧとを完全にカバーするように十分に大きい厚さに形成される。
【0094】
図２９を参照すると、第１カバー絶縁層１２６ａ、埋込絶縁層１２２、及び第１絶縁層ＢＩ１を貫通して導電層１４９の上面を露出する第２コンタクトホールＣＴ２Ｈを形成する。
【0095】
図３０を参照すると、第２コンタクトホールＣＴ２Ｈ内に第２コンタクトＣＴ２を形成する。第２コンタクトＣＴ２は、フローティングディフュージョン領域ＦＤ又はグラウンド領域ＧＮＤによって取り囲まれる導電層１４９に電気的に連結される。
【0096】
図３１を参照すると、第１カバー絶縁層１２６ａを貫通してピクセルゲートＰＸＧの上面及び伝送ゲートＴＧの上面を露出する第１コンタクトホールＣＴ１Ｈを形成する。その後、第１コンタクトホールＣＴ１Ｈ内に第１コンタクトＣＴ１を形成する。
【0097】
図３２を参照すると、第１カバー絶縁層１２６ａ上に配線層１２４及び第２カバー絶縁層１２６ｂを形成する。
【0098】
その後、第１カバー絶縁層１２６ａ、第２カバー絶縁層１２６ｂ、及び配線層１２４を含む前面構造物ＦＳ２上に第２絶縁層ＢＩ２を挟んで第３半導体基板１３０を付着する。第３半導体基板１３０は第１面１３０Ｆ１と第２面１３０Ｆ２とを含み、第１面１３０Ｆ１上にロジックトランジスタＬＣＴが形成された状態で第２半導体基板１２０上に付着される。
【0099】
図３３を参照すると、第１半導体基板１１０の第２面１１０Ｆ２が上向きになるように積層構造物を上下反転する。その後、ピクセル分離構造物１４０の上面（例えば、第１半導体基板１１０の第２面１１０Ｆ２に隣接する端部）が露出するまでＣＭＰ工程又はエッチバック工程などの平坦化工程によって第１半導体基板１１０の第２面１１０Ｆ２から第１半導体基板１１０の一部を除去する。
【0100】
一実施形態において、第１半導体基板１１０の第２面１１０Ｆ２上に背面絶縁層（図示省略）を形成する。背面絶縁層は、金属酸化物を含み、負の電荷固定層として機能する。
【0101】
その後、アクティブピクセル領域ＡＰＲにおいて、第１半導体基板１１０の第２面１１０Ｆ２上にカラーフィルターＣＦ及びマイクロレンズＭＬを形成する。
【0102】
上述した工程によって第２例のイメージセンサ１００Ｂが完成する。
【0103】
上述した実施形態によると、第１半導体基板１１０と第２半導体基板１２０とを付着した後、第２半導体基板１２０を貫通して第１半導体基板１１０内部に延びる伝送ゲートＴＧと第２コンタクトＣＴ２とを形成する。従って、第１半導体基板１１０に伝送ゲートＴＧを形成して、その後に第２半導体基板１２０と付着する比較例による製造方法に比べて、第１半導体基板１１０と第２半導体基板１２０との垂直距離が減少する。従って、フローティングディフュージョン領域ＦＤに連結される第２コンタクトＣＴ２の抵抗が減少するなどにより、イメージセンサ１００Ｂのノイズが減少し、優秀なイメージ品質が得られる。
【0104】
図３４は、一実施形態によるイメージセンサ１１００の構成を示すブロック図である。
【0105】
図３４を参照すると、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。イメージセンサ１１００は、図１～図２０で説明したイメージセンサ（１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ）のうちの少なくとも１つを含む。
【0106】
ピクセルアレイ１１１０は２次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは光電変換素子を含む。光電変換素子は光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は垂直信号ラインを介してピクセル信号処理部１１４０に提供される。ピクセルアレイ１１１０に含まれる単位画素はロウ（ｒｏｗ）単位で一回に１つずつ出力電圧を提供し、これによりピクセルアレイ１１１０の１つのロウに属する単位ピクセルはロウドライバ１１２０が出力する選択信号によって同時に活性化される。選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を対応するカラムの出力ラインに提供する。
【0107】
コントローラ１１３０は、ピクセルアレイ１１１０が光を吸収して電荷を蓄積させるか、又は蓄積された電荷を一時的に保存し、保存された電荷による電気的信号をピクセルアレイ１１１０の外部に出力するようにロウドライバ１１２０を制御する。また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するようにピクセル信号処理部１１４０を制御する。
【0108】
ピクセル信号処理部１１４０は、相関二重サンプラ（ＣＤＳ）１１４２、アナログ－デジタルコンバータ（ＡＤＣ）１１４４、及びバッファ１１４６を含む。相関二重サンプラ１１４２は、ピクセルアレイ１１１０から提供された出力電圧をサンプリング及びホールドする。相関二重サンプラ１１４２は、特定のノイズレベル及び生成された出力電圧によるレベルを二重サンプリングし、その差に該当するレベルを出力する。また、相関二重サンプラ１１４２は、ランプ信号生成器１１４８から生成されたランプ信号を入力して互いに比較し、比較結果を出力する。
【0109】
アナログ－デジタルコンバータ１１４４は、相関二重サンプラ１１４２から受信されたレベルに対応するアナログ信号をデジタル信号に変換する。バッファ１１４６はデジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は順次にイメージセンサ１１００の外部に出力されてイメージプロセッサ（図示省略）に伝達される。
【0110】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0111】
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１１００ イメージセンサ
１１０、１２０、１３０ 第１～第３半導体基板
１１０Ｆ１、１２０Ｆ１、１３０Ｆ１ 第１面
１１０Ｆ２、１２０Ｆ２、１３０Ｆ２ 第２面
１１２ 素子分離膜
１２０Ｈ 開口部
１２０Ｗ ウェーハ
１２０Ｗ１ ベース基板
１２０Ｗ２ 絶縁層
１２２ 埋込絶縁層
１２４、１３４ 配線層
１２６、１３６ カバー絶縁層
１２６ａ、１２６ｂ 第１、第２カバー絶縁層
１４０ ピクセル分離構造物
１４０Ｔ ピクセルトレンチ
１４２、１４９ 導電層
１４４ 絶縁ライナー
１４６ 上部絶縁層
１４８ ライナー領域
１４９Ｒ リセス領域
１１１０ ピクセルアレイ
１１２０ ロウドライバ
１１３０ コントローラ
１１４０ ピクセル信号処理部
１１４２ 相関二重サンプラ（ＣＤＳ）
１１４４ アナログ－デジタルコンバータ（ＡＤＣ）
１１４６ バッファ
１１４８ ランプ信号生成器
ＡＰＲ アクティブピクセル領域
ＢＩ１、ＢＩ２ 第１、第２絶縁層
ＢＩ１ａ、ＢＩ２ａ 第１サブボンディング層
ＢＩ１ｂ、ＢＩ２ｂ 第２サブボンディング層
ＣＦ カラーフィルター
ＣＴ１、ＣＴ２ 第１、第２コンタクト
ＣＴ１Ｈ、ＣＴ２Ｈ 第１、第２コンタクトホール
ＦＡ フィン型活性領域
ＦＤ フローティングディフュージョン領域
ＦＳ２、ＦＳ３ 前面構造物
ＧＥ１、ＧＥ２ 第１、第２エンド部
ＧＩ ゲート絶縁層
ＧＮＤ グラウンド領域
ＬＣＧ ロジックゲート
ＬＣＳ ソース／ドレイン領域
ＬＣＴ ロジックトランジスタ
ＬＶ０１、ＬＶ０２ 第１、第２基準レベル
ＬＶ１、ＬＶ２ 第１、第２垂直レベル
Ｍ１、Ｍ２ 第１、第２物質層
ＭＬ マイクロレンズ
Ｐ＿１、Ｐ＿２ 第１、第２部分
ＰＡＤ パッド
ＰＣＲ 周辺回路領域
ＰＤ 光電変換領域
ＰＤＲ パッド領域
ＰＸ ピクセル
ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４ 第１～第４ピクセル
ＰＸＣ ピクセル回路
ＰＸＧ ピクセルゲート
ＰＸＳ ソース／ドレイン領域
ＰＸＴ ピクセルトランジスタ
ＲＧ リセットゲート
ＲＳ リセス
ＲＸ リセットトランジスタ
ＳＦＸ ソースフォロワトランジスタ
ＳＧ 選択ゲート
ＳＴ１、ＳＴ２、ＳＴ３ 第１～第３スタック
ＳＸ 選択トランジスタ
ＴＧ、ＴＧＡ 伝送ゲート
ＴＧ＿Ｌ、ＴＧ＿Ｒ 第１、第２ゲート
ＴＧＨ、ＴＧＨＡ 伝送ゲートトレンチ
ＴＧＩ 伝送ゲート絶縁層
ＴＸ 伝送トランジスタ
ＶＤＤ 電源電圧
ＶＯＵＴ 出力部ライン
１１０、１２０、１３０ 第１～第３半導体基板
１１０Ｆ１、１２０Ｆ１、１３０Ｆ１ 第１面
１１０Ｆ２、１２０Ｆ２、１３０Ｆ２ 第２面
１１２ 素子分離膜
１２０Ｈ 開口部
１２０Ｗ ウェーハ
１２０Ｗ１ ベース基板
１２０Ｗ２ 絶縁層
１２２ 埋込絶縁層
１２４、１３４ 配線層
１２６、１３６ カバー絶縁層
１２６ａ、１２６ｂ 第１、第２カバー絶縁層
１４０ ピクセル分離構造物
１４０Ｔ ピクセルトレンチ
１４２、１４９ 導電層
１４４ 絶縁ライナー
１４６ 上部絶縁層
１４８ ライナー領域
１４９Ｒ リセス領域
１１１０ ピクセルアレイ
１１２０ ロウドライバ
１１３０ コントローラ
１１４０ ピクセル信号処理部
１１４２ 相関二重サンプラ（ＣＤＳ）
１１４４ アナログ－デジタルコンバータ（ＡＤＣ）
１１４６ バッファ
１１４８ ランプ信号生成器
ＡＰＲ アクティブピクセル領域
ＢＩ１、ＢＩ２ 第１、第２絶縁層
ＢＩ１ａ、ＢＩ２ａ 第１サブボンディング層
ＢＩ１ｂ、ＢＩ２ｂ 第２サブボンディング層
ＣＦ カラーフィルター
ＣＴ１、ＣＴ２ 第１、第２コンタクト
ＣＴ１Ｈ、ＣＴ２Ｈ 第１、第２コンタクトホール
ＦＡ フィン型活性領域
ＦＤ フローティングディフュージョン領域
ＦＳ２、ＦＳ３ 前面構造物
ＧＥ１、ＧＥ２ 第１、第２エンド部
ＧＩ ゲート絶縁層
ＧＮＤ グラウンド領域
ＬＣＧ ロジックゲート
ＬＣＳ ソース／ドレイン領域
ＬＣＴ ロジックトランジスタ
ＬＶ０１、ＬＶ０２ 第１、第２基準レベル
ＬＶ１、ＬＶ２ 第１、第２垂直レベル
Ｍ１、Ｍ２ 第１、第２物質層
ＭＬ マイクロレンズ
Ｐ＿１、Ｐ＿２ 第１、第２部分
ＰＡＤ パッド
ＰＣＲ 周辺回路領域
ＰＤ 光電変換領域
ＰＤＲ パッド領域
ＰＸ ピクセル
ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４ 第１～第４ピクセル
ＰＸＣ ピクセル回路
ＰＸＧ ピクセルゲート
ＰＸＳ ソース／ドレイン領域
ＰＸＴ ピクセルトランジスタ
ＲＧ リセットゲート
ＲＳ リセス
ＲＸ リセットトランジスタ
ＳＦＸ ソースフォロワトランジスタ
ＳＧ 選択ゲート
ＳＴ１、ＳＴ２、ＳＴ３ 第１～第３スタック
ＳＸ 選択トランジスタ
ＴＧ、ＴＧＡ 伝送ゲート
ＴＧ＿Ｌ、ＴＧ＿Ｒ 第１、第２ゲート
ＴＧＨ、ＴＧＨＡ 伝送ゲートトレンチ
ＴＧＩ 伝送ゲート絶縁層
ＴＸ 伝送トランジスタ
ＶＤＤ 電源電圧
ＶＯＵＴ 出力部ライン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】