特開 2024-137884 基準電圧生成回路、半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137884

(43)【公開日】2024-10-07

(54)【発明の名称】基準電圧生成回路、半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240927BHJP

【ＦＩ】

G05F1/56 310E

G05F1/56 310F

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2024045589

(22)【出願日】2024-03-21

(31)【優先権主張番号】P 2023047298

(32)【優先日】2023-03-23

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】岩佐 洋助

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE06

5H430FF04

5H430GG04

5H430HH03

(57)【要約】

【課題】動作電圧の制限を緩和することができる基準電圧生成回路を提供する。
【解決手段】基準電圧生成回路３７は、直列接続の第１電流源２１及びダイオード２３並びに共有ノード２５を含む第１電流路１３と、直列接続の第２電流源２７、抵抗２９及びダイオード３１並びに共有ノード３３を含む第２電流路１５とを含むバンドギャップレファレンス回路１１と、共有ノード２５及び共有ノード３９ｃからの信号をそれぞれ受ける第１入力トランジスタ４１及び第２入力トランジスタ４３を有する差動増幅回路３９を備え、第１電流源２１は、ダイオード２３に流れる電流を流す第１電流源トランジスタ５３を含み、第２電流源２７は、抵抗２９及びダイオード３１に流れる電流を流す第２電流源トランジスタ５５を含み、第１入力トランジスタ４１、第２入力トランジスタ４３、第１電流源トランジスタ５３、及び第２電流源トランジスタ５５は同一導電型を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電源線と前記第１電源線と異なる第２電源線との間に接続される第１電流路、及び前記第１電源線と前記第２電源線との間に接続される第２電流路を含むバンドギャップレファレンス回路であって、前記第１電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第１電流源及び第１ダイオード、並びに前記第１電流源と前記第１ダイオードとの第１共有ノードを含み、前記第２電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第２電流源、抵抗及び第２ダイオード、並びに前記第２電流源と前記抵抗との第２共有ノードを含む、バンドギャップレファレンス回路と、
前記第１共有ノードに接続された第１差動入力、前記第２共有ノードに接続された第２差動入力、出力を有する差動増幅回路であって、前記差動増幅回路は、前記第１差動入力からの信号を受ける第１入力トランジスタ、前記第２差動入力からの信号を受ける第２入力トランジスタ、前記第２電源線に接続された一端を有する第１負荷、前記第２電源線に接続された一端を有する第２負荷、及び前記第１電源線に接続されると共に第１バイアス電圧を受ける第３電流源を含む差動増幅回路と、
を備え、
前記第１電流源は、前記第１ダイオードに流れる電流を流す第１電流源トランジスタを含み、
前記第２電流源は、前記抵抗及び前記第２ダイオードに流れる電流を流す第２電流源トランジスタを含み、
前記第１入力トランジスタ、前記第２入力トランジスタ、前記第１電流源トランジスタ、及び前記第２電流源トランジスタは、同一導電型を有する、
基準電圧生成回路。

【請求項2】

前記第１電流源トランジスタは、前記差動増幅回路の前記出力に接続されたゲートを有し、
前記第２電流源トランジスタは、前記差動増幅回路の前記出力に接続されたゲートを有する、
請求項１に記載された基準電圧生成回路。

【請求項3】

前記差動増幅回路は、フォールデッドカスコード型を有する、
請求項１に記載された基準電圧生成回路。

【請求項4】

前記差動増幅回路の前記第１負荷は、第２バイアス電圧を受けるゲート、前記第１入力トランジスタに接続されたドレイン及び前記第２電源線に接続されたソースを有する第１トランジスタを含み、
前記差動増幅回路の前記第２負荷は、前記第２バイアス電圧を受けるゲート、前記第２入力トランジスタに接続されたドレイン及び前記第２電源線に接続されたソースを有する第２トランジスタを含み、
前記差動増幅回路は、前記第１負荷の他端と前記第１電源線との間に接続された第３電流路、及び前記第２負荷の他端と前記第１電源線との間に接続された第４電流路を更に含み、
前記第３電流路は、前記第１負荷の前記他端と前記第１電源線との間に直列に接続された第３トランジスタ及び第３負荷を含み、
前記第４電流路は、前記第２負荷の前記他端と前記第１電源線との間に直列に接続された第４トランジスタ及び第４負荷を含み、
前記第３トランジスタ及び前記第４トランジスタの各々は、第３バイアス電圧を受けるゲートを有し、
前記第３負荷及び前記第４負荷は、前記第３電流路及び前記第４電流路の一方から他方への向きに電流をミラーする第１電流ミラー回路を形成し、
前記差動増幅回路の前記出力は、前記第４トランジスタ及び前記第４負荷の共有ノードに接続される、
請求項１に記載された基準電圧生成回路。

【請求項5】

前記差動増幅回路の前記第１負荷は、前記第１入力トランジスタのドレインに接続されたドレイン及びゲート、及び前記第２電源線に接続されたソースを有する第１負荷トランジスタを含み、
前記差動増幅回路の前記第２負荷は、前記第２入力トランジスタのドレインに接続されたドレイン及びゲート、及び前記第２電源線に接続されたソースを有する第２負荷トランジスタを含み、
前記差動増幅回路は、
前記第２電源線に接続される第５トランジスタであって、前記第１負荷トランジスタ及び前記第５トランジスタが第２電流ミラー回路を構成する、第５トランジスタと、
前記第２電源線に接続される第６トランジスタであって、前記第２負荷トランジスタ及び前記第６トランジスタが第３電流ミラー回路を構成する、第６トランジスタと、
前記第５トランジスタのドレイン及び前記第６トランジスタのドレインに接続されると共に前記第５トランジスタから前記第６トランジスタへの方向に電流をミラーする第４電流ミラー回路と、
を有し、
前記差動増幅回路の前記出力は、前記第６トランジスタの前記ドレインに接続される、
請求項１に記載された基準電圧生成回路。

【請求項6】

前記差動増幅回路の前記出力に接続された出力回路を更に備え、
前記出力回路は、前記第２電源線に接続された一端を有する出力負荷回路、並びに前記差動増幅回路の前記出力に接続されたゲート、前記出力負荷回路の他端に接続されたドレイン、及び前記第１電源線に接続されたソースを有する出力トランジスタを含む、
請求項１に記載された基準電圧生成回路。

【請求項7】

前記差動増幅回路の前記出力及び前記出力回路の入力に接続されたスタートアップ回路を更に備え、
前記スタートアップ回路は、前記第１電源線と前記第２電源線との間に直列に接続された解除トランジスタ及び負荷、並びに前記差動増幅回路の前記出力に接続されたドレイン及び前記第２電源線に接続されたソースを有する初期化トランジスタを含み、
前記解除トランジスタは、前記出力回路の前記出力に接続されたゲートを有し、
前記初期化トランジスタは、前記解除トランジスタと前記負荷との共有ノードに接続されたゲートを有し、
前記出力回路の前記出力負荷回路は、前記出力回路の出力と前記第２電源線との間に直列に接続された抵抗及び第３ダイオードを含む、
請求項６に記載された基準電圧生成回路。

【請求項8】

前記スタートアップ回路は、第１追加トランジスタ及び第２追加トランジスを含み、前記第１追加トランジスタ及び前記第２追加トランジスは、前記第２電源線に接続されたソース、並びに前記解除トランジスタ及び前記負荷の共有ノードに接続されるドレインを有し、
前記第１追加トランジスタ及び前記第２追加トランジスのそれぞれのゲートは、前記バンドギャップレファレンス回路の前記第１共有ノード及び前記第２共有ノードに接続される、
請求項７に記載された基準電圧生成回路。

【請求項9】

前記出力回路は、前記出力トランジスタのゲートとドレインとの間に接続される位相補償回路を更に含み、
前記位相補償回路は、キャパシタを含む、
請求項６に記載された基準電圧生成回路。

【請求項10】

前記バンドギャップレファレンス回路は、キャパシタを更に含み、
前記キャパシタは、前記第１電流路の前記第１共有ノードと前記第１入力トランジスタのドレインとの間に接続される、
請求項１に記載された基準電圧生成回路。

【請求項11】

請求項１から請求項１０のいずれか一項に記載された基準電圧生成回路と、
前記基準電圧生成回路の出力に接続されたパワーオンリセット回路と、
を備え、
前記パワーオンリセット回路は、前記第１電源線及び前記第２電源線に接続される、
半導体装置。

【請求項12】

前記第１電源線及び前記第２電源線に接続されると共に前記第１電源線の電圧と前記第２電源線の電圧との間の電圧を生成する電圧レギュレータ回路と、
前記電圧レギュレータ回路から給電される回路と、
を更に含む、
請求項１１に記載された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、基準電圧生成回路、及び半導体装置に関する。

【背景技術】

【0002】

特許文献１は、定電圧出力回路を開示する。定電圧出力回路は、バンドギャップレファレンス回路及び差動増幅回路を含み、バンドギャップレファレンス回路は、ｐ型トランジスタを含む電流ミラー回路を備える。バンドギャップレファレンス回路の出力は、差動増幅回路のｎ型入力トランジスタに接続される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2011-150547号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

マイクロコンピュータ内蔵の半導体装置は、マイクロコンピュータの回路をリセットするためのリセット信号を必要とする。リセット信号は、パワーオンリセット回路によって生成される。パワーオンリセット回路は、基準電圧源からの基準電圧を用いてリセット信号を生成する。基準電圧源は、基準電圧を生成するためのバンドギャップ回路を含むことができる。このような事情から、バンドギャップ回路には、低電圧での動作、及び基準電圧の小さなばらつきが求められる。

【0005】

半導体装置内のマイクロコンピュータの動作電圧が低くなっている。バンドギャップ回路は、マイクロコンピュータの動作下限の電圧より低い電圧で動作することが必要である。

【0006】

本発明は、動作電圧の制限を緩和できる基準電圧生成回路及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の第１態様に係る基準電圧生成回路は、第１電源線と前記第１電源線と異なる第２電源線との間に接続される第１電流路、及び前記第１電源線と前記第２電源線との間に接続される第２電流路を含むバンドギャップレファレンス回路であって、前記第１電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第１電流源及び第１ダイオード、並びに前記第１電流源と前記第１ダイオードとの第１共有ノードを含み、前記第２電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第２電流源、抵抗及び第２ダイオード、並びに前記第２電流源と前記抵抗との第２共有ノードを含む、バンドギャップレファレンス回路と、前記第１共有ノードに接続された第１差動入力、前記第２共有ノードに接続された第２差動入力、出力を有する差動増幅回路であって、前記差動増幅回路は、前記第１差動入力からの信号を受ける第１入力トランジスタ、前記第２差動入力からの信号を受ける第２入力トランジスタ、前記第２電源線に接続された一端を有する第１負荷、前記第２電源線に接続された一端を有する第２負荷、及び前記第１電源線に接続されると共に第１バイアス電圧を受ける第３電流源を含む差動増幅回路と、を備え、前記第１電流源は、前記第１ダイオードに流れる電流を流す第１電流源トランジスタを含み、前記第２電流源は、前記抵抗及び前記第２ダイオードに流れる電流を流す第２電流源トランジスタを含み、前記第１入力トランジスタ、前記第２入力トランジスタ、前記第１電流源トランジスタ、及び前記第２電流源トランジスタは、同一導電型を有す
る。

【0008】

本発明の第２態様に係る半導体装置は、第１態様に係る基準電圧生成回路と、前記基準電圧生成回路の出力に接続されたパワーオンリセット回路と、を備え、前記パワーオンリセット回路は、前記第１電源線及び前記第２電源線に接続される。

【発明の効果】

【0009】

上記の態様によれば、動作電圧の制限を緩和できる基準電圧生成回路及び半導体装置が提供される。

【図面の簡単な説明】

【0010】

【図1】図１は、本実施形態に係る基準電圧生成回路及びバンドギャップレファレンス回路を概略的に示す図面である。

【図2】図２は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【図3】図３は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【図4】図４は、本実施形態に係る半導体装置を概略的に示す図面である。

【図5】図５は、本実施形態に係る基準電圧生成回路と異なる回路接続のバンドギャップレファレンス回路、差動増幅回路、及び出力回路を含む回路を示す図面である。

【図6】図６は、本実施形態に係る基準電圧生成回路と異なる回路接続のバンドギャップレファレンス回路、差動増幅回路、及び出力回路を含む回路を示す図面である。

【図7】図７は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【図8】図８は、電源電圧を矩形波形で変化させるとき、位相補償回路ＰＣを含む基準電圧生成回路の出力回路の出力のシミュレーション波形を示す図面である。

【図9】図９は、電源電圧を矩形波形で変化させるとき、電圧プッシュキャパシタを含む基準電圧生成回路の出力回路の出力のシミュレーション波形を示す。

【図10】図１０は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【図11】図１１は、電源電圧を矩形波形で変化させるとき、図１０に示されたスタートアップ回路を含む基準電圧生成回路の出力回路の出力のシミュレーション波形を示す図面である。

【発明を実施するための形態】

【0011】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。同一又は類似の部分には、同一又は類似の符号を付して、複写的な記述を省略する。

【0012】

図１は、本実施形態に係る基準電圧生成回路及びバンドギャップレファレンス回路を概略的に示す図面である。引き続く説明において、トランジスタ及びダイオードの回路シンボルが描かれている。トランジスタシンボルは、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタを含む。これらのトランジスタのソース、ドレイン及びゲートには、それぞれ、「Ｓ」、「Ｄ」及び「Ｇ」の符号を付する。ダイオードのアノード及びカソードには、それぞれ、「ＡＤ」及び「ＣＤ」の符号を付する。

【0013】

バンドギャップレファレンス回路１１は、第１電流路１３及び第２電流路１５を含む。第１電流路１３及び第２電流路１５は、第１電源線１７（例えば、ＶＤＤ）と第２電源線１９（例えば、ＶＳＳ）との間に接続される。

【0014】

第１電流路１３は、第１電流源２１、第１ダイオード２３、及び第１共有ノード２５を含む。第１電流源２１、第１共有ノード２５、及び第１ダイオード２３は、第１電源線１７から第２電源線１９への向きに順に配列される。具体的には、第１電流源２１と第１ダイオード２３の一端は、第１共有ノード２５において接続される。第１電流源２１及び第１ダイオード２３は、第１電源線１７から第２電源線１９への向きに直列に接続される。

【0015】

第２電流路１５は、第２電流源２７、抵抗２９、第２ダイオード３１、及び第２共有ノード３３を含む。第２電流源２７、第２共有ノード３３、抵抗２９、及び第２ダイオード３１は、第１電源線１７から第２電源線１９への向きに順に配列される。具体的には、第２電流源２７及び抵抗２９の一端は、第２共有ノード３３において接続される。第２電流源２７、抵抗２９、及び第２ダイオード３１は、第１電流源２１及び第１ダイオード２３は、第１電源線１７から第２電源線１９への向きに直列に接続される。

【0016】

バンドギャップレファレンス回路１１は、少なくとも１つの出力、例えば第１出力１２ｂ及び第２出力１２ｃを有することができる。第１出力１２ｂは、第１共有ノード２５に接続され、第２出力１２ｃは、第２共有ノード３３に接続される。

【0017】

基準電圧生成回路３７は、バンドギャップレファレンス回路１１、及び差動増幅回路３９を含む。

【0018】

差動増幅回路３９は、第１共有ノード２５に接続された第１差動入力３９ｂ、第２共有ノード３３に接続された第２差動入力３９ｃ、出力３９ｄを有する。例示的な差動増幅回路３９は、第１入力トランジスタ４１、第２入力トランジスタ４３、第１負荷４５及び第２負荷４７といった負荷回路４６、並びに第３電流源４９を含む。

【0019】

第１入力トランジスタ４１は、第１差動入力３９ｂからの信号を受け、第２入力トランジスタ４３は、第２差動入力３９ｃからの信号を受ける。

【0020】

第１負荷４５は、第２電源線１９に接続された一端４５ｂ、及び他端４５ｃを有し、第２負荷４７は、第２電源線１９に接続された一端４７ｂ、及び他端４７ｃを有する。

【0021】

バンドギャップレファレンス回路１１では、第３電流源４９は、第１バイアス電圧ｂｉａｓ１を受けて、第１バイアス電圧ｂｉａｓ１に応じた定電流を生成する。第１バイアス電圧ｂｉａｓ１は、第１バイアス生成回路６０ａによって生成される。第３電流源４９は、第１入力トランジスタ４１及び第２入力トランジスタ４３の第３共有ノード５１に接続される一端４９ａ、及び第１電源線１７に接続される他端４９ｂを有する。

【0022】

例示的な第１電流源２１は、第１ダイオード２３に流れる電流を流す第１電流源トランジスタ５３を含み、例示的な第２電流源２７は、抵抗２９及び第２ダイオード３１に流れる電流を流す第２電流源トランジスタ５５を含む。

【0023】

基準電圧生成回路３７では、第１入力トランジスタ４１、第２入力トランジスタ４３、第１電流源トランジスタ５３、及び第２電流源トランジスタ５５は、同一導電型を有する。

【0024】

基準電圧生成回路３７によれば、バンドギャップレファレンス回路１１の第１電流源トランジスタ５３（例えばｐ型）及び第２電流源トランジスタ５５（例えばｐ型）の導電型が、差動増幅回路３９の第１入力トランジスタ４１（例えばｐ型）及び第２入力トランジスタ４３（例えばｐ型）の導電型と同じであるので、差動増幅回路３９は、第１電源線１７の電位より第２電源線１９の電位に近い電圧を第１差動入力３９ｂ及び第２差動入力３９ｃに受けることができる。

【0025】

これに対して、本実施形態と異なる基準電圧生成回路では、バンドギャップレファレンス回路の第１電流源トランジスタ（例えばｐ型）及び第２電流源トランジスタ（例えばｐ型）の導電型が差動増幅回路３９の第１入力トランジスタ（例えばｎ型）及び第２入力トランジスタの導電型（例えばｎ型）と異なる。このような基準電圧生成回路では、第１入力トランジスタ（例えばｎ型）及び第２入力トランジスタ（例えばｎ型）の閾値（Ｖｔ）に起因して、第２電源線１９の電位に近い電圧を第１入力トランジスタ（例えばｎ型）及び第２入力トランジスタ（例えばｎ型）に受けることに制約が生じる。

【0026】

バンドギャップレファレンス回路１１及び基準電圧生成回路３７では、第１電流源２１の電流値及び第２電流源２７電流値は、差動増幅回路３９の出力３９ｄからの信号によっ
て規定されることができる。

【0027】

基準電圧生成回路３７によれば、第１電流源トランジスタ５３及び第２電流源トランジスタ５５は、安定した電流源として動作可能である。

【0028】

バンドギャップレファレンス回路１１の接続を更に具体的に説明する。第１電流源トランジスタ５３のゲート（Ｇ）及び第２電流源トランジスタ５５のゲート（Ｇ）は、差動増幅回路３９の出力３９ｄに接続されて、定電流源として動作することができる。第１電流源トランジスタ５３のソース（Ｓ）及び第２電流源トランジスタ５５のソース（Ｓ）は、第１電源線１７に接続されることができる。第１電流源トランジスタ５３のドレイン（Ｄ）及び第２電流源トランジスタ５５のドレイン（Ｄ）は、それぞれ、第１共有ノード２５及び第２共有ノード３３に接続されることができる。

【0029】

差動増幅回路３９の接続を更に具体的に説明する。第１入力トランジスタ４１のソース（Ｓ）及び第２入力トランジスタ４３のソース（Ｓ）は、共有ノードＳＮ１において第３電流源４９に接続される。第１入力トランジスタ４３のドレイン（Ｄ）及び第２入力トランジスタ４３のドレイン（Ｄ）は、負荷回路４６に接続される。例示的な負荷回路４６では、第１負荷４５及び第２負荷４７は、それぞれ、第１入力トランジスタ４１のドレイン（Ｄ）及び第２入力トランジスタ４３のドレイン（Ｄ）に接続される。

【0030】

図２は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【0031】

図２を参照すると、差動増幅回路３９は、フォールデッドカスコード型を有することができる。この基準電圧生成回路３７によれば、差動増幅回路３９は、出力の電圧範囲を大きくでき、また出力の電圧レベルのレベルシフトが可能である。

【0032】

図２のバンドギャップレファレンス回路１１は、図１を参照しながら既に説明されている。また、差動増幅回路３９では、負荷回路４６は、第１負荷４５及び第２負荷４７を含むことができる。フォールデッドカスコード型の差動増幅回路３９では、例示的な第１負荷４５及び例示的な第２負荷４７は、それぞれ、第１トランジスタ５７及び第２トランジスタ５９を含む。

【0033】

第１トランジスタ５７のソース（Ｓ）及び第２トランジスタ５９のソース（Ｓ）は、第２電源線１９に接続される。第１トランジスタ５７のゲート（Ｇ）及び第２トランジスタ５９のゲート（Ｇ）は、第２バイアス電圧ｂｉａｓ２を受ける。第２バイアス電圧ｂｉａｓ２は、第２バイアス生成回路６０ｂによって生成される。第１トランジスタ５７及び第２トランジスタ５９の各々は、第２バイアス電圧ｂｉａｓ２に応じた電流を流す定電流源として動作する。

【0034】

第１トランジスタ５７は、第１入力トランジスタ４１からの電流又は第１入力トランジスタ４１への電流を流す。具体的には、第１トランジスタ５７のドレイン（Ｄ）は、第１入力トランジスタ４１のドレイン（Ｄ）に接続される。また、第２トランジスタ５９は、第２入力トランジスタ４３からの電流又は第１入力トランジスタ４１への電流を流す。具体的には、第２トランジスタ５９のドレイン（Ｄ）は、第２入力トランジスタ４３のドレイン（Ｄ）に接続される。

【0035】

負荷回路４６は、更に、第３電流路６１及び第４電流路６３を含むことができる。第３電流路６１は、第１入力トランジスタ４１（第１負荷４５の他端）と第１電源線１７との間に接続され、第４電流路６３は、第２トランジスタ５９（第２負荷４７の他端）と第１電源線１７との間に接続される。

【0036】

第３電流路６１は、第３トランジスタ６５及び第３負荷６７を含み、第３トランジスタ６５及び第３負荷６７は、第１負荷４５の他端と第１電源線１７との間に直列に接続される。また、第４電流路６３は、第４トランジスタ６９及び第４負荷７１を含み、第４トランジスタ６９及び第４負荷７１は、第２負荷４７の他端と第１電源線１７との間に接続される。

【0037】

第３トランジスタ６５のソース（Ｓ）及び第４トランジスタ６９のソース（Ｓ）は、それぞれ、第１トランジスタ５７のドレイン（Ｄ）及び第２トランジスタ５９のドレイン（Ｄ）に接続される。

【0038】

第３トランジスタ６５のゲート（Ｇ）及び第４トランジスタ６９のゲート（Ｇ）は、第３バイアス電圧ｂｉａｓ３を受ける。第３バイアス電圧ｂｉａｓ３は、第３バイアス生成回路６０ｃによって生成される。

【0039】

第３バイアス電圧ｂｉａｓ３の値は、第３トランジスタ６５のソース（Ｓ）及び第４トランジスタ６９のソース（Ｓ）の電位の変化範囲を制限する。第３電流路６１に関しては、第１トランジスタ５７は定電流源として働き、第１トランジスタ５７は飽和領域で動作する。この定電流源の電流は、第１入力トランジスタ４１及び第３電流路６１に分流される。第３トランジスタ６５のソース（Ｓ）の電位は、分流された電流を第３トランジスタ６５が流すように規定される。同様に、第４電流路６３に関しては、第２トランジスタ５９は定電流源として働き、第２トランジスタ５９は飽和領域で動作する。この定電流源の電流は、第２入力トランジスタ４３及び第４電流路６３に分流される。第４トランジスタ６９のソース（Ｓ）の電位は、分流された電流を第４トランジスタ６９が流すように規定される。

【0040】

第３負荷６７及び第４負荷７１は、第３電流路６１及び第４電流路６３の一方から他方への向きに電流をミラーする第１電流ミラー回路７３を形成する。例示的な第１電流ミラー回路７３は、第５トランジスタ７５及び第６トランジスタ７７を含み、第３電流路６１から第４電流路６３への向きに電流をミラーする。具体的には、第５トランジスタ７５のソース（Ｓ）及び第６トランジスタ７７のソース（Ｓ）は、第１電源線１７に接続され、第５トランジスタ７５のゲート（Ｇ）及び第６トランジスタ７７のゲート（Ｇ）は、互いに接続され、更に第５トランジスタ７５のドレイン（Ｄ）に接続される。

【0041】

フォールデッドカスコード型の差動増幅回路３９では、第４電流路６３の電流は第３電流路６１にミラーされて、出力３９ｄに接続されるノードの電圧が、第３負荷６７のミラー電流と第３トランジスタ６９に流れる電流とが釣り合う電圧に決まる。本実施例では、差動増幅回路３９の出力３９ｄの電圧値は、バンドギャップレファレンス回路１１の第１電流源トランジスタ５３及び第２電流源トランジスタ５５のゲート（Ｇ）に帰還されて、差動増幅回路３９の出力３９ｄにおける電圧が決まる。

【0042】

基準電圧生成回路３７は、出力回路７６を更に備える。出力回路７６は、入力７６ｂ及び出力７６ｃを有する。差動増幅回路３９の出力３９ｄは、出力回路７６の入力７６ｂに接続される。出力回路７６は、駆動トランジスタ７８、出力負荷回路７９、及び位相補償回路ＰＣを含む。例示的な出力回路７６では、駆動トランジスタ７８のゲート（Ｇ）は、差動増幅回路３９の出力３９ｄに接続される。駆動トランジスタ７８のソース（Ｓ）は、第１電源線１７に接続される。駆動トランジスタ７８のドレイン（Ｄ）は、出力負荷回路７９の一端に接続され、出力負荷回路７９の他端は第２電源線１９に接続される。出力負荷回路７９は、出力負荷回路７９の一端から他端への向きに直列に接続された抵抗Ｒ１及びダイオードＤ１を含む。位相補償回路ＰＣが、駆動トランジスタ７８のドレイン（Ｄ）
とゲート（Ｇ）との間に接続される。位相補償回路ＰＣは、抵抗及びキャパシタの直列接続を含む。出力回路７６の出力は、駆動トランジスタ７８のドレイン（Ｄ）及び出力負荷回路７９の一端に接続されて、出力信号（Ｖｏｕｔ）を生成する。

【0043】

図３は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【0044】

図３を参照すると、差動増幅回路３９では、第１負荷４５及び第２負荷４７は、それぞれ、第１負荷トランジスタ８１及び第２負荷トランジスタ８３を含む。第１負荷トランジスタ８１のソース（Ｓ）及び第２負荷トランジスタ８３のソース（Ｓ）は、第２電源線１９に接続される。第１負荷トランジスタ８１のドレイン（Ｄ）及びゲート（Ｇ）は、第１入力トランジスタ４１のドレイン（Ｄ）に接続され、第２負荷トランジスタ８３のドレイン（Ｄ）及びゲート（Ｇ）は、第２入力トランジスタ４３のドレイン（Ｄ）に接続される。

【0045】

第１負荷トランジスタ８１のドレイン（Ｄ）及びゲート（Ｇ）は、第５トランジスタ８５のゲート（Ｇ）に接続されて、第１負荷トランジスタ８１及び第５トランジスタ８５は、第２電流ミラー回路８０を形成する。また、第２負荷トランジスタ８３のドレイン（Ｄ）及びゲート（Ｇ）は、第６トランジスタ８７のゲート（Ｇ）に接続されて、第２負荷トランジスタ８３及び第６トランジスタ８７は、第３電流ミラー回路８２を形成する。

【0046】

第５トランジスタ８５のドレイン（Ｄ）及び第６トランジスタ８７のドレイン（Ｄ）は、第４電流ミラー回路８４に接続され、第４電流ミラー回路８４は、第５トランジスタ８５を含む電流路の電流を、第６トランジスタ８７を含む電流路にミラーする。

【0047】

具体的には、第４電流ミラー回路８４は、第７トランジスタ８９及び第８トランジスタ９１を含み、第７トランジスタ８９のソース（Ｓ）及び第８トランジスタ９１のソース（Ｓ）は、第１電源線１７に接続される。第７トランジスタ８９のドレイン（Ｄ）及びゲート（Ｇ）及び第８トランジスタ９１のゲート（Ｇ）は、互いに接続される。第７トランジスタ８９のドレイン（Ｄ）及びゲート（Ｇ）は、第５トランジスタ８５のドレイン（Ｄ）に接続され、第８トランジスタ９１のドレイン（Ｄ）は、第６トランジスタ８７のドレイン（Ｄ）に接続される。

【0048】

差動増幅回路３９の出力３９ｄは、第８トランジスタ９１のドレイン（Ｄ）及び第６トランジスタ８７のドレイン（Ｄ）の共有ノードＳＮ１に接続される。

【0049】

図３に示されるように、差動増幅回路３９の出力３９ｄは、出力回路７６の入力７６ｂに接続されることができる。

【0050】

基準電圧生成回路３７は、更に、スタートアップ回路９０を備えることができる。

【0051】

スタートアップ回路９０は、電源起動の際に、出力回路７６の出力７６ｃ（ノードｎｏｄｅ＿ａ）が第２電源線１９の電位レベル（ＶＳＳ電圧、例えば０ボルト）であるときに、差動増幅回路３９の出力３９ｄ（ノードｎｏｄｅ＿ｂ）を第２電源線１９の電位レベルに設定するように動作して、バンドギャップレファレンス回路１１の第１電流路１３及び第２電流路１５に電流を流すようにさせる。これによって、バンドギャップレファレンス回路１１は起動される。続いて、バンドギャップレファレンス回路１１が動作すると、差動増幅回路３９の出力３９ｄ（ノードｎｏｄｅ＿ｂ）が定常状態の電位に向けて変化していき、また出力回路７６の出力７６ｃ（ノードｎｏｄｅ＿ａ）が定常状態の電位に向けて変化していく。スタートアップ回路９０は、出力回路７６の出力７６ｃ（ノードｎｏｄｅ＿ａ）の変化に応答して、差動増幅回路３９の出力３９ｄを第２電源線１９の電位レベル
に設定する動作を停止する。

【0052】

具体的には、スタートアップ回路９０は、負荷としての電流源トランジスタ９３、解除トランジスタ９５、及び初期化トランジスタ９７を含む。解除トランジスタ９５のソース（Ｓ）及び初期化トランジスタ９７のソース（Ｓ）は、第２電源線１９に接続され、電流源トランジスタ９３のソース（Ｓ）は、第１電源線１７に接続される。解除トランジスタ９５のゲート（Ｇ）は、出力回路７６の出力７６ｃ（ノードｎｏｄｅ＿ａ）に接続され、解除トランジスタ９５のドレイン（Ｄ）は、電流源トランジスタ９３のドレイン（Ｄ）に接続される。初期化トランジスタ９７のゲート（Ｇ）は、解除トランジスタ９５のドレイン（Ｄ）及び電流源トランジスタ９３のドレイン（Ｄ）に接続される。初期化トランジスタ９７のドレイン（Ｄ）は、差動増幅回路３９の出力３９ｄ（ノードｎｏｄｅ＿ｂ）に接続される。電源の起動に際して、電流源トランジスタ９３のゲート（Ｇ）は、第４バイアス電圧ｂｉａｓ４を受けている。第４バイアス電圧ｂｉａｓ４は、第４バイアス生成回路６０ｄによって生成される。

【0053】

このスタートアップ回路９０は、図２に示された基準電圧生成回路３７にも適用されることができる。

【0054】

図４は、本実施形態に係る半導体装置を概略的に示す図面である。

【0055】

半導体装置９９は、上記の実施形態に係る基準電圧生成回路３７、及びパワーオンリセット回路３０（ＰＯＲ回路）を備える。パワーオンリセット回路３０は、第１電源線１７及び第２電源線１９に接続される。パワーオンリセット回路３０は、リセット信号（ｐｏｒ＿ｎ）を生成する。

【0056】

この半導体装置９９によれば、基準電圧生成回路３７は、電源起動の際に、パワーオンリセット回路３０へ基準電圧を提供できる。

【0057】

また、半導体装置９９は、電圧レギュレータ回路４０を更に備えることができる。電圧レギュレータ回路４０は、第１電源線１７及び第２電源線１９に接続され、内部電源線２０に制御された電源電圧（ＶＤＤＬ）を提供することができる。

【0058】

さらに、半導体装置９９は、電圧レギュレータ回路４０から内部電源線２０を介して給電される回路５０を更に備えることができる。回路５０は、例えばデジタル系回路及びアナログ系回路の少なくとも一方を含むことができる。パワーオンリセット回路３０は、回路５０に接続されて、回路５０の初期化を行うことができる。

【0059】

図５は、本実施形態に係る基準電圧生成回路と異なる回路接続のバンドギャップレファレンス回路、差動増幅回路、及び出力回路を含む回路を示す図面である。

【0060】

図５に示されたバンドギャップレファレンス回路ＢＧＲ１は、３つの抵抗Ｒｅｓ１、Ｒｅｓ２、及びＲｅｓ３と、２つのダイオードＤ１及びＤ２を含む。差動増幅回路ＤＩＦＦ１は、ｎ型入力トランジスタＮＭ０及びＮＭ１、負荷の電流ミラー回路のｐ型入力トランジスタＰＭ０及びＰＭ１、電流源トランジスタＮＭ２、並びに出力のｐ型トランジスタＰＭ２を含む。電流源トランジスタＮＭ２は、基準電圧ｂｉａｓ０を受ける。

【0061】

この回路では、電源起動に際して、ｐ型トランジスタＰＭ２が、抵抗Ｒｅｓ１及びダイオードＤ１、並びに抵抗Ｒｅｓ２、Ｒｅｓ３及びダイオードＤ２を駆動する。これ故に、バンドギャップレファレンス回路ＢＧＲ１の最低動作電圧は、例えばｐ型トランジスタＰＭ２の閾値電圧ＶＴＰ、ｐ型トランジスタＰＭ２のＶＤＳ（ドレイン－ソース間電圧）、
（抵抗Ｒｅｓ２＋抵抗Ｒｅｓ３）×電流Ｉ１、及びダイオードＤ２の順方向電圧の和になる。この値は、例えば１．６ボルト程度である。

【0062】

図６は、本実施形態に係る基準電圧生成回路と異なる回路接続のバンドギャップレファレンス回路、差動増幅回路、及び出力回路を含む回路を示す図面である。

【0063】

バンドギャップレファレンス回路ＢＧＲ２は、電流源としての２つのｐ型トランジスタＰＭ３及びＰＭ３４、抵抗Ｒｅｓ３と、２つのダイオードＤ１及びＤ２を含む。差動増幅回路ＤＩＦＦ２は、ｎ型入力トランジスタＮＭ０及びＮＭ１、負荷としての電流ミラー回路のｐ型入力トランジスタＰＭ０及びＰＭ１、電流源トランジスタＮＭ２、出力のｐ型トランジスタＰＭ２、ダイオードＤ３並びに抵抗Ｒｅｓ４を含む。電流源トランジスタＮＭ２は、基準電圧ｂｉａｓ０を受ける。

【0064】

出力のｐ型トランジスタＰＭ２からの電流Ｉ２は、バンドギャップレファレンス回路ＢＧＲ２に流れない。これ故に、バンドギャップレファレンス回路ＢＧＲ２の最低動作電圧は、ｐ型トランジスタＰＭ４のＶＤＳ（ドレイン－ソース間電圧）、（抵抗Ｒｅｓ３）×（Ｒｅｓ３に流れる電流Ｉ）、及びダイオードＤ２の順方向電圧の和になる。

【0065】

図５のバンドギャップレファレンス回路ＢＧＲ１は、図６のバンドギャップレファレンス回路ＢＧＲ２に比べて大きな基準電圧のばらつきを示す。

【0066】

また、図６の回路では、差動増幅回路ＤＩＦＦ２のｎ型入力トランジスタＮＭ０、ＮＭ１が、バンドギャップレファレンス回路ＢＧＲ２の出力電圧を受ける。低電圧動作のバンドギャップレファレンス回路ＢＧＲは、その出力電圧が低電源電圧に近い電圧であるので、差動増幅回路ＤＩＦＦ２の入力電圧の下限が回路の動作下限に関連してくる。

【0067】

これに対して、本実施形態に係るバンドギャップレファレンス回路１１、基準電圧生成回路３７、及び半導体装置９９によれば、動作電圧の制限を緩和することができる。

【0068】

図７は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【0069】

図７を参照すると、基準電圧生成回路３７は、バンドギャップレファレンス回路１１ｂ及び差動増幅回路３９を含む。図３に示された例示的な基準電圧生成回路において、位相補償回路ＰＣが除かれている。図７の基準電圧生成回路は、図３の基準電圧生成回路の位相補償回路ＰＣ無しに動作可能である。

【0070】

具体的には、バンドギャップレファレンス回路１１ｂは、バンドギャップレファレンス回路１１と同様に、第１電流路１３及び第２電流路１５を含む。第１電流路１３及び第２電流路１５は、第１電源線１７（例えば、ＶＤＤ）と第２電源線１９（例えば、ＶＳＳ）との間に接続される。バンドギャップレファレンス回路１１ｂは、第１出力１２ｂ及び第２出力１２ｃに加えて、第３出力１２ｄを有することができる。バンドギャップレファレンス回路１１ｂは、更に、キャパシタ１１４を含む。キャパシタ１１４は、第１共有ノード２５と第３出力１２ｄとの間に接続されることができる。第３出力１２ｄは、差動増幅回路３９の入力３９ｆを介してノード２６（第１入力トランジスタ４１及び第１負荷４５の共有ノード）に接続される。

【0071】

バンドギャップレファレンス回路１１ｂのキャパシタ１１４は、電源投入時及び電源変動時にバンドギャップ回路の出力電圧が、一時的に大きく変化すること（例えば、電圧が跳ね上がること）を低減できる。

【0072】

図７を参照すると、図７の基準電圧生成回路３７の出力回路７６は、図２及び図３に示された位相補償回路ＰＣ（位相補償回路ＰＣは抵抗及びキャパシタの直列接続を含まない）を備えない。これを示すために、位相補償回路ＰＣが破線で描かれている。

【0073】

理解の容易のために基準電圧生成回路３７の参照符号を用いて、位相補償回路ＰＣを含む基準電圧生成回路の動作を説明する。例えば、電源投入時において電源電圧の変化が特に急峻であるとき、駆動トランジスタ７８のゲート（Ｇ）の電圧が、電源投入時及び電源変動時における電圧の変化に追従して変化できないことがある。これは、位相補償回路ＰＣのキャパシタの作用によって引き起こされる。具体的には、位相補償回路ＰＣのキャパシタは、出力回路７６において駆動トランジスタ７８のソース（Ｓ）の電圧が高い一方で、駆動トランジスタ７８のゲート（Ｇ）の電圧が電源電圧の変化に応答して速やかに変化できない、ことを生じさせる。これに従って、駆動トランジスタ７８は導通する。この導通により、出力回路７６の出力７６ｃに、電源電圧に近い大きな電圧を生成させる。

【0074】

図８は、位相補償回路ＰＣを含む基準電圧生成回路において、電源電圧を矩形波形で変化させるとき、出力回路の出力電圧のシミュレーション波形を示す。図８では、下側グラフは、電源電圧の変化の波形を示す。上側グラフは、電源電圧の変化に応答する基準電圧生成回路の出力回路の出力Ｖｏｕｔの波形を示す。電源電圧ＶＤＤは０Ｖから５．５Ｖに立ち上げられ、立ち下げ電圧として４Ｖに下げられ、再び５．５Ｖに立ち上げられる。立ち下げ電圧は、３Ｖ、２Ｖ、１．５Ｖ、１Ｖ、０Ｖのように変更される。電源電圧ＶＤＤが急峻に立ち上がるごとに、基準電圧生成回路の出力回路の出力電圧は跳ね上がっており、例えば５．５Ｖまで跳ね上がる応答も現れている。

【0075】

図７の回路の動作を説明する。駆動トランジスタ７８のゲート（Ｇ）の電圧（つまり、ｎｏｄｅ＿ｂ）が低いと、この電圧は、バンドギャップレファレンス回路１１ｂのトランジスタ（５３、５５）のゲートに与えられる。トランジスタ（５３、５５）からのそれぞれの電流は増加して、バンドギャップレファレンス回路１１ｂの第１共有ノード２５及び差動増幅回路のノード２６の電圧は上昇する。

【0076】

具体的には、キャパシタ１１４は、第１共有ノード２５の電圧の上昇に応答して、ノード２６の電圧を上昇させる。キャパシタ１１４は、電圧プッシュキャパシタとして作用する。つまり、第１共有ノード２５の電圧が上がると、ノード２６の電圧も上がる。これに応答して、負荷回路４６の共有ノードＳＮ２（第７トランジスタ８９のドレイン（Ｄ）と第５トランジスタ８５のドレイン（Ｄ）との共有ノード）の電圧は、下がる。次いで、負荷回路４６の共有ノードＳＮ３（第８トランジスタ９１のドレイン（Ｄ）と第６トランジスタ８７のドレイン（Ｄ）との共有ノード）の電圧は、上がる。このような変化は、ノード（ｎｏｄｅ＿ｂ）の低下を下げるように作用する。この結果、出力電圧の跳ね上がりが低減され、或いは抑制される。この記述により、バンドギャップの出力電圧の跳ね上がりを抑制する動作が理解される。

【0077】

図７のバンドギャップレファレンス回路１１ｂ及び差動増幅回路３９において、バンドギャップレファレンス回路１１ｂの第１共有ノード２５の位相は、電源の起動時において、差動増幅回路３９のノード２６と同相である。

【0078】

しかしながら、キャパシタ１１４を含まない基準電圧生成回路では、第１共有ノード２５の電圧が上がると、ノード２６の電圧が下がる。これに応答して、共有ノードＳＮ２（第７トランジスタ８９のドレイン（Ｄ）と第５トランジスタ８５のドレイン（Ｄ）との共有ノード）の電圧は、上がる。次いで、共有ノードＳＮ３（第８トランジスタ９１のドレイン（Ｄ）と第６トランジスタ８７のドレイン（Ｄ）との共有ノード）の電圧は、下がる。

【0079】

例示的なキャパシタ１１４のキャパシタンスは、数ピコファラッドから数十ピコファラッドの範囲であることができる。

【0080】

図９は、電源電圧を矩形波形で変化させるとき、電圧プッシュキャパシタを含む基準電圧生成回路３７の出力回路７６の出力のシミュレーション波形を示す。図９では、下側グラフは、電源電圧の変化の波形を示す。上側グラフは、電源電圧の変化に応答する基準電圧生成回路３７の出力回路７６の出力Ｖｏｕｔの波形を示す。このシミュレーションでは、電源電圧ＶＤＤを図８の波形と同じく変化させている。図８及び図９の縦軸の目盛りは、同じである。図８及び図９の波形を比較すると、出力電圧の跳ね上がりが低減されていることが理解される。

【0081】

図１０は、本実施形態に係る基準電圧生成回路の例示的な回路を示す図面である。

【0082】

図１０を参照すると、図７に示された例示的な基準電圧生成回路３７において、スタートアップ回路９０ｂを備える。スタートアップ回路９０ｂは、スタートアップ回路９０の負荷としての電流源トランジスタ９３、解除トランジスタ９５、及び初期化トランジスタ９７に加えて、第１追加トランジスタ９２及び第２追加トランジスタ９４の少なくとも一方を含むことができる。例示的なスタートアップ回路９０ｂは、第１追加トランジスタ９２及び第２追加トランジスタ９４の両方を含むことができる。

【0083】

第１追加トランジスタ９２及び第２追加トランジスタ９４のドレイン（Ｄ）は、ノード（ｎｏｄｅ＿ｃ）において、電流源トランジスタ９３のドレイン（Ｄ）及び初期化トランジスタ９７のゲート（Ｇ）に接続される。第１追加トランジスタ９２及び第２追加トランジスタ９４のソース（Ｄ）は、第２電源線１９に接続される。第１追加トランジスタ９２のゲート（Ｇ）は、バンドギャップレファレンス回路１１ｂの第２共有ノード３３に接続される。第２追加トランジスタ９４のゲート（Ｇ）は、第１共有ノード２５に接続される。

【0084】

スタートアップ回路９０ｂは、以下のように動作する。バンドギャップレファレンス回路１１ｂの第１共有ノード２５及び第２共有ノード３３の電圧は、低い。これに従って、第１追加トランジスタ９２及び第２追加トランジスタ９４は、非導通である。ノード（ｎｏｄｅ＿ｃ）は、電流源トランジスタ９３のドレイン（Ｄ）に接続されていて、電源電圧に引き上げられる。これに応答して、初期化トランジスタ９７は導通する。

【0085】

初期化トランジスタ９７が導通すると、バンドギャップレファレンス回路１１ｂのトランジスタ（２１、２７）が導通して、第１共有ノード２５及び第２共有ノード３３の電圧が上昇する。

【0086】

バンドギャップレファレンス回路１１ｂの第１共有ノード２５及び第２共有ノード３３の電圧上昇に応答して、第１追加トランジスタ９２及び第２追加トランジスタ９４が導通して、初期化トランジスタ９７を非導通にする。第１追加トランジスタ９２及び第２追加トランジスタ９４の導通は、出力端子電圧が跳ね上がる前に生じる。

【0087】

スタートアップ回路９０ｂは、出力端子電圧が跳ね上がり、及び跳ね上がりの可能性を低減できる。また、スタートアップ回路９０ｂ及びプッシュアップキャパシタ（１１４）の組み合わせは、跳ね上がりの低減の可能性を更に高める。

【0088】

第１追加トランジスタ９２及び第２追加トランジスタ９４を含まないスタートアップ回路では、出力電圧Ｖｏｕｔが低いと、解除トランジスタ９５が導通しない。ノード（ｎｏｄｅ＿ｃ）の電圧は、電流源トランジスタ９３によって電源電圧に引き上げられる。初期化トランジスタ９７が導通して、ノード（ｎｏｄｅ＿ｂ）の電圧を引き下げる。ノード（ｎｏｄｅ＿ｂ）の電圧が下がると、バンドギャップレファレンス回路を起動させる。バンドギャップレファレンス回路の起動タイミングと初期化トランジスタ９７の非導通タイミングとに依存して、出力電圧Ｖｏｕｔが跳ね上がる可能性がある。

【0089】

図１１は、電源電圧を矩形波形で変化させるとき、図１０に示されたスタートアップ回路を含む基準電圧生成回路の出力回路の出力のシミュレーション波形を示す図面である。図１１では、下側グラフは、電源電圧の変化の波形を示す。上側グラフは、電源電圧の変化に応答する基準電圧生成回路の出力回路の出力Ｖｏｕｔの波形を示す。このシミュレーションでは、電源電圧ＶＤＤを図８の波形と同じく変化させている。図１１の上側グラフでは、縦軸の目盛りが図８及び図９の目盛りと異なる。図８、図９及び図１１の波形を比較すると、図１１の波形では、出力電圧Ｖｏｕｔの跳ね上がりが低減されている。

【0090】

スタートアップ回路９０ｂは、既に説明された本実施形態の基準電圧生成回路にも、適用されることができ、それらにおいて同様に動作する。

【0091】

本実施形態によれば、動作電圧の制限を緩和できる基準電圧生成回路及び半導体装置が提供される。

【0092】

本実施形態は、以下のような様々な側面を有する。

【0093】

本実施形態に係る第１側面の基準電圧生成回路は、第１電源線と前記第１電源線と異なる第２電源線との間に接続される第１電流路、及び前記第１電源線と前記第２電源線との間に接続される第２電流路を含むバンドギャップレファレンス回路であって、前記第１電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第１電流源及び第１ダイオード、並びに前記第１電流源と前記第１ダイオードとの第１共有ノードを含み、前記第２電流路は、前記第１電源線から前記第２電源線への向きに直列に接続される第２電流源、抵抗及び第２ダイオード、並びに前記第２電流源と前記抵抗との第２共有ノードを含む、バンドギャップレファレンス回路と、前記第１共有ノードに接続された第１差動入力、前記第２共有ノードに接続された第２差動入力、出力を有する差動増幅回路であって、前記差動増幅回路は、前記第１差動入力からの信号を受ける第１入力トランジスタ、前記第２差動入力からの信号を受ける第２入力トランジスタ、前記第２電源線に接続された一端を有する第１負荷、前記第２電源線に接続された一端を有する第２負荷、及び前記第１電源線に接続されると共に第１バイアス電圧を受ける第３電流源を含む差動増幅回路と、を備え、前記第１電流源は、前記第１ダイオードに流れる電流を流す第１電流源トランジスタを含み、前記第２電流源は、前記抵抗及び前記第２ダイオードに流れる電流を流す第２電流源トランジスタを含み、前記第１入力トランジスタ、前記第２入力トランジスタ、前記第１電流源トランジスタ、及び前記第２電流源トランジスタは、同一導電型を有する。

【0094】

第１側面に従う第２側面の基準電圧生成回路では、前記第１電流源トランジスタは、前記差動増幅回路の前記出力に接続されたゲートを有し、前記第２電流源トランジスタは、前記差動増幅回路の前記出力に接続されたゲートを有することができる。

【0095】

第１側面又は第２側面に従う第３側面の基準電圧生成回路では、前記差動増幅回路は、フォールデッドカスコード型を有する。

【0096】

第１側面又は第３側面に従う第４側面の基準電圧生成回路では、前記差動増幅回路の前記第１負荷は、第２バイアス電圧を受けるゲート、前記第１入力トランジスタに接続されたドレイン及び前記第２電源線に接続されたソースを有する第１トランジスタを含み、前記差動増幅回路の前記第２負荷は、前記第２バイアス電圧を受けるゲート、前記第２入力トランジスタに接続されたドレイン及び前記第２電源線に接続されたソースを有する第２トランジスタを含み、前記差動増幅回路は、前記第１負荷の他端と前記第１電源線との間に接続された第３電流路、及び前記第２負荷の他端と前記第１電源線との間に接続された第４電流路を更に含み、前記第３電流路は、前記第１負荷の前記他端と前記第１電源線との間に直列に接続された第３トランジスタ及び第３負荷を含み、前記第４電流路は、前記第２負荷の前記他端と前記第１電源線との間に直列に接続された第４トランジスタ及び第４負荷を含み、前記第３トランジスタ及び前記第４トランジスタの各々は、第３バイアス電圧を受けるゲートを有し、前記第３負荷及び前記第４負荷は、前記第３電流路及び前記第４電流路の一方から他方への向きに電流をミラーする第１電流ミラー回路を形成し、前記差動増幅回路の前記出力は、前記第４トランジスタ及び前記第４負荷の共有ノードに接続されることができる。

【0097】

第１側面又は第２側面に従う第５側面の基準電圧生成回路では、前記差動増幅回路の前記第１負荷は、前記第１入力トランジスタのドレインに接続されたドレイン及びゲート、及び前記第２電源線に接続されたソースを有する第１負荷トランジスタを含み、前記差動増幅回路の前記第２負荷は、前記第２入力トランジスタのドレインに接続されたドレイン及びゲート、及び前記第２電源線に接続されたソースを有する第２負荷トランジスタを含み、前記差動増幅回路は、前記第２電源線に接続される第５トランジスタであって、前記第１負荷トランジスタ及び前記第５トランジスタが第２電流ミラー回路を構成する、第５トランジスタと、前記第２電源線に接続される第６トランジスタであって、前記第２負荷トランジスタ及び前記第６トランジスタが第３電流ミラー回路を構成する、第６トランジスタと、前記第５トランジスタのドレイン及び前記第６トランジスタのドレインに接続されると共に前記第５トランジスタから前記第６トランジスタへの方向に電流をミラーする第４電流ミラー回路と、を有し、前記差動増幅回路の前記出力は、前記第６トランジスタの前記ドレインに接続されることができる。

【0098】

第１側面から第５側面のいずれか一側面に従う第６側面の基準電圧生成回路は、前記差動増幅回路の前記出力に接続された出力回路を更に備え、前記出力回路は、前記第２電源線に接続された一端を有する出力負荷回路、並びに前記差動増幅回路の前記出力に接続されたゲート、前記出力負荷回路の他端に接続されたドレイン、及び前記第１電源線に接続されたソースを有する出力トランジスタを含むことができる。

【0099】

第６側面に従う第７側面の基準電圧生成回路は、前記差動増幅回路の前記出力及び前記出力回路の入力に接続されたスタートアップ回路を更に備え、前記スタートアップ回路は、前記第１電源線と前記第２電源線との間に直列に接続された解除トランジスタ及び負荷、並びに前記差動増幅回路の前記出力に接続されたドレイン及び前記第２電源線に接続されたソースを有する初期化トランジスタを含み、前記解除トランジスタは、前記出力回路の前記出力に接続されたゲートを有し、前記初期化トランジスタは、前記解除トランジスタと前記負荷との共有ノードに接続されたゲートを有し、前記出力回路の前記出力負荷回
路は、前記出力回路の出力と前記第２電源線との間に直列に接続された抵抗及び第３ダイオードを含むことができる。

【0100】

第７側面に従う第８側面の基準電圧生成回路では、前記スタートアップ回路は、第１追加トランジスタ及び第２追加トランジスを含み、前記第１追加トランジスタ及び前記第２追加トランジスは、前記第２電源線に接続されたソース、並びに前記解除トランジスタ及び前記負荷の共有ノードに接続されるドレインを有し、前記第１追加トランジスタ及び前記第２追加トランジスのそれぞれのゲートは、前記バンドギャップレファレンス回路の前記第１共有ノード及び前記第２共有ノードに接続されることができる。

【0101】

第６側面から第８側面のいずれか一側面に従う第９側面の基準電圧生成回路では、前記出力回路は、前記出力トランジスタのゲートとドレインとの間に接続される位相補償回路を更に含み、前記位相補償回路は、キャパシタを含むことができる。

【0102】

第１側面から第８側面のいずれか一側面に従う第１０側面の基準電圧生成回路では、前記バンドギャップレファレンス回路は、キャパシタを更に含み、前記キャパシタは、前記第１電流路の前記第１共有ノードと前記第１入力トランジスタのドレインとの間に接続されることができる。

【0103】

本実施形態に係る第１１側面の半導体装置は、第１側面から第１０側面のいずれか一側面に記載された基準電圧生成回路と、前記基準電圧生成回路の出力に接続されたパワーオンリセット回路と、を備え、前記パワーオンリセット回路は、前記第１電源線及び前記第２電源線に接続されることができる。

【0104】

第１０側面に従う第１２側面の半導体装置は、前記第１電源線及び前記第２電源線に接続されると共に前記第１電源線の電圧と前記第２電源線の電圧との間の電圧を生成する電圧レギュレータ回路と、前記電圧レギュレータ回路から給電される回路と、を更に含むことができる。

【0105】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0106】

１１・・・バンドギャップレファレンス回路、１２ｂ、１２ｃ、１２ｄ・・・出力、１３・・・第１電流路、１５・・・第２電流路、１７・・・第１電源線、１９・・・第２電源線、２０・・・内部電源線、２１・・・第１電流源、２３・・・ダイオード、２５、２６・・・共有ノード、２７・・・第２電流源、２９・・・抵抗、３０・・・パワーオンリセット回路、３１・・・ダイオード、３３・・・共有ノード、３７・・・基準電圧生成回路、３９・・・差動増幅回路、３９ｂ、３９ｃ・・・差動入力、３９ｄ・・・出力、４０・・・電圧レギュレータ回路、４１・・・第１入力トランジスタ、４３・・・第２入力トランジスタ、４５・・・第１負荷、４５ｂ・・・一端、４５ｃ・・・他端、４６・・・負荷回路、４７・・・第２負荷、４７ｂ・・・一端、４７ｃ・・・他端、４９・・・電流源、４９ｂ・・・一端、４９ｃ・・・他端、５０・・・回路、５１・・・共有ノード、５３・・・第１電流源トランジスタ、５５・・・第２電流源トランジスタ、５７・・・第１トランジスタ、５９・・・第２トランジスタ、６０ａ・・・第１バイアス生成回路、６０ｂ・・・第２バイアス生成回路、６０ｃ・・・第３バイアス生成回路、６０ｄ・・・第４バイアス生成回路、６１・・・第３電流路、６３・・・第４電流路、６５・・・第３トランジスタ、６７・・・第３負荷、６９・・・第３トランジスタ、７１・・・第４負荷、７３・・・第１電流ミラー回路、７５・・・第５トランジスタ、７６・・・出力回路、７６ｂ・・・入力、７６ｃ・・・出力、７７・・・第６トランジスタ、７８・・・駆動トランジスタ、７９・・・出力負荷回路、８０・・・第２電流ミラー回路、８１・・・第１負荷トランジスタ、８２・・・第３電流ミラー回路、８３・・・第２負荷トランジスタ、８４・・・第４電流ミラー回路、８５・・・第５トランジスタ、８７・・・第６トランジスタ、８９・・・第７トランジスタ、９０・・・スタートアップ回路、９１・・・第８トランジスタ、９３・・・電流源トランジスタ、９５・・・解除トランジスタ、９７・・・初期化トランジスタ、９９・・・半導体装置、１１４・・・キャパシタ（プッシュアップキャパシタ）。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】