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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137894
(43)【公開日】2024-10-07
(54)【発明の名称】半導体メモリ素子
(51)【国際特許分類】
H10B 53/20 20230101AFI20240927BHJP
【ＦＩ】
H10B53/20
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024046270
(22)【出願日】2024-03-22
(31)【優先権主張番号】10-2023-0039155
(32)【優先日】2023-03-24
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2023-0059962
(32)【優先日】2023-05-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】河 大元
(72)【発明者】
【氏名】李 ▲きゅん▼奐
(72)【発明者】
【氏名】禹 明勲
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR01
5F083GA10
5F083JA01
5F083JA35
5F083JA38
5F083JA39
5F083JA40
5F083JA56
5F083JA60
(57)【要約】 （修正有）
【課題】工程難易度の低い強誘電体キャパシタを含む半導体メモリ素子を提供する。
【解決手段】半導体メモリ素子１は、垂直方向Ｚに沿って配置され、直列に連結される第１、第２ＶＣＴと、第２ＶＣＴと並列に連結され、垂直方向に沿って配置され、複数の第２ゲート電極２２０、複数の強誘電体パターン２１０及び複数のワードラインＷＬから構成される複数の強誘電体キャパシタと、を夫々含む複数のメモリセルを含み、複数のメモリセルは、第１水平方向及び第１水平方向と異なる第２水平方向に沿って列と行をなして配列される。第１水平方向Ｘに延びる複数の第１導電ライン１２０、第２水平方向Ｙに延びる複数の第１ゲート電極１５４、第１水平方向に延びる複数の第２導電ライン１６０、垂直方向に延びる第２ゲート電極及び第１水平方向及び第２水平方向夫々に延びて垂直方向に互いに離隔して配置される複数のワードラインにより複数のメモリセルを構成する。
【選択図】図１９Ｂ
【解決手段】半導体メモリ素子１は、垂直方向Ｚに沿って配置され、直列に連結される第１、第２ＶＣＴと、第２ＶＣＴと並列に連結され、垂直方向に沿って配置され、複数の第２ゲート電極２２０、複数の強誘電体パターン２１０及び複数のワードラインＷＬから構成される複数の強誘電体キャパシタと、を夫々含む複数のメモリセルを含み、複数のメモリセルは、第１水平方向及び第１水平方向と異なる第２水平方向に沿って列と行をなして配列される。第１水平方向Ｘに延びる複数の第１導電ライン１２０、第２水平方向Ｙに延びる複数の第１ゲート電極１５４、第１水平方向に延びる複数の第２導電ライン１６０、垂直方向に延びる第２ゲート電極及び第１水平方向及び第２水平方向夫々に延びて垂直方向に互いに離隔して配置される複数のワードラインにより複数のメモリセルを構成する。
【選択図】図１９Ｂ
【特許請求の範囲】
【請求項1】
垂直方向に沿って配置され、直列に連結される第１ ＶＣＴ(vertical channel transistor)及び第２ ＶＣＴと、前記第２ ＶＣＴと並列に連結され、前記垂直方向に沿って配置される複数の強誘電体キャパシタと、をそれぞれ含む複数のメモリセルを含み、
前記複数のメモリセルは、第１水平方向及び前記第１水平方向と異なる第２水平方向に沿って列と行をなして配列される、半導体メモリ素子。
前記複数のメモリセルは、第１水平方向及び前記第１水平方向と異なる第２水平方向に沿って列と行をなして配列される、半導体メモリ素子。
【請求項2】
前記第１ ＶＣＴのソースに連結されるビットラインと、
前記第１ ＶＣＴのゲートに連結される制御ラインと、
前記第２ ＶＣＴのドレインに連結されるソースラインと、
前記第２ ＶＣＴのゲートに連結され、前記複数の強誘電体キャパシタそれぞれの一端と連結されるフローティングゲートと、
前記複数の強誘電体キャパシタの他端と連結される複数のワードラインと、をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
前記第１ ＶＣＴのゲートに連結される制御ラインと、
前記第２ ＶＣＴのドレインに連結されるソースラインと、
前記第２ ＶＣＴのゲートに連結され、前記複数の強誘電体キャパシタそれぞれの一端と連結されるフローティングゲートと、
前記複数の強誘電体キャパシタの他端と連結される複数のワードラインと、をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項3】
前記第１ ＶＣＴのドレインと前記第２ ＶＣＴのソースは、互いに共有されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項4】
前記複数のワードラインは、前記垂直方向に互いに離隔されて配置されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項5】
前記複数のワードラインそれぞれは、前記第１水平方向及び前記第２水平方向に沿ってプレート形状を有しつつ延びることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項6】
前記第１水平方向と前記第２水平方向は、互いに直交し、
前記ビットライン、及び前記ソースラインは、前記第１水平方向に延び、
前記制御ラインは、前記第２水平方向に延びることを特徴とする請求項２に記載の半導体メモリ素子。
前記ビットライン、及び前記ソースラインは、前記第１水平方向に延び、
前記制御ラインは、前記第２水平方向に延びることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項7】
前記フローティングゲートは、前記垂直方向に延びることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項8】
前記フローティングゲートは、前記複数のワードライン及び前記ソースラインそれぞれと互いに離隔され、前記複数のワードライン及び前記ソースラインを貫通することを特徴とする請求項７に記載の半導体メモリ素子。
【請求項9】
前記フローティングゲートと前記複数のワードラインとの間に介在され、前記複数の強誘電体キャパシタを構成する強誘電体パターンをさらに含むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項10】
基板と、
前記基板上の第１導電ラインと、
前記第１導電ライン上における第１ゲート電極と、
前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域と、
前記第１ゲート電極の側面を取り囲む第１チャネル領域と、
前記第１チャネル領域上における第２不純物領域と、
前記第１ゲート電極上における第２導電ラインと、
前記第２導電ライン上で垂直方向に互いに離隔される複数のワードラインと、
前記第１ゲート電極上で前記複数のワードライン及び前記第２導電ラインを貫通しつつ延びる第２ゲート電極と、
前記複数のワードラインと前記第２ゲート電極の上側部分との間に介在される強誘電体パターンと、
前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域と、
前記第２チャネル領域と連結される第３不純物領域と、を含み、
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、第２ ＶＣＴを構成する、半導体メモリ素子。
前記基板上の第１導電ラインと、
前記第１導電ライン上における第１ゲート電極と、
前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域と、
前記第１ゲート電極の側面を取り囲む第１チャネル領域と、
前記第１チャネル領域上における第２不純物領域と、
前記第１ゲート電極上における第２導電ラインと、
前記第２導電ライン上で垂直方向に互いに離隔される複数のワードラインと、
前記第１ゲート電極上で前記複数のワードライン及び前記第２導電ラインを貫通しつつ延びる第２ゲート電極と、
前記複数のワードラインと前記第２ゲート電極の上側部分との間に介在される強誘電体パターンと、
前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域と、
前記第２チャネル領域と連結される第３不純物領域と、を含み、
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、第２ ＶＣＴを構成する、半導体メモリ素子。
【請求項11】
前記第２ゲート電極の上側部分と前記複数のワードラインとの間に介在される前記強誘電体パターンの部分は、前記垂直方向に沿って配置される複数の強誘電体キャパシタを構成し、
前記複数の強誘電体キャパシタは、前記第２ゲート電極を介して前記第２ ＶＣＴと並列に連結されることを特徴とする請求項１０に記載の半導体メモリ素子。
前記複数の強誘電体キャパシタは、前記第２ゲート電極を介して前記第２ ＶＣＴと並列に連結されることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項12】
前記第２不純物領域は、前記第１ ＶＣＴのドレイン及び前記第２ ＶＣＴのソースに共有されることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項13】
前記第１導電ライン、及び前記第２導電ラインは、第１水平方向に延び、
前記第１ゲート電極は、前記第１水平方向に直交する第２水平方向に延びることを特徴とする請求項１０に記載の半導体メモリ素子。
前記第１ゲート電極は、前記第１水平方向に直交する第２水平方向に延びることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項14】
前記第２ゲート電極は、前記複数のワードライン及び前記第２導電ラインそれぞれと離隔され、前記垂直方向に前記基板に向かって延びることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項15】
前記第３不純物領域は、前記第２不純物領域上で前記第２ゲート電極と前記第２導電ラインとの間に介在されることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項16】
前記第３不純物領域は、前記第２チャネル領域に隣接する前記第２導電ラインの一部であることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項17】
前記強誘電体パターンは、前記第２ゲート電極の上側部分の側面を取り囲むことを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項18】
基板と、
前記基板上で第１水平方向に延びる第１導電ラインと、
前記第１導電ライン上で前記第１水平方向に直交する第２水平方向に延びる第１ゲート電極と、
前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域、前記第１ゲート電極の側面を取り囲む第１チャネル領域、及び前記第１チャネル領域と連結され、前記第１ゲート電極を覆う第２不純物領域を含む第１チャネル構造体と、
前記第１ゲート電極上で前記第１水平方向に延びる第２導電ラインと、
前記第２導電ライン上で垂直方向に互いに離隔される複数のワードラインと、
前記第１ゲート電極上で、前記複数のワードライン及び前記第２導電ラインと離隔され、前記複数のワードライン及び前記第２導電ラインを貫通し、前記垂直方向に前記基板に向かって延びる第２ゲート電極と、
前記複数のワードラインと前記第２ゲート電極との間に介在され、前記第２ゲート電極の上側部分の側面を取り囲む強誘電体パターンと、
前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域、及び前記第２チャネル領域と連結され、前記第２導電ラインと前記第２ゲート電極との間に介在される第３不純物領域を含む第２チャネル構造体と、を含み、
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、前記第１ ＶＣＴと直列に連結される第２ ＶＣＴを構成し、
前記第２ゲート電極の上側部分と前記複数のワードラインとの間に介在される前記強誘電体パターンの部分は、前記垂直方向に沿って配置され、前記第２ゲート電極を介して前記第２ ＶＣＴと並列に連結される複数の強誘電体キャパシタを構成する、半導体メモリ素子。
前記基板上で第１水平方向に延びる第１導電ラインと、
前記第１導電ライン上で前記第１水平方向に直交する第２水平方向に延びる第１ゲート電極と、
前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域、前記第１ゲート電極の側面を取り囲む第１チャネル領域、及び前記第１チャネル領域と連結され、前記第１ゲート電極を覆う第２不純物領域を含む第１チャネル構造体と、
前記第１ゲート電極上で前記第１水平方向に延びる第２導電ラインと、
前記第２導電ライン上で垂直方向に互いに離隔される複数のワードラインと、
前記第１ゲート電極上で、前記複数のワードライン及び前記第２導電ラインと離隔され、前記複数のワードライン及び前記第２導電ラインを貫通し、前記垂直方向に前記基板に向かって延びる第２ゲート電極と、
前記複数のワードラインと前記第２ゲート電極との間に介在され、前記第２ゲート電極の上側部分の側面を取り囲む強誘電体パターンと、
前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域、及び前記第２チャネル領域と連結され、前記第２導電ラインと前記第２ゲート電極との間に介在される第３不純物領域を含む第２チャネル構造体と、を含み、
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、前記第１ ＶＣＴと直列に連結される第２ ＶＣＴを構成し、
前記第２ゲート電極の上側部分と前記複数のワードラインとの間に介在される前記強誘電体パターンの部分は、前記垂直方向に沿って配置され、前記第２ゲート電極を介して前記第２ ＶＣＴと並列に連結される複数の強誘電体キャパシタを構成する、半導体メモリ素子。
【請求項19】
前記第２水平方向において、前記第２導電ラインの水平幅は、前記第１導電ラインの水平幅より広いことを特徴とする請求項１８に記載の半導体メモリ素子。
【請求項20】
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極それぞれは、前記第１ ＶＣＴのソース、チャネル、ドレイン、及びゲートであり、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分それぞれは、前記第２ ＶＣＴのソース、チャネル、ドレイン、及びゲートであり、
前記第２不純物領域は、前記第１ ＶＣＴのドレイン及び前記第２ ＶＣＴのソースに共有されることを特徴とする請求項１８に記載の半導体メモリ素子。
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分それぞれは、前記第２ ＶＣＴのソース、チャネル、ドレイン、及びゲートであり、
前記第２不純物領域は、前記第１ ＶＣＴのドレイン及び前記第２ ＶＣＴのソースに共有されることを特徴とする請求項１８に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ素子に係り、具体的には、強誘電体キャパシタを含む半導体メモリ素子に関する。
【背景技術】
【0002】
電子製品の小型化、多機能化及び高性能化が要求されることにより、高容量の半導体メモリ素子が要求される。高容量を有し、集積度が増加した半導体メモリ素子を提供するために、多様な種類の半導体メモリ素子が研究されており、一般的なキャパシタの代わりに、強誘電体キャパシタを含む半導体メモリ素子も提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的課題は、集積度が増加し、工程難易度の低い強誘電体キャパシタを含む半導体メモリ素子を提供することである。
【課題を解決するための手段】
【0004】
本発明による半導体メモリ素子は、垂直方向に沿って配置され、直列に連結される第１ ＶＣＴ(vertical channel transistor)及び第２ ＶＣＴと、前記第２ ＶＣＴと並列に連結され、前記垂直方向に沿って配置される複数の強誘電体キャパシタと、をそれぞれ含む複数のメモリセルを含み、前記複数のメモリセルは、第１水平方向及び前記第１水平方向と異なる第２水平方向に沿って列と行をなして配列される。
【0005】
本発明による半導体メモリ素子は、基板；前記基板上における第１導電ライン；前記第１導電ライン上における第１ゲート電極；前記第１導電ラインと前記第１ゲート電極の間に介在される第１不純物領域；前記第１ゲート電極の側面を取り囲む第１チャネル領域；前記第１チャネル領域上における第２不純物領域；前記第１ゲート電極上における第２導電ライン；前記第２導電ライン上で垂直方向に互いに離隔される複数のワードライン；前記第１ゲート電極上で前記複数のワードライン及び前記第２導電ラインを貫通しつつ延びる第２ゲート電極；前記複数のワードラインと前記第２ゲート電極の上側部分の間に介在される強誘電体パターン；前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域；及び前記第２チャネル領域と連結される第３不純物領域；を含み、前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、第２ ＶＣＴを構成する。
【0006】
本発明による半導体メモリ素子は、基板；前記基板上で第１水平方向に延びる第１導電ライン；前記第１導電ライン上で前記第１水平方向に直交する第２水平方向に延びる第１ゲート電極；前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域、前記第１ゲート電極の側面を取り囲む第１チャネル領域、及び前記第１チャネル領域と連結され、前記第１ゲート電極を覆う第２不純物領域を含む第１チャネル構造体；前記第１ゲート電極上で前記第１水平方向に延びる第２導電ライン；前記第２導電ライン上で垂直方向に互いに離隔される複数のワードライン；前記第１ゲート電極上で、前記複数のワードライン及び前記第２導電ラインと離隔され、前記複数のワードライン及び前記第２導電ラインを貫通し、前記垂直方向に前記基板に向かって延びる第２ゲート電極；前記複数のワードラインと前記第２ゲート電極との間に介在され、前記第２ゲート電極の上側部分の側面を取り囲む強誘電体パターン；及び前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域、及び前記第２チャネル領域と連結され、前記第２導電ラインと前記第２ゲート電極との間に介在される第３不純物領域を含む第２チャネル構造体；を含み、前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ ＶＣＴを構成し、前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、前記第１ ＶＣＴと直列に連結される第２ ＶＣＴを構成し、前記第２ゲート電極の上側部分と前記複数のワードラインとの間に介在される前記強誘電体パターンの部分は、前記垂直方向に沿って配置され、前記第２ゲート電極を介して前記第２ ＶＣＴと並列に連結される複数の強誘電体キャパシタを構成する。
【発明の効果】
【0007】
本発明による半導体メモリ素子は、第１水平方向に延びる複数の第１導電ライン、第２水平方向に延びる複数の第１ゲート電極、第１水平方向に延びる複数の第２導電ライン、垂直方向に延びる第２ゲート電極、そして、第１水平方向及び第２水平方向それぞれに延びて垂直方向に互いに離隔されて配置される複数のワードラインによって複数のメモリセルが構成されるので、集積度が増加し、工程難易度が低い。
【0008】
また、垂直方向に互いに離隔されて配置される複数のワードラインの個数を増加させて複数の強誘電体キャパシタの個数を増加させうるので、１つのメモリセルに保存可能な情報のビット数を容易に増加させうる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施例による半導体メモリ素子のセルアレイを示す等価回路図である。
【図2A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図3A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図4A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図5A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図6A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図7A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図8A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図9A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図10A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図11A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図12A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図13A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図14A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図15A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図16A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図17A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図18A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図19A】半導体メモリ素子を示す図面である。
【図20A】本発明の一実施例による半導体メモリ素子の平面図である。
【図20B】本発明の一実施例による半導体メモリ素子の平面図である。
【図20C】本発明の一実施例による半導体メモリ素子の平面図である。
【図20D】本発明の一実施例による半導体メモリ素子の平面図である。
【図21A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図22A】本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
【図23A】半導体メモリ素子を示す図面である。
【発明を実施するための形態】
【0010】
図１は、本発明の一実施例による半導体メモリ素子のセルアレイを示す等価回路図である。
【0011】
図１を参照すれば、本発明の一実施例による半導体メモリ素子のセルアレイＭＣＳは、複数のメモリセルＵＭＣを含みうる。図１には、複数のメモリセルＵＭＣが第１水平方向（Ｘ方向）に沿って配置されると図示されているが、これは、図示の便宜のためのものであって、複数のメモリセルＵＭＣは、第１水平方向（Ｘ方向）及び第１水平方向（Ｘ方向）と異なる方向である第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。一部実施例において、第２水平方向（Ｙ方向）は、第１水平方向（Ｘ方向）と直交しうる。他の一部実施例において、第２水平方向（Ｙ方向）は、第１水平方向（Ｘ方向）と鋭角を有しつつ延びる方向であってもよい。
【0012】
複数のメモリセルＵＭＣそれぞれは、２個のトランジスタ及び複数のキャパシタを含む2TnC(2 Transistor n Capacitor)メモリセルとしうる。メモリセルＵＭＣが含む複数のキャパシタそれぞれは、強誘電体キャパシタとしうる。例えば、複数のメモリセルＵＭＣそれぞれは、２個のトランジスタ及び複数の強誘電体キャパシタを含む2TnCFE(2 Transistor n FErroelectric Capacitor)メモリセルとすることができ、複数のメモリセルＵＭＣを含むセルアレイＭＣＳを有する半導体メモリ素子は、2TnC FeRAM(2 Transistor n Capacitor Ferroelectric Random Access Memory)とも称する。
【0013】
複数のメモリセルＵＭＣそれぞれは、第１トランジスタＣＴ、第２トランジスタＳＴ及び複数の強誘電体キャパシタ（ＣＦＥ１、ＣＦＥ２、ＣＦＥ３：以下、ＣＦＥ）を含みうる。メモリセルＵＭＣが含む複数の強誘電体キャパシタＣＦＥは、第１トランジスタＣＴ及び第２トランジスタＳＴと垂直方向（Ｚ方向）に積層されるように配置されうる。複数の強誘電体キャパシタＣＦＥは、第１トランジスタＣＴ及び第２トランジスタＳＴの上に配置されうるが、それに限定されない。例えば、複数の強誘電体キャパシタＣＦＥは、第１トランジスタＣＴ及び第２トランジスタＳＴの下に配置されうる。
【0014】
第１トランジスタＣＴ、第２トランジスタＳＴ及び複数の強誘電体キャパシタＣＦＥは、垂直方向（Ｚ方向）に沿って配列されうる。例えば、第１トランジスタＣＴ、第２トランジスタＳＴ、及び複数の強誘電体キャパシタＣＦＥは、垂直方向（Ｚ方向）に沿って順に配列されうる。または、複数の強誘電体キャパシタＣＦＥ、第２トランジスタＳＴ、及び第１トランジスタＣＴが、垂直方向（Ｚ方向）に沿って順に配列されうる。例えば、第１トランジスタＣＴ、第２トランジスタＳＴ、及び複数の強誘電体キャパシタＣＦＥは、垂直方向（Ｚ方向）に沿って順に配列される第１構造体を形成した後、周辺回路を含む第２構造体上に前記第１構造体を覆してボンディングして半導体メモリ素子を形成することができる。
【0015】
１つのメモリセルＵＭＣが含む複数の強誘電体キャパシタＣＦＥそれぞれは、垂直方向（Ｚ方向）に沿って配列されうる。図１には、１つのメモリセルＵＭＣが第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３を含む３個の強誘電体キャパシタＣＦＥを含むと図示されているが、これは、例示的なものであって、それに限定されず、１つのメモリセルＵＭＣは、４個以上の強誘電体キャパシタＣＦＥを含みうる。
【0016】
第１トランジスタＣＴは、制御(control)トランジスタと称し、第２トランジスタＳＴは、保存(storage)トランジスタとも称する。第１トランジスタＣＴのソースには、ビットラインＢＬが連結され、第２トランジスタＳＴのドレインには、保存ライン、またはソースラインＳＬが連結されうる。第１トランジスタＣＴのドレインと第２トランジスタＳＴのソースは、互いに連結されうる。第１トランジスタＣＴと第２トランジスタＳＴは、直列に連結されうる。第１トランジスタＣＴのゲートには、制御ラインＣＬが連結され、第２トランジスタＳＴのゲートには、フローティングゲートＦＧが連結されうる。複数の強誘電体キャパシタＣＦＥそれぞれの一端には、フローティングゲートＦＧが連結され、他端には、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３：以下、ＷＬ）それぞれが連結されうる。図１には、１つのメモリセルＵＭＣが第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３を含む３本のワードラインＷＬを含むと図示されているが、これは、例示的なものであって、それに限定されず、１つのメモリセルＵＭＣは、４本以上のワードラインＷＬを含みうる。一部実施例において、垂直方向（Ｚ方向）に沿って配置される複数のワードラインＷＬの本数は、１つのメモリセルＵＭＣが含む複数の強誘電体キャパシタＣＦＥの個数と同じとしうる。
【0017】
例えば、１つのメモリセルＵＭＣが第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３を含む３個の強誘電体キャパシタＣＦＥを含む場合、第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３それぞれの他端には、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３それぞれが連結されうる。複数の強誘電体キャパシタＣＦＥは、フローティングゲートＦＧに並列に連結されうる。
【0018】
制御ラインＣＬによってメモリセルＵＭＣが選択され、ビットラインＢＬによってメモリセルＵＭＣに情報の読み取りＲＥＡＤと書き込みＷＲＩＴＥが選択され、ソースラインＳＬによってメモリセルＵＭＣに情報の書き込みＷＲＩＴＥと消去ＥＲＡＳＥが選択され、ワードラインＷＬによってメモリセルＵＭＣに情報の読み取りＲＥＡＤ、書き込みＷＲＩＴＥ、及び消去ＥＲＡＳＥが選択されうる。
【0019】
ビットラインＢＬは、第１水平方向（Ｘ方向）に延びる。制御ラインＣＬは、第２水平方向（Ｙ方向）に延びる。ソースラインＳＬは、第１水平方向（Ｘ方向）に延びる。フローティングゲートＦＧは、垂直方向（Ｚ方向）に延びる。
【0020】
複数のワードラインＷＬは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列される複数のメモリセルＵＭＣそれぞれの複数の強誘電体キャパシタＣＦＥに連結されうる。例えば、第１ワードラインＷＬ１は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列される複数のメモリセルＵＭＣそれぞれの第１強誘電体キャパシタＣＦＥ１と連結され、第２ワードラインＷＬ２は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列される複数のメモリセルＵＭＣそれぞれの第２強誘電体キャパシタＣＦＥ２と連結され、第３ワードラインＷＬ３は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列される複数のメモリセルＵＭＣそれぞれの第３強誘電体キャパシタＣＦＥ３と連結されうる。図１には、複数のワードラインＷＬは、第１水平方向に延びると図示されているが、これは、図示の便宜のためのものであって、複数のワードラインＷＬは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿ってプレート形状を有しつつ延びうる。
【0021】
複数の強誘電体キャパシタＣＦＥそれぞれは、正の分極と負の分極を有する。１つのメモリセルＵＭＣが含む複数の強誘電体キャパシタＣＦＥそれぞれが有する分極方向によって、第２トランジスタＳＴのゲートにかかる電圧は異なりうる。例えば、１つのメモリセルＵＭＣが第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３を含む場合、正の分極３個、正の分極２個と負の分極１個、正の分極１個と負の分極２個、そして、負の分極３個を有する４種の状態が存在し、１つのメモリセルＵＭＣには、２ビットの情報が保存されうる。１つのメモリセルＵＭＣが含む複数の強誘電体キャパシタＣＦＥの個数を増加させれば、１つのメモリセルＵＭＣには、３ビット以上の情報が保存されうる。
【0022】
図２Ａないし図１８Ｃは、本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であり、図１９Ａないし図１９Ｃは、半導体メモリ素子を示す図面である。具体的に、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、及び図１９Ａそれぞれは、本発明の一実施例による半導体メモリ素子の平面図であり、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、及び図１９Ｂそれぞれは、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、及び図１９ＡそれぞれのＸ－Ｘ’線に沿って切断した断面図であり、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ、及び図１９Ｃそれぞれは、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、及び図１９ＡそれぞれのＹ－Ｙ’線に沿って切断した断面図である。
【0023】
図２Ａないし図２Ｃを共に参照すれば、基板１１０上に複数の第１導電ライン１２０及び複数の第１導電ライン１２０を取り囲むベース絶縁層１２５を形成する。例えば、基板１１０は、シリコン（Ｓｉ；silicon）、例えば、結晶質Ｓｉ、多結晶質Ｓｉ、または非晶質Ｓｉを含みうる。または、基板１１０はゲルマニウム（Ｇｅ；ｇｅｒｍａｎｉｕｍ）のような半導体元素、SiGe(silicon germanium)、SiC(silicon carbide)、GaAs(gallium arsenide)、InAs(indium arsenide)及びInP(indium phosphide)のうちから選択される少なくとも１つの化合物半導体を含みうる。または、基板１１０は、SOI(silicon-on-insulator)基板、またはGeOI(germanium-on-insulator)基板を含みうる。例えば、基板１１０は、ＢＯＸ層(buried oxide layer)を含みうる。基板１１０は、導電領域、例えば、不純物がドーピングされたウェル(well)、または不純物がドーピングされた構造体を含みうる。基板１１０は、基板１１０が含む半導体物質と複数の第１導電ライン１２０との間の少なくとも一部に介在される絶縁物質をさらに含みうる。例えば、前記絶縁物質は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはそれらの組合わせからなりうる。
【0024】
複数の第１導電ライン１２０は、第１水平方向（Ｘ方向）に沿って互いに平行に延びる。複数の第１導電ライン１２０は、第２水平方向（Ｙ方向）に等間隔に配置されうる。第１導電ライン１２０は、図１に示すビットラインＢＬでもある。ベース絶縁層１２５は、複数の第１導電ライン１２０間に介在されうる。一部実施例において、ベース絶縁層１２５と複数の第１導電ライン１２０それぞれの上面は同じ垂直レベルに位置して共面(coplanar)をなしうる。
【0025】
一部実施例において、複数の第１導電ライン１２０それぞれは、導電性バリア膜及び前記導電性バリア膜を覆う導電性充電層からなりうる。前記導電性バリア膜は、例えば、金属、導電性金属窒化物、導電性金属シリサイド、またはそれらの組合わせを含みうる。例えば、前記導電性バリア膜は、ＴｉＮからなりうる。前記導電性充電層は、例えば、ドーピングされたポリシリコン、Ｒｕ、ＲｕＯ、Ｐｔ、ＰｔＯ、Ｉｒ、ＩｒＯ、ＳＲＯ（ＳｒＲｕＯ）、ＢＳＲＯ（（Ｂａ，Ｓｒ）ＲｕＯ）、ＣＲＯ（ＣａＲｕＯ）、ＢａＲｕＯ、Ｌａ（Ｓｒ，Ｃｏ）Ｏ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、ＴａＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＡｌＮ、ＴａＳｉＮ、またはそれらの組合わせからなりうる。例えば、ベース絶縁層１２５は、シリコン酸化物またはシリコン酸化物より誘電率の低い絶縁物質からなりうる。
【0026】
図３Ａないし図３Ｃを共に参照すれば、ベース絶縁層１２５と複数の第１導電ライン１２０上に第１層間絶縁層１３０を形成する。第１層間絶縁層１３０は、シリコン酸化物またはシリコン酸化物より誘電率が低い絶縁物質からなりうる。第１層間絶縁層１３０は、複数の第１ホール１３０Ｈを含みうる。複数の第１ホール１３０Ｈは、第１層間絶縁層１３０を上面から下面まで貫通しうる。
【0027】
複数の第１ホール１３０Ｈは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。例えば、複数の第１ホール１３０Ｈは、第１水平方向（Ｘ方向）に延びる複数の第１導電ライン１２０に沿って互いに離隔されて配置されうる。複数の第１ホール１３０Ｈそれぞれの第１水平方向（Ｘ方向）への水平幅は、複数の第１導電ライン１２０それぞれの第２水平方向（Ｙ方向）への水平幅と同一あるか、それより広い。複数の第１ホール１３０Ｈの底面には、複数の第１導電ライン１２０の一部が露出されうる。一部実施例において、複数の第１ホール１３０Ｈの底面には、複数の第１導電ライン１２０の一部と共にベース絶縁層１２５の一部が露出されうる。複数の第１ホール１３０Ｈそれぞれの第１水平方向（Ｘ方向）への水平幅は、複数の第１ホール１３０Ｈそれぞれの第２水平方向（Ｙ方向）の水平幅とほぼ同一としうるが、それに限定されない。図３Ａには、複数の第１ホール１３０Ｈの水平断面が方形であると図示されているが、それに限定されない。例えば、複数の第１ホール１３０Ｈの水平断面は、正方形、長方形、円形、楕円形、または４面またはそれ以上の面を有する、多角形を有しうる。
【0028】
図４Ａないし図４Ｃを共に参照すれば、複数の第１ホール１３０Ｈの内側面及び底面を覆う複数の第１チャネル物質層１４２を形成する。第１チャネル物質層１４２は、半導体物質、２Ｄ半導体物質、または酸化物半導体物質からなりうる。前記半導体物質は、Ｓｉ、Ｇｅ、または、ＳｉＧｅを含みうる。前記２Ｄ半導体物質は、ＭｏＳ２、ＷＳｅ２、グラフェン、カーボンナノチューブまたはそれらの組合わせを含みうる。前記酸化物半導体物質は、InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayOまたはそれらの組合わせを含みうる。
【0029】
複数の第１チャネル物質層１４２は、複数の第１ホール１３０Ｈの内側面で第１層間絶縁層１３０を覆い、底面で第１導電ライン１２０または第１導電ライン１２０及びベース絶縁層１２５を覆いうる。例えば、複数の第１チャネル物質層１４２は、複数の第１ホール１３０Ｈの内側面及び底面をコンフォーマル(conformal)に覆いうる。複数の第１チャネル物質層１４２それぞれは、複数の第１ホール１３０Ｈそれぞれの底面を覆う第１底面部１４４及び複数の第１ホール１３０Ｈそれぞれの内側面を覆う第１側壁部１４６からなりうる。第１底面部１４４は、第１導電ライン１２０と接し、第１側壁部１４６は、第１層間絶縁層１３０と接しうる。
【0030】
複数の第１チャネル物質層１４２は、複数の第１ホール１３０Ｈをいずれも充填しないように形成される。複数の第１チャネル物質層１４２によって複数の第１ホール１３０Ｈ内には、複数の第１限定空間１４０Ｇが限定されうる。
【0031】
複数の第１チャネル物質層１４２は、複数の第１ホール１３０Ｈの内側面及び底面を覆い、第１層間絶縁層１３０の上面を覆う第１予備物質層を形成した後、第１層間絶縁層１３０の上面を覆う前記第１予備物質層の部分を除去して形成しうる。
【0032】
図４Ａないし図４Ｃ、及び図５Ａないし図５Ｃを共に参照すれば、第１チャネル物質層１４２の第１底面部１４４に不純物を注入して第１不純物領域１４４Ｄを形成する。例えば、第１チャネル物質層１４２の第１底面部１４４にｎ型不純物を注入してｎ型領域である第１不純物領域１４４Ｄを形成しうる。
【0033】
複数の第１限定空間１４０Ｇのうち第２水平方向（Ｙ方向）に沿って配置される第１限定空間１４０Ｇの間に介在される第１層間絶縁層１３０の一部を除去し、第２水平方向（Ｙ方向）に延びる複数のリセス空間１５０Ｒを形成した後、複数のリセス空間１５０Ｒそれぞれを満たす第１ゲート構造体１５０及び第１ゲート構造体１５０を覆う第２不純物領域１４８Ｄを形成する。第１不純物領域１４４Ｄ、第１側壁部１４６及び第２不純物領域１４８Ｄは、第１チャネル構造体１４０を構成しうる。第１側壁部１４６は、第１チャネル領域１４６とも称する。第１ゲート構造体１５０は、第１ゲート電極１５４及び第１ゲート電極１５４を取り囲む第１ゲート絶縁膜１５２を含みうる。第１ゲート絶縁膜１５２は、第１チャネル構造体１４０と第１ゲート電極１５４との間に介在されうる。一部実施例において、第１ゲート絶縁膜１５２は、第１チャネル構造体１４０と第１ゲート電極１５４との間でほぼ同じ厚さを有し、第１ゲート電極１５４を取り囲む。第１ゲート電極１５４は、図１に示す制御ラインＣＬでもある。複数の第１ゲート電極１５４は、第２水平方向（Ｙ方向）に沿って互いに平行に延びる。複数の第１ゲート電極１５４は、第１水平方向（Ｘ方向）に等間隔に配置されうる。
【0034】
複数の第１ゲート電極１５４それぞれは、ドーピングされた半導体物質、金属物質、導電性金属窒化物、またはそれらの組合わせを含みうる。例えば、複数の第１ゲート電極１５４それぞれは、ドーピングされたポリシリコン、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮ、ＷＳｉＮ、またはそれらの組合わせを含みうる。複数の第１ゲート絶縁膜１５２それぞれは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ONO(oxide/nitride/oxide)、シリコン酸化物より高い誘電率を有する誘電膜(high-k dielectric film)、及び強誘電体物質のうち選択される少なくとも１つからなりうる。例えば、複数の第１ゲート絶縁膜１５２それぞれは、約１０ないし２５の誘電率を有する。一部実施例において、複数の第１ゲート絶縁膜１５２それぞれは、シリコン酸化物からなる第１誘電膜、及び高誘電物質と強誘電体物質のうち選択される少なくとも１つからなる第２誘電膜の積層構造を有する。例えば、高誘電物質及び強誘電体物質は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ストロンチウムビズマス（ＳＴＢ）、ビズマス鉄酸化物（ＢＦＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）、または鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなりうる。
【0035】
一部実施例において、第２不純物領域１４８Ｄは、第１チャネル物質層１４２と同じ物質からなりうる。例えば、第２不純物領域１４８Ｄは、ｎ型不純物が注入されたｎ型領域としうる。一部実施例において、第１層間絶縁層１３０の上面と第１チャネル構造体１４０の上面、すなわち第２不純物領域１４８Ｄの上面は、同じ垂直レベルに位置して共面をなすことができる。
【0036】
一部実施例において、複数のリセス空間１５０Ｒの底面は、段差を有する。例えば、複数のリセス空間１５０Ｒのうち、複数の第１限定空間１４０Ｇと重畳される部分の底面は、残りの部分の底面より低い垂直レベルに位置しうる。例えば、複数の第１ゲート構造体１５０及び複数の第１ゲート構造体１５０が含む複数の第１ゲート電極１５４は、複数の第１限定空間１４０Ｇと重畳される部分、すなわち、第１不純物領域１４４Ｄ上に位置する部分において下向きに突出する構造を有する。複数の第１チャネル領域１４６の上面及び複数の第１ゲート構造体１５０が含む複数の第１ゲート電極１５４の上面は、ほぼ同じ垂直レベルに位置しうる。
【0037】
図５Ａないし図５Ｃにおいて、第１ゲート構造体１５０は、インナーゲート(inner gate)構造を有すると図示されているが、それに限定されず、第１ゲート構造体１５０は、ゲートオールアラウンド（ＧＡＡ）構造、単一ゲート構造、ミラー対称単一ゲート構造など多様な構造を有しうる。
【0038】
図６Ａないし図６Ｃを共に参照すれば、第１層間絶縁層１３０、第１チャネル構造体１４０、及び複数の第１ゲート構造体１５０上に、複数の第２導電ライン１６０、並びに第１層間絶縁層１３０、第１チャネル構造体１４０、及び複数の第１ゲート構造体１５０を覆い、複数の第２導電ライン１６０を取り囲む第２層間絶縁層１６５を形成する。複数の第２導電ライン１６０は、第２層間絶縁層１６５を挟み、第１チャネル構造体１４０、及び複数の第１ゲート構造体１５０と垂直方向（Ｚ方向）に離隔されうる。
【0039】
複数の第２導電ライン１６０は、第１水平方向（Ｘ方向）に沿って互いに平行に延びる。複数の第２導電ライン１６０は、第２水平方向（Ｙ方向）に等間隔に配置されうる。第２導電ライン１６０は、図１に示すソースラインＳＬでもある。第２層間絶縁層１６５は、複数の第２導電ライン１６０の間に介在されうる。一部実施例において、第２層間絶縁層１６５と複数の第２導電ライン１６０それぞれの上面は、同じ垂直レベルに位置して共面(coplanar)をなすように形成されうる。
【0040】
一部実施例において、複数の第２導電ライン１６０それぞれは、導電性バリア膜及び前記導電性バリア膜を覆う導電性充電層からなりうる。前記導電性バリア膜は、例えば、金属、導電性金属窒化物、導電性金属シリサイド、またはそれらの組合わせを含みうる。例えば、前記導電性バリア膜は、ＴｉＮからなりうる。前記導電性充電層は、例えば、ドーピングされたポリシリコン、Ｒｕ，ＲｕＯ，Ｐｔ，ＰｔＯ，Ｉｒ，ＩｒＯ，ＳＲＯ（ＳｒＲｕＯ），ＢＳＲＯ（（Ｂａ，Ｓｒ）ＲｕＯ），ＣＲＯ（ＣａＲｕＯ），ＢａＲｕＯ，Ｌａ（Ｓｒ，Ｃｏ）Ｏ，Ｔｉ，ＴｉＮ，Ｗ，ＷＮ，Ｔａ，ＴａＮ，ＴｉＡｌＮ，ＴｉＳｉＮ，ＴａＡｌＮ，ＴａＳｉＮ，またはそれらの組合わせからなりうる。例えば、第２層間絶縁層１６５は、シリコン酸化物またはシリコン酸化物より誘電率が低い絶縁物質からなりうる。
【0041】
一部実施例において、複数の第２導電ライン１６０それぞれの第２水平方向（Ｙ方向）への水平幅は、複数の第１導電ライン１２０それぞれの第２水平方向（Ｙ方向）への水平幅より広くしうる。
【0042】
図７Ａないし図７Ｃを共に参照すれば、複数の第２導電ライン１６０及び第２層間絶縁層１６５を貫通する複数の第２ホール１６５Ｈを形成する。複数の第２ホール１６５Ｈは、複数の第２導電ライン１６０の上面から第２層間絶縁層１６５の下面まで貫通しうる。複数の第２ホール１６５Ｈは、垂直方向に複数の第１ホール１３０Ｈと重畳されるように形成されうる。複数の第２ホール１６５Ｈの底面には、複数の第１チャネル構造体１４０が露出されうる。例えば、複数の第２ホール１６５Ｈそれぞれの底面には、複数の第１チャネル構造体１４０それぞれの第２不純物領域１４８Ｄが露出されうる。
【0043】
複数の第２ホール１６５Ｈは、複数の第２導電ライン１６０を貫通するが、複数の第２導電ライン１６０それぞれが切断されないように、平面的に複数の第２導電ライン１６０の内部に配置されるように形成しうる。例えば、複数の第２ホール１６５Ｈそれぞれの第２水平方向（Ｙ方向）への水平幅は、複数の第２導電ライン１６０それぞれの第２水平方向（Ｙ方向）への水平幅よりも狭い。平面的に複数の第２ホール１６５Ｈは、複数の第２導電ライン１６０によって完全に包囲されうる。
【0044】
複数の第２ホール１６５Ｈは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。例えば、複数の第２ホール１６５Ｈは、第１水平方向（Ｘ方向）に延びる複数の第２導電ライン１６０に沿って互いに離隔されて配置されうる。複数の第２ホール１６５Ｈそれぞれの第２水平方向（Ｙ方向）への水平幅は、複数の第１ホール１３０Ｈそれぞれの第２水平方向（Ｙ方向）の水平幅とほぼ同一である。複数の第２ホール１６５Ｈそれぞれの第１水平方向（Ｘ方向）への水平幅は、複数の第２ホール１６５Ｈそれぞれの第２水平方向（Ｙ方向）の水平幅とほぼ同じとしうるが、それに限定されない。図７Ａには、複数の第２ホール１６５Ｈの水平断面が方形であると図示されているが、それに限定されない。例えば、複数の第２ホール１６５Ｈの水平断面は、正方形、長方形、円形、楕円形、または４角より大きい多角形を有しうる。
【0045】
図８Ａないし図８Ｃを共に参照すれば、複数の第２ホール１６５Ｈの内側面及び底面を覆う複数の第２チャネル物質層１７２を形成する。第２チャネル物質層１７２は、半導体物質、２Ｄ半導体物質、または酸化物半導体物質からなりうる。
【0046】
複数の第２チャネル物質層１７２は、複数の第２ホール１６５Ｈの内側面で複数の第２導電ライン１６０及び第２層間絶縁層１６５を覆い、底面で複数の第１チャネル構造体１４０それぞれの第２不純物領域１４８Ｄを覆う。例えば、複数の第２チャネル物質層１７２は、複数の第２ホール１６５Ｈの内側面及び底面をコンフォーマルに覆う。複数の第２チャネル物質層１７２それぞれは、複数の第２ホール１６５Ｈそれぞれの底面を覆う第２底面部１７４及び複数の第２ホール１６５Ｈそれぞれの内側面を覆う第２側壁部１７６からなりうる。第２底面部１７４は、第１チャネル構造体１４０の第２不純物領域１４８Ｄと接し、第２側壁１７６は、第２導電ライン１６０及び第２層間絶縁層１６５と接しうる。
【0047】
複数の第２チャネル物質層１７２は、複数の第２ホール１６５Ｈをいずれも充填しないように形成されうる。複数の第２チャネル物質層１７２によって複数の第２ホール１６５Ｈ内には、複数の第２限定空間１７０Ｇが限定されうる。
【0048】
複数の第２チャネル物質層１７２は、複数の第２ホール１６５Ｈの内側面及び底面を覆い、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う第２予備物質層を形成した後、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う前記第２予備物質層の部分を除去して形成しうる。
【0049】
【0050】
複数の第１犠牲層１８０それぞれは、複数の第２チャネル物質層１７２それぞれの第２側壁部１７６の上側一部を覆わない。例えば、複数の第１犠牲層１８０は、スピンオンハードマスク（ＳＯＨ）物質からなりうるが、それに限定されない。複数の第１犠牲層１８０は、複数の第２限定空間１７０Ｇを満たして複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う第１犠牲物質層を形成した後、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆い、複数の第２限定空間１７０Ｇの上側部分を満たす前記第１犠牲物質層の部分を除去して形成しうる。
【0051】
複数の第１犠牲層１８０それぞれによって覆われない複数の第２チャネル物質層１７２それぞれの第２側壁部１７６の上側一部に不純物を注入して第３不純物領域１７６Ｄを形成する。一部実施例において、第３不純物領域１７６Ｄは、ｎ型不純物が注入されたｎ型領域としうる。第２底面部１７４、第２側壁部１７６及び第３不純物領域１７６Ｄは、第２チャネル構造体１７０を構成しうる。複数の第３不純物領域１７６Ｄを形成した後、第１犠牲層１８０は除去される。
【0052】
一部実施例において、第３不純物領域１７６Ｄを形成する工程において、第２不純物領域１４８Ｄが含む不純物の一部が第２底面部１７４に拡散され、第２不純物領域１４８Ｄが第２底面部１７４内に拡張されうる。例えば、第２不純物領域１４８Ｄの上面は、第１層間絶縁層１３０の上面より高い垂直レベルに位置しうる。一部実施例において、第２不純物領域１４８Ｄが含む不純物の一部が第２底面部１７４に拡散され、第２底面部１７４がいずれも第２不純物領域１４８Ｄの一部になってもよい。
【0053】
一部実施例において、第２底面部１７４がいずれも第２不純物領域１４８Ｄの一部になった場合、第２側壁部１７６を第２チャネル領域１７６とも称する。他の一部実施例において、第２底面部１７４のすべてが第２不純物領域１４８Ｄの一部になるのではなく、第２底面部１７４の少なくとも一部が残留する場合、第２底面部１７４及び第２側壁部１７６を共に第２チャネル領域とも称する。
【0054】
図１０Ａないし図１０Ｃを共に参照すれば、複数の第２限定空間１７０Ｇの底面及び内側面、そして、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う第２ゲート絶縁膜１９２を形成する。第２ゲート絶縁膜１９２は、複数の第２限定空間１７０Ｇの底面及び内側面で第２チャネル構造体１７０を覆う。第２ゲート絶縁膜１９２は、複数の第２限定空間１７０Ｇの底面及び内側面、そして、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面をコンフォーマルに覆いうる。第２ゲート絶縁膜１９２によって複数の第２限定空間１７０Ｇ内には、複数の第３限定空間１９２Ｇが限定されうる。
【0055】
複数の第２ゲート絶縁膜１９２それぞれは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ONO(oxide/nitride/oxide)、シリコン酸化物より高い誘電率を有する誘電膜(high-k dielectric film)、及び強誘電体物質のうち選択される少なくとも１つからなりうる。例えば、複数の第２ゲート絶縁膜１９２それぞれは、約１０ないし２５の誘電率を有する。一部実施例において、複数の第２ゲート絶縁膜１９２それぞれは、シリコン酸化物からなる第１誘電膜、及び高誘電物質と強誘電体物質のうち選択される少なくとも１つからなる第２誘電膜の積層構造を有する。
【0056】
第２ゲート絶縁膜１９２を形成した後、複数の第３限定空間１９２Ｇを満たす複数の第２犠牲層１８２を形成する。複数の第２犠牲層１８２それぞれは、複数の第３限定空間１９２Ｇを満たすが、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆わない。例えば、複数の第２犠牲層１８２は、スピンオンハードマスク（ＳＯＨ）物質からなりうるが、それに限定されない。複数の第２犠牲層１８２は、複数の第３限定空間１９２Ｇを満たして複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う第２犠牲物質層を形成した後、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う前記第２犠牲物質層の部分を除去して形成しうる。一部実施例において、第２ゲート絶縁膜１９２の最上面、すなわち、複数の第２導電ライン１６０及び第２層間絶縁層１６５の上面を覆う第２ゲート絶縁膜１９２の部分の上面、そして、複数の第２犠牲層１８２の上面は、同じ垂直レベルに位置して共面をなす。
【0057】
図１１Ａないし図１１Ｃを共に参照すれば、第２ゲート絶縁膜１９２及び複数の第２犠牲層１８２上に複数の絶縁層２０２及び複数の犠牲層２０４を形成する。複数の絶縁層２０２及び複数の犠牲層２０４それぞれは、第２ゲート絶縁膜１９２及び複数の第２犠牲層１８２上に交互に積層されうる。複数の絶縁層２０２及び複数の犠牲層２０４をモールド構造体ＭＤＳとも称する。複数の犠牲層２０４それぞれは、複数の絶縁層２０２のうち垂直方向（Ｚ方向）に隣接する２層の絶縁層２０２の間に介在されうる。例えば、複数の絶縁層２０２のうち、最上端の絶縁層２０２は、複数の犠牲層２０４のうち最上端の犠牲層２０４の上面を覆い、複数の絶縁層２０２のうち最下端の絶縁層２０２は、複数の犠牲層２０４のうち最下端の犠牲層２０４の下面を覆う。
【0058】
図１１Ａないし図１１Ｃには、モールド構造体ＭＤＳが４層の絶縁層２０２と３層の犠牲層２０４を含むと図示されているが、それに限定されない。例えば、モールド構造体ＭＤＳは、５層以上の絶縁層２０２及び４層以上の犠牲層２０４を含みうる。
【0059】
複数の絶縁層２０２と複数の犠牲層２０４は、互いにエッチング選択比を有する物質からなりうる。一部実施例において、複数の絶縁層２０２は、シリコン酸化物からなり、複数の犠牲層２０４は、シリコン窒化物またはシリコンカーバイドからなりうる。
【0060】
図１２Ａないし図１２Ｃを共に参照すれば、モールド構造体ＭＤＳを貫通する複数の第３ホールＭＤＨを形成する。複数の第３ホールＭＤＨは、モールド構造体ＭＤＳの上面から下面まで貫通する。例えば、複数の第３ホールＭＤＨは、モールド構造体ＭＤＳが含む複数の絶縁層２０２と複数の犠牲層２０４をいずれも貫通しうる。複数の第３ホールＭＤＨは、垂直方向に複数の第２ホール１６５Ｈと重畳されるように形成されうる。複数の第３ホールＭＤＨの底面には、複数の第２犠牲層１８２が露出されうる。
【0061】
複数の第３ホールＭＤＨは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。例えば、複数の第３ホールＭＤＨは、第１水平方向（Ｘ方向）に延びる複数の第２導電ライン１６０に沿って互いに離隔されて配置されうる。複数の第３ホールＭＤＨそれぞれの第２水平方向（Ｙ方向）への水平幅は、複数の第２ホール１６５Ｈそれぞれの第２水平方向（Ｙ方向）の水平幅とほぼ同一である。複数の第３ホールＭＤＨそれぞれの第１水平方向（Ｘ方向）への水平幅は、複数の第３ホールＭＤＨそれぞれの第２水平方向（Ｙ方向）の水平幅とほぼ同一としうるが、それに限定されない。図１２Ａには、複数の第３ホールＭＤＨの水平断面が方形であると図示されているが、それに限定されない。例えば、複数の第３ホールＭＤＨの水平断面は、正方形、長方形、円形、楕円形、または、４角より大きい多角形を有しうる。
【0062】
図１３Ａないし図１３Ｃを共に参照すれば、複数の第３ホールＭＤＨの内側面及び底面を覆う強誘電体物質層２１０Ｐを形成する。強誘電体物質層２１０Ｐは、複数の第３ホールＭＤＨの内側面及び底面、そして、モールド構造体ＭＤＳの上面、すなわち、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を共に覆うように形成されうる。例えば、強誘電体物質層２１０Ｐは、複数の第３ホールＭＤＨ内に露出される複数の絶縁層２０２及び複数の犠牲層２０４の側面、複数の第２犠牲層１８２の上面、そして、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面をコンフォーマルに覆うように形成されうる。一部実施例において、強誘電体物質層２１０Ｐは、複数の第３ホールＭＤＨの底面には、相対的に薄肉に形成されうる。例えば、強誘電体物質層２１０Ｐを形成するための前駆体、イオン、またはガスなどの物質が複数の第３ホールＭＤＨの底面に相対的に少なく供給される場合、強誘電体物質層２１０Ｐのうち、複数の第３ホールＭＤＨの底面を覆う部分は、他の部分に比べて相対的に薄肉に形成されうる。
【0063】
強誘電体物質層２１０Ｐは、複数の第３ホールＭＤＨをいずれも充填しないように形成されうる。強誘電体物質層２１０Ｐによって複数の第３ホールＭＤＨ内には、複数の第４限定空間２１０Ｇが限定されうる。
【0064】
例えば、強誘電体物質層２１０Ｐは、ハフニウム酸化物、ジルコニウム酸化物、イットリウムドープジルコニウム酸化物、イットリウムドープハフニウム酸化物、マグネシウムドープジルコニウム酸化物、マグネシウムドープハフニウム酸化物、シリコンドープハフニウム酸化物、シリコンドープジルコニウム酸化物またはバリウムドープチタン酸化物からなりうる。
【0065】
図１３Ａないし図１３Ｃ、及び図１４Ａないし図１４Ｃを共に参照すれば、強誘電体物質層２１０Ｐのうち、複数の第２犠牲層１８２を覆う部分を除去して強誘電体物質パターン２１０Ｐａを形成する。強誘電体物質パターン２１０Ｐａは、強誘電体物質層２１０Ｐのうち、複数の第３ホールＭＤＨの底面に位置する部分を除去して形成しうる。複数の第３ホールＭＤＨの底面及び複数の第４限定空間２１０Ｇの底面には、複数の第２犠牲層１２が露出されうる。
【0066】
一部実施例において、強誘電体物質層２１０Ｐのうち、複数の第２犠牲層１８２を覆う部分を除去する過程において、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐ部分の少なくとも一部が共に除去されうる。例えば、複数の第２犠牲層１８２を覆う強誘電体物質層２１０Ｐ部分の厚さが複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐ部分の厚さより薄い場合、複数の第２犠牲層１８２を覆う強誘電体物質層２１０Ｐ部分は、いずれも除去されるが、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐ部分は、一部のみ除去され、残りは、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面上に残留されうる。
【0067】
または、例えば、複数の第２犠牲層１８２を覆う強誘電体物質層２１０Ｐの部分と複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐの部分が実質的に同じ厚さを有する場合、複数の第２犠牲層１８２を覆う強誘電体物質層２１０Ｐの部分と複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐ部分は、いずれも除去されうる。複数の第２犠牲層１８２を覆う強誘電体物質層２１０Ｐ部分と複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質層２１０Ｐ部分がいずれも除去された場合、強誘電体物質パターン２１０Ｐａの代わりに、図１６Ａないし図１６Ｃに示す複数の強誘電体パターン２１０が形成されうる。
【0068】
図１４Ａないし図１４Ｃ、及び図１５Ａないし図１５Ｃを共に参照すれば、複数の第４限定空間２１０Ｇを通じて複数の第３限定空間１９２Ｇを満たす複数の第２犠牲層１８２を除去する。複数の第４限定空間２１０Ｇには、強誘電体物質パターン２１０Ｐａが露出され、複数の第３限定空間１９２Ｇには、第２ゲート絶縁膜１９２が露出されうる。
【0069】
図１５Ａないし図１５Ｃ、及び図１６Ａないし図１６Ｃを共に参照すれば、複数の第４限定空間２１０Ｇ及び複数の第３限定空間１９２Ｇを満たす複数の第２ゲート電極２２０を形成する。複数の第２ゲート電極２２０は、複数の第４限定空間２１０Ｇ及び複数の第３限定空間１９２Ｇを満たしてモールド構造体ＭＤＳを覆う導電物質層を形成した後、モールド構造体ＭＤＳを覆う前記導電物質層の部分を除去して形成しうる。一部実施例において、モールド構造体ＭＤＳを覆う前記導電物質層の部分は、ＣＭＰ工程を遂行して除去しうる。複数の第２ゲート電極２２０それぞれは、垂直方向（Ｚ方向）に延びる。第２ゲート電極２２０は、図１に示すフローティングゲートＦＧでもある。
【0070】
複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質パターン２１０Ｐａ部分がある場合、複数の第２ゲート電極２２０を形成するためにモールド構造体ＭＤＳを覆う前記導電物質層部分を除去する過程で、複数の絶縁層２０２のうち、最上端の絶縁層２０２の上面を覆う強誘電体物質パターン２１０Ｐａ部分は除去され、複数の強誘電体パターン２１０が形成されうる。複数の強誘電体パターン２１０は、複数の第３ホールＭＤＨの内側面を覆う。例えば、複数の強誘電体パターン２１０は、複数の第３ホールＭＤＨの内側面に露出される複数の絶縁層２０２及び複数の犠牲層２０４の側面をコンフォーマルに覆う。
【0071】
複数の第２ゲート電極２２０の下側部分は、第２ゲート絶縁膜１９２によって包囲されうる。例えば、複数の第２ゲート電極２２０のうち、複数の第３限定空間１９２Ｇを満たす下側部分は、第２ゲート絶縁膜１９２によって包囲されうる。第２ゲート絶縁膜１９２は、複数の第２ゲート電極２２０の下面及び下側部分の側面を覆う。
【0072】
複数の第２ゲート電極２２０の上側部分は、複数の強誘電体パターン２１０によって包囲されうる。例えば、複数の第２ゲート電極２２０のうち、複数の第４限定空間２１０Ｇを満たす上側部分は、複数の強誘電体パターン２１０によって包囲されうる。複数の強誘電体パターン２１０は、複数の第２ゲート電極２２０の上側部分の側面を覆いうる。
【0073】
複数の第２ゲート電極２２０を形成した後、モールド構造体ＭＤＳ、複数の強誘電体パターン、及び複数の第２ゲート電極２２０を覆うキャッピング層２３０を形成する。
【0074】
図１７Ａないし図１７Ｃを共に参照すれば、キャッピング層２３０及びモールド構造体ＭＤＳを貫通するラインカット領域ＬＣＲを形成する。ラインカット領域ＬＣＲは、第２水平方向（Ｙ方向）に沿って延設されうる。図１７Ａ及び図１７Ｂには、第１水平方向（Ｘ方向）に沿って離隔される１対のラインカット領域ＬＣＲ間に３個の第１ゲート構造体１５０が配置されると図示されているが、これは、例示的なものであり、それに限定されない。一部実施例において、第１水平方向（Ｘ方向）に沿って離隔される１対のラインカット領域ＬＣＲの間には、複数の犠牲層２０４の数の約数(divisor)に該当する第１ゲート構造体１５０が配置されうる。例えば、複数の犠牲層２０４の数が３層である場合、第１水平方向（Ｘ方向）に沿って離隔される１対のラインカット領域ＬＣＲの間に配置される第１ゲート構造体１５０の数は、３個としうる。または、例えば、複数の犠牲層２０４の数が６層である場合、第１水平方向（Ｘ方向）に沿って離隔される１対のラインカット領域ＬＣＲの間に配置される第１ゲート構造体１５０の数は６個、３個、または２個としうる。
【0075】
ラインカット領域ＬＣＲの内側面には、複数の絶縁層２０２及び複数の犠牲層２０４の側面が露出されうる。ラインカット領域ＬＣＲの底面には、第２ゲート絶縁膜１９２が露出しうるが、それに限定されない。例えば、ラインカット領域ＬＣＲを形成する工程中に、第２ゲート絶縁膜１９２部分が除去され、ラインカット領域ＬＣＲの底面には、複数の第２導電ライン１６０が露出されうる。
【0076】
図１７Ａないし図１７Ｃ、及び図１８Ａないし図１８Ｃを共に参照すれば、ラインカット領域ＬＣＲを通じて複数の犠牲層２０４を除去した後、複数の犠牲層２０４が除去された空間を充填する複数のワードラインＷＬを形成する。複数のワードラインＷＬは、複数の犠牲層２０４が除去された空間及びラインカット領域ＬＣＲを満たす導電物質層を形成した後、ラインカット領域ＬＣＲを満たす前記導電物質層の部分を除去して形成することができる。ワードラインＷＬは、図１に示すワードラインＷＬでもある。
【0077】
複数のワードラインＷＬは、基板１１０から垂直方向（Ｚ方向）に沿って順に配列される第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３を含みうるが、これは、例示的なものであり、それに限定されず、４本以上のワードラインＷＬを含みうる。複数の絶縁層２０２及び複数のワードラインＷＬは、ワードライン積層構造体ＷＬＳを構成しうる。複数のワードラインＷＬそれぞれは、複数の絶縁層２０２のうち垂直方向（Ｚ方向）に隣接する２層の絶縁層２０２の間に介在されうる。例えば、複数の絶縁層２０２のうち、最上端の絶縁層２０２は、複数のワードラインＷＬのうち、最上端のワードラインＷＬの上面を覆い、複数の絶縁層２０２のうち最下端の絶縁層２０２は、複数のワードラインＷＬのうち、最下端のワードラインＷＬの下面を覆う。
【0078】
図１８Ａないし図１８Ｃには、ワードライン積層構造体ＷＬＳが４層の絶縁層２０２と３本のワードラインＷＬを含むと図示されているが、それに限定されない。例えば、ワードライン積層構造体ＷＬＳは、５層以上の絶縁層２０２及び４本以上のワードラインＷＬを含みうる。
【0079】
【0080】
半導体メモリ素子１は、基板１１０、基板１１０上の複数の第１導電ライン１２０、複数の第１導電ライン１２０上の複数の第１チャネル構造体１４０、複数の第１ゲート電極１５４及び複数の第１チャネル構造体１４０と複数の第１ゲート電極との間に介在される複数の第１ゲート絶縁膜１５２を含む第１ゲート構造体１５０、複数の第１チャネル構造体１４０上の複数の第２チャネル構造体１７０、複数の第２チャネル構造体１７０と連結される複数の第２導電ライン１６０、複数の第２チャネル構造体１７０及び複数の第２導電ライン１６０上のワードライン積層構造体ＷＬＳ、ワードライン積層構造体ＷＬＳを貫通して基板１１０に向かって延びる複数の第２ゲート電極２２０、複数の第２ゲート電極２２０と複数の第２チャネル構造体１７０との間に介在される第２ゲート絶縁膜１９２、複数の第２ゲート電極２２０とワードライン積層構造体ＷＬＳとの間に介在される複数の強誘電体パターン２１０を含む。第３限定空間１９２Ｇを満たす第２ゲート電極２２０の下側部分、及び第２ゲート電極２２０と第２チャネル構造体１７０との間に介在される第２ゲート絶縁膜１９２を共に第２ゲート構造体とも称する。
【0081】
複数の第１チャネル構造体１４０それぞれは、第１不純物領域１４４Ｄ、第１チャネル領域１４６及び第２不純物領域１４８Ｄを含みうる。複数の第１チャネル構造体１４０それぞれは、水平断面は、方形であると図示されているが、それに限定されない。例えば、複数の第１チャネル構造体１４０それぞれの水平断面は、正方形、長方形、円形、楕円形、または４角より大きい多角形を有する。複数の第１チャネル構造体１４０は、第１ゲート構造体１５０の側面、下面、及び上面を取り囲む。複数の第１チャネル構造体１４０と第１ゲート電極１５４との間には、第１ゲート絶縁膜１５２が介在されうる。
【0082】
第１不純物領域１４４Ｄは、第１チャネル構造体１４０のうち第１ゲート構造体１５０の下面を覆う部分でもある。第１不純物領域１４４Ｄは、第１導電ライン１２０と第１ゲート電極１５４との間に介在されうる。第１不純物領域１４４Ｄは、第１導電ライン１２０と接しうる。第１不純物領域１４４Ｄと第１ゲート電極１５４との間には、第１ゲート絶縁膜１５２が介在されうる。第１チャネル領域１４６は、第１チャネル構造体１４０のうち第１ゲート構造体１５０の側面を覆う部分でもある。第１チャネル領域１４６と第１ゲート電極１５４との間には、第１ゲート絶縁膜１５２が介在されうる。第２不純物領域１４８Ｄは、第１チャネル構造体１４０のうち第１ゲート構造体１５０の上面を覆う部分でもある。第２不純物領域１４８Ｄと第１ゲート電極１５４との間には、第１ゲート絶縁膜１５２が介在されうる。
【0083】
複数の第２チャネル構造体１７０は、複数の第１チャネル構造体１４０上に配置されうる。例えば、複数の第２チャネル構造体１７０それぞれは、複数の第１チャネル構造体１４０それぞれの第２不純物領域１４８Ｄ上に配置されうる。複数の第２チャネル構造体１７０それぞれは、第２チャネル領域１７６、第３不純物領域１７６Ｄ、及び第２底面部１７４を含みうる。第２チャネル構造体１７０は、第１チャネル構造体１４０の第２不純物領域１４８Ｄと隣接する第２底面部１７４を含みうる。第２底面部１７４と第２ゲート電極２２０の下面との間には、第２ゲート絶縁膜１９２が介在されうる。一部実施例において、第２底面部１７４のうち少なくとも一部は、第２不純物領域１４８Ｄの含む不純物が拡散され、第２不純物領域１４８Ｄの一部になりうる。他の一部実施例において、第２底面部１７４のうち少なくとも一部は、第２不純物領域１４８Ｄの不純物が拡散されず、第２チャネル領域１７６の一部になりうる。
【0084】
複数の第２チャネル構造体１７０は、複数の第２ゲート電極２２０の下側部分を取り囲む。複数の第２チャネル構造体１７０と複数の第２ゲート電極２２０の下側部分との間には、第２ゲート絶縁膜１９２が介在されうる。第２チャネル領域１７６は、第２ゲート絶縁膜１９２を有し、第２ゲート電極２２０の側面の一部を取り囲むか、第２ゲート絶縁膜１９２を有し、第２ゲート電極２２０の下面及び第２ゲート電極２２０の側面の一部を取り囲む。第３不純物領域１７６Ｄは、第２チャネル領域１７６上に配置され、第２ゲート絶縁膜１９２を有し、第２ゲート電極２２０の側面の他の一部を取り囲む。第３不純物領域１７６Ｄは、第２導電ライン１６０と接しうる。
【0085】
ワードライン積層構造体ＷＬＳは、複数の絶縁層２０２及び複数のワードラインＷＬを含みうる。複数の絶縁層２０２及び複数のワードラインＷＬは、複数の第２チャネル構造体１７０及び複数の第２導電ライン１６０上に交互に積層されうる。複数のワードラインＷＬそれぞれは、複数の絶縁層２０２のうち垂直方向（Ｚ方向）に隣接する２層の絶縁層２０２の間に介在されうる。例えば、複数の絶縁層２０２のうち、最上端の絶縁層２０２は、複数のワードラインＷＬのうち、最上端のワードラインＷＬの上面を覆い、複数の絶縁層２０２のうち、最下端の絶縁層２０２は、複数のワードラインＷＬのうち、最下端のワードラインＷＬの下面を覆う。
【0086】
複数の第２ゲート電極２２０は、ワードライン積層構造体ＷＬＳ及び第２導電ライン１６０を貫通して基板１１０に向かって延びうる。複数の第２ゲート電極２２０の下側部分は、第２ゲート絶縁膜１９２を挟み、複数の第２チャネル構造体１７０によって包囲されうる。複数の第２ゲート電極２２０の上側部分は、複数の強誘電体パターン２１０を挟み、ワードライン積層構造体ＷＬＳによって包囲されうる。
【0087】
複数の第１導電ライン１２０は、第１水平方向（Ｘ方向）に沿って互いに平行に延びる。複数の第１導電ライン１２０は、第２水平方向（Ｙ方向）に等間隔に配置されうる。複数の第２導電ライン１６０は、複数の第１導電ライン１２０上で第１水平方向（Ｘ方向）に沿って互いに平行に延びる。複数の第２導電ライン１６０は、第２水平方向（Ｙ方向）に等間隔に配置されうる。第１導電ライン１２０は、図１に示すビットラインＢＬでもあり、第２導電ライン１６０は、図１に示すソースラインＳＬでもある。
【0088】
複数のワードラインＷＬは、１対のラインカット領域ＬＣＲを満たす１対のラインカット絶縁層２５０の間で、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿ってプレート形状を有しつつ延びうる。複数のワードラインＷＬは、図１に示す複数のワードラインＷＬでもある。複数のワードラインＷＬは、垂直方向（Ｚ方向）に沿って複数個が互いに離隔されて配置されうる。例えば、複数のワードラインＷＬは、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３を含む３本のワードラインＷＬを含みうる。
【0089】
複数の第１ゲート電極１５４は、第２水平方向（Ｙ方向）に沿って互いに平行に延びる。複数の第１ゲート電極１５４は、第１水平方向（Ｘ方向）に等間隔に配置されうる。第１ゲート電極１５４は、図１に示す制御ラインＣＬでもある。
【0090】
複数の第２ゲート電極２２０は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列され、垂直方向（Ｚ方向）に延びる。第２ゲート電極２２０は、図１に示すフローティングゲートＦＧでもある。第２ゲート電極２２０は、複数のワードラインＷＬ及び第２導電ライン１６０を貫通して第２チャネル構造体１７０内に延びる。複数のワードラインＷＬと第２ゲート電極２２０は、強誘電体パターン２１０を挟み、互いに離隔されうる。第２導電ライン１６０と第２ゲート電極２２０は、第２チャネル構造体１７０及び第２ゲート絶縁膜１９２を挟み、互いに離隔されうる。
【0091】
第１不純物領域１４４Ｄ、第１チャネル領域１４６、第２不純物領域１４８Ｄ、及び第１ゲート構造体１５０は、図１に示す第１トランジスタＣＴ、すなわち、制御トランジスタを構成しうる。第１不純物領域１４４Ｄ、第１チャネル領域１４６、第２不純物領域１４８Ｄ、及び第１ゲート構造体１５０の第１ゲート電極１５４それぞれは、第１トランジスタＣＴのソース、チャネル、ドレイン、及びゲートの機能を遂行する。第２不純物領域１４８Ｄ、第２チャネル領域１７６、第３不純物領域１７６Ｄ、第２ゲート電極２２０、及び第２ゲート絶縁膜１９２は、図１に示す第２トランジスタＳＴ、すなわち、保存トランジスタを構成しうる。第２不純物領域１４８Ｄ、第２チャネル領域１７６、第３不純物領域１７６Ｄ、及び第２ゲート電極２２０それぞれは、第２トランジスタＳＴのソース、チャネル、ドレイン、及びゲートの機能を遂行する。第２不純物領域１４８Ｄは、第１トランジスタＣＴのドレインの機能及び第２トランジスタＳＴのソースの機能を共に遂行するように共有されうる。第１トランジスタＣＴ及び第２トランジスタＳＴそれぞれは、チャネル、すなわち、第１チャネル領域１４６及び第２チャネル領域１７６それぞれが垂直方向（Ｚ方向）に延びるVCT(vertical channel transistor)でもある。第１トランジスタＣＴ及び第２トランジスタＳＴそれぞれは、第１ ＶＣＴ及び第２ ＶＣＴとも称する。
【0092】
複数の第２ゲート電極２２０、複数の強誘電体パターン２１０及び複数のワードラインＷＬは、複数の強誘電体キャパシタＣＦＥを構成しうる。複数の強誘電体キャパシタＣＦＥは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列され、垂直方向（Ｚ方向）によって複数個が互いに離隔されて配置されうる。
【0093】
例えば、第１ワードラインＷＬ１、第２ゲート電極２２０、及び第１ワードラインＷＬ１と第２ゲート電極２２０との間に介在される強誘電体パターン２１０部分は、図１に示す第１強誘電体キャパシタＣＦＥ１を構成し、第２ワードラインＷＬ２、第２ゲート電極２２０、及び第２ワードラインＷＬ２と第２ゲート電極２２０との間に介在される強誘電体パターン２１０部分は、図１に示す第２強誘電体キャパシタＣＦＥ２を構成し、第３ワードラインＷＬ３、第２ゲート電極２２０、及び第３ワードラインＷＬ３と第２ゲート電極２２０との間に介在される強誘電体パターン２１０部分は、図１に示す第３強誘電体キャパシタＣＦＥ３を構成しうる。第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３は、垂直方向（Ｚ方向）に沿って互いに離隔されて配置されうる。第１強誘電体キャパシタＣＦＥ１、第２強誘電体キャパシタＣＦＥ２、及び第３強誘電体キャパシタＣＦＥ３それぞれは、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。
【0094】
垂直方向（Ｚ方向）に沿って配置される第１トランジスタＣＴ、第２トランジスタＳＴ、及び複数の強誘電体キャパシタＣＦＥは、図１に示すメモリセルＵＭＣを構成しうる。複数のメモリセルＵＭＣが、第１水平方向（Ｘ方向）及び第１水平方向（Ｘ方向）と直交する第２水平方向（Ｙ方向）に沿って列と行をなして配列されうる。
【0095】
本発明による半導体メモリ素子１は、第１水平方向（Ｘ方向）に延びる複数の第１導電ライン１２０、第２水平方向（Ｙ方向）に延びる複数の第１ゲート電極１５４、第１水平方向（Ｘ方向）に延びる複数の第２導電ライン１６０、垂直方向（Ｚ方向）に延びる第２ゲート電極２２０、そして第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）それぞれに延びて垂直方向（Ｚ方向）に互いに離隔されて配置される複数のワードラインＷＬによって複数のメモリセルＵＭＣが構成されるので、集積度が増加し、工程難易度が低くなる。
【0096】
また、垂直方向（Ｚ方向）に互いに離隔されて配置される複数のワードラインＷＬの数を増加させ、複数の強誘電体キャパシタＣＦＴの数を増加させうるので、１つのメモリセルＵＭＣに保存する情報のビット数を容易に増加させうる。
【0097】
【0098】
図２０Ａを図１９Ｂ及び図１９Ｃと共に参照すれば、半導体メモリ素子１は、垂直方向（Ｚ方向）に互いに離隔されて配置される複数のワードラインＷＬを含みうる。複数のワードラインＷＬは、第１ワードラインＷＬ１、第２ワードラインＷＬ２、及び第３ワードラインＷＬ３を含みうる。複数のワードラインＷＬは、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなす。例えば、第２水平方向（Ｙ方向）に第１ワードラインＷＬ１の延長長さは、第２ワードラインＷＬ２の延長長さより長く、第２ワードラインＷＬ２の延長長さは、第３ワードラインＷＬ３の延長長さより長い。前記段差構造によって、複数のワードラインＷＬそれぞれは、垂直方向（Ｚ方向）に隣接する他のワードラインＷＬより長く延びる部分を有し、前記部分それぞれは、パッド部とも称される。複数のワードラインＷＬの前記パッド部には、複数のコンタクトプラグＭＣが連結されうる。一部実施例において、複数のコンタクトプラグＭＣそれぞれは、垂直方向（Ｚ方向）に延びる。
【0099】
図２０Ｂを参照すれば、半導体メモリ素子１ａは、垂直方向（Ｚ方向）に互いに離隔され、順に配置される第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、及び第６ワードラインＷＬ６を含みうる。
【0100】
第１ワードラインＷＬ１、第３ワードラインＷＬ３、及び第５ワードラインＷＬ５は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第２ワードラインＷＬ２、第４ワードラインＷＬ４、及び第６ワードラインＷＬ６は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなしうる。一部実施例において、第２水平方向（Ｙ方向）に、第１ワードラインＷＬ１と第２ワードラインＷＬ２は、同じ長さに延び、第３ワードラインＷＬ３と第４ワードラインＷＬ４は、同じ長さに延び、第５ワードラインＷＬ５と第６ワードラインＷＬ６は、同じ長さに延びる。前記段差構造によって、第１ワードラインＷＬ１は、垂直方向（Ｚ方向）に隣接する第３ワードラインＷＬ３より長く延びる部分を有し、第３ワードラインＷＬ３は、垂直方向（Ｚ方向）に隣接する第５ワードラインＷＬ５より長く延びる部分を有し、第２ワードラインＷＬ２は、垂直方向（Ｚ方向）に隣接する第４ワードラインＷＬ４より長く延びる部分を有し、第４ワードラインＷＬ４は、垂直方向（Ｚ方向）に隣接する第６ワードラインＷＬ６より長く延びる部分を有し、前記部分それぞれは、パッド部とも称される。前記パッド部には、複数のコンタクトプラグＭＣが連結されうる。一部実施例において、複数のコンタクトプラグＭＣそれぞれは、垂直方向（Ｚ方向）に延びる。
【0101】
第１ワードラインＷＬ１、第３ワードラインＷＬ３、及び第５ワードラインＷＬ５それぞれの前記パッド部と第２ワードラインＷＬ２、第４ワードラインＷＬ４、及び第６ワードラインＷＬ６それぞれの前記パッド部は、第１水平方向（Ｘ方向）に隣接するように配置されうる。
【0102】
図２０Ｃを参照すれば、半導体メモリ素子１ｂは、垂直方向（Ｚ方向）に互いに離隔され、順に配置される第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１、及び第１２ワードラインＷＬ１２を含みうる。
【0103】
第１ワードラインＷＬ１、第５ワードラインＷＬ５、及び第９ワードラインＷＬ９は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第２ワードラインＷＬ２、第６ワードラインＷＬ６、及び第１０ワードラインＷＬ１０は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第３ワードラインＷＬ３、第７ワードラインＷＬ７、及び第１１ワードラインＷＬ１１は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第４ワードラインＷＬ４、第８ワードラインＷＬ８、及び第１２ワードラインＷＬ１２は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなしうる。一部実施例において、第２水平方向（Ｙ方向）に、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３及び第４ワードラインＷＬ４それぞれは、同じ長さに延び、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７及び第８ワードラインＷＬ８それぞれは、同じ長さに延び、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１及び第１２ワードラインＷＬ１２それぞれは、同じ長さに延びる。第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１、第１２ワードラインＷＬ１２のパッド部には、複数のコンタクトプラグＭＣが連結されうる。一部実施例において、複数のコンタクトプラグＭＣそれぞれは、垂直方向（Ｚ方向）に延びる。
【0104】
図２０Ｄを参照すれば、半導体メモリ素子１ｃは、垂直方向（Ｚ方向）に互いに離隔され、順に配置される第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１、第１２ワードラインＷＬ１２、第１３ワードラインＷＬ１３、第１４ワードラインＷＬ１４、第１５ワードラインＷＬ１５、第１６ワードラインＷＬ１６、第１７ワードラインＷＬ１７、及び第１８ワードラインＷＬ１８を含みうる。
【0105】
第１ワードラインＷＬ１、第７ワードラインＷＬ７、及び第１３ワードラインＷＬ１３は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第２ワードラインＷＬ２、第８ワードラインＷＬ８、及び第１４ワードラインＷＬ１４は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第３ワードラインＷＬ３、第９ワードラインＷＬ９、及び第１５ワードラインＷＬ１５は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第４ワードラインＷＬ４、第１０ワードラインＷＬ１０、及び第１６ワードラインＷＬ１６は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第５ワードラインＷＬ５、第１１ワードラインＷＬ１１、及び第１７ワードラインＷＬ１７は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなし、第６ワードラインＷＬ６、第１２ワードラインＷＬ１２、及び第１８ワードラインＷＬ１８は、第２水平方向（Ｙ方向）に互いに異なる長さに延びて階段状の段差構造をなしうる。一部実施例において、第２水平方向（Ｙ方向）に、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、及び第６ワードラインＷＬ６それぞれは、同じ長さに延び、第７ワードラインＷＬ７、第８ワードラインＷＬ８、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１及び第１２ワードラインＷＬ１２それぞれは、同じ長さに延び、第１３ワードラインＷＬ１３、第１４ワードラインＷＬ１４、第１５ワードラインＷＬ１５、第１６ワードラインＷＬ１６、第１７ワードラインＷＬ１７及び第１８ワードラインＷＬ１８それぞれは、同じ長さに延びる。第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３、第４ワードラインＷＬ４、第５ワードラインＷＬ５、第６ワードラインＷＬ６、第７ワードラインＷＬ７、第８ワードラインＷＬ８、第９ワードラインＷＬ９、第１０ワードラインＷＬ１０、第１１ワードラインＷＬ１１、第１２ワードラインＷＬ１２、第１３ワードラインＷＬ１３、第１４ワードラインＷＬ１４、第１５ワードラインＷＬ１５、第１６ワードラインＷＬ１６、第１７ワードラインＷＬ１７、及び第１８ワードラインＷＬ１８のパッド部には、複数のコンタクトプラグＭＣが連結されうる。一部実施例において、複数のコンタクトプラグＭＣそれぞれは、垂直方向（Ｚ方向）に延びる。
【0106】
図２０Ａないし図２０Ｄには、平面的に複数のコンタクトプラグＭＣが連結されるパッド部が第２水平方向（Ｙ方向）に沿って３個配置され、第１水平方向（Ｘ方向）に沿って１個、２個、４個または６個が配置されると図示されているが、それに限定されない。例えば、複数のコンタクトプラグＭＣが連結されるパッド部は、平面的に、第２水平方向（Ｙ方向）に沿って１個、２個または４個以上が配置され、第１水平方向（Ｘ方向）に沿って３個、５個、または７個以上が配置されうる。
【0107】
すなわち、半導体メモリ素子が含む複数のワードラインは、第２水平方向（Ｙ方向）に延びて階段状の段差構造をなし、階段状は、第１水平方向（Ｘ方向）と第２水平方向（Ｙ方向）との段差組合わせからなる段差構造をなしうる。
【0108】
図２１Ａないし図２２Ｃは、本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、図２３Ａないし図２３Ｃは、半導体メモリ素子を示す図面である。具体的に、図２１Ａ、図２２Ａ、及び図２３Ａそれぞれは、本発明の一実施例による半導体メモリ素子の平面図であり、図２１Ｂ、図２２Ｂ、及び図２３Ｂそれぞれは、図２１Ａ、図２２Ａ、及び図２３ＡそれぞれのＸ－Ｘ’線に沿って切断した断面図であり、図２１Ｃ、図２２Ｃ、及び図２３Ｃそれぞれは、図２１Ａ、図２２Ａ、及び図２３ＡそれぞれのＹ－Ｙ’線に沿って切断した断面図である。
【0109】
図２１Ａないし図２１Ｃを共に参照すれば、図６Ａないし図６Ｃに示す複数の第２導電ライン１６０の代わりに、複数の第２導電ライン１６０ａを形成した後、図７Ａないし図８Ｃを共に参照すれば、複数の第２ホール１６５Ｈ及び複数の第２チャネル物質層１７２を形成する。
【0110】
複数の第２導電ライン１６０ａは、ドーピングされたポリシリコンを含みうる。例えば、複数の第２導電ライン１６０ａは、ｎ型不純物がドーピングされたポリシリコンを含みうる。
【0111】
図２２Ａないし図２２Ｃを共に参照すれば、図９Ａないし図９Ｃに示す複数の第１犠牲層１８０、及び複数の第３不純物領域１７６Ｄを形成せず、図１０Ａないし図１１Ｃを共に参照するが、第２ゲート絶縁膜１９２及び複数の第２犠牲層１８２を形成する。
【0112】
図２３Ａないし図２３Ｃを共に参照すれば、図１２Ａないし図１９Ｃを共に参照するが、ワードライン積層構造体ＷＬＳ、複数の強誘電体パターン２１０、キャッピング層２３０、ラインカット領域ＬＣＲ、及びラインカット絶縁層２５０を形成して半導体メモリ素子２を形成しうる。複数の第２チャネル物質層１７２それぞれの第２チャネル領域１７６に隣接する第２導電ライン１６０ａ部分は、図９Ａないし図１９Ｃを介して説明した第３不純物領域１７６Ｄの機能を遂行することができ、第３不純物領域とも称する。
【0113】
第１不純物領域１４４Ｄ、第１チャネル領域１４６、第２不純物領域１４８Ｄ、及び第１ゲート構造体１５０は、図１に示す第１トランジスタＣＴ、すなわち制御トランジスタを構成しうる。第２不純物領域１４８Ｄ、第２チャネル領域１７６、第２チャネル領域１７６に隣接する第２導電ライン１６０ａ部分である第３不純物領域、第２ゲート電極２２０、及び第２ゲート絶縁膜１９２は、図１に示す第２トランジスタＳＴ、すなわち、保存トランジスタを構成しうる。
【0114】
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当該分野で通常の知識を有する者によって様々な変形及び変更が可能である。
【符号の説明】
【0115】
１、１ａ、１ｂ、１ｃ、２ 半導体メモリ素子
１１０ 基板
１２０ 第１導電ライン
１４０ 第１チャネル構造体
１５０ 第１ゲート構造体
１５２ 第１ゲート絶縁膜
１５４ 第１ゲート電極
１７０ 第２チャネル構造体
１６０、１６０ａ 第２導電ライン
１７０ 第２チャネル構造体
２０２ 絶縁層
２２０ 第２ゲート電極
１９２ 第２ゲート絶縁膜
２１０ 強誘電体パターン
ＷＬＳ ワードライン積層構造体
ＷＬ ワードライン
１１０ 基板
１２０ 第１導電ライン
１４０ 第１チャネル構造体
１５０ 第１ゲート構造体
１５２ 第１ゲート絶縁膜
１５４ 第１ゲート電極
１７０ 第２チャネル構造体
１６０、１６０ａ 第２導電ライン
１７０ 第２チャネル構造体
２０２ 絶縁層
２２０ 第２ゲート電極
１９２ 第２ゲート絶縁膜
２１０ 強誘電体パターン
ＷＬＳ ワードライン積層構造体
ＷＬ ワードライン
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図17C】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図20A】
【図20B】
【図20C】
【図20D】
【図21A】
【図21B】
【図21C】
【図22A】
【図22B】
【図22C】
【図23A】
【図23B】
【図23C】