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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024138101
(43)【公開日】2024-10-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240927BHJP
H01L 29/41 20060101ALI20240927BHJP
H01L 29/417 20060101ALI20240927BHJP
H01L 21/28 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/768 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 652M
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652S
H01L29/44 S
H01L29/50 M
H01L21/28 301R
H01L29/78 652T
H01L29/78 658F
H01L21/90 D
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024120391
(22)【出願日】2024-07-25
(62)【分割の表示】P 2020072389の分割
【原出願日】2020-04-14
(31)【優先権主張番号】P 2019101621
(32)【優先日】2019-05-30
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】永倉 壮
(72)【発明者】
【氏名】岩橋 智
(57)【要約】
【課題】電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供する。
【解決手段】半導体装置１は、一方側の第１主面２ａおよび他方側の第２主面２ｂを有する半導体層２と、半導体層２の第１主面２ａ上に間隔を空けて配置された複数のゲート電極１１と、ゲート電極１１を覆うように半導体層２の第１主面２ａ上に形成された層間絶縁膜３０と、層間絶縁膜３０上に形成された電極膜５０と、隣り合う一対のゲート電極１１の間に配置されたタングステンプラグ２０と、を含む。タングステンプラグ２０は、隣り合う一対のゲート電極１１が対向する方向に間隔を空けて層間絶縁膜３０に形成されたコンタクト開口４０埋め込まれている。タングステンプラグ２０は、半導体層２のコンタクト領域１６に接触する底部、および電極膜５０に接触する頂部を有する。
【選択図】図４
【解決手段】半導体装置１は、一方側の第１主面２ａおよび他方側の第２主面２ｂを有する半導体層２と、半導体層２の第１主面２ａ上に間隔を空けて配置された複数のゲート電極１１と、ゲート電極１１を覆うように半導体層２の第１主面２ａ上に形成された層間絶縁膜３０と、層間絶縁膜３０上に形成された電極膜５０と、隣り合う一対のゲート電極１１の間に配置されたタングステンプラグ２０と、を含む。タングステンプラグ２０は、隣り合う一対のゲート電極１１が対向する方向に間隔を空けて層間絶縁膜３０に形成されたコンタクト開口４０埋め込まれている。タングステンプラグ２０は、半導体層２のコンタクト領域１６に接触する底部、および電極膜５０に接触する頂部を有する。
【選択図】図４
【特許請求の範囲】
【請求項1】
一方側の第１主面および他方側の第２主面を有する半導体層であってＳｉＣ単結晶からなる半導体層と、
前記半導体層の前記第１主面上に間隔を空けて配置された複数のゲート電極と、前記第１主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部において、隣り合う一対の前記ゲート電極に跨がる範囲に形成された第２導電型のボディ領域と、前記ボディ領域内に形成され、前記ボディ領域よりも不純物濃度の高い第２導電型のコンタクト領域と、を含むプレーナゲート構造と、
前記ゲート電極を覆うように前記半導体層の前記第１主面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された電極膜と、
隣り合う一対の前記ゲート電極の間において、前記層間絶縁膜に形成されたコンタクト開口に埋め込まれ、前記半導体層に接触する底部、および前記電極膜に接触する頂部を有する、タングステンプラグと、を含み、
前記タングステンプラグの底部が、前記コンタクト領域に接している、半導体装置。
前記半導体層の前記第１主面上に間隔を空けて配置された複数のゲート電極と、前記第１主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部において、隣り合う一対の前記ゲート電極に跨がる範囲に形成された第２導電型のボディ領域と、前記ボディ領域内に形成され、前記ボディ領域よりも不純物濃度の高い第２導電型のコンタクト領域と、を含むプレーナゲート構造と、
前記ゲート電極を覆うように前記半導体層の前記第１主面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された電極膜と、
隣り合う一対の前記ゲート電極の間において、前記層間絶縁膜に形成されたコンタクト開口に埋め込まれ、前記半導体層に接触する底部、および前記電極膜に接触する頂部を有する、タングステンプラグと、を含み、
前記タングステンプラグの底部が、前記コンタクト領域に接している、半導体装置。
【請求項2】
複数の前記ゲート電極が、前記半導体層の前記第１主面に沿う第１方向に間隔を空けて配置されており、各前記ゲート電極が、前記第１方向に交差する第２方向に延びており、
前記コンタクト開口が前記第１方向に間隔を空けて配置され、前記コンタクト開口が前記第２方向に延びており、
前記タングステンプラグが、前記コンタクト開口と整合するように、前記第１方向に間隔を空けて配置され、前記タングステンプラグが前記第２方向に延びている、請求項１に記載の半導体装置。
前記コンタクト開口が前記第１方向に間隔を空けて配置され、前記コンタクト開口が前記第２方向に延びており、
前記タングステンプラグが、前記コンタクト開口と整合するように、前記第１方向に間隔を空けて配置され、前記タングステンプラグが前記第２方向に延びている、請求項１に記載の半導体装置。
【請求項3】
前記タングステンプラグの前記第２方向の長さが、前記ゲート電極の前記第２方向の長さよりも小さい、請求項２に記載の半導体装置。
【請求項4】
前記タングステンプラグが、前記第１方向に間隔を空けて複数個形成されており、
前記複数のタングステンプラグが、前記第１方向および前記第２方向に沿って、前記隣り合う一対の前記ゲート電極の間に、アレイ状に配列されている、請求項２または３に記載の半導体装置。
前記複数のタングステンプラグが、前記第１方向および前記第２方向に沿って、前記隣り合う一対の前記ゲート電極の間に、アレイ状に配列されている、請求項２または３に記載の半導体装置。
【請求項5】
前記タングステンプラグが、前記第１方向に間隔を空けて複数個形成されており、
前記複数のタングステンプラグが、前記第１方向および前記第２方向の両方に間隔を空けて配列されている、請求項２または３に記載の半導体装置。
前記複数のタングステンプラグが、前記第１方向および前記第２方向の両方に間隔を空けて配列されている、請求項２または３に記載の半導体装置。
【請求項6】
前記タングステンプラグが、前記第２方向に関して、複数のプラグセグメントに分断されている、請求項２に記載の半導体装置。
【請求項7】
前記コンタクト開口に連なる凹部が前記半導体層の前記第１主面に形成されており、
前記タングステンプラグの底部が前記凹部内において前記半導体層に接触している、請求項１～６のいずれか一項に記載の半導体装置。
前記タングステンプラグの底部が前記凹部内において前記半導体層に接触している、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記層間絶縁膜は、前記ゲート電極に接する第１絶縁材料の第１層間絶縁膜と、前記第１絶縁材料とは異なる第２絶縁材料からなり、前記第１層間絶縁膜を覆う第２層間絶縁膜とを含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記第１絶縁材料がリンおよびボロンをいずれも含まない酸化シリコンであり、前記第２絶縁材料がリンおよびボロンを含む酸化シリコンである、請求項８に記載の半導体装置。
【請求項10】
前記コンタクト開口が、前記第１層間絶縁膜を貫通する第１開口と、前記第２層間絶縁膜を貫通する第２開口とを有し、前記第２開口の開口幅が前記第１開口の開口幅よりも大きい、請求項８または９に記載の半導体装置。
【請求項11】
前記コンタクト開口が、前記層間絶縁膜のうち前記第１主面側の領域に形成された第１開口と、前記層間絶縁膜のうち前記第１開口よりも前記電極膜側の領域に形成された第２開口とを有し、
前記第２開口の側壁の前記第１主面の法線方向に対する傾斜角は、前記第１開口の側壁の前記第１主面の法線方向に対する傾斜角よりも大きい、請求項１～９のいずれか一項に記載の半導体装置。
前記第２開口の側壁の前記第１主面の法線方向に対する傾斜角は、前記第１開口の側壁の前記第１主面の法線方向に対する傾斜角よりも大きい、請求項１～９のいずれか一項に記載の半導体装置。
【請求項12】
前記コンタクト開口が、前記半導体層の前記第１主面に向かって狭まるテーパー状断面を有している、請求項１～１１のいずれか一項に記載の半導体装置。
【請求項13】
前記タングステンプラグの頂面が、前記ゲート電極の上面よりも断面視で上側に位置しており、
前記タングステンプラグの底面が、前記ゲート電極の下面よりも断面視で下側に位置している、請求項１～１２のいずれか一項に記載の半導体装置。
前記タングステンプラグの底面が、前記ゲート電極の下面よりも断面視で下側に位置している、請求項１～１２のいずれか一項に記載の半導体装置。
【請求項14】
前記タングステンプラグが、前記一対のゲート電極が対向する方向に間隔を空けて複数個形成されており、
隣接する前記ゲート電極の間隔が１μｍ以上３μｍ以下である、請求項１～１３のいずれか一項に記載の半導体装置。
隣接する前記ゲート電極の間隔が１μｍ以上３μｍ以下である、請求項１～１３のいずれか一項に記載の半導体装置。
【請求項15】
前記層間絶縁膜の表面における前記コンタクト開口の開口幅と、前記コンタクト開口の前記層間絶縁膜の表面から前記第１主面までの深さとの比が、１以上５以下である、請求項１～１４のいずれか一項に記載の半導体装置。
【請求項16】
前記電極膜が、タングステンよりも応力の低い金属材料からなる、請求項１～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記電極膜が、アルミニウムを主成分とする金属層を含む、請求項１～１６のいずれか一項に記載の半導体装置。
【請求項18】
前記プレーナゲート構造が、前記ボディ領域内に形成された第１導電型のソース領域をさらに含み、
前記タングステンプラグが、前記ソース領域と、前記コンタクト領域とに接触している、請求項１～１７のいずれか一項に記載の半導体装置。
前記タングステンプラグが、前記ソース領域と、前記コンタクト領域とに接触している、請求項１～１７のいずれか一項に記載の半導体装置。
【請求項19】
前記プレーナゲート構造が、前記ボディ領域内に形成された第１導電型のソース領域をさらに含み、
前記第１主面には、前記コンタクト開口と連通し、前記ソース領域を貫通して前記コンタクト領域に達するトレンチが形成されており、
前記タングステンプラグは、前記トレンチに埋め込まれて、前記トレンチの側壁において前記ソース領域に接している、請求項１～１８のいずれか一項に記載の半導体装置。
前記第１主面には、前記コンタクト開口と連通し、前記ソース領域を貫通して前記コンタクト領域に達するトレンチが形成されており、
前記タングステンプラグは、前記トレンチに埋め込まれて、前記トレンチの側壁において前記ソース領域に接している、請求項１～１８のいずれか一項に記載の半導体装置。
【請求項20】
前記第１主面は、１０°以下のオフ角を有している、請求項１～１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、ｎ－型半導体基板の主面にプレーナゲート型のＭＯＳゲート構造を設けた半導体装置を開示している。半導体基板の主面の表面層に、ｐ型ベース領域が設けられている。ｐ型ベース領域の内部に、一対のｎ＋型ソース領域およびｐ＋型コンタクト領域が設けられている。一対のｎ＋型ソース領域は、ｐ＋型コンタクト領域を挟むように設けられている。半導体基板の主面には、ゲート絶縁膜が設けられており、その表面にゲート電極が設けられている。ゲート電極を覆うように層間絶縁膜が設けられている。層間絶縁膜を覆うようにバリアメタル膜が設けられている。層間絶縁膜およびゲート絶縁膜には、一対のｎ＋型ソース領域およびｐ＋型コンタクト領域を露出するコンタクト開口が形成されている。コンタクト開口は、一対のｎ＋型ソース領域にそれぞれ対応して設けられた一対のゲート電極の間に配置されている。バリアメタル膜は、コンタクト開口を介して、一対のｎ＋型ソース領域およびｐ＋型コンタクト領域に接している。バリアメタル膜を覆うように、アルミニウムを主材料とするソース電極が形成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－１９７６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ゲート電極を含む単位セルを半導体基板上に高密度で配置することにより、チャネル幅を拡大でき、オン抵抗を低減できる。この目的のために、ゲート電極の間隔が狭められる。それに応じて、コンタクト開口の幅が狭くなるから、層間絶縁膜に形成されるコンタクト開口のアスペクト比が大きくなる。アスペクト比は、たとえば、コンタクト開口の幅に対する深さの比によって定義される。
【0005】
典型的な電極材料であるアルミニウムは、開口への埋込性が必ずしも良好ではない。そのため、アスペクト比の高いコンタクト開口にアルミニウム電極膜を埋め込もうとすると、ボイドが生じるおそれがあり、バリアメタルと電極膜との接触抵抗が高くなったり、接触不良を生じたりするおそれがある。
そこで、この発明の一実施形態は、電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供する。
そこで、この発明の一実施形態は、電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供する。
【課題を解決するための手段】
【0006】
この発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層であってＳｉＣ単結晶からなる半導体層と、前記半導体層の第１主面上に間隔を空けて配置された複数のゲート電極と、前記第１主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部において、隣り合う一対の前記ゲート電極に跨がる範囲に形成された第２導電型のボディ領域と、前記ボディ領域内に形成され、前記ボディ領域よりも不純物濃度の高い第２導電型のコンタクト領域と、を含むプレーナゲート構造と、前記ゲート電極を覆うように前記半導体層の第１主面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された電極膜と、隣り合う一対のゲート電極の間に配置されたタングステンプラグと、を含む、半導体装置を提供する。タングステンプラグは、隣り合う一対のゲート電極が対向する方向に間隔を空けて前記層間絶縁膜に形成されたコンタクト開口に埋め込まれている。前記タングステンプラグは、前記半導体層に接触する底部、および前記電極膜に接触する頂部を有する。前記タングステンプラグの底部が、前記コンタクト領域に接している。
【0007】
この構成により、電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供できる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
前述のとおり、典型的な電極材料であるアルミニウムは、開口への埋込性が必ずしも良好ではない。そのため、アスペクト比の高いコンタクト開口にアルミニウム電極膜を埋め込もうとすると、ボイドが生じるおそれがあり、バリアメタルと電極膜との接触抵抗が高くなったり、接触不良を生じたりするおそれがある。
そこで、本件発明者は、開口への埋込性が良好な金属材料であるタングステンを用いることを考えた。具体的には、コンタクト開口にタングステンプラグを埋め込み、そのタングステンプラグに接触するようにアルミニウム膜を層間絶縁膜上に形成する。これにより、上記の問題を解消できる。
そこで、本件発明者は、開口への埋込性が良好な金属材料であるタングステンを用いることを考えた。具体的には、コンタクト開口にタングステンプラグを埋め込み、そのタングステンプラグに接触するようにアルミニウム膜を層間絶縁膜上に形成する。これにより、上記の問題を解消できる。
【0010】
ところが、コンタクト開口に埋め込まれたタングステンプラグの応力により、デバイスへの悪影響が生じることが分かった。具体的には、タングステンプラグの応力のために、半導体基板に反りが生じたり、膜が剥離したり、デバイス特性が変化したりするおそれがある。
この問題は、コンタクト開口を小さくし、コンタクト開口に埋め込まれるタングステンプラグの面積を小さくすることによって解決できると考えられる。しかし、このような解決策は、ゲート電極間の間隔の変更を伴い、それに応じて、ボディ領域、ソース領域、コンタクト領域のレイアウトを変更しなければならない。すなわち、既存のデバイス設計を全く利用することができず、かつパターン形成のためのマスクも全て新規に開発する必要がある。
この問題は、コンタクト開口を小さくし、コンタクト開口に埋め込まれるタングステンプラグの面積を小さくすることによって解決できると考えられる。しかし、このような解決策は、ゲート電極間の間隔の変更を伴い、それに応じて、ボディ領域、ソース領域、コンタクト領域のレイアウトを変更しなければならない。すなわち、既存のデバイス設計を全く利用することができず、かつパターン形成のためのマスクも全て新規に開発する必要がある。
【0011】
そこで、この発明の一実施形態は、基本的なレイアウトを変更することなく、電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供する。
この発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の第１主面上に間隔を空けて配置された複数のゲート電極と、前記ゲート電極を覆うように前記半導体層の第１主面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された電極膜と、隣り合う一対のゲート電極の間に配置された複数のタングステンプラグと、を含む、半導体装置を提供する。複数のタングステンプラグは、隣り合う一対のゲート電極が対向する方向に間隔を空けて前記層間絶縁膜に形成された複数のコンタクト開口にそれぞれ埋め込まれている。各タングステンプラグは、前記半導体層に接触する底部、および前記電極膜に接触する頂部を有する。
この発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の第１主面上に間隔を空けて配置された複数のゲート電極と、前記ゲート電極を覆うように前記半導体層の第１主面上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された電極膜と、隣り合う一対のゲート電極の間に配置された複数のタングステンプラグと、を含む、半導体装置を提供する。複数のタングステンプラグは、隣り合う一対のゲート電極が対向する方向に間隔を空けて前記層間絶縁膜に形成された複数のコンタクト開口にそれぞれ埋め込まれている。各タングステンプラグは、前記半導体層に接触する底部、および前記電極膜に接触する頂部を有する。
【0012】
この構成によれば、一対のゲート電極の間に、それらの対向方向に間隔を空けて、複数のコンタクト開口が層間絶縁膜に形成されている。その複数のコンタクト開口に複数のタングステンプラグがそれぞれ埋め込まれる。タングステンプラグは、コンタクト開口に対する良好な埋め込み性を有する。したがって、ゲート電極間の間隔が狭く、それに応じてコンタクト開口が小さくても、タングステンプラグの底部は半導体層に良好に接触するので、それらの間の接触不良を抑制または防止できる。
【0013】
一方、複数のタングステンプラグが一対のゲート電極の間に分散配置された複数のコンタクト開口にそれぞれ埋め込まれているので、タングステンプラグの応力は小さい。したがって、タングステンプラグの応力に起因するプロセス上の問題を回避でき、かつデバイス特性の不良を抑制または防止できる。また、複数のタングステンプラグをゲート電極の間に分散配置する構成であるので、ゲート電極の間隔を狭める必要がない。したがって、基本レイトアウトの変更を要しない。
【0014】
タングステンプラグの頂部は、層間絶縁膜上に形成された電極膜に接触する。したがって、電極膜は、タングステンプラグを介して半導体層に電気的に接続される。
電極膜は、コンタクト開口に対する埋め込み性がタングステンよりも低い金属材料（たとえば、アルミニウムを主成分とする金属材料）を用いて構成してもよい。電極膜は、タングステンよりも応力の小さい金属材料からなることが好ましい。それにより、電極膜の応力に起因するデバイス特性の低下を抑制または防止できる。
電極膜は、コンタクト開口に対する埋め込み性がタングステンよりも低い金属材料（たとえば、アルミニウムを主成分とする金属材料）を用いて構成してもよい。電極膜は、タングステンよりも応力の小さい金属材料からなることが好ましい。それにより、電極膜の応力に起因するデバイス特性の低下を抑制または防止できる。
【0015】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置１の平面図である。半導体装置１は、この実施形態では、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）を有する電子部品である。
半導体装置１は、チップ状の半導体層２を含む。半導体層２は、具体的には、一方側の第１主面２ａおよび他方側の第２主面２ｂ（図４参照）を有している。第１主面２ａおよび第２主面２ｂは、いずれも平坦面である。図１には、第１主面２ａに垂直な方向から見
た平面視における半導体装置１の構成が示されている。第１主面２ａおよび第２主面２ｂは、この実施形態では、四角形状、より具体的には矩形状である。半導体層２は、第１主面２ａおよび第２主面２ｂを接続する側面２ｃ，２ｄ，２ｅ，２ｆ（この実施形態では４つの平坦な側面）を有している。
図１は、この発明の一実施形態に係る半導体装置１の平面図である。半導体装置１は、この実施形態では、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）を有する電子部品である。
半導体装置１は、チップ状の半導体層２を含む。半導体層２は、具体的には、一方側の第１主面２ａおよび他方側の第２主面２ｂ（図４参照）を有している。第１主面２ａおよび第２主面２ｂは、いずれも平坦面である。図１には、第１主面２ａに垂直な方向から見
た平面視における半導体装置１の構成が示されている。第１主面２ａおよび第２主面２ｂは、この実施形態では、四角形状、より具体的には矩形状である。半導体層２は、第１主面２ａおよび第２主面２ｂを接続する側面２ｃ，２ｄ，２ｅ，２ｆ（この実施形態では４つの平坦な側面）を有している。
【0016】
以下の説明において、便宜的に、第１主面２ａおよび第２主面２ｂに垂直な方向、すなわち、第１主面２ａおよび第２主面２ｂの法線に平行な方向を半導体層２の「法線方向Ｚ」という。また、法線方向Ｚから見ることを「平面視」という。さらに、便宜的に、法線方向Ｚに垂直であって一つの側面２ｃに平行な方向を「第１方向Ｘ」といい、法線方向Ｚおよび第１方向Ｘのいずれにも垂直な方向（側面２ｃの隣の他の側面２ｄに平行な方向）を「第２方向Ｙ」という。
【0017】
半導体層２は、アクティブ領域３および外側領域４（周辺領域）を含む。アクティブ領域３および外側領域４は、半導体層２の第１主面２ａに設定されている。
アクティブ領域３は、平面視において、半導体層２の側面２ｃ～２ｆから内方に間隔を空けて半導体層２の中央部に設定されている。アクティブ領域３は、平面視において半導体層２の４つの側面２ｃ～２ｆにそれぞれ平行な４辺を有する四角形状（より具体的には矩形状）に設定されていてもよい。この実施形態では、アクティブ領域３は、矩形の一つの辺の中央部付近から内方に窪んだ凹部３ａを有している。
アクティブ領域３は、平面視において、半導体層２の側面２ｃ～２ｆから内方に間隔を空けて半導体層２の中央部に設定されている。アクティブ領域３は、平面視において半導体層２の４つの側面２ｃ～２ｆにそれぞれ平行な４辺を有する四角形状（より具体的には矩形状）に設定されていてもよい。この実施形態では、アクティブ領域３は、矩形の一つの辺の中央部付近から内方に窪んだ凹部３ａを有している。
【0018】
外側領域４は、アクティブ領域３の外側の領域である。外側領域４は、平面視においてアクティブ領域３の周縁に沿って帯状に延びている。外側領域４は、平面視において、アクティブ領域３を取り囲んでいる。外側領域４は、より具体的には、平面視においてアクティブ領域３を取り囲む無端状（四角環状）に設定されている。この実施形態では、外側領域４は、アクティブ領域３の凹部３ａに整合するように、アクティブ領域３に向かって内方に突出した凸部４ａを有している。
【0019】
アクティブ領域３のほぼ全域を覆うように、膜状のソース端子電極５が配置されている。ソース端子電極５の中央部には、ソースパッド領域５ａが設定されている。ソースパッド領域５ａは、ボンディングワイヤが接合されるボンディングパッドを提供する。
外側領域４には、膜状のゲート端子電極６が配置されている。ゲート端子電極６とソース端子電極５とは、間隔７（この実施形態ではスリット状の間隔）によって、互いに離隔されており、それによって電気的に絶縁されている。ゲート端子電極６は、外側領域４の凸部４ａと整合するように配置されたゲートパッド部６Ａと、ゲートパッド部６Ａから延びたゲート配線６Ｂとを含む。ゲート配線６Ｂは、ゲートフィンガとも呼ばれる。
外側領域４には、膜状のゲート端子電極６が配置されている。ゲート端子電極６とソース端子電極５とは、間隔７（この実施形態ではスリット状の間隔）によって、互いに離隔されており、それによって電気的に絶縁されている。ゲート端子電極６は、外側領域４の凸部４ａと整合するように配置されたゲートパッド部６Ａと、ゲートパッド部６Ａから延びたゲート配線６Ｂとを含む。ゲート配線６Ｂは、ゲートフィンガとも呼ばれる。
【0020】
ゲートパッド部６Ａは、この実施形態では、平面視において矩形状に形成されている。ゲートパッド部６Ａの中央部にはゲートパッド領域６ａが設定されている。ゲートパッド領域６ａは、ボンディングワイヤが接合されるボンディングパッドを提供する。
ゲート配線６Ｂは、外側領域４に沿って帯状に延びている。この実施形態では、２つのゲート配線６Ｂがゲートパッド部６Ａに結合されている。各ゲート配線６Ｂは、半導体層２の一側面２ｄに沿って延び、さらにその側面２ｄに隣接する別の側面２ｃ，２ｅに沿うように折れ曲がって平面視Ｌ字形に形成されている。２つのゲート配線６Ｂの先端部は、連結ゲート配線６Ｃによって互いに接続されている。連結ゲート配線６Ｃは、側面２ｆに沿って延びている。したがって、ゲート配線６Ｂ，６Ｃは、アクティブ領域３を環状に取り囲む形態の１本のゲート配線を成していると言うこともできる。
ゲート配線６Ｂは、外側領域４に沿って帯状に延びている。この実施形態では、２つのゲート配線６Ｂがゲートパッド部６Ａに結合されている。各ゲート配線６Ｂは、半導体層２の一側面２ｄに沿って延び、さらにその側面２ｄに隣接する別の側面２ｃ，２ｅに沿うように折れ曲がって平面視Ｌ字形に形成されている。２つのゲート配線６Ｂの先端部は、連結ゲート配線６Ｃによって互いに接続されている。連結ゲート配線６Ｃは、側面２ｆに沿って延びている。したがって、ゲート配線６Ｂ，６Ｃは、アクティブ領域３を環状に取り囲む形態の１本のゲート配線を成していると言うこともできる。
【0021】
図２は、ゲート配線６Ｂ，６Ｃに接続される内部配線構造を説明するための図解的な平面図である。この実施形態では、半導体層２の第１主面２ａに、プレーナゲート構造が形成されている。図２には、プレーナゲート構造の複数のゲート電極１１と、複数のゲート電極１１を互いに結合する外側ゲート電極１２とを示す。
複数のゲート電極１１は、第１主面２ａに形成されている。各ゲート電極１１は、たとえば、第２方向Ｙに沿って線状に延びている。複数のゲート電極１１は、第１方向Ｘに間隔を空けて平行に配列されている。各ゲート電極１１の両端部は、外側ゲート電極１２に結合されて接続されている。外側ゲート電極１２は、アクティブ領域３の外周に沿って、外側領域４に配置されている。この実施形態では、ゲート配線６Ｂ，６Ｃの形状に整合する環状のパターンに形成されている。ゲート電極１１および外側ゲート電極１２は、たとえば、第１主面２ａに形成されたポリシリコン膜によって一体的に形成されていてもよい。
複数のゲート電極１１は、第１主面２ａに形成されている。各ゲート電極１１は、たとえば、第２方向Ｙに沿って線状に延びている。複数のゲート電極１１は、第１方向Ｘに間隔を空けて平行に配列されている。各ゲート電極１１の両端部は、外側ゲート電極１２に結合されて接続されている。外側ゲート電極１２は、アクティブ領域３の外周に沿って、外側領域４に配置されている。この実施形態では、ゲート配線６Ｂ，６Ｃの形状に整合する環状のパターンに形成されている。ゲート電極１１および外側ゲート電極１２は、たとえば、第１主面２ａに形成されたポリシリコン膜によって一体的に形成されていてもよい。
【0022】
図３は、図２の領域IIIを拡大して示す平面図である。半導体層２の第１主面２ａには、アクティブ領域３内に複数の単位セル領域Ｃが設定されている。複数の単位セル領域Ｃは、アレイ状に配列されている。すなわち、複数の単位セル領域Ｃは、この実施形態では、第１方向Ｘおよび第２方向Ｙに行列配列されている。すなわち、第１方向Ｘに複数の単位セル領域Ｃが配列されている。また、第２方向Ｙに複数の単位セル領域Ｃが配列されている。各単位セル領域Ｃには、ゲート電極１１が第２方向Ｙに通っている。第２方向Ｙに沿って配列された複数の単位セル領域Ｃは、同じゲート電極１１を共有している。
【0023】
この明細書では、便宜的に、ゲート電極１１の第１方向Ｘに関する中間位置に単位セル領域Ｃの境界を設定し、第２方向Ｙ方向に関する複数の位置に単位セル領域Ｃの境界を設定して、ほぼ正方形の単位セル領域Ｃを定義してある。しかし、単位セル領域Ｃの定義はこれに限られない。たとえば、上記の定義に従って第２方向Ｙに整列する複数の単位セル領域Ｃをひとまとめにして一つの単位セル領域と定義してもよい。
【0024】
第１方向Ｘに隣り合う一対のゲート電極１１の間には、ソースコンタクト２０が設けられている。詳細は後述するが、この実施形態では、ソースコンタクト２０はタングステンプラグで構成されている。したがって、以下では、ソースコンタクト２０を「タングステンプラグ２０」という場合がある。
ソースコンタクト２０は、ソース端子電極５（図１参照）を半導体層２に接続する。この実施形態では、複数（より具体的には２つ）のソースコンタクト２０が、第１方向Ｘに隣り合う一対のゲート電極１１の間に、第１方向Ｘに間隔を空けて配置されている。換言すれば、第１方向Ｘに関して単位セル領域Ｃの中間部に２つのソースコンタクト２０が第１方向Ｘに間隔を空けて配置されている。各ソースコンタクト２０は、ゲート電極１１に沿って、すなわち、第２方向Ｙに沿って延びている。この実施形態では、ソースコンタクト２０は、帯状に形成されている。さらに具体的には、ソースコンタクト２０は、ゲート電極１１に沿って、直線状に延びる矩形状に形成されている。複数（この実施形態では２つ）のソースコンタクト２０は、互いに平行である。
ソースコンタクト２０は、ソース端子電極５（図１参照）を半導体層２に接続する。この実施形態では、複数（より具体的には２つ）のソースコンタクト２０が、第１方向Ｘに隣り合う一対のゲート電極１１の間に、第１方向Ｘに間隔を空けて配置されている。換言すれば、第１方向Ｘに関して単位セル領域Ｃの中間部に２つのソースコンタクト２０が第１方向Ｘに間隔を空けて配置されている。各ソースコンタクト２０は、ゲート電極１１に沿って、すなわち、第２方向Ｙに沿って延びている。この実施形態では、ソースコンタクト２０は、帯状に形成されている。さらに具体的には、ソースコンタクト２０は、ゲート電極１１に沿って、直線状に延びる矩形状に形成されている。複数（この実施形態では２つ）のソースコンタクト２０は、互いに平行である。
【0025】
各ソースコンタクト２０の両端は、単位セル領域Ｃ内において、第２方向Ｙに関する境界付近に位置している。したがって、ソースコンタクト２０の第２方向Ｙの長さは、ゲート電極１１の長さよりも短い。
単位セル領域Ｃが第２方向Ｙに沿って配列されているので、それに応じて、複数のソースコンタクト２０が、第２方向Ｙに沿って配列されている。すなわち、隣り合う一対のゲート電極１１の間の領域において、複数のソースコンタクト２０は、第１方向Ｘに間隔を開けて、かつ第２方向Ｙに間隔を開けて配列されている。換言すれば、隣り合う一対のゲート電極１１の間において、複数のソースコンタクト２０が、アレイ状（この実施形態では第１方向Ｘおよび第２方向Ｙに沿う行列状）に配列されている。
単位セル領域Ｃが第２方向Ｙに沿って配列されているので、それに応じて、複数のソースコンタクト２０が、第２方向Ｙに沿って配列されている。すなわち、隣り合う一対のゲート電極１１の間の領域において、複数のソースコンタクト２０は、第１方向Ｘに間隔を開けて、かつ第２方向Ｙに間隔を開けて配列されている。換言すれば、隣り合う一対のゲート電極１１の間において、複数のソースコンタクト２０が、アレイ状（この実施形態では第１方向Ｘおよび第２方向Ｙに沿う行列状）に配列されている。
【0026】
ゲート電極１１の長手方向、すなわち第２方向Ｙに沿って整合する複数のソースコンタクト２０を一纏めにしてソースコンタクトと言うとすれば、ソースコンタクトは、第２方向Ｙに関して、複数のソースコンタクトセグメントに分断されているということもできる。また、ゲート電極１１に交差し第１主面２ａに沿う方向、すなわち第１方向Ｘに沿って整合する複数のソースコンタクトを一纏めにしてソースコンタクトと言うとすれば、ソースコンタクトは、第１方向Ｘに関して複数のソースコンタクトセグメントに分割されているということもできる。したがって、この実施形態では、一対のゲート電極１１の間に配置されるソースコンタクトが、第１方向Ｘおよび第２方向Ｙにそれぞれ間隔を開けて配列された複数のソースコンタクトセグメントを有していると言える。さらに、換言すれば、一対のゲート電極１１の間に配置されるソースコンタクトは、アレイ状（この実施形態では第１方向Ｘおよび第２方向Ｙに沿う行列状）に配列された複数のソースコンタクトセグメントを有している。
【0027】
外側ゲート電極１２上には、ゲートコンタクト１０が配置されている。この実施形態では、複数個のゲートコンタクト１０が設けられている。複数のゲートコンタクト１０は、外側ゲート電極１２の長手方向に間隔を開けて配置されている。各ゲートコンタクト１０は、外側ゲート電極１２の長手方向に延びる帯状に形成されている。この実施形態では、各ゲートコンタクト１０は、外側ゲート電極１２の長手方向に平行な長辺を有する矩形状である。ゲートコンタクト１０は、この実施形態では、ソースコンタクト２０と同じく、タングステンプラグで構成されている。
【0028】
ゲートコンタクト１０の幅は、ソースコンタクト２０の幅と実質的に等しい。ゲートコンタクト１０の幅とは、ゲートコンタクト１０の長手方向に直交する長さをいう。ソースコンタクト２０の幅とは、ソースコンタクト２０（ソースコンタクトセグメント）の長手方向に直交する長さをいう。
図４は、単位セル領域の具体的な構成例を示す断面図であり、図３のIV－IV線における断面構造を示す。半導体層２の主要部は、ｎ－型のドリフト領域１３を提供する。半導体層２の第１主面２ａの表層部に、ｐ型のボディ領域１４が形成されている。ボディ領域１４は、第２方向Ｙに沿って帯状に延びている。ボディ領域１４の表面にｎ＋型のソース領域１５が形成されている。ソース領域１５は、第２方向Ｙに沿って帯状に延びている。ソース領域１５は、第１主面２ａに露出している。第１主面２ａにおいて、ソース領域１５の周縁はボディ領域１４の周縁から間隔を空けて内方に位置しており、それらの間でボディ領域１４が第１主面２ａに露出している。ソース領域１５の直下にｐ＋型のコンタクト領域１６が設けられている。コンタクト領域１６は、第２方向Ｙに沿って帯状に延びている。平面視において、コンタクト領域１６はソース領域１５の内方に位置している。
図４は、単位セル領域の具体的な構成例を示す断面図であり、図３のIV－IV線における断面構造を示す。半導体層２の主要部は、ｎ－型のドリフト領域１３を提供する。半導体層２の第１主面２ａの表層部に、ｐ型のボディ領域１４が形成されている。ボディ領域１４は、第２方向Ｙに沿って帯状に延びている。ボディ領域１４の表面にｎ＋型のソース領域１５が形成されている。ソース領域１５は、第２方向Ｙに沿って帯状に延びている。ソース領域１５は、第１主面２ａに露出している。第１主面２ａにおいて、ソース領域１５の周縁はボディ領域１４の周縁から間隔を空けて内方に位置しており、それらの間でボディ領域１４が第１主面２ａに露出している。ソース領域１５の直下にｐ＋型のコンタクト領域１６が設けられている。コンタクト領域１６は、第２方向Ｙに沿って帯状に延びている。平面視において、コンタクト領域１６はソース領域１５の内方に位置している。
【0029】
第１主面２ａにはゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、この実施形態では、酸化シリコン膜を含む。ゲート絶縁膜１７は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
ゲート絶縁膜１７上にゲート電極１１が形成されている。ゲート電極１１は、ゲート絶縁膜１７を介して第１主面２ａに対向する。より具体的には、ゲート電極１１は、第１主面２ａにおいてソース領域１５およびボディ領域１４およびドリフト領域１３に跨がる領域に対向するように配置されている。一つのゲート電極１１は、ボディ領域１４の第１方向Ｘに関する一方側縁部付近で第１主面２ａに対向している。他のゲート電極１１は、ボディ領域１４の第１方向Ｘに関する他方縁部付近で第１主面２ａに対向している。このようにして、第１方向Ｘに隣り合う一対のゲート電極１１が、一つのボディ領域１４を共有している。また、第１方向Ｘに隣り合う一対のボディ領域１４が一つのゲート電極１１を共有していると言うこともできる。
ゲート絶縁膜１７上にゲート電極１１が形成されている。ゲート電極１１は、ゲート絶縁膜１７を介して第１主面２ａに対向する。より具体的には、ゲート電極１１は、第１主面２ａにおいてソース領域１５およびボディ領域１４およびドリフト領域１３に跨がる領域に対向するように配置されている。一つのゲート電極１１は、ボディ領域１４の第１方向Ｘに関する一方側縁部付近で第１主面２ａに対向している。他のゲート電極１１は、ボディ領域１４の第１方向Ｘに関する他方縁部付近で第１主面２ａに対向している。このようにして、第１方向Ｘに隣り合う一対のゲート電極１１が、一つのボディ領域１４を共有している。また、第１方向Ｘに隣り合う一対のボディ領域１４が一つのゲート電極１１を共有していると言うこともできる。
【0030】
ゲート電極１１は、層間絶縁膜３０によって覆われている。層間絶縁膜３０は、ゲート電極１１を覆い、かつゲート電極１１間の領域ではゲート絶縁膜１７を覆っている。層間絶縁膜３０は、この実施形態では、第１層間絶縁膜３１と、第１層間絶縁膜３１に積層された第２層間絶縁膜３２とを含む。第１層間絶縁膜３１は、たとえば、ＵＳＧ（Undoped Silicate Glass）、すなわち、リンおよびボロンをいずれも含まない酸化シリコン（第１絶縁材料の一例）で構成された膜であってもよい。第２層間絶縁膜３２は、ＢＰＳＧ（Boro-Phospho Silicate glass）、すなわち、リンおよびボロンを含む酸化シリコン（第２絶縁材料の一例）で構成された膜であってもよい。
【0031】
層間絶縁膜３０には、一対のゲート電極１１の間の領域、すなわち、ボディ領域１４の直上に複数のコンタクト開口４０が形成されている。複数のコンタクト開口４０は、層間絶縁膜３０およびゲート絶縁膜１７を貫通している。複数のコンタクト開口４０は、一対のゲート電極１１が対向する方向、すなわち、第１方向Ｘに間隔を空けて配置されている。平面視におけるコンタクト開口４０の配置および形状は、前述のソースコンタクト２０の配置および形状に従う。すなわち、コンタクト開口４０は、第２方向Ｙに沿って帯状に延びている。
【0032】
各コンタクト開口４０は、第１層間絶縁膜３１に形成された第１開口４１と、第２層間絶縁膜３２に形成された第２開口４２とを含む。第１開口４１と第２開口４２とは互いに連通している。第２開口４２の開口幅は、第１開口４１の開口幅よりも大きい。開口幅とは、各層間絶縁膜３１，３２の上面（第１主面２ａから遠い側の表面）における開口の幅をいい、ここでは第１方向Ｘに沿う幅をいう。
【0033】
コンタクト開口４０は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。より具体的には、第１開口４１は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２開口４２は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２開口４２の側壁の第１主面２ａの法線方向Ｚに対する傾斜角は、第１開口４１の側壁の第１主面２ａの法線方向Ｚに対する傾斜角よりも大きくてもよい。
【0034】
第１主面２ａには、コンタクト開口４０に整合し、かつコンタクト開口４０と連通するトレンチ４５が形成されている。トレンチ４５は、半導体層２の第１主面２ａに形成された凹部の一例である。トレンチ４５は、ソース領域１５を貫通してコンタクト領域１６に達している。すなわち、トレンチ４５の側壁にソース領域１５が露出し、トレンチ４５の底部にコンタクト領域１６が露出している。この実施形態では、トレンチ４５の底部に近い側壁においてもコンタクト領域１６が露出している。
【0035】
コンタクト開口４０およびトレンチ４５によって区画された空間に、タングステンプラグ２０が埋め込まれている。タングステンプラグ２０は、バリアメタル層２４およびタングステン層２５を含む。バリアメタル層２４は、コンタクト開口４０およびトレンチ４５の内表面を覆うように形成された薄い金属層である。バリアメタル層２４は、コンタクト開口４０およびトレンチ４５の形状に対応した溝状の空間を内方に区画する。この空間に、タングステン層２５が埋め込まれている。バリアメタル層２４は、主として、タングステン層２５の構成材料、すなわち、タングステンが層間絶縁膜３０に拡散することを抑制または防止する。バリアメタル層２４は、たとえば、ＴｉおよびＴｉＮの一方または両方を含む。バリアメタル層２４は、Ｔｉ膜およびＴｉＮ膜を積層した積層膜であってもよい。
【0036】
タングステンプラグ２０は、コンタクト開口４０に埋め込まれるので、コンタクト開口４０と同様の配置で設けられることになる。すなわち、一対のゲート電極１１の間の領域、すなわち、ボディ領域１４の直上に複数のタングステンプラグ２０が配置されている。複数のタングステンプラグ２０は、層間絶縁膜３０を貫通している。複数のタングステンプラグ２０は、一対のゲート電極１１が対向する方向、すなわち、第１方向Ｘに間隔を空
けて配置されている。
けて配置されている。
【0037】
平面視におけるタングステンプラグ２０の配置および形状は、前述のソースコンタクト２０の配置および形状に従う。換言すれば、タングステンプラグ２０がソースコンタクト２０を構成している。すなわち、ソースコンタクト２０の配置に関する前述の説明において、「ソースコンタクト」を「タングステンプラグ」と置き換えることができる。
各タングステンプラグ２０は、第１層間絶縁膜３１の第１開口４１に配置された第１部分２１と、第２層間絶縁膜３２の第２開口４２（およびゲート絶縁膜１７の対応する開口）に配置された第２部分２２と、トレンチ４５内に配置された第３部分２３とを含む。第１、第２および第３部分２１，２２，２３は互いに連続している。第２部分２２の幅は第１部分２１の幅よりも大きい。幅とは、各部分の上端（第１主面２ａから遠い側の端）における幅をいい、ここでは第１方向Ｘに沿う幅をいい、コンタクト開口４０の開口幅と実質的に同じである。タングステンプラグ２０は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。より具体的には、第１部分２１は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２部分２２は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２部分２２の側面の第１主面２ａの法線方向Ｚに対する傾斜角は、第１部分２１の側面の第１部分２１の法線方向Ｚに対する傾斜角よりも大きくてもよい。傾斜角とは、法線方向Ｚに対してなす角をいう。
各タングステンプラグ２０は、第１層間絶縁膜３１の第１開口４１に配置された第１部分２１と、第２層間絶縁膜３２の第２開口４２（およびゲート絶縁膜１７の対応する開口）に配置された第２部分２２と、トレンチ４５内に配置された第３部分２３とを含む。第１、第２および第３部分２１，２２，２３は互いに連続している。第２部分２２の幅は第１部分２１の幅よりも大きい。幅とは、各部分の上端（第１主面２ａから遠い側の端）における幅をいい、ここでは第１方向Ｘに沿う幅をいい、コンタクト開口４０の開口幅と実質的に同じである。タングステンプラグ２０は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。より具体的には、第１部分２１は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２部分２２は、第１主面２ａに向かうに従って狭まるテーパー状断面を有していてもよい。第２部分２２の側面の第１主面２ａの法線方向Ｚに対する傾斜角は、第１部分２１の側面の第１部分２１の法線方向Ｚに対する傾斜角よりも大きくてもよい。傾斜角とは、法線方向Ｚに対してなす角をいう。
【0038】
タングステンプラグ２０の第３部分２３、すなわち底部は、トレンチ４５内に埋め込まれており、半導体層２に接している。具体的には、第３部分２３（底部）は、ソース領域１５およびコンタクト領域１６に接している。これにより、タングステンプラグ２０は、ソース領域１５に電気的に接続され、かつコンタクト領域１６を介してボディ領域１４に電気的に接続されている。
【0039】
層間絶縁膜３０を覆うように、ソース端子電極５を構成する電極膜５０が形成されている。電極膜５０は、バリアメタル層５１と、バリアメタル層５１に積層された主電極層５２とを含む。
主電極層５２は、アルミニウムを主成分とする金属層である。具体的には、主電極層５２は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。主電極層５２は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。主電極層５２は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造を有していてもよい。
主電極層５２は、アルミニウムを主成分とする金属層である。具体的には、主電極層５２は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。主電極層５２は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。主電極層５２は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造を有していてもよい。
【0040】
バリアメタル層５１は、主として、主電極層５２の構成材料、主としてアルミニウムが層間絶縁膜３０に拡散することを抑制または防止する。バリアメタル層５１は、たとえば、ＴｉおよびＴｉＮの一方または両方を含む。バリアメタル層５１は、Ｔｉ膜およびＴｉＮ膜を積層した積層膜であってもよい。
電極膜５０はコンタクト開口４０において露出するタングステンプラグ２０の頂面に接している。それにより、電極膜５０は、タングステンプラグ２０を介してソース領域１５に電気的に接続されている。また、電極膜５０は、タングステンプラグ２０およびコンタクト領域１６を介してボディ領域１４に電気的に接続されている。
電極膜５０はコンタクト開口４０において露出するタングステンプラグ２０の頂面に接している。それにより、電極膜５０は、タングステンプラグ２０を介してソース領域１５に電気的に接続されている。また、電極膜５０は、タングステンプラグ２０およびコンタクト領域１６を介してボディ領域１４に電気的に接続されている。
【0041】
半導体層２は、第２主面２ｂ側にｎ＋型のドレイン領域１８を有している。ドレイン領域１８の露出面が第２主面２ｂを形成している。第２主面２ｂにはドレイン端子電極８が形成されている。
ソース端子電極５およびドレイン端子電極８の間に適切な電圧が印加されている状態で、ゲート電極１１に閾値電圧以上の制御電圧が印加されると、ゲート電極１１の直下のボディ領域１４の表面（チャネル領域）に反転層が現れる。反転層は、ソース領域１５とドリフト領域１３とを接続するチャネルを提供し、それにより、ソース端子電極５とドレイン端子電極８との間が導通する。制御電圧を取り除くとチャネルが消失して、ソース／ドレイン間が遮断される。
ソース端子電極５およびドレイン端子電極８の間に適切な電圧が印加されている状態で、ゲート電極１１に閾値電圧以上の制御電圧が印加されると、ゲート電極１１の直下のボディ領域１４の表面（チャネル領域）に反転層が現れる。反転層は、ソース領域１５とドリフト領域１３とを接続するチャネルを提供し、それにより、ソース端子電極５とドレイン端子電極８との間が導通する。制御電圧を取り除くとチャネルが消失して、ソース／ドレイン間が遮断される。
【0042】
図５Ａ～図５Ｄは、半導体装置１の製造工程を説明するための断面図である。半導体基板に対する不純物の拡散等の既知の工程によって、ボディ領域１４、ソース領域１５、コンタクト領域１６およびドレイン領域１８が形成され、さらに半導体層２の表面にゲート絶縁膜１７が形成される。さらに、不純物（燐等）を添加した導電性ポリシリコン膜の形成およびそのパターニングによって、ゲート電極１１および外側ゲート電極１２が半導体層２の第１主面２ａに形成される。そして、第１層間絶縁膜３１および第２層間絶縁膜３２が、たとえばプラズマＣＶＤ法（化学的気相成長法）によって形成される。その後、熱処理（アニール）が行われて、層間絶縁膜３０の平坦化が図られる。この状態を図５Ａに示す。
【0043】
次に、レジストマスク（図示せず）を介するドライエッチング（たとえばＲＩＥ：Reactive Ion Etching）によって、層間絶縁膜３０およびゲート絶縁膜１７を貫通する開口６０が形成される。その後、レジストマスクが取り除かれる。この状態を図５Ｂに示す。ドライエッチングは、たとえば、層間絶縁膜３０およびゲート絶縁膜１７の材料（たとえば酸化シリコン）を異方性エッチングする条件で行われる。したがって、開口は、第１主面２ａにほぼ垂直な内側面６１を有する。
【0044】
次に、層間絶縁膜３０をマスクとして利用するドライエッチング（たとえばＲＩＥ）によって、半導体層２の第１主面２ａにトレンチ４５が形成される。この状態を図５Ｃに示す。ドライエッチングは、半導体層２の材料（たとえばシリコン）を異方性エッチングする条件で行われる。したがって、トレンチ４５は、第１主面２ａにほぼ垂直な内側面４６を有する。その一方で、層間絶縁膜３０では横方向（第１主面２ａに平行な方向）のエッチングが進むので、開口６０が拡げられる。
【0045】
第１層間絶縁膜３１および第２層間絶縁膜３２は材料が異なるので、横方向のエッチングのレートが異なる。それに応じて、第１層間絶縁膜３１および第２層間絶縁膜３２の開口幅が異なり、それらの内側面の傾斜角が異なる。具体的には、第２層間絶縁膜３２に形成される第２開口４２の開口幅が第１層間絶縁膜３１に形成される第１開口４１の開口幅よりも大きくなる。また、第２開口４２の内側面の傾斜角が、第１開口４１の内側面の傾斜角よりも大きくなる。ここでの「傾斜角」は、第１主面２ａの法線方向Ｚに対して内側面がなす角をいう。
【0046】
次に、たとえばＣＶＤ法によってバリアメタル層２４が形成される。さらに、たとえばＣＶＤ法によってタングステン膜６５が形成される。タングステン膜６５は、バリアメタル層２４を介してコンタクト開口４０内に入り込み、半導体層２に形成されたトレンチ４５に埋め込まれる。この状態を図５Ｄに示す。
次いで、タングステン膜６５がエッチバックされ、コンタクト開口４０外の層間絶縁膜３０上のタングステン膜６５が除去される。これにより、コンタクト開口４０内に埋め込まれたタングステンプラグ２０が得られる。
次いで、タングステン膜６５がエッチバックされ、コンタクト開口４０外の層間絶縁膜３０上のタングステン膜６５が除去される。これにより、コンタクト開口４０内に埋め込まれたタングステンプラグ２０が得られる。
【0047】
その後、層間絶縁膜３０およびタングステンプラグ２０の表面を覆うバリアメタル層５１が、たとえばスパッタリングによって形成される。さらに、バリアメタル層５１上に、たとえばスパッタリングによって主電極層５２が形成されることにより、電極膜５０が形成される。この電極膜５０は、ゲート端子電極６とソース端子電極５とに分離される。
また、半導体層２の第２主面２ｂにも電極膜５０が形成されてドレイン端子電極８とされる。こうして、図４の構成が得られる。
また、半導体層２の第２主面２ｂにも電極膜５０が形成されてドレイン端子電極８とされる。こうして、図４の構成が得られる。
【0048】
電極膜５０の表面には、必要に応じて、パッシベーション膜（図示せず）が形成される。パッシベーション膜には、ゲート端子電極６およびソース端子電極５のパッド領域を露出させる開口が形成される。
図３を参照して説明したとおり、ゲートコンタクト１０は、ソースコンタクト２０と実質的に等しい幅を有している。ゲートコンタクト１０の構成は、ソースコンタクト２０の構成と実質的に同じである。すなわち、ゲートコンタクト１０は層間絶縁膜３０に埋め込まれたタングステンプラグで構成されている。より具体的には、外側ゲート電極１２の直上において層間絶縁膜３０にコンタクト開口が形成される。このコンタクト開口は、ソースコンタクト２０のためのコンタクト開口４０と同じ工程で形成され、層間絶縁膜３０を貫通して外側ゲート電極１２に達する。ソースコンタクト２０のためのタングステンプラグ２０が形成されるのと同じ工程において、ゲートコンタクト１０のためのタングステンプラグが外側ゲート電極１２の直上において層間絶縁膜３０に埋め込まれる。このタングステンプラグは、電極膜５０においてゲート端子電極６の領域に接する頂部と、外側ゲート電極１２に接する底部とを有する。
図３を参照して説明したとおり、ゲートコンタクト１０は、ソースコンタクト２０と実質的に等しい幅を有している。ゲートコンタクト１０の構成は、ソースコンタクト２０の構成と実質的に同じである。すなわち、ゲートコンタクト１０は層間絶縁膜３０に埋め込まれたタングステンプラグで構成されている。より具体的には、外側ゲート電極１２の直上において層間絶縁膜３０にコンタクト開口が形成される。このコンタクト開口は、ソースコンタクト２０のためのコンタクト開口４０と同じ工程で形成され、層間絶縁膜３０を貫通して外側ゲート電極１２に達する。ソースコンタクト２０のためのタングステンプラグ２０が形成されるのと同じ工程において、ゲートコンタクト１０のためのタングステンプラグが外側ゲート電極１２の直上において層間絶縁膜３０に埋め込まれる。このタングステンプラグは、電極膜５０においてゲート端子電極６の領域に接する頂部と、外側ゲート電極１２に接する底部とを有する。
【0049】
以上のように、この実施形態の半導体装置１は、一方側の第１主面２ａおよび他方側の第２主面２ｂを有する半導体層２と、半導体層２の第１主面２ａ上に間隔を空けて配置された複数のゲート電極１１と、ゲート電極１１を覆うように半導体層２の第１主面２ａ上に形成された層間絶縁膜３０と、層間絶縁膜３０上に形成された電極膜５０と、隣り合う一対のゲート電極１１の間に配置された複数のタングステンプラグ２０と、を含む。複数のタングステンプラグ２０は、隣り合う一対のゲート電極１１が対向する方向に間隔を空けて層間絶縁膜３０に形成された複数のコンタクト開口４０にそれぞれ埋め込まれている。各タングステンプラグ２０は、半導体層２に接触する底部、および電極膜５０に接触する頂部を有する。
【0050】
この構成によれば、一対のゲート電極１１の間に、それらの対向方向に間隔を空けて、複数のコンタクト開口４０が層間絶縁膜３０に形成されている。その複数のコンタクト開口４０に複数のタングステンプラグ２０がそれぞれ埋め込まれる。タングステンプラグ２０は、コンタクト開口４０に対する良好な埋め込み性を有する。したがって、ゲート電極１１間の間隔が狭く、それに応じてコンタクト開口４０が小さくても、タングステンプラグ２０の底部は半導体層２に良好に接触するので、それらの間の接触不良を抑制または防止できる。
【0051】
一方、複数のタングステンプラグ２０が一対のゲート電極１１の間に分散配置された複数のコンタクト開口４０にそれぞれ埋め込まれているので、タングステンプラグ２０の応力は小さい。したがって、タングステンプラグ２０の応力に起因するプロセス上の問題を回避でき、かつデバイス特性の不良を抑制または防止できる。また、複数のタングステンプラグ２０をゲート電極１１の間に分散配置する構成であるので、ゲート電極１１の間隔を狭める必要がない。したがって、基本レイトアウトの変更を要しない。また、タングステンプラグ２０の応力に起因する基板の反り等の問題を回避できるので、薄いウエハプロセスへの適用も可能である。
【0052】
タングステンプラグ２０の頂部は、層間絶縁膜３０上に形成された電極膜５０に接触する。したがって、電極膜５０は、タングステンプラグ２０を介して半導体層２に電気的に接続される。
こうして、基本的なレイアウトを変更することなく、電極の接続が良好で、かつデバイス特性も良好な半導体装置１を提供できる。
こうして、基本的なレイアウトを変更することなく、電極の接続が良好で、かつデバイス特性も良好な半導体装置１を提供できる。
【0053】
この実施形態では、複数のゲート電極１１が、半導体層２の第１主面２ａに沿う第１方向Ｘに間隔を空けて配置されている。各ゲート電極１１は、第１方向Ｘに交差（直交）する第２方向Ｙに延びている。複数のコンタクト開口４０は、第１方向Ｘに間隔を空けて配置されている。各コンタクト開口４０は、第２方向Ｙに延びている。複数のタングステンプラグ２０は、コンタクト開口４０と整合するように、第１方向Ｘに間隔を空けて配置されている。各タングステンプラグ２０は、第２方向Ｙに延びている。
【0054】
この構成により、第２方向Ｙに延びるゲート電極１１に沿ってコンタクト開口４０が延びており、それに応じて、タングステンプラグ２０がゲート電極１１に沿って延びている。その一方で、コンタクト開口４０が第１方向Ｘに間隔を空けて配置されており、それに応じて、タングステンプラグ２０が第１方向Ｘに間隔を空けて配置されている。こうして、タングステンプラグ２０の応力を低減しながら、基本的なレイアウトを変更することなく、電極の接続が良好な半導体装置１を提供できる。
【0055】
また、この実施形態では、タングステンプラグ２０の第２方向Ｙの長さが、ゲート電極１１の第２方向Ｙの長さよりも小さい。これにより、タングステンプラグ２０の応力を一層低減できるので、デバイス特性の良好な半導体装置１を提供できる。
この実施形態では、複数のタングステンプラグ２０は、第１方向Ｘおよび第２方向Ｙに沿って、隣り合う一対のゲート電極１１の間に、アレイ状に配列されている。これにより、複数のタングステンプラグ２０を一対のゲート電極１１の間に均等に分散配置できるので、タングステンプラグ２０の応力を一層低減して、デバイス特性の向上に寄与できる。
この実施形態では、複数のタングステンプラグ２０は、第１方向Ｘおよび第２方向Ｙに沿って、隣り合う一対のゲート電極１１の間に、アレイ状に配列されている。これにより、複数のタングステンプラグ２０を一対のゲート電極１１の間に均等に分散配置できるので、タングステンプラグ２０の応力を一層低減して、デバイス特性の向上に寄与できる。
【0056】
ゲート電極１１に沿って第２方向Ｙに整列した複数のタングステンプラグ２０を一纏めにして一つのタングステンプラグ２０と考えるとすると、この実施形態では、各タングステンプラグ２０は、第２方向Ｙに関して、複数のプラグセグメントに分断されていると言える。これにより、タングステンプラグ２０の第２方向Ｙの応力を低減できるので、デバイス特性を向上できる。
【0057】
この実施形態では、コンタクト開口４０に連なる凹部（この実施形態ではトレンチ４５）が半導体層２の第１主面２ａに形成されている。タングステンプラグ２０の底部は、凹部（この実施形態ではトレンチ４５）内において半導体層２に接触している。この構成により、タングステンプラグ２０と半導体層２との間に充分な接触面積を確保できるので、それらの間の電気的接続を確実にすることができる。それにより、電極接続の良好な半導体装置１を提供できる。
【0058】
この実施形態では、層間絶縁膜３０は、ゲート電極１１に接する第１絶縁材料の第１層間絶縁膜３１と、第１絶縁材料とは異なる第２絶縁材料からなり、第１層間絶縁膜３１を覆う第２層間絶縁膜３２とを含む。より詳細には、この実施形態では、第１絶縁材料がリンおよびボロンをいずれも含まない酸化シリコン（たとえばＵＳＧ）であり、第２絶縁材料がリンおよびボロンを含む酸化シリコン（たとえばＢＰＳＧ）である。それに応じて、この実施形態では、コンタクト開口４０が、第１層間絶縁膜３１を貫通する第１開口４１と、第２層間絶縁膜３２を貫通する第２開口４２とを有する。
【0059】
そして、この実施形態では、第２開口４２の開口幅は、第１開口４１の開口幅よりも大きい。それに応じて、タングステンプラグ２０は、第１層間絶縁膜３１の第１開口４１に埋め込まれた第１部分２１は幅狭であり、第２層間絶縁膜３２の第２開口４２に埋め込まれた第２部分２２は幅広である。したがって、これにより、タングステンプラグ２０のコンタクト開口４０への埋込性が良くなる。また、タングステンプラグ２０は、電極膜５０と接触する頂部が大きな面積を有するのでそれらの間の電気的接続が確実になる。その一方で、半導体層２の第１主面２ａの近傍ではタングステンプラグ２０は幅狭であるので、
ゲート間の狭い領域で半導体層２と接続することができる。
ゲート間の狭い領域で半導体層２と接続することができる。
【0060】
第１開口４１の開口幅とは、第１層間絶縁膜３１の表面（半導体層２から遠い側の表面）での第１開口４１の幅をいう。同様に、第２開口４２の開口幅とは、第２層間絶縁膜３２の表面（半導体層２から遠い側の表面）での第２開口４２の幅をいう。この場合、幅とは、主として第１方向Ｘの幅をいう。ただし、第２方向Ｙに関しても、第２開口４２の幅が第１開口４１の幅よりも広くてもよい。
【0061】
また、この実施形態では、コンタクト開口４０が、半導体層２の第１主面２ａに向かって狭まるテーパー状断面を有している。これにより、タングステンプラグ２０の埋込性が一層良いので、電極接続を確実にすることができる。
隣接するゲート電極１１の間隔は、たとえば、１μｍ以上３μｍ以下である。より具体的には、隣接するゲート電極１１の間隔は、１μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、および２．５μｍ以上３．０μｍ以下のうちの一つ以上の範囲を含む。このような場合に、とくにタングステンプラグ２０の使用により、電極接続を確実にすることができる。
隣接するゲート電極１１の間隔は、たとえば、１μｍ以上３μｍ以下である。より具体的には、隣接するゲート電極１１の間隔は、１μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、および２．５μｍ以上３．０μｍ以下のうちの一つ以上の範囲を含む。このような場合に、とくにタングステンプラグ２０の使用により、電極接続を確実にすることができる。
【0062】
層間絶縁膜３０の表面におけるコンタクト開口４０の開口幅（たとえば、第１方向Ｘの幅）と、コンタクト開口４０の層間絶縁膜３０の表面から第１主面２ａまでの深さとの比（アスペクト比）は、たとえば、１以上５以下である。より具体的には、前記の比（アスペクト比）は、１以上１．５以下、１．５以上２以下、２以上２．５以下、２．５以上３以下、３以上３．５以下、３．５以上４以下、４以上４．５以下、および４．５以上５以下のうちの一つ以上の範囲を含む。このような場合に、とくにタングステンプラグ２０の使用により、電極接続を確実にすることができる。
【0063】
この実施形態では、電極膜５０は、タングステンよりも応力の低い金属材料からなる。たとえば、電極膜５０は、アルミニウムを主成分とする金属層を含む。このような金属層は、コンタクト開口４０に対する埋め込み性がタングステンよりも低い一方で、タングステンよりも応力が小さい。それにより、それにより、電極膜５０の応力に起因するデバイス特性の低下を抑制または防止でき、かつ確実な電極接続を図ることができる。
【0064】
この実施形態では、半導体層２が、第１導電型（この実施形態ではｎ型）のドリフト領域１３と、半導体層２の第１主面２ａの表層部に形成され、隣り合う一対のゲート電極１１に跨がる範囲に形成された第２導電型（この実施形態ではｐ型）のボディ領域１４と、ボディ領域１４内に形成された第１導電型領域（ソース領域１５）と、ボディ領域１４内に形成され、ボディ領域１４よりも不純物濃度の高い第２導電型領域（コンタクト領域１６）と、を含む。各タングステンプラグ２０は、第１導電型領域（ソース領域１５）と、第２導電型領域（コンタクト領域１６）とに接触している。これにより、タングステンプラグ２０によって、電極膜５０を、ソース領域１５およびボディ領域１４に共通に接続することができる。
【0065】
以上、この発明の一実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
【0066】
また、前述の実施形態では、第１方向Ｘに整合する複数のソースコンタクト２０（タングステンプラグ２０）の第２方向Ｙの位置が等しいが、必ずしもこの配置である必要はない。すなわち、第１方向Ｘの位置が異なる複数のソースコンタクト２０（タングステンプラグ２０）の第２方向Ｙの位置が異なっていてもよい。
また、前述の実施形態では、隣接する一対のゲート電極１１の間に、複数のソースコンタクト２０（タングステンプラグ２０）が２列に配列されているが、３列以上に配列されてもよい。
また、前述の実施形態では、隣接する一対のゲート電極１１の間に、複数のソースコンタクト２０（タングステンプラグ２０）が２列に配列されているが、３列以上に配列されてもよい。
【0067】
また、前述の実施形態では、各ソースコンタクト２０（タングステンプラグ２０）は、第２方向Ｙに延びた帯状（矩形状）に形成されているが、たとえば、各ソースコンタクト２０（タングステンプラグ２０）は、平面視において、第１方向Ｘおよび第２方向Ｙの長さがほぼ等しいドット状に形成されてもよい。このようなドット状のソースコンタクト２０（タングステンプラグ２０）が隣接する一対のゲート電極１１の間に分散して配列されていてもよい。
【0068】
前述の実施形態では、半導体層２の材料としてシリコンが例示されたが、たとえば、図６に示されるように、炭化シリコン（具体的にはＳｉＣ単結晶）からなる半導体層２（つまりＳｉＣ半導体層）を有する半導体装置１（ＳｉＣ半導体装置）が採用されてもよい。図６は、図４に対応し、半導体装置１においてＳｉＣ単結晶からなる半導体層２が適用された場合の構造を説明するための断面図である。以下では、既出の構造については、同一の参照符号を付して説明を省略する。
【0069】
半導体層２は、六方晶のＳｉＣ単結晶からなることが好ましい。六方晶のＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。半導体層２は、複数種のポリタイプのうち、４Ｈ－ＳｉＣ単結晶からなることが好ましい。むろん、半導体層２のＳｉＣ単結晶は、４Ｈ－ＳｉＣ単結晶以外のポリタイプからなっていてもよい。
【0070】
半導体層２の第１主面２ａおよび第２主面２ｂは、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。ｃ面は、ＳｉＣ単結晶の（０００１）面（シリコン面）および（０００－１）面（カーボン面）である。この場合、第１主面２ａが（０００１）面によって形成され、第２主面２ｂが（０００－１）面によって形成されていることが特に好ましい。むろん、第１主面２ａが（０００－１）面によって形成され、第２主面２ｂが（０００１）面によって形成されていてもよい。
【0071】
第１方向ＸがＳｉＣ単結晶のｍ軸方向に設定され、第２方向ＹがＳｉＣ単結晶のａ軸方向に設定されてもよい。この場合、前述の説明において、「第１方向Ｘ」を「ｍ軸方向」に読み替え、「第２方向Ｙ」を「ａ軸方向」に読み替えればよい。これとは反対に、第１方向Ｘがａ軸方向に設定され、第２方向Ｙがｍ軸方向に設定されてもよい。この場合、前述の説明において、「第１方向Ｘ」を「ａ軸方向」に読み替え、「第２方向Ｙ」を「ｍ軸方向」に読み替えればよい。
【0072】
図６では、第１方向Ｘがｍ軸方向に設定され、第２方向Ｙがａ軸方向に設定された例が示されている。ａ軸方向は、ＳｉＣ単結晶の［１１－２０］方向および［－１－１２０］方向である。ｍ軸方向は、ＳｉＣ単結晶の［１－１００］方向および［－１１００］方向である。
第１主面２ａおよび第２主面２ｂは、ＳｉＣ単結晶のｃ面に対してオフ方向に１０°以下の角度で傾斜したオフ角θを有していてもよい。オフ方向は、ａ軸方向であることが好ましい。この場合、ＳｉＣ単結晶のｃ軸は、半導体層２の法線方向Ｚに対してオフ角θ分だけ傾斜する。ＳｉＣ単結晶のｃ軸は、ｃ面の法線方向である。
第１主面２ａおよび第２主面２ｂは、ＳｉＣ単結晶のｃ面に対してオフ方向に１０°以下の角度で傾斜したオフ角θを有していてもよい。オフ方向は、ａ軸方向であることが好ましい。この場合、ＳｉＣ単結晶のｃ軸は、半導体層２の法線方向Ｚに対してオフ角θ分だけ傾斜する。ＳｉＣ単結晶のｃ軸は、ｃ面の法線方向である。
【0073】
オフ角θは、０°を超えて２°以下、２°以上４°以下、４°以上６°以下、６°以上８°以下、および、８°以上１０°以下の範囲に設定されてもよい。オフ角θは、０°を超えて５°以下に設定されていることが好ましい。オフ角θは、たとえば、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下であることが好ましい。オフ角θは、たとえば、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下であることが好ましい。むろん、オフ角θを有さない半導体層２が採用されてもよい。
【0074】
半導体層２がａ軸方向に傾斜したオフ角θを有する場合、図６に示される通り、第１方向Ｘがｍ軸方向に設定され、第２方向Ｙがａ軸方向に設定されることが好ましい。この場合、トレンチ４５は、複数のソースコンタクト２０（タングステンプラグ２０）のパターンに対応して、ａ軸方向にそれぞれ延び、ｍ軸方向に間隔を空けて形成される。
つまり、トレンチ４５の壁面は、ＳｉＣ単結晶のｍ面、ａ面およびｃ面によって区画される。ｍ面は、ＳｉＣ単結晶においてｍ軸方向に直交する面（つまりａ軸方向に沿って延びる面）である。ａ面は、ＳｉＣ単結晶においてａ軸方向に直交する面（つまりｍ軸方向に沿って延びる面）である。ｃ面は、具体的にはシリコン面である。トレンチ４５のうちａ軸方向に延びる長手側壁は、ｍ面によって形成される。また、トレンチ４５のうちｍ軸方向に延びる短手側壁は、ａ面によって形成される。また、トレンチ４５の底壁は、オフ角θが導入されたｃ面によって形成される。
つまり、トレンチ４５の壁面は、ＳｉＣ単結晶のｍ面、ａ面およびｃ面によって区画される。ｍ面は、ＳｉＣ単結晶においてｍ軸方向に直交する面（つまりａ軸方向に沿って延びる面）である。ａ面は、ＳｉＣ単結晶においてａ軸方向に直交する面（つまりｍ軸方向に沿って延びる面）である。ｃ面は、具体的にはシリコン面である。トレンチ４５のうちａ軸方向に延びる長手側壁は、ｍ面によって形成される。また、トレンチ４５のうちｍ軸方向に延びる短手側壁は、ａ面によって形成される。また、トレンチ４５の底壁は、オフ角θが導入されたｃ面によって形成される。
【0075】
この構造において、トレンチ４５の長手側壁はオフ角θの傾斜方向に一致したａ軸方向（つまりオフ方向）に延びているので、オフ角θに起因する傾斜は抑制される。一方、トレンチ４５の短手側壁はオフ角θの傾斜方向に直交するｍ軸方向に延びているので、オフ角θに起因してｃ軸方向に沿って延びる傾斜面が形成される。しかし、トレンチ４５の短手側壁の幅はトレンチ４５の長手側壁の幅と比較して極めて小さいため、トレンチ４５の短手側壁に導入される傾斜面は限定的である。
【0076】
これにより、トレンチ４５の壁面にオフ角θに起因する傾斜が形成されることを抑制できるので、コンタクト開口４０を適切にトレンチ４５に連通させることができる。その結果、コンタクト開口４０（トレンチ４５）へのタングステンプラグ２０の埋込性が良くなる。
以下、この明細書および図面から抽出される特徴の例を示す。
以下、この明細書および図面から抽出される特徴の例を示す。
【0077】
ゲート電極を含む単位セルを半導体基板上に高密度で配置することにより、チャネル幅を拡大でき、オン抵抗を低減できる。この目的のために、ゲート電極の間隔が狭められる。それに応じて、コンタクト開口の幅が狭くなるから、層間絶縁膜に形成されるコンタクト開口のアスペクト比が大きくなる。アスペクト比は、たとえば、コンタクト開口の幅に対する深さの比によって定義される。
【0078】
典型的な電極材料であるアルミニウムは、開口への埋込性が必ずしも良好ではない。そのため、アスペクト比の高いコンタクト開口にアルミニウム電極膜を埋め込もうとすると、ボイドが生じるおそれがあり、バリアメタルと電極膜との接触抵抗が高くなったり、接触不良を生じたりするおそれがある。そこで、以下では、電極の接続が良好で、かつデバイス特性も良好な半導体装置を提供する。
【0079】
［Ａ１］一方側の第１主面（２ａ）および他方側の第２主面（２ｂ）を有するＳｉＣ半導体層（２）と、前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）上に間隔を空けて配置された複数のゲート電極（１１）と、前記ゲート電極（１１）を覆うように前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）上に形成された層間絶縁膜（３０）と、前記層間絶縁膜（３０）上に形成された電極膜（５０）と、隣り合う一対の前記ゲート電極（１１）の間において、当該一対のゲート電極（１１）が対向する方向に間隔を空けて前記層間
絶縁膜（３０）に形成された複数のコンタクト開口（４０）にそれぞれ埋め込まれ、前記ＳｉＣ半導体層（２）に接触する底部、および前記電極膜（５０）に接触する頂部を有する、複数のタングステンプラグ（２０）と、を含むＳｉＣ半導体装置（１）。この構成により、電極の接続が良好で、かつデバイス特性も良好なＳｉＣ半導体装置を提供できる。
絶縁膜（３０）に形成された複数のコンタクト開口（４０）にそれぞれ埋め込まれ、前記ＳｉＣ半導体層（２）に接触する底部、および前記電極膜（５０）に接触する頂部を有する、複数のタングステンプラグ（２０）と、を含むＳｉＣ半導体装置（１）。この構成により、電極の接続が良好で、かつデバイス特性も良好なＳｉＣ半導体装置を提供できる。
【0080】
［Ａ２］前記複数のゲート電極（１１）が、ＳｉＣ単結晶のｍ軸方向に間隔を空けて配置されており、各ゲート電極（１１）が、ＳｉＣ単結晶のａ軸方向に延びており、前記複数のコンタクト開口（４０）が前記ｍ軸方向に間隔を空けて配置され、各コンタクト開口（４０）が前記ａ軸方向に延びており、前記複数のタングステンプラグ（２０）が、前記コンタクト開口（４０）と整合するように、前記ｍ軸方向に間隔を空けて配置され、各タングステンプラグ（２０）が前記ａ軸方向に延びている、Ａ１に記載のＳｉＣ半導体装置（１）。
【0081】
［Ａ３］前記タングステンプラグ（２０）の前記ａ軸方向の長さが、前記ゲート電極（１１）の前記ａ軸方向の長さよりも小さい、Ａ２に記載のＳｉＣ半導体装置（１）。
［Ａ４］前記複数のタングステンプラグ（２０）が、前記ｍ軸方向および前記ａ軸方向に沿って、前記隣り合う一対のゲート電極（１１）の間に、アレイ状に配列されている、Ａ２またはＡ３に記載のＳｉＣ半導体装置（１）。
［Ａ４］前記複数のタングステンプラグ（２０）が、前記ｍ軸方向および前記ａ軸方向に沿って、前記隣り合う一対のゲート電極（１１）の間に、アレイ状に配列されている、Ａ２またはＡ３に記載のＳｉＣ半導体装置（１）。
【0082】
［Ａ５］各タングステンプラグ（２０）が、前記ａ軸方向に関して、複数のプラグセグメントに分断されている、Ａ２に記載のＳｉＣ半導体装置（１）。
［Ａ６］前記複数のゲート電極（１１）が、ＳｉＣ単結晶のａ軸方向に間隔を空けて配置されており、各ゲート電極（１１）が、ＳｉＣ単結晶のｍ軸方向に延びており、前記複数のコンタクト開口（４０）が前記ａ軸方向に間隔を空けて配置され、各コンタクト開口（４０）が前記ｍ軸方向に延びており、前記複数のタングステンプラグ（２０）が、前記コンタクト開口（４０）と整合するように、前記ａ軸方向に間隔を空けて配置され、各タングステンプラグ（２０）が前記ｍ軸方向に延びている、Ａ１に記載のＳｉＣ半導体装置（１）。
［Ａ６］前記複数のゲート電極（１１）が、ＳｉＣ単結晶のａ軸方向に間隔を空けて配置されており、各ゲート電極（１１）が、ＳｉＣ単結晶のｍ軸方向に延びており、前記複数のコンタクト開口（４０）が前記ａ軸方向に間隔を空けて配置され、各コンタクト開口（４０）が前記ｍ軸方向に延びており、前記複数のタングステンプラグ（２０）が、前記コンタクト開口（４０）と整合するように、前記ａ軸方向に間隔を空けて配置され、各タングステンプラグ（２０）が前記ｍ軸方向に延びている、Ａ１に記載のＳｉＣ半導体装置（１）。
【0083】
［Ａ７］前記タングステンプラグ（２０）の前記ｍ軸方向の長さが、前記ゲート電極（１１）の前記ｍ軸方向の長さよりも小さい、Ａ６に記載のＳｉＣ半導体装置（１）。
［Ａ８］前記複数のタングステンプラグ（２０）が、前記ａ軸方向および前記ｍ軸方向に沿って、前記隣り合う一対のゲート電極（１１）の間に、アレイ状に配列されている、Ａ６またはＡ７に記載のＳｉＣ半導体装置（１）。
［Ａ８］前記複数のタングステンプラグ（２０）が、前記ａ軸方向および前記ｍ軸方向に沿って、前記隣り合う一対のゲート電極（１１）の間に、アレイ状に配列されている、Ａ６またはＡ７に記載のＳｉＣ半導体装置（１）。
【0084】
［Ａ９］各タングステンプラグ（２０）が、前記ｍ軸方向に関して、複数のプラグセグメントに分断されている、Ａ６に記載のＳｉＣ半導体装置（１）。
［Ａ１０］前記コンタクト開口（４０）に連なる凹部（４５）が前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）に形成されており、前記タングステンプラグ（２０）の底部が前記凹部（４５）内において前記ＳｉＣ半導体層（２）に接触している、Ａ１～Ａ９のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１０］前記コンタクト開口（４０）に連なる凹部（４５）が前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）に形成されており、前記タングステンプラグ（２０）の底部が前記凹部（４５）内において前記ＳｉＣ半導体層（２）に接触している、Ａ１～Ａ９のいずれか一つに記載のＳｉＣ半導体装置（１）。
【0085】
［Ａ１１］前記層間絶縁膜（３０）は、前記ゲート電極（１１）に接する第１絶縁材料の第１層間絶縁膜（３１）と、前記第１絶縁材料とは異なる第２絶縁材料からなり、前記第１層間絶縁膜（３１）を覆う第２層間絶縁膜（３２）とを含む、Ａ１～Ａ１０のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１２］前記第１絶縁材料がリンおよびボロンをいずれも含まない酸化シリコンであり、前記第２絶縁材料がリンおよびボロンを含む酸化シリコンである、Ａ１１に記載のＳｉＣ半導体装置（１）。
［Ａ１２］前記第１絶縁材料がリンおよびボロンをいずれも含まない酸化シリコンであり、前記第２絶縁材料がリンおよびボロンを含む酸化シリコンである、Ａ１１に記載のＳｉＣ半導体装置（１）。
【0086】
［Ａ１３］前記コンタクト開口（４０）が、前記第１層間絶縁膜（３１）を貫通する第１開口（４１）と、前記第２層間絶縁膜（３２）を貫通する第２開口（４２）とを有し、前記第２開口（４２）の開口幅が前記第１開口（４１）の開口幅よりも大きい、Ａ１１またはＡ１２に記載のＳｉＣ半導体装置（１）。
［Ａ１４］前記コンタクト開口（４０）が、前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）に向かって狭まるテーパー状断面を有している、Ａ１～Ａ１３のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１４］前記コンタクト開口（４０）が、前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）に向かって狭まるテーパー状断面を有している、Ａ１～Ａ１３のいずれか一つに記載のＳｉＣ半導体装置（１）。
【0087】
［Ａ１５］隣接する前記ゲート電極（１１）の間隔が１μｍ以上３μｍ以下である、Ａ１～Ａ１３のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１６］前記層間絶縁膜（３０）の表面における前記コンタクト開口（４０）の開口幅と、前記コンタクト開口（４０）の前記層間絶縁膜（３０）の表面から前記第１主面（２ａ）までの深さとの比が、１以上５以下である、Ａ１～Ａ１５のいずれか一項に記載のＳｉＣ半導体装置（１）。
［Ａ１６］前記層間絶縁膜（３０）の表面における前記コンタクト開口（４０）の開口幅と、前記コンタクト開口（４０）の前記層間絶縁膜（３０）の表面から前記第１主面（２ａ）までの深さとの比が、１以上５以下である、Ａ１～Ａ１５のいずれか一項に記載のＳｉＣ半導体装置（１）。
【0088】
［Ａ１７］前記電極膜（５０）が、タングステンよりも応力の低い金属材料からなる、Ａ１～Ａ１６のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１８］前記電極膜（５０）が、アルミニウムを主成分とする金属層を含む、Ａ１～Ａ１７のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１９］前記ＳｉＣ半導体層（２）が、第１導電型のドリフト領域（１３）と、前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）の表層部に形成され、前記隣り合う一対のゲート電極（１１）に跨がる範囲に形成された第２導電型のボディ領域（１４）と、前記ボディ領域（１４）内に形成された第１導電型領域（１５）と、前記ボディ領域（１４）内に形成され、前記ボディ領域（１４）よりも不純物濃度の高い第２導電型領域（１６）と、を含み、各タングステンプラグ（２０）が、前記第１導電型領域（１５）と、前記第２導電型領域（１６）とに接触している、Ａ１～Ａ１８のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１８］前記電極膜（５０）が、アルミニウムを主成分とする金属層を含む、Ａ１～Ａ１７のいずれか一つに記載のＳｉＣ半導体装置（１）。
［Ａ１９］前記ＳｉＣ半導体層（２）が、第１導電型のドリフト領域（１３）と、前記ＳｉＣ半導体層（２）の前記第１主面（２ａ）の表層部に形成され、前記隣り合う一対のゲート電極（１１）に跨がる範囲に形成された第２導電型のボディ領域（１４）と、前記ボディ領域（１４）内に形成された第１導電型領域（１５）と、前記ボディ領域（１４）内に形成され、前記ボディ領域（１４）よりも不純物濃度の高い第２導電型領域（１６）と、を含み、各タングステンプラグ（２０）が、前記第１導電型領域（１５）と、前記第２導電型領域（１６）とに接触している、Ａ１～Ａ１８のいずれか一つに記載のＳｉＣ半導体装置（１）。
【0089】
［Ａ２０］前記第１主面（２ａ）は、１０°以下のオフ角を有している、Ａ１～Ａ１９のいずれか一つに記載のＳｉＣ半導体装置（１）。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0090】
１ 半導体装置
２ 半導体層
５ ソース端子電極
６ ゲート端子電極
８ ドレイン端子電極
１０ ゲートコンタクト
１１ ゲート電極
１２ 外側ゲート電極
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
１７ ゲート絶縁膜
１８ ドレイン領域
２０ ソースコンタクト（タングステンプラグ）
２１ 第１部分
２２ 第２部分
２３ 第３部分
２４ バリアメタル層
２５ タングステン層
３０ 層間絶縁膜
３１ 第１層間絶縁膜
３２ 第２層間絶縁膜
４０ コンタクト開口
４１ 第１開口
４２ 第２開口
４５ トレンチ
５０ 電極膜（ソース端子電極）
６５ タングステン膜
２ 半導体層
５ ソース端子電極
６ ゲート端子電極
８ ドレイン端子電極
１０ ゲートコンタクト
１１ ゲート電極
１２ 外側ゲート電極
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
１７ ゲート絶縁膜
１８ ドレイン領域
２０ ソースコンタクト（タングステンプラグ）
２１ 第１部分
２２ 第２部分
２３ 第３部分
２４ バリアメタル層
２５ タングステン層
３０ 層間絶縁膜
３１ 第１層間絶縁膜
３２ 第２層間絶縁膜
４０ コンタクト開口
４１ 第１開口
４２ 第２開口
４５ トレンチ
５０ 電極膜（ソース端子電極）
６５ タングステン膜
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】