特開 2024-138355 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024138355

(43)【公開日】2024-10-08

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20241001BHJP

   H01L 29/786 20060101ALI20241001BHJP

   H01L 21/336 20060101ALI20241001BHJP

   H01L 21/8234 20060101ALI20241001BHJP

   H10B 12/00 20230101ALI20241001BHJP

   H10B 41/27 20230101ALI20241001BHJP

【ＦＩ】

H10B43/27

H01L29/78 613B

H01L29/78 617U

H01L29/78 618C

H01L29/78 626A

H01L29/78 371

H01L27/088 E

H10B12/00 801

H10B41/27

【審査請求】有

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2024108193

(22)【出願日】2024-07-04

(62)【分割の表示】P 2023016592の分割

【原出願日】2018-07-20

(31)【優先権主張番号】P 2017141515

(32)【優先日】2017-07-21

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】木村 肇

(72)【発明者】

【氏名】井上 達則

(57)【要約】      （修正有）

【課題】記憶容量の大きい半導体装置を提供する。
【解決手段】半導体装置は、絶縁体１０１Ａ～１０１Ｃ，１０２、１０４、１０５、１０９ａ、１０９ｂ、１１１と、導電体１３２Ａ、１３２Ｂ、１３４と、半導体１５１と、該半導体と接する不純物を含む導電体と、化合物１６１Ａ～１６１Ｃと、不純物領域１６２Ａ～１６２Ｃと、領域１８１Ａ、１８１Ｂと、を含む。導電体１３４は、導電体１３２Ａ、１３２Ｂに適用できる材料を用い、被覆性の高い成膜方法を用いる。絶縁体１０５は、複数の絶縁体からなる積層の構成を有する。半導体１５１は、金属酸化物を含む材料を有する。導電体１３２Ａ、１３２Ｂは、セルトランジスタのゲート電極及び配線として機能し、領域１８１Ａ、１８１Ｂにおいて、セルトランジスタを形成する。半導体１５１と不純物を含む導電体とが接することで、その界面及び界面近傍に不純物が拡散し、不純物領域１６２Ａ～１６２Ｃを形成する。
【選択図】図１７

【特許請求の範囲】

【請求項1】

第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半導体装置であり、
前記第１導電体は、前記第１絶縁体の第１上面に位置し、
前記第１導電体は、前記第２絶縁体の第１下面に位置し、
前記第３絶縁体は、前記第１絶縁体の側面と、前記第１絶縁体の第２上面と、前記第１導電体の側面と、前記第２絶縁体の第２下面と、前記第２絶縁体の側面と、を含む領域に位置し、
前記第４絶縁体は、前記第３絶縁体の形成面に位置し、
前記第５絶縁体は、前記第４絶縁体の形成面に位置し、
前記第１半導体は、前記第５絶縁体の形成面に位置し、
前記第６絶縁体は、前記第１半導体の形成面のうち、前記第３乃至第５絶縁体を介して、前記第１導電体と重畳する領域に位置し、
前記第７絶縁体は、
前記第１絶縁体と重畳する、前記第１半導体の形成面と、
前記第２絶縁体と重畳する、前記第１半導体の形成面と、
前記第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、半導体装置、半導体ウェハ、記憶装置、及び電子機器に関する。

【0002】

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、
プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）
に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術
分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、
記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査
方法、又はそれらの少なくとも一を有するシステムを一例として挙げることができる。

【背景技術】

【0003】

近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子
機器に、セントラルプロセシングユニット（ＣＰＵ）、グラフィクスプロセシングユニッ
ト（ＧＰＵ）、記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微
細化、及び低消費電力など様々な面で改良が進んでいる。

【0004】

特に、上述した電子機器などにおいて扱われているデータ量は増加しており、記憶容量
の大きい記憶装置が求められている。記憶容量を大きくする手段として、例えば、特許文
献１では、チャネル形成領域として金属酸化物を用いた３次元構造のＮＡＮＤメモリ素子
が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許第９６３４０９７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

３次元構造のＮＡＮＤメモリ素子を作製する場合、当該メモリ素子に適用される半導体
層は、チャネル形成領域と、低抵抗領域と、に分けられる。特に、半導体層として金属酸
化物を用いる場合、当該金属酸化物の低抵抗領域を如何に形成するかが重要となっている
。金属酸化物を半導体層とするトランジスタは、キャリア濃度が低い（又は、本明細書等
では、真性、実質的に真性などと言い換えて記載する場合がある。）領域がチャネル形成
領域として機能し、キャリア濃度が高い領域が低抵抗領域として機能する。そのため、半
導体層として金属酸化物を用いた３次元構造のＮＡＮＤメモリ素子の作製では、チャネル
形成領域と低抵抗領域との作り分けが課題となる。

【0007】

本発明の一態様は、チャネル形成領域と低抵抗領域とが作り分けされた半導体層を有す
る、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、当
該半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様
は、当該半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とす
る。又は、本発明の一態様は、データ容量の大きい記憶装置を提供することを課題の一と
する。又は、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする
。

【0008】

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題
の全てを解決する必要はない。

【課題を解決するための手段】

【0009】

（１）
本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有する半
導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、第２絶
縁体の第１下面に位置し、第３絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と
、第１導電体の側面と、第２絶縁体の第２下面と、第２絶縁体の側面と、を含む領域に位
置し、第４絶縁体は、第３絶縁体の形成面に位置し、第５絶縁体は、第４絶縁体の形成面
に位置し、第１半導体は、第５絶縁体の形成面に位置し、第６絶縁体は、第１半導体の形
成面のうち、第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置し、第７絶
縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半
導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする半導体
装置である。

【0010】

（２）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、を有
する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、第１導電体は、
第２絶縁体の第１下面に位置し、第３絶縁体は、第１絶縁体の第２上面と、第１導電体の
側面と、第２絶縁体の第２下面と、を含む領域に位置し、第４絶縁体は、第３絶縁体の形
成面のうち、第１導電体と重畳する領域と、第１絶縁体の第２上面と重畳する領域と、第
２絶縁体の第２下面と重畳する領域と、を含む領域に位置し、第５絶縁体は、第４絶縁体
の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁体の側面と重畳する領域と、
を含む領域に位置し、第１半導体は、第５絶縁体の形成面に位置し、第６絶縁体は、第１
半導体の形成面のうち、第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置
し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳す
る、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴と
する半導体装置である。

【0011】

（３）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第１半導体と、第２
半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に位置し、
第１導電体は、第２絶縁体の第１下面に位置し、第２半導体は、第１導電体の側面に位置
し、第３絶縁体は、第１絶縁体の第２上面と、第２半導体の側面と、第２絶縁体の第２下
面と、を含む領域に位置し、第４絶縁体は、第３絶縁体の形成面のうち、第１導電体と重
畳する領域と、第１絶縁体の第２上面と重畳する領域と、第２絶縁体の第２下面と重畳す
る領域と、を含む領域に位置し、第５絶縁体は、第４絶縁体の形成面と、第１絶縁体の第
２上面と重畳する領域と、第２絶縁体の第２下面と重畳する領域と、を含む領域に位置し
、第１半導体は、第５絶縁体の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁
体の側面と重畳する領域と、を含む領域に位置し、第６絶縁体は、第１半導体の形成面の
うち、第２半導体と第３乃至第５絶縁体を介して、第１導電体と重畳する領域に位置し、
第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、
第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴とする
半導体装置である。

【0012】

（４）
又は、本発明の一態様は、前記（１）乃至（３）において、第４絶縁体は、電荷を蓄積
する機能を有し、第１導電体に電位を与えることによって、第１半導体に含まれる電荷が
、第４絶縁体に蓄積されることを特徴とする半導体装置。

【0013】

（５）
又は、本発明の一態様は、第１乃至第３絶縁体と、第５乃至第７絶縁体と、第１導電体
と、第２導電体と、第１半導体と、を有する半導体装置であり、第１導電体は、第１絶縁
体の第１上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第３絶縁体は、
第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、を含む領域に
位置し、第２導電体は、第３絶縁体の形成面のうち、第１導電体と重畳する領域に位置し
、第５絶縁体は、第３絶縁体の形成面のうち、第１絶縁体の第２上面と重畳する領域、及
び第２絶縁体の第２下面と重畳する領域と、第２導電体の形成面と、を含む領域に位置し
、第１半導体は、第５絶縁体の形成面と、第１絶縁体の側面と重畳する領域と、第２絶縁
体の側面と重畳する領域と、を含む領域に位置し、第６絶縁体は、第１半導体の形成面の
うち、第３絶縁体、第２導電体、第５絶縁体を介して、第１導電体と重畳する領域に位置
し、第７絶縁体は、第１絶縁体と重畳する、第１半導体の形成面と、第２絶縁体と重畳す
る、第１半導体の形成面と、第６絶縁体の形成面と、を含む領域に位置することを特徴と
する半導体装置である。

【0014】

（６）
又は、本発明の一態様は、前記（５）において、第２導電体は、電荷を蓄積する機能を
有し、第１導電体に電位を与えることによって、第１半導体に含まれる電荷が、第２導電
体に蓄積されることを特徴とする半導体装置である。

【0015】

（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、第３導電体を
有し、第３導電体は、第７絶縁体の形成面に位置することを特徴とする半導体装置である
。

【0016】

（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一において、第１半導体は
、第７絶縁体との界面及び界面近傍において、低抵抗領域を有し、第１半導体は、第１導
電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導体装置で
ある。

【0017】

（９）
又は、本発明の一態様は、前記（８）において、第１半導体は、金属酸化物を有し、低
抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、第
７絶縁体に含まれる成分と、を有することを特徴とする半導体装置である。

【0018】

（１０）
又は、本発明の一態様は、前記（８）において、第１半導体は、金属酸化物を有し、低
抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、金
属元素と、を有することを特徴とする半導体装置である。

【0019】

（１１）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１
半導体と、第２半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１
上面に位置し、第１導電体は、第２絶縁体の第１下面に位置し、第２導電体は、第２絶縁
体の上面に位置し、第２導電体は、第３絶縁体の下面に位置し、第４絶縁体は、第１絶縁
体の側面と、第１絶縁体の第２上面と、第１導電体の側面と、第２絶縁体の第２下面と、
第２絶縁体の側面と、第２導電体の側面と、第３絶縁体の側面と、を含む領域に位置し、
第１半導体は、第４絶縁体の形成面に位置し、第５絶縁体は、第１半導体の形成面のうち
、第４絶縁体を介して、第１導電体と重畳する領域に位置し、第６絶縁体は、第１絶縁体
と重畳する、第１半導体の形成面と、第２絶縁体と重畳する、第１半導体の形成面と、第
２導電体と重畳する、第１半導体の形成面と、第３絶縁体と重畳する、第１半導体の形成
面と、第５絶縁体の形成面と、を含む領域に位置し、第２半導体は、第６絶縁体の形成面
に位置し、第７絶縁体は、第２半導体の形成面に位置することを特徴とする半導体装置で
ある。

【0020】

（１２）
又は、本発明の一態様は、第１乃至第７絶縁体と、第１導電体と、第２導電体と、第１
乃至第３半導体と、を有する半導体装置であり、第１導電体は、第１絶縁体の第１上面に
位置し、第１導電体は、第２絶縁体の第１下面に位置し、第２導電体は、第２絶縁体の上
面に位置し、第２導電体は、第３絶縁体の下面に位置し、第３半導体は、第１導電体の側
面に位置し、第４絶縁体は、第１絶縁体の側面と、第１絶縁体の第２上面と、第３半導体
の形成面と、第２絶縁体の第２下面と、第２絶縁体の側面と、第２導電体の側面と、第３
絶縁体の側面と、を含む領域に位置し、第１半導体は、第４絶縁体の形成面に位置し、第
５絶縁体は、第１半導体の形成面のうち、第４絶縁体と前記第３半導体を介して、第１導
電体と重畳する領域に位置し、第６絶縁体は、第１絶縁体と重畳する、第１半導体の形成
面と、第２絶縁体と重畳する、第１半導体の形成面と、第２導電体と重畳する、第１半導
体の形成面と、第３絶縁体と重畳する、第１半導体の形成面と、第５絶縁体の形成面と、
を含む領域に位置し、第２半導体は、第６絶縁体の形成面に位置し、第７絶縁体は、第２
半導体の形成面に位置することを特徴とする半導体装置である。

【0021】

（１３）
又は、本発明の一態様は、前記（１１）、又は前記（１２）において、第３導電体を有
し、第３導電体は、第７絶縁体の形成面に位置することを特徴とする半導体装置である。

【0022】

（１４）
又は、本発明の一態様は、前記（１１）乃至前記（１３）のいずれか一において、第１
半導体は、第６絶縁体との界面及び界面近傍において、低抵抗領域を有し、第１半導体は
、第１導電体と重畳する領域において、チャネル形成領域を有することを特徴とする半導
体装置である。

【0023】

（１５）
又は、本発明の一態様は、前記（１４）において、第１半導体は、金属酸化物を有し、
低抵抗領域は、導電性を有する化合物を有し、化合物は、金属酸化物に含まれる成分と、
第６絶縁体に含まれる成分と、を有することを特徴とする半導体装置である。

【0024】

（１６）
又は、本発明の一態様は、前記（１４）において、第１半導体は、金属酸化物を有し、
低抵抗領域は、化合物を有し、化合物は、金属酸化物に含まれる成分と、金属元素と、を
有することを特徴とする半導体装置である。

【0025】

（１７）
又は、本発明の一態様は、前記（１）乃至（１６）のいずれか一に記載の半導体装置を
複数個有し、ダイシング用の領域を有する半導体ウェハである。

【0026】

（１８）
又は、本発明の一態様は、前記（１）乃至（１６）のいずれか一に記載の半導体装置と
、周辺回路と、を有する記憶装置である。

【0027】

（１９）
又は、本発明の一態様は、前記（１８）に記載の記憶装置と、筐体と、を有する電子機
器である。

【発明の効果】

【0028】

本発明の一態様によって、チャネル形成領域と低抵抗領域とが作り分けされた半導体層
を有する、新規な半導体装置を提供することができる。又は、本発明の一態様によって、
当該半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によっ
て、当該半導体装置を有する記憶装置を使用した電子機器を提供することができる。又は
、本発明の一態様によって、データ容量の大きい記憶装置を提供することができる。又は
、本発明の一態様によって、信頼性の高い記憶装置を提供することができる。

【0029】

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。

【図面の簡単な説明】

【0030】

【図1】半導体装置の構成例を示す回路図。

【図2】半導体装置の構成例を示す回路図。

【図3】半導体装置の構成例を示す回路図。

【図4】半導体装置の動作例を示すタイミングチャート。

【図5】半導体装置の動作例を示すタイミングチャート。

【図6】半導体装置の構成例を説明するための斜視図、上面図、及び断面図。

【図7】半導体装置の構成例を説明するための斜視図、上面図、及び断面図。

【図8】半導体装置の作製例を説明するための断面図。

【図9】半導体装置の作製例を説明するための断面図。

【図10】半導体装置の作製例を説明するための断面図。

【図11】半導体装置の作製例を説明するための断面図。

【図12】半導体装置の作製例を説明するための断面図。

【図13】半導体装置の作製例を説明するための断面図。

【図14】半導体装置の作製例を説明するための断面図。

【図15】半導体装置の作製例を説明するための上面図。

【図16】半導体装置の作製例を説明するための上面図。

【図17】半導体装置の作製例を説明するための断面図。

【図18】半導体装置の作製例を説明するための上面図。

【図19】半導体装置の作製例を説明するための断面図。

【図20】半導体装置の作製例を説明するための断面図。

【図21】半導体装置の作製例を説明するための上面図。

【図22】半導体装置の作製例を説明するための断面図。

【図23】半導体装置の作製例を説明するための上面図。

【図24】半導体装置の作製例を説明するための断面図。

【図25】半導体装置の作製例を説明するための断面図。

【図26】半導体装置の作製例を説明するための上面図。

【図27】半導体装置の作製例を説明するための断面図。

【図28】半導体装置の作製例を説明するための断面図。

【図29】半導体装置の作製例を説明するための上面図。

【図30】半導体装置の作製例を説明するための断面図。

【図31】半導体装置の作製例を説明するための上面図。

【図32】半導体装置の構成例を示す回路図。

【図33】半導体装置の構成例を示す回路図。

【図34】半導体装置の構成例を示す回路図。

【図35】半導体装置の動作例を示すタイミングチャート。

【図36】半導体装置の構成例を説明するための斜視図、上面図、及び断面図。

【図37】半導体装置の構成例を説明するための斜視図、上面図、及び断面図。

【図38】半導体装置の作製例を説明するための断面図。

【図39】半導体装置の作製例を説明するための断面図。

【図40】半導体装置の作製例を説明するための断面図。

【図41】半導体装置の作製例を説明するための断面図。

【図42】半導体装置の作製例を説明するための断面図。

【図43】半導体装置の作製例を説明するための断面図。

【図44】半導体装置の作製例を説明するための上面図。

【図45】半導体装置の作製例を説明するための断面図。

【図46】半導体装置の作製例を説明するための上面図。

【図47】半導体装置の作製例を説明するための断面図。

【図48】半導体装置の作製例を説明するための断面図。

【図49】半導体装置の作製例を説明するための上面図。

【図50】半導体装置の作製例を説明するための断面図。

【図51】半導体装置の作製例を説明するための上面図。

【図52】半導体装置の作製例を説明するための断面図。

【図53】半導体装置の作製例を説明するための断面図。

【図54】半導体装置の作製例を説明するための上面図。

【図55】半導体装置を説明するための断面図。

【図56】半導体装置を説明するための断面図。

【図57】半導体装置を説明するための断面図。

【図58】半導体装置を説明するための断面図。

【図59】記憶装置の一例を示すブロック図。

【図60】電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。

【図61】金属酸化物の原子数比の範囲を説明する図。

【図62】ＣＰＵを説明するブロック図。

【図63】電子機器の例を示す斜視図。

【図64】電子機器の例を示す斜視図。

【発明を実施するための形態】

【0031】

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構
成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載す
る場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言すること
ができる。

【0032】

また、本明細書等において、チャネル形成領域にシリコンを有するトランジスタをＳｉ
トランジスタと記載する場合がある。

【0033】

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

【0034】

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、動作方法、及
び作製方法について、説明する。なお、以下の記載において、例えば、“［ｘ，ｙ］”は
第ｘ行第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ列の要素を意味する。
特に行や列を指定する必要がないときは、これらの表記は省略される。

【0035】

＜回路構成例１＞
はじめに、半導体装置の一例であるＮＡＮＤメモリ素子の回路構成について、図１（Ａ
）を参照して、説明する。図１（Ａ）には、１ページのＮＡＮＤメモリ素子の回路図を示
している。１ページのＮＡＮＤメモリ素子は、メモリセルＭＣ［１］乃至メモリセルＭＣ
［ｎ］のｎ個（ｎは１以上の整数である。）のメモリセルと、それらを制御するための配
線ＷＬ［１］乃至配線ＷＬ［ｎ］と、配線ＢＬ及び配線ＳＬと、そのページを選択するた
めのトランジスタＳＴｒ及びトランジスタＢＴｒと、トランジスタＳＴｒを制御するため
の配線ＳＳＬと、トランジスタＢＴｒを制御するための配線ＢＳＬと、を有する。なお、
配線ＷＬは後述するメモリセルＭＣのセルトランジスタの制御ゲート（本明細書等では、
単にゲートと言い換える場合がある。）に電位を与える配線として機能し、配線ＳＬ及び
配線ＢＬはメモリセルＭＣのセルトランジスタの第１端子及び／又は第２端子に電位を与
える配線として機能する。

【0036】

それぞれのメモリセルＭＣは、セルトランジスタＣＴｒを有する。一般的には、セルト
ランジスタは、ノーマリーオン特性で動作するトランジスタであり、制御ゲートと、電荷
蓄積層と、を有する。電荷蓄積層は、トンネル絶縁膜を介して、チャネル形成領域と重畳
する領域に位置し、制御ゲートは、ブロッキング膜を介して、電荷蓄積層と重畳する領域
に位置する。セルトランジスタは、制御ゲートに書き込み電位を印加し、かつセルトラン
ジスタの第１端子、又は第２端子の一方に所定の電位を与えることによってトンネル電流
が発生して、当該セルトランジスタのチャネル形成領域から電荷蓄積層に電子が注入され
る。これにより、電荷蓄積層に電子が注入されたセルトランジスタでは、しきい値電圧が
高くなる。なお、電荷蓄積層としては、絶縁体、又は導電体（浮遊ゲート）を用いること
ができる。なお、図１（Ａ）に示す半導体装置の詳細な動作原理については後述する。

【0037】

セルトランジスタＣＴｒの第１端子は、隣接するメモリセルＭＣのセルトランジスタＣ
Ｔｒの第２端子と直列に、電気的に接続されている。つまり、図１（Ａ）に示す回路構成
は、セルトランジスタＣＴｒがｎ個、直列に電気的に接続された構成となっている。加え
て、メモリセルＭＣ［１］のセルトランジスタＣＴｒの第２端子は、トランジスタＳＴｒ
の第１端子と電気的に接続され、メモリセルＭＣ［ｎ］のセルトランジスタＣＴｒの第１
端子は、トランジスタＢＴｒの第１端子と電気的に接続されている。そして、メモリセル
ＭＣ［１］乃至メモリセルＭＣ［ｎ］のそれぞれのセルトランジスタＣＴｒの制御ゲート
は、配線ＷＬ［１］乃至配線ＷＬ［ｎ］の各々と電気的に接続されている。トランジスタ
ＳＴｒの第２端子は、配線ＳＬと電気的に接続され、トランジスタＳＴｒのゲートは、配
線ＳＳＬと電気的に接続されている。トランジスタＢＴｒの第２端子は、配線ＢＬと電気
的に接続され、トランジスタＢＴｒのゲートは、配線ＢＳＬと電気的に接続されている。

【0038】

セルトランジスタＣＴｒのチャネル形成領域は、シリコン、又は実施の形態４で説明す
る金属酸化物を有することが好ましい。特に、当該チャネル形成領域において、インジウ
ム、元素Ｍ（元素Ｍとしては、例えば、アルミニウム、ガリウム、イットリウム、錫など
）、亜鉛から一、又は複数選ばれた元素を有する金属酸化物が含まれる場合、当該金属酸
化物は、ワイドギャップ半導体として機能するため、当該金属酸化物がチャネル形成領域
に含まれているセルトランジスタは、オフ電流が非常に低い特性を有する。つまり、オフ
状態となっているセルトランジスタＣＴｒにおけるリーク電流を低くすることができるた
め、本発明の一態様の半導体装置の消費電力を低減することができる。また、トランジス
タＳＴｒ、トランジスタＢＴｒのそれぞれのチャネル形成領域も、上述の金属酸化物を有
することができる。

【0039】

また、トランジスタＳＴｒ及び／又はトランジスタＢＴｒのチャネル形成領域は、セル
トランジスタＣＴｒのチャネル形成領域と異なる構成にすることができる。例えば、セル
トランジスタＣＴｒのチャネル形成領域に前述した金属酸化物が含まれる材料を適用し、
トランジスタＳＴｒ及び／又はトランジスタＢＴｒのチャネル形成領域にシリコンが含ま
れる材料を適用することができる。

【0040】

なお、本発明の一態様は、図１（Ａ）に示す半導体装置に限定されない。本発明の一態
様は、図１（Ａ）に示す半導体装置を適宜変更した回路構成とすることができる。例えば
、本発明の一態様は、図１（Ｂ）に示すとおり、セルトランジスタＣＴｒにバックゲート
を設けた半導体装置としてもよい。なお、図１（Ｂ）に図示している半導体装置は、図１
（Ａ）に図示している半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモリセルＭ
Ｃ［ｎ］が有するセルトランジスタＣＴｒにバックゲートを設けて、当該バックゲートの
それぞれが配線ＢＧＬと電気的に接続された構成となっている。図１（Ｂ）に示す半導体
装置は、配線ＢＧＬがメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するセルトラ
ンジスタＣＴｒのバックゲートのそれぞれと電気的に接続されている構成でなく、当該バ
ックゲートに対してそれぞれ独立に電気的に接続して、それぞれ互いに異なった電位を供
給する構成としてもよい。なお、図１（Ｂ）に示す半導体装置の動作例については、後述
する。

【0041】

ところで、図１（Ａ）、（Ｂ）に示す半導体装置の記憶容量を更に増やしたい場合、図
１（Ａ）、（Ｂ）に示すメモリセルＭＣをマトリクス状となるように並べて配置すればよ
い。例えば、図１（Ａ）に示すメモリセルＭＣをマトリクス状となるように並べて配置し
た場合、その回路構成は、図２に示す構成となる。なお、本明細書等において、図２に示
す複数のページのＮＡＮＤメモリ素子を１ブロックのＮＡＮＤメモリ素子と記載する。

【0042】

図２に示す半導体装置は、図１（Ａ）に示した半導体装置（１ページのＮＡＮＤメモリ
素子）を１列としてｍ列（ｍは１以上の整数である。）並べて配置したもので、配線ＷＬ
を同じ行のメモリセルＭＣと共有するように電気的に接続した構成となっている。つまり
、図２に示す半導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭ
Ｃ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図２に示す半導体装置
は、配線ＷＬ［１］乃至配線ＷＬ［ｎ］と、配線ＢＬ［１］乃至配線ＢＬ［ｍ］と、配線
ＢＳＬ［１］乃至配線ＢＳＬ［ｍ］と、配線ＳＬ［１］乃至配線ＳＬ［ｍ］と、配線ＳＳ
Ｌ［１］乃至配線ＳＳＬ［ｍ］と、によって、電気的に接続されている。具体的には、メ
モリセルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数であ
る。）のセルトランジスタＣＴｒの制御ゲートは、配線ＷＬ［ｊ］と電気的に接続されて
いる。配線ＳＬ［ｉ］はトランジスタＳＴｒ［ｉ］の第２端子と電気的に接続され、配線
ＢＬ［ｉ］はトランジスタＢＴｒ［ｉ］の第２端子と電気的に接続されている。

【0043】

なお、図２は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセルＭ
Ｃ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭＣ
［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ［
ｎ，ｍ］、配線ＷＬ［１］、配線ＷＬ［ｊ］、配線ＷＬ［ｎ］、配線ＢＬ［１］、配線Ｂ
Ｌ［ｉ］、配線ＢＬ［ｍ］、配線ＢＳＬ［１］、配線ＢＳＬ［ｉ］、配線ＢＳＬ［ｍ］、
配線ＳＬ［１］、配線ＳＬ［ｉ］、配線ＳＬ［ｍ］、配線ＳＳＬ［１］、配線ＳＳＬ［ｉ
］、配線ＳＳＬ［ｍ］、セルトランジスタＣＴｒ、トランジスタＢＴｒ［１］、トランジ
スタＢＴｒ［ｉ］、トランジスタＢＴｒ［ｍ］、トランジスタＳＴｒ［１］、トランジス
タＳＴｒ［ｉ］、トランジスタＳＴｒ［ｍ］のみ図示しており、それ以外の配線、素子、
記号、及び符号は省略している。

【0044】

また、図１（Ｂ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。）
並べて配置したものを、図３に示す。なお、図３に示す半導体装置は、全てのメモリセル
ＭＣが有するそれぞれのトランジスタにバックゲートを設けた構成となっており、そのた
め、図３に示す半導体装置は、それぞれのバックゲートと電気的に接続するための配線Ｂ
ＧＬ［１］乃至配線ＢＧＬ［ｍ］を有する。なお、図３に示す半導体装置については、図
２に示す半導体装置の説明の記載を参酌する。

【0045】

図２、図３に示した半導体装置は、それぞれ図１（Ａ）、（Ｂ）の半導体装置をマトリ
クス状に並べて配置した構成となっているが、本発明の一態様は、これに限定されない。
本発明の一態様は、図２、図３に示した半導体装置を適宜変更した回路構成とすることが
できる。例えば、図２、図３では、トランジスタＢＴｒ［１］乃至トランジスタＢＴｒ［
ｍ］を制御するための配線として、それぞれ配線ＢＳＬ［１］乃至配線ＢＳＬ［ｍ］を図
示したが、１本の配線としてトランジスタＢＴｒ［１］乃至トランジスタＢＴｒ［ｍ］の
ゲートと電気的に接続する構成としてもよい。同様に、トランジスタＳＴｒ［１］乃至ト
ランジスタＳＴｒ［ｍ］を制御するための配線も、配線ＳＳＬ［１］乃至配線ＳＳＬ［ｍ
］でなく、１本の配線としてトランジスタＳＴｒ［１］乃至トランジスタＳＴｒ［ｍ］の
ゲートと電気的に接続する構成としてもよい。

【0046】

＜動作方法例１＞
次に、図１（Ａ）、（Ｂ）に示した半導体装置の動作方法の一例について、図４（Ａ）
（Ｂ）、図５（Ａ）（Ｂ）を用いて、説明する。なお、以下の説明で用いられる低レベル
電位、高レベル電位は、特定の電位を意味するものではなく、配線が異なれば、具体的な
電位も異なる場合がある。例えば、配線ＢＳＬに印加される低レベル電位、高レベル電位
のそれぞれは、配線ＢＬに印加される低レベル電位、高レベル電位と異なる電位であって
もよい。

【0047】

電位Ｖ_ＰＧＭは、セルトランジスタＣＴｒの制御ゲートに印加することでセルトランジ
スタＣＴｒの電荷蓄積層に電子を注入することができる電位であり、電位Ｖ_ＰＳは、セル
トランジスタＣＴｒの制御ゲートに印加することでセルトランジスタＣＴｒをオン状態に
することができる電位である。配線ＳＬには、適切な電位が印加されているものとする。

【0048】

また、本動作方法例において、図１（Ｂ）に示した配線ＢＧＬには、特に断らない限り
、セルトランジスタＣＴｒが正常に動作する範囲内の電位があらかじめ印加されているも
のとする。そのため、図１（Ａ）、（Ｂ）に示す半導体装置の動作は、互いに同様に考え
ることができる。

【0049】

＜＜書き込み動作＞＞
図４（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートであ
る。図４（Ａ）のタイミングチャートは、配線ＷＬ［ｐ］（ｐは１以上ｎ以下の整数であ
る。）、配線ＷＬ［ｊ］（ここでのｊは、１以上ｎ以下であり、かつｐでない整数である
。）、配線ＢＳＬ、配線ＳＳＬ、及び配線ＢＬの電位の大きさの変化を示している。なお
、図４（Ａ）のタイミングチャートは、メモリセルＭＣ［ｐ］にデータを書き込む動作例
を示している。

【0050】

時刻Ｔ１０以前において、配線ＢＬには、低レベル電位が供給されている。

【0051】

また、時刻Ｔ１０から時刻Ｔ１３までの間において、配線ＳＳＬには、常に低レベル電
位が供給されている。これにより、トランジスタＳＴｒのゲートに低レベル電位が印加さ
れるため、トランジスタＳＴｒがオフ状態となる。

【0052】

時刻Ｔ１０から時刻Ｔ１１までの間において、配線ＢＳＬには高レベル電位の印加が開
始される。これにより、時刻Ｔ１０から時刻Ｔ１１までの間に、トランジスタＢＴｒのゲ
ートの電位が高レベル電位に達するため、トランジスタＢＴｒがオン状態となる。また、
トランジスタＢＴｒがオン状態となることによって、メモリセルＭＣ［ｎ］のセルトラン
ジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加される。

【0053】

時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＬ［ｊ］には電位Ｖ_ＰＳの印加が
開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間に、メモリセルＭＣ［ｊ］
が有するセルトランジスタＣＴｒの制御ゲートの電位が電位Ｖ_ＰＳに達する。このとき、
メモリセルＭＣ［ｎ］において、セルトランジスタＣＴｒの第１端子に、配線ＢＬから供
給された低レベル電位が印加されているため、メモリセルＭＣ［ｎ］が有するセルトラン
ジスタＣＴｒがオン状態となる。また、これにより、メモリセルＭＣ［ｎ－１］のセルト
ランジスタＣＴｒの第１端子に、配線ＢＬから供給された低レベル電位が印加されること
になる。つまり、メモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒが順次オン状態
となる。

【0054】

また、時刻Ｔ１１から時刻Ｔ１２までの間において、配線ＷＬ［ｐ］には、電位Ｖ_ＰＧ
Ｍの印加が開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間に、メモリセル
ＭＣ［ｐ］が有するセルトランジスタＣＴｒの制御ゲートの電位が電位Ｖ_ＰＧＭに達する
。また、前述の動作により、メモリセルＭＣ［ｐ］が有するセルトランジスタＣＴｒの第
１端子に配線ＢＬから供給された低レベル電位が印加されているため、メモリセルＭＣ［
ｐ］が有するセルトランジスタＣＴｒのチャネル形成領域から電荷蓄積層に電子が注入さ
れる。これにより、メモリセルＭＣ［ｐ］へのデータの書き込みが行われる。なお、メモ
リセルＭＣ［ｐ］が有するセルトランジスタＣＴｒのチャネル形成領域から電荷蓄積層に
電子が注入されることによって、セルトランジスタＣＴｒのしきい値電圧が上昇する。

【0055】

時刻Ｔ１２までにおいて、配線ＢＬから供給された低レベル電位が、トランジスタＳＴ
ｒの第１端子にまで印加されたものとする。時刻Ｔ１２から時刻Ｔ１３までの間では、配
線ＷＬ［ｊ］、及び配線ＷＬ［ｐ］に低レベル電位の印加が開始され、時刻Ｔ１２から時
刻Ｔ１３までの間に、配線ＷＬ［ｊ］、及び配線ＷＬ［ｐ］のそれぞれの電位が低レベル
電位となる。

【0056】

時刻Ｔ１３以降において、配線ＢＳＬに低レベル電位の印加が開始される。これにより
、時刻Ｔ１３以降に、トランジスタＢＴｒのゲートの電位が低レベル電位となるため、ト
ランジスタＢＴｒがオフ状態となる。また、図４（Ａ）のタイミングチャートには図示し
ていないが、このとき、配線ＢＳＬに低レベル電位を供給せず、配線ＢＬの電位を高レベ
ル電位とすることによって、トランジスタＢＴｒをオフ状態にすることができる。

【0057】

以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置に対して、データを書き込
むことができる。

【0058】

＜＜読み出し動作＞＞
図４（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャートで
ある。図４（Ｂ）のタイミングチャートは、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］（ｑは、１
以上ｎ以下であり、かつｐでない整数である。）、配線ＷＬ［ｊ］（ここでのｊは、１以
上ｎ以下であり、かつｐ及びｑでない整数である。）、配線ＢＳＬ、配線ＳＳＬ、配線Ｓ
Ｌの電位の大きさの変化を示し、配線ＳＬ‐配線ＢＬ間に流れる電流としてＩ_ＲＥＡＤの
大きさの変化を示している。なお、図４（Ｂ）のタイミングチャートは、メモリセルＭＣ
［ｐ］及びメモリセルＭＣ［ｑ］からデータを読み出す動作例を示している。そして、メ
モリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されており、
メモリセルＭＣ［ｑ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されていな
いものとする。

【0059】

時刻Ｔ２０以前において、配線ＳＬには、低レベル電位が供給されている。

【0060】

時刻Ｔ２０から時刻Ｔ２１までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電
位の印加が開始される。これにより、時刻Ｔ２０から時刻Ｔ２１までの間に、トランジス
タＢＴｒ及びトランジスタＳＴｒのゲートの電位が高レベル電位に達するため、トランジ
スタＢＴｒ及びトランジスタＳＴｒがオン状態となる。また、トランジスタＳＴｒがオン
状態となることによって、メモリセルＭＣ［１］のセルトランジスタＣＴｒの第２端子に
配線ＳＬから供給された低レベル電位が印加される。

【0061】

時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＬ［ｑ］及び配線ＷＬ［ｊ］には
電位Ｖ_ＰＳの印加が開始される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間に、メ
モリセルＭＣ［ｑ］及びメモリセルＭＣ［ｊ］が有するセルトランジスタＣＴｒの制御ゲ
ートの電位が電位Ｖ_ＰＳに達する。このとき、メモリセルＭＣ［ｑ］及びメモリセルＭＣ
［ｊ］のセルトランジスタＣＴｒの第２端子に、配線ＳＬから供給された低レベル電位が
印加されている場合、そのセルトランジスタＣＴｒはオン状態となる。

【0062】

一方、時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＷＬ［ｐ］には、低レベル電
位が印加される。これにより、時刻Ｔ２１から時刻Ｔ２２までの間に、メモリセルＭＣ［
ｐ］が有するセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。ところ
で、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されて
いるため、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒのしきい値電圧が上昇してい
る。以上の理由により、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒはオフ状態とな
り、配線ＳＬ‐配線ＢＬ間に電流は流れない。つまり、このとき、配線ＢＬに流れる電流
量を計測して、配線ＳＬ‐配線ＢＬ間に電流が流れないことを示すことによって、メモリ
セルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されていることが
いえる。

【0063】

時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］、配線
ＷＬ［ｊ］のそれぞれに低レベル電位の供給が開始される。これにより、時刻Ｔ２２から
時刻Ｔ２３までの間に、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞ
れのセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。

【0064】

時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｊ］に電位Ｖ_ＰＳの供給が開
始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭＣ［ｊ］が
有するセルトランジスタＣＴｒの制御ゲートの電位が電位Ｖ_ＰＳに達する。このとき、メ
モリセルＭＣ［ｊ］のセルトランジスタＣＴｒの第１端子に、配線ＳＬから供給された低
レベル電位が印加されている場合、そのセルトランジスタＣＴｒはオン状態となる。

【0065】

また、時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｐ］に電位Ｖ_ＰＳの供
給が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭＣ［
ｐ］が有するセルトランジスタＣＴｒの制御ゲートが電位Ｖ_ＰＳに達する。ところで、メ
モリセルＭＣ［ｐ］のセルトランジスタＣＴｒの電荷蓄積層には電子が注入されているた
め、メモリセルＭＣ［ｐ］のセルトランジスタＣＴｒのしきい値電圧が上昇しているが、
セルトランジスタＣＴｒの制御ゲートには電位Ｖ_ＰＳが印加されているため、本動作例で
は、セルトランジスタＣＴｒは実質的にオン状態となるものとする。

【0066】

そして、時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＷＬ［ｑ］には低レベル電
位が印加されている。これにより、時刻Ｔ２３から時刻Ｔ２４までの間に、メモリセルＭ
Ｃ［ｑ］が有するセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。な
お、メモリセルＭＣが有するセルトランジスタＣＴｒは、ノーマリーオン特性で動作する
。そのため、メモリセルＭＣ［ｑ］のセルトランジスタＣＴｒの第１端子に、配線ＳＬか
ら供給された低レベル電位が印加されていても、そのセルトランジスタＣＴｒはオン状態
となる。

【0067】

つまり、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのセルトラ
ンジスタＣＴｒがオン状態となっているため、それぞれのソース‐ドレイン間に電流が流
れる。つまり、このとき、配線ＢＬに流れる電流量を計測して、配線ＳＬ‐配線ＢＬ間に
電流が流れていることを示すことによって、メモリセルＭＣ［ｑ］のセルトランジスタＣ
Ｔｒの電荷蓄積層には電子が注入されていないことがいえる。

【0068】

時刻Ｔ２４から時刻Ｔ２５までの間において、配線ＷＬ［ｐ］、配線ＷＬ［ｑ］、配線
ＷＬ［ｊ］のそれぞれに低レベル電位の供給が開始される。これにより、時刻Ｔ２４から
時刻Ｔ２５までの間に、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞ
れのセルトランジスタＣＴｒの制御ゲートの電位が低レベル電位となる。

【0069】

時刻Ｔ２５以降において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始され
る。これにより、時刻Ｔ２５から時刻Ｔ２６までの間に、トランジスタＢＴｒ及びトラン
ジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ
及びトランジスタＳＴｒがオフ状態となる。

【0070】

つまり、メモリセルＭＣからデータを読み出す場合、当該メモリセルＭＣのセルトラン
ジスタＣＴｒの制御ゲートに低レベル電位を印加し、それ以外のメモリセルＭＣのセルト
ランジスタＣＴｒの制御ゲートに高レベル電位を印加して、配線ＳＬ‐配線ＢＬ間に流れ
る電流量を計測することによって、メモリセルＭＣに保持されているデータを読み出すこ
とができる。

【0071】

以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置から、データの書き込み、
及びデータの読み出しを行うことができる。

【0072】

＜＜消去動作＞＞
図５（Ａ）は、半導体装置に保持されたデータを消去する動作例を示したタイミングチ
ャートである。図５（Ａ）のタイミングチャートは、配線ＷＬ［ｊ］（ここでのｊは、１
以上ｎ以下の整数である。）、配線ＢＳＬ、配線ＳＳＬ、配線ＢＬ、及び配線ＳＬの電位
の大きさの変化を示している。なお、ＮＡＮＤメモリ素子に対する消去動作は１ページ単
位で行われるものとする。

【0073】

時刻Ｔ３０以前において、配線ＢＬ及び配線ＳＬには、低レベル電位が供給されている
。

【0074】

また、時刻Ｔ３０から時刻Ｔ３３までの間において、配線ＷＬ［ｊ］には、常に低レベ
ル電位が供給されている。

【0075】

時刻Ｔ３０から時刻Ｔ３１までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電
位の印加が開始される。これにより、時刻Ｔ３０から時刻Ｔ３１までの間に、トランジス
タＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が高レベル電位に達するため
、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となる。また、トランジスタＢ
Ｔｒ及びトランジスタＳＴｒがオン状態となることによって、メモリセルＭＣ［１］が有
するセルトランジスタＣＴｒの第２端子に、配線ＳＬから供給された低レベル電位が印加
され、メモリセルＭＣ［ｎ］が有するセルトランジスタＣＴｒの第１端子に、配線ＢＬか
ら供給された低レベル電位が印加される。

【0076】

時刻Ｔ３１から時刻Ｔ３２までの間において、配線ＢＬ及び配線ＳＬに電位Ｖ_ＥＲの印
加が開始される。なお、電位Ｖ_ＥＲは、配線ＢＬ及び配線ＳＬに流れる高レベル電位より
も高い電位としている。これにより、時刻Ｔ３１から時刻Ｔ３２までの間において、メモ
リセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有する全てのセルトランジスタＣＴｒのチ
ャネル形成領域の電位が上昇するため、各セルトランジスタＣＴｒの電荷蓄積層に注入さ
れている電子が、チャネル形成領域側に引き抜かれる。

【0077】

時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＢＬ及び配線ＳＬに低レベル電位の
印加が開始される。

【0078】

時刻Ｔ３３以降において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が開始され
る。これにより、時刻Ｔ３３から時刻Ｔ３４までの間に、トランジスタＢＴｒ及びトラン
ジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、トランジスタＢＴｒ
及びトランジスタＳＴｒがオフ状態となる。

【0079】

以上の動作により、図１（Ａ）、（Ｂ）に示した半導体装置から、データを消去するこ
とができる。

【0080】

また、図１（Ｂ）に示す半導体装置において、配線ＢＧＬを用いることによって、上述
した消去動作とは別の消去動作を行うことができる。その動作例について図５（Ｂ）に示
す。

【0081】

時刻Ｔ４０以前において、配線ＢＬ及び配線ＳＬには、低レベル電位が供給されている
。

【0082】

また、時刻Ｔ４０から時刻Ｔ４５までの間において、配線ＷＬ［ｊ］には、常に低レベ
ル電位が供給される。

【0083】

時刻Ｔ４０から時刻Ｔ４１までの間において、配線ＢＳＬ及び配線ＳＳＬに低レベル電
位の印加が開始される。これにより、時刻Ｔ４０から時刻Ｔ４１までの間に、トランジス
タＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が低レベル電位となるため、
トランジスタＢＴｒ及びトランジスタＳＴｒがオフ状態となる。このため、トランジスタ
ＳＴｒの第１端子とトランジスタＢＴｒの第１端子との間は、フローティング状態となる
。

【0084】

また、時刻Ｔ４０から時刻Ｔ４１までの間において、配線ＢＧＬに電位Ｖ_ＢＧＥＲの印
加が開始される。なお、電位Ｖ_ＢＧＥＲは、非常に高い電位とする。トランジスタＳＴｒ
の第１端子とトランジスタＢＴｒの第１端子との間はフローティング状態であり、時刻Ｔ
４０から時刻Ｔ４１までの間で配線ＢＧＬの電位がＶ_ＢＧＥＲとなることによって、メモ
リセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有する全てのセルトランジスタＣＴｒのチ
ャネル形成領域の電位が容量結合によって昇圧される。そのため、各セルトランジスタＣ
Ｔｒの電荷蓄積層に注入されている電子が、チャネル形成領域側に引き抜かれる。

【0085】

時刻Ｔ４１から時刻Ｔ４２までの間において、配線ＢＳＬ及び配線ＳＳＬに高レベル電
位の印加が開始される。これにより、時刻Ｔ４１から時刻Ｔ４２までの間に、トランジス
タＢＴｒ及びトランジスタＳＴｒのそれぞれのゲートの電位が高レベル電位に達するため
、トランジスタＢＴｒ及びトランジスタＳＴｒがオン状態となる。

【0086】

時刻Ｔ４２から時刻Ｔ４３までの間において、配線ＢＬに高レベル電位の印加が開始さ
れる。これにより、時刻Ｔ４２から時刻Ｔ４３までの間において、セルトランジスタＣＴ
ｒの電荷蓄積層から引き抜いた電子を、配線ＢＬに流すことができる。

【0087】

時刻Ｔ４３から時刻Ｔ４４までの間において、配線ＢＬに低レベル電位の印加が開始さ
れる。続いて、時刻Ｔ４４において、配線ＢＳＬ及び配線ＳＳＬに低レベル電位の印加が
開始される。これにより、トランジスタＢＴｒ及びトランジスタＳＴｒのそれぞれのゲー
トの電位が低レベル電位となるため、トランジスタＢＴｒ及びトランジスタＳＴｒがオフ
状態となる。最後に、時刻Ｔ４５以降において、配線ＢＧＬには、低レベル電位が供給さ
れる。

【0088】

以上の動作のとおり、配線ＢＧＬを用いることでも、図１（Ｂ）に示した半導体装置か
ら、データを消去することができる。

【0089】

＜構造例と作製方法例１＞
以下、上記で説明した図１乃至図３の回路構成を有する半導体装置の構造の理解を助け
るため、その作製方法について説明する。

【0090】

図６（Ａ）、（Ｂ）、（Ｃ）は、図２又は図３の半導体装置を示した模式図の一例であ
る。図６（Ａ）は当該半導体装置の斜視図を示しており、図６（Ｂ）は、図６（Ａ）の上
面図を示している。更に、図６（Ｃ）は、図６（Ｂ）の一点鎖線Ａ１‐Ａ２に対応する断
面図を示している。

【0091】

当該半導体装置は、配線ＷＬと、絶縁体（図６ではハッチングを図示していない領域）
と、が積層された構造体を有する。

【0092】

加えて、当該構造体に対して、絶縁体と、配線ＷＬと、を一括で貫通するような開口部
が形成されている。そして、配線ＷＬが貫通された領域ＡＲにメモリセルＭＣを設けるた
めに、当該開口部に絶縁体と、導電体と、半導体と、が形成されている。なお、当該導電
体は、メモリセルＭＣのセルトランジスタＣＴｒのソース電極、又はドレイン電極として
機能し、当該半導体は、セルトランジスタＣＴｒのチャネル形成領域として機能する。ま
た、当該導電体を形成せず、当該半導体においてチャネル形成領域と低抵抗領域を形成し
て、当該低抵抗領域をセルトランジスタＣＴｒのソース電極、又はドレイン電極として適
用してもよい。図６（Ａ）、（Ｂ）、（Ｃ）では、該開口部に絶縁体と、導電体と、半導
体と、が形成されている領域を、領域ＨＬとして図示している。特に、図６（Ａ）におい
て、構造体の内部に含まれる領域ＨＬを破線で図示している。なお、メモリセルＭＣが有
するトランジスタにバックゲートが設けられている場合、領域ＨＬが有する当該導電体は
、当該バックゲートと電気的に接続するための配線ＢＧＬとしても機能してよい。

【0093】

つまり、図６において、図１（Ａ）、（Ｂ）のいずれかに示した半導体装置は領域ＳＤ
１に形成され、図２、又は図３に示した半導体装置は領域ＳＤ２に形成されていることを
示している。

【0094】

ところで、配線ＷＬが露出している領域ＴＭは、配線ＷＬに電位を与えるための接続端
子として機能する。つまり、領域ＴＭに配線を電気的に接続することによって、セルトラ
ンジスタＣＴｒのゲートに電位を与えることができる。

【0095】

なお、領域ＴＭの形状は、図６に示した構成例に限定されない。本発明の一態様の半導
体装置の構成は、例えば、図６に示す領域ＴＭ上に絶縁体が形成され、当該絶縁体に開口
部が設けられ、当該開口部を埋めるように導電体ＰＧが形成された構成としてもよい（図
７（Ａ）、（Ｂ）、（Ｃ））。なお、導電体ＰＧ上には、配線ＥＲが形成されており、こ
れによって、配線ＥＲと、配線ＷＬと、が電気的に接続される。なお、図７（Ａ）におい
て、構造体の内部に含まれる導電体ＰＧを破線で図示しており、領域ＨＬの破線を省略し
ている。

【0096】

以下の作製方法例１では、領域ＡＲに、図１乃至図３に示したメモリセルＭＣを形成す
るための方法について説明する。

【0097】

＜＜作製方法例１＞＞
図８乃至図１４は、図１（Ａ）に示す半導体装置の作製例を説明するための断面図であ
り、特に、セルトランジスタＣＴｒのチャネル長方向の断面図を示している。また、図８
乃至図１４の断面図では、図の明瞭化のために一部の要素を省いて図示している。

【0098】

図８（Ａ）に示すように、図１（Ａ）の半導体装置は、基板（図示しない。）の上方に
配置された絶縁体１０１Ａと、絶縁体１０１Ａ上に配置された導電体１３２Ａと、導電体
１３２Ａ上に配置された絶縁体１０１Ｂと、絶縁体１０１Ｂ上に配置された導電体１３２
Ｂと、導電体１３２Ｂ上に配置された絶縁体１０１Ｃと、を有する。なお、以後、これら
の複数の導電体及び複数の絶縁体を有する積層体（以後の工程によっては、これら以外の
絶縁体、導電体等も含まれる。）を、積層体１００と記載する。

【0099】

なお、当該基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いれ
ばよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化
ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、
半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シ
リコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリ
ウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領
域が含まれる半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板
などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある
。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体ま
たは絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などが
ある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる
素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

【0100】

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジス
タを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジス
タを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトラ
ンジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、
フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板
は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元
の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好
ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の
厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化
することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性が
含まれる場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質が含まれる場合
がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和するこ
とができる。即ち、丈夫な半導体装置を提供することができる。

【0101】

可とう性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊
維などを用いることができる。可とう性基板は、線膨張率が低いほど環境による変形が抑
制されて好ましい。可とう性基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、
５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂と
しては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど
）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率
が低いため、可とう性基板として好適である。

【0102】

本実施の形態で説明する作製例では、その工程中に加熱処理が含まれるため、基板とし
ては、耐熱性の高い、且つ熱膨張率の低い材料を用いることが好ましい。

【0103】

導電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）に示す配線ＷＬとして機能する。

【0104】

導電体１３２Ａ、導電体１３２Ｂとしては、例えば、アルミニウム、クロム、銅、銀、
金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナ
ジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ル
テニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リ
ン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、
ニッケルシリサイドなどのシリサイドを用いてもよい。

【0105】

また、導電体１３２Ａ、導電体１３２Ｂとしては、後述する半導体１５１に適用可能な
金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いてもよい。また、前述し
た金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタ
ルなどの窒素を含む導電性材料を用いてもよい。また、例えば、インジウム錫酸化物、酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などを用いてもよい。また、例え
ば、窒素を含むインジウムガリウム亜鉛酸化物などを用いてもよい。このような材料を用
いることで、周辺の絶縁体などから混入する水素、又は水を捕獲することができる場合が
ある。

【0106】

また、導電体１３２Ａ、導電体１３２Ｂとして、水または水素などの不純物の透過を抑
制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタ
ル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく
、単層または積層とすればよい。

【0107】

また、上記の材料で形成される導電体を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、例えば、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わ
せた積層構造としてもよい。また、例えば、前述した金属元素を含む材料と、酸素を含む
導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、
導電体に接する絶縁体として過剰酸素領域を有する絶縁体を適用することで、導電体の絶
縁体と接する領域において、酸素が拡散する場合がある。これにより、金属元素を含む材
料と、酸素を含む導電性材料と、を組み合わせた積層構造を形成してもよい。また、同様
に、導電体に接する絶縁体として過剰窒素領域を有する絶縁体を適用することで、導電体
の絶縁体と接する領域において、窒素が拡散する場合がある。これにより、金属元素を含
む材料と、窒素を含む導電性材料と、を組み合わせた積層構造を形成してもよい。

【0108】

なお、導電体１３２Ａ、導電体１３２Ｂのそれぞれは、互いに同一の材料であってもよ
いし、互いに異なる材料であってもよい。つまり、本発明の一態様の半導体装置を構成す
る導電体１３２Ａ、導電体１３２Ｂに適用する材料をそれぞれ適宜選択して用いることが
できる。

【0109】

導電体１３２Ａ、導電体１３２Ｂの形成方法に特に限定は無い。例えば、スパッタリン
グ法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ（Ｍｏｌ
ｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法などによって成膜することができる。

【0110】

絶縁体１０１Ａ乃至絶縁体１０１Ｃとしては、例えば、水、又は水素などの不純物濃度
が低減されている材料であることが好ましい。例えば、絶縁体１０１Ａ乃至絶縁体１０１
Ｃの水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉ
ｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、絶縁体の膜の表面温度が５０℃以上５０
０℃以下までの範囲において、水素分子に換算した脱離量が、絶縁体１０１Ａ乃至絶縁体
１０１Ｃのいずれか一の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ
^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×
１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体１０１Ａ乃至絶縁
体１０１Ｃは、加熱により酸素が放出される絶縁体を用いて形成してもよい。

【0111】

絶縁体１０１Ａ乃至絶縁体１０１Ｃとしては、例えば、ホウ素、炭素、窒素、酸素、フ
ッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲル
マニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタ
ルを含む絶縁体を、単層で、又は積層で用いることができる。また、例えば、酸化シリコ
ン又は酸化窒化シリコンを含む材料を用いることができる。

【0112】

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の
含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組
成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組
成として、酸素よりも窒素の含有量が多い材料を示す。

【0113】

絶縁体１０１Ａ乃至絶縁体１０１Ｃの形成方法に特に限定は無い。例えば、スパッタリ
ング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、Ａ
ＬＤ法、ＰＬＤ法などによって成膜することができる。

【0114】

次の工程では、図８（Ｂ）に示すとおり、レジストマスク形成とエッチング処理などに
よって、図８（Ａ）に示す積層体１００に対して、開口部１９１が形成される。

【0115】

レジストマスクの形成は、例えば、リソグラフィ法、印刷法、インクジェット法等を適
宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。また、エッチング処理については、ドラ
イエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。

【0116】

そして、図９（Ａ）に示すとおり、エッチング処理などを用いて、開口部１９１の側面
に位置する導電体１３２Ａ、導電体１３２Ｂのそれぞれ一部が除去されて、当該側面部に
凹部１９２Ａ、凹部１９２Ｂが形成される。ここでは、導電体１３２Ａ、導電体１３２Ｂ
としては、積層体１００のうち、導電体１３２Ａ、導電体１３２Ｂが選択的に除去される
ような材料（例えば、絶縁体１０１Ａ、絶縁体１０１Ｂ、絶縁体１０１Ｃよりもエッチン
グレートが高い材料など）が適用されているものとする。

【0117】

次の工程では、図９（Ｂ）に示すとおり、図９（Ａ）に示す開口部１９１の側面、及び
凹部１９２Ａ、凹部１９２Ｂに、絶縁体１０２が成膜される。

【0118】

絶縁体１０２は、セルトランジスタＣＴｒのゲート絶縁膜として機能する。

【0119】

絶縁体１０２としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好
ましい。また、絶縁体１０２としては、例えば、酸化アルミニウム、酸化ハフニウム、ま
たはアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶
縁体１０２としては、これらを積層した絶縁体としてもよい。

【0120】

絶縁体１０２の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法（ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＰＣＶＤ（Ｐｌａｓｍａ
ＣＶＤ）法など）などを用いてもよい。また、別の成膜方法としては、例えば、スパッ
タリング法などを用いることができる場合がある。

【0121】

次の工程では、図１０（Ａ）に示すとおり、図９（Ｂ）に示す開口部１９１の側面、及
び形成されている凹部に、絶縁体１１１が成膜される。つまり、絶縁体１０２の形成面に
絶縁体１１１が形成される。

【0122】

絶縁体１１１が形成された領域のうち、後述する絶縁体１０４を介して、後述する半導
体１５１の領域１５１ａと重畳する領域は、セルトランジスタＣＴｒの電荷蓄積層として
機能する。

【0123】

絶縁体１１１としては、例えば、窒化シリコンや、窒化酸化シリコンを用いることが好
ましい。

【0124】

絶縁体１１１の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。

【0125】

次の工程では、図１０（Ｂ）に示すとおり、図１０（Ａ）に示す開口部１９１の側面、
及び形成されている凹部に、絶縁体１０４が成膜される。つまり、絶縁体１１１の形成面
に絶縁体１０４が形成される。

【0126】

絶縁体１０４は、セルトランジスタＣＴｒのトンネル絶縁膜として機能する。

【0127】

絶縁体１０４としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることが好
ましい。また、絶縁体１０４としては、酸化アルミニウム、酸化ハフニウム、またはアル
ミニウムおよびハフニウムを有する酸化物を用いてもよい。また、絶縁体１０４としては
、これらを積層した絶縁体としてもよい。そして、絶縁体１０４は、絶縁体１０２よりも
薄いことが好ましい。絶縁体１０４を絶縁体１０２よりも薄くすることで、後述する半導
体１５１から、絶縁体１０４を介して、絶縁体１１１にトンネル効果による電荷の移動を
行うことができる。

【0128】

絶縁体１０４の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。

【0129】

次に、図１１（Ａ）に示すとおり、図１０（Ｂ）に示す開口部１９１の側面、及び形成
されている凹部に、半導体１５１が成膜される。つまり、絶縁体１０４の形成面に半導体
１５１が形成される。

【0130】

半導体１５１としては、例えば、実施の形態４で説明する金属酸化物が含まれている材
料を適用することができる。また、例えば、シリコンが含まれている材料を適用すること
ができる。特に、当該シリコンは、多結晶であることが好ましい。

【0131】

ところで、半導体１５１に金属酸化物が含まれている場合、半導体１５１に接する絶縁
体１０４は、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する絶
縁性材料を用いることが好ましい。そのような絶縁体１０４を形成することで、絶縁体１
０４を透過して水又は水素などの不純物が進入して、半導体１５１に含まれる酸素と反応
して水となるのを防ぐことができる場合がある。半導体１５１内で水が生成されると、半
導体１５１内で酸素欠損が形成される場合がある。当該酸素欠損に、水素などの不純物が
入ることにより、キャリアとなる電子が生成される場合がある。そのため、半導体１５１
内において、水素が多く含まれている領域が存在する場合、当該領域がチャネル形成領域
に含まれるトランジスタは、ノーマリーオン特性となりやすい。これを防ぐため、絶縁体
１０４として、酸素だけでなく、水又は水素などの不純物の透過を抑制する機能を有する
絶縁性材料を用いることが望まれる。

【0132】

次に、図１１（Ｂ）に示す工程について説明する。

【0133】

半導体１５１として金属酸化物を有する材料を適用している場合、開口部１９１の側面
に位置する半導体１５１の形成面に対して、酸素を供給する処理を行ってもよい。この場
合、図１１（Ｂ）に示す供給処理１０は、酸素を供給する工程として考える。酸素を供給
する処理としては、例えば、減圧状態で酸素を含むプラズマ処理、酸素雰囲気下における
熱処理などが挙げられる。特に、酸素を含むプラズマ処理としては、例えばマイクロ波を
用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。なお、こ
こで説明する供給処理１０は、必ずしも行わなくてもよい場合がある。

【0134】

また、半導体１５１としてシリコンを有する材料を適用している場合、開口部１９１の
側面に位置する半導体１５１の形成面に対して、不純物を供給する処理を行ってもよい。
この場合、図１１（Ｂ）に示す供給処理１０は、不純物を供給する工程として考える。な
お、供給処理１０を行っている最中は、半導体装置に対して熱処理を行うのが好ましい。
例えば、不純物としてｐ型不純物（アクセプタ）を用いることができる。ｐ型不純物とし
ては、ボロン、アルミニウム、ガリウムなどを用いることができる。また、例えば、不純
物としては、ｎ型不純物（ドナー）を用いることができる。ｎ型不純物としては、リン、
ヒ素などを用いることができる。なお、ここで説明する供給処理１０は、必ずしも行わな
くてもよい場合がある。

【0135】

半導体１５１の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0136】

次の工程では、図１２（Ａ）に示すとおり、図１１（Ｂ）に示す開口部１９１の側面、
及び形成されている凹部に、絶縁体１０９が成膜される。つまり、半導体１５１の形成面
に絶縁体１０９が形成される。

【0137】

絶縁体１０９に含まれる成分としては、先に形成した半導体１５１との界面、及び界面
近傍において、半導体１５１に含まれる成分と化合物を形成する成分でないことが好まし
い。又は、仮に当該化合物が形成されたとしても、当該化合物が絶縁体であることが好ま
しい。又は、仮に当該化合物が形成されたとしても、当該化合物は、半導体１５１におい
て、キャリアとして寄与しない化合物であることが好ましい。

【0138】

絶縁体１０９としては、例えば、酸化シリコンを用いることができる。

【0139】

絶縁体１０９の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。

【0140】

次の工程では、図１２（Ｂ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部のみに絶縁体１０９が残るように、開口部１９１に含まれる絶縁
体１０９の一部が除去される。これによって、絶縁体１０９ａ、絶縁体１０９ｂが形成さ
れる。なお、このとき、絶縁体１０４が開口部１９１に露出しない程度であれば、半導体
１５１の一部が除去されていてもよい。

【0141】

なお、レジストマスクの形成とエッチング処理と、については、図８（Ｂ）の説明を参
酌する。

【0142】

ところで、半導体１５１として金属酸化物を有する材料を適用している場合、形成され
ている開口部１９１の側面に対して、水素などの不純物を供給する処理を行ってもよい。
なお、この場合、水素などの不純物を供給する処理については、図１３に示す供給処理１
１を水素などの不純物を供給する工程として考える。図１３における供給処理１１は、絶
縁体１０９ａ、絶縁体１０９ｂ、半導体１５１の領域１５１ｂに対して行っている。なお
、図１３では、半導体１５１に含まれる成分と、供給処理１１によって供給された不純物
と、を含む化合物として、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）を記載し
ている。この工程を行うことにより、半導体１５１の領域１５１ｂを低抵抗化することが
できる。なお、ここで説明する供給処理１１は、必ずしも行わなくてもよい場合がある。

【0143】

また、半導体１５１としてシリコンを有する材料を適用している場合、形成されている
開口部１９１の側面に対して、不純物を供給する処理を行ってもよい。なお、この場合、
不純物を供給する処理については、図１３に示す供給処理１１を、不純物を供給する工程
として考える。図１３における供給処理１１は、絶縁体１０９ａ、絶縁体１０９ｂ、半導
体１５１の領域１５１ｂに対して行っている。なお、供給処理１１を行っている最中は、
積層体１００に対して熱処理を行うのが好ましい。なお、不純物としては、例えば、リン
、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例えば、不純物として
は、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ）を用いることがで
きる。この工程を行うことにより、半導体１５１の領域１５１ｂに対して、半導体１５１
の表面、及び表面近傍に不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ
）を形成することができ、半導体１５１の領域１５１ｂを低抵抗化することができる。な
お、先に説明した図１１（Ｂ）の供給処理１０を行っている場合、ここで説明する供給処
理１１は、必ずしも行わなくてもよい。

【0144】

なお、半導体１５１としてシリコン、又は金属酸化物のどちらか一方を有する材料を適
用した場合において、半導体１５１の形成面に絶縁体１０９ａ及び絶縁体１０９ｂが形成
された領域１５１ａでは、絶縁体１０９ａ及び絶縁体１０９ｂがマスクとして不純物を遮
蔽する役割を有するため、半導体１５１の領域１５１ａには不純物が供給されない。

【0145】

次の工程では、図１４（Ａ）に示すとおり、図１３に示す開口部１９１の側面に、絶縁
体１０５が成膜される。

【0146】

半導体１５１が金属酸化物を含む材料である場合、絶縁体１０５としては、例えば、窒
化シリコンが含まれていることが好ましい。半導体１５１は絶縁体１０５に接することで
、絶縁体１０５に含まれる窒素、窒化物、その他の成分などが半導体１５１に拡散する場
合がある。また、このとき、積層体１００に対して熱処理を行ってもよいし行わなくても
よい。これにより、図１４（Ａ）において、半導体１５１は、絶縁体１０５との界面、及
び界面近傍において、絶縁体１０５から拡散される窒素、窒化物、その他の成分などによ
って、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）が形成される場合がある。こ
れにより、半導体１５１の領域１５１ｂが低抵抗化される。つまり、隣り合うセルトラン
ジスタＣＴｒの電気的接続において、抵抗を下げることができる場合がある。

【0147】

また、半導体１５１がシリコンを含む材料である場合、絶縁体１０５としては、例えば
、半導体１５１に拡散させるための不純物（元素、又はイオン）が含まれていることが好
ましい。例えば、当該不純物としては、リン、ヒ素などのｎ型不純物（ドナー）を用いる
ことができる。また、例えば、当該不純物としては、ボロン、アルミニウム、ガリウムな
どのｐ型不純物（アクセプタ）を用いることができる。

【0148】

半導体１５１は絶縁体１０５に接することで、絶縁体１０５に含まれる不純物（元素、
又はイオン）が半導体１５１に拡散する場合がある。また、このとき、積層体１００に対
して熱処理を行ってもよいし行わなくてもよい。これにより、半導体１５１の、絶縁体１
０５に接する界面、及び界面近傍に不純物領域１６２Ａ（不純物領域１６２Ｂ、不純物領
域１６２Ｃ）が形成されて、半導体１５１の領域１５１ｂが低抵抗化される場合がある。

【0149】

絶縁体１０５の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。

【0150】

図１３、及び図１４（Ａ）は、それぞれ半導体１５１の領域１５１ｂを低抵抗化するた
めの工程を示している。換言すれば、図１３、及び図１４（Ａ）は、半導体１５１の領域
１５１ｂに化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）、又は不純物領域１６２
Ａ（不純物領域１６２Ｂ、不純物領域１６２Ｃ）を形成する工程を示している。そのため
、半導体装置を作製する工程では、図１３、及び図１４（Ａ）は、どちらか一方の工程の
み行えばよい。また、両方の工程を行ってもよい場合がある。

【0151】

次の工程では、図１４（Ｂ）に示すとおり、残りの開口部１９１が埋まるように、絶縁
体１０５の形成面に絶縁体１０６が成膜される。

【0152】

絶縁体１０６としては、例えば、水、水素などの不純物などの透過を抑制する機能を有
する絶縁性材料を用いることが好ましい。例えば、絶縁体１０６として、酸化アルミニウ
ムなどを用いることができる。ただし、絶縁体１０６に適用できる材料は上述に限定せず
、絶縁体１０６としては、例えば、水、水素などの不純物濃度が低減された膜として、上
述した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。

【0153】

また、絶縁体１０６としては、一例としては、酸素の透過を抑制する機能を有する絶縁
性材料を用いることが好ましい。例えば、絶縁体１０６として、窒化シリコン、窒化酸化
シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いるこ
とが好ましい。このような絶縁体１０６を形成することで、半導体１５１が金属酸化物を
含む材料を有する場合において、半導体１５１に含まれる酸素が脱離して、絶縁体１０５
、及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）を介して、当該酸素が絶縁体１０６に拡
散するのを防ぐことができる場合がある。これにより、半導体１５１の酸素濃度の低減を
防ぐことができる場合がある。

【0154】

また、絶縁体１０６としては、一例としては、酸素を透過する機能を有する絶縁性材料
を用いることが好ましい。例えば、絶縁体１０６に酸素をドーピングし、絶縁体１０５、
及び／又は絶縁体１０９ａ（絶縁体１０９ｂ）を介して、酸素を拡散させることにより、
半導体１５１に酸素を供給することができる場合がある。これにより、半導体１５１の酸
素濃度を高くすることができる場合がある。

【0155】

絶縁体１０６としては、例えば、酸化アルミニウムを用いることができる。酸化アルミ
ニウムをスパッタ法により成膜した場合、酸素が絶縁体１０５、及び／又は絶縁体１０９
ａ（絶縁体１０９ｂ）に供給される。絶縁体１０５、及び／又は絶縁体１０９ａ（絶縁体
１０９ｂ）に供給された酸素は、半導体１５１に供給される。その結果、半導体１５１の
酸素濃度を高くすることができる場合がある。

【0156】

絶縁体１０６の形成方法としては、絶縁体１０２の形成方法の記載を参酌する。

【0157】

ところで、導電体１３２Ａ（導電体１３２Ｂ）は、図１（Ａ）（Ｂ）に示すセルトラン
ジスタＣＴｒのゲート電極、及び配線ＷＬとして機能する。つまり、図１４（Ｂ）に示す
領域１８１Ａ（領域１８１Ｂ）において、セルトランジスタＣＴｒが形成されている。

【0158】

以上のとおり、図８（Ａ）から図１４（Ｂ）までの工程を行うことにより、図１（Ａ）
に示した半導体装置を作製することができる。

【0159】

図１５（Ａ）（Ｂ）には、それぞれ図１４（Ｂ）に示す半導体装置の一点鎖線Ｂ１－Ｂ
２、一点鎖線Ｂ３－Ｂ４における上面図を示している。また、図１６には、図６に示す構
成例のように、複数の開口部１９１を設けた場合の半導体装置の上面図を示している。な
お、当該上面図は、図１４（Ｂ）に示す半導体装置の一点鎖線Ｂ１－Ｂ２における上面図
で、開口部１９１を複数設けた場合に展開した図となっている。なお、開口部１９１の位
置は、図１６に示す位置に限定されず、回路設計の段階で自由に決めてもよい。

【0160】

本発明の一態様は、図１４（Ｂ）に示した半導体装置の構成例に限定されない。本発明
の一態様は、図１４（Ｂ）に示す半導体装置を適宜変更した構成とすることができる。

【0161】

例えば、本発明の一態様の半導体装置は、セルトランジスタに対してバックゲートを設
けた構成としてもよい。当該セルトランジスタにバックゲートを設ける場合、図１４（Ｂ
）において絶縁体１０６を成膜するのではなく、開口部１９１が埋まるように、導電体１
３４を成膜すればよい。このように工程を変更することによって、図１７に示す半導体装
置を構成することができる。

【0162】

このとき、導電体１３４は、図１（Ｂ）、図３に示す配線ＢＧＬとして機能する。

【0163】

導電体１３４としては、上述した導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料
を用いることができる。

【0164】

導電体１３４の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0165】

なお、図１８（Ａ）（Ｂ）には、それぞれ図１７に示す半導体装置の一点鎖線Ｂ１－Ｂ
２、一点鎖線Ｂ３－Ｂ４における上面図を示している。図１７に示す半導体装置は、導電
体１３４を形成した構成例となっているため、図１８（Ａ）（Ｂ）に示す上面図は、図１
５（Ａ）（Ｂ）に示す絶縁体１０６の代わりに導電体１３４が形成された構成となってい
る。

【0166】

なお、図１７に示す絶縁体１０５は、複数の絶縁体からなる積層の構成としてもよい。
複数の絶縁体からなる積層の構成としては、例えば、図１４（Ｂ）の説明で述べた絶縁体
１０５、絶縁体１０６の積層の構成としてもよい（図示しない。）。

【0167】

また、例えば、本発明の一態様の半導体装置は、一部の作製工程を変更してもよい。図
１９（Ａ）、（Ｂ）、図２０は、図１３とは異なる、半導体１５１の領域１５１ｂに対し
て低抵抗領域を形成する工程を示している。図１９（Ａ）に示す工程は、図１２（Ｂ）に
示した工程の後に、開口部１９１の側面に対して、導電体１３９を形成する工程を示して
いる。つまり、絶縁体１０９ａ（絶縁体１０９ｂ）、半導体１５１の領域１５１ｂの形成
面に導電体１３９が形成される。

【0168】

また、半導体１５１が金属酸化物を含む材料を有する場合、導電体１３９としては、例
えば、導電体１３９と接する半導体１５１の領域１５１ｂを低抵抗化させる役割を有する
材料であることが好ましい。導電体１３９としては、抵抗値が、２．４×１０^３［Ω／ｓ
ｑ］以下、好ましくは１．０×１０^３［Ω／ｓｑ］以下である金属、金属元素を有する窒
化物、または金属元素を有する酸化物を用いる。導電体１３９として、例えば、アルミニ
ウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属膜、Ａｌ－Ｔｉ
窒化物、窒化チタンなどの金属元素を有する窒化膜、またはインジウム錫酸化物、Ｉｎ－
Ｇａ－Ｚｎ酸化物などの金属元素を有する酸化膜を用いることができる。

【0169】

半導体１５１が金属酸化物を含む材料を有する場合、半導体１５１は導電体１３９に接
することで、熱処理を行うことで、導電体１３９に含まれる成分と半導体１５１に含まれ
る成分とによって、化合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）が形成されて、
半導体１５１の領域１５１ｂが低抵抗化される場合がある。なお、少なくとも半導体１５
１の、導電体１３９に接する界面、及び界面近傍が低抵抗化されていればよい。これは、
半導体１５１と導電体１３９の界面、又は当該界面近傍に位置する半導体１５１中の酸素
の一部が導電体１３９に吸収され、半導体１５１に酸素欠損が形成されて、領域１５１ｂ
が低抵抗化されるからと考えられる。

【0170】

又は、上記に加えて、半導体１５１と、導電体１３９と、が接した状態で、窒素を含む
雰囲気下において熱処理を行ってもよい。当該熱処理により、導電体１３９から、導電体
１３９の成分である金属元素が半導体１５１へ、または半導体１５１の成分である金属元
素が導電体１３９へと、拡散し、半導体１５１と、導電体１３９とが金属化合物を形成す
る場合がある。なお、その際、半導体１５１の金属元素と、導電体１３９の金属元素とが
、合金化してもよい。半導体１５１の金属元素と、導電体１３９の金属元素とが、合金化
することで、金属元素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供
することができる。

【0171】

ところで、半導体１５１に含まれる水素は、半導体１５１の領域１５１ｂに存在する酸
素欠損に入ることによって、比較的安定な状態となる。また、領域１５１ａに存在する酸
素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域１５１
ｂに拡散し、領域１５１ｂに存在する酸素欠損の中に入ることで、比較的安定な状態とな
る。従って、熱処理によって、領域１５１ｂはより低抵抗化され、領域１５１ａは高純度
化（水、水素などの不純物の低減）されて、より高抵抗化される。

【0172】

また、半導体１５１がシリコンを含む材料である場合、導電体１３９としては、例えば
、導電体１３２Ａ（導電体１３２Ｂ）に適用できる材料であり、かつ導電体１３２Ａ（導
電体１３２Ｂ）に適用できる材料に、半導体１５１に拡散させるための不純物（元素、又
はイオン）が含まれていることが好ましい。当該不純物としては、例えば、リン、ヒ素な
どのｎ型不純物（ドナー）を用いることができる。また、例えば、ボロン、アルミニウム
、ガリウムなどのｐ型不純物（アクセプタ）を用いることができる。また、このとき、場
合によっては、積層体１００に対して熱処理を行ってもよい。半導体１５１と不純物を含
む導電体１３９とが接することによって、半導体１５１の、導電体１３９に接する界面、
及び界面近傍に、当該不純物が拡散され、不純物領域１６２Ａ（不純物領域１６２Ｂ、不
純物領域１６２Ｃ）が形成される。

【0173】

導電体１３９に含まれている不純物がｎ型不純物（ドナー）の場合、半導体１５１の領
域１５１ｂ、又は半導体１５１の導電体１３９との界面近傍にｎ型の不純物領域が形成さ
れる場合がある。一方、導電体１３９に含まれている不純物がｐ型不純物（アクセプタ）
の場合、半導体１５１の領域１５１ｂ、又は半導体１５１の導電体１３９との界面近傍に
ｐ型の不純物領域が形成される場合がある。これにより、半導体１５１の領域１５１ｂ、
又は半導体１５１の導電体１３９との界面近傍にキャリアが形成されて、領域１５１ｂが
低抵抗化される場合がある。

【0174】

また、導電体１３９は、半導体１５１に含まれるシリコンとの組み合わせで、金属シリ
サイドを形成できるような材料でもよい。例えば、ニッケル、コバルト、モリブデン、タ
ングステン、チタンなどでもよい。又は、導電体１３９としては、導電率が高い材料でも
よい。例えば、アルミニウム、銅、銀などでもよい。または、導電体１３９としては、耐
熱性が高い材料でもよい。例えば、チタン、モリブデン、タングステン、タンタルなどで
もよい。

【0175】

また、このとき、熱処理を行うことで、導電体１３９に含まれる導電性材料と半導体１
５１に含まれる成分によって、半導体１５１の導電体１３９との界面近傍に金属シリサイ
ドが形成される場合がある。この場合、金属シリサイドとして、図１９（Ａ）に化合物１
６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）を図示している。また、半導体１５１の、化
合物１６１Ａ（化合物１６１Ｂ、化合物１６１Ｃ）との界面近傍に不純物領域１６２Ａ（
不純物領域１６２Ｂ、不純物領域１６２Ｃ）が形成される場合がある。

【0176】

つまり、上述の作製方法によって、半導体１５１の領域１５１ｂは低抵抗領域として形
成することができ、半導体１５１の領域１５１ａはチャネル形成領域として形成すること
ができる。なお、低抵抗領域である領域１５１ｂは、セルトランジスタＣＴｒにおける第
１端子、及び／又は第２端子に相当するため、上述の作製方法によって、直列に電気的に
接続したセルトランジスタ間の電気抵抗を低くすることができる。

【0177】

導電体１３９の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0178】

図１９（Ｂ）に示す工程では、エッチング処理などを用いて、開口部１９１の側面に位
置する導電体１３９の除去が行われている。なお、このとき、絶縁体１０９ａ（絶縁体１
０９ｂ）の導電体１３９との界面、及び当該界面近傍のそれぞれ一部が除去されてもよい
。

【0179】

次に、図２０に示す工程の通り、図１９（Ｂ）の残りの開口部１９１を埋めるように、
絶縁体１０６を成膜する。以上に述べた作製工程によって、図１３に示した工程とは異な
る作製工程で、半導体１５１の領域１５１ｂに対して低抵抗領域を形成した半導体装置を
作製することができる。

【0180】

なお、図２１（Ａ）、（Ｂ）には、それぞれ図２０に示す半導体装置の一点鎖線Ｂ１－
Ｂ２、一点鎖線Ｂ３－Ｂ４における上面図を示している。図２０に示す半導体装置は、絶
縁体１０５の形成を省略した構成例となっているため、図２１（Ａ）、（Ｂ）に示す上面
図は、図１５（Ａ）（Ｂ）から絶縁体１０５が省略された構成となっている。

【0181】

また、例えば、本発明の一態様は、半導体１５１として金属酸化物を有する材料を適用
した場合、図２２に示す半導体装置のように半導体１５１を３層構造とすることができる
。図２２に示す半導体装置は半導体１５１を３層構造とした構成となっており、図１（Ａ
）の半導体装置を作製する過程において、図１１（Ａ）に示す工程で、半導体１５１とし
て半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃを順に形成することによって構成す
ることができる。

【0182】

なお、図２３（Ａ）（Ｂ）には、それぞれ図２２に示す半導体装置の一点鎖線Ｂ１－Ｂ
２、一点鎖線Ｂ３－Ｂ４における上面図を示している。図２２に示す半導体装置は、半導
体層が外側から半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃの順に成膜された３層
構造の構成例となっているため、図２３（Ａ）、（Ｂ）に示す上面図は、図１５（Ａ）（
Ｂ）に示す半導体１５１を３層構造とした構成となっている。

【0183】

半導体１５２Ａは、絶縁体１０４と接するように設けられるのが好ましく、半導体１５
２Ｃは、絶縁体１０５、及び絶縁体１０９ａと接するように設けられるのが好ましい。こ
のとき、半導体１５２Ａ及び半導体１５２Ｃは、半導体１５２Ｂに対して、相対的にエネ
ルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広
い酸化物を、ワイドギャップ、エネルギーギャップの狭い酸化物をナローギャップと呼ぶ
ことがある。

【0184】

半導体１５２Ａ及び半導体１５２Ｃをナローギャップとし、半導体１５２Ｂをワイドギ
ャップとする場合、半導体１５２Ａ及び半導体１５２Ｃの伝導帯下端のエネルギーが、半
導体１５２Ｂの伝導帯下端のエネルギーより高いことが好ましい。また、言い換えると、
半導体１５２Ａ及び半導体１５２Ｃの電子親和力が、半導体１５２Ｂの電子親和力より小
さいことが好ましい。

【0185】

また、半導体１５２Ａ乃至半導体１５２Ｃは、各金属原子の原子数比が異なる組み合わ
せにすることが好ましい。具体的には、半導体１５２Ａ及び半導体１５２Ｃに用いる金属
酸化物において、構成元素中の元素Ｍの原子数比が、半導体１５２Ｂに用いる金属酸化物
における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、半導体１
５２Ａ及び半導体１５２Ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比
が、半導体１５２Ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大
きいことが好ましい。また、半導体１５２Ｂに用いる金属酸化物において、元素Ｍに対す
るＩｎの原子数比が、半導体１５２Ａ及び半導体１５２Ｃに用いる金属酸化物における、
元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0186】

半導体１５２Ａ及び半導体１５２Ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍
の組成を有する金属酸化物を用いることができる。また、半導体１５２Ｂには、例えばＩ
ｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：
Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることが
できる。これらの半導体１５２Ａ乃至半導体１５２Ｃを上記の原子数比の関係を満たして
組み合わせることが好ましい。例えば、半導体１５２Ａ及び半導体１５２Ｃを、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、半導体１５２Ｂ
を、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属
酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比
、またはスパッタターゲットにおける原子数比を示す。

【0187】

また、半導体１５２Ａ及び半導体１５２Ｃとしては、ＣＡＡＣ－ＯＳを用いることが好
ましい。なお、ＣＡＡＣ－ＯＳについては、実施の形態４で説明する。半導体１５２Ａ及
び半導体１５２Ｃとして、ＣＡＡＣ－ＯＳを用いる場合、ｃ軸は、図２２において、半導
体１５２Ａ及び半導体１５２Ｃの形成面に対して垂直方向に向かうように配向することが
好ましい。

【0188】

ここで、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂの接合部において、伝導
帯下端はなだらかに変化する。換言すると、半導体１５２Ａ（半導体１５２Ｃ）と半導体
１５２Ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうこと
ができる。このようにするためには、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２
Ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

【0189】

具体的には、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂが、酸素以外に共通
の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することがで
きる。例えば、半導体１５２ＢがＩｎ－Ｇａ－Ｚｎ酸化物の場合、半導体１５２Ａ（半導
体１５２Ｃ）として、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを
用いるとよい。これにより、半導体１５２Ａ（半導体１５２Ｃ）と半導体１５２Ｂとの界
面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝
導への影響が小さくなり、セルトランジスタは高いオン電流を得られる場合がある。

【0190】

なお、図２２に示す半導体装置は、図１４（Ｂ）における半導体１５１を３層とした構
造であるが、２層とした構造、又は４層以上とした構造であってもよい。

【0191】

また、例えば、図１４（Ｂ）に示す半導体装置では、絶縁体１１１が全ての絶縁体１０
２の形成面上に位置する構成としたが、本発明の一態様は、セルトランジスタＣＴｒが有
する電荷蓄積層毎に絶縁体１１１を分割した構成とすることができる。図２４（Ａ）では
、図１０（Ａ）に示す工程の後に、レジストマスク形成とエッチング処理などを行って、
前述した凹部１９２Ａ、凹部１９２Ｂの絶縁体１０２の形成面上のみに絶縁体１１１が残
るように、開口部１９１に含まれる絶縁体１１１を除去する工程を示している。これによ
り、凹部１９２Ａ、凹部１９２Ｂのそれぞれに含まれる絶縁体１０２の形成面に絶縁体１
１１ａ、絶縁体１１１ｂが形成される。また、別の工程として、開口部１９１に含まれる
絶縁体１１１の除去工程において、図２４（Ｂ）に示すとおり、絶縁体１０１Ａ（絶縁体
１０１Ｂ、絶縁体１０１Ｃ）が露出されるように、開口部１９１に含まれる絶縁体１０２
の領域も除去してもよい。図２４（Ａ）の次の工程では、図１０（Ｂ）から図１４（Ｂ）
までと同様の工程を行うことによって、図２５に示す半導体装置を構成することができる
。

【0192】

なお、図２６には、図２５に示す半導体装置の一点鎖線Ｂ３－Ｂ４における上面図を示
している。図２５に示す半導体装置は、絶縁体１０２を介して、絶縁体１０１Ａ（絶縁体
１０１Ｂ、絶縁体１０１Ｃ）と重畳する領域において、絶縁体１１１が除去されている構
成となっているため、図２６に示す上面図は、図１５（Ｂ）に示す上面図において絶縁体
１０２と絶縁体１０４の間の絶縁体１１１がない構成となっている。ところで、図２５に
示す一点鎖線Ｂ１－Ｂ２における上面図は、図１５（Ａ）とほぼ同様の構成となる場合が
ある。

【0193】

また、例えば、本発明の一態様は、セルトランジスタＣＴｒの信頼性を向上するためと
して、セルトランジスタＣＴｒのゲート電極の構成を、図１４（Ｂ）に示す構成から変更
してもよい。図２７（Ａ）（Ｂ）、図２８（Ａ）（Ｂ）はその半導体装置の作製方法の一
例を示している。

【0194】

図２７（Ａ）に示す工程では、図８（Ｂ）において、エッチング処理などを用いて、開
口部１９１の側面に含まれる導電体１３２Ａ、導電体１３２Ｂの一部が除去されて、当該
側面部に凹部１９６Ａ、凹部１９６Ｂが形成される。なお、凹部１９６Ａ、凹部１９６Ｂ
は、図９（Ａ）に示した凹部１９２Ａ、凹部１９２Ｂよりも深く形成されていてもよい。

【0195】

その後の工程として、図２７（Ｂ）では、図２７（Ａ）において、開口部１９１の側面
、及び凹部１９６Ａ、凹部１９６Ｂに、半導体１５３が成膜される。

【0196】

半導体１５３としては、例えば、実施の形態４で説明する金属酸化物が含まれている材
料を適用するものとする。但し、半導体１５３に適用できる材料は、これに限定されない
。例えば、半導体１５３としては、金属酸化物以外の材料を適用できる場合がある。又は
、例えば、半導体１５３の代替として、導電体、絶縁体などを適用できる場合がある。

【0197】

半導体１５３の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0198】

次の工程では、図２８（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部１９６Ａ、凹部１９６Ｂの一部に半導体１５３が残るように、凹
部１９６Ａ、凹部１９６Ｂの残り一部の半導体１５３と、開口部１９１の側面上に含まれ
る半導体１５３と、が除去される。これによって、半導体１５３ａ、半導体１５３ｂが形
成される。

【0199】

この後は、図９（Ｂ）から図１４（Ｂ）までと同様の工程を行うことによって、図２８
（Ｂ）に示す半導体装置を構成することができる。

【0200】

なお、図２９には、図２８（Ｂ）に示す半導体装置の一点鎖線Ｂ１－Ｂ２における上面
図を示している。図２８（Ｂ）に示す半導体装置は、図１４（Ｂ）に示す半導体装置と比
較して、領域１５１ａにおいて、導電体１３２Ａ（導電体１３２Ｂ）と絶縁体１０２との
間に半導体１５３ａ（半導体１５３ｂ）が含まれている構成となっているため、図２９に
示す上面図は、導電体１３２Ｂと絶縁体１０２との間に半導体１５３ｂが含まれている構
成となっている。ところで、図２８（Ｂ）に示す一点鎖線Ｂ３－Ｂ４における上面図は、
図１５（Ｂ）とほぼ同様の構成となる場合がある。

【0201】

半導体１５３ａ（半導体１５３ｂ）は絶縁体１０２に接することで、絶縁体１０２に含
まれる水素、水などの不純物が半導体１５３ａ（半導体１５３ｂ）に拡散することがある
。また、半導体１５３ａ（半導体１５３ｂ）は絶縁体１０２に接することで、絶縁体１０
２を介して、絶縁体１１１及び絶縁体１０４と重畳する領域に含まれる水素、水などの不
純物が半導体１５３ａ（半導体１５３ｂ）に拡散することがある。また、半導体１５３ａ
（半導体１５３ｂ）は導電体１３２Ａ（導電体１３２Ｂ）に接することで、導電体１３２
Ａ（導電体１３２Ｂ）に含まれる水素、水などの不純物が半導体１５３ａ（半導体１５３
ｂ）に拡散することがある。つまり、半導体１５３ａ（半導体１５３ｂ）は、水素、水な
どの不純物を捕集する役割を有する場合がある。これにより、半導体１５３ａ（半導体１
５３ｂ）が低抵抗化して、セルトランジスタＣＴｒのゲート電極として機能することがで
きる。つまり、図２８（Ｂ）に示す半導体装置は、半導体１５３ａ（半導体１５３ｂ）に
よって、周辺の水素、水などの不純物を捕集するため、セルトランジスタＣＴｒの信頼性
を高めることができる。

【0202】

また、例えば、本発明の一態様は、電荷蓄積層として適用している絶縁体１１１の代わ
りに導電体を用いてもよい。図３０（Ａ）（Ｂ）は、その作製方法の一例を示している。
図３０（Ａ）では、図９（Ｂ）において、凹部１９２Ａ、凹部１９２Ｂの一部にそれぞれ
導電体１３８ａ、導電体１３８ｂが形成されている。導電体１３８ａ、及び導電体１３８
ｂの形成方法としては、開口部１９１、凹部１９２Ａ、凹部１９２Ｂに導電体１３８ａ、
及び導電体１３８ｂとなる導電体材料を成膜し、次に、レジストマスク形成とエッチング
処理などによって、凹部１９２Ａ、凹部１９２Ｂの一部にそれぞれ導電体１３８ａ、導電
体１３８ｂが残るように、当該導電体材料を除去すればよい。その後、図１０（Ｂ）に示
す絶縁体１０４の成膜工程から図１４（Ｂ）に示す絶縁体１０６の成膜工程までと同様の
工程を行うことで、図３０（Ｂ）に示す半導体装置を構成することができる。

【0203】

導電体１３８ａ、導電体１３８ｂの形成方法としては、被覆性の高い成膜方法を用いる
のが好ましい。被膜性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい
。また、例えば、ＣＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、
スパッタリング法、ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合
がある。

【0204】

なお、図３１には、図３０（Ｂ）に示す半導体装置の一点鎖線Ｂ１－Ｂ２における上面
図を示している。図３０（Ｂ）に示す半導体装置は、半導体１５１の領域１５１ａと重畳
する領域において、絶縁体１０２と絶縁体１０４との間に導電体１３８ａ（導電体１３８
ｂ）が含まれている構成となっているため、図３１に示す上面図は、絶縁体１０２と絶縁
体１０４の間の導電体１３８ｂが含まれている構成となっている。ところで、図３０（Ｂ
）に示す一点鎖線Ｂ３－Ｂ４における上面図は、図２６とほぼ同様の構成となる場合があ
る。

【0205】

導電体１３８ａ及び導電体１３８ｂとしては、例えば、前述した導電体１３２Ａ（導電
体１３２Ｂ）に適用できる材料を用いることができる。但し、導電体１３８ａ及び導電体
１３８ｂに適用できる材料は、これに限定されない。導電体１３８ａ及び導電体１３８ｂ
の代替として、絶縁体、半導体などを適用できる場合がある。

【0206】

＜回路構成例２＞
次に、回路構成例１で述べた半導体装置とは異なる、半導体装置の構成について、図３
２（Ａ）を参照して説明する。図３２（Ａ）には、ｎ個（ｎは１以上の整数である。）の
メモリセルの回路図が示されている。すなわち、図３２（Ａ）に示す回路は、メモリセル
ＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリセルと、それらを制御するための配線ＷＷ
Ｌ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、配線ＷＢＬ、
配線ＲＢＬを有する。なお、配線ＷＷＬは書き込みワード線として機能し、配線ＲＷＬは
読み出しワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢ
Ｌは読み出しビット線として機能する。

【0207】

それぞれのメモリセルＭＣは、トランジスタＷＴｒ、トランジスタＲＴｒ、容量素子Ｃ
Ｓを有する。図３２（Ａ）に図示しているトランジスタＲＴｒは、バックゲートを有する
トランジスタであり、バックゲートに電位を印加することにより、トランジスタＲＴｒの
しきい値電圧を変動することができる。なお、図３２（Ａ）に図示している配線ＢＧＬは
、それぞれメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒ
のバックゲートと電気的に接続されている。また、図３２（Ａ）に示す半導体装置は、配
線ＢＧＬがメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒ
のバックゲートのそれぞれと電気的に接続されている構成でなく、当該バックゲートに対
してそれぞれ独立に電気的に接続して、それぞれ互いに異なった電位を印加する構成とし
てもよい。

【0208】

トランジスタＷＴｒのチャネル形成領域は、例えば、実施の形態４で説明する金属酸化
物を有することが好ましい。特に、インジウム、元素Ｍ（元素Ｍとしては、例えば、アル
ミニウム、ガリウム、イットリウム、錫など）、亜鉛から一、又は複数選ばれた元素を有
する金属酸化物の場合、当該金属酸化物は、ワイドギャップ半導体として機能するため、
当該金属酸化物がチャネル形成領域に含まれているトランジスタは、オフ電流が非常に低
い特性を有する。データの保持を行うトランジスタＷＴｒとして、この特性を有するトラ
ンジスタを適用することにより、メモリセルＭＣに長時間データを保持することができる
。これにより、保持したデータのリフレッシュ回数を低減することができるため、半導体
装置の消費電力を低減することができる。

【0209】

また、トランジスタＲＴｒのチャネル形成領域としては、トランジスタの電界効果移動
度が高くなる材料を用いるのが好ましい。このようなトランジスタを用いることにより、
半導体装置をより早く動作することができる。例えば、トランジスタＲＴｒのチャネル形
成領域に含まれる材料としては、例えば、シリコン、実施の形態４で説明する金属酸化物
などの半導体材料を有することができる。

【0210】

トランジスタＷＴｒは、書き込みトランジスタとして機能し、トランジスタＲＴｒは読
み出しトランジスタとして機能する。トランジスタＷＴｒのオン状態、オフ状態の切り替
えは、配線ＷＷＬに印加される電位によって行われる。容量素子ＣＳの一方の電極の電位
は、配線ＲＷＬで制御される。容量素子ＣＳの他方の電極は、トランジスタＲＴｒのゲー
トに電気的に接続されている。容量素子ＣＳの他方の電極をメモリノードと言い換えるこ
とができる。各メモリセルＭＣのメモリノードは、そのメモリセルＭＣが有するトランジ
スタＷＴｒの第１端子に電気的に接続されている。

【0211】

また、トランジスタＷＴｒの第２端子は、隣接するメモリセルＭＣのトランジスタＷＴ
ｒの第１端子と直列に、電気的に接続されている。同様に、トランジスタＲＴｒの第１端
子は、隣接するメモリセルのトランジスタＲＴｒの第２端子と直列に、電気的に接続され
る。そして、メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒの第２端子は、配線ＷＢ
Ｌと電気的に接続され、メモリセルＭＣ［ｎ］が有するトランジスタＲＴｒの第２端子は
、配線ＲＢＬと電気的に接続されている。なお、本実施の形態では、メモリセルＭＣ［ｎ
］が有するトランジスタＲＴｒの第２端子と配線ＲＢＬとの接続点をノードＮ１と呼称し
、メモリセルＭＣ［１］が有するトランジスタＲＴｒの第１端子をノードＮ２と呼称する
。なお、ノードＮ１と配線ＲＢＬとの間の導通状態を制御するために、トランジスタＲＴ
ｒと直列に、選択用トランジスタを接続してもよい。同様に、ノードＮ２と接続された配
線と、ノードＮ２との間の導通状態を制御するために、トランジスタＲＴｒと直列に、選
択用トランジスタを接続してもよい。

【0212】

なお、本発明の一態様は、図３２（Ａ）に示す半導体装置に限定されない。本発明の一
態様は、図３２（Ａ）に示す半導体装置を適宜変更した回路構成とすることができる。例
えば、本発明の一態様は、図３２（Ｂ）に示すとおり、トランジスタＷＴｒにもバックゲ
ートを設けた半導体装置としてもよい。なお、図３２（Ｂ）に図示している半導体装置は
、図３２（Ａ）に図示している半導体装置の構成に加え、メモリセルＭＣ［１］乃至メモ
リセルＭＣ［ｎ］が有するトランジスタＷＴｒにバックゲートを設けて、当該バックゲー
トのそれぞれに配線ＢＧＬと電気的に接続した構成となっている。また、例えば、本発明
の一態様は、図３２（Ｃ）に示すとおり、トランジスタＲＴｒ、及びトランジスタＷＴｒ
にバックゲートを設けない半導体装置としてもよい。

【0213】

ところで、図３２（Ａ）（Ｂ）（Ｃ）に示す半導体装置の記憶容量を更に増やしたい場
合、図３２（Ａ）（Ｂ）（Ｃ）に示す半導体装置をマトリクス状となるように並べて配置
すればよい。例えば、図３２（Ｂ）に示す半導体装置をマトリクス状となるように並べて
配置した場合、その回路構成は、図３３に示す構成となる。

【0214】

図３３に示す半導体装置は、図３２（Ｂ）に示した半導体装置を１列としてｍ列（ｍは
１以上の整数である。）並べて配置したもので、配線ＲＷＬ、及び配線ＷＷＬを同じ行の
メモリセルＭＣと共有するように電気的に接続した構成となっている。つまり、図３３に
示す半導体装置は、ｎ行ｍ列のマトリクス状の半導体装置であり、メモリセルＭＣ［１，
１］乃至メモリセルＭＣ［ｎ，ｍ］を有する。そのため、図３３に示す半導体装置は、配
線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］と、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］と、配
線ＲＢＬ［１］乃至配線ＲＢＬ［ｍ］と、配線ＷＢＬ［１］乃至ＷＢＬ［ｍ］と、配線Ｂ
ＧＬ［１］乃至配線ＢＧＬ［ｍ］と、によって、電気的に接続されている。具体的には、
メモリセルＭＣ［ｊ，ｉ］（ｊは１以上ｎ以下の整数であり、ｉは１以上ｍ以下の整数で
ある。）の容量素子ＣＳの一方の電極は、配線ＲＷＬ［ｊ］と電気的に接続され、メモリ
セルＭＣ［ｊ，ｉ］のトランジスタＷＴｒのゲートは、配線ＷＷＬ［ｊ］と電気的に接続
されている。配線ＷＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジスタＷＴｒの第
２端子と電気的に接続され、配線ＲＢＬ［ｉ］は、メモリセルＭＣ［ｎ，ｉ］のトランジ
スタＲＴｒの第２端子と電気的に接続されている。

【0215】

なお、図３３は、メモリセルＭＣ［１，１］、メモリセルＭＣ［１，ｉ］、メモリセル
ＭＣ［１，ｍ］、メモリセルＭＣ［ｊ，１］、メモリセルＭＣ［ｊ，ｉ］、メモリセルＭ
Ｃ［ｊ，ｍ］、メモリセルＭＣ［ｎ，１］、メモリセルＭＣ［ｎ，ｉ］、メモリセルＭＣ
［ｎ，ｍ］、配線ＲＷＬ［１］、配線ＲＷＬ［ｊ］、配線ＲＷＬ［ｎ］、配線ＷＷＬ［１
］、配線ＷＷＬ［ｊ］、配線ＷＷＬ［ｎ］、配線ＲＢＬ［１］、配線ＲＢＬ［ｉ］、配線
ＲＢＬ［ｍ］、配線ＷＢＬ［１］、配線ＷＢＬ［ｉ］、配線ＷＢＬ［ｍ］、配線ＢＧＬ［
１］、配線ＢＧＬ［ｉ］、配線ＢＧＬ［ｍ］、容量素子ＣＳ、トランジスタＷＴｒ、トラ
ンジスタＲＴｒ、ノードＮ１、ノードＮ２のみ図示しており、それ以外の配線、素子、記
号、及び符号は省略している。

【0216】

また、図３２（Ｃ）に示した半導体装置を１列としてｍ列（ｍは１以上の整数である。
）並べて配置したものを、図３４に示す。なお、図３４に示す半導体装置は、全てのメモ
リセルＭＣが有するそれぞれのトランジスタにバックゲートを設けていない構成となって
おり、そのため、図３４に示す半導体装置は、配線ＢＧＬを有していない。なお、図３４
に示す半導体装置については、図３３に示す半導体装置の説明の記載を参酌する。

【0217】

＜動作方法例２＞
次に、図３２（Ａ）乃至（Ｃ）に示した半導体装置の動作方法の一例について説明する
。なお、以下の説明で用いられる低レベル電位、高レベル電位は、特定の電位を意味する
ものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、配線ＷＷＬ
に印加される低レベル電位、高レベル電位のそれぞれは、配線ＲＷＬに印加される低レベ
ル電位、高レベル電位と異なる電位であってもよい。

【0218】

また、本動作方法例において、図３２（Ａ）（Ｂ）に示した配線ＢＧＬには、トランジ
スタＲＴｒ、トランジスタＷＴｒが正常に動作する範囲内の電位があらかじめ印加されて
いるものとする。そのため、図３２（Ａ）乃至（Ｃ）に示す半導体装置の動作は、それぞ
れ互いに同様に考えることができる。

【0219】

図３５（Ａ）は、半導体装置にデータを書き込む動作例を示したタイミングチャートで
あり、図３５（Ｂ）は、半導体装置からデータを読み出す動作例を示したタイミングチャ
ートである。図３５（Ａ）（Ｂ）のそれぞれのタイミングチャートは、配線ＷＷＬ［１］
、配線ＷＷＬ［２］、配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］、配線ＲＷＬ［２］、配線Ｒ
ＷＬ［ｎ］、ノードＮ１、及びノードＮ２の電位の大きさの変化を示している。また、配
線ＷＢＬは、配線ＷＢＬに供給されるデータについて示している。

【0220】

図３５（Ａ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１
］乃至メモリセルＭＣ［ｎ］に書き込む例を示している。なお、データＤ［１］乃至デー
タＤ［ｎ］は、２値、多値、アナログ値などとすることができる。そして、データＤ［１
］乃至データＤ［ｎ］は、配線ＷＢＬから供給されるものとする。つまり、図３２（Ａ）
乃至（Ｃ）に示す半導体装置の回路構成において、データの書き込みは、メモリセルＭＣ
［１］からメモリセルＭＣ［ｎ］に順次行われる。

【0221】

逆に、メモリセルＭＣ［２］にデータを書き込んだ後に、メモリセルＭＣ［１］にデー
タを書き込もうとすると、一度、メモリセルＭＣ［２］に書き込まれているデータを読み
出して別の場所に保存しないと、メモリセルＭＣ［２］に保持されているデータは、メモ
リセルＭＣ［１］にデータを書き込む段階で失われてしまう。

【0222】

図３２（Ａ）乃至（Ｃ）に示す半導体装置の回路構成において、メモリセルＭＣ［ｉ］
（ここでのｉは２以上ｎ以下の整数とする。）にデータを書きこむ場合、メモリセルＭＣ
［１］乃至メモリセルＭＣ［ｉ－１］に保持されているデータの書き換えを防ぐために、
配線ＷＷＬ［１］乃至配線ＷＷＬ［ｉ－１］に低レベル電位を供給して、メモリセルＭＣ
［１］乃至メモリセルＭＣ［ｉ－１］が有するそれぞれのトランジスタＷＴｒをオフ状態
にする。これにより、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｉ－１］に保持されて
いるそれぞれのデータを保護することができる。

【0223】

また、メモリセルＭＣ［ｉ］にデータを書きこむ場合、データは配線ＷＢＬから供給さ
れるため、配線ＷＷＬ［ｉ］乃至配線ＷＷＬ［ｎ］に高レベル電位を供給して、メモリセ
ルＭＣ［ｉ］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒを十分な
オン状態にする。これにより、メモリセルＭＣ［ｉ］のメモリノードにデータを保持する
ことができる。

【0224】

なお、図３２（Ａ）乃至（Ｃ）に示す半導体装置の回路構成にデータを書き込む場合、
配線ＲＢＬは他の配線とは独立に制御できるので、特定の電位にする必要は無いが、例え
ば、低レベル電位とすることができる。すなわち、ノードＮ１の電位は、低レベル電位と
することができる。加えて、ノードＮ２の電位も、低レベル電位とすることができる。

【0225】

上述を踏まえた上で、図３５（Ａ）のタイミングチャートに示す動作例について説明す
る。時刻Ｔ１０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃
至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低
レベル電位となっている。

【0226】

時刻Ｔ１１において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］に高レベル電位の印加が
開始される。これにより、時刻Ｔ１１から時刻Ｔ１２までの間において、メモリセルＭＣ
［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒが十分なオン状
態となる。そして、配線ＷＢＬには、データＤ［１］が供給される。メモリセルＭＣ［１
］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＷＴｒは十分なオン状態と
なっているため、データＤ［１］は、メモリセルＭＣ［１］のメモリノードにまで到達し
て書き込まれる。

【0227】

時刻Ｔ１２において、配線ＷＷＬ［１］に低レベル電位の印加が開始され、配線ＷＷＬ
［２］乃至配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これによ
り、時刻Ｔ１２から時刻Ｔ１３までの間において、メモリセルＭＣ［１］が有するトラン
ジスタＷＴｒがオフ状態となり、メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有す
るそれぞれのトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、デ
ータＤ［２］が供給される。メモリセルＭＣ［２］乃至メモリセルＭＣ［ｎ］が有するそ
れぞれのトランジスタＷＴｒは十分なオン状態となっているため、データＤ［２］は、メ
モリセルＭＣ［２］のメモリノードにまで到達して書き込まれる。また、メモリセルＭＣ
［１］のトランジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］に保持
されているデータＤ［１］は、この時刻Ｔ１２から時刻Ｔ１３までの書き込み動作によっ
て失われない。

【0228】

時刻Ｔ１３から時刻Ｔ１４までの間では、時刻Ｔ１１から時刻Ｔ１２までの間のメモリ
セルＭＣ［１］へのデータＤ［１］の書き込み動作と、時刻Ｔ１２から時刻Ｔ１３までの
間のメモリセルＭＣ［２］へのデータＤ［２］の書き込み動作と、のそれぞれと同様に、
メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれに順次データＤ［３］乃
至データＤ［ｎ－１］が書き込まれる。具体的には、既にデータが書き込まれたメモリセ
ルＭＣ［１］乃至メモリセルＭＣ［ｊ－１］（ここでのｊは３以上ｎ－１以下の整数とす
る。）が有するトランジスタＷＴｒをオフ状態とし、データが書き込まれていないメモリ
セルＭＣ［ｊ］乃至メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒを十分なオン状態
とし、データＤ［ｊ］を配線ＷＢＬから供給して、メモリセルＭＣ［ｊ］のメモリノード
に書き込めばよい。そして、メモリセルＭＣ［ｊ］へのデータＤ［ｊ］の書き込みが終了
した場合、メモリセルＭＣ［ｊ］が有するトランジスタＷＴｒをオフ状態として、配線Ｗ
ＢＬからデータＤ［ｊ＋１］を供給して、メモリセルＭＣ［ｊ＋１］のメモリノードに書
き込む動作を行えばよい。特に、ｊがｎ－１のときの書き込み動作は、次に記載する、時
刻Ｔ１４から時刻Ｔ１５までの動作を指す。

【0229】

時刻Ｔ１４において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ－１］に低レベル電位が印
加され、配線ＷＷＬ［ｎ］には、引き続き、高レベル電位が印加されている。これにより
、時刻Ｔ１４から時刻Ｔ１５までの間において、メモリセルＭＣ［１］乃至メモリセルＭ
Ｃ［ｎ－１］が有するトランジスタＷＴｒがオフ状態となり、メモリセルＭＣ［ｎ］が有
するトランジスタＷＴｒが十分なオン状態となる。そして、配線ＷＢＬには、データＤ［
ｎ］が供給される。メモリセルＭＣ［ｎ］が有するトランジスタＷＴｒは十分なオン状態
となっているため、データＤ［ｎ］は、メモリセルＭＣ［ｎ］のメモリノードにまで到達
して書き込まれる。また、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］のトラン
ジスタＷＴｒはオフ状態となっているため、メモリセルＭＣ［１］乃至メモリセルＭＣ［
ｎ－１］のそれぞれに保持されているデータＤ［１］乃至データＤ［ｎ－１］は、この時
刻Ｔ１４から時刻Ｔ１５までの間の書き込み動作によって失われることはない。

【0230】

上述の動作によって、図３２（Ａ）乃至（Ｃ）に示す半導体装置のいずれか一において
、その半導体装置の有するメモリセルＭＣに対してデータを書き込むことができる。

【0231】

図３５（Ｂ）は、データＤ［１］乃至データＤ［ｎ］のそれぞれをメモリセルＭＣ［１
］乃至メモリセルＭＣ［ｎ］から読み出すタイミングチャートの例を示している。なお、
このとき、各メモリセルＭＣに保持されたデータを維持するために、トランジスタＷＴｒ
は、オフ状態であることが求められる。そのため、メモリセルＭＣ［１］乃至メモリセル
ＭＣ［ｎ］からデータを読み出す動作時において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ
］の電位は低レベル電位とする。

【0232】

図３２に示す半導体装置の回路構成において、特定のメモリセルＭＣのデータを読み出
す場合、他のメモリセルＭＣが有するトランジスタＲＴｒを十分なオン状態とした上で、
当該特定のメモリセルＭＣが有するトランジスタＲＴｒを飽和領域として動作させる。つ
まり、当該特定のメモリセルＭＣが有するトランジスタＲＴｒのソース‐ドレイン間に流
れる電流は、ソース‐ドレイン間電圧と、当該特定のメモリセルＭＣに保持されているデ
ータと、に応じて決定される。

【0233】

例えば、メモリセルＭＣ［ｋ］（ここでのｋは１以上ｎ以下の整数とする。）に保持さ
れているデータを読み出す場合を考える。このとき、メモリセルＭＣ［ｋ］を除いたメモ
リセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒを十
分なオン状態にするため、配線ＲＷＬ［ｋ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［
ｎ］に高レベル電位が供給される。

【0234】

一方、メモリセルＭＣ［ｋ］が有するトランジスタＲＴｒは、保持されているデータに
応じたオン状態にするため、配線ＲＷＬ［ｋ］は、メモリセルＭＣ［ｋ］に当該データを
書き込んだときの配線ＲＷＬ［ｋ］と同じ電位にする必要がある。なお、ここでは、書き
込み動作時及び読み出し動作時における配線ＲＷＬ［ｋ］の電位を低レベル電位として考
える。

【0235】

例えば、ノードＮ１に＋３Ｖ、ノードＮ２に０Ｖの電位を与える。そして、ノードＮ２
をフローティングにして、その後のノードＮ２の電位を測定する。配線ＲＷＬ［ｋ］を除
いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］の電位を高レベル電位とした場合、メモリセ
ルＭＣ［ｋ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有するトランジ
スタＲＴｒが十分なオン状態となる。一方、メモリセルＭＣ［ｋ］が有するトランジスタ
ＲＴｒの第１端子‐第２端子間の電圧は、当該トランジスタＲＴｒのゲートの電位とノー
ドＮ１の電位によって定まるため、ノードＮ２の電位はメモリセルＭＣ［ｋ］のメモリノ
ードに保持されたデータに応じて決まる。

【0236】

このようにして、メモリセルＭＣ［ｋ］に保持されているデータを読み出すことができ
る。

【0237】

上述を踏まえた上で、図３５（Ｂ）のタイミングチャートに示す動作例について説明す
る。時刻Ｔ２０において、配線ＷＷＬ［１］乃至配線ＷＷＬ［ｎ］、配線ＲＷＬ［１］乃
至配線ＲＷＬ［ｎ］、配線ＷＢＬ、ノードＮ１、及びノードＮ２のそれぞれの電位は、低
レベル電位となっている。特に、ノードＮ２は、フローティング状態となっている。そし
て、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］のメモリノードには、それぞれデー
タＤ［１］乃至データＤ［ｎ］が保持されているものとする。

【0238】

時刻Ｔ２１から時刻Ｔ２２までの間において、配線ＲＷＬ［１］に低レベル電位の印加
が開始され、配線ＲＷＬ［２］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加が開始される
。これにより、時刻Ｔ２１から時刻Ｔ２２までの間において、メモリセルＭＣ［２］乃至
メモリセルＭＣ［ｎ］が有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。
そして、メモリセルＭＣ［１］のトランジスタＲＴｒは、メモリセルＭＣ［１］のメモリ
ノードに保持されているデータＤ［１］に応じたオン状態となる。また、配線ＲＢＬに電
位Ｖ_Ｒを供給する。これにより、ノードＮ１の電位はＶ_Ｒとなり、ノードＮ２の電位は、
ノードＮ１の電位Ｖ_ＲとメモリセルＭＣ［１］のメモリノードに保持されたデータとに応
じて決まる。ここでは、ノードＮ２の電位を、Ｖ_Ｄ［１］とする。そして、ノードＮ２の
電位Ｖ_Ｄ［１］を測定することによって、メモリセルＭＣ［１］のメモリノードに保持さ
れたデータＤ［１］を読み出すことができる。

【0239】

時刻Ｔ２２から時刻Ｔ２３までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］
に低レベル電位の印加が開始される。また、ノードＮ２には、低レベル電位が供給され、
その後、ノードＮ２はフローティング状態となる。つまり、時刻Ｔ２２から時刻Ｔ２３ま
での間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］、ノードＮ２のそれぞれの電位
は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と同じになる。なお、配線ＲＢＬには、引
き続き、電位Ｖ_Ｒを供給してもよく、又は、低レベル電位を供給してもよい。本動作例で
は、配線ＲＢＬは、時刻Ｔ２１以降、電位Ｖ_Ｒが供給され続けるものとする。

【0240】

時刻Ｔ２３から時刻Ｔ２４までの間において、配線ＲＷＬ［２］に低レベル電位が印加
され、配線ＲＷＬ［１］、配線ＲＷＬ［３］乃至配線ＲＷＬ［ｎ］に高レベル電位の印加
が開始される。これにより、時刻Ｔ２３から時刻Ｔ２４までの間において、メモリセルＭ
Ｃ［１］、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ］が有するそれぞれのトランジ
スタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ［２］のトランジスタＲＴ
ｒは、メモリセルＭＣ［２］のメモリノードに保持されているデータＤ［２］に応じたオ
ン状態となる。また、配線ＲＢＬには電位Ｖ_Ｒが引き続き供給されている。これにより、
ノードＮ２の電位は、ノードＮ１の電位Ｖ_ＲとメモリセルＭＣ［２］のメモリノードに保
持されたデータとに応じて決まる。ここでは、ノードＮ２の電位を、Ｖ_Ｄ［２］とする。
そして、ノードＮ２の電位Ｖ_Ｄ［２］を測定することによって、メモリセルＭＣ［２］の
メモリノードに保持されたデータＤ［２］を読み出すことができる。

【0241】

時刻Ｔ２４から時刻Ｔ２５までの間では、時刻Ｔ２０から時刻Ｔ２２までの間のメモリ
セルＭＣ［１］からのデータＤ［１］の読み出し動作と、時刻Ｔ２２から時刻Ｔ２４まで
の間のメモリセルＭＣ［２］からのデータＤ［２］の読み出し動作と、のそれぞれと同様
に、メモリセルＭＣ［３］乃至メモリセルＭＣ［ｎ－１］のそれぞれから順次データＤ［
３］乃至データＤ［ｎ－１］が読み出される。具体的には、メモリセルＭＣ［ｊ］（ここ
でのｊは３以上ｎ－１以下の整数とする。）からデータＤ［ｊ］を読み出す場合、ノード
Ｎ２の電位を低レベル電位として、且つノードＮ２をフローティング状態にした後に、配
線ＲＷＬ［ｊ］を除いた配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に高レベル電位を供給し
て、メモリセルＭＣ［ｊ］を除いたメモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ］が有
するトランジスタＲＴｒを十分なオン状態にし、メモリセルＭＣ［ｊ］が有するトランジ
スタＲＴｒをデータＤ［ｊ］に応じたオン状態にする。次に、ノードＮ１の電位をＶ_Ｒに
することで、ノードＮ２の電位は、データＤ［ｊ］に応じた電位となり、この電位を測定
することで、データＤ［ｊ］を読み出すことができる。なお、メモリセルＭＣ［ｊ］に保
持されたデータＤ［ｊ］の読み出しが終わった後は、次の読み出し動作の準備として、配
線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］に低レベル電位の印加を開始して、ノードＮ２の電
位を低レベル電位とし、その後、ノードＮ２はフローティング状態にする。特に、ｊがｎ
－１のとき、この準備は、時刻Ｔ２５から時刻Ｔ２６までの間の動作を指す。

【0242】

時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷＬ［ｎ］
に低レベル電位の印加が開始される。また、ノードＮ２に低レベル電位の印加が開始され
、ノードＮ２の電位が低レベル電位になった後、ノードＮ２はフローティング状態となる
。つまり、時刻Ｔ２５から時刻Ｔ２６までの間において、配線ＲＷＬ［１］乃至配線ＲＷ
Ｌ［ｎ］、ノードＮ２のそれぞれの電位は、時刻Ｔ２０から時刻Ｔ２１までの間の状況と
同じになる。なお、配線ＲＢＬには、引き続き、電位Ｖ_Ｒを供給してもよく、又は、低レ
ベル電位を印加してもよい。本動作例では、時刻Ｔ２１に、配線ＲＢＬに電位Ｖ_Ｒの印加
が開始されており、時刻Ｔ２２以降は、配線ＲＢＬに電位Ｖ_Ｒが印加され続けるものとす
る。

【0243】

時刻Ｔ２６において、配線ＲＷＬ［ｎ］に低レベル電位が印加され、配線ＲＷＬ［１］
乃至配線ＲＷＬ［ｎ－１］には、高レベル電位が供給される。これにより、時刻Ｔ２６か
ら時刻Ｔ２７までの間において、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｎ－１］が
有するそれぞれのトランジスタＲＴｒが十分なオン状態となる。そして、メモリセルＭＣ
［ｎ］のトランジスタＲＴｒは、メモリセルＭＣ［ｎ］のメモリノードに保持されている
データＤ［ｎ］に応じたオン状態となる。また、配線ＲＢＬには電位Ｖ_Ｒが引き続き供給
されている。これにより、ノードＮ２の電位は、ノードＮ１の電位Ｖ_ＲとメモリセルＭＣ
［ｎ］のメモリノードに保持されたデータとに応じて決まる。ここでは、ノードＮ２の電
位を、Ｖ_Ｄ［ｎ］とする。そして、ノードＮ２の電位Ｖ_Ｄ［ｎ］を測定することによって
、メモリセルＭＣ［ｎ］のメモリノードに保持されたデータＤ［ｎ］を読み出すことがで
きる。

【0244】

上述の動作によって、図３２（Ａ）乃至（Ｃ）に示す半導体装置のそれぞれのメモリセ
ルＭＣからデータを読み出すことができる。

【0245】

＜構造例と作製方法例２＞
以下、上記で説明した図３２乃至図３４の回路構成を有する半導体装置の構造の理解を
助けるため、その作製方法について説明する。

【0246】

図３６（Ａ）（Ｂ）（Ｃ）は、図３３又は図３４の半導体装置を示した模式図の一例で
ある。図３６（Ａ）は当該半導体装置の斜視図を示しており、図３６（Ｂ）は、図３６（
Ａ）の上面図を示している。更に、図３６（Ｃ）は、図３６（Ｂ）の一点鎖線Ａ１‐Ａ２
に対応する断面図を示している。

【0247】

当該半導体装置は、配線ＲＷＬと、配線ＷＷＬと、絶縁体（図３６ではハッチングを図
示していない領域）と、が積層された構造体を有する。

【0248】

加えて、当該構造体に対して、絶縁体と、配線ＲＷＬと、配線ＷＷＬと、を一括で貫通
するような開口部が形成されている。そして、配線ＲＷＬ及び配線ＷＷＬが貫通された領
域ＡＲにメモリセルＭＣを設けるために、当該開口部に絶縁体と、導電体と、半導体と、
が形成されている。なお、当該導電体は、メモリセルＭＣのトランジスタＷＴｒ、及び／
又はトランジスタＲＴｒのソース電極、又はドレイン電極として機能し、当該半導体は、
トランジスタＷＴｒ、及び／又はトランジスタＲＴｒのチャネル形成領域として機能する
。また、当該導電体を形成せず、当該半導体において、チャネル形成領域と低抵抗領域を
形成して、当該低抵抗領域をトランジスタＷＴｒ、及び／又はトランジスタＲＴｒのソー
ス電極、又はドレイン電極として適用してもよい。図３６（Ａ）（Ｂ）（Ｃ）では、該開
口部に絶縁体と、導電体と、半導体と、が形成されている領域を、領域ＨＬとして図示し
ている。特に、図３６（Ａ）において、構造体の内部に含まれる領域ＨＬを破線で図示し
ている。なお、メモリセルＭＣが有するトランジスタにバックゲートが設けられている場
合、領域ＨＬが有する当該導電体は、当該バックゲートと電気的に接続するための配線Ｂ
ＧＬとしても機能してよい。

【0249】

つまり、図３６において、図３２（Ａ）（Ｂ）（Ｃ）のいずれか一に示した半導体装置
は領域ＳＤ１に構成され、図３３、又は図３４に示した半導体装置は領域ＳＤ２に構成さ
れていることを示している。

【0250】

ところで、配線ＲＷＬ、配線ＷＷＬが露出している領域ＴＭは、配線ＲＷＬ、配線ＷＷ
Ｌのそれぞれに電位を与えるための接続端子として機能する。つまり、領域ＴＭに配線を
電気的に接続することによって、トランジスタＷＴｒ、トランジスタＲＴｒのそれぞれの
ゲートに電位を与えることができる。

【0251】

なお、領域ＴＭの形状は、図３６に示した構成例に限定されない。本発明の一態様の半
導体装置の構成は、例えば、図３６に示す領域ＴＭ上に絶縁体が形成され、当該絶縁体に
開口部が設けられ、当該開口部を埋めるように導電体ＰＧが形成された構成としてもよい
（図３７（Ａ）（Ｂ）（Ｃ））。なお、導電体ＰＧ上には、配線ＥＲが形成されており、
これによって、配線ＥＲと、配線ＲＷＬまたは配線ＷＷＬと、が電気的に接続される。な
お、図３７（Ａ）において、構造体の内部に含まれる導電体ＰＧを破線で図示しており、
領域ＨＬの破線を省略している。

【0252】

以下の作製方法例２では、領域ＡＲに、図３２乃至図３４に示したメモリセルＭＣを形
成するための方法について説明する。

【0253】

＜＜作製方法例２＞＞
図３８乃至図４３は、図３２（Ａ）に示す半導体装置の作製例を説明するための断面図
であり、特に、トランジスタＷＴｒ及びトランジスタＲＴｒのチャネル長方向の断面図を
示している。また、図３８乃至図４３の断面図では、図の明瞭化のために一部の要素を省
いて図示している。

【0254】

図３８（Ａ）に示すように、図３２（Ａ）の半導体装置は、基板（図示しない。）の上
方に配置された絶縁体２０１Ａと、絶縁体２０１Ａ上に配置された導電体２３１と、導電
体２３１上に配置された絶縁体２０１Ｂと、絶縁体２０１Ｂ上に配置された導電体２３２
と、導電体２３２上に配置された絶縁体２０１Ｃと、を有する。なお、以後、これらの複
数の導電体及び複数の絶縁体を有する積層体（以後の工程によっては、これら以外の絶縁
体、導電体等も含まれる。）を、積層体２００と記載する。

【0255】

なお、当該基板については、例えば、作製方法例１で説明した基板を適用することがで
きる。

【0256】

導電体２３１は、図３２（Ａ）に示す配線ＷＷＬとして機能し、導電体２３２は、図３
２（Ａ）に示す配線ＲＷＬとして機能する。

【0257】

導電体２３１、導電体２３２としては、例えば、作製方法例１で説明した導電体１３２
Ａ、導電体１３２Ｂに適用できる材料を用いることができる。加えて、導電体２３１、導
電体２３２のそれぞれは、当該材料を複数組み合わせた積層構造としてもよい。また、導
電体２３１、導電体２３２の形成方法としては、作製方法例１で説明した導電体１３２Ａ
、導電体１３２Ｂの形成方法を用いることができる。

【0258】

絶縁体２０１Ａ乃至絶縁体２０１Ｃとしては、例えば、作製方法例１で説明した絶縁体
１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いることができる。加えて、絶縁体２
０１Ａ乃至絶縁体２０１Ｃのそれぞれは、当該材料を複数組み合わせた積層構造としても
よい。また、絶縁体２０１Ａ乃至絶縁体２０１Ｃの形成方法としては、作製方法例１で説
明した絶縁体１０１Ａ乃至絶縁体１０１Ｃの形成方法を用いることができる。

【0259】

次の工程では、図３８（Ｂ）に示すとおり、例えば、レジストマスク形成、エッチング
処理などによって、図３８（Ａ）に示す積層体２００に対して、開口部２９１が形成され
る。

【0260】

図３８（Ｂ）の作製工程で行われるレジストマスクの形成、エッチング処理については
、作製方法例１で説明した記載を参酌する。また、この工程以降に行われるレジストマス
クの形成、及びエッチング処理についても、同様に、作製方法例１で説明した記載を参酌
する。

【0261】

そして、図３９（Ａ）に示すとおり、エッチング処理などを用いて、開口部２９１の側
面に位置する導電体２３１の一部が除去されて、当該側面部に凹部２９２が形成される。
ここでは、導電体２３１としては、積層体２００のうち、導電体２３１が選択的に除去さ
れるような材料（絶縁体２０１Ａ乃至絶縁体２０１Ｃ、導電体２３２よりもエッチングレ
ートが高い材料）が適用されているものとする。

【0262】

次の工程では、図３９（Ｂ）に示すとおり、図３９（Ａ）に示す開口部２９１の側面、
及び凹部２９２に、絶縁体２０２が成膜される。

【0263】

絶縁体２０２は、容量素子ＣＳの１対の電極に挟まれる絶縁膜、及びトランジスタＷＴ
ｒのゲート絶縁膜として機能する。

【0264】

絶縁体２０２としては、例えば、酸化シリコンや、酸化窒化シリコンを用いることがで
きる。また、絶縁体２０２としては、例えば、酸化アルミニウム、酸化ハフニウム、また
はアルミニウムおよびハフニウムを有する酸化物などを用いることができる。また、絶縁
体２０２としては、これらを積層した絶縁体としてもよい。

【0265】

絶縁体２０２の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法（ＬＰＣＶＤ法、ＰＣＶＤ法など）などを用いてもよい。また、別の成膜方法とし
ては、例えば、スパッタリング法などを用いることができる場合がある。

【0266】

次の工程では、図４０（Ａ）に示すとおり、図３９（Ｂ）に示す開口部２９１の側面、
及び形成されている凹部に、半導体２５１が成膜される。つまり、絶縁体２０２の形成面
に半導体２５１が形成される。

【0267】

半導体２５１としては、例えば、実施の形態４で説明する金属酸化物が含まれている材
料を適用することができる。又は、半導体２５１としては、例えば、シリコンが含まれて
いる材料を適用することができる。

【0268】

半導体２５１の形成方法としては、作製方法例１で説明した半導体１５１の形成方法の
記載を参酌する。

【0269】

次の工程では、図４０（Ｂ）に示すとおり、図４０（Ａ）に示す開口部２９１の側面、
及び形成されている凹部に、絶縁体２０３が成膜される。つまり、半導体２５１の形成面
に絶縁体２０３が形成される。

【0270】

絶縁体２０３に含まれる成分としては、先に形成した半導体２５１との界面、及び界面
近傍において、半導体２５１に含まれる成分と化合物を形成する成分でないことが好まし
い。又は、仮に当該化合物が形成されたとしても、当該化合物が絶縁体であることが好ま
しい。又は、仮に当該化合物が形成されたとしても、当該化合物は、半導体２５１におい
て、キャリアとして寄与しない化合物であることが好ましい。

【0271】

絶縁体２０３としては、例えば、酸化シリコンなどを用いることができる。

【0272】

絶縁体２０３の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。

【0273】

次の工程では、図４１（Ａ）に示すとおり、レジストマスク形成、エッチング処理など
によって、前述した凹部のみに絶縁体２０３が残るように、開口部２９１に含まれる絶縁
体２０３の一部が除去される。これによって、絶縁体２０３ａが形成される。なお、この
とき、絶縁体２０２が開口部２９１に露出しない程度であれば、半導体２５１の一部が除
去されていてもよい。

【0274】

ところで、半導体２５１として金属酸化物を有する材料を適用している場合、形成され
ている開口部２９１の側面に対して、水素などの不純物を供給する処理を行ってもよい。
なお、この場合、水素などの不純物を供給する処理については、図４１（Ｂ）に示す供給
処理２０を水素などの不純物を供給する工程として考える。図４１（Ｂ）における供給処
理２０は、絶縁体２０３ａ、半導体２５１の領域２５１ｂに対して行っている。なお、水
素などの不純物を供給する処理については、図１３に示す供給処理１１の説明を参酌する
。なお、図４１（Ｂ）では、半導体２５１に含まれる成分と、供給処理２０によって供給
された不純物と、を含む化合物として、化合物２６１Ａ（化合物２６１Ｂ）を記載してい
る。この工程を行うことにより、半導体２５１の領域２５１ｂを低抵抗化することができ
る。なお、ここで説明する供給処理２０は、必ずしも行わなくてもよい場合がある。

【0275】

また、半導体２５１としてシリコンを有する材料を適用している場合、形成されている
開口部２９１の側面に対して、不純物を供給する処理を行ってもよい。なお、この場合、
不純物を供給する処理については、図４１（Ｂ）に示す供給処理２０を、不純物を供給す
る工程として考える。図４１（Ｂ）では、不純物の供給処理２０を半導体２５１の領域２
５１ｂ、及び絶縁体２０３ａに対して行っている工程を示している。なお、供給処理２０
を行っている最中は、半導体装置に対して熱処理を行うのが好ましい。なお、不純物とし
ては、例えば、リン、ヒ素などのｎ型不純物（ドナー）を用いることができる。また、例
えば、不純物としては、ボロン、アルミニウム、ガリウムなどのｐ型不純物（アクセプタ
）を用いることができる。この工程を行うことにより、半導体２５１の領域２５１ｂに対
して、半導体２５１の表面、及び表面近傍に不純物領域２６２Ａ（不純物領域２６２Ｂ）
を形成することができ、半導体２５１の領域２５１ｂを低抵抗化することができる。なお
、ここで説明する供給処理２０は、必ずしも行わなくてもよい。

【0276】

また、半導体２５１として金属酸化物、又はシリコンのどちらか一方を有する材料を適
用した場合において、半導体２５１の形成面に絶縁体２０３ａが形成された領域２５１ａ
では、絶縁体２０３ａがマスクとして不純物を遮蔽する役割を有するため、半導体２５１
の領域２５１ａには不純物が供給されない。

【0277】

次の工程では、図４２（Ａ）に示すとおり、図４１（Ｂ）に示す開口部２９１の側面に
、絶縁体２０４が成膜される。

【0278】

絶縁体２０４としては、例えば、水、水素などの不純物などの透過を抑制する機能を有
する絶縁性材料を用いることが好ましい。例えば、絶縁体２０４として、酸化アルミニウ
ムなどを用いることができる。ただし、絶縁体２０４に適用できる材料は上述に限定せず
、絶縁体２０４としては、例えば、水、水素などの不純物濃度が低減された膜として、作
製方法例１で説明した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料を用いること
ができる。

【0279】

絶縁体２０４の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。

【0280】

次の工程では、図４２（Ｂ）に示すとおり、図４２（Ａ）に示す開口部２９１の側面に
、半導体２５２が成膜される。つまり、絶縁体２０４の形成面に半導体２５２が形成され
る。

【0281】

半導体２５２としては、例えば、シリコンが含まれる材料を用いることができる。また
、半導体２５２としては、実施の形態４で説明する金属酸化物などの半導体材料を用いる
ことができる。

【0282】

半導体２５２の形成方法としては、半導体２５１の形成方法の記載を参酌する。

【0283】

次の工程では、図４３に示すとおり、半導体２５２の形成面に絶縁体２０５が成膜され
、残りの開口部２９１が埋まるように導電体２３３が成膜される。

【0284】

絶縁体２０５としては、例えば、上述した絶縁体２０２に適用できる材料を用いること
ができる。また、絶縁体２０５は、複数の絶縁体からなる積層構造の構成としてもよい。

【0285】

絶縁体２０５の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。

【0286】

導電体２３３としては、例えば、上述した導電体２３１、導電体２３２に適用できる材
料を用いることができる。また、導電体２３３は、複数の導電体からなる積層構造の構成
としてもよい。

【0287】

導電体２３３の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0288】

ところで、図４３に示す領域２８１において、図３２（Ａ）に示すトランジスタＷＴｒ
が構成されている。具体的には、領域２８１において、導電体２３１がトランジスタＷＴ
ｒのゲート電極として機能し、２つの領域２５１ｂのそれぞれに含まれる半導体２５１が
トランジスタＷＴｒのソース電極、ドレイン電極として機能し、領域２５１ａに含まれる
半導体２５１がトランジスタＷＴｒのチャネル形成領域として機能する。特に、半導体２
５１として金属酸化物を含む材料を適用している場合、トランジスタＷＴｒはＯＳトラン
ジスタを構成していることになる。

【0289】

また、図４３に示す領域２８２において、図３２（Ａ）に示す容量素子ＣＳが構成され
ている。具体的には、領域２８２において、導電体２３２は、容量素子ＣＳの一方の電極
として機能し、領域２５１ｂの一部に含まれる半導体２５１は、容量素子ＣＳの他方の電
極として機能する。

【0290】

また、図４３に示す領域２８３において、図３２（Ａ）に示すトランジスタＲＴｒが構
成されている。具体的には、領域２８３において、領域２５１ｂに含まれる半導体２５１
の一部がトランジスタＲＴｒのゲート電極として機能し、半導体２５２がトランジスタＲ
Ｔｒのチャネル形成領域として機能し、導電体２３３がトランジスタＲＴｒのバックゲー
ト電極として機能する。特に、半導体２５２として金属酸化物を含む材料を適用している
場合、トランジスタＲＴｒはＯＳトランジスタを構成していることになる。

【0291】

図３８（Ａ）から図４３までの工程を行うことにより、図３２（Ａ）に示した半導体装
置を作製することができる。

【0292】

図４４（Ａ）（Ｂ）（Ｃ）には、それぞれ図４３に示す半導体装置の一点鎖線Ｃ１－Ｃ
２、一点鎖線Ｃ３－Ｃ４、一点鎖線Ｃ５－Ｃ６における上面図を示している。

【0293】

本発明の一態様は、図４３に示した半導体装置の構成例に限定されない。本発明の一態
様は、図４３に示す半導体装置を適宜変更した構成とすることができる。

【0294】

例えば、本発明の一態様は、前述したとおり、図３２（Ｃ）に示すようにトランジスタ
ＷＴｒ、トランジスタＲＴｒにバックゲートが設けられていない半導体装置とすることも
できる。図３２（Ｃ）に示す半導体装置を作製する場合、図３２（Ａ）の半導体装置を作
製する過程において、図４２（Ｂ）の工程後において、開口部２９１が埋まるように絶縁
体２０５を成膜すればよい（図４５（Ａ）参照）。

【0295】

また、絶縁体２０５を複数積層して用いてもよい。例えば、図４５（Ｂ）に示すように
、半導体２５２と接する絶縁体２０５Ａには、酸化シリコンを用い、絶縁体２０５Ａと接
する絶縁体２０５Ｂには、酸化アルミニウムや、酸化ハフニウムを用いるなど、このよう
に複数の絶縁体材料を組み合わせることができる。

【0296】

絶縁体２０５Ａ、絶縁体２０５Ｂの形成方法としては、絶縁体２０２の形成方法の記載
を参酌する。

【0297】

なお、図４６（Ａ）（Ｂ）（Ｃ）には、それぞれ図４５（Ａ）に示す半導体装置の一点
鎖線Ｃ１－Ｃ２、一点鎖線Ｃ３－Ｃ４、一点鎖線Ｃ５－Ｃ６における上面図を示している
。図４５（Ａ）に示す半導体装置は、図４３の半導体装置と比較して導電体２３３を設け
ていない構成例となっているため、図４６（Ａ）（Ｂ）（Ｃ）に示す上面図は、図４４（
Ａ）（Ｂ）（Ｃ）と比較して、絶縁体２０５の内側に導電体２３３を設けていない構成と
なっている。

【0298】

また、例えば、本発明の一態様の半導体装置は、一部の作製工程を変更してもよい。図
４７（Ａ）、及び図４７（Ｂ）は、図４１（Ｂ）とは異なる、半導体２５１の領域２５１
ｂに対して低抵抗領域を形成する工程を示している。

【0299】

図４７（Ａ）に示す工程は、図４１（Ａ）に示した工程の後に、開口部２９１の側面に
対して、導電体２３９を形成する工程を示している。つまり、絶縁体２０３ａ、半導体２
５１の領域２５１ｂの形成面に導電体２３９が形成される。このとき、図１９（Ａ）、（
Ｂ）の工程と同様に、導電体２３９が半導体２５１と接することによって、半導体２５１
の領域２５１ｂにおいて、化合物２６１Ａ（化合物２６１Ｂ）、又は不純物領域２６２Ａ
（不純物領域２６２Ｂ）が形成される。つまり、半導体２５１の領域２５１ｂが低抵抗化
される。なお、低抵抗化については、図１９（Ａ）、（Ｂ）の説明の記載を参酌する。

【0300】

導電体２３９としては、半導体２５１が有する材料に応じて、図１９（Ａ）、（Ｂ）で
説明した導電体１３９に適用できる材料を用いることができる。

【0301】

上述の作製方法によって、半導体２５１の領域２５１ｂは低抵抗領域として形成するこ
とができ、半導体２５１の領域２５１ａはチャネル形成領域として形成することができる
。なお、低抵抗領域である領域２５１ｂは、トランジスタＷＴｒにおける第１端子、及び
／又は第２端子（トランジスタＲＴｒのゲート）に相当するため、上述の作製方法によっ
て、直列に電気的に接続したトランジスタＷＴｒ間の電気抵抗を低くすることができる。

【0302】

導電体２３９の形成方法としては、被覆性の高い成膜方法を用いるのが好ましい。被膜
性の高い成膜方法としては、例えば、ＡＬＤ法を用いるのが好ましい。また、例えば、Ｃ
ＶＤ法などを用いてもよい。また、別の成膜方法としては、例えば、スパッタリング法、
ゾルゲル法、電気泳動法、スプレー法などを用いることができる場合がある。

【0303】

次工程では、図４７（Ｂ）に示す通り、エッチング処理などを用いて、開口部２９１の
側面に位置する導電体２３９の除去が行われている。なお、このとき、領域２５１ａと重
畳する絶縁体２０３ａとの界面、及び当該界面近傍のそれぞれ一部が除去されてもよい。

【0304】

以降は、図４２（Ａ）から図４３までの工程を行うことによって、図４１（Ｂ）とは異
なる作製工程で、半導体２５１の領域２５１ｂに対して低抵抗領域を形成した半導体装置
を作製することができる。

【0305】

また、図４７（Ａ）、（Ｂ）とは異なる、低抵抗領域の別の作製方法について説明する
。図４８（Ａ）は、図４１（Ａ）に示した工程の後に、開口部２９１の側面に対して、絶
縁体２０７を形成する工程を示している。

【0306】

半導体２５１が金属酸化物を含む材料である場合、絶縁体２０７としては、例えば、窒
化シリコンが含まれていることが好ましい。半導体２５１は絶縁体２０７に接することで
、絶縁体２０７に含まれる窒素、窒化物、その他の成分などが半導体２５１に拡散する場
合がある。また、このとき、積層体２００に対して熱処理を行ってもよいし行わなくても
よい。これにより、図４８（Ａ）において、半導体２５１は、絶縁体２０７との界面、及
び界面近傍において、絶縁体２０７から拡散される窒素、窒化物、その他の成分などによ
って、化合物２６１Ａ（化合物２６１Ｂ）が形成される場合がある。これにより、半導体
２５１の領域２５１ｂが低抵抗化される。つまり、トランジスタＷＴｒのソース電極又は
ドレイン電極の一方の抵抗を下げることができる場合がある。

【0307】

半導体２５１がシリコンを含む材料である場合、絶縁体２０７としては、例えば、半導
体２５１に拡散させるための不純物（元素、又はイオン）が含まれていることが好ましい
。当該不純物としてｎ型不純物（ドナー）を用いる場合、ｎ型不純物としては、例えば、
リン、ヒ素などを用いることができる。また、当該不純物としてｐ型不純物（アクセプタ
）を用いる場合、ｐ型不純物としては、例えば、ボロン、アルミニウム、ガリウムなどを
用いることができる。

【0308】

半導体２５１は絶縁体２０７に接することで、絶縁体２０７に含まれる不純物（元素、
又はイオン）が半導体２５１に拡散する場合がある。また、このとき、積層体２００に対
して熱処理を行ってもよいし行わなくてもよい。つまり、半導体２５１の、絶縁体２０７
に接する界面、及び界面近傍に不純物領域が形成される場合がある。これによって、半導
体２５１の領域２５１ｂ、又は半導体２５１の絶縁体２０７との界面近傍にキャリアが形
成されるため、領域２５１ｂが低抵抗化される場合がある。

【0309】

絶縁体２０７の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。

【0310】

次工程では、開口部２９１の側面に絶縁体２０８を成膜し、その後、図４２（Ｂ）から
図４３までと同様の工程を行うことで、図４８（Ｂ）に示す半導体装置を構成することが
できる。

【0311】

半導体２５２が金属酸化物を有する場合、絶縁体２０８は、例えば、絶縁体２０７に含
まれる窒素、窒化物、その他の成分が半導体２５２に拡散するのを防ぐための絶縁材料と
することができる。この場合、絶縁体２０８としては、例えば、酸化シリコン、酸化アル
ミニウムなどを用いることができる。なお、半導体２５２がシリコンを有する場合、絶縁
体２０８は形成してもよいし、形成しなくてもよい。

【0312】

絶縁体２０８の形成方法としては、絶縁体２０２の形成方法の記載を参酌する。

【0313】

なお、図４９（Ａ）（Ｂ）（Ｃ）には、それぞれ図４８（Ｂ）に示す半導体装置の一点
鎖線Ｃ１－Ｃ２、一点鎖線Ｃ３－Ｃ４、一点鎖線Ｃ５－Ｃ６における上面図を示している
。図４８（Ｂ）に示す半導体装置は、半導体２５１と半導体２５２との間に絶縁体２０７
、及び絶縁体２０８を有する構成となっているため、図４９（Ａ）（Ｂ）（Ｃ）に示す上
面図は、図４４（Ａ）（Ｂ）（Ｃ）の絶縁体２０４を、絶縁体２０７、及び絶縁体２０８
の積層構造とした構成となっている。

【0314】

また、例えば、本発明の一態様は、半導体２５１として金属酸化物を有する材料を適用
した場合、図５０に示す半導体装置のように半導体２５１を３層構造とすることができる
。図５０に示す半導体装置は半導体２５１を３層構造とした構成となっており、図３２（
Ａ）の半導体装置を作製する過程において、図４０（Ａ）に示す工程で、半導体２５１と
して半導体２５３Ａ、半導体２５３Ｂ、半導体２５３Ｃを順に形成することによって構成
することができる。

【0315】

なお、図５１（Ａ）（Ｂ）（Ｃ）には、それぞれ図５０に示す半導体装置の一点鎖線Ｃ
１－Ｃ２、一点鎖線Ｃ３－Ｃ４、一点鎖線Ｃ５－Ｃ６における上面図を示している。図５
０に示す半導体装置は、絶縁体２０２の形成面に対して、外側から半導体２５３Ａ、半導
体２５３Ｂ、半導体２５３Ｃの順に成膜された３層構造の構成例となっているため、図５
１（Ａ）（Ｂ）（Ｃ）に示す上面図は、図４４（Ａ）（Ｂ）（Ｃ）に示す半導体２５１を
３層構造とした構成となっている。

【0316】

なお、半導体２５３Ａ、半導体２５３Ｂ、半導体２５３Ｃについては、作製方法例１で
説明した半導体１５２Ａ、半導体１５２Ｂ、半導体１５２Ｃの記載を参酌する。また、図
５０に示した半導体装置を構成することによる効果についても、作製方法例１で説明した
図２２の説明の記載を参酌する。

【0317】

また、例えば、本発明の一態様は、トランジスタＷＴｒの信頼性を向上するためとして
、トランジスタＷＴｒのゲート電極の構成を、図４３に示す構成から変更してもよい。図
５２（Ａ）（Ｂ）、図５３（Ａ）（Ｂ）はその半導体装置の作製方法の一例を示している
。

【0318】

図５２（Ａ）に示す工程では、図３９（Ｂ）において、エッチング処理などを用いて、
開口部２９１の側面に含まれる導電体２３１の一部が除去されて、当該側面部に凹部２９
４が形成される。なお、凹部２９４は、図３９（Ａ）に示した凹部２９２よりも深く形成
されていてもよい。

【0319】

その後の工程として、図５２（Ｂ）では、図５２（Ａ）において、開口部２９１の側面
、及び凹部２９４に、半導体２５４が成膜される。

【0320】

半導体２５４としては、例えば、作製方法例１で説明した半導体１５３に適用できる材
料を用いることができる。

【0321】

半導体２５４の形成方法としては、半導体２５１の形成方法の記載を参酌する。

【0322】

次の工程では、図５３（Ａ）に示すとおり、レジストマスク形成とエッチング処理など
によって、前述した凹部２９４の一部に半導体２５４が残るように、凹部２９４の残り一
部の半導体２５４と、開口部２９１の側面上に含まれる半導体２５４と、が除去される。
これによって、半導体２５４ａが形成される。

【0323】

この後は、図３９（Ｂ）から図４３までと同様の工程を行うことによって、図５３（Ｂ
）に示す半導体装置を構成することができる。なお、図５３（Ｂ）に示す半導体装置を構
成することによる効果は、作製方法例１で説明した図２７（Ａ）（Ｂ）、図２８（Ａ）（
Ｂ）の説明の記載を参酌する。

【0324】

なお、図５４（Ａ）（Ｂ）（Ｃ）には、図５３（Ｂ）に示す半導体装置の一点鎖線Ｃ１
－Ｃ２、一点鎖線Ｃ３－Ｃ４、一点鎖線Ｃ５－Ｃ６における上面図を示している。図５３
（Ｂ）に示す半導体装置は、図４３に示す半導体装置と比較して、領域２５１ａにおいて
、導電体２３１と絶縁体２０２との間に半導体２５４ａが含まれている構成となっている
ため、図５４（Ｃ）に示す上面図は、導電体２３１と絶縁体２０２との間に半導体２５４
ａが含まれている構成となっている。ところで、図５４（Ａ）（Ｂ）に示す一点鎖線Ｃ１
－Ｃ２、一点鎖線Ｃ３－Ｃ４における上面図は、図４４（Ａ）（Ｂ）とほぼ同様の構成と
なる場合がある。

【0325】

上述した作製方法例１、又は作製方法例２によって、多くのデータを保持できる半導体
装置を作製することができる。

【0326】

ここで、図１４（Ｂ）に示す半導体装置（図１（Ａ）の回路構成）の断面図を図２に示
すセルアレイの構造とした場合の構成例を図５５に示す。また、同様に、図４３に示す半
導体装置（図３２（Ａ）の回路構成）の断面図をセルアレイの構造とした場合の構成例を
図５６に示す。なお、領域ＳＤ１は、メモリセルＭＣに相当する。図５５に示す通り、配
線ＷＬである導電体と、絶縁体と、を積層した構造体に対して、一括に開口部を設けて、
上述した作製方法例１に記載の通りに作製を行うことで、図１（Ａ）の回路構成を実現す
ることができる。また、図５６に示す通り、配線ＲＷＬ又は配線ＷＷＬである導電体と、
絶縁体と、を積層した構造体に対して、一括に開口部を設けて、上述した作製方法例２に
記載の通りに作製を行うことで、図３２（Ａ）の回路構成を実現することができる。

【0327】

＜周辺回路との接続例＞
作製方法例１、又は作製方法例２に示した半導体装置は、その下層に読み出し回路、プ
リチャージ回路などのメモリセルアレイの周辺回路を形成してもよい。この場合、シリコ
ン基板などの上にＳｉトランジスタを形成して当該周辺回路を構成し、その後、作製方法
例１、又は作製方法例２で、当該周辺回路上に本発明の一態様の半導体装置を形成すれば
よい。図５７（Ａ）は、周辺回路をプレーナ型のＳｉトランジスタで構成して、その上層
に本発明の一態様の半導体装置を形成した断面図である。また、図５８（Ａ）は、周辺回
路をＦＩＮ型のＳｉトランジスタで構成して、その上層に本発明の一態様の半導体装置を
形成した断面図である。なお、図５７（Ａ）、図５８（Ａ）に示す半導体装置は、一例と
して、図１４（Ｂ）の構成を適用している。

【0328】

図５７（Ａ）、図５８（Ａ）において、周辺回路を構成するＳｉトランジスタは、基板
１７００上に形成される。素子分離層１７０１は、複数のＳｉトランジスタの間に形成さ
れる。Ｓｉトランジスタのソース及びドレインとして導電体１７１２が形成されている。
導電体１７３０は、チャネル幅方向に延びて形成しており、他のＳｉトランジスタ、又は
導電体１７１２に接続されている（図示しない）。

【0329】

基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いる
ことができる。

【0330】

また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、な
どを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半
導体素子を転置してもよい。図５７（Ａ）、図５８（Ａ）では、一例として、基板１７０
０に単結晶シリコンウエハを用いた例を示している。

【0331】

ここで、Ｓｉトランジスタの詳細について説明を行う。図５７（Ａ）に示すプレーナ型
のＳｉトランジスタは、チャネル長方向の断面図を示し、図５７（Ｂ）に示すプレーナ型
のＳｉトランジスタは、チャネル幅方向の断面図を示している。Ｓｉトランジスタは、ウ
ェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び
高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領
域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられた
ゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、
ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有
する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。

【0332】

また、図５８（Ａ）に示すＦＩＮ型のＳｉトランジスタは、チャネル長方向の断面図を
示し、図５８（Ｂ）に示すＦＩＮ型のＳｉトランジスタは、チャネル幅方向の断面図を示
している。図５８（Ａ）（Ｂ）に示すＳｉトランジスタは、チャネル形成領域１７９３が
凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０
が設けられている。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合
を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。

【0333】

基板１７００上にＳｉトランジスタ、導電体１７１２、導電体１７３０などによって形
成された回路の上層には絶縁体３０１が形成されている。また、絶縁体３０１には、当該
回路と電気的に接続するための導電体３１１Ａ、導電体３１１Ｂが埋め込まれるように形
成されている。ところで、セルトランジスタＣＴｒのチャネル形成領域に金属酸化物が含
まれている場合、絶縁体３０１、導電体３１１Ａ、導電体３１１Ｂとしては、水素などに
対するバリア性を有する材料を用いることが好ましい。これは、絶縁体３０１、導電体３
１１Ａ、導電体３１１Ｂの少なくともいずれか一を介して、Ｓｉトランジスタからセルト
ランジスタＣＴｒへの水素の拡散を抑制するためである。

【0334】

絶縁体３０１としては、上述した絶縁体１０１Ａ乃至絶縁体１０１Ｃに適用できる材料
を用いることができる。

【0335】

導電体３１１Ａ、導電体３１１Ｂとしては、例えば、水素に対するバリア性を有する窒
化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層す
ることで、配線としての導電性を保持したまま、Ｓｉトランジスタからの水素の拡散を抑
制することができる。

【0336】

なお、図５８（Ａ）（Ｂ）に示す符号は、図５７（Ａ）（Ｂ）に示す符号と同一である
。

【0337】

なお、本明細書等で開示された、絶縁体、導電体、半導体などは、ＰＶＤ（Ｐｈｙｓｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。ＰＶＤ法としては、例えば
、スパッタリング法、抵抗加熱蒸着法、電子ビーム蒸着法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。また、ＣＶＤ法として、プラズマ
ＣＶＤ法、熱ＣＶＤ法などが挙げられる。特に、熱ＣＶＤ法としては、例えば、ＭＯＣＶ
Ｄ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられ
る。

【0338】

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。

【0339】

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。

【0340】

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい
。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以
上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の
原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、
第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスは
キャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入しても
よい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した
後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の薄
い層を成膜し、後から導入される第２の原料ガスと反応して、第２の薄い層が第１の薄い
層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるま
で複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さ
は、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が
可能であり、微細なＦＥＴを作製する場合に適している。

【0341】

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示され
た金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ_３）_３）、トリ
メチルガリウム（Ｇａ（ＣＨ_３）_３）、及びジメチル亜鉛（Ｚｎ（ＣＨ_３）_２）を用いる
。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリ
ウム（Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（
Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

【0342】

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ_３）_２］_４）などのハフニウムアミド）
を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。また、
他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。

【0343】

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（Ｃ
Ｈ_３）_３）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる
。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルア
ルミニウム、アルミニウムトリス（２，２，６，６－テトラメチル－３，５－ヘプタンジ
オナート）などがある。

【0344】

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを
供給して吸着物と反応させる。

【0345】

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６
ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
_６ガスとＨ_２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガ
スに代えてＳｉＨ_４ガスを用いてもよい。

【0346】

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ
－Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＧａ
Ｏ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次繰り返し導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用
いてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合酸化物層を形成
しても良い。なお、Ｏ_３ガスに替えてＡｒ等の不活性ガスで水をバブリングして得られた
Ｈ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ
（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ
_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２
ガスを用いても良い。

【0347】

なお、本実施の形態で説明した半導体装置のそれぞれの構成例は、互いに適宜組み合わ
せることができる。

【0348】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0349】

（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置を有する記憶装置について説
明する。

【0350】

図５９に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及び
メモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワー
ド線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コント
ロールロジック回路２６６０を有する。

【0351】

実施の形態１で説明した図１（Ａ）（Ｂ）、図３２（Ａ）（Ｂ）（Ｃ）に図示した半導
体装置は、メモリセルアレイ２６１０に適用することができる。

【0352】

ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３
２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６
３２は、実施の形態１で説明した配線ＳＬ、配線ＢＬ、配線ＲＢＬなど（図５９に図示し
ていない）を所定の電位にプリチャージする機能を有する。センスアンプ２６３３は、メ
モリセルＭＣから読み出された電位（又は電流）をデータ信号として取得して、当該デー
タ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、
デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。

【0353】

また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回
路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩ
Ｌ）が供給される。

【0354】

また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ
、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ
２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路
２６３４に入力される。

【0355】

コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処
理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは
、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み
出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これ
に限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

【0356】

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

【0357】

また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好まし
くはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い
、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消
費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上する
ことが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型の
みとすることで、製造コストを低く抑えることができる。

【0358】

なお、本実施の形態の構成例は、図５９の構成に限定されない。例えば、周辺回路２６
０１の一部、例えばプリチャージ回路２６３２又は／及びセンスアンプ２６３３をメモリ
セルアレイ２６１０の下層に設ける、などのように適宜構成を変更してもよい。

【0359】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0360】

（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を記憶装置として電子部品
に適用する例について、図６０を用いて説明する。

【0361】

図６０（Ａ）では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に
適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケー
ジともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や
名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

【0362】

上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程
（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

【0363】

後工程については、図６０（Ａ）に示す各工程を経ることで完成させることができる。
具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面
を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板
の反り等を低減し、部品としての小型化を図るためである。

【0364】

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステッ
プＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭
載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディン
グ工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接
着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インタ
ーポーザ上に搭載し接合してもよい。

【0365】

なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一
方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面
とする。

【0366】

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気
的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀
線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや
、ウェッジボンディングを用いることができる。

【0367】

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止を行うモールド工程が施
される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填さ
れ、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することが
でき、また水分や埃による特性の劣化を低減することができる。

【0368】

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工す
る（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板
に実装する際のはんだ付けをより確実に行うことができる。

【0369】

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そし
て最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１
０）。

【0370】

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とするこ
とができる。そのため、信頼性に優れた電子部品を実現することができる。

【0371】

また、完成した電子部品の斜視模式図を図６０（Ｂ）に示す。図６０（Ｂ）では、電子
部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示し
ている。図６０（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を
示している。図６０（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実
装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板
４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成し
た回路基板４７０４は、電子機器等の内部に設けられる。

【0372】

なお、本発明の一態様は、上記の電子部品４７００に限定せず、ステップＳＴＰ１にお
いて作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップ
ＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様
である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。
例えば、図６０（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体
ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されてい
る。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング
４８０３であり、スペーシング４８０３の一部はダイシング用の領域となる。

【0373】

ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣ
Ｌ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、
スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブライン
ＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように
設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設ける
のが好ましい。

【0374】

ダイシング工程を行うことにより、図６０（Ｄ）に示すようなチップ４８００ａを、半
導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａ
と、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８
０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２
の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスク
ライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

【0375】

なお、本発明の一態様の素子基板の形状は、図６０（Ｃ）に図示した半導体ウェハ４８
００の形状に限定されない。例えば、図６０（Ｅ）に示す矩形の形状の半導体ウェハ４８
１０であってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装
置に応じて、適宜変更することができる。

【0376】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0377】

（実施の形態４）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタのチャネル形成領域に含
まれる金属酸化物について説明を行う。

【0378】

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウ
ムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、
イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、
チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム
、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれ
た一種、または複数種が含まれていてもよい。

【0379】

ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは
スズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素
Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

【0380】

次に、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）を用いて、本発明に係る金属
酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明す
る。なお、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）には、酸素の原子数比につ
いては記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数
比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

【0381】

図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）において、破線は、［Ｉｎ］：［Ｍ
］：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、および
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表
す。

【0382】

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原
子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となる
ラインを表す。

【0383】

また、図６１（Ａ）、図６１（Ｂ）、および図６１（Ｃ）に示す、［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶
構造をとりやすい。

【0384】

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例
えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネ
ル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状
の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結
晶構造の間において、結晶粒界が形成される場合がある。

【0385】

図６１（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛
の原子数比の好ましい範囲の一例について示している。

【0386】

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（
電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物は
インジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

【0387】

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が
低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近
傍値である場合（例えば図６１（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

【0388】

従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少
ない層状構造となりやすい、図６１（Ａ）の領域Ａで示される原子数比を有することが好
ましい。

【0389】

特に、図６１（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ－ａｘｉｓ ａ
ｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）－ＯＳとなりやすく、キャリア移動度も高い優
れた金属酸化物が得られる。

【0390】

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域に
おいて、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向き
が変化している箇所を指す。

【0391】

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。

【0392】

ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりに
くいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下
する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化
物ともいえる。従って、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。
そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

【0393】

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近
傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる
。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、およ
び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

【0394】

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数
比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸
化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比
の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、
膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特
性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではな
い。

【0395】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0396】

（実施の形態５）
本実施の形態では、上記実施の形態の半導体装置を備えることができるＣＰＵについて
説明する。

【0397】

図６２は、実施の形態１で説明した半導体装置を一部に用いたＣＰＵの一例の構成を示
すブロック図である。

【0398】

図６２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェ
ース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、
別チップに設けてもよい。もちろん、図６２に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図６２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み
、それぞれのコアが並列で動作するような構成、つまりＧＰＵのような構成としてもよい
。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６
ビット、３２ビット、６４ビットなどとすることができる。

【0399】

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。

【0400】

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。

【0401】

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

【0402】

図６２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。

【0403】

図６２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。

【0404】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0405】

（実施の形態６）
上記実施の形態の記憶装置はメモリカード（例えば、ＳＤカード）、ＵＳＢ（Ｕｎｉｖ
ｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉ
ｖｅ）等の各種のリムーバブル記憶装置に適用することができる。本実施の形態では、リ
ムーバブル記憶装置の幾つかの構成例について、図６３を用いて、説明する。

【0406】

図６３（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１
、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４
は、筐体５１０１に収納されている。基板５１０４には、記憶装置及び該記憶装置を駆動
する回路が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コント
ローラチップ５１０６が取り付けられている。メモリチップ５１０５は、実施の形態２で
説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６２２、ローデコーダ２６
２１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１など
が組み込まれている。コントローラチップ５１０６は、具体的にはプロセッサ、ワークメ
モリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチ
ップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、適宜回路構成を変更し
てもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２１、センスアン
プ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモリチップ５１０
５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ
５１０３が外部装置と接続するためのインターフェースとして機能する。

【0407】

図６３（Ｂ）はＳＤカードの外観の模式図であり、図６３（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板
５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとし
て機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、記憶装
置及び記憶装置を駆動する回路が設けられている。例えば、基板５１１３には、メモリチ
ップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１
４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライバ回路２６
２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６３２、カラ
ムデコーダ２６３１などが組み込まれている。コントローラチップ５１１５には、プロセ
ッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４と
コントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、適宜回
路構成を変更してもよい。例えば、ワード線ドライバ回路２６２２、ローデコーダ２６２
１、センスアンプ２６３３、プリチャージ回路２６３２、カラムデコーダ２６３１をメモ
リチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。

【0408】

基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０
の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に
設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うこ
とができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。

【0409】

図６３（Ｄ）はＳＳＤの外観の模式図であり、図６３（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有
する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。
基板５１５３は筐体５１５１に収納されている。基板５１５３には、記憶装置及び記憶装
置を駆動する回路が設けられている。例えば、基板５１５３には、メモリチップ５１５４
、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチ
ップ５１５４には、実施の形態２で説明したメモリセルアレイ２６１０、ワード線ドライ
バ回路２６２２、ローデコーダ２６２１、センスアンプ２６３３、プリチャージ回路２６
３２、カラムデコーダ２６３１などが組み込まれている。基板５１５３の裏面側にもメモ
リチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリ
チップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５に
は、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、Ｅ
ＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５
５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず
、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメ
モリとして機能するメモリを設けてもよい。

【0410】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0411】

（実施の形態７）
本実施の形態では、上記実施の形態の半導体装置、又は記憶装置を適用することができ
る電子機器の一例について説明する。

【0412】

＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置、又は記憶装置は、ノート型パーソナルコンピュータに備
えることができる。図６４（Ａ）はノート型パーソナルコンピュータであり、筐体５４０
１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する
。

【0413】

＜スマートウォッチ＞
本発明の一態様の半導体装置、又は記憶装置は、ウェアラブル端末に備えることができ
る。図６４（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０
１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有す
る。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いる
ようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設け
ることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサ
とも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる
。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォ
ッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点
灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図６４（Ｂ
）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマー
トウォッチが有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、
スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は
、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェ
ースとして、用いるようにしてもよい。なお、図６４（Ｂ）に示したスマートウォッチで
は、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有
さない構成であってもよい。

【0414】

＜ビデオカメラ＞
本発明の一態様の半導体装置、又は記憶装置は、ビデオカメラに備えることができる。
図６４（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
てもよい。

【0415】

＜携帯電話＞
本発明の一態様の半導体装置、又は記憶装置は、携帯電話に備えることができる。図６
４（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、
マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０
２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また
、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することが
できる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素
子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５
０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン
、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいず
れかを備えることができる。

【0416】

また、図６４（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示している
が、携帯電話が有する操作ボタンの数は、これに限定されない。また、図示していないが
、図６４（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装
置を有する構成であってもよい。

【0417】

＜テレビジョン装置＞
本発明の一態様の半導体装置、又は記憶装置は、テレビジョン装置に適用することがで
きる。図６４（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐
体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、ま
たは操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度
、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、
電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定
する機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に
備えることができる。テレビジョン装置は、例えば、５０インチ以上、または１００イン
チ以上の表示部９００１を組み込むことが可能である。

【0418】

＜移動体＞
本発明の一態様の半導体装置、又は記憶装置は、移動体である自動車の運転席周辺に適
用することもできる。

【0419】

例えば、図６４（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。
図６４（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５
７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示し
ている。

【0420】

表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメータ
ーやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情
報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは
、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能であ
る。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能で
ある。

【0421】

表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによっ
て、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも
できる。

【0422】

本発明の一態様の半導体装置、又は記憶装置は、例えば、表示パネル５７０１乃至表示
パネル５７０４に画像を表示する際に用いられる、画像データを一時的に格納するフレー
ムメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用
いることができる。

【0423】

また、図示していないが、図６４（Ａ）、（Ｂ）、（Ｅ）、（Ｆ）に示した電子機器は
、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した
電子機器に音声入力機能を付することができる。

【0424】

また、図示していないが、図６４（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器
は、カメラを有する構成であってもよい。

【0425】

また、図示していないが、図６４（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部に
センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特
に、図６４（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセン
サを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話が
どの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向き
に応じて自動的に切り替えるようにすることができる。

【0426】

また、図示していないが、図６４（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、
虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適
用することによって、生体認証機能を有する電子機器を実現することができる。

【0427】

また、図６４（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材
を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量
素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、
図６４（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲
面を有するような筐体の電子機器を実現することができる。

【0428】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

【0429】

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

【0430】

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、互いに構成例を適宜組み合わせることが可能である。

【0431】

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。

【0432】

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

【0433】

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。

【0434】

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものである。従って、構成要素の数を限定するものではない。また
、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一に
おいて「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲にお
いて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実
施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許
請求の範囲において省略することもありうる。

【0435】

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の
構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。

【0436】

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等
で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「
導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転する
ことによって、「導電体の下面に位置する絶縁体」と言い換えることができる。

【0437】

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。

【0438】

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。

【0439】

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要
素の記載を省略している場合がある。

【0440】

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。

【0441】

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの
一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極
、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、ト
ランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソース
とドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、
状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つ
の端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお
、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに
電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことがで
きる。

【0442】

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。

【0443】

また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成
をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと
呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート
」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「
バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができ
る。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも
先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時におい
て、チャネル形成領域よりも後に形成される端子のことをいう。

【0444】

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。

【0445】

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地
電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。

【0446】

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によって
は、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替える
ことが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という
用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用
語を、「絶縁体」という用語に変更することが可能な場合がある。

【0447】

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によ
っては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」と
いう用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、
「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また
、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更する
ことが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更するこ
とが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」など
の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という
用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更すること
が可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用
語に変更することが可能な場合がある。

【0448】

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

【0449】

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が
０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体
にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、
特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リ
ン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によっ
て酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性
を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１
３族元素、第１５族元素などがある。

【0450】

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

【0451】

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つま
り、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

【0452】

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。

【0453】

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、
トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をい
う。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電
極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチ
として動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

【0454】

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のよう
に、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチが
ある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことに
よって、導通と非導通とを制御して動作する。

【0455】

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気
的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接
接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は
文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含む
ものとする。

【0456】

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子
、導電膜、層、など）であるとする。

【0457】

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。

【0458】

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

【0459】

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合
（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含
むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接
続されている、とのみ明示的に記載されている場合と同じであるとする。

【0460】

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。

【0461】

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第
１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子な
ど）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トラ
ンジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている
」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など
）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジ
スタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）
、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な
表現方法を用いて、回路構成における接続の順序について規定することにより、トランジ
スタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別し
て、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これ
らの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、
素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

【0462】

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。

【0463】

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

【符号の説明】

【0464】

ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｎ］ メモリセル
ＣＴｒ セルトランジスタ
ＳＴｒ トランジスタ
ＢＴｒ トランジスタ
ＳＳＬ 配線
ＢＳＬ 配線
ＳＬ 配線
ＢＬ 配線
ＷＬ［１］ 配線
ＷＬ［２］ 配線
ＷＬ［ｎ］ 配線
ＢＧＬ 配線
ＭＣ［１，１］ メモリセル
ＭＣ［ｊ，１］ メモリセル
ＭＣ［ｎ，１］ メモリセル
ＭＣ［１，ｉ］ メモリセル
ＭＣ［ｊ，ｉ］ メモリセル
ＭＣ［ｎ，ｉ］ メモリセル
ＭＣ［１，ｍ］ メモリセル
ＭＣ［ｊ，ｍ］ メモリセル
ＭＣ［ｎ，ｍ］ メモリセル
ＳＴｒ［１］ トランジスタ
ＳＴｒ［ｉ］ トランジスタ
ＳＴｒ［ｍ］ トランジスタ
ＢＴｒ［１］ トランジスタ
ＢＴｒ［ｉ］ トランジスタ
ＢＴｒ［ｍ］ トランジスタ
ＳＳＬ［１］ 配線
ＳＳＬ［ｉ］ 配線
ＳＳＬ［ｍ］ 配線
ＢＳＬ［１］ 配線
ＢＳＬ［ｉ］ 配線
ＢＳＬ［ｍ］ 配線
ＳＬ［１］ 配線
ＳＬ［ｉ］ 配線
ＳＬ［ｍ］ 配線
ＢＬ［１］ 配線
ＢＬ［ｉ］ 配線
ＢＬ［ｍ］ 配線
ＷＬ［ｊ］ 配線
ＢＧＬ［１］ 配線
ＢＧＬ［ｉ］ 配線
ＢＧＬ［ｍ］ 配線
ＨＬ 領域
ＡＲ 領域
ＳＤ１ 領域
ＳＤ２ 領域
ＴＭ 領域
ＥＲ 配線
ＰＧ 導電体
ＷＷＬ［１］ 配線
ＷＷＬ［２］ 配線
ＷＷＬ［ｎ］ 配線
ＲＷＬ［１］ 配線
ＲＷＬ［２］ 配線
ＲＷＬ［ｎ］ 配線
ＷＢＬ 配線
ＲＢＬ 配線
ＷＴｒ トランジスタ
ＲＴｒ トランジスタ
ＣＳ 容量素子
Ｎ１ ノード
Ｎ２ ノード
ＷＢＬ［１］ 配線
ＷＢＬ［ｉ］ 配線
ＷＢＬ［ｍ］ 配線
ＲＢＬ［１］ 配線
ＲＢＬ［ｉ］ 配線
ＲＢＬ［ｍ］ 配線
Ｄ［１］ データ
Ｄ［２］ データ
Ｄ［ｎ］ データ
１０ 供給処理
１１ 供給処理
２０ 供給処理
１００ 積層体
１０１Ａ 絶縁体
１０１Ｂ 絶縁体
１０１Ｃ 絶縁体
１０２ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１０６ 絶縁体
１０９ 絶縁体
１０９ａ 絶縁体
１０９ｂ 絶縁体
１１１ 絶縁体
１１１ａ 絶縁体
１１１ｂ 絶縁体
１３２Ａ 導電体
１３２Ｂ 導電体
１３４ 導電体
１３８ａ 導電体
１３８ｂ 導電体
１３９ 導電体
１５１ 半導体
１５１ａ 領域
１５１ｂ 領域
１５２Ａ 半導体
１５２Ｂ 半導体
１５２Ｃ 半導体
１５３ 半導体
１５３ａ 半導体
１５３ｂ 半導体
１６１Ａ 化合物
１６１Ｂ 化合物
１６１Ｃ 化合物
１６２Ａ 不純物領域
１６２Ｂ 不純物領域
１６２Ｃ 不純物領域
１８１Ａ 領域
１８１Ｂ 領域
１９１ 開口部
１９２Ａ 凹部
１９２Ｂ 凹部
１９６Ａ 凹部
１９６Ｂ 凹部
２００ 積層体
２０１Ａ 絶縁体
２０１Ｂ 絶縁体
２０１Ｃ 絶縁体
２０２ 絶縁体
２０３ 絶縁体
２０３ａ 絶縁体
２０４ 絶縁体
２０５ 絶縁体
２０５Ａ 絶縁体
２０５Ｂ 絶縁体
２０７ 絶縁体
２０８ 絶縁体
２３１ 導電体
２３２ 導電体
２３３ 導電体
２３９ 導電体
２５１ 半導体
２５１ａ 領域
２５１ｂ 領域
２５２ 半導体
２５３Ａ 半導体
２５３Ｂ 半導体
２５３Ｃ 半導体
２５４ 半導体
２５４ａ 半導体
２６１Ａ 化合物
２６１Ｂ 化合物
２６２Ａ 不純物領域
２６２Ｂ 不純物領域
２８１ 領域
２８２ 領域
２８３ 領域
２９１ 開口部
２９２ 凹部
２９４ 凹部
３０１ 絶縁体
３１１Ａ 導電体
３１１Ｂ 導電体
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１７００ 基板
１７０１ 素子分離層
１７１２ 導電体
１７３０ 導電体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
２６０１ 周辺回路
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６３４ 書き込み回路
２６４０ 出力回路
２６６０ コントロールロジック回路
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
４８００ 半導体ウェハ
４８００ａ チップ
４８０１ ウェハ
４８０１ａ ウェハ
４８０２ 回路部
４８０３ スペーシング
４８０３ａ スペーシング
４８１０ 半導体ウェハ
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５７０１ 表示パネル
５７０２ 表示パネル
５７０３ 表示パネル
５７０４ 表示パネル
５８０１ 第１筐体
５８０２ 第２筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】