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特開2024-138420コンデンサおよびディスクリートバリスタを含む統合構成要素
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024138420
(43)【公開日】2024-10-08
(54)【発明の名称】コンデンサおよびディスクリートバリスタを含む統合構成要素
(51)【国際特許分類】
H01G 4/40 20060101AFI20241001BHJP
H01G 4/30 20060101ALI20241001BHJP
H01G 4/228 20060101ALI20241001BHJP
H01C 7/10 20060101ALI20241001BHJP
【ＦＩ】
H01G4/40 310
H01G4/30 201C
H01G4/30 201H
H01G4/228 W
H01C7/10
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024111012
(22)【出願日】2024-07-10
(62)【分割の表示】P 2021563206の分割
【原出願日】2020-04-17
(31)【優先権主張番号】62/838,410
(32)【優先日】2019-04-25
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500047848
【氏名又は名称】キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション
(74)【代理人】
【識別番号】100118902
【弁理士】
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【弁理士】
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【弁理士】
【氏名又は名称】松尾 淳一
(74)【代理人】
【識別番号】100162846
【弁理士】
【氏名又は名称】大牧 綾子
(72)【発明者】
【氏名】カーク，マイケル・ダブリュー
(72)【発明者】
【氏名】ベロリーニ，マリアンヌ
(57)【要約】 （修正有）
【課題】改善された、小型化並びに増加した機能及び／又は動作特性をもたらす統合構成要素及びその形成方法を提供する。
【解決手段】統合構成要素である多端子多層デバイス６００において、バリスタ６６０は、外部バリスタ端子６６２、６６４を有し、リード構成の構成を使用して、デバイス６００およびバリスタ６６０を互いに平行に配置する。より具体的には、リード６４８、６５０及び６５２は、デバイス６００の外部（コンデンサデバイス）端子６０４、６０８、及び６０６にそれぞれ取り付けられる一方、リード６４８および６５２はそれぞれ、バリスタ６６０の外側（バリスタ）端子６６２および６６４に接続される。
【選択図】図３Ａ
【解決手段】統合構成要素である多端子多層デバイス６００において、バリスタ６６０は、外部バリスタ端子６６２、６６４を有し、リード構成の構成を使用して、デバイス６００およびバリスタ６６０を互いに平行に配置する。より具体的には、リード６４８、６５０及び６５２は、デバイス６００の外部（コンデンサデバイス）端子６０４、６０８、及び６０６にそれぞれ取り付けられる一方、リード６４８および６５２はそれぞれ、バリスタ６６０の外側（バリスタ）端子６６２および６６４に接続される。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサとを備える多層コンデンサと、
前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタとを備える、統合構成要素。
前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタとを備える、統合構成要素。
【請求項2】
前記多層コンデンサはさらに、
複数の誘電体層を備える本体と、
前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層と、
前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層と、
前記少なくとも１つの接地端子に接続され、前記第１の複数の電極層および第２の複数の電極層のおのおのと容量結合されて、前記第１の複数の電極層と第３の複数の電極層との間に第１のコンデンサを、および、前記第２の複数の電極層と第３の複数の電極層との間に第２のコンデンサを形成する、前記第３の複数の電極層とを備える、請求項１に記載の統合構成要素。
複数の誘電体層を備える本体と、
前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層と、
前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層と、
前記少なくとも１つの接地端子に接続され、前記第１の複数の電極層および第２の複数の電極層のおのおのと容量結合されて、前記第１の複数の電極層と第３の複数の電極層との間に第１のコンデンサを、および、前記第２の複数の電極層と第３の複数の電極層との間に第２のコンデンサを形成する、前記第３の複数の電極層とを備える、請求項１に記載の統合構成要素。
【請求項3】
前記第３の複数の電極層は、全体的に十字形状である、請求項２に記載の統合構成要素。
【請求項4】
前記少なくとも１つの接地端子は、第１の接地端子および第２の接地端子を備える、請求項２に記載の統合構成要素。
【請求項5】
前記第３の複数の電極層の各々は、一対の対向するエッジを備え、前記対向するエッジのうちの一方は、前記第１の接地端子に接続され、前記対向するエッジのうちの他方は、前記第２の接地端子に接続される、請求項４に記載の統合構成要素。
【請求項6】
前記第１の接地端子は、前記第２の接地端子の反対側に位置する、請求項４に記載の統合構成要素。
【請求項7】
前記第１のアクティブ端子、前記第２のアクティブ端子、または前記少なくとも１つの接地端子のうちの少なくとも１つは、前記構成要素を表面実装するために前記統合構成要素の底面に沿って露出される、請求項１に記載の統合構成要素。
【請求項8】
前記第１および第２のアクティブ端子とそれぞれ結合された第１および第２のリードと、前記少なくとも１つの接地端子と結合された第３のリードとをさらに備える、請求項１に記載の統合構成要素。
【請求項9】
前記第１のコンデンサは、第１の静電容量を有し、前記第２のコンデンサは、前記第１の静電容量にほぼ等しい第２の静電容量を有する、請求項１に記載の統合構成要素。
【請求項10】
前記第１の静電容量または前記第２の静電容量のうちの少なくとも１つは、約１０ｎＦから約３μＦの範囲である、請求項１に記載の統合構成要素。
【請求項11】
前記第３の複数の電極層は、第１のオーバラップ領域に沿って前記第１の複数の電極層とオーバラップし、
前記第３の複数の電極層は、前記第１のオーバラップ領域にほぼ等しい第２のオーバラップ領域に沿って、前記第２の複数の電極層とオーバラップする、請求項１に記載の統合構成要素。
前記第３の複数の電極層は、前記第１のオーバラップ領域にほぼ等しい第２のオーバラップ領域に沿って、前記第２の複数の電極層とオーバラップする、請求項１に記載の統合構成要素。
【請求項12】
前記ディスクリートバリスタが、前記多層コンデンサに対して積み重ねられる、請求項１に記載の統合構成要素。
【請求項13】
前記ディスクリートバリスタおよび多層コンデンサをカプセル化するオーバモールド層をさらに備える、請求項１２に記載の統合構成要素。
【請求項14】
前記モノリシック本体の厚さに対する前記電極の積み重ねの厚さの比が約０．４よりも大きい、請求項１に記載の統合構成要素。
【請求項15】
統合構成要素を形成するための方法であって、
一対のコンデンサを形成する電極を含む多層コンデンサ本体を提供するステップと、
前記一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、前記第１のアクティブ端子と、前記第２のアクティブ端子と、前記多層コンデンサ本体の外部の少なくとも１つの接地端子とを形成するステップと、
ディスクリートバリスタの第１のバリスタ端子が、前記第１のアクティブ端子に接続され、第２のバリスタ端子が、前記第２のアクティブ端子に接続されるように、前記ディスクリートバリスタを前記多層コンデンサ本体と積み重ねるステップとを備える、方法。
一対のコンデンサを形成する電極を含む多層コンデンサ本体を提供するステップと、
前記一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、前記第１のアクティブ端子と、前記第２のアクティブ端子と、前記多層コンデンサ本体の外部の少なくとも１つの接地端子とを形成するステップと、
ディスクリートバリスタの第１のバリスタ端子が、前記第１のアクティブ端子に接続され、第２のバリスタ端子が、前記第２のアクティブ端子に接続されるように、前記ディスクリートバリスタを前記多層コンデンサ本体と積み重ねるステップとを備える、方法。
【請求項16】
前記一対のコンデンサを形成する電極を含む前記多層コンデンサ本体を提供するステップは、
前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層を形成するステップと、
前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層を形成するステップとを備える、請求項１５に記載の方法。
前記本体内に配置され、前記第１のアクティブ端子に接続された第１の複数の電極層を形成するステップと、
前記本体内に配置され、前記第２のアクティブ端子に接続された第２の複数の電極層を形成するステップとを備える、請求項１５に記載の方法。
【請求項17】
前記少なくとも１つの接地端子に接続され、前記第１の複数の電極層および第２の複数の電極層の各々と容量結合された前記多層コンデンサ本体内に第３の複数の電極層を形成して、前記第１の複数の電極層と第３の複数の電極層との間に第１のコンデンサを、前記第２の複数の電極層と第３の複数の電極層との間に第２のコンデンサを形成するステップをさらに備える、請求項１５に記載の方法。
【請求項18】
前記少なくとも１つの接地端子を形成するステップは、第１の接地端子および第２の接地端子を形成するステップを備える、請求項１７に記載の方法。
【請求項19】
前記第３の複数の電極層は、全体的に十字形状である、請求項１７に記載の方法。
【請求項20】
前記第３の複数の電極層の各々は、一対の対向するエッジを備え、前記対向するエッジのうちの一方は、前記第１の接地端子に接続され、前記対向するエッジのうちの他方は、前記第２の接地端子に接続される、請求項１７に記載の方法。
【請求項21】
前記第１の接地端子は、前記第２の接地端子の反対側に配置される、請求項１７に記載の方法。
【請求項22】
前記第１のアクティブ端子、前記第２のアクティブ端子、または少なくとも１つの接地端子のうちの少なくとも１つは、前記構成要素を表面実装するために前記統合構成要素の底面に沿って露出される、請求項１７に記載の方法。
【請求項23】
第１および第２のリードをそれぞれ、前記第１および第２のアクティブ端子と接続し、第３のリードを、前記少なくとも１つの接地端子と接続するステップをさらに備える、請求項１５に記載の方法。
【請求項24】
前記第１のコンデンサは、第１の静電容量を有し、前記第２のコンデンサは、前記第１の静電容量にほぼ等しい第２の静電容量を有する、請求項１５に記載の方法。
【請求項25】
前記第１の静電容量または前記第２の静電容量のうちの少なくとも１つは、約１０ｎＦから約３μＦの範囲である、請求項１５に記載の方法。
【請求項26】
前記第３の複数の電極層は、第１のオーバラップ領域に沿って前記第１の複数の電極層とオーバラップし、
前記第３の複数の電極層は、前記第１のオーバラップ領域にほぼ等しい第２のオーバラップ領域に沿って、前記第２の複数の電極層とオーバラップする、請求項１５に記載の方法。
前記第３の複数の電極層は、前記第１のオーバラップ領域にほぼ等しい第２のオーバラップ領域に沿って、前記第２の複数の電極層とオーバラップする、請求項１５に記載の方法。
【請求項27】
前記ディスクリートバリスタおよび多層コンデンサを、オーバモールド層でオーバモールドするステップをさらに備える、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願への相互参照
[001]本出願は、参照によりその全体が本明細書に組み込まれる、出願日が２０１９年
４月２５日である米国仮特許出願第６２／８３８，４１０号の出願利益を主張する。
[001]本出願は、参照によりその全体が本明細書に組み込まれる、出願日が２０１９年
４月２５日である米国仮特許出願第６２／８３８，４１０号の出願利益を主張する。
【背景技術】
【0002】
[002]しばらくの間、様々な電子構成要素の設計は、機能の向上だけではなく、小型化
への一般的な業界の傾向によって推進されてきた。このような点で、動作特性が改善された、これまでにない小型の電子部品が必要とされている。一部の用途は、複数の構成要素と同等のメリットがあるが、たとえば回路基板上で、そのような電子構成要素が占有できるスペースの大きさは、厳しく制限されている。
への一般的な業界の傾向によって推進されてきた。このような点で、動作特性が改善された、これまでにない小型の電子部品が必要とされている。一部の用途は、複数の構成要素と同等のメリットがあるが、たとえば回路基板上で、そのような電子構成要素が占有できるスペースの大きさは、厳しく制限されている。
【0003】
[003]多層セラミックコンデンサやバリスタなどの多層セラミックデバイスは、積み重
ね状に構成された複数の誘電体電極層で構成されることがある。製造中に、層はプレスされ、モノリシックスタック構造に形成され得る。
ね状に構成された複数の誘電体電極層で構成されることがある。製造中に、層はプレスされ、モノリシックスタック構造に形成され得る。
【0004】
[004]したがって、改善された小型化、ならびに増加した機能および／または動作特性
をもたらすデバイスおよび対応する方法が提供され得ることが有利であろう。
をもたらすデバイスおよび対応する方法が提供され得ることが有利であろう。
【発明の概要】
【課題を解決するための手段】
【0005】
[005]本発明の１つの実施形態によれば、コンデンサおよびバリスタ機能を有する統合
構成要素(integrated component)は、第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサとを含む多層コンデンサを含み得る。統合構成要素は、多層コンデンサの第１のアクティブ端子に接続された第１の外部バリスタ端子と、第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタ(discrete varistor)を含み得る。
構成要素(integrated component)は、第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサとを含む多層コンデンサを含み得る。統合構成要素は、多層コンデンサの第１のアクティブ端子に接続された第１の外部バリスタ端子と、第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタ(discrete varistor)を含み得る。
【0006】
[006]本発明の別の実施形態によれば、コンデンサおよびバリスタ機能を有する統合構
成要素を形成するための方法は、一対のコンデンサを形成する電極を含む多層コンデンサ本体を提供することと、一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、第１のアクティブ端子と、第２のアクティブ端子と、多層コンデンサ本体の外部の少なくとも１つの接地端子とを形成することと、ディスクリートバリスタの第１のバリスタ端子が、第１のアクティブ端子に接続され、第２のバリスタ端子が、第２のアクティブ端子に接続されるように、ディスクリートバリスタを多層コンデンサ本体と積み重ねることとを含み得る。
成要素を形成するための方法は、一対のコンデンサを形成する電極を含む多層コンデンサ本体を提供することと、一対のコンデンサが、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、第１のアクティブ端子と、第２のアクティブ端子と、多層コンデンサ本体の外部の少なくとも１つの接地端子とを形成することと、ディスクリートバリスタの第１のバリスタ端子が、第１のアクティブ端子に接続され、第２のバリスタ端子が、第２のアクティブ端子に接続されるように、ディスクリートバリスタを多層コンデンサ本体と積み重ねることとを含み得る。
【0007】
[007]本発明の他の特徴および態様は、以下でより詳細に論じられる。
[008]当業者に向けられた、そのベストモードを含む、本開示の主題の完全かつ有効な
開示は、以下の添付図面を参照して本明細書に記載される。
[008]当業者に向けられた、そのベストモードを含む、本開示の主題の完全かつ有効な
開示は、以下の添付図面を参照して本明細書に記載される。
【図面の簡単な説明】
【0008】
【図1A】[009]ＳＭＤ構成などに使用するための、本開示の主題による多端子多層デバイスの例示的な実施形態の外部斜視図である。
【図3A】[0017]本開示の主題による、積み重ねられた構成の多層コンデンサおよびディスクリートバリスタを含む統合構成要素を示す図である。
【図3C】[0019]本開示の主題による、統合構成要素の別の実施形態の外部斜視図である。
【図4】本開示の態様による、コンデンサおよびバリスタ機能を有する統合構成要素を形成するための方法のフローチャートである
【発明を実施するための形態】
【0009】
[0020]本明細書および添付の図面全体で参照符号を繰り返し使用することは、同じまたは類似の特徴、要素、またはそれらのステップを表すことが意図される。
[0021]ここでは、本発明の様々な実施形態が詳細に参照され、そのうちの１つまたは複数の例が以下に示される。各例は、本発明の限定ではなく、本発明の説明として提供される。実際、本発明の範囲または精神から逸脱することなく、本発明において様々な修正および変形がなされ得ることが、当業者に明らかであろう。たとえば、１つの実施形態の一部として例示または説明された特徴は、別の実施形態で使用され、さらに別の実施形態をもたらすことができる。したがって、本発明は、添付の特許請求の範囲およびそれらの均等物の範囲内に入るような修正および変形をカバーすることが意図されている。
[0021]ここでは、本発明の様々な実施形態が詳細に参照され、そのうちの１つまたは複数の例が以下に示される。各例は、本発明の限定ではなく、本発明の説明として提供される。実際、本発明の範囲または精神から逸脱することなく、本発明において様々な修正および変形がなされ得ることが、当業者に明らかであろう。たとえば、１つの実施形態の一部として例示または説明された特徴は、別の実施形態で使用され、さらに別の実施形態をもたらすことができる。したがって、本発明は、添付の特許請求の範囲およびそれらの均等物の範囲内に入るような修正および変形をカバーすることが意図されている。
【0010】
[0022]一般的に言えば、本発明は、多層コンデンサおよびディスクリートバリスタを含む統合デバイスに関する。理論によって限定されることを意図することなく、コンデンサは、電界に電気エネルギを蓄積する電気構成要素である。理論によって限定されることを意図することなく、バリスタは、印加電圧によって変化する可能性のある電気抵抗を有する電気構成要素であり、それによって電圧依存性レジスタとなる。
【0011】
[0023]コンデンサとバリスタを組み合わせることで、フィルタリングとＥＭＩおよび／またはＥＭＩ／ＥＳＤ回路保護を単一のパッケージで提供でき、これは、スペースが限られている場合に特に有用であり得る。本発明は、モータの始動停止用途(start-stop application)などの自動車用途に特に有用であり得る。
【0012】
[0024]統合構成要素の多層コンデンサは、分割フィードスルータイプの構造(split feedthrough type construction)を有することができ、第１のアクティブ端子、第２のアク
ティブ端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサとを含むことができる。コンデンサは、誘電体層によって分離された内部電極によって形成することができる。
ティブ端子、および、第１のアクティブ端子と第２のアクティブ端子との間に直列に接続された一対のコンデンサとを含むことができる。コンデンサは、誘電体層によって分離された内部電極によって形成することができる。
【0013】
[0025]ディスクリートバリスタは、多層コンデンサの第１のアクティブ端子に接続された第１の外部バリスタ端子と、第２のアクティブ端子に接続された第２の外部バリスタ端子とを含むことができる。たとえば、ディスクリートバリスタカン多層コンデンサを積み
重ねて、単一のモノリシック統合構成要素を形成することができる。いくつかの実施形態では、リードを外部端子に接続することができ、および／または統合構成要素をオーバモールドすることができる。したがって、オーバモールドされた層は、ディスクリートバリスタおよび多層コンデンサをカプセル化することができる。
重ねて、単一のモノリシック統合構成要素を形成することができる。いくつかの実施形態では、リードを外部端子に接続することができ、および／または統合構成要素をオーバモールドすることができる。したがって、オーバモールドされた層は、ディスクリートバリスタおよび多層コンデンサをカプセル化することができる。
【0014】
[0026]多層コンデンサは、セラミック本体の外部に位置する少なくとも１つの接地端子を含むことができる。第１の複数の電極層は、本体内に配置され、第１のアクティブ端子と接続され得る。第２の複数の電極層は、本体内に配置され、第２のアクティブ端子と接続され得る。第３の複数の電極層は、接地端子と接続することができ、第１の複数の電極層および第２の複数の電極層のおのおのと容量結合されて、分割フィードスルータイプの構造を形成することができる。第１のコンデンサは、第１の複数の電極層と、第３の複数の電極層との間の第１のオーバラップ領域に形成することができる。第２のコンデンサは、第２の複数の電極層と、第３の複数の電極層との間の第２のオーバラップ領域に形成することができる。
【0015】
[0027]１つの実施形態では、第１のコンデンサは、第１の静電容量を有し得、第２のコンデンサは、第２の静電容量を有し得る。いくつかの実施形態では、第１および第２のオーバラップ領域は、第２の静電容量が、第１の静電容量にほぼ等しくなり得るように、ほぼ等しくなり得る。しかしながら、他の実施形態では、第１および第２のオーバラップ領域は、第１の静電容量が第２の静電容量よりも大きいまたは小さい場合があるように、異なっていてもよい。
【0016】
[0028]たとえば、第２の静電容量の第１の静電容量の少なくとも１つは、約１０ｎＦから約３μＦの範囲、いくつかの実施形態では、約２００ｎＦから約２μＦの範囲、いくつかの実施形態では、約４００ｎＦから約１．５μＦの範囲であり得る。第２の静電容量は、第１の静電容量の約５％から約５００％、いくつかの実施形態では、約１０％から約３００％、いくつかの実施形態では、約２５％から約２００％、およびいくつかの実施形態では、約５０％から約１５０％の範囲であり得る。
【0017】
[0029]いくつかの実施形態では、第３の複数の電極層は、全体的に十字形状(cross-shaped)とすることができ、一対の対向する接地端子と接続することができる。たとえば、第３の複数の電極層は各々、一対の対向するエッジを含むことができる。対向するエッジのうちの一方は、第１の接地端子に接続でき、対向するエッジのうちの他方は、第２の接地端子と接続できる。
【0018】
[0030]モノリシック本体は、モノリシック本体内に形成された追加のコンデンサを含まなくてもよい。たとえば、第１、第２、および第３の複数の電極は、モノリシック本体の厚さの大部分を通って延びる電極の積み重ねで構成され得る。たとえば、モノリシック本体の厚さに対する、電極の積み重ねの厚さの比は、約０．５から約０．９７の範囲、いくつかの実施形態では、約０．６から約０．９５の範囲、およびいくつかの実施形態では、約０．７から約０．９の範囲であり得る。
【0019】
[0031]いくつかの実施形態では、構成要素は、外部端子に接続された１つまたは複数のリードを含み得る。たとえば、第１および第２のリードはそれぞれ、第１および第２のアクティブ端子と結合され得る。第３のリードおよび／または第４のリードは、接地端子と結合され得る。構成要素は、構成要素を接続するために、リードが、オーバモールドされたパッケージから突き出るようにオーバモールドされる。
【0020】
[0032]他の実施形態では、第１のアクティブ端子、第２のアクティブ端子、または少なくとも１つの接地端子のうちの少なくとも１つは、たとえば、表面実装デバイス（ＳＭＤ
:surface mount device）として、またはグリッドアレイタイプの実装（たとえば、ラン
ドグリッドアレイ（ＬＧＡ）、ボールグリッドアレイ（ＢＧＡ）など）を使用して、構成要素を表面実装するために、統合構成要素の底面に沿って露出され得る。
:surface mount device）として、またはグリッドアレイタイプの実装（たとえば、ラン
ドグリッドアレイ（ＬＧＡ）、ボールグリッドアレイ（ＢＧＡ）など）を使用して、構成要素を表面実装するために、統合構成要素の底面に沿って露出され得る。
【0021】
[0033]本開示の態様は、複数のディスクリートコンデンサを、単一の統合された容量性デバイスと交換することによって、リード付きまたはＳＭＤ構成要素の組み立ておよび／または実装を単純化することができる。たとえば、ＳＭＤ構成では、ＰＣＢ上で複数のディスクリート構成要素が回避されるため、ＰＣＢ上のスペースを節約し、場合によっては、インダクタンスおよび／または等価直列抵抗（ＥＳＲ）を低下させる。それに加えて、はんだ接合の数が減り、信頼性が向上し得る。
【0022】
[0034]一般に、多層コンデンサの誘電体層は、当該技術分野で一般的に使用される任意の材料で作ることができる。たとえば、誘電体層は、主成分としてチタン酸塩を含むセラミック材料で作ることができる。チタン酸塩は、チタン酸バリウム（ＢａＴｉＯ３）を含み得るが、これに限定されない。セラミック材料はまた、希土類金属の酸化物、および／または、Ｍｎ、Ｖ、Ｃｌ、Ｍｏ、Ｆｅ、Ｎｉ、Ｃｕ、Ｃｏなどのようなアクセプタタイプの元素の化合物を含み得る。チタン酸塩はまた、ＭｇＯ、ＣａＯ、Ｍｎ３Ｏ４、Ｙ２Ｏ３、Ｖ２Ｏ５、ＺｎＯ、ＺｒＯ２、Ｎｂ２Ｏ５、Ｃｒ２Ｏ３、Ｆｅ２Ｏ３、Ｐ２Ｏ５、ＳｒＯ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｌｉ２Ｏ、ＳｉＯ２、ＷＯ３などを含み得る。セラミック材料はまた、セラミック粉末に加えて、他の添加剤、有機溶媒、可塑剤、結合剤、分散剤などを含み得る。
【0023】
[0035]一般に、多層モノリシックデバイスの内部電極は、当該技術分野で一般的に適用される任意の材料で作ることができる。たとえば、内部電極は、主成分が貴金属材料である導電性ペーストを焼結することによって(by sntering)形成することができる。これら
の材料は、パラジウム、パラジウム－銀合金、ニッケル、および銅を含むことができるが、これらに限定されない。たとえば、１つの実施形態では、電極は、ニッケルまたはニッケル合金で作られ得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗなどのうちの１つまたは複数を含み得、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓなど、０．１重量％以下の様々な微量成分を含み得る。
の材料は、パラジウム、パラジウム－銀合金、ニッケル、および銅を含むことができるが、これらに限定されない。たとえば、１つの実施形態では、電極は、ニッケルまたはニッケル合金で作られ得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗなどのうちの１つまたは複数を含み得、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓなど、０．１重量％以下の様々な微量成分を含み得る。
【0024】
[0036]多層コンデンサのセラミック本体は、当該技術分野で一般的に知られている任意の方法を使用して形成することができる。たとえば、セラミック本体は、セラミックシートと、パターン化された内部電極とが交互に積み重ねられた積層体を形成し、積層体からバインダを除去し、バインダを除去された積層体を、非酸化性雰囲気中、１２００℃から１３００℃の範囲の高温で焼結し、焼結積層体を酸化雰囲気で再酸化することによって形成することができる。
【0025】
[0037]一般に、バリスタは、電気サージを接地にそらすように構成され得る。たとえば、バリスタは、約３ボルトから約１５０ボルト、いくつかの実施形態では、約５ボルトから約１００ボルト、いくつかの実施形態では、約１０ボルトから約５０ボルト、およびいくつかの実施形態では、約１５ボルトから約３０ボルトの範囲のクランプ電圧を有し得る。
【0026】
[0038]バリスタは、外部電極を備えたセラミック本体を含むことができる。セラミック本体は、セラミック層と内部電極とが交互に積み重ねられた積層体を焼結して作製される。隣接する内部電極の各対は、それらの間にセラミック層を挟んで互いに向き合っており、それぞれ、異なる外部電極に電気的に結合することができる。
【0027】
[0039]一般に、誘電体層は、たとえば、チタン酸バリウム、酸化亜鉛、または他の任意の適切な誘電体材料などの任意の適切な誘電体材料を含み得る。たとえば、誘電体材料の電圧依存性抵抗を生成または高める様々な添加剤が誘電体材料に含まれ得る。たとえば、いくつかの実施形態では、添加剤は、コバルト、ビスマス、マンガン、またはそれらの組合せの酸化物を含み得る。いくつかの実施形態では、添加剤は、ガリウム、アルミニウム、アンチモン、クロム、ホウ素、チタン、鉛、バリウム、ニッケル、バナジウム、スズ、またはそれらの組合せの酸化物を含み得る。誘電体材料は、約０．５モルパーセントから約３モルパーセントの範囲、およびいくつかの実施形態では、約１モルパーセントから約２モルパーセントの範囲の添加剤でドープされ得る。誘電体材料の平均粒径(average grain size)は、誘電体材料の非線形特性に寄与する可能性がある。いくつかの実施形態では、平均粒径は、約１０ミクロンから１００ミクロンの範囲、いくつかの実施形態では、約２０ミクロンから８０ミクロンの範囲であり得る。バリスタはまた２つの端子を含み得、そして各電極は、それぞれの端子と接続され得る。電極は、電極の長さに沿って、および／または電極と端子との間の接続部に抵抗を提供し得る。
【0028】
[0040]一般に、内部電極は、当該技術分野で一般的に使用される任意の材料で作ることができる。たとえば、内部電極は、主成分が貴金属材料である導電性ペーストを焼結することによって形成することができる。これらの材料は、パラジウム、パラジウム－銀合金、銀、ニッケル、および銅を含むことができるが、これらに限定されない。たとえば、１つの実施形態では、電極は、ニッケルまたはニッケル合金から作られ得る。合金は、Ｍｎ、Ｃｒ、Ｃｏ、Ａｌ、Ｗなどのうちの１つまたは複数を含み得、合金中のＮｉ含有量は、好ましくは９５重量％以上である。ＮｉまたはＮｉ合金は、Ｐ、Ｃ、Ｎｂ、Ｆｅ、Ｃｌ、Ｂ、Ｌｉ、Ｎａ、Ｋ、Ｆ、Ｓなど、０．１重量％以下の様々な微量成分を含み得る。
【0029】
[0041]統合構成要素は、様々なサイズを有し得る。たとえば、統合構成要素は、ＥＩＡ０５０４以下から、ＥＩＡ２９２０以上の範囲であるケースサイズを有し得る。ケースサイズの例は、０８０５、１２０６、１８０６、２０２０などを含む。
【0030】
[0042]上記に示したように、いくつかの実施形態では、統合構成要素は、様々な適切なものを使用してオーバモールドされ得る。例は、シリコンゴム、熱可塑性エラストマ、または他の同様のポリマを含む。
【0031】
[0043]次に、例示的な実施形態を、図面を参照して説明する。図１Ａは、一般に本開示の主題による、多端子多層デバイス１００の例示的な実施形態の外観斜視図を示している。例示されるように、デバイス１００は、六面体などの本体１０２を含み得る。デバイス１００は、第１の端部端子１０４、第２の端部端子１０６、第１の側部端子１０８、および第２の側部端子１１０を含み得る。そのようなすべての外部端子は、表面実装デバイス（ＳＭＤ）構成などで使用するために、一般的にデバイス１００の指定された底側１１２に存在する。
【0032】
[0044]デバイス１００は、第１および第２の端子１０４、１０６のうちの２つの間に直列に形成された２つのコンデンサを含み得る。本明細書に記載されるすべての実施形態に関連する当業者によって理解されるように、対象の多層構造における協調層は、電極層を備え、これは、その後、統合された容量性構造を形成する。
【0033】
[0045]図１Ｂは、図１Ａのデバイス１００の第１の電極層１２０を示している。電極構成１２０は、第１および第２の側部端子１０８、１１０（図１Ａ）にそれぞれ接続された一対の対向するエッジ１２４、１２６を有する十字形状電極１２２を含み得る。図１Ｃは、第１の端部端子１０４に接続された第１の電極１３０と、第２の端部端子１０６に接続された第２の電極１３２とを含む第２の電極層１２８を示している。図１Ｄは、交互する
第１および第２の電極層１２０、１２８の電極の積み重ね１３３を示している。電極の積み重ね１３３は、任意の適切な数の電極層１２０、１２８を含み得ることが理解されるべきである。
第１および第２の電極層１２０、１２８の電極の積み重ね１３３を示している。電極の積み重ね１３３は、任意の適切な数の電極層１２０、１２８を含み得ることが理解されるべきである。
【0034】
[0046]再び図１Ｂを参照して示すように、十字形状電極１２２は、第１のオーバラップ領域１３４に沿って第１の電極１３０とオーバラップして第１のコンデンサを形成し、第２のオーバラップ領域１３６に沿って第２の電極１３２とオーバラップして第２のコンデンサを形成し得る。
【0035】
[0047]いくつかの実施形態では、モノリシック本体１０２（図１Ａ）は、モノリシック本体１０２（図１Ａ）内に（第１および第２のコンデンサに加えて）追加のコンデンサを含まなくてもよい。たとえば、図１Ｄを参照して上記で説明された電極の積み重ね１３３は、電極１２２、１３０、１３２に垂直なＺ方向１４０において、モノリシック本体１０２（図１Ａ）の厚さ１３８の大部分を通って延び得る。たとえば、モノリシック本体１０２の厚さ１３８に対するＺ方向１４０における電極の積み重ね１３３の厚さ１４２の比率は、約０．４から約０．９７の範囲であり得る。
【0036】
[0048]図１Ｅは、本願の態様によるデバイス１００の別の実施形態の斜視図を示している。図１Ａにリード構成が追加されている。より具体的には、リード１４８、１５０、および１５２はそれぞれ、外部端子１０４、１０８、および１０６に取り付けられる。リード１４８および１５２は、それぞれ、端子１０４および１０６からなる第１の対に取り付けられた第１および第２のリードを構成し得る一方、リード１５０は、端子１０８および１１０からなる第２の対のうちの少なくとも１つに取り付けられた第３のリードを構成し得る。当業者はまた、端子１０８および１１０が両方とも層１２２に接続され、その結果、リード１５０が、同じ電気回路構成の結果を伴うそのような端子１０８または１１０のいずれかに接続され得ることを理解するであろう。結果として得られる用途図１Ｃの構成は、オーバモールドされた３リード構成要素である。
【0037】
[0049]図１Ｆは、用途図１Ｃによって図示されるようなその接続／実装構成における、用途図１Ａのデバイス１００の概略図を示している。より具体的には、リード１４８、１５０、および１５２は、直列および並列コンデンサとそれぞれ接触して示されている。示された静電容量値は、限定的なものではなく、単なる例示として意図されている。
【0038】
[0050]例示されるように、デバイス１００は、直列および並列コンデンサを収容するための単一のデバイスソリューションを提供する。第１のコンデンサ１５４は、第１のオーバラップ領域１３４において、十字形状電極１２２と、第１の電極１３０との間に形成され得る。第２のコンデンサ１５６は、第２のオーバラップ領域１３６において、十字形状電極１２２と、第２の電極１３２との間に形成され得る。第１のオーバラップ領域１３４は、第１のコンデンサおよび第２のコンデンサがほぼ静電容量を示すように、第２のオーバラップ領域１３６とほぼ等しくてもよい。しかしながら、他の実施形態では、第１のオーバラップ領域１３４は、第２のオーバラップ領域１３６よりも大きくても小さくてもよく、その結果、第１の静電容量は、第２の静電容量よりも大きくても小さくてもよい。第１の静電容量および第２の静電容量のうちの一方または両方は、約１０ｎＦから約３μＦの範囲であり得る。
【0039】
[0051]図２Ａおよび図２Ｂは、本開示の態様による別の実施形態の電極構成を示している。第１の電極層２２０は、第１および第２の側部端子１０８、１１０（図１Ａ）にそれぞれ接続され得る一対の対向するエッジ２２４、２２６を有する十字形状電極２２２を含み得る。図１Ｃは、第１の端部端子１０４に接続された第１の電極２３０と、第２の端部端子１０６に接続された第２の電極２３２とを含む第２の電極層２２８を示している。第
１の電極２３０および／または第２の電極２３２は、電極２３０、２３２が電極層２２７の側部エッジ２３５、２３７まで延び、モノリシック本体１０２の少なくとも１つの側部表面２３９に沿って、それぞれの端部端子１０４、１０６（図１Ａ）と接続するようなＴ字型電極であり得る。
１の電極２３０および／または第２の電極２３２は、電極２３０、２３２が電極層２２７の側部エッジ２３５、２３７まで延び、モノリシック本体１０２の少なくとも１つの側部表面２３９に沿って、それぞれの端部端子１０４、１０６（図１Ａ）と接続するようなＴ字型電極であり得る。
【0040】
[0052]図２Ｃは、交互する第１および第２の電極層２２０、２２８の電極の積み重ね２３３を示している。電極の積み重ね２３３は、Ｚ方向１４０において厚さ２４２を有し得る。
【0041】
[0053]モノリシック本体１０２（図１Ａ）の厚さ１３８に対するＺ方向１４０における電極の積み重ね２３３の厚さ２４２の比は、約０．４から約０．９７の範囲であり得る。
[0054]再び図２Ａを参照して示すように、十字形状電極１２２は、第１のオーバラップ領域２３４に沿って第１の電極２３０とオーバラップし、第２のオーバラップ領域２３６に沿って第２の電極２３２とオーバラップし得る。
[0054]再び図２Ａを参照して示すように、十字形状電極１２２は、第１のオーバラップ領域２３４に沿って第１の電極２３０とオーバラップし、第２のオーバラップ領域２３６に沿って第２の電極２３２とオーバラップし得る。
【0042】
[0055]図３Ａは、それぞれの追加リード６４８、６５０、および６５２を備えたバリスタデバイス６６０を備えた積み重ね構成で使用するための、一般に本開示の主題による多端子多層デバイス６００の例示的な実施形態の外部斜視図を示している。本明細書でさらに論じられるように、図３Ｂは、用途図３Ａの例示的な実施形態６００の概略図を示す。
【0043】
[0056]バリスタ６６０は、外部バリスタ端子６６２、６６４を有し得る。リード構成の構成を使用して、デバイス６００およびバリスタ６６０を互いに平行に配置することができる。より具体的には、リード６４８、６５０、および６５２は、デバイス６００の外部（コンデンサデバイス）端子６０４、６０８、および６０６にそれぞれ取り付けられ得る一方、リード６４８および６５２はそれぞれ、図示されるように、バリスタ６６０の外側（バリスタ）端子６６２および６５２に接続され得る。結果として得られる用途図３Ａの構成は、オーバモールドされる可能性がある。
【0044】
[0057]図３Ｂは、用途図３Ａによって図示されるようなその接続／実装構成における、用途図３Ａの例示的な実施形態６００の概略図を一般的に示している。より具体的には、リード６４８、６５０、および６５２は、直列および並列コンデンサとそれぞれ接触して示されている。示された静電容量値は、限定的なものではなく、単なる例示として意図されている。バリスタ６６０は、同様に、例示されるように、リード６４８および６５２と接触しており、デバイス６００と並列関係にある。示されているバリスタの特性は、限定的なものではなく、単なる例示として意図される。
【0045】
[0058]図３Ｃは、本開示の態様による、コンデンサおよびバリスタ機能を有する統合構成要素の斜視図を示す。一般に、図３Ｃは、図３Ａのデバイスを別の観点から示している。たとえば、図３Ｃの実施形態は、多層セラミックデバイスなどのデバイス６００を下部に、バリスタ６６０を上部に提供する。そのような構成は、はんだ付けなどによって、デバイス６００およびバリスタ６６０をともに組み合わせた後、表面実装デバイスとして使用することを可能にすることができる。それに加えて、図３Ｃに示される実施形態は、図３Ａに示されるリードなしで提供される。しかしながら、そのような構成では、リードが使用されることもあると理解されたい。
【0046】
[0059]例示されるように、デバイス６００は、直列および並列コンデンサを収容するために、単一のデバイスソリューションを提供する。デバイス６００は、デバイス６００の隔離された領域における複数層の分割フィードスルー構成によって形成され得るような、２つの代表的なコンデンサ６５４および６５６を示す。
【0047】
[0060]本明細書で開示される例示的な実施形態のいずれかについて様々なサイズが実践され得るが、デバイス６００およびバリスタ６６０は、標準的なＭＬＣケースサイズ、たとえば、１２０６ケースサイズを表すと見なすことができる。もちろん、特定の用途に必要な、または所望されるように、様々なサイズが様々な実施形態において実践され得る。そのようなすべての変動、および、例示的な静電容量値の変動は、本開示の主題の精神および範囲を伴うことが意図される。
【0048】
[0061]本明細書の開示によって図示されるように、ＳＭＤ構成で使用されるいくつかの実施形態では、本開示の主題は、プリント回路基板（ＰＣＢ）上の複数のディスクリート構成要素の交換をもたらし、それによってスペースを節約し、場合によっては、インダクタンスを下げる。本開示のそのような例示的な実施形態のすべては、そのいくつかの使用において、オーバモールドされた３つのリード付き構成要素にパッケージされ得る。本開示の主題によれば、デバイスサイズの大幅な縮小が得られ、その結果、はんだ接合の数が減少し、それに応じて信頼性が向上する。
【0049】
[0062]図４は、本開示の態様による、コンデンサおよびバリスタ機能を有する統合構成要素を形成するための方法４００のフローチャートである。一般に、方法４００は、図１Ａから図３Ｃを参照して上記で説明された統合構成要素１００、２００を参照して本明細書で説明される。しかしながら、開示された方法４００は、任意の適切な統合構成要素を用いて実施され得ることが理解されるべきである。それに加えて、図４は、例示および議論の目的で特定の順序で実行されるステップを示しており、本明細書で論じられる方法は、特定の順序または配置に限定されない。本明細書で提供される開示を使用する当業者は、本開示の範囲から逸脱することなく、本明細書で開示される方法の様々なステップを省略、再配置、組合せ、および／または様々な方法で適合させることができることを理解するであろう。
【0050】
[0063]方法４００は、（４０２）において、たとえば、図１Ａから図３Ｃを参照して上記で説明したように、分割フィードスルータイプの構造で一対のコンデンサを形成する電極を含む多層コンデンサ本体を提供することを含み得る。
【0051】
[0064]この方法は、（４０４）において、たとえば、図１Ａから図３Ｃを参照して上記で説明したように、一対のコンデンサが第１のアクティブ端子と第２のアクティブ端子との間に直列に接続されるように、多層コンデンサ本体の外部に第１のアクティブ端子および第２のアクティブ端子を形成することを含み得る。
【0052】
[0065]この方法は、（４０６）において、ディスクリートバリスタの第１のバリスタ端子が第１のアクティブ端子に接続され、第２のバリスタ端子が第２のアクティブ端子に接続されるように、ディスクリートバリスタを多層コンデンサ本体と積み重ねることを含み得る。
【0053】
[0066]開示された構成を達成する際における個々のステップは、その代表としてのみ意図されており、他に示された開示の一般的な性質を超える他の態様の必要な使用を示すものではないことを理解されたい。たとえば、当業者は、選択されたステップが、本開示の主題の所与の用途のために選択された特定の設計を生成するために実践され得ることを認識するであろう。
例
[0067]本開示の１つの例示的な実施形態によれば、統合構成要素は、おのおのが約４７５ｎＦを示す第１および第２のコンデンサを有する。統合構成要素は、約２２ボルトのクランプ電圧を有するディスクリートバリスタを含む。
例
[0067]本開示の１つの例示的な実施形態によれば、統合構成要素は、おのおのが約４７５ｎＦを示す第１および第２のコンデンサを有する。統合構成要素は、約２２ボルトのクランプ電圧を有するディスクリートバリスタを含む。
【0054】
[0068]本開示の１つの例示的な実施形態によれば、統合構成要素は、おのおのが約６８５ｎＦを示す第１および第２のコンデンサを有する。統合構成要素は、約２２ボルトのクランプ電圧を有するディスクリートバリスタを含む。
【0055】
[0069]本開示の別の例示的な実施形態によれば、統合構成要素は、おのおのが約１μＦを示す第１および第２のコンデンサを有する。統合構成要素は、約２２ボルトのクランプ電圧を有するディスクリートバリスタを含む。
試験方法
[0070]以下のセクションは、多層セラミックコンデンサ、ディスクリートコンデンサ、および／または統合構成要素の様々な特性を判定するためにバリスタを試験するための例示的な方法を提供する。
試験方法
[0070]以下のセクションは、多層セラミックコンデンサ、ディスクリートコンデンサ、および／または統合構成要素の様々な特性を判定するためにバリスタを試験するための例示的な方法を提供する。
【0056】
[0071]バリスタのクランプ電圧は、たとえば、Ｋｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵのようなＫｅｉｔｈｌｅｙ ２４００シリーズソース測定ユニット（ＳＭＵ）を使用して測定され得る。バリスタは、たとえばＡＮＳＩ規格Ｃ６２．１にしたがって、８／２０マイクロ秒の電流波(current wave)にさらされる場合がある。電流波は、１ｍＡのピーク電流値を有し得る。ピーク電流値は、ピーク電流が、バリスタに対して、電圧を「クランプ」させるように選択され得る。電流は、ピーク電流値まで増加し、その後減衰し得る。「立ち上がり」期間は、電流パルスの開始から、電流がピーク電流値の９０％に達するまでであり得る。「立ち上がり」時間は８マイクロ秒であり得る。「減衰時間」は、電流パルスの開始から、ピーク電流値の５０％までであり得る。「減衰時間」は、２０マイクロ秒であり得る。電流波の間のバリスタの両端の最大電圧として測定されたクランプ電圧。
【0057】
[0072]多層コンデンサの静電容量は、たとえば、Ｋｅｉｔｈｌｅｙ ２４１０－Ｃ ＳＭＵのような、Ｋｅｉｔｈｌｅｙ ２４００シリーズソース測定ユニット（ＳＭＵ）を使用して測定され得る。たとえば、第１のコンデンサの第１の静電容量は、接地と、多層コンデンサの第１の外部端子との間で測定され得る。第２のコンデンサの第２の静電容量は、接地と、多層コンデンサの第２の外部端子との間で測定され得る。
【0058】
[0073]そのような本開示の主題は、その特定の実施形態に関して詳細に説明されているが、当業者は、前述の理解に達すると、そのような実施形態に対する変更、変形、および均等物を容易に生成できることが理解されよう。したがって、本開示の範囲は、限定ではなく例としてであり、主題の開示は、当業者に容易に明らかになるように、本開示の主題へのそのような修正、変形、および／または追加を含めることを排除しない。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図4】
【手続補正書】
【提出日】2024-07-10
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
統合構成要素であって、
第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサを備える多層コンデンサと、
前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタであって、約１５ボルトから約３０ボルトの範囲のクランプ電圧を有するディスクリートバリスタと、を備え、
前記第１のアクティブ端子、前記第２のアクティブ端子、前記少なくとも１つの接地端子は前記多層コンデンサの底面に沿って露出し、前記ディスクリートバリスタは前記多層コンデンサの上面で前記第１のアクティブ端子および前記第２のアクティブ端子と接続され、前記上面は前記底面に対向しており、
前記多層コンデンサの前記底面は、前記第１のアクティブ端子、前記第２のアクティブ端子、および前記少なくとも１つの接地端子が実装面に露出した状態で、前記実装面に実装されるように構成され、
前記多層コンデンサの前記一対のコンデンサは、電極積み重ね厚さを有する電極の積み重ねで配置された複数の交互の電極層を備え、
前記多層コンデンサは、前記上面から前記底面までのコンデンサ厚さを有し、
前記電極積み重ね厚さと前記コンデンサの厚さの比率は約０．６から約０．９５の範囲である、統合構成要素。
第１のアクティブ端子、第２のアクティブ端子、少なくとも１つの接地端子、および前記第１のアクティブ端子と前記第２のアクティブ端子との間に直列に接続された一対のコンデンサを備える多層コンデンサと、
前記多層コンデンサの前記第１のアクティブ端子に接続された第１の外部バリスタ端子と、前記第２のアクティブ端子に接続された第２の外部バリスタ端子とを備えるディスクリートバリスタであって、約１５ボルトから約３０ボルトの範囲のクランプ電圧を有するディスクリートバリスタと、を備え、
前記第１のアクティブ端子、前記第２のアクティブ端子、前記少なくとも１つの接地端子は前記多層コンデンサの底面に沿って露出し、前記ディスクリートバリスタは前記多層コンデンサの上面で前記第１のアクティブ端子および前記第２のアクティブ端子と接続され、前記上面は前記底面に対向しており、
前記多層コンデンサの前記底面は、前記第１のアクティブ端子、前記第２のアクティブ端子、および前記少なくとも１つの接地端子が実装面に露出した状態で、前記実装面に実装されるように構成され、
前記多層コンデンサの前記一対のコンデンサは、電極積み重ね厚さを有する電極の積み重ねで配置された複数の交互の電極層を備え、
前記多層コンデンサは、前記上面から前記底面までのコンデンサ厚さを有し、
前記電極積み重ね厚さと前記コンデンサの厚さの比率は約０．６から約０．９５の範囲である、統合構成要素。
【外国語明細書】