特開 2024-138815 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024138815

(43)【公開日】2024-10-09

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20241002BHJP

   H01L 21/822 20060101ALI20241002BHJP

【ＦＩ】

H01L21/88 A

H01L21/88 R

H01L27/04 C

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023049513

(22)【出願日】2023-03-27

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】山田 雅基

【テーマコード（参考）】

5F033

5F038

【Ｆターム（参考）】

5F033HH08

5F033HH11

5F033HH18

5F033HH19

5F033HH21

5F033HH23

5F033HH32

5F033HH33

5F033HH34

5F033MM01

5F033MM08

5F033MM12

5F033MM13

5F033MM17

5F033PP06

5F033PP15

5F033PP27

5F033PP28

5F033QQ09

5F033QQ13

5F033QQ48

5F033RR01

5F033RR04

5F033RR06

5F033SS11

5F033SS15

5F033VV10

5F033WW01

5F033WW03

5F033XX08

5F033XX28

5F033XX31

5F038AC05

5F038AC15

(57)【要約】

【課題】厚い銅層を有し高性能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、下面、上面、第１の側面、及び、第２の側面を有し、第１の側面と第２の側面との間の第１の距離が、下面と上面との間の第２の距離よりも大きい、銅層と、下面、第１の側面、及び、第２の側面に接し、銅と異なる第１の金属材料を含む第１の金属層と、上面に接し、銅と異なる第２の金属材料を含む第２の金属層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

下面、上面、第１の側面、及び、第２の側面を有し、前記第１の側面と前記第２の側面との間の第１の距離が、前記下面と前記上面との間の第２の距離よりも大きい、銅層と、
前記下面、前記第１の側面、及び、前記第２の側面に接し、銅と異なる第１の金属材料を含む第１の金属層と、
前記上面に接し、銅と異なる第２の金属材料を含む第２の金属層と、
を備える、半導体装置。

【請求項2】

前記下面、前記上面、前記第１の側面、及び、前記第２の側面を含む断面において、前記銅層は、前記第１の金属層及び前記第２の金属層によって囲まれる、請求項１記載の半導体装置。

【請求項3】

前記第２の距離が２μｍ以上である、請求項１記載の半導体装置。

【請求項4】

前記第２の金属材料のヤング率は、銅のヤング率よりも大きい請求項１記載の半導体装置。

【請求項5】

前記第１の金属材料と前記第２の金属材料は、同一の金属材料である、請求項１記載の半導体装置。

【請求項6】

前記第１の金属材料は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、及び、チタンタングステンからなる群から選ばれる少なくとも一つの材料を含む、請求項１記載の半導体装置。

【請求項7】

前記第２の金属材料は、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、及び、チタンタングステンからなる群から選ばれる少なくとも一つの材料を含む、請求項１記載の半導体装置。

【請求項8】

前記下面、前記上面、前記第１の側面、及び、前記第２の側面を含む断面において、前記第２の金属層の中央部の厚さは、両端部の厚さより厚い、請求項１記載の半導体装置。

【請求項9】

前記第２の金属層の上に設けられ、窒化シリコン、炭化珪素、又は、炭窒化珪素を含む絶縁膜を、更に、備える請求項１記載の半導体装置。

【請求項10】

前記第２の金属層の上に設けられたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を更に備え、
前記銅層は、キャパシタ下部電極である、請求項１記載の半導体装置。

【請求項11】

絶縁層に、深さが２μｍ以上、幅が前記深さより大きい凹部を形成し、
前記凹部に第１の金属膜を形成し、
前記凹部を銅膜で埋め込み、
前記銅膜及び前記第１の金属膜を化学的機械研磨法により研磨して前記絶縁層の上の前記銅膜及び前記第１の金属膜を除去し、
前記銅膜の上に第２の金属膜を形成し、
前記第２の金属膜を化学的機械研磨法により研磨して、前記絶縁層の上の前記第２の金属膜を除去し、かつ、前記銅膜の上に前記第２の金属膜を残存させる、半導体装置の製造方法。

【請求項12】

前記銅膜及び前記第１の金属膜を除去した後、前記第２の金属膜を形成する前に、
前記銅膜の一部を、更に除去する、請求項１１記載の半導体装置の製造方法。

【請求項13】

前記絶縁層の上の前記第２の金属膜を除去し、かつ、前記銅膜の上に前記第２の金属膜を残存させた後に、
前記第２の金属膜の上に、２５０℃以上の成膜温度で、第１の絶縁膜を、更に形成する、請求項１１記載の半導体装置の製造方法。

【請求項14】

前記絶縁層の上の前記第２の金属膜を除去し、かつ、前記銅膜の上に前記第２の金属膜を残存させた後に、
前記第２の金属膜の上に、キャパシタ絶縁膜を、更に形成し、
前記キャパシタ絶縁膜の上に、キャパシタ上部電極を、更に形成する、請求項１１記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体デバイスの配線層として、例えば、銅層が用いられる。電気抵抗の低い銅層で電子回路を形成することにより、高性能な半導体デバイスが実現できる。配線層の電気抵抗を更に低減し、半導体デバイスを更に高性能にするために、銅層の厚さを厚くすることが考えられる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００３－３３２４２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、厚い銅層を有する高性能な半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

本発明の一態様の半導体装置は、下面、上面、第１の側面、及び、第２の側面を有し、前記第１の側面と前記第２の側面との間の第１の距離が、前記下面と前記上面との間の第２の距離よりも大きい、銅層と、前記下面、前記第１の側面、及び、前記第２の側面に接し、銅と異なる第１の金属材料を含む第１の金属層と、前記上面に接し、銅と異なる第２の金属材料を含む第２の金属層と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体装置の模式断面図。

【図2】第１の実施形態の半導体装置の模式断面図。

【図3】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図4】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図5】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図6】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図7】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図8】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図9】第１の実施形態の半導体装置の製造方法を示す模式断面図。

【図10】比較例の半導体装置の模式断面図。

【図11】比較例の半導体装置の問題点の説明図。

【図12】第１の実施形態の変形例の半導体装置の模式断面図。

【図13】第２の実施形態の半導体装置の模式断面図。

【発明を実施するための形態】

【0007】

本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。

【0008】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0009】

本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。

【0010】

（第１の実施形態）
第１の実施形態の半導体装置は、下面、上面、第１の側面、及び、第２の側面を有し、第１の側面と第２の側面との間の第１の距離が、下面と上面との間の第２の距離よりも大きい、銅層と、下面、第１の側面、及び、第２の側面に接し、銅と異なる第１の金属材料を含む第１の金属層と、上面に接し、銅と異なる第２の金属材料を含む第２の金属層と、を備える。

【0011】

第１の実施形態の半導体装置は、ＬＳＩ１００である。ＬＳＩ１００は、配線層として銅層を備える。

【0012】

図１及び図２は、第１の実施形態の半導体装置の模式断面図である。図１は、図２のＢＢ’断面である。図２は、図１のＡＡ’断面である。

【0013】

ＬＳＩ１００は、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、銅層１４、バリアメタル層１６（第１の金属層）、キャップメタル層１８（第２の金属層）、カバー絶縁膜２０（絶縁膜）、第２の層間絶縁層２２、及び、上部配線層２４を備える。

【0014】

第１の実施形態において、第１の方向及び第２の方向は、シリコン基板１０の表面に平行な方向である。第２の方向は、第１の方向に垂直な方向である。第３の方向は、シリコン基板１０の表面に垂直な方向である。第３の方向は、第１の方向及び第２の方向に垂直な方向である。

【0015】

図１は、第１の方向に垂直な断面である。図２は、第３の方向に垂直な断面である。

【0016】

シリコン基板１０は、例えば、単結晶シリコンである。シリコン基板１０は、半導体基板の一例である。

【0017】

第１の層間絶縁層１２は、シリコン基板１０の上に設けられる。第１の層間絶縁層１２は、例えば、酸化シリコンである。

【0018】

シリコン基板１０、及び、第１の層間絶縁層１２内に、例えば、図示しないトランジスタやダイオードなどの半導体素子が形成されている。

【0019】

銅層１４は、第１の層間絶縁層１２の中に設けられる。銅層１４は、第１の方向に延びる。

【0020】

銅層１４は、銅を主成分とする。銅層１４に含まれる銅の割合は、例えば、９９％以上である。

【0021】

銅層１４は、下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを有する。下面１４ａは上面１４ｂと対向する。第１の側面１４ｃは第２の側面１４ｄと対向する。

【0022】

第１の側面１４ｃと第２の側面１４ｄとの間の第１の距離（図１中のｄ１）は、下面１４ａと上面１４ｂとの間の第２の距離（図１中のｄ２）よりも大きい。第１の距離ｄ１は、例えば、第２の距離ｄ２の１．５倍以上５０倍以下である。

【0023】

第２の距離ｄ２は、例えば、２μｍ以上５μｍ以下である。第１の距離ｄ１は、例えば、３μｍ以上１００μｍ以下である。

【0024】

銅層１４の第３の方向の厚さは、２μｍ以上である。

【0025】

バリアメタル層１６は、銅層１４の下面１４ａ、第１の側面１４ｃ、及び、第２の側面１４ｄに接する。バリアメタル層１６は、銅層１４と第１の層間絶縁層１２との間に設けられる。バリアメタル層１６は、第１の層間絶縁層１２に接する。

【0026】

バリアメタル層１６は、導電体である。バリアメタル層１６は、銅と異なる第１の金属材料を含む。第１の金属材料は、例えば、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、及び、チタンタングステンからなる群から選ばれる少なくとも一つの材料を含む。

【0027】

バリアメタル層１６は、例えば、タンタル層、窒化タンタル層、チタン層、窒化チタン層、タングステン層、窒化タングステン層、又は、チタンタングステン層である。バリアメタル層１６は、例えば、タンタル層、窒化タンタル層、チタン層、窒化チタン層、タングステン層、窒化タングステン層、及び、チタンタングステン層から選ばれる複数の層の積層構造であっても構わない。

【0028】

バリアメタル層１６の厚さは、例えば、１ｎｍ以上１００ｎｍ以下である。

【0029】

バリアメタル層１６は、例えば、銅の拡散防止層として機能する。

【0030】

キャップメタル層１８は、銅層１４の上面１４ｂに接する。バリアメタル層１６は、銅層１４とカバー絶縁膜２０との間に設けられる。キャップメタル層１８は、カバー絶縁膜２０に接する。

【0031】

キャップメタル層１８は、導電体である。キャップメタル層１８は、銅と異なる第２の金属材料を含む。第２の金属材料は、例えば、タンタル、窒化タンタル、チタン、窒化チタン、タングステン、窒化タングステン、及び、チタンタングステンからなる群から選ばれる少なくとも一つの材料を含む。第２の金属材料は、例えば、第１の金属材料と同一の材料である。

【0032】

キャップメタル層１８は、例えば、タンタル層、窒化タンタル層、チタン層、窒化チタン層、タングステン層、窒化タングステン層、又は、チタンタングステン層である。キャップメタル層１８は、例えば、タンタル層、窒化タンタル層、チタン層、窒化チタン層、タングステン層、窒化タングステン層、及び、チタンタングステン層から選ばれる複数の層の積層構造であっても構わない。

【0033】

キャップメタル層１８に含まれる第２の金属材料のヤング率は、例えば、銅のヤング率より高い。例えば、チタン、タンタル、及び、タングステンのヤング率は、銅のヤング率より高い。

【0034】

下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを含む断面において、例えば、キャップメタル層１８の中央部の厚さ（図１中のｔ１）は、両端部の厚さ（図１中のｔ２）より厚い。なお、図１に示すＢＢ’断面は、下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを含む断面の一例である。キャップメタル層１８の中央部の厚さｔ１は、例えば、両端部の厚さｔ２の１．２倍以上１００倍以下である。

【0035】

キャップメタル層１８の厚さは、例えば、１ｎｍ以上１００ｎｍ以下である。キャップメタル層１８の中央部の厚さｔ１は、例えば、１ｎｍ以上１００ｎｍ以下である。キャップメタル層１８の両端部の厚さｔ２は、例えば、０．１ｎｍ以上１００ｎｍ以下である。

【0036】

キャップメタル層１８の両端部は、バリアメタル層１６に接する。下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを含む断面において、例えば、銅層１４は、バリアメタル層１６及びキャップメタル層１８によって囲まれる。

【0037】

キャップメタル層１８は、例えば、銅の拡散防止層として機能する。

【0038】

カバー絶縁膜２０は、キャップメタル層１８及び第１の層間絶縁層１２の上に設けられる。カバー絶縁膜２０は、例えば、キャップメタル層１８及び第１の層間絶縁層１２に接する。

【0039】

カバー絶縁膜２０は、絶縁体である。カバー絶縁膜２０は、例えば、窒化シリコン、炭化珪素、又は、炭窒化珪素を含む。カバー絶縁膜２０は、例えば、窒化シリコン膜、炭化珪素膜、又は、炭窒化珪素膜である。カバー絶縁膜２０は、例えば、窒化シリコン膜、炭化珪素膜、及び、炭窒化珪素膜から選ばれる複数の膜の積層膜であっても構わない。

【0040】

カバー絶縁膜２０の第３の方向の厚さは、例えば、２ｎｍ以上２００ｎｍ以下である。

【0041】

カバー絶縁膜２０は、例えば、銅の拡散防止膜として機能する。カバー絶縁膜２０を省略することも可能である。

【0042】

第２の層間絶縁層２２は、カバー絶縁膜２０の上に設けられる。第２の層間絶縁層２２は、例えば、酸化シリコンである。

【0043】

第２の層間絶縁層２２の第３の方向の厚さは、カバー絶縁膜２０の第３の方向の厚さより厚い。第２の層間絶縁層２２の第３の方向の厚さは、例えば、０．５μｍ以上１０μｍ以下である。

【0044】

第２の層間絶縁層２２の比誘電率は、例えば、カバー絶縁膜２０の比誘電率よりも低い。いいかえれば、カバー絶縁膜２０の比誘電率は、例えば、第２の層間絶縁層２２の誘電率よりも高い。

【0045】

上部配線層２４は、第２の層間絶縁層２２の上に設けられる。上部配線層２４は、例えば、第１の方向に延びる。

【0046】

上部配線層２４は、導電体である。上部配線層２４は、例えば、銅又はアルミニウムを含む。

【0047】

次に、第１の実施形態の半導体装置の製造方法の一例について説明する。第１の実施形態の半導体装置の製造方法は、ＬＳＩ１００の製造方法である。

【0048】

第１の実施形態の半導体装置の製造方法は、絶縁層に、深さが２μｍ以上、幅が深さより大きい凹部を形成し、凹部に第１の金属膜を形成し、凹部を銅膜で埋め込み、銅膜及び第１の金属膜を化学的機械研磨法により研磨して絶縁層の上の銅膜及び第１の金属膜を除去し、銅膜の上に第２の金属膜を形成し、第２の金属膜を化学的機械研磨法により研磨して、絶縁層の上の第２の金属膜を除去し、かつ、銅膜の上に第２の金属膜を残存させる。

【0049】

図３、図４、図５、図６、図７、図８、及び、図９は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。

【0050】

最初に、シリコン基板１０に公知の製造方法を用いて、図示しないトランジスタ等の素子を形成する。さらに、シリコン基板１０の上に絶縁層５０を形成する。絶縁層５０は、例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法：ＣＶＤ法）を用いて形成される。

【0051】

絶縁層５０は、例えば、酸化シリコンである。絶縁層５０は、最終的に第１の層間絶縁層１２となる。

【0052】

次に、絶縁層５０に凹部５１を形成する（図３）。凹部５１は、例えば、フォトリソグラフィ法によるレジストのパターニングと、レジストをマスクとした反応性イオンエッチング法（ＲＩＥ法）を用いて行う。凹部５１の深さは、２μｍ以上である。凹部５１の幅は、深さよりも大きい。

【0053】

次に、凹部５１に第１の金属膜５２を形成する。第１の金属膜５２は、例えば、スパッタリング法を用いて形成される。

【0054】

第１の金属膜５２は、例えば、タンタル膜と窒化タンタル膜の積層膜である。第１の金属膜５２の一部は、最終的にバリアメタル層１６となる。

【0055】

次に、凹部５１を、銅膜５３で埋め込む（図４）。銅膜５３は、例えば、めっき法を用いて形成する。銅膜５３の厚さは、２μｍ以上である。

【0056】

次に、銅膜５３及び第１の金属膜５２を化学的機械研磨法（Ｃｈｅｉｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法：ＣＭＰ法）により研磨する。銅膜５３及び第１の金属膜５２をＣＭＰ法により研磨することで、絶縁層５０の上の銅膜５３及び第１の金属膜５２を除去する（図５）。

【0057】

銅膜５３及び第１の金属膜５２をＣＭＰ法により研磨した際、凹部５１の中の銅膜５３の上面が窪んだ形状となる。銅膜５３及び第１の金属膜５２をＣＭＰ法により研磨した際、いわゆる、ディッシングが生じる。

【0058】

次に、銅膜５３の上面の一部を除去する（図６）。銅膜５３の上面の一部を除去することで、銅膜５３の上面が、絶縁層５０の上面から下がるようにする。

【0059】

銅膜５３の上面の一部の除去は、例えば、ウェットエッチング法により行う。例えば、過酸化水素と塩酸を含む溶液を用いて銅膜５３をエッチングする。

【0060】

なお、銅膜５３の上面の一部をエッチングする工程は、省略することも可能である。

【0061】

次に、銅膜５３の上に、第２の金属膜５４を形成する（図７）。第２の金属膜５４は、例えば、スパッタリング法を用いて形成される。

【0062】

第２の金属膜５４は、例えば、タンタル膜と窒化タンタル膜の積層膜である。第２の金属膜５４の一部は、最終的にキャップメタル層１８となる。

【0063】

次に、第２の金属膜５４をＣＭＰ法により研磨する。第２の金属膜５４をＣＭＰ法により研磨することで、絶縁層５０の上の第２の金属膜５４を除去する。第２の金属膜５４をＣＭＰ法により研磨することで、銅膜５３の上に、第２の金属膜５４を残存させる（図８）。

【0064】

次に、第２の金属膜５４の上に、第１の絶縁膜５５を形成する（図９）。第１の絶縁膜５５は、例えば、ＣＶＤ法で形成する。第１の絶縁膜５５は、例えば、成膜温度が２５０℃以上のプラズマＣＶＤ法を用いて形成する。

【0065】

第１の絶縁膜５５は、例えば、窒化シリコン膜、炭化珪素膜、又は、炭窒化珪素膜である。第１の絶縁膜５５は、最終的に、カバー絶縁膜２０となる。なお、第１の絶縁膜５５の形成を省略することも可能である。

【0066】

その後、公知のプロセス技術を用いて、カバー絶縁膜２０の上に、上部配線層２４及び第２の層間絶縁層２２を形成する。

【0067】

以上の製造方法により、図１及び図２に示すＬＳＩ１００が形成される。

【0068】

以下、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。

【0069】

半導体デバイスの配線層として、銅層が用いられる。電気抵抗の低い銅層で電子回路を形成することにより、高性能な半導体デバイスが実現できる。配線層の電気抵抗を更に低減し、半導体デバイスを更に高性能にするために、銅層の厚さを厚くすることが考えられる。

【0070】

図１０は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、ＬＳＩ９００である。

【0071】

ＬＳＩ９００は、第１の実施形態のＬＳＩ１００と同様、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、銅層１４、バリアメタル層１６（第１の金属層）、カバー絶縁膜２０（絶縁膜）、第２の層間絶縁層２２、及び、上部配線層２４を備える。銅層１４の第３の方向の厚さは、第１の実施形態のＬＳＩ１００と同様、２μｍ以上と厚い。

【0072】

ＬＳＩ９００は、キャップメタル層１８（第２の金属層）を備えない点で、第１の実施形態のＬＳＩ１００と異なる。

【0073】

ＬＳＩ９００は、キャップメタル層１８を備えないため、銅層１４をＣＭＰ法を用いて形成した際の、窪んだ形状が銅層１４の上のカバー絶縁膜２０の上面及び、第２の層間絶縁層２２の上面に反映されている。

【0074】

図１１は、比較例の半導体装置の問題点の説明図である。図１１は、図１０に対応する図である。

【0075】

比較例のＬＳＩ９００は、キャップメタル層１８を備えないため、銅層１４をＣＭＰ法を用いて形成した際の、窪んだ形状が第２の層間絶縁層２２の上面に反映されている。例えば、第２の層間絶縁層２２の上面の窪んだ部分に、上部配線層２４のパターニングの際に金属材料が残り、隣接する上部配線層２４のショート不良が生じるおそれがある。

【0076】

また、比較例のＬＳＩ９００は、キャップメタル層１８を備えないため、銅層１４の上にカバー絶縁膜２０を形成する際に、凸形状のヒロック６０が成長するおそれがある。ヒロック６０は、カバー絶縁膜２０を形成する際の温度上昇により生じる圧縮応力で、銅層１４が塑性変形することで生じると考えられる。特に、カバー絶縁膜２０を形成する際の成膜温度が２５０℃以上の場合、ヒロック６０の発生が顕在化する。

【0077】

銅層１４の上面にヒロック６０が発生すると、例えば、図１１に示すように、第２の層間絶縁層２２の上面に、ヒロック６０の凸形状が反映された凸形状６１が形成される。例えば、第２の層間絶縁層２２の上面の凸形状６１により、上部配線層２４のパターンが崩れ、隣接する上部配線層２４のショート不良が生じるおそれがある。

【0078】

また、例えば、第２の層間絶縁層２２の上面にヒロック６０の凸形状が反映された凸形状６１が形成され、凸形状６１の上にパッド電極を形成する場合を考える。例えば、パッド電極にも凸形状が反映される。例えば、パッド電極に製品検査のためのプローブ針を接触させる際、凸形状に加わる応力で、第２の層間絶縁層２２にクラックが生じるおそれがある。また、例えば、パッド電極にボンディングワイヤを接続する際に、凸形状に加わる応力で、第２の層間絶縁層２２にクラックが生じるおそれがある。

【0079】

例えば、ヒロック６０の上に、銅層１４と上部配線層２４をつなぐコンタクト構造を形成しようとする場合を考える。銅層１４の上面にヒロック６０が発生すると、コンタクト構造に用いられるバリアメタル層のカバレッジ不良が生じるおそれがある。バリアメタル層のカバレッジ不良が生じると、例えば、銅層１４からコンタクト構造を形成するメタル層に銅が拡散し、コンタクト構造の導通不良が生じるおそれがある。

【0080】

また、銅層１４の上面にヒロック６０が発生すると、例えば、図１１に示すように、ヒロック６０の上の、カバー絶縁膜２０のステップカバレッジが悪くなる。このため、例えば、カバー絶縁膜２０の上に形成されたヒロック６０の上の金属層をエッチングで除去する場合に、カバー絶縁膜２０が消失し、銅層１４から銅が飛散するおそれがある。飛散した銅は、例えば、導電層間のショート不良を引き起こす可能性がある。

【0081】

第１の実施形態のＬＳＩ１００は、銅層１４の上にキャップメタル層１８を備える。キャップメタル層１８は、銅層１４をＣＭＰ法を用いて形成した際の窪んだ形状を埋める。したがって、第２の層間絶縁層２２の上面が平坦になる。よって、上部配線層２４のショート不良を低減する。

【0082】

また、キャップメタル層１８は、銅層１４の上にカバー絶縁膜２０を形成する際のヒロック６０の発生を抑制する。キャップメタル層１８が銅層１４の上に設けられることで、銅層１４の塑性変形が抑制される。

【0083】

ヒロック６０の発生を抑制する観点から、キャップメタル層１８に含まれる第２の金属材料のヤング率は、銅のヤング率より高いことが好ましい。したがって、キャップメタル層１８に含まれる第２の金属材料は、銅のヤング率より高いヤング率を有するチタン、タンタル、又は、タングステンであることが好ましい。

【0084】

ヒロック６０の発生を抑制する観点から、キャップメタル層１８の両端部は、バリアメタル層１６に接することが好ましい。いいかえれば、下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを含む断面において、銅層１４は、バリアメタル層１６及びキャップメタル層１８によって囲まれることが好ましい。銅層１４が、バリアメタル層１６及びキャップメタル層１８によって囲まれることで、銅層１４の塑性変形が抑制される。

【0085】

下面１４ａ、上面１４ｂ、第１の側面１４ｃ、及び、第２の側面１４ｄを含む断面において、キャップメタル層１８の中央部の厚さ（図１中のｔ１）は、両端部の厚さ（図１中のｔ２）より厚いことが好ましい。例えば、両端部の厚さｔ２が薄いことで、銅層１４の両端部の厚さが厚くなり、銅層１４の電気抵抗が低減する。

【0086】

また、中央部の厚さｔ１が両端部の厚さｔ２より厚いことで、キャップメタル層１８の上面の平坦性が向上する。

【0087】

第１の実施形態のＬＳＩ１００の製造方法によれば、銅層１４の上にキャップメタル層１８を形成することで、銅層１４の上に形成される層の表面の平坦性が向上する。また、銅層１４のヒロック６０の発生が抑制できる。

【0088】

第１の実施形態のＬＳＩ１００及びその製造方法によれば、厚い銅層の形成に起因する不良の発生が抑制される。したがって、配線層の電気抵抗が低減された高性能なＬＳＩ１００が実現できる。

【0089】

（変形例）
図１２は、第１の実施形態の変形例の半導体装置の模式断面図である。図１２は、第１の実施形態の図１に対応する図である。

【0090】

第１の実施形態の変形例の半導体装置は、ＬＳＩ１０１である。ＬＳＩ１０１は、キャップメタル層１８の両端部は、バリアメタル層１６と離隔する点で、第１の実施形態のＬＳＩ１００と異なる。

【0091】

変形例のＬＳＩ１０１によれば、例えば、銅層１４の両端部の厚さが厚くなり、銅層１４の電気抵抗が低減する。

【0092】

以上、第１の実施形態及び変形例によれば、厚い銅層を有する高性能な半導体装置及び半導体装置の製造方法を実現できる。

【0093】

（第２の実施形態）
第２の実施形態の半導体装置は、第２の金属層の上に設けられたキャパシタ絶縁膜と、キャパシタ絶縁膜の上に設けられたキャパシタ上部電極と、を更に備え、銅層は、キャパシタ下部電極である点で、第１の実施形態の半導体装置と異なる。また、第２の実施形態の半導体装置の製造方法は、絶縁層の上の第２の金属膜を除去し、かつ、銅膜の上に第２の金属膜を残存させた後に、第２の金属膜の上に、キャパシタ絶縁膜を、更に形成し、キャパシタ絶縁膜の上に、キャパシタ上部電極を、更に形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0094】

第２の実施形態の半導体装置は、アナログデジタル混載ＬＳＩ２００である。アナログデジタル混載ＬＳＩ２００は、アナログＬＳＩとデジタルＬＳＩとが同一半導体チップに混載されている。アナログデジタル混載ＬＳＩ２００は、金属の多層配線と、ＭＩＭキャパシタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌキャパシタ）を有する。

【0095】

図１３は、第２の実施形態の半導体装置の模式断面図である。

【0096】

アナログデジタル混載ＬＳＩ２００は、シリコン基板１０（半導体基板）、第１の層間絶縁層１２、銅層１４、バリアメタル層１６（第１の金属層）、キャップメタル層１８（第２の金属層）、第２の層間絶縁層２２、キャパシタ絶縁膜７０、キャパシタ上部電極７２、及び、上部配線層２４を備える。

【0097】

シリコン基板１０、及び、第１の層間絶縁層１２内に、例えば、図示しないトランジスタやダイオードなどの半導体素子が形成されている。

【0098】

銅層１４、バリアメタル層１６、キャップメタル層１８、キャパシタ絶縁膜７０、キャパシタ上部電極７２がＭＩＭキャパシタを構成する。

【0099】

銅層１４、バリアメタル層１６、及び、キャップメタル層１８がＭＩＭキャパシタの下部電極である。

【0100】

キャパシタ絶縁膜７０は、キャパシタ下部電極の上に設けられる。キャパシタ絶縁膜７０は、キャップメタル層１８の上に設けられる。キャパシタ絶縁膜７０は、キャップメタル層１８に接する。

【0101】

キャパシタ絶縁膜７０は、例えば、窒化シリコンである。

【0102】

キャパシタ上部電極７２は、キャパシタ絶縁膜７０の上に設けられる。キャパシタ上部電極７２は、キャパシタ絶縁膜７０に接する。

【0103】

キャパシタ上部電極７２は、導電体である。キャパシタ上部電極７２は、例えば、金属である。キャパシタ上部電極７２は、例えば、タンタル、チタン、窒化タンタル、窒化チタン、窒化タングステン、又は、タングステンチタンである。

【0104】

第２の実施形態のアナログデジタル混載ＬＳＩ２００の製造方法は、第１の実施形態の製造方法と同様、第２の金属膜５４をＣＭＰ法により研磨する。第２の金属膜５４をＣＭＰ法により研磨することで、絶縁層５０の上の第２の金属膜５４を除去する。第２の金属膜５４をＣＭＰ法により研磨することで、銅膜５３の上に、第２の金属膜５４を残存させる（図８）。

【0105】

その後、第２の金属膜５４の上に、キャパシタ絶縁膜７０を形成する。キャパシタ絶縁膜７０は、例えば、ＣＶＤ法により形成する。

【0106】

その後、キャパシタ絶縁膜７０の上にキャパシタ上部電極７２を形成する。キャパシタ上部電極７２は、例えば、ＣＶＤ法により形成する。

【0107】

その後、公知のプロセス技術を用いて、カバー絶縁膜２０の上に、上部配線層２４及び第２の層間絶縁層２２を形成する。

【0108】

以上の製造方法により、図１３に示すアナログデジタル混載ＬＳＩ２００が形成される。

【0109】

第２の実施形態のアナログデジタル混載ＬＳＩ２００は、銅層１４の上にキャップメタル層１８を備える。キャップメタル層１８は、銅層１４をＣＭＰ法で形成した際の窪んだ形状を埋める。したがって、銅層１４の上に形成される層の表面の平坦性が向上する。したがって、銅層１４をＣＭＰ法で形成した際の窪んだ形状に起因する不良の発生が抑制される。

【0110】

第２の実施形態のアナログデジタル混載ＬＳＩ２００は、銅層１４の上にキャップメタル層１８を備える。したがって、銅層１４のヒロックの発生が抑制できる。よって、銅層１４のヒロックに起因する不良の発生が抑制される。例えば、ヒロックの上に形成されるキャパシタ絶縁膜７０のステップカバレッジが悪くなり、キャパシタ下部電極とキャパシタ上部電極７２のショート不良の発生が抑制される。

【0111】

第２の実施形態のアナログデジタル混載ＬＳＩ２００及びその製造方法によれば、厚い銅層の形成に起因する不良の発生が抑制される。したがって、配線層の電気抵抗が低減された高性能なアナログデジタル混載ＬＳＩ２００が実現できる。

【0112】

以上、第２の実施形態によれば、厚い銅層を有する高性能な半導体装置及び半導体装置の製造方法を実現できる。

【0113】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0114】

１０ シリコン基板（半導体基板）
１４ 銅層
１４ａ 下面
１４ｂ 上面
１４ｃ 第１の側面
１４ｄ 第２の側面
１６ バリアメタル層（第１の金属層）
１８ キャップメタル層（第２の金属層）
２０ カバー絶縁膜（絶縁膜）
５０ 絶縁層
５１ 凹部
５２ 第１の金属膜
５３ 銅膜
５４ 第２の金属膜
５５ 第１の絶縁膜
７０ キャパシタ絶縁膜
７２ キャパシタ上部電極
１００ ＬＳＩ（半導体装置）
２００ アナログデジタル混載ＬＳＩ（半導体装置）
ｄ１ 第１の距離
ｄ２ 第２の距離
ｔ１ 中央部の厚さ
ｔ２ 両端部の厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】