特開 2024-138816 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024138816

(43)【公開日】2024-10-09

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241002BHJP

   H01L 29/12 20060101ALI20241002BHJP

   H01L 21/336 20060101ALI20241002BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 658E

H01L29/78 658A

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023049514

(22)【出願日】2023-03-27

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】清澤 努

(57)【要約】

【課題】動作の高速化が実現できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の領域と、第１の領域よりも第１導電形不純物濃度の高い第２の領域と、第２の領域と第１の電極との間に設けられた第３の領域と、を含む第１導電形の第１の炭化珪素領域と、第２導電形の第２の炭化珪素領域と、第１導電形の第３の炭化珪素領域と、第１の領域と第２の領域の間の第２導電形の第４の炭化珪素領域と、を含む炭化珪素層と、炭化珪素層の中に設けられたゲート電極と、ゲート絶縁層と、を備え、第２の領域は、第１の部分と第２の部分を有し、第２の部分は、第１の部分とゲート絶縁層との間に設けられ、第２の部分の第１導電形不純物濃度は、第１の部分の第１導電形不純物濃度よりも低い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、
第１の領域と、前記第１の領域と前記第１の電極との間に設けられ、前記第１の領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第２の領域と、前記第２の領域と前記第１の電極との間に設けられた第３の領域と、を含む第１導電形の第１の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の電極との間に設けられた第２導電形の第２の炭化珪素領域と、
前記第２の炭化珪素領域と前記第１の電極との間に設けられた第１導電形の第３の炭化珪素領域と、
前記第１の領域と前記第２の領域との間に設けられた第２導電形の第４の炭化珪素領域と、
を含む炭化珪素層と、
前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域、前記第２の炭化珪素領域、前記第３の炭化珪素領域、及び、前記第４の炭化珪素領域と対向するゲート電極と、
前記第１の炭化珪素領域と前記ゲート電極との間、前記第２の炭化珪素領域と前記ゲート電極との間、前記第３の炭化珪素領域と前記ゲート電極との間、及び、前記第４の炭化珪素領域と前記ゲート電極との間に設けられたゲート絶縁層と、
を備え、
前記第２の領域は、第１の部分と第２の部分を有し、
前記第２の部分は、前記第１の部分と前記ゲート絶縁層との間、かつ、前記第４の炭化珪素領域と前記第３の領域との間に設けられ、
前記第２の部分の第１導電形不純物濃度は、前記第１の部分の第１導電形不純物濃度よりも低い、半導体装置。

【請求項2】

前記第３の領域の第１導電形不純物濃度は、前記第２の領域の第１導電形不純物濃度より低い、請求項１記載の半導体装置。

【請求項3】

前記第１導電形はｎ形、前記第２導電形はｐ形であり、前記第２の部分に含まれるアルミニウムの濃度は、前記第１の部分に含まれるアルミニウムの濃度より高い、請求項１記載の半導体装置。

【請求項4】

前記第２の部分に含まれるアルミニウムの濃度は、前記第４の炭化珪素領域から前記第３の領域に向かって低くなる、請求項３記載の半導体装置。

【請求項5】

第１導電形の第１の炭化珪素層の上に、エピタキシャル成長法を用いて、前記第１の炭化珪素層の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第２の炭化珪素層を形成し、
前記第１の炭化珪素層に第２導電形不純物を、前記第２の炭化珪素層の表面が第２導電形とならない条件でイオン注入し、前記第１の炭化珪素層の中に第２導電形の第１の領域を形成し、
前記第２の炭化珪素層の上に、エピタキシャル成長法を用いて第１導電形の第３の炭化珪素層を形成し、
前記第３の炭化珪素層に第２導電形不純物をイオン注入し、前記第３の炭化珪素層の中に、第２導電形の第２の領域を形成し、
前記第２の領域に第１導電形不純物をイオン注入し、前記第２の領域の中に、第１導電形の第３の領域を形成し、
前記第３の領域、前記第２の領域を貫通し、前記第１の領域に達するトレンチを形成し、
前記トレンチの中にゲート絶縁層を形成し、
前記ゲート絶縁層の上にゲート電極を形成する、半導体装置の製造方法。

【請求項6】

前記第３の炭化珪素層の第１導電形不純物濃度は、前記第２の炭化珪素層の第１導電形不純物濃度よりも低い、請求項５記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体デバイス用の材料として炭化珪素（ＳｉＣ）がある。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。

【0003】

ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴは、低いオン抵抗を実現する。トレンチゲート型にすることで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。

【0004】

トレンチゲート型のＭＯＳＦＥＴの動作を高速化し、更にトランジスタ特性を向上させることが期待される。トレンチゲート型のＭＯＳＦＥＴの高速化を実現するためには、例えば、ゲート・ドレイン間容量を低減することが考えられる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－４０１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、動作の高速化が実現できる半導体装置及び半導体装置の製造方法を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた炭化珪素層であって、第１の領域と、前記第１の領域と前記第１の電極との間に設けられ、前記第１の領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第２の領域と、前記第２の領域と前記第１の電極との間に設けられた第３の領域と、を含む第１導電形の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の電極との間に設けられた第２導電形の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の電極との間に設けられた第１導電形の第３の炭化珪素領域と、前記第１の領域と前記第２の領域との間に設けられた第２導電形の第４の炭化珪素領域と、を含む炭化珪素層と、前記炭化珪素層の中に設けられ、前記第１の炭化珪素領域、前記第２の炭化珪素領域、前記第３の炭化珪素領域、及び、前記第４の炭化珪素領域と対向するゲート電極と、前記第１の炭化珪素領域と前記ゲート電極との間、前記第２の炭化珪素領域と前記ゲート電極との間、前記第３の炭化珪素領域と前記ゲート電極との間、及び、前記第４の炭化珪素領域と前記ゲート電極との間に設けられたゲート絶縁層と、を備え、前記第２の領域は、第１の部分と第２の部分を有し、前記第２の部分は、前記第１の部分と前記ゲート絶縁層との間、かつ、前記第４の炭化珪素領域と前記第３の領域との間に設けられ、前記第２の部分の第１導電形不純物濃度は、前記第１の部分の第１導電形不純物濃度よりも低い。

【図面の簡単な説明】

【0008】

【図1】実施形態の半導体装置の模式図。

【図2】実施形態の半導体装置の模式図。

【図3】実施形態の半導体装置の製造方法の説明図。

【図4】実施形態の半導体装置の製造方法の説明図。

【図5】実施形態の半導体装置の製造方法の説明図。

【図6】実施形態の半導体装置の製造方法の説明図。

【図7】実施形態の半導体装置の製造方法の説明図。

【図8】実施形態の半導体装置の製造方法の説明図。

【図9】実施形態の半導体装置の製造方法の説明図。

【図10】実施形態の半導体装置の製造方法の説明図。

【図11】実施形態の半導体装置の製造方法の説明図。

【図12】実施形態の変形例の半導体装置の模式図。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。

【0010】

また、以下の説明において、ｎ^＋、ｎ、ｎ^－及び、ｐ^＋、ｐ、ｐ^－の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ^－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ^－はｐよりもｐ形不純物濃度が相対的に低いことを示す。なお、ｎ^＋形、ｎ^－形を単にｎ形、ｐ^＋形、ｐ^－形を単にｐ形と記載する場合もある。

【0011】

不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭの画像やＳｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）の画像から求めることが可能である。

【0012】

また、半導体装置を構成する物質の厚さ、物質間の距離等は、例えば、ＳＩＭＳ、ＳＥＭ、又はＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。

【0013】

なお、本明細書中でｐ形の炭化珪素領域の「ｐ形不純物濃度」とは、当該領域のｐ形不純物濃度から当該領域のｎ形不純物濃度を引いた正味（ｎｅｔ）のｐ形不純物濃度を意味する。また、ｎ形の炭化珪素領域の「ｎ形不純物濃度」とは、当該領域のｎ形不純物濃度から当該領域のｐ形不純物濃度を引いた正味（ｎｅｔ）のｎ形不純物濃度を意味する。

【0014】

また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の最大不純物濃度を意味するものとする。

【0015】

実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた炭化珪素層であって、第１の領域と、第１の領域と第１の電極との間に設けられ、第１の領域の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第２の領域と、第２の領域と第１の電極との間に設けられた第３の領域と、を含む第１導電形の第１の炭化珪素領域と、第１の炭化珪素領域と第１の電極との間に設けられた第２導電形の第２の炭化珪素領域と、第２の炭化珪素領域と第１の電極との間に設けられた第１導電形の第３の炭化珪素領域と、第１の領域と第２の領域との間に設けられた第２導電形の第４の炭化珪素領域と、を含む炭化珪素層と、炭化珪素層の中に設けられ、第１の炭化珪素領域、第２の炭化珪素領域、第３の炭化珪素領域、及び、第４の炭化珪素領域と対向するゲート電極と、第１の炭化珪素領域とゲート電極との間、第２の炭化珪素領域とゲート電極との間、第３の炭化珪素領域とゲート電極との間、及び、第４の炭化珪素領域とゲート電極との間に設けられたゲート絶縁層と、を備える。第２の領域は、第１の部分と第２の部分を有し、第２の部分は、第１の部分とゲート絶縁層との間、かつ、第４の炭化珪素領域と第３の領域との間に設けられ、第２の部分の第１導電形不純物濃度は、第１の部分の第１導電形不純物濃度よりも低い。

【0016】

図１及び図２は、実施形態の半導体装置の模式図である。図１は、実施形態の半導体装置の一部の模式断面図である。図２は、実施形態の半導体装置の上面図である。図２は、炭化珪素層の表面である。図１は、図２のＡＡ’断面である。

【0017】

実施形態の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴである。

【0018】

以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。

【0019】

ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。

【0020】

炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上１５０μｍ以下である。

【0021】

炭化珪素層１０は、第１の面（図１中“Ｆ１”）と第２の面（図１中“Ｆ２”）とを備える。以下、第１の面Ｆ１を表面、第２の面Ｆ２を裏面と称する場合がある。なお、以下、「深さ」とは、第１の面Ｆ１を基準とする深さを意味する。

【0022】

以下、第１の方向及び第２の方向は、第１の面Ｆ１に平行な方向である。第２の方向は、第１の方向に垂直な方向である。第３の方向は、第１の面Ｆ１に垂直な方向である。第３の方向は、第１の方向及び第２の方向に垂直な方向である。

【0023】

第１の面Ｆ１は、炭化珪素層１０のソース電極１２の側の面である。第２の面Ｆ２は、炭化珪素層１０のドレイン電極１４の側の面である。

【0024】

第１の面Ｆ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｆ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。

【0025】

炭化珪素層１０は、ｎ^＋形のドレイン領域２２、ｎ形のドリフト領域２４、ｐ形のボディ領域２６、ｎ^＋形のソース領域２８、ｐ^＋形の電界緩和領域３０、及び、トレンチ４０を含む。

【0026】

ドリフト領域２４は、第１の炭化珪素領域の一例である。ボディ領域２６は、第２の炭化珪素領域の一例である。ソース領域２８は、第３の炭化珪素領域の一例である。電界緩和領域３０は、第４の炭化珪素領域の一例である。

【0027】

ｎ^＋形のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドレイン領域２２のｎ形不純物濃度は、例えば、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。

【0028】

ｎ形のドリフト領域２４は、ドレイン領域２２とソース電極１２との間に設けられる。ドリフト領域２４は、ドレイン領域２２と第１の面Ｆ１との間に設けられる。ドリフト領域２４は、ドレイン領域２２の上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２に接する。

【0029】

ドリフト領域２４は、ｎ^－形の第１の領域２４ａ、ｎ形の第２の領域２４ｂ、及び、ｎ^－形の第３の領域２４ｃを含む。

【0030】

ｎ^－形の第１の領域２４ａは、ドレイン領域２２とソース電極１２との間に設けられる。第１の領域２４ａは、ドレイン領域２２と第１の面Ｆ１との間に設けられる。第１の領域２４ａは、ドレイン領域２２に接する。

【0031】

第１の領域２４ａは、例えば、ドレイン領域２２の上にエピタキシャル成長法を用いて形成されたエピタキシャル成長層である。

【0032】

第１の領域２４ａは、例えば、窒素（Ｎ）をｎ形不純物として含む。第１の領域２４ａのｎ形不純物濃度は、ドレイン領域２２のｎ形不純物濃度よりも低い。第１の領域２４ａのｎ形不純物濃度は、例えば、５×１０^１４ｃｍ^－３以上５×１０^１６ｃｍ^－３以下である。

【0033】

第１の領域２４ａの第３の方向の厚さは、例えば、３μｍ以上１５０μｍ以下である。

【0034】

第２の領域２４ｂは、第１の領域２４ａとソース電極１２との間に設けられる。第２の領域２４ｂは、第１の領域２４ａと第１の面Ｆ１との間に設けられる。第２の領域２４ｂは、第１の領域２４ａに接する。

【0035】

第２の領域２４ｂは、例えば、第１の領域２４ａの上にエピタキシャル成長法を用いて形成されたエピタキシャル成長層である。

【0036】

第２の領域２４ｂは、例えば、窒素（Ｎ）をｎ形不純物として含む。第２の領域２４ｂのｎ形不純物濃度は、第１の領域２４ａのｎ形不純物濃度よりも高い。第２の領域２４ｂのｎ形不純物濃度は、例えば、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。

【0037】

第２の領域２４ｂの第３の方向の厚さは、第１の領域２４ａの第３の方向の厚さより薄い。第２の領域２４ｂの第３の方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。

【0038】

第２の領域２４ｂは、第１の部分２４ｂｘと第２の部分２４ｂｙを含む。第２の部分２４ｂｙは、第２の方向において、第１の部分２４ｂｘとゲート絶縁層１６との間に設けられる。第２の部分２４ｂｙは、第２の方向において、第１の部分２４ｂｘとトレンチ４０との間に設けられる。また、第２の部分２４ｂｙは、第３の方向において、ｐ^＋形の電界緩和領域３０と第３の領域２４ｃとの間に設けられる。

【0039】

第１の部分２４ｂｘは、第３の方向において、第１の領域２４ａと第３の領域２４ｃとの間に位置する。第１の部分２４ｂｘは、例えば、第１の領域２４ａ及び第３の領域２４ｃに接する。

【0040】

第２の部分２４ｂｙのｎ形不純物濃度は、第１の部分２４ｂｘのｎ形不純物濃度よりも低い。第２の部分２４ｂｙのｎ形不純物濃度は、例えば、第１の部分２４ｂｘのｎ形不純物濃度の２分の１以下である。

【0041】

第２の部分２４ｂｙのｎ形不純物濃度は、例えば、電界緩和領域３０から第３の領域２４ｃに向かって高くなる。

【0042】

第２の部分２４ｂｙは、アルミニウムを含む。第１の部分２４ｂｘは、アルミニウムを含むか、又は、含まない。第２の部分２４ｂｙに含まれるアルミニウムの濃度は、例えば、第１の部分２４ｂｘに含まれるアルミニウムの濃度より高い。

【0043】

第２の部分２４ｂｙに含まれるアルミニウムの濃度は、例えば、電界緩和領域３０から第３の領域２４ｃに向かって低くなる。

【0044】

第３の領域２４ｃは、第２の領域２４ｂとソース電極１２との間に設けられる。第３の領域２４ｃは、第２の領域２４ｂと第１の面Ｆ１との間に設けられる。第３の領域２４ｃは、第２の領域２４ｂに接する。

【0045】

第３の領域２４ｃは、例えば、第２の領域２４ｂの上にエピタキシャル成長法を用いて形成されたエピタキシャル成長層である。

【0046】

第３の領域２４ｃは、例えば、窒素（Ｎ）をｎ形不純物として含む。第３の領域２４ｃのｎ形不純物濃度は、例えば、第２の領域２４ｂのｎ形不純物濃度よりも低い。第３の領域２４ｃのｎ形不純物濃度は、例えば、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下である。

【0047】

第３の領域２４ｃの第３の方向の厚さは、第１の領域２４ａの第３の方向の厚さより薄い。第３の領域２４ｃの第３の方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。

【0048】

ｐ形のボディ領域２６は、ドリフト領域２４とソース電極１２との間に設けられる。ボディ領域２６は、ドリフト領域２４と第１の面Ｆ１との間に設けられる。ボディ領域２６は、例えば、図２に示すように、第１の方向に延びる。ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。

【0049】

ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。ボディ領域２６のｐ形不純物濃度は、例えば、５×１０^１６ｃｍ^－３以上５×１０^１８ｃｍ^－３以下である。

【0050】

ボディ領域２６の深さは、例えば、０．５μｍ以上２μｍ以下である。

【0051】

ｎ^＋形のソース領域２８は、ボディ領域２６とソース電極１２との間に設けられる。ソース領域２８は、ボディ領域２６と第１の面Ｆ１との間に設けられる。ソース領域２８は、例えば、図２に示すように、第１の方向に延びる。

【0052】

ソース領域２８は、例えば、リン（Ｐ）をｎ形不純物として含む。ソース領域２８のｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高い。ソース領域２８のｎ形不純物濃度は、例えば、１×１０^１９ｃｍ^－３以上５×１０^２１ｃｍ^－３以下である。

【0053】

ソース領域２８の深さは、ボディ領域２６の深さよりも浅い。ソース領域２８の深さは、例えば、０．１μｍ以上０．５μｍ以下である。

【0054】

ｐ^＋形の電界緩和領域３０は、ドリフト領域２４の中に設けられる。電界緩和領域３０は、第２の方向において、ドリフト領域２４の一部と、ドリフト領域２４の別の一部との間に挟まれる。

【0055】

電界緩和領域３０は、第１の領域２４ａと第２の領域２４ｂとの間に設けられる。電界緩和領域３０は、ドリフト領域２４とトレンチ４０との間に設けられる。電界緩和領域３０は、トレンチ４０の底部に設けられる。

【0056】

電界緩和領域３０の第２の方向の幅は、例えば、トレンチ４０の第２の方向の幅よりも大きい。

【0057】

電界緩和領域３０は、ＭＯＳＦＥＴ１００のオフ動作時に、トレンチ４０の底部のゲート絶縁層１６に印加される電界を緩和する機能を有する。

【0058】

電界緩和領域３０は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。電界緩和領域３０のｐ形不純物濃度は、例えば、ボディ領域２６のｐ形不純物濃度よりも高い。電界緩和領域３０のｐ形不純物濃度は、例えば、５×１０^１７ｃｍ^－３以上５×１０^１９ｃｍ^－３以下である。

【0059】

トレンチ４０は、炭化珪素層１０の第１の面Ｆ１の側に設けられる。トレンチ４０は、炭化珪素層１０に設けられた凹部である。トレンチ４０の深さは、例えば、１μｍ以上３μｍ以下である。なお、ＭＯＳＦＥＴ１００においては、図示しない複数のトレンチ４０が、第２の方向に繰り返し配置される。

【0060】

ゲート電極１８は、炭化珪素層１０の中に設けられる。ゲート電極１８は、トレンチ４０の中に設けられる。ゲート電極１８は、ドリフト領域２４、ボディ領域２６、ソース領域２８、及び、電界緩和領域３０に対向する。

【0061】

ゲート電極１８は、図２に示すように、例えば、第１の方向に延びる。なお、ＭＯＳＦＥＴ１００においては、図示しない複数のゲート電極１８が、第２の方向に繰り返し配置される。

【0062】

ゲート電極１８は、例えば、ｐ形不純物又はｎ形不純物を含む多結晶質シリコンである。

【0063】

ゲート絶縁層１６は、炭化珪素層１０の中に設けられる。ゲート絶縁層１６は、トレンチ４０の中に設けられる。ゲート絶縁層１６は、ゲート電極１８とドリフト領域２４との間、ゲート電極１８とボディ領域２６との間、ゲート電極１８とソース領域２８との間、及び、ゲート電極１８と電界緩和領域３０との間に設けられる。

【0064】

ゲート絶縁層１６は、ドリフト領域２４に接する。ゲート絶縁層１６は、第２の領域２４ｂ及び第３の領域２４ｃに接する。ゲート絶縁層１６は、ボディ領域２６、ソース領域２８、及び、電界緩和領域３０に接する。

【0065】

ゲート絶縁層１６は、例えば、酸化シリコンである。

【0066】

層間絶縁層２０は、ゲート電極１８とソース電極１２との間に設けられる。層間絶縁層２０は、ゲート電極１８とソース電極１２を電気的に分離する。層間絶縁層２０は、例えば、酸化シリコンである。

【0067】

ソース電極１２は、炭化珪素層１０の第１の面Ｆ１の側に設けられる。ソース電極１２は、ソース領域２８に接する。ソース電極１２は、ボディ領域２６に接する。

【0068】

ドレイン電極１４は、炭化珪素層１０の第２の面Ｆ２の側に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。

【0069】

次に、実施形態の半導体装置の製造方法の一例について、説明する。実施形態の半導体装置の製造方法の一例は、第１導電形の第１の炭化珪素層の上に、エピタキシャル成長法を用いて、第１の炭化珪素層の第１導電形不純物濃度よりも第１導電形不純物濃度の高い第１導電形の第２の炭化珪素層を形成し、第１の炭化珪素層に第２導電形不純物を、第２の炭化珪素層の表面が第２導電形とならない条件でイオン注入し、第１の炭化珪素層の中に第２導電形の第１の領域を形成し、第２の炭化珪素層の上に、エピタキシャル成長法を用いて第１導電形の第３の炭化珪素層を形成し、第３の炭化珪素層に第２導電形不純物をイオン注入し、第３の炭化珪素層の中に、第２導電形の第２の領域を形成し、第２の領域に第１導電形不純物をイオン注入し、第２の領域の中に、第１導電形の第３の領域を形成し、第３の領域、第２の領域を貫通し、第１の領域に達するトレンチを形成し、トレンチの中にゲート絶縁層を形成し、ゲート絶縁層の上にゲート電極を形成する。

【0070】

図３、図４、図５、図６、図７、図８、図９、図１０、及び、図１１は、実施形態の半導体装置の製造方法の説明図である。図３～図１１は、実施形態の半導体装置の製造方法の製造途中の模式断面図である。図３～図１１は、図１に対応する断面を示す。

【0071】

最初にｎ^＋形の基板層５１の上に、ｎ^－形の第１の炭化珪素層５２を形成する（図３）。基板層５１は、例えば、炭化珪素ウェハである。第１の炭化珪素層５２は、例えば、基板層５１の上に、エピタキシャル成長法を用いて形成される。第１の炭化珪素層５２は、エピタキシャル成長層である。第１の炭化珪素層５２は、最終的に、ドリフト領域２４の第１の領域２４ａとなる。

【0072】

次に、第１の炭化珪素層５２の上にｎ形の第２の炭化珪素層５３を形成する（図４）。第２の炭化珪素層５３は、第１の炭化珪素層５２の上に、エピタキシャル成長法を用いて形成される。第２の炭化珪素層５３は、エピタキシャル成長層である。第２の炭化珪素層５３のｎ形不純物濃度は、第１の炭化珪素層５２のｎ形不純物濃度より高い。

【0073】

例えば、第１の炭化珪素層５２と第２の炭化珪素層５３は、エピタキシャル成長装置の反応炉（ｒｅａｃｔｉｏｎ ｃｈａｍｂｅｒ）の中で、連続して形成される。

【0074】

第２の炭化珪素層５３は、最終的に、ドリフト領域２４の第２の領域２４ｂとなる。

【0075】

次に、第２の炭化珪素層５３の上に、第１のマスク材５４を形成する。第１のマスク材５４は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、フォトリソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。第１のマスク材５４は例えば、酸化シリコンである。

【0076】

次に、第１のマスク材５４をマスクに、第１の炭化珪素層５２にアルミニウム（Ａｌ）をイオン注入し、第１の炭化珪素層５２の中にｐ^＋型の第１のＳｉＣ領域５５を形成する（図５）。第１のＳｉＣ領域５５は、第１の領域の一例である。

【0077】

アルミニウムをイオン注入する際に、第２の炭化珪素層５３の表面が、ｐ形とならない条件でイオン注入する。アルミニウムのイオン注入のドーズ量と加速エネルギーを適切に設定することで、第２の炭化珪素層５３の表面が、ｎ形からｐ形へと変わらないようにする。

【0078】

なお、アルミニウムのイオン注入により、第１のＳｉＣ領域５５の上の第２の炭化珪素層５３にもアルミニウムが含まれることになる。第２の炭化珪素層５３に含まれるアルミニウムの濃度は、第２の炭化珪素層５３の表面に向かって低くなる。

【0079】

第１のＳｉＣ領域５５は、最終的に、電界緩和領域３０となる。

【0080】

次に、第１のマスク材５４を除去する（図６）。第１のマスク材５４は、例えば、ウェットエッチング法を用いて除去する。

【0081】

次に、第２の炭化珪素層５３の上にｎ^－形の第３の炭化珪素層５６を形成する（図７）。第３の炭化珪素層５６は、第２の炭化珪素層５３の上に、エピタキシャル成長法を用いて形成される。第３の炭化珪素層５６は、エピタキシャル成長層である。第３の炭化珪素層５６のｎ形不純物濃度は、例えば、第２の炭化珪素層５３のｎ形不純物濃度より低い。

【0082】

第３の炭化珪素層５６を形成する前に、水素エッチング処理を行う。水素エッチング処理は、第３の炭化珪素層５６を形成するエピタキシャル成長装置の反応炉の中で行う。

【0083】

水素エッチング処理は、水素を含む雰囲気で行われる。水素エッチング処理の温度は、例えば、１５００℃以上１６５０℃以下である。水素エッチング処理は、第２の炭化珪素層５３の表面をクリーニングする処理である。水素エッチング処理により、例えば、第２の炭化珪素層５３の表面の自然酸化膜が除去される。

【0084】

水素エッチング処理に続いて、第２の炭化珪素層５３の上に第３の炭化珪素層５６を形成する。第３の炭化珪素層５６を形成する際の熱処理温度は、例えば、１５００℃以上１６５０℃以下である。

【0085】

第３の炭化珪素層５６は、最終的に、ドリフト領域２４の第３の領域２４ｃ、ボディ領域２６、ソース領域２８となる。

【0086】

なお、第１のＳｉＣ領域５５にイオン注入されたアルミニウムを活性化するための活性化アニールは、第３の炭化珪素層５６を形成する前には行わない。第１のＳｉＣ領域５５にイオン注入されたアルミニウムの活性化は、水素エッチング処理又は第３の炭化珪素層５６の形成に伴う熱処理によって代用される。いいかえれば、活性化アニール工程が省略されている。

【0087】

次に、第３の炭化珪素層５６にアルミニウム（Ａｌ）をイオン注入し、第３の炭化珪素層５６の中にｐ形の第２のＳｉＣ領域５７を形成する（図８）。第２のＳｉＣ領域５７は、第２の領域の一例である。第２のＳｉＣ領域５７は、最終的に、ｐ形のボディ領域２６となる。

【0088】

次に、第２のＳｉＣ領域５７の上に、第２のマスク材５８を形成する。第２のマスク材５８は、例えば、ＣＶＤ法による膜の堆積、フォトリソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第２のマスク材５８は例えば、酸化シリコンである。

【0089】

次に、第２のマスク材５８をマスクに、第２のＳｉＣ領域５７にリン（Ｐ）をイオン注入し、第２のＳｉＣ領域５７の中にｎ^＋型の第３のＳｉＣ領域５９を形成する（図９）。第３のＳｉＣ領域５９は第３の領域の一例である。第３のＳｉＣ領域５９は、最終的にソース領域２８となる。

【0090】

次に、第２のマスク材５８を除去する。次に、第２のＳｉＣ領域５７及び第３のＳｉＣ領域５９の上に、第３のマスク材６０を形成する。第３のマスク材６０は、例えば、ＣＶＤ法による膜の堆積、フォトリソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。第３のマスク材６０は例えば、酸化シリコンである。

【0091】

次に、第３のマスク材６０をマスクに、第３のＳｉＣ領域５９、第２のＳｉＣ領域５７を貫通し、第１のＳｉＣ領域５５に達するトレンチ４０を形成する（図１０）。トレンチ４０は、例えば、ＲＩＥ法を用いて形成する。

【0092】

次に、第３のマスク材６０を除去する。次に、公知のプロセス技術を用いて、トレンチ４０の中にゲート絶縁層１６を形成し、ゲート絶縁層１６の上にゲート電極１８を形成する（図１１）。

【0093】

その後、公知のプロセス技術を用いて、ソース電極１２及びドレイン電極１４を形成する。

【0094】

以上の製造方法により、図１及び図２に示すＭＯＳＦＥＴ１００が形成される。

【0095】

次に、実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。

【0096】

ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴは、低いオン抵抗を実現する。トレンチゲート型にすることで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。

【0097】

実施形態のＭＯＳＦＥＴ１００は、トレンチゲート型のＭＯＳＦＥＴである。そして、ｐ形のボディ領域２６とｐ^＋形の電界緩和領域３０との間、及び、ｐ形のボディ領域２６とドリフト領域２４の第１の領域２４ａとの間に、第１の領域２４ａのｎ形不純物濃度より、ｎ形不純物濃度の高い第２の領域２４ｂを有する。

【0098】

ＭＯＳＦＥＴ１００において、ｎ形不純物濃度の高い第２の領域２４ｂが電流拡散層（ｃｕｒｒｅｎｔ ｓｐｒｅｓｄｉｎｇ ｌａｙｅｒ）として機能することで、更にオン抵抗が低減される。すなわち、ＭＯＳＦＥＴ１００がオン動作する際に、ソース領域２８から、トレンチ４０の側面近傍のボディ領域２６に形成されたチャネル領域を通って、キャリアがドリフト領域２４へと流れる。ドリフト領域２４へと流れたキャリアは、低抵抗の第２の領域２４ｂに沿って横方向（図１の第２の方向）に拡散される。したがって、キャリアの流れる経路がドリフト領域２４の中で広がり、ＭＯＳＦＥＴ１００のオン抵抗が低減する。

【0099】

一方、ゲート電極１８に対向するドリフト領域２４のｎ形不純物濃度が高くなりすぎると、ゲート・ドレイン間容量が大きくなり、ＭＯＳＦＥＴ１００の動作速度が低下するおそれがある。

【0100】

実施形態のＭＯＳＦＥＴ１００は、電流拡散層として機能する第２の領域２４ｂが、第１の部分２４ｂｘと、第１の部分２４ｂｘよりもゲート電極１８に近い第２の部分２４ｂｙを含む。第２の部分２４ｂｙのｎ形不純物濃度は、第１の部分２４ｂｘのｎ形不純物濃度よりも低い。ゲート電極１８に対向するドリフト領域２４のｎ形不純物濃度が部分的に低くなることで、ＭＯＳＦＥＴ１００のゲート・ドレイン間容量が小さくなる。よって、ＭＯＳＦＥＴ１００の動作速度の低下が抑制され、ＭＯＳＦＥＴ１００の高速化が実現できる。

【0101】

ゲート・ドレイン間容量を低減する観点から、第２の部分２４ｂｙのｎ形不純物濃度は、第１の部分２４ｂｘのｎ形不純物濃度の２分の１以下であることが好ましく、５分の１以下であることがより好ましく、１０分の１以下であることが更に好ましい。

【0102】

例えば、表面に高濃度でアルミニウムが存在するｐ形の炭化珪素層の上に、エピタキシャル成長法により炭化珪素層の形成を行うと、エピタキシャル成長装置の反応炉がアルミニウムで汚染される。アルミニウムによる汚染は、特に、炭化珪素層の形成に先行して行われる水素エッチング処理の際に、ｐ形の炭化珪素層の表面がエッチングされることで生じる。

【0103】

エピタキシャル成長装置の反応炉がアルミニウムで汚染されると、特に低濃度のｎ形の炭化珪素層を形成するような場合に、ｐ形不純物のアルミニウムが混入することで、ｎ形不純物濃度の制御が困難になる。

【0104】

また、高ドーズのアルミニウムのイオン注入で形成されたｐ形領域が表面に存在する炭化珪素層の上に、エピタキシャル成長法により炭化珪素層の形成を行うと、炭化珪素層の結晶性が劣化する。これは、ｐ形領域にイオン注入による欠陥が高密度で存在するためであると考えられる。

【0105】

炭化珪素層の結晶性が劣化すると、例えば、ジャンクションリークの増加などの、特性劣化がＭＯＳＦＥＴに生じるおそれがある。

【0106】

実施形態の半導体装置の製造方法では、ｐ^＋形の電界緩和領域３０を形成するために、第１の炭化珪素層５２の中にｐ^＋型の第１のＳｉＣ領域５５を形成する。第１のＳｉＣ領域５５を形成するためのアルミニウムのイオン注入を行う前に、第１の炭化珪素層５２よりもｎ形不純物濃度の高い第２の炭化珪素層５３で、第１の炭化珪素層５２の表面を覆う。そして、第２の炭化珪素層５３の表面が、ｐ形とならない条件でイオン注入する。その後、第２の炭化珪素層５３の上に、エピタキシャル成長法により、第３の炭化珪素層５６を形成する。

【0107】

実施形態の半導体装置の製造方法では、第２の炭化珪素層５３の表面は、ｎ形であり、エピタキシャル成長装置の反応炉がアルミニウムで汚染されることを抑制する。したがって、当該エピタキシャル成長装置による炭化珪素層のｎ形不純物濃度の制御が容易になる。

【0108】

また、実施形態の半導体装置の製造方法では、第２の炭化珪素層５３の表面はｎ形であり、高ドーズのアルミニウムのイオン注入で形成されたｐ形領域が存在しない。したがって、第２の炭化珪素層５３の上に形成される、第３の炭化珪素層５６の結晶性の劣化が抑制される。したがって、ＭＯＳＦＥＴ１００の特性劣化が抑制される。

【0109】

さらに、実施形態の半導体装置の製造方法では、第３の炭化珪素層５６を形成する前の、ｐ^＋型の第１のＳｉＣ領域５５の活性化アニール工程を省略することが可能である。

【0110】

高ドーズのアルミニウムのイオン注入で形成されたｐ形領域が表面に存在する炭化珪素層の上に、活性化アニール工程を省略して、エピタキシャル成長法により炭化珪素層の形成を行う場合を考える。この場合、例えば、水素エッチング処理の昇温時に、ウェハが変形し、エピタキシャル成長装置の中で、ウェハのウェハホルダからの飛びが発生するおそれがある。ウェハの変形は、ウェハ表面に露出したｐ形領域の、イオン注入ダメージに起因すると考えられる。

【0111】

実施形態の半導体装置の製造方法では、第２の炭化珪素層５３の表面はｎ形であり、高ドーズのアルミニウムのイオン注入で形成されたｐ形領域は表面に露出しない。したがって、水素エッチング処理の昇温時に、ウェハが変形し、ウェハの飛びが発生することが抑制される。したがって、ｐ^＋型の第１のＳｉＣ領域５５の活性化アニール工程を省略することが可能である。

【0112】

（変形例）
実施形態の変形例の半導体装置は、第３の領域の第１導電形不純物濃度は、第２の領域の第１導電形不純物濃度より高い点で、実施形態の半導体装置と異なる。また、実施形態の変形例の半導体装置の製造方法は、第３の炭化珪素層の第１導電形不純物濃度は、第２の炭化珪素層の第１導電形不純物濃度よりも高い点で、実施形態の半導体装置の製造方法と異なる。

【0113】

図１２は、実施形態の変形例の半導体装置の模式図である。図１２は、実施形態の変形例の半導体装置の一部の模式断面図である。図１２は、実施形態の図１に対応する図である。

【0114】

実施形態の変形例の半導体装置は、炭化珪素を用いた縦型のＭＯＳＦＥＴ１０１である。ＭＯＳＦＥＴ１０１は、ゲート電極がトレンチの中に形成されたトレンチゲート型のＭＯＳＦＥＴである。

【0115】

ＭＯＳＦＥＴ１０１のドリフト領域２４は、ｎ^－形の第１の領域２４ａ、ｎ形の第２の領域２４ｂ、及び、ｎ^＋形の第３の領域２４ｃを含む。

【0116】

第３の領域２４ｃは、例えば、窒素（Ｎ）をｎ形不純物として含む。第３の領域２４ｃのｎ形不純物濃度は、例えば、第２の領域２４ｂのｎ形不純物濃度よりも高い。第３の領域２４ｃのｎ形不純物濃度は、例えば、２×１０^１６ｃｍ^－３以上２×１０^１８ｃｍ^－３以下である。

【0117】

ＭＯＳＦＥＴ１０１は、実施形態のＭＯＳＦＥＴ１００の製造方法と同様の製造方法で製造できる。ただし、第３の炭化珪素層５６のｎ形不純物濃度は、第２の炭化珪素層５３のｎ形不純物濃度より高くする。

【0118】

実施形態の変形例のＭＯＳＦＥＴ１０１によれば、ｎ形不純物濃度の高い第３の領域２４ｃも電流拡散層として機能する。したがって、更にオン抵抗が低減される。

【0119】

第３の領域２４ｃのｎ形不純物濃度を、第２の領域２４ｂのｎ形不純物濃度と等しくすることも可能である。

【0120】

以上、実施形態及び変形例の半導体装置及び半導体装置の製造方法によれば、ゲート・ドレイン間容量が小さくなることで、ＭＯＳＦＥＴの動作の高速化を実現できる。また、実施形態及び変形例の半導体装置の製造方法によれば、エピタキシャル成長装置の反応炉の汚染の抑制、ＭＯＳＦＥＴの特性劣化の抑制、及び、活性化アニール工程の省略が実現できる。

【0121】

実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。

【0122】

実施形態では、第１導電形がｎ形、第２導電形がｐ形の場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。

【0123】

実施形態では、ｐ形不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ形不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。

【0124】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0125】

１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極、
２４ ドリフト領域（第１の炭化珪素領域）
２４ａ 第１の領域
２４ｂ 第２の領域
２４ｂｘ 第１の部分
２４ｂｙ 第２の部分
２４ｃ 第３の領域
２６ ボディ領域（第２の炭化珪素領域）
２８ ソース領域（第３の炭化珪素領域）
３０ 電界緩和領域（第４の炭化珪素領域）
４０ トレンチ
５２ 第１の炭化珪素層
５３ 第２の炭化珪素層
５５ 第１のＳｉＣ領域（第１の領域）
５６ 第３の炭化珪素層
５７ 第２のＳｉＣ領域（第２の領域）
５９ 第３のＳｉＣ領域
１００ ＭＯＳＦＥＴ（半導体装置）
Ｆ１ 第１の面
Ｆ２ 第２の面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】