特開 2024-138854 静電保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024138854

(43)【公開日】2024-10-09

(54)【発明の名称】静電保護回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241002BHJP

   H01L 27/06 20060101ALI20241002BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311A

H01L27/06 311B

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023049564

(22)【出願日】2023-03-27

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】平岡 孝之

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AV04

5F038AV06

5F038BH02

5F038BH04

5F038BH07

5F038BH13

5F048AC01

5F048AC10

5F048CC01

5F048CC06

5F048CC09

(57)【要約】

【課題】保護性能を向上させることができる静電保護回路を提供する。
【解決手段】実施形態の静電保護回路は、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、抵抗素子Ｒ１、及びＤＭＯＳ電界効果トランジスタＴ１を備える。ダイオードＤ１は接地配線１１に接続される。ダイオードＤ２はダイオードＤ１と信号配線１２との間に接続される。ダイオードＤ３は、ダイオードＤ１とダイオードＤ２とが接続されたノードＮ１と、接地配線１１との間に接続される。抵抗素子Ｒ１は、ダイオードＤ３と接地配線１１との間に接続される。ＭＯＳ電界効果トランジスタＴ１は、ノードＮ１と接地配線１１との間に第１端と第２端が接続され、抵抗素子Ｒ１とダイオードＤ３とが接続されたノードＮ２にゲートが接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１配線に接続された第１ダイオードと、
前記第１ダイオードと第２配線との間に接続された第２ダイオードと、
前記第１ダイオードと前記第２ダイオードとが接続された第１ノードと、前記第１配線との間に接続された第３ダイオードと、
前記第３ダイオードと前記第１配線との間に接続された第１抵抗素子と、
前記第１ノードと前記第１配線との間に第１端と第２端が接続され、前記第１抵抗素子と前記第３ダイオードとが接続された第２ノードにゲートが接続された第１ＭＯＳ電界効果トランジスタと、
を具備する静電保護回路。

【請求項2】

前記第１ダイオードのアノードは前記第１配線に接続され、前記第１ダイオードのカソードは前記第２ダイオードのカソードに接続され、前記第２ダイオードのアノードは前記第２配線に接続される請求項１に記載の静電保護回路。

【請求項3】

前記第１抵抗素子の第１端は前記第１配線に接続され、前記第１抵抗素子の第２端は前記第３ダイオードのアノードに接続され、前記第３ダイオードのカソードは前記第１ノードに接続される請求項１に記載の静電保護回路。

【請求項4】

前記第３ダイオードのカソードにアノードが接続され、前記第１ノードにカソードが接続された第４ダイオードをさらに具備する請求項１に記載の静電保護回路。

【請求項5】

前記第１ＭＯＳ電界効果トランジスタのソースが前記第１配線に接続され、前記第１ＭＯＳ電界効果トランジスタのドレインが前記第１ノードに接続される請求項１に記載の静電保護回路。

【請求項6】

前記第１ノードと前記第１ＭＯＳ電界効果トランジスタとの間に第１端と第２端が接続され、前記第２ノードにゲートが接続された第２ＭＯＳ電界効果トランジスタをさらに具備する請求項１に記載の静電保護回路。

【請求項7】

前記第１ダイオードと前記第２ダイオードとが接続された前記第１ノードと、前記第２配線との間に接続された第５ダイオードと、
前記第５ダイオードと前記第２配線との間に接続された第２抵抗素子と、
前記第１ノードと前記第２配線との間に第１端と第２端が接続され、前記第２抵抗素子と前記第５ダイオードとが接続された第３ノードにゲートが接続された第３ＭＯＳ電界効果トランジスタと、
をさらに具備する請求項１に記載の静電保護回路。

【請求項8】

前記第５ダイオードのカソードにアノードが接続され、前記第１ノードにカソードが接続された第６ダイオードをさらに具備する請求項７に記載の静電保護回路。

【請求項9】

前記第１ノードと前記第１ＭＯＳ電界効果トランジスタとの間に第１端と第２端が接続され、前記第２ノードにゲートが接続された第４ＭＯＳ電界効果トランジスタと、
前記第１ノードと前記第３ＭＯＳ電界効果トランジスタとの間に第１端と第２端が接続され、前記第３ノードにゲートが接続された第５ＭＯＳ電界効果トランジスタと、
をさらに具備する請求項７に記載の静電保護回路。

【請求項10】

前記第３ダイオードはツェナーダイオードを含む請求項１に記載の静電保護回路。

【請求項11】

前記第１ＭＯＳ電界効果トランジスタは、Double-diffused ＭＯＳ電界効果トランジスタを含む請求項１に記載の静電保護回路。

【請求項12】

第１配線と第２配線との間に接続され、第１ダイオード及び第２ダイオードを備える第１クランプ回路、
前記第１ダイオード及び前記第２ダイオードのカソードが互いに電気的に接続され、
前記第１ダイオードと前記第２ダイオードとの間の第１ノードと、前記第１配線との間に接続され、第３ダイオード、第１抵抗素子、及び第１ＭＯＳ電界効果トランジスタを備える第２クランプ回路、
前記第３ダイオードのアノードが前記第１抵抗素子の第１端に電気的に接続され、
前記第１ＭＯＳ電界効果トランジスタの第１端が前記第３ダイオードのカソードに電気的に接続され、
前記第１ＭＯＳ電界効果トランジスタの第２端が前記第１抵抗素子の第２端に電気的に接続され、
前記第１ＭＯＳ電界効果トランジスタのゲートが前記第３ダイオードのアノードに電気的に接続される、
を具備する静電保護回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、静電保護回路に関する。

【背景技術】

【0002】

静電気放電（electro-static discharge：ＥＳＤ）や回路の開閉等によるサージ電圧（あるいは、サージ電流）から内部回路を保護するＥＭＳ（electromagnetic Susceptibility）対策保護回路（以下、静電保護回路と記す）が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－０７５４３５号公報

【特許文献2】特開２０１４－０６３８５４号公報

【特許文献3】特開２０１４－１２０５４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

保護性能を向上できる静電保護回路を提供する。

【課題を解決するための手段】

【0005】

実施形態の静電保護回路は、第１配線に接続された第１ダイオードと、前記第１ダイオードと第２配線との間に接続された第２ダイオードと、前記第１ダイオードと前記第２ダイオードとが接続された第１ノードと、前記第１配線との間に接続された第３ダイオードと、前記第３ダイオードと前記第１配線との間に接続された第１抵抗素子と、前記第１ノードと前記第１配線との間に第１端と第２端が接続され、前記第１抵抗素子と前記第３ダイオードとが接続された第２ノードにゲートが接続された第１ＭＯＳ電界効果トランジスタとを具備する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る静電保護回路の構成を示す回路図である。

【図2】第１実施形態に係る静電保護回路の電流－電圧特性を示す図である。

【図3】第２実施形態に係る静電保護回路の構成を示す回路図である。

【図4】第２実施形態に係る静電保護回路の電流－電圧特性を示す図である。

【図5】第３実施形態に係る静電保護回路の構成を示す回路図である。

【図6】第３実施形態に係る静電保護回路の電流－電圧特性を示す図である。

【図7】第４実施形態に係る静電保護回路の構成を示す回路図である。

【図8】第４実施形態に係る静電保護回路の電流－電圧特性を示す図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

【0008】

１．第１実施形態
第１実施形態の静電保護回路について説明する。静電保護回路は、入出力端子に侵入するＥＳＤや回路の開閉等によるサージ電圧（あるいは、過電圧）から被保護回路を保護する回路である。静電保護回路は、サージ電圧によって生じる電流を接地端子に逃がすことにより、被保護回路に過電流が流れて被保護回路が破壊されるのを防止する。

【0009】

１．１ 第１実施形態の構成
図１は、第１実施形態の静電保護回路の構成を示す回路図である。

【0010】

静電保護回路１は、接地端子ＴＶＳＳと入出力端子ＴＩＯとの間に設けられたメインクランプ回路ＭＣ、及びサブクランプ回路ＳＣ１を備える。さらに、接地端子ＴＶＳＳと入出力端子ＴＩＯとの間には、静電保護回路１によって保護される被保護回路ＰＣが設けられる。接地端子ＴＶＳＳには、低レベル側の電圧ＶＳＳ、例えば、接地電圧（例えば、０Ｖ）が外部から供給される。入出力端子ＴＩＯには、高レベル側の入出力信号ＳＩが外部との間で入出力される。

【0011】

メインクランプ回路ＭＣは主の保護回路であり、サブクランプ回路ＳＣ１は第２の保護回路である。メインクランプ回路ＭＣは、ダイオードＤ１及びＤ２を有する。サブクランプ回路ＳＣ１は、ツェナーダイオードＤ３、Ｄ４、Ｄ５、抵抗素子Ｒ１、及びＭＯＳ電界効果トランジスタ（例えば、ｎチャネルのＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）電界効果トランジスタ）Ｔ１を有する。また、被保護回路ＰＣとして、例えば、ＭＯＳ電界効果トランジスタ（例えば、ｎチャネルのＤＭＯＳ電界効果トランジスタ）Ｔｐを有する。

【0012】

メインクランプ回路ＭＣ内のダイオードＤ１及びＤ２の各々は、例えば、ツェナーダイオードの一種であるＴＶＳ（Transient Voltage Suppressor）ダイオードを含む。ダイオードＤ１及びＤ２は、入出力端子ＴＩＯから侵入するＥＳＤ等のサージ電圧から被保護回路ＰＣを保護する、あるいはサージ電圧による被保護回路ＰＣの誤動作を防止する。

【0013】

サブクランプ回路ＳＣ１内のツェナーダイオードＤ３、Ｄ４、及びＤ５は、ＥＳＤ等によるサージ電圧の発生時にＭＯＳトランジスタＴ１のゲートに供給される電圧を一定に設定し、ＭＯＳトランジスタＴ１をターンオンさせる。ＭＯＳトランジスタＴ１は、サージ電圧の発生時にターンオンし、サージ電圧で生じた大きな電流を接地端子ＴＶＳＳに逃がす。抵抗素子Ｒ１は、ツェナーダイオードＤ３、Ｄ４、及びＤ５に大きな電流が流れるのを抑制し、ツェナーダイオードＤ３、Ｄ４、及びＤ５が破壊されるのを防止する。

【0014】

以下に、図１に示した回路の接続関係について説明する。接地端子ＴＶＳＳには接地配線１１が接続される。入出力端子ＴＩＯには信号配線１２が接続される。接地配線１１と信号配線１２との間に、ダイオードＤ１及びＤ２が接続される。ダイオードＤ１及びＤ２は、互いのカソードが向き合うように直列に接続される。すなわち、接地配線１１にダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードがダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードが信号配線１２に接続される。以降、ダイオードＤ１のカソードとダイオードＤ２のカソードとが接続されたノードを、第１ノードＮ１と称する。

【0015】

接地配線１１と第１ノードＮ１との間に、抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５が接続される。抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５は直列に接続される。すなわち、接地配線１１に抵抗素子Ｒ１の一端が接続され、抵抗素子Ｒ１の他端がツェナーダイオードＤ３のアノードに接続される。ツェナーダイオードＤ３のカソードがツェナーダイオードＤ４のアノードに接続され、ツェナーダイオードＤ４のカソードがツェナーダイオードＤ５のアノードに接続される。さらに、ツェナーダイオードＤ５のカソードが第１ノードＮ１に接続される。以降、抵抗素子Ｒ１の他端とツェナーダイオードＤ３のアノードとが接続されたノードを、第２ノードＮ２と称する。

【0016】

接地配線１１と第１ノードＮ１との間に、ＭＯＳトランジスタＴ１が接続される。すなわち、接地配線１１にＭＯＳトランジスタＴ１のソースが接続され、ＭＯＳトランジスタＴ１のドレインが第１ノードＮ１に接続される。ＭＯＳトランジスタＴ１のゲートが第２ノードＮ２に接続される。

【0017】

接地配線１１と第１ノードＮ１との間に、被保護回路ＰＣとしてのＭＯＳトランジスタＴｐが接続される。すなわち、接地配線１１にＭＯＳトランジスタＴｐのソースが接続され、ＭＯＳトランジスタＴｐのドレインが第１ノードＮ１に接続される。

【0018】

なお、本実施形態では、接地配線１１と第１ノードＮ１との間に、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５を設けたが、これに限るわけではない。接地配線１１と第１ノードＮ１との間に設けるツェナーダイオードの段数は任意に設定可能である。ツェナーダイオードの段数は、サブクランプ回路ＳＣ１におけるＭＯＳトランジスタＴ１のターンオン電圧、及びこの静電保護回路１の仕様に基づいて設定される。

【0019】

１．２ 第１実施形態の動作
以下に、第１実施形態の静電保護回路１の動作について説明する。

【0020】

図２は、第１実施形態の静電保護回路における電流－電圧特性を示す図である。横軸は入出力端子ＴＩＯに入力される電圧ＶＥＳを表し、縦軸はメインクランプ回路ＭＣ及びサブクランプ回路ＳＣ１に流れる電流Ｉを表す。電圧ＶＥＳは、例えば、ＥＳＤ等によって外部から侵入するサージ電圧である。メインクランプ回路ＭＣに流れる電流をＩａとし、サブクランプ回路ＳＣ１の抵抗素子Ｒ１に流れる電流をＩｂ、ＭＯＳトランジスタＴ１の電流経路に流れる電流をＩｃとする。ここでは、一例としてダイオードＤ１及びＤ２の各々の耐圧が４５Ｖであり、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５の降伏電圧が２１Ｖで、抵抗素子Ｒ１の抵抗値が１００ｋΩ程度である場合を述べる。なお、ツェナーダイオードＤ３、Ｄ４及びＤ５の各々の降伏電圧は７Ｖである。

【0021】

図２に示すように、入出力端子ＴＩＯに入力される電圧ＶＥＳが２１Ｖに達するまでは、メインクランプ回路ＭＣ及びサブクランプ回路ＳＣ１に共に電流は流れない。

【0022】

次に、電圧ＶＥＳが２１Ｖを越えると、サブクランプ回路ＳＣ１における電流（Ｉｂ＋Ｉｃ）が流れ始め、電圧ＶＥＳが上昇するのに従って電流（Ｉｂ＋Ｉｃ）が増加する。

【0023】

次に、電圧ＶＥＳが４５Ｖを越えると、メインクランプ回路ＭＣにおける電流Ｉａが流れ始める。その後、電流（Ｉａ＋Ｉｂ＋Ｉｃ）は増大し、例えば、２Ａ程度以上になる。

【0024】

第１実施形態の静電保護回路１では、電圧ＶＥＳが２１Ｖを越えたときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ１の電流（Ｉｂ＋Ｉｃ）により高速に接地端子ＴＶＳＳに逃がす。これにより、被保護回路ＰＣに過電流が流れるのを防ぐことができる。この結果、ＥＳＤ等により生じるサージ電圧によって被保護回路ＰＣが破壊されるのを防止できる。

【0025】

１．３ 第１実施形態の効果
第１実施形態によれば、保護性能を向上できる静電保護回路を提供できる。

【0026】

以下に、第１実施形態における効果を詳述する。第１実施形態の構成では、サブクランプ回路ＳＣ１にＭＯＳトランジスタＴ１を設けることにより、サブクランプ回路ＳＣ１におけるサージ電圧の放電能力を向上できる。すなわち、サブクランプ回路ＳＣ１におけるサージ電流（または、ピーク電流）の処理能力、及びサージ電圧に対する高速応答性を向上させることができる。

【0027】

また、第１実施形態の構成では、ツェナーダイオードの段数によらずＭＯＳトランジスタＴ１の接合容量により高速なサージに対する放電経路が確保できているため、ＭＯＳトランジスタＴ１を設けない場合と比較して高速応答性を改善することができる。

【0028】

２．第２実施形態
第２実施形態の静電保護回路について説明する。第２実施形態は、サブクランプ回路に２つのＭＯＳトランジスタを設ける例である。第２実施形態では主に第１実施形態と異なる点について説明する。

【0029】

２．１ 第２実施形態の構成
図３は、第２実施形態の静電保護回路の構成を示す回路図である。

【0030】

静電保護回路２は、接地端子ＴＶＳＳと入出力端子ＴＩＯとの間に設けられたメインクランプ回路ＭＣ、及びサブクランプ回路ＳＣ２を備える。メインクランプ回路ＭＣは、ダイオードＤ１及びＤ２を有する。サブクランプ回路ＳＣ２は、ツェナーダイオードＤ３、Ｄ４、Ｄ５、抵抗素子Ｒ１、並びにＭＯＳトランジスタＴ１、及びＭＯＳ電界効果トランジスタ（例えば、ｎチャネルのＤＭＯＳ電界効果トランジスタ）Ｔ２を有する。

【0031】

サブクランプ回路ＳＣ２内のツェナーダイオードＤ３、Ｄ４、及びＤ５は、ＥＳＤ等によるサージ電圧の発生時にＭＯＳトランジスタＴ１及びＴ２のゲートに供給される電圧を一定に設定し、ＭＯＳトランジスタＴ１及びＴ２をターンオンさせる。ＭＯＳトランジスタＴ１及びＴ２は、サージ電圧の発生時にターンオンし、サージ電圧で生じた大きな電流を接地端子ＴＶＳＳに逃がす。

【0032】

以下に、図３に示した回路の接続関係について説明する。接地配線１１と信号配線１２との間に、ダイオードＤ１及びＤ２が接続される。ダイオードＤ１及びＤ２は、互いのカソードが向き合うように直列に接続される。すなわち、接地配線１１にダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードがダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードが信号配線１２に接続される。

【0033】

接地配線１１と第１ノードＮ１との間に、抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５が接続される。抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５は直列に接続される。すなわち、接地配線１１に抵抗素子Ｒ１の一端が接続され、抵抗素子Ｒ１の他端がツェナーダイオードＤ３のアノードに接続される。ツェナーダイオードＤ３のカソードがツェナーダイオードＤ４のアノードに接続され、ツェナーダイオードＤ４のカソードがツェナーダイオードＤ５のアノードに接続される。さらに、ツェナーダイオードＤ５のカソードが第１ノードＮ１に接続される。

【0034】

接地配線１１と第１ノードＮ１との間に、ＭＯＳトランジスタＴ１及びＴ２が接続される。ＭＯＳトランジスタＴ１及びＴ２は、それらの電流経路が直列になるように接続される。すなわち、接地配線１１にＭＯＳトランジスタＴ１のソースが接続され、ＭＯＳトランジスタＴ１のドレインがＭＯＳトランジスタＴ２のソースに接続される。ＭＯＳトランジスタＴ２のドレインが第１ノードＮ１に接続される。さらに、ＭＯＳトランジスタＴ１及びＴ２のゲートが第２ノードＮ２に接続される。

【0035】

なお、本実施形態では、接地配線１１と第１ノードＮ１との間に２段のＭＯＳトランジスタＴ１及びＴ２を設けたが、これに限るわけではない。接地配線１１と第１ノードＮ１との間に設けるＭＯＳトランジスタの数は任意に設定可能であり、例えば、３段以上のＭＯＳトランジスタを設けても良い。

【0036】

また、接地配線１１と第１ノードＮ１との間に、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５を設けたが、これに限るわけではない。接地配線１１と第１ノードＮ１との間に設けるツェナーダイオードの段数は任意に設定可能である。

【0037】

２．２ 第２実施形態の動作
以下に、第２実施形態の静電保護回路２の動作について説明する。

【0038】

図４は、第２実施形態の静電保護回路における電流－電圧特性を示す図である。横軸は入出力端子ＴＩＯに入力される電圧ＶＥＳを表し、縦軸はメインクランプ回路ＭＣ及びサブクランプ回路ＳＣ２に流れる電流Ｉを表す。メインクランプ回路ＭＣに流れる電流をＩａとし、サブクランプ回路ＳＣ２の抵抗素子Ｒ１に流れる電流をＩｂ、ＭＯＳトランジスタＴ１及びＴ２の各々の電流経路に流れる電流をＩｃとする。ここでは、一例としてダイオードＤ１及びＤ２の各々の耐圧が４５Ｖであり、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５の降伏電圧が２１Ｖであり、またＭＯＳトランジスタＴ１及びＴ２が同じオン抵抗を持つ場合を述べる。

【0039】

図４に示すように、入出力端子ＴＩＯに入力される電圧ＶＥＳが２１Ｖに達するまでは、メインクランプ回路ＭＣ及びサブクランプ回路ＳＣ２に共に電流は流れない。

【0040】

次に、電圧ＶＥＳが２１Ｖを越えると、サブクランプ回路ＳＣ２における電流（Ｉｂ＋Ｉｃ）が流れ始め、電圧ＶＥＳが上昇するのに従って電流（Ｉｂ＋Ｉｃ）が増加する。ここで、ＭＯＳトランジスタＴ１及びＴ２が持つオン抵抗は、第１実施形態においてＭＯＳトランジスタＴ１が持つオン抵抗の２倍である。このため、第２実施形態における電流（Ｉｂ＋Ｉｃ）の電流量は、第１実施形態における電流（Ｉｂ＋Ｉｃ）の電流量の１／２程度となる。しかし、この場合でも、被保護回路ＰＣを保護するために必要な電流量を維持できるため、不具合は生じない。

【0041】

次に、電圧ＶＥＳが４５Ｖを越えると、メインクランプ回路ＭＣにおける電流Ｉａが流れ始める。その後、電流（Ｉａ＋Ｉｂ＋Ｉｃ）は増大し、例えば、１Ａ程度以上になる。

【0042】

第２実施形態の静電保護回路２では、電圧ＶＥＳが２１Ｖを越えたときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ２の電流（Ｉｂ＋Ｉｃ）により高速に接地端子ＴＶＳＳに逃がす。これにより、被保護回路ＰＣに過電流が流れるのを防ぐことができる。この結果、ＥＳＤ等により生じるサージ電圧によって被保護回路ＰＣが破壊されるのを防止できる。

【0043】

２．３ 第２実施形態の効果
第２実施形態によれば、保護性能を向上できる静電保護回路を提供できる。

【0044】

以下に、第２実施形態における効果を詳述する。第２実施形態の構成では、サブクランプ回路ＳＣ２にＭＯＳトランジスタＴ１及びＴ２を設けることにより、サブクランプ回路ＳＣ２におけるサージ電圧の放電能力を向上できる。すなわち、サブクランプ回路ＳＣ２におけるサージ電流（または、ピーク電流）の処理能力、及びサージ電圧に対する高速応答性を向上させることができる。

【0045】

また、第２実施形態の構成では、ツェナーダイオードの段数によらずＭＯＳトランジスタＴ１及びＴ２の接合容量により高速なサージに対する放電経路が確保できているため、ＭＯＳトランジスタＴ１及びＴ２を設けない場合と比較して高速応答性を改善することができる。

【0046】

さらに、第２実施形態の構成では、サブクランプ回路ＳＣ２におけるＭＯＳトランジスタＴ１及びＴ２の降伏電圧を高くすることができる。すなわち、ＭＯＳトランジスタＴ２のドレインとＭＯＳトランジスタＴ１のソースとの間に印加できる最大電圧（即ち、耐圧）を高くすることができる。これにより、ＭＯＳトランジスタＴ１及びＴ２が意図せずに降伏状態になり、破壊されることを防止できる。

【0047】

３．第３実施形態
第３実施形態の静電保護回路について説明する。第３実施形態は、入出力端子ＴＩＯに正あるいは負の電圧ＶＥＳが入力された場合に適応可能な構成例である。第３実施形態では、第１実施形態で用いたサブクランプ回路を２つ設ける例を説明する。第３実施形態では主に第１実施形態と異なる点について説明する。

【0048】

３．１ 第３実施形態の構成
図５は、第３実施形態の静電保護回路の構成を示す回路図である。

【0049】

静電保護回路３は、接地端子ＴＶＳＳと入出力端子ＴＩＯとの間に設けられたメインクランプ回路ＭＣ、サブクランプ回路ＳＣ１、及びサブクランプ回路ＳＣ１ａを備える。詳述すると、サブクランプ回路ＳＣ１は、接地端子ＴＶＳＳと第１ノードＮ１との間に設けられる。サブクランプ回路ＳＣ１ａは、入出力端子ＴＩＯと第１ノードＮ１との間に設けられる。

【0050】

メインクランプ回路ＭＣは、ダイオードＤ１及びＤ２を有する。サブクランプ回路ＳＣ１は、ツェナーダイオードＤ３、Ｄ４、Ｄ５、抵抗素子Ｒ１、及びＭＯＳトランジスタＴ１を有する。サブクランプ回路ＳＣ１ａは、ツェナーダイオードＤ３ａ、Ｄ４ａ、Ｄ５ａ、抵抗素子Ｒ１ａ、及びＭＯＳ電界効果トランジスタ（例えば、ｎチャネルのＤＭＯＳ電界効果トランジスタ）Ｔ１ａを有する。

【0051】

サブクランプ回路ＳＣ１ａ内のツェナーダイオードＤ３ａ、Ｄ４ａ、及びＤ５ａは、ＥＳＤ等によるサージ電圧の発生時にＭＯＳトランジスタＴ１ａのゲートに供給される電圧を一定に設定し、ＭＯＳトランジスタＴ１ａをターンオンさせる。ＭＯＳトランジスタＴ１ａは、サージ電圧の発生時にターンオンし、サージ電圧で生じた大きな電流を入出力端子ＴＩＯに逃がす。

【0052】

以下に、図５に示した回路の接続関係について説明する。接地配線１１と信号配線１２との間に、第１実施形態と同様に、ダイオードＤ１及びＤ２が接続される。ダイオードＤ１及びＤ２は、互いのカソードが向き合うように直列に接続される。

【0053】

接地配線１１と第１ノードＮ１との間に、第１実施形態と同様に、抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５が接続される。抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５は直列に接続される。

【0054】

接地配線１１と第１ノードＮ１との間に、第１実施形態と同様に、ＭＯＳトランジスタＴ１が接続される。接地配線１１にＭＯＳトランジスタＴ１のソースが接続され、ＭＯＳトランジスタＴ１のドレインが第１ノードＮ１に接続される。ＭＯＳトランジスタＴ１のゲートが第２ノードＮ２に接続される。

【0055】

信号配線１２と第１ノードＮ１との間に、抵抗素子Ｒ１ａ、及びツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａが接続される。抵抗素子Ｒ１ａ、及びツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａは直列に接続される。すなわち、信号配線１２に抵抗素子Ｒ１ａの一端が接続され、抵抗素子Ｒ１ａの他端がツェナーダイオードＤ３ａのアノードに接続される。ツェナーダイオードＤ３ａのカソードがツェナーダイオードＤ４ａのアノードに接続され、ツェナーダイオードＤ４ａのカソードがツェナーダイオードＤ５ａのアノードに接続される。さらに、ツェナーダイオードＤ５ａのカソードが第１ノードＮ１に接続される。以降、抵抗素子Ｒ１ａの他端とツェナーダイオードＤ３ａのアノードとが接続されたノードを、第３ノードＮ２ａと称する。

【0056】

信号配線１２と第１ノードＮ１との間に、ＭＯＳトランジスタＴ１ａが接続される。すなわち、信号配線１２にＭＯＳトランジスタＴ１ａのソースが接続され、ＭＯＳトランジスタＴ１ａのドレインが第１ノードＮ１に接続される。ＭＯＳトランジスタＴ１ａのゲートが第３ノードＮ２ａに接続される。

【0057】

なお、本実施形態では、接地配線１１と第１ノードＮ１との間、及び信号配線１２と第１ノードＮ１との間に直列接続された３段のツェナーダイオードをそれぞれ設けたが、これに限るわけではない。接地配線１１と第１ノードＮ１との間、及び信号配線１２と第１ノードＮ１との間に設けるツェナーダイオードの段数は任意に設定可能である。

【0058】

３．２ 第３実施形態の動作
以下に、第３実施形態の静電保護回路３の動作について説明する。

【0059】

図６は、第３実施形態の静電保護回路における電流－電圧特性を示す図である。横軸は入出力端子ＴＩＯに入力される電圧ＶＥＳを表し、縦軸はメインクランプ回路ＭＣ、サブクランプ回路ＳＣ１及びＳＣ１ａに流れる電流を表す。メインクランプ回路ＭＣに流れる電流をＩａあるいはＩｄとし、サブクランプ回路ＳＣ１の抵抗素子Ｒ１に流れる電流をＩｂ、ＭＯＳトランジスタＴ１の電流経路に流れる電流をＩｃとする。また、サブクランプ回路ＳＣ１ａの抵抗素子Ｒ１ａに流れる電流をＩｅ、ＭＯＳトランジスタＴ１ａの電流経路に流れる電流をＩｆとする。ここでは、一例としてダイオードＤ１及びＤ２の各々の耐圧が４５Ｖであり、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５、並びに３段のツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａの降伏電圧がそれぞれ２１Ｖである場合を述べる。

【0060】

先ず、入出力端子ＴＩＯに入力される電圧ＶＥＳが正電圧である場合以下のように動作する。図６に示すように、入出力端子ＴＩＯに入力される電圧ＶＥＳが２１Ｖに達するまでは、メインクランプ回路ＭＣ、サブクランプ回路ＳＣ１及びＳＣ１ａに共に電流は流れない。

【0061】

次に、電圧ＶＥＳが２１Ｖを越えると、サブクランプ回路ＳＣ１における電流（Ｉｂ＋Ｉｃ）が流れ始め、電圧ＶＥＳが上昇するのに従って電流（Ｉｂ＋Ｉｃ）が増加する。

【0062】

次に、電圧ＶＥＳが４５Ｖを越えると、メインクランプ回路ＭＣにおける電流Ｉａが流れ始める。その後、電流（Ｉａ＋Ｉｂ＋Ｉｃ）は増大し、例えば、２Ａ程度以上になる。

【0063】

一方、入出力端子ＴＩＯに入力される電圧ＶＥＳが負電圧である場合以下のように動作する。入出力端子ＴＩＯに入力される電圧ＶＥＳが－２１Ｖに低下するまでは、メインクランプ回路ＭＣ、サブクランプ回路ＳＣ１及びＳＣ１ａに共に電流は流れない。

【0064】

次に、電圧ＶＥＳが－２１Ｖより低下すると、サブクランプ回路ＳＣ１ａにおける電流（Ｉｅ＋Ｉｆ）が流れ始め、電圧ＶＥＳが低下するのに従って電流（Ｉｅ＋Ｉｆ）が増加する。

【0065】

次に、電圧ＶＥＳが－４５Ｖより低下すると、メインクランプ回路ＭＣにおける電流Ｉｄが流れ始める。その後、電流（Ｉｄ＋Ｉｅ＋Ｉｆ）は増大し、例えば、－２Ａ程度以上になる。

【0066】

第３実施形態の静電保護回路３では、電圧ＶＥＳが２１Ｖを越えたときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ１の電流（Ｉｂ＋Ｉｃ）により高速に接地端子ＴＶＳＳに逃がす。また、電圧ＶＥＳが－２１Ｖより低下したときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ１ａの電流（Ｉｅ＋Ｉｆ）により高速に入出力端子ＴＩＯに逃がす。これにより、被保護回路ＰＣに過電流が流れるのを防ぐことができる。この結果、ＥＳＤ等により生じるサージ電圧によって被保護回路ＰＣが破壊されるのを防止できる。

【0067】

３．３ 第３実施形態の効果
第３実施形態によれば、保護性能を向上できる静電保護回路を提供できる。

【0068】

第３実施形態の構成では、第１実施形態で得られる効果に加えて、電圧ＶＥＳが電圧ＶＳＳに対して負の電圧になった場合でも、電圧ＶＥＳが電圧ＶＳＳに対して正の電圧の場合と同様に、ＥＳＤ等により生じるサージ電圧（あるいは、過電圧）によって被保護回路ＰＣが破壊されるのを防止できる。

【0069】

４．第４実施形態
第４実施形態の静電保護回路について説明する。第４実施形態は、入出力端子ＴＩＯに正あるいは負の電圧ＶＥＳが入力された場合に適応可能な構成例である。第４実施形態では、第２実施形態で用いたサブクランプ回路を２つ設ける例を説明する。第４実施形態では主に第２実施形態と異なる点について説明する。

【0070】

４．１ 第４実施形態の構成
図７は、第４実施形態の静電保護回路の構成を示す回路図である。

【0071】

静電保護回路４は、接地端子ＴＶＳＳと入出力端子ＴＩＯとの間に設けられたメインクランプ回路ＭＣ、サブクランプ回路ＳＣ２、及びサブクランプ回路ＳＣ２ａを備える。詳述すると、サブクランプ回路ＳＣ２は、接地端子ＴＶＳＳと第１ノードＮ１との間に設けられる。サブクランプ回路ＳＣ２ａは、入出力端子ＴＩＯと第１ノードＮ１との間に設けられる。

【0072】

メインクランプ回路ＭＣは、ダイオードＤ１及びＤ２を有する。サブクランプ回路ＳＣ２は、ツェナーダイオードＤ３、Ｄ４、Ｄ５、抵抗素子Ｒ１、ＭＯＳトランジスタＴ１及びＴ２を有する。サブクランプ回路ＳＣ２ａは、ツェナーダイオードＤ３ａ、Ｄ４ａ、Ｄ５ａ、抵抗素子Ｒ１ａ、ＭＯＳトランジスタＴ１ａ、及びＭＯＳ電界効果トランジスタ（例えば、ｎチャネルのＤＭＯＳ電界効果トランジスタ）Ｔ２ａを有する。

【0073】

サブクランプ回路ＳＣ２ａ内のツェナーダイオードＤ３ａ、Ｄ４ａ、及びＤ５ａは、ＥＳＤ等によるサージ電圧の発生時にＭＯＳトランジスタＴ１ａ及びＴ２ａのゲートに供給される電圧を一定に設定し、ＭＯＳトランジスタＴ１ａ及びＴ２ａをターンオンさせる。ＭＯＳトランジスタＴ１ａ及びＴ２ａは、サージ電圧の発生時にターンオンし、サージ電圧で生じた大きな電流を入出力端子ＴＩＯに逃がす。

【0074】

以下に、図７に示した回路の接続関係について説明する。接地配線１１と信号配線１２との間に、第２実施形態と同様に、ダイオードＤ１及びＤ２が接続される。ダイオードＤ１及びＤ２は、互いのカソードが向き合うように直列に接続される。

【0075】

接地配線１１と第１ノードＮ１との間に、第２実施形態と同様に、抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５が接続される。抵抗素子Ｒ１、及びツェナーダイオードＤ３、Ｄ４及びＤ５は直列に接続される。

【0076】

接地配線１１と第１ノードＮ１との間に、第２実施形態と同様に、ＭＯＳトランジスタＴ１及びＴ２が接続される。ＭＯＳトランジスタＴ１及びＴ２は、それらの電流経路が直列になるように接続される。

【0077】

信号配線１２と第１ノードＮ１との間に、抵抗素子Ｒ１ａ、及びツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａが接続される。抵抗素子Ｒ１ａ、及びツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａは直列に接続される。すなわち、信号配線１２に抵抗素子Ｒ１ａの一端が接続され、抵抗素子Ｒ１ａの他端がツェナーダイオードＤ３ａのアノードに接続される。ツェナーダイオードＤ３ａのカソードがツェナーダイオードＤ４ａのアノードに接続され、ツェナーダイオードＤ４ａのカソードがツェナーダイオードＤ５ａのアノードに接続される。さらに、ツェナーダイオードＤ５ａのカソードが第１ノードＮ１に接続される。

【0078】

信号配線１２と第１ノードＮ１との間に、ＭＯＳトランジスタＴ１ａ及びＴ２ａが接続される。ＭＯＳトランジスタＴ１ａ及びＴ２ａは、それらの電流経路が直列になるように接続される。すなわち、信号配線１２にＭＯＳトランジスタＴ１ａのソースが接続され、ＭＯＳトランジスタＴ１ａのドレインがＭＯＳトランジスタＴ２ａのソースに接続される。ＭＯＳトランジスタＴ２ａのドレインが第１ノードＮ１に接続される。ＭＯＳトランジスタＴ１ａ及びＴ２ａのゲートが第３ノードＮ２ａに接続される。

【0079】

なお、本実施形態では、接地配線１１と第１ノードＮ１との間、及び信号配線１２と第１ノードＮ１との間に直列接続された３段のツェナーダイオードをそれぞれ設けたが、これに限るわけではない。接地配線１１と第１ノードＮ１との間、及び信号配線１２と第１ノードＮ１との間に設けるツェナーダイオードの段数は任意に設定可能である。

【0080】

４．２ 第４実施形態の動作
以下に、第４実施形態の静電保護回路４の動作について説明する。

【0081】

図８は、第４実施形態の静電保護回路における電流－電圧特性を示す図である。横軸は入出力端子ＴＩＯに入力される電圧ＶＥＳを表し、縦軸はメインクランプ回路ＭＣ、サブクランプ回路ＳＣ２及びＳＣ２ａに流れる電流を表す。メインクランプ回路ＭＣに流れる電流をＩａあるいはＩｄとし、サブクランプ回路ＳＣ２の抵抗素子Ｒ１に流れる電流をＩｂ、ＭＯＳトランジスタＴ１及びＴ２の各々の電流経路に流れる電流をＩｃとする。また、サブクランプ回路ＳＣ２ａの抵抗素子Ｒ１ａに流れる電流をＩｅ、ＭＯＳトランジスタＴ１ａ及びＴ２ａの各々の電流経路に流れる電流をＩｆとする。ここでは、一例としてダイオードＤ１及びＤ２の各々の耐圧が４５Ｖであり、直列接続された３段のツェナーダイオードＤ３、Ｄ４及びＤ５、並びに３段のツェナーダイオードＤ３ａ、Ｄ４ａ及びＤ５ａの降伏電圧がそれぞれ２１Ｖである。また、ＭＯＳトランジスタＴ１及びＴ２が同じオン抵抗を持ち、ＭＯＳトランジスタＴ１ａ及びＴ２ａが同じオン抵抗を持つ場合を述べる。 先ず、入出力端子ＴＩＯに入力される電圧ＶＥＳが正電圧である場合以下のように動作する。図８に示すように、入出力端子ＴＩＯに入力される電圧ＶＥＳが２１Ｖに達するまでは、メインクランプ回路ＭＣ、サブクランプ回路ＳＣ２及びＳＣ２ａに共に電流は流れない。

【0082】

次に、電圧ＶＥＳが２１Ｖを越えると、サブクランプ回路ＳＣ２における電流（Ｉｂ＋Ｉｃ）が流れ始め、電圧ＶＥＳが上昇するのに従って電流（Ｉｂ＋Ｉｃ）が増加する。ここで、ＭＯＳトランジスタＴ１及びＴ２が持つオン抵抗は、第１実施形態においてＭＯＳトランジスタＴ１が持つオン抵抗の２倍である。このため、第４実施形態における電流（Ｉｂ＋Ｉｃ）の電流量は、第１実施形態における電流（Ｉｂ＋Ｉｃ）の電流量の１／２程度となる。しかし、この場合でも被保護回路ＰＣを保護するために必要な電流量を維持できるため、不具合は生じない。

【0083】

次に、電圧ＶＥＳが４５Ｖを越えると、メインクランプ回路ＭＣにおける電流Ｉａが流れ始める。その後、電流（Ｉａ＋Ｉｂ＋Ｉｃ）は増大し、例えば、１Ａ程度以上になる。

【0084】

一方、入出力端子ＴＩＯに入力される電圧ＶＥＳが負電圧である場合以下のように動作する。入出力端子ＴＩＯに入力される電圧ＶＥＳが－２１Ｖに低下するまでは、メインクランプ回路ＭＣ、サブクランプ回路ＳＣ２及びＳＣ２ａに共に電流は流れない。

次に、電圧ＶＥＳが－２１Ｖより低下すると、サブクランプ回路ＳＣ２ａにおける電流（Ｉｅ＋Ｉｆ）が流れ始め、電圧ＶＥＳが低下するのに従って電流（Ｉｅ＋Ｉｆ）が増加する。ここで、ＭＯＳトランジスタＴ１ａ及びＴ２ａが持つオン抵抗は、第３実施形態においてＭＯＳトランジスタＴ１ａが持つオン抵抗の２倍である。このため、第４実施形態における電流（Ｉｅ＋Ｉｆ）の電流量は、第３実施形態における電流（Ｉｅ＋Ｉｆ）の電流量の１／２程度となる。しかし、この場合でも被保護回路ＰＣを保護するために必要な電流量を維持できるため、不具合は生じない。

【0085】

次に、電圧ＶＥＳが－４５Ｖより低下すると、メインクランプ回路ＭＣにおける電流Ｉｄが流れ始める。その後、電流（Ｉｄ＋Ｉｅ＋Ｉｆ）は増大し、例えば、－１Ａ程度以上になる。

【0086】

第４実施形態の静電保護回路４では、電圧ＶＥＳが２１Ｖを越えたときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ２の電流（Ｉｂ＋Ｉｃ）により高速に接地端子ＴＶＳＳに逃がす。また、電圧ＶＥＳが－２１Ｖより低下したときに、電圧ＶＥＳで生じる大きな電流を、サブクランプ回路ＳＣ２ａの電流（Ｉｅ＋Ｉｆ）により高速に入出力端子ＴＩＯに逃がす。これにより、被保護回路ＰＣに過電流が流れるのを防ぐことができる。この結果、ＥＳＤ等により生じるサージ電圧によって被保護回路ＰＣが破壊されるのを防止できる。

【0087】

４．３ 第４実施形態の効果
第４実施形態によれば、保護性能を向上できる静電保護回路を提供できる。

【0088】

第４実施形態の構成では、第２実施形態で得られる効果に加えて、電圧ＶＥＳが電圧ＶＳＳに対して負の電圧になった場合でも、電圧ＶＥＳが電圧ＶＳＳに対して正の電圧の場合と同様に、ＥＳＤ等により生じるサージ電圧（あるいは、過電圧）によって被保護回路ＰＣが破壊されるのを防止できる。

【0089】

５．その他
前述した実施形態の静電保護回路１－４は、車載用のＬＩＮ（Local Interconnect Network）あるいはＣＡＮ（Controller Area Network）が適用された電子機器のインタフェース回路、またはその他の電子機器等に使用される。

【0090】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0091】

１…静電保護回路、２…静電保護回路、３…静電保護回路、４…静電保護回路、１１…接地配線、１２…信号配線、Ｄ１…ダイオード、Ｄ２…ダイオード、Ｄ３…ツェナーダイオード、Ｄ３ａ…ツェナーダイオード、Ｄ４…ツェナーダイオード、Ｄ４ａ…ツェナーダイオード、Ｄ５…ツェナーダイオード、Ｄ５ａ…ツェナーダイオード、Ｎ１…ノード、Ｎ２…ノード、Ｎ２ａ…ノード、ＰＣ…被保護回路、Ｒ１…抵抗素子、Ｒ１ａ…抵抗素子、ＳＣ１…サブクランプ回路、ＳＣ１ａ…サブクランプ回路、ＳＣ２…サブクランプ回路、ＳＣ２ａ…サブクランプ回路、Ｔ１…ＤＭＯＳ電界効果トランジスタ、Ｔ１ａ…ＤＭＯＳ電界効果トランジスタ）、Ｔ２…ＤＭＯＳ電界効果トランジスタ、Ｔ２ａ…ＤＭＯＳ電界効果トランジスタ、Ｔｐ…ＤＭＯＳ電界効果トランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】