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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024139073
(43)【公開日】2024-10-09
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241002BHJP
H01L 21/76 20060101ALI20241002BHJP
H01L 29/12 20060101ALI20241002BHJP
H01L 21/336 20060101ALI20241002BHJP
【ＦＩ】
H01L29/78 652S
H01L29/78 652F
H01L29/78 653C
H01L29/78 652L
H01L29/78 652Q
H01L29/78 652R
H01L29/78 652T
H01L29/78 658Z
H01L29/78 658G
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023049865
(22)【出願日】2023-03-27
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】高原 祥真
(72)【発明者】
【氏名】生野 徹
(72)【発明者】
【氏名】大西 孝治
(72)【発明者】
【氏名】上野 豊
(72)【発明者】
【氏名】石川 隆司
(57)【要約】
【課題】反りを抑制可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】実施形態は、導電層と、半導体部と、第１ソース電極と、第２ソース電極と、第１制御電極と、第１制御電極と、を備える。半導体部は、導電層上に設けられる。半導体部は、第１素子領域および第２素子領域を含む。平面視で、前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置する。前記第１端部からなる外周は、前記第１素子領域の第３端部の少なくとも一部および前記第２素子領域の第４端部の少なくとも一部の両方を囲む。
【選択図】図１
【解決手段】実施形態は、導電層と、半導体部と、第１ソース電極と、第２ソース電極と、第１制御電極と、第１制御電極と、を備える。半導体部は、導電層上に設けられる。半導体部は、第１素子領域および第２素子領域を含む。平面視で、前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置する。前記第１端部からなる外周は、前記第１素子領域の第３端部の少なくとも一部および前記第２素子領域の第４端部の少なくとも一部の両方を囲む。
【選択図】図１
【特許請求の範囲】
【請求項1】
導電層と、
前記導電層上に設けられた半導体部と、
前記半導体部上に設けられた第１ソース電極と、
前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、
前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、
前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、
を備え、
前記半導体部は、
前記導電層上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含み、
前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続され、
前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続され、
前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置され、
前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置され、
平面視で、
前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、
前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む半導体装置。
前記導電層上に設けられた半導体部と、
前記半導体部上に設けられた第１ソース電極と、
前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、
前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、
前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、
を備え、
前記半導体部は、
前記導電層上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含み、
前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続され、
前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続され、
前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置され、
前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置され、
平面視で、
前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、
前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む半導体装置。
【請求項2】
平面視で、前記第１端部は、前記第３端部よりも外側かつ前記第４端部よりも外側に位置する請求項１記載の半導体装置。
【請求項3】
平面視で、前記第３端部は、前記第２半導体領域の端部に一致し、前記第４端部は、前記第４半導体領域の端部に一致する請求項１記載の半導体装置。
【請求項4】
前記導電層は、前記半導体部に対向する上面と、前記上面の反対側に位置する下面とを有する錐台であり、
前記錐台は、前記上面から下面に向かって細くなる請求項１記載の半導体装置。
前記錐台は、前記上面から下面に向かって細くなる請求項１記載の半導体装置。
【請求項5】
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第２面にマスク層を形成する工程と、
前記第２面および前記マスク層に導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の位置に応じた２つの第１導電部（シードメタル）を形成する工程と、
前記２つの第１導電部に２つの第２導電部を形成する工程と、
前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第２面にマスク層を形成する工程と、
前記第２面および前記マスク層に導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の位置に応じた２つの第１導電部（シードメタル）を形成する工程と、
前記２つの第１導電部に２つの第２導電部を形成する工程と、
前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【請求項6】
前記マスク層の幅は、
前記第２半導体領域を含む第１素子領域の端部、および、
前記第４半導体領域を含む第２素子領域の端部の位置にもとづいて設定された請求項５記載の半導体装置の製造方法。
前記第２半導体領域を含む第１素子領域の端部、および、
前記第４半導体領域を含む第２素子領域の端部の位置にもとづいて設定された請求項５記載の半導体装置の製造方法。
【請求項7】
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記第２面に第３導電層を形成する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第３導電層に第２マスク層を形成する工程と、
前記第３導電層をエッチングにより分断して、前記２つの半導体層の位置に対応した２つの第３導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記第２マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
前記第２面に第３導電層を形成する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第３導電層に第２マスク層を形成する工程と、
前記第３導電層をエッチングにより分断して、前記２つの半導体層の位置に対応した２つの第３導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記第２マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【請求項8】
前記２つの第３導電層を形成する工程は、ウェットエッチング工程を含む請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置においては、オン抵抗を小さくするために、電流経路となる金属層を厚くすることや、半導体基板を薄くすることが検討されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６７５６０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一方、半導体装置においては、熱によって半導体装置に反りが発生する場合がある。たとえば、実装基板上に半導体装置をハンダ付けする実装工程において、半導体装置に反りが発生すると、接続不良が発生する恐れがある。
【0005】
本発明が解決しようとする課題は、反りを抑制可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0006】
実施形態に係る半導体装置は、導電層と、前記導電層上に設けられた半導体部と、前記半導体部上に設けられた第１ソース電極と、前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、を備える。前記半導体部は、前記導電層上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、を含む。前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続される。前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続される。前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置される。前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置される。平面視で、前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態に係る半導体装置を例示する模式的な平面図である。
【図2】第１の実施形態に係る半導体装置を例示する模式的な下面図である。
【図8】第１の実施形態の変形例に係る半導体装置を例示する模式的な下面図である。
【図10】第１の実施形態の他の変形例に係る半導体装置を例示する模式的な下面図である。
【図12】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図13】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図14】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図15】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図16】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図17】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図18】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図19】第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図22】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図23】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図24】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図25】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図26】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図27】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【図28】第３の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
【発明を実施するための形態】
【0008】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明および図面において、ｎ＋、ｎ－およびｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。なお、キャリア濃度は、実効的な不純物濃度とみなすものとする。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明および図面において、ｎ＋、ｎ－およびｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。なお、キャリア濃度は、実効的な不純物濃度とみなすものとする。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0009】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的な平面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的な底面図である。
図３は、図１のＡ－Ａ線における模式的な断面図である。
図１～図３に示すように、本実施形態に係る半導体装置１００は、半導体部１０と、下部電極（導電層）１１と、第１ソース電極６１と、第２ソース電極６２と、第１ゲート電極（第１制御電極）４１と、第２ゲート電極（第２制御電極）４２と、を備える。第１ソース電極６１は、第１ソース電極パッドＳ１に電気的に接続されている。第２ソース電極６２は、第２ソース電極パッドＳ２に電気的に接続されている。第１ゲート電極４１は、第１ゲート電極パッドＧ１に電気的に接続されている。第２ゲート電極４２は、第２ゲート電極パッドＧ２に接続されている。
図１は、第１の実施形態に係る半導体装置を例示する模式的な平面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的な底面図である。
図３は、図１のＡ－Ａ線における模式的な断面図である。
図１～図３に示すように、本実施形態に係る半導体装置１００は、半導体部１０と、下部電極（導電層）１１と、第１ソース電極６１と、第２ソース電極６２と、第１ゲート電極（第１制御電極）４１と、第２ゲート電極（第２制御電極）４２と、を備える。第１ソース電極６１は、第１ソース電極パッドＳ１に電気的に接続されている。第２ソース電極６２は、第２ソース電極パッドＳ２に電気的に接続されている。第１ゲート電極４１は、第１ゲート電極パッドＧ１に電気的に接続されている。第２ゲート電極４２は、第２ゲート電極パッドＧ２に接続されている。
【0010】
半導体部１０は、下部電極１１上に設けられている。第１ソース電極６１、第２ソース電極６２、第１ゲート電極４１および第２ゲート電極４２は、半導体部１０上に設けられている。
【0011】
以下の説明では、Ｚ軸は、下部電極１１から半導体部１０へ向かう方向を有する座標軸であり、Ｚ軸が向く方向をＺ方向ということがある。Ｘ軸およびＹ軸は、Ｚ軸に直交する座標軸である。Ｘ軸が向く方向をＸ方向といい。Ｙ軸が向く方向をＹ方向ということがある。たとえば、Ｘ軸およびＹ軸を含む平面は、図３および図４に関連して説明する半導体基板２０ａの上面または下面に平行である。これらの方向は、下部電極１１と半導体部１０との相対的な位置関係にもとづくものであり、実際の方向を限定するものではない。Ｚ軸の正方向を「上」、「上方」といい、Ｚ軸の負方向を「下」、「下方」ということがあるが、重力の方向とは無関係である。Ｚ方向は、たとえば半導体基板の上面に垂直な方向である。Ｚ軸の正方向から負方向に向かって見ることを上面視といい、Ｚ軸の負方向から正方向に向かって見ることを下面視ということがある。また、上面視と下面視とを区別せずに、平面視ということがある。
【0012】
本実施形態に係る半導体装置１００は、第１素子領域Ｒ１と第２素子領域Ｒ２とを含む。第１素子領域Ｒ１および第２素子領域Ｒ２は、Ｘ方向に互いに離れて並んでいる。第１素子領域Ｒ１には、第１トランジスタＱ１が設けられており、第２素子領域Ｒ２には、第２トランジスタＱ２が設けられている。第１トランジスタＱ１および第２トランジスタＱ２は、たとえば、ＭＯＳＦＥＴである。
【0013】
第１素子領域Ｒ１の表面側には、第１ソース電極パッドＳ１および第１ゲート電極パッドＧ１が設けられている。この例では、Ｙ方向に並ぶ２つの第１ソース電極パッドＳ１の間に、１つの第１ゲート電極パッドＧ１が配置されている。第１ソース電極パッドＳ１は、第１ソース電極６１の上で第１ソース電極６１と電気的に接続されている。第１ゲート電極パッドＧ１は、第１ソース電極パッドＳ１および第１ソース電極６１から電気的に分離されている。
【0014】
同様に、第２素子領域Ｒ２の表面側には、第２ソース電極パッドＳ２および第２ゲート電極パッドＧ２が設けられている。この例では、Ｙ方向に並ぶ２つの第２ソース電極パッドＳ２の間に、１つの第２ゲート電極パッドＧ２が配置されている。第２ソース電極パッドＳ２は、第２ソース電極６２の上で第２ソース電極６２と電気的に接続されている。第２ゲート電極パッドＧ２は、第２ソース電極パッドＳ２および第２ソース電極６２から電気的に分離されている。
【0015】
第１ソース電極パッドＳ１および第２ソース電極パッドＳ２は、Ｘ方向において並ぶ。第１ゲート電極パッドＧ１および第２ゲート電極パッドＧ２は、Ｘ方向において並ぶ。図１に表した各電極パッドの配置や形状は、一例であり、実施形態は図示したものに限らない。
【0016】
半導体装置１００を下面から見た場合には、図２に示すように、第１素子領域Ｒ１の外周および第２素子領域Ｒ２の外周は、下部電極１１の外周の内側に配置されている。また、下部電極１１の外周は、半導体部１０の外周の内側に配置されている。
【0017】
半導体部１０および下部電極１１は、上面視または下面視で、矩形である。半導体部１０は端部１０ａ～１０ｄを有する。端部１０ａは、端部１０ｃと対向する位置にある。端部１０ｂは、端部１０ｄと対向する位置に配置されている。端部１０ｂ、１０ｄは、端部１０ａ、１０ｃと隣り合っている。下部電極１１は端部１１ａ～１１ｄを有する。端部１１ａは、端部１１ｃと対向する位置にある。端部１１ｂは、端部１１ｄと対向する位置にある。端部１１ｂ、１１ｄは、端部１１ａ、１１ｃと隣り合っている。半導体部１０は、端部１０ａ～１０ｄを外周とする矩形であり、下部電極１１は、端部１１ａ～１１ｄを外周とする矩形である。
【0018】
第１素子領域Ｒ１は、たとえば、平面視で矩形であり、４つの端部Ｒ１ａ～Ｒ１ｄを有する。端部Ｒ１ａは、端部Ｒ１ｃと対向する位置に配置されている。端部Ｒ１ｂは、端部Ｒ１ｄと対向する位置に配置されている。端部Ｒ１ｂ、Ｒ１ｄは、端部Ｒ１ａ、Ｒ１ｃと隣り合っている。第２素子領域Ｒ２は、たとえば、平面視で矩形であり、４つの端部Ｒ２ａ～Ｒ２ｄを有する。端部Ｒ２ａは、端部Ｒ２ｃと対向する位置に配置されている。端部Ｒ２ｂは、端部Ｒ２ｄと対向する位置に配置されている。端部Ｒ２ｂ、Ｒ２ｄは、端部Ｒ２ａ、Ｒ２ｃと隣り合っている。
【0019】
第１素子領域Ｒ１および第２素子領域Ｒ２は、端部Ｒ１ｃとＲ２ｃとを対向させて、Ｘ方向に離れて並んでいる。
【0020】
第１素子領域Ｒ１および第２素子領域Ｒ２の平面視での端部の形状は、これに限らず、適切に任意に設定される。第１素子領域Ｒ１の端部は、たとえば、図３および図４に関連して説明する第１ベース領域２２とドリフト層２０ｂとの界面のうち、平面視でもっとも外側の界面である。第２素子領域Ｒ２の端部は、たとえば、第２ベース領域２４とドリフト層２０ｂとの界面のうち、平面視でもっとも外側の界面である。
【0021】
本実施形態に係る半導体装置１００では、下部電極１１の端部１１ａ～１１ｄは、下部電極１１の端部１１ａ～１１ｄが半導体部１０の端部１０ａ～１０ｄよりも内側に位置していればよい。好ましくは、下部電極１１の端部１１ａ～１１ｄは、下部電極１１の端部１１ａ～１１ｄで形成される周が、第１素子領域Ｒ１の端部Ｒ１ａ～Ｒ１ｄよりも外側に位置し、かつ、第２素子領域Ｒ２の端部Ｒ２ａ～Ｒ２ｄよりも外側に位置する。
【0022】
下部電極１１は、高い導電率を有する材料で形成される。下部電極１１は、たとえば、アルミニウム、銅、銀、チタン、タングステンなどの金属を含む。下部電極１１の導電率は、半導体部１０の導電率よりも高い。下部電極１１の厚さは、たとえば半導体部１０の厚さよりも薄い。
【0023】
図４は、図１のＢ１－Ｂ１線における模式的な断面図である。
図５は、図１のＢ２－Ｂ２線における模式的な断面図である。
図６は、図１のＣ－Ｃ線における模式的な断面図である。
図７は、図１のＤ－Ｄ線における模式的な断面図である。
なお、図６および図７は、対応する箇所の構成をより明確に表すため、簡素化して示されている。具体的には、複数の第１ゲート電極４１とこれらに対応するゲート絶縁膜５１の数は、図４および図５の例よりも少ない。同様に、複数の第２ゲート電極４２とこれらに対応するゲート絶縁膜５２の数は、図４および図５の例よりも少ない。また、図６および図７では、複数の第１ゲート電極４１を互いに接続し、第１ゲート電極パッドＧ１との電気的接続をとるための配線構造についても簡略化して表している。同様に、複数の第２ゲート電極４２を互いに接続し、第２ゲート電極パッドＧ２との電気的接続をとるための配線構造についても簡略化して表している。
図３～図７を用いて、本実施形態に係る半導体装置１００の詳細な構成について説明する。
図５は、図１のＢ２－Ｂ２線における模式的な断面図である。
図６は、図１のＣ－Ｃ線における模式的な断面図である。
図７は、図１のＤ－Ｄ線における模式的な断面図である。
なお、図６および図７は、対応する箇所の構成をより明確に表すため、簡素化して示されている。具体的には、複数の第１ゲート電極４１とこれらに対応するゲート絶縁膜５１の数は、図４および図５の例よりも少ない。同様に、複数の第２ゲート電極４２とこれらに対応するゲート絶縁膜５２の数は、図４および図５の例よりも少ない。また、図６および図７では、複数の第１ゲート電極４１を互いに接続し、第１ゲート電極パッドＧ１との電気的接続をとるための配線構造についても簡略化して表している。同様に、複数の第２ゲート電極４２を互いに接続し、第２ゲート電極パッドＧ２との電気的接続をとるための配線構造についても簡略化して表している。
図３～図７を用いて、本実施形態に係る半導体装置１００の詳細な構成について説明する。
【0024】
図３～図５に示すように、半導体部１０は、半導体基板２０ａと、ドリフト層（第１半導体領域）２０ｂと、第１ベース領域（第２半導体領域）２２と、第２ベース領域（第３半導体領域）２４と、第１ソース領域（第４半導体領域）２３と、第２ソース領域（第５半導体領域）２５と、を含む。半導体基板２０ａは、下部電極１１上に設けられている。ドリフト層２０ｂは、半導体基板２０ａ上に設けられている。半導体基板２０ａおよびドリフト層２０ｂは、半導体部１０に全体にわたって設けられている。つまり、半導体基板２０ａおよびドリフト層２０ｂの端部は、図１および図２に示した半導体部１０の端部１０ａ～１０ｄに一致する。換言すると、平面視において、半導体基板２０ａおよびドリフト層２０ｂの外周形状は、半導体部１０の外周形状と一致する。
【0025】
第１ベース領域２２および第２ベース領域２４は、ドリフト層２０ｂに設けられ、Ｘ方向に離れて配置されている。図６および図７に示すように、第１ソース領域２３は、第１ベース領域２２上に選択的に設けられ、第２ソース領域２５は、第２ベース領域２４上に選択的に設けられている。
【0026】
半導体基板２０ａ、ドリフト層２０ｂ、第１ソース領域２３および第２ソース領域２５は、第１導電形である。第１ベース領域２２および第２ベース領域２４は、第２導電形である。以下、説明する半導体装置１００においては、第１導電形はｎ形であり、第２導電形はｐ形であるものとする。実施形態においては、これに限らず、第１導電形をｐ形、第２導電形をｎ形としてもよい。
【0027】
第１ベース領域２２は、第１素子領域Ｒ１内に設けられている。第２ベース領域２４は、第２素子領域Ｒ２内に設けられている。たとえば、平面視において、第１ベース領域２２の外周は第１素子領域Ｒ１の外周に一致し、第２ベース領域２４の外周は第２素子領域Ｒ２の外周に一致する。換言すると、第１ベース領域２２の端部は第１素子領域Ｒ１の端部に一致し、第２ベース領域２４の端部は第２素子領域Ｒ２の端部に一致する。
【0028】
図６および図７に示すように、第１ベース領域２２には、第１ゲート絶縁膜５１を介して、複数の第１ゲート電極４１が設けられている。複数の第１ゲート電極４１は、ドリフト層２０ｂ内まで、トレンチ状にＺ方向に延びている。また、第２ベース領域２４には、第２ゲート絶縁膜５２を介して、複数の第２ゲート電極４２が設けられている。複数の第２ゲート電極４２は、ドリフト層２０ｂ内まで、トレンチ状にＺ方向に延びている。
【0029】
第１ゲート電極４１および第１ゲート絶縁膜５１を含むトレンチＴ１内には、第１ゲート電極４１と第１ソース電極６１との間に絶縁部５５が設けられている。また、第２ゲート電極４２および第２ゲート絶縁膜５２を含むトレンチＴ２内には、第２ゲート電極４２と第２ソース電極６１との間に絶縁部５６が設けられている。
【0030】
複数の第１ゲート電極４１は、第１ベース領域２２内でＹ方向にほぼ等間隔で並んでいる。つまり、複数の第１ゲート電極４１は、第１素子領域Ｒ１内でＹ方向に並んで設けられている。また、複数の第２ゲート電極４２は、第２ベース領域２４内でＹ方向にほぼ等間隔で並んでいる。つまり、複数のゲート電極４２は、第２素子領域Ｒ２内でＹ方向にほぼ等間隔で並んでいる。
【0031】
図３に示すように、複数の第１ゲート電極４１は、第１素子領域Ｒ１内でＸ方向にストライプ状に延びて配置されている。複数の第２ゲート電極４２は、第２素子領域Ｒ２内でＸ方向にストライブ状に延びて配置されている。
【0032】
図示しないが、第１ゲート電極４１は、ゲートコンタクトおよびゲート配線などの導電部を介して、図１に示したゲート電極パッドＧ１と電気的に接続される。また、第２ゲート電極４２も、図示しないゲートコンタクトおよびゲート配線などの導電部を介して、図１に示したゲート電極パッドＧ１と電気的に接続される。
【0033】
第１ソース電極６１は、複数の第１ソース領域２３の上に設けられ、複数の第１ソース領域２３と電気的に接続されている。すなわち、第１ソース電極パッドＳ１は、第１ソース電極６１を介して、ソース領域２３と電気的に接続されている。第２ソース電極６２は、複数の第２ソース領域２５の上に設けられ、複数の第２ソース領域２５と電気的に接続されている。すなわち、第２ソース電極パッドＳ２は、第２ソース電極６２を介して、第２ソース領域２５と電気的に接続されている。
【0034】
第１ソース電極６１と第２ソース電極６２との間には、絶縁層７０が設けられている。第１ゲート電極パッドＧ１は、絶縁層７０上に設けられている。図示しないが、第２ゲート電極パッドＧ２も絶縁層７０上に設けられている。そのため、各電極パッドは、電気的に分離されている。絶縁層７０上には、パッシベーション層７１が設けられている。
【0035】
半導体部１０は、上述のように構成される。半導体部１０の半導体基板２０ａ、第１ベース領域２２、第２ベース領域２４、第１ソース領域２３および第２ソース領域２５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。また、第１ソース電極６１、第２ソース電極６２、第１ソース電極パッドＳ１、第２ソース電極パッドＳ２、第１ゲート電極パッドＧ１および第２ゲート電極パッドＧ２は、アルミニウム、銅、銀、チタン、タングステンなどの金属を含む。
【0036】
上述では、第１トランジスタＱ１および第２トランジスタＱ２は、ストライプ状のトレンチゲート構造を有するものとしたが、これに限らず、メッシュ状のトレンチゲート構造としてもよい。また、トレンチゲート構造に限らず、その他の任意の適切なトランジスタ構造とすることができる。たとえば、第１トランジスタＱ１および第２トランジスタＱ２は、プレーナゲート構造を有するものとしてもよい。
【0037】
本実施形態に係る半導体装置１００の動作および効果について説明する。
まず、半導体装置１００の電気的な動作について説明する。
第１トランジスタＱ１は、ドリフト層２０ｂを介して設けられた半導体基板２０ａをドレイン電極として有し、第１ソース電極６１および第１ゲート電極４１を有するＭＯＳＦＥＴである。第１トランジスタＱ１では、第１ゲート電極４１の第１ソース電極６１に対する電圧を制御することによって、ドリフト層２０ｂと第１ソース電極６１との間を流れる電流を制御することができる。第２トランジスタＱ２は、ドリフト層２０ｂを介して設けられた半導体基板２０ａをドレイン電極として有し、第２ソース電極６２および第２ゲート電極４２を有するＭＯＳＦＥＴである。第２トランジスタＱ２では、第２ゲート電極４２の第２ソース電極６２に対する電圧を制御することによって、ドリフト層２０ｂと第２ソース電極６２との間を流れる電流を制御することができる。
まず、半導体装置１００の電気的な動作について説明する。
第１トランジスタＱ１は、ドリフト層２０ｂを介して設けられた半導体基板２０ａをドレイン電極として有し、第１ソース電極６１および第１ゲート電極４１を有するＭＯＳＦＥＴである。第１トランジスタＱ１では、第１ゲート電極４１の第１ソース電極６１に対する電圧を制御することによって、ドリフト層２０ｂと第１ソース電極６１との間を流れる電流を制御することができる。第２トランジスタＱ２は、ドリフト層２０ｂを介して設けられた半導体基板２０ａをドレイン電極として有し、第２ソース電極６２および第２ゲート電極４２を有するＭＯＳＦＥＴである。第２トランジスタＱ２では、第２ゲート電極４２の第２ソース電極６２に対する電圧を制御することによって、ドリフト層２０ｂと第２ソース電極６２との間を流れる電流を制御することができる。
【0038】
半導体装置１００においては、第１トランジスタＱ１および第２トランジスタＱ２は、ドリフト層２０ｂで電気的に接続されている。つまり、半導体装置１００は、第１トランジスタＱ１および第２トランジスタＱ２をドレイン電極同士で接続した逆直列回路を構成している。
【0039】
半導体装置１００では、ドリフト層２０ｂは、半導体基板２０ａ上に設けられ、半導体基板２０ａには、下部電極１１が設けられており、電気的に接続されている。つまり、下部電極１１は、半導体基板２０ａを介してドリフト層２０ｂに電気的に接続される。ここで、下部電極１１の導電率は、半導体基板２０ａおよびドリフト層２０ｂの導電率よりも十分に高い。そのため、第１トランジスタＱ１および第２トランジスタＱ２の流れる電流のほとんどは、下部電極１１に分流される。
【0040】
図３の破線の矢印は、下部電極１１に分流される電流経路ｃｐ１、ｃｐ２を示している。電流経路ｃｐ１は、第１ソース電極パッドＳ１から第２ソース電極パッドＳ２に流れる電流の経路である。電流経路ｃｐ２は、第２ソース電極パッドＳ２から第１ソース電極パッドＳ１に流れる電流の経路である。このように、第１トランジスタＱ１と第２トランジスタＱ２との間を流れる電流は、半導体部１０を半導体部１０の厚さ方向に沿って流れ、下部電極１１において下部電極１１の厚さ方向に交差する方向に流れる。
【0041】
半導体部１０の厚さを薄くすることによって、半導体部１０を流れる電流の方向における抵抗値を低減することができる。また、下部電極１１の厚さを厚くすることによって、下部電極１１を流れる電流の方向における抵抗値を低減することができる。つまり、半導体装置１００では、半導体部１０の厚さを薄くし、下部電極１１の厚さを厚くすることによって、半導体装置１００の導通時の電圧降下を抑制し、熱損失を低減することができる。
【0042】
次に、半導体装置１００の機械的動作について説明する。
ここで機械的動作とは、半導体装置１００に熱ストレスを印加したときの半導体部１０の線膨張係数と下部電極１１の線膨張係数との差にもとづく、せん断応力の印加動作をいう。
ここで機械的動作とは、半導体装置１００に熱ストレスを印加したときの半導体部１０の線膨張係数と下部電極１１の線膨張係数との差にもとづく、せん断応力の印加動作をいう。
【0043】
半導体部１０および下部電極１１は、上述したとおりの材料で形成される。下部電極１１の線膨張係数は、半導体部１０の線膨張係数よりも大きい。このような半導体装置１００に熱ストレスを印加すると、下部電極１１が半導体部１０よりも膨張するため、半導体装置１００は、Ｚ軸の負方向に凸となるように反りを生ずる。
【0044】
線膨張係数の相違にもとづく半導体装置１００の反りは、部材の体積が大きいほど、反りの量も大きくなる。そのため、半導体部１０の厚さを薄くするほど、熱ストレスを印加した場合の半導体部１０の体積の増加量は減少する。一方、下部電極１１の厚さを厚くするほど、熱ストレスを印加した場合の下部電極１１の体積の増加量は増大する。半導体装置１００の反りを低減するには、半導体部１０の厚さを厚くし、下部電極１１の厚さを薄くすることが求められる。
【0045】
電気的動作において上述したように、半導体部１０の厚さを薄くし、下部電極１１の厚さを厚くした場合に、半導体装置１００の特性には有利である。一方で、線膨張係数の相違にもとづいて発生するせん断応力で半導体装置１００に生ずる反りを低減する観点からは、半導体部１０を厚く、下部電極１１を薄くすることが好ましい。
【0046】
つまり、電気的な特性と機械的な特性との間にはトレードオフの関係があり、半導体部１０の材質および下部電極１１の材質に応じて、半導体部１０の厚さおよび下部電極１１の厚さは、半導体装置ごとに適切に設定される。
【0047】
本実施形態に係る半導体装置１００では、平面視において、下部電極１１の端部は、半導体装置１００の端部よりも内側に位置するように配置される。下部電極１１は、十分な厚さを有し、低抵抗を実現しつつ、下部電極１１の体積を低減させることができるので、熱ストレス印加時に増大する体積を抑制することができる。そのため、本実施形態に係る半導体装置１００では、熱ストレス印加による半導体装置１００の反りを低減することができる。
【0048】
さらに、下部電極１１の端部は、第１素子領域Ｒ１および第２素子領域Ｒ２にわたる領域の外側となるように配置される。半導体部１０では、半導体部１０の厚さ方向にほぼ沿って電流が流れるので、半導体部１０を流れる電流をより確実に下部電極１１に導くことができる。そのため、第１素子領域Ｒ１に設けられた第１トランジスタＱ１と第２素子領域Ｒ２に設けられた第２トランジスタＱ２との間の抵抗値を効果的に低減することができる。
【0049】
上述のような構成を有する半導体装置１００は、双方向のスイッチ回路として利用される。双方向のスイッチ回路は、たとえばリチウムイオン二次電池の過放電保護および過充電保護のため、リチウムイオン二次電池のバッテリパック内に搭載される。リチウムイオン二次電池のバッテリパックは、エネルギー容量の改善が続き、小型化および大容量化が進められている。バッテリパックの小型化を図るには、双方向スイッチ回路が搭載される回路基板の小型化、薄型化が必要となり、回路部品には、より高い実装性が要求される。また、回路部品には、高温ハンダでフロー実装等においても部品の反りを抑えて、高い歩留りを実現することが求められている。本実施形態に係る半導体装置１００は、半導体装置１００の反りが低減されるので、このようなバッテリパック等の装置の小型化、薄型化に容易に対応することができる。
【0050】
バッテリパックの大容量化の観点では、双方向スイッチ回路の高性能化が要求され、具体的には、低オン抵抗（低い電圧降下）化が要求される。そのためには、双方向スイッチ回路の大型化は避けられず、装置の要求に応じた性能を有する双方向スイッチが求められる。半導体装置１００の反り量は、半導体部１０の長手方向の長さが長いほど、大きくなる。たとえば、簡易な近似を用いた場合には、反り量は、長手方向の長さの２乗に比例して大きくなる。バッテリパックの大容量化に対応して半導体装置１００を大型化した場合には、半導体装置１００の反りは、半導体部１０のＸ方向またはＹ方向の長さが長いほど反りの絶対量は大きくなる。
【0051】
本実施形態に係る半導体装置１００では、上述のように構成されるので、下部電極１１の体積の増大を抑制しつつ、半導体部１０の平面視での形状を大型化することが可能である。
【0052】
上述では、下部電極１１の端部は、第１素子領域Ｒ１および第２素子領域Ｒ２で半導体部１０の厚さ方向に流れた電流が下部電極１１で形成する電流密度の分布にもとづいて、適切に任意の位置とすることができる。すなわち、平面視において、下部電極１１は、下部電極１１の端部が形成する外周が、第１素子領域Ｒ１のすべての端部および第２素子領域Ｒ２のすべての端部を取り囲む場合に限らず、第１素子領域Ｒ１の端部の少なくとも一部および第２素子領域Ｒ２の端部の少なくとも一部の両方を囲んでいればよい。
【0053】
（変形例１）
図８は、第１の実施形態の変形例に係る半導体装置を例示する模式的な下面図である。
図９は、図８のＢ３－Ｂ３線における模式的な断面図である。
図８および図９に示すように、本変形例に係る半導体装置１００ａは、下部電極１１１を備える。下部電極１１１は、図１～図５に示した半導体装置１００の下部電極１１と相違する。他の点では、本変形例に係る半導体装置１００ａは、半導体装置１００の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を省略する。
図８は、第１の実施形態の変形例に係る半導体装置を例示する模式的な下面図である。
図９は、図８のＢ３－Ｂ３線における模式的な断面図である。
図８および図９に示すように、本変形例に係る半導体装置１００ａは、下部電極１１１を備える。下部電極１１１は、図１～図５に示した半導体装置１００の下部電極１１と相違する。他の点では、本変形例に係る半導体装置１００ａは、半導体装置１００の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を省略する。
【0054】
下部電極１１１の端部は、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の包絡線と一致する。第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の包絡線とは、図１および図２において、端部Ｒ１ａ、Ｒ１ｂ、Ｒ２ｄ、Ｒ２ａ、Ｒ２ｂ、Ｒ１ｄを結ぶ線である。たとえば、図３～図５に示したように、第１素子領域Ｒ１の端部は、第１ベース領域２２の端部であり、第２素子領域Ｒ２の端部は、第２ベース領域２４の端部である。
【0055】
本変形例では、第１素子領域Ｒ１と下部電極１１１との間を流れる電流および第２素子領域Ｒ２と下部電極１１１との間を流れる電流を漏れなく下部電極１１１に誘導し、分流させることができる。そのため、半導体装置１００ａは、下部電極１１１の体積増加を抑制しつつ、十分に低いオン抵抗値を実現することができる。
【0056】
本変形例においても、下部電極１１１の端部は、第１素子領域Ｒ１および第２素子領域Ｒ２で半導体部１０の厚さ方向に流れた電流が下部電極１１１で形成する電流密度の分布にもとづいて、適切に任意の位置とすることができる。
【0057】
（変形例２）
図１０は、第１の実施形態の他の変形例に係る半導体装置を例示する模式的な下面図である。
図１１は、図１０のＢ４－Ｂ４線における模式的な断面図である。
図１０および図１１に示すように、本変形例に係る半導体装置１００ｂは、下部電極２１１を備える。下部電極２１１は、図１～図４に示した半導体装置１００の下部電極１１と相違する。他の点では、本変形例に係る半導体装置１００ｂは、半導体装置１００の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を省略する。
図１０は、第１の実施形態の他の変形例に係る半導体装置を例示する模式的な下面図である。
図１１は、図１０のＢ４－Ｂ４線における模式的な断面図である。
図１０および図１１に示すように、本変形例に係る半導体装置１００ｂは、下部電極２１１を備える。下部電極２１１は、図１～図４に示した半導体装置１００の下部電極１１と相違する。他の点では、本変形例に係る半導体装置１００ｂは、半導体装置１００の場合と同じであり、同一の構成要素には、同一の符号を付して詳細な説明を省略する。
【0058】
下部電極２１１は、錘台の形状を有する。この錘台は、平面視でほぼ四角形で角が丸くてもよい。錐台は、上面２１２ａおよび下面２１２ｂを有する。錐台の上面２１２ａは、半導体部１０の端部１０ａ～１０ｄに一致する端部２１１ａ１～２１１ｄ１に囲まれた領域である。たとえば、錘台の下面２１２ｂは、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の包絡線に一致する端部２１１ａ２～２１１ｄ２に囲まれた領域である。つまり、下部電極２１１は、Ｚ軸の正方向から負方向に向かって、次第に細くなる錐台である。錐台の側面は、この例のような直線状に限らず、凸状または凹状の曲面であってもよい。
【0059】
本変形例では、下部電極２１１は、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の包絡線に囲まれた領域では、十分な厚さを確保して半導体部１０の厚さ方向に交差する方向の抵抗値を引き下げる。一方、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の包絡線よりも外側では、四角錐台の傾斜とすることによって、下部電極２１１の体積の増加を抑制して、熱ストレス印加時の下部電極２１１の体積の増加を抑制する。
【0060】
本変形例では、このようにすることによって、第１素子領域Ｒ１と下部電極２１１との間を流れる電流および第２素子領域Ｒ２と下部電極２１１との間を流れる電流を漏れなく下部電極２１１に誘導し、分流させることができる。そのため、そのため、下部電極１１１の体積増加を抑制しつつ、十分に低いオン抵抗値を実現することができる。
【0061】
本変形例においては、四角錘台の傾斜面は、平面状でなくてもよく、Ｚ軸の負方向に凸またはＺ軸の正方向に凸となる曲面であってもよいし、複数段を有する階段状であってもよい。
【0062】
本変形例においても、下部電極２１１の端部は、第１素子領域Ｒ１および第２素子領域Ｒ２で半導体部１０の厚さ方向に流れた電流が下部電極２１１で形成する電流密度の分布にもとづいて、適切に任意の位置とし、適切に任意の形状とすることができる。
【0063】
（第２の実施形態）
以下では、第１の実施形態として説明した半導体装置１００の製造方法について説明する。
図１２～図１９は、第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図１２～図１９では、図１等で説明した半導体部１０のうち半導体基板２０ａよりも上部の構造体は、図示した場合の煩雑さを回避するために、簡略化して示している。後述する第３の実施形態における図２２～図２８についても同様に簡略化して示す。簡略化して示す部分は、半導体層１００２であり、半導体層１００２は、図３～図５に示した半導体装置１００のドリフト層２０ｂ、第１ベース領域２２、第２ベース領域２４、第１ソース領域２３、第２ソース領域２５、第１ゲート電極４１および第２ゲート電極４２を含んでいる。また、半導体層１００２上には、図３～図５に示した第１ソース電極６１、第２ソース電極６２、第１ソース電極パッドＳ１、第２ソース電極パッドＳ２、第１ゲート電極パッドＧ１および第２ゲート電極パッドＧ２は、半導体層１００２上に形成され、さらに絶縁層７０およびパッシベーション層７１も設けられているものとする。なお、半導体層１００２のうち、ダイシングラインＬｄに対応する箇所では、半導体基板２０ａ上にドリフト層２０ｂに対応する部分のみが設けられている。
以下では、第１の実施形態として説明した半導体装置１００の製造方法について説明する。
図１２～図１９は、第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図１２～図１９では、図１等で説明した半導体部１０のうち半導体基板２０ａよりも上部の構造体は、図示した場合の煩雑さを回避するために、簡略化して示している。後述する第３の実施形態における図２２～図２８についても同様に簡略化して示す。簡略化して示す部分は、半導体層１００２であり、半導体層１００２は、図３～図５に示した半導体装置１００のドリフト層２０ｂ、第１ベース領域２２、第２ベース領域２４、第１ソース領域２３、第２ソース領域２５、第１ゲート電極４１および第２ゲート電極４２を含んでいる。また、半導体層１００２上には、図３～図５に示した第１ソース電極６１、第２ソース電極６２、第１ソース電極パッドＳ１、第２ソース電極パッドＳ２、第１ゲート電極パッドＧ１および第２ゲート電極パッドＧ２は、半導体層１００２上に形成され、さらに絶縁層７０およびパッシベーション層７１も設けられているものとする。なお、半導体層１００２のうち、ダイシングラインＬｄに対応する箇所では、半導体基板２０ａ上にドリフト層２０ｂに対応する部分のみが設けられている。
【0064】
図１２に示すように、中間部材１０００が準備される。中間部材１０００は、半導体基板１００１および半導体層１００２を含んでいる。半導体基板１００１上には、複数の半導体層１００２が形成されている。半導体基板１００１は、第１面１００１ａおよび第２面１００１ｂを有する。第２面１００１ｂは、第１面の反対側に位置する面である。複数の半導体層１００２は、半導体基板１００１の第１面１００１ａ上に形成されている。
【0065】
複数の半導体層１００２は、半導体基板１００１上で、ダイシング幅Ｗｄだけ離れて形成されている。半導体基板１００１は、たとえばシリコンウェハであり、複数の半導体層１００２は、半導体基板１００１であるシリコン基板上に格子状に形成される。ダイシング幅Ｗｄは、後述するようにダイシングブレードを挿入し、半導体基板１００１を半導体層１００２ごとに分断するために設けられる。ダイシング幅Ｗｄは、ダイシングブレードの幅およびダイシングブレードの挿入位置の精度に応じてあらかじめ設定されている。
【0066】
隣り合う半導体層１００２において、半導体層１００２の端部１００２ａ、１００２ｃがダイシング幅Ｗｄだけ離れて配置されている。
【0067】
図１３に示すように、図１２に示した中間部材１０００の半導体基板１００１の第２面１００１ｂにレジスト層１０１０が形成され、中間部材１０００ａが形成される。レジスト層１０１０は、第２面１００１ｂの全面にわたって形成される。
【0068】
図１４に示すように、レジスト層１０１０が形成された側にマスク１０１２が形成される。マスク１０１２は、ダイシングラインＬｄに対応する位置に設けられる。マスク１０１２は、ダイシングラインの幅であるダイシング幅Ｗｄと等しいマスク幅Ｍｄを有する。
【0069】
マスク１０１２を形成した中間部材１０００ｂには、レジスト層１０１０を形成した側から露光し、レジスト層１０１０をパターニングする。
【0070】
図１５に示すように、露光後に図１４に示したマスク１０１２を除去し、第２面１００１ｂおよびマスク１０１２により残されたレジスト１０１０ａにシードメタル層１０２０を形成して中間部材１０００ｃを形成する。シードメタル層１０２０の形成には、たとえば、真空蒸着やスパッタ等が用いられる。
【0071】
図１６に示すように、図１５に示したレジスト１０１０ａを除去して中間部材１０００ｄを形成する。レジスト１０１０ａを除去することによって、シードメタル１０２０ａは、ダイシングラインＬｄに対応する位置に以外の位置に形成される。そのため、隣り合う２つのシードメタル１０２０ａの間の距離Ｓｄは、ダイシング幅Ｗｄにほぼ等しい。
【0072】
図１７に示すように、シードメタル１０２０ａに下部電極１０３０を形成して、中間部材１０００ｅを形成する。下部電極１０３０は、たとえば、電解メッキにより形成することができる。下部電極１０３０を電解メッキで形成することによって、十分な厚さとすることができる。
【0073】
また、電解メッキを用いて、下部電極１０３０を形成することによって、シードメタル１０２０ａの位置で下部電極１０３０が形成されるので、隣り合う２つの下部電極１０３０の間の距離Ｅｄは、隣り合うシードメタル１０２０ａの間の距離Ｓｄとほぼ等しい。つまり、隣り合う下部電極１０３０は、それらの端部１１ａ、１１ｃが距離Ｓｄだけ離れて形成される。
【0074】
図１８に示すように、図１７に示した中間部材１０００ｅにダイシングシート１０４０を貼付して中間部材１０００ｆを形成する。ダイシングシート１０４０は、半導体基板１００１の第２面１００１ｂ側に貼付される。ダイシングシート１０４０は、中間部材１０００ｆを半導体層１００２ごとに分断した後に、分断された半導体層１００２および半導体基板１００１が飛散するのを防止するために設けられる。
【0075】
ダイシングブレード１１００は、ダイシングラインＬｄに合わせて位置決めされる。ダイシングラインＬｄにおいて、ダイシングブレード１１００の挿入位置は、たとえばダイシング幅Ｗｄの１／２とされる。ダイシング幅Ｗｄは、ダイシングブレード１１００の挿入位置がダイシング幅Ｗｄの１／２の位置としたときに、ダイシングブレード１１００の幅Ｗｂにもとづいて設定される。より具体的には、１／２Ｗｄ＞１／２Ｗｂ＋ダイシングブレードの位置設定精度とされる。このように設定することによって、ダイシングブレード１１００が半導体層１００２を切削することを防止することができる。
【0076】
図１９に示すように、図１８に示した中間部材１０００ｆをダイシングブレード１１００によって分断し、複数の半導体装置１００が形成される。複数の半導体装置１００では、ダイシングブレード１１００で切断した面が端部を形成する。図１９の例では、半導体装置１００は、一方の端部１０ａを有し、他方の端部１０ｃを有する。隣り合って配置された２つの半導体層１００２をそれぞれ有する２つの半導体装置１００では、一方の半導体装置１００の端部１０ａは、他方の半導体装置１００の端部１０ｃに対向する位置にあり、１つのダイシングブレード１１００で切断された端部である。分断された直後では、これらの端部１０ａ、１０ｃは、ダイシングブレードの幅Ｗｂ程度に離れている。
【0077】
また、分断後の半導体装置１００におけるメタルシード１０２０ａおよび下部電極１０３０は、下部電極１１を構成する。図１６～図１８に示したように、隣り合う２つのシードメタル１０２０ａは、距離Ｓｄだけ離れており、隣り合う２つの下部電極１０３０は、距離Ｅｄだけ離れている。距離Ｓｄ、Ｅｄは、ダイシング幅Ｗｄと等しくなるように設定されている。一方、ダイシング幅Ｗｄは、ダイシングブレード１１００の幅Ｗｂおよびおダイシングブレードの設定位置の精度にもとづいて、十分に広く設定されている。そのため、距離Ｓｄ、Ｅｄは、ダイシングブレードの幅Ｗｂよりも十分に長い。つまり、半導体装置１００において、下部電極１１の端部は、半導体部１０の端部よりも内側に配置されることになる。分断された直後では、端部１１ａ、１１ｃは、距離Ｅｄ＝Ｓｄだけ離れている。距離Ｅｄ＝Ｓｄは、ダイシングブレードの幅Ｗｂよりも長いので、下部電極１１の端部は、半導体基板の端部よりも内側に位置する。
【0078】
図２０は、図１７のＥ部を拡大して例示する模式的な斜視断面図である。
図２０に示すように、中間部材１０００ｅでは、半導体層１００２は、半導体基板２０ａ、ドリフト層２０ｂおよび第１ベース領域２２を含んでおり、第１ベース領域２２の端部が第１素子領域Ｒ１の端部Ｒ１ａである。なお、図３～図６に関連して詳述したので繰り返さないが、第１ベース領域２２上に第１ソース領域を介して第１ソース電極６１が形成されている。
図２０に示すように、中間部材１０００ｅでは、半導体層１００２は、半導体基板２０ａ、ドリフト層２０ｂおよび第１ベース領域２２を含んでおり、第１ベース領域２２の端部が第１素子領域Ｒ１の端部Ｒ１ａである。なお、図３～図６に関連して詳述したので繰り返さないが、第１ベース領域２２上に第１ソース領域を介して第１ソース電極６１が形成されている。
【0079】
端部Ｒ１ａの外側には、この例では、図４に示した第１ゲート電極４１に接続されるゲート配線Ｇａが設けられ、ゲート配線Ｇａを絶縁層７０およびパッシベーション層７１が覆っている。そのため、半導体層１００２の端部１００２ａは、第１素子領域Ｒ１の端部Ｒ１ａよりも外側に位置するように配置される。他の例では、半導体層１００２の端部と第１素子領域Ｒ１の端部との間の領域には、他の配線層等が形成される場合があり、ダイシングラインＬｄは、隣り合う半導体層１００２の間の距離を十分にとる必要がある。
【0080】
図２１は、図８に対応する変形例の場合に、図１７のＥ部に対応する領域を拡大して例示する模式的な斜視断面図である。
図２１では、第１素子領域Ｒ１の電流がドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れることが矢印で示されている。図２１に示すように、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の外側には、第１素子領域Ｒ１および第２素子領域Ｒ２に流れる電流の経路ではない領域が設けられることがある。つまり、ドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れる電流は、第１素子領域Ｒ１の端部Ｒ１ａから外側にはほとんど流れないことが図２１に示されている。下部電極１１１の端部１１１ａは、ドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れる電流が下部電極１１１に流れる場合に、十分に高い電流密度となる境界にもとづいて定められる。図２１の例では、この境界は、第１素子領域Ｒ１の端部Ｒ１ａとされている。
図２１では、第１素子領域Ｒ１の電流がドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れることが矢印で示されている。図２１に示すように、第１素子領域Ｒ１の端部および第２素子領域Ｒ２の端部の外側には、第１素子領域Ｒ１および第２素子領域Ｒ２に流れる電流の経路ではない領域が設けられることがある。つまり、ドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れる電流は、第１素子領域Ｒ１の端部Ｒ１ａから外側にはほとんど流れないことが図２１に示されている。下部電極１１１の端部１１１ａは、ドリフト層２０ｂおよび半導体基板２０ａの厚さ方向に流れる電流が下部電極１１１に流れる場合に、十分に高い電流密度となる境界にもとづいて定められる。図２１の例では、この境界は、第１素子領域Ｒ１の端部Ｒ１ａとされている。
【0081】
図２１の例では、下部電極１１１の端部１１１ａの位置は、図１４に関連して説明した
マスク１０１２の幅Ｍｄを調整することによって設定することができる。具体的には、マスク幅Ｍｄをダイシング幅Ｗｄよりも十分に広くすることによって、下部電極１１１の端部の位置を半導体部１０の端部の位置よりも十分に内側にすることが可能である。また、第１素子領域Ｒ１および第２素子領域Ｒ２の端部の位置を用いることによって、下部電極１１１の端部の位置を第１素子領域Ｒ１および第２素子領域Ｒ２の端部の位置に合わせるように、マスク幅Ｍｄを設定することができる。
マスク１０１２の幅Ｍｄを調整することによって設定することができる。具体的には、マスク幅Ｍｄをダイシング幅Ｗｄよりも十分に広くすることによって、下部電極１１１の端部の位置を半導体部１０の端部の位置よりも十分に内側にすることが可能である。また、第１素子領域Ｒ１および第２素子領域Ｒ２の端部の位置を用いることによって、下部電極１１１の端部の位置を第１素子領域Ｒ１および第２素子領域Ｒ２の端部の位置に合わせるように、マスク幅Ｍｄを設定することができる。
【0082】
本実施形態に係る半導体装置の製造方法の効果について説明する。
本実施形態に係る半導体装置の製造方法では、下部電極１１を形成するためのシードメタルのマスク幅Ｍｄをダイシング幅Ｗｄと一致するか、広くすることによって、下部電極１１の端部を半導体部１０の端部よりも確実に内側にすることができる。このようにして半導体装置１００を形成することによって、熱ストレスの印加時に反りの少ない半導体装置１００を形成することができる。
本実施形態に係る半導体装置の製造方法では、下部電極１１を形成するためのシードメタルのマスク幅Ｍｄをダイシング幅Ｗｄと一致するか、広くすることによって、下部電極１１の端部を半導体部１０の端部よりも確実に内側にすることができる。このようにして半導体装置１００を形成することによって、熱ストレスの印加時に反りの少ない半導体装置１００を形成することができる。
【0083】
本実施形態に係る半導体装置の製造方法では、下部電極１１の端部を半導体部１０の端部よりも確実に内側にすることによって、ダイシングブレード１１００がシードメタル１０２０ａおよび下部電極１０３０を切削することを回避することができる。ダイシングブレード１１００がシードメタル１０２０ａおよび下部電極１０３０を含む金属部の切削を回避することによって、金属部の切削による金属部のバリの発生を抑制することができる。また、金属部の切削を回避することによって、ダイシングブレード１１００の刃の欠けを防止し、それにより引き起こされるチッピングを防止して、半導体装置１００の製造をより円滑に行うとともに、半導体装置１００の品質の向上が可能である。
【0084】
（第３の実施形態）
以下では、図１０および図１１に関連して説明した半導体装置１００ｂの製造方法について説明する。
図２２～図２８は、第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図２２に示すように、図１２に示した中間部材１０００が準備され、中間部材１０００の半導体基板１００１の第２面１００１ｂにシードメタル層２０２０が形成され、中間部材２０００ａが形成される。シードメタル層２０２０は、第２面１００１ｂの全面にわたって形成される。シードメタル層２０２０は、たとえば、真空蒸着やスパッタ等が用いられる。
以下では、図１０および図１１に関連して説明した半導体装置１００ｂの製造方法について説明する。
図２２～図２８は、第２の実施形態に係る半導体装置の製造方法を例示する模式的な断面図である。
図２２に示すように、図１２に示した中間部材１０００が準備され、中間部材１０００の半導体基板１００１の第２面１００１ｂにシードメタル層２０２０が形成され、中間部材２０００ａが形成される。シードメタル層２０２０は、第２面１００１ｂの全面にわたって形成される。シードメタル層２０２０は、たとえば、真空蒸着やスパッタ等が用いられる。
【0085】
図２３に示すように、図２２に示した中間部材２０００ａのシードメタル層２０２０に下部電極層２０３０が形成され、中間部材２０００ｂが形成される。下部電極層２０３０の形成には、たとえば、電解メッキが用いられ、電解メッキによってシードメタル層２０２０の全面に下部電極層２０３０が形成される。電解メッキによる下部電極層２０３０の形成により、十分な厚さの下部電極層２０３０を形成することができる。
【0086】
図２４に示すように、下部電極層２０３０にレジストマスク２０１０が形成され、中間部材２０００ｃが形成される。レジストマスク２０１０は、半導体層１００２に対応する位置に設けられ、隣り合うレジストマスク２０１０の距離Ｍｄ１は、ダイシング幅Ｗｄに応じて設定される。たとえば、レジストマスク２０１０の距離Ｍｄ１は、ダイシング幅Ｗｄと等しいか、広くなるように設定される。
【0087】
図２５に示すように、図２４に示した中間部材２０００ｃをエッチング溶媒に浸漬し、シードメタル層２０２０および下部電極層２０３０を分断し、シードメタル２０２０ａ上に形成された下部電極２０３０ａを有する中間部材２０００ｄが形成される。中間部材２０００ｄの形成では、シードメタル層２０２０および下部電極層２０３０をウェットエッチングによって分断するので、シードメタル層２０２０および下部電極層２０３０のエッチングは、等方向に進行し、シードメタル２０２０ａおよび下部電極２０３０ａは、半導体基板１００１の第１面１００１ａから第２面１００１ｂに向かう方向に細くなる錘台状に成型される。
【0088】
【0089】
図２７に示すように、図２６に示した中間部材２０００ｅにダイシングシート２０４０を貼付して中間部材２０００ｆを形成する。ダイシングシート２０４０は、中間部材２０００ｆを半導体層１００２ごとに分断した後に、分断された半導体層１００２および半導体基板１００１が飛散するのを防止するために設けられる。
【0090】
ダイシングブレード１１００は、ダイシングラインＬｄに合わせて位置決めされる。ダイシングラインＬｄにおいて、ダイシングブレード１１００の挿入位置は、たとえばダイシング幅Ｗｄの１／２とされる。ダイシング幅Ｗｄは、ダイシングブレード１１００の挿入位置がダイシング幅Ｗｄの１／２の位置としたときに、ダイシングブレード１１００の幅Ｗｂにもとづいて設定される。より具体的には、１／２Ｗｄ＞１／２Ｗｂ＋ダイシングブレードの位置設定精度とされる。このように設定することによって、ダイシングブレード１１００が半導体層１００２を切削することを防止することができる。
【0091】
図２８に示すように、図２７に示した中間部材２０００ｆをダイシングブレード１１００によって分断し、複数の半導体装置１００ｂが形成される。複数の半導体装置１００ｂでは、ダイシングブレード１１００で切断した面が端部を形成する。図２８の例では、半導体装置１００ｂは、一方の端部１０ａを有し、他方の端部１０ｃを有する。隣り合って配置された２つの半導体層１００２をそれぞれ有する２つの半導体装置１００ｂでは、一方の半導体装置１００の端部１０ａは、他方の半導体装置１００の端部１０ｃに対向する位置にあり、１つのダイシングブレード１１００で切断された端部である。
【0092】
隣り合って配置された２つの半導体層をそれぞれ有する２つの半導体装置１００ｂでは、ダイシング幅Ｗｄにもとづいて設定されたレジストマスク２０１０の距離Ｍｄ１だけ離れており、距離Ｍｄ１をダイシング幅Ｗｄと同じか広くすることができる。そのため、下部電極２１１の端部２１１ｃ１と、隣り合う下部電極２１１の端部２１１ａ１との間の距離をＭｄ１とすることができる。半導体部１０の端部１０ｃと隣り合う端部１０ａとの間の距離は、ブレード幅Ｗｂ程度である。そのため、下部電極２１１の端部を半導体部１０の端部と一致させるか内側にすることができる。半導体基板１００１の第１面１００１ａから第２面１００１ｂに向かう方向に狭くなる位置の下部電極２１１の端部２１１ｃ２と、隣り合う下部電極２１１の端部２１１ａ２との間の距離は、端部２１１ｃ１と端部２１１ａ１との間の距離よりもさらに広げることができる。
【0093】
図２９は、図２６のＦ部を拡大して例示する模式的な斜視断面図である。
図２９に示すように、隣り合う半導体層１００２の端部１００２ｃと端部１００２ａとの間の距離は、ダイシング幅Ｗｄにもとづいて設定された図２４に示したマスクの幅Ｍｄ１とすることができる。そのため、図２９の例では、下部電極２１１の端部２１１ｃ１の位置を半導体層１００２の端部１００２ｃと一致させるか、端部１００２ｃよりも内側にすることができる。
図２９に示すように、隣り合う半導体層１００２の端部１００２ｃと端部１００２ａとの間の距離は、ダイシング幅Ｗｄにもとづいて設定された図２４に示したマスクの幅Ｍｄ１とすることができる。そのため、図２９の例では、下部電極２１１の端部２１１ｃ１の位置を半導体層１００２の端部１００２ｃと一致させるか、端部１００２ｃよりも内側にすることができる。
【0094】
下部電極２１１の形成には、ウェットエッチングを用いるので、半導体基板１００１の第１面１００１ａから第２面１００１ｂに向かって、よりエッチングが進むので、下部電極２１１の側面をテーパ形状とすることができる。テーパの程度は、ウェットエッチングの条件等により適切に設定することができる。図２９の例では、下部電極２１１の端部２１１ｃ２は、第１素子領域Ｒ１の端部Ｒ１ａよりも外側にすることによって、第１素子領域Ｒ１において、下部電極２１１の十分な厚さを確保することができる。
【0095】
本変形例では、隣り合うシードメタル２０２０ａの間の距離をマスクの幅Ｍｄ１で設定することができる。マスクの幅Ｍｄ１は、ダイシング幅Ｗｄにもとづいて設定することができる。半導体層１００２をダイシングブレード１１００で切削しないように、十分な距離を確保することができる。たとえば、マスクの幅Ｍｄ１をダイシング幅Ｗｄと同じとすることによって、レジストマスク２０１０の形成が容易となる。
【0096】
このようにして、反りを抑制可能な半導体装置および半導体装置の製造方法を実現することができる。
【0097】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【0098】
実施形態は、以下の態様を含む。
【0099】
（付記１）
導電層と、
前記導電層上に設けられた半導体部と、
前記半導体部上に設けられた第１ソース電極と、
前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、
前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、
前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、
を備え、
前記半導体部は、
前記導電層上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含み、
前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続され、
前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続され、
前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置され、
前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置され、
平面視で、
前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、
前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む半導体装置。
導電層と、
前記導電層上に設けられた半導体部と、
前記半導体部上に設けられた第１ソース電極と、
前記半導体部上で、前記第１ソース電極から離れた設けられた第２ソース電極と、
前記半導体部に設けられ、前記第１ソース電極および前記第２ソース電極から電気的に分離された第１制御電極と、
前記半導体部に設けられ、前記第１ソース電極、前記第２ソース電極および前記第１制御電極から電気的に分離された第２制御電極と、
を備え、
前記半導体部は、
前記導電層上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含み、
前記第１ソース電極は、前記第２半導体領域および前記第４半導体領域に電気的に接続され、
前記第２ソース電極は、前記第３半導体領域および前記第５半導体領域に電気的に接続され、
前記第１制御電極は、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域と、第１絶縁膜を介して対向して配置され、
前記第２制御電極は、前記第１半導体領域、前記第４半導体領域および前記第５半導体領域と、第２絶縁膜を介して対向して配置され、
平面視で、
前記導電層の第１端部は、前記半導体部の第２端部よりも内側に位置し、
前記第１端部からなる外周は、前記第２半導体領域を含む第１素子領域の第３端部の少なくとも一部および前記第４半導体領域を含む第２素子領域の第４端部の少なくとも一部の両方を囲む半導体装置。
【0100】
（付記２）
平面視で、前記第１端部は、前記第３端部よりも外側かつ前記第４端部よりも外側に位置する付記１記載の半導体装置。
平面視で、前記第１端部は、前記第３端部よりも外側かつ前記第４端部よりも外側に位置する付記１記載の半導体装置。
【0101】
（付記３）
平面視で、前記第３端部は、前記第２半導体領域の端部に一致し、前記第４端部は、前記第４半導体領域の端部に一致する付記１または２に記載の半導体装置。
平面視で、前記第３端部は、前記第２半導体領域の端部に一致し、前記第４端部は、前記第４半導体領域の端部に一致する付記１または２に記載の半導体装置。
【0102】
（付記４）
前記導電層は、前記半導体部に対向する上面と、前記上面の反対側に位置する下面とを有する錐台であり、
前記錐台は、前記上面から下面に向かって細くなる付記１～３のいずれか１つに記載の半導体装置。
前記導電層は、前記半導体部に対向する上面と、前記上面の反対側に位置する下面とを有する錐台であり、
前記錐台は、前記上面から下面に向かって細くなる付記１～３のいずれか１つに記載の半導体装置。
【0103】
（付記５）
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第２面にマスク層を形成する工程と、
前記第２面および前記マスク層に導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の位置に応じた２つの第１導電部を形成する工程と、
前記２つの第１導電部に２つの第２導電部を形成する工程と、
前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第２面にマスク層を形成する工程と、
前記第２面および前記マスク層に導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の位置に応じた２つの第１導電部を形成する工程と、
前記２つの第１導電部に２つの第２導電部を形成する工程と、
前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【0104】
（付記６）
前記マスク層の幅は、
前記第２半導体領域を含む第１素子領域の端部、および、
前記第４半導体領域を含む第２素子領域の端部の位置にもとづいて設定された付記５記載の半導体装置の製造方法。
前記マスク層の幅は、
前記第２半導体領域を含む第１素子領域の端部、および、
前記第４半導体領域を含む第２素子領域の端部の位置にもとづいて設定された付記５記載の半導体装置の製造方法。
【0105】
（付記７）
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記第２面に第３導電層を形成する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第３導電層に第２マスク層を形成する工程と、
前記第３導電層をエッチングにより分断して、前記２つの半導体層の位置に対応した２つの第３導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記第２マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
第１面と前記第１面の反対側に位置する第２面とを有し、前記第１面上に複数の半導体層が形成された半導体基板を準備する工程と、
前記第２面に第３導電層を形成する工程と、
前記複数の半導体層のうち、隣り合う２つの半導体層の間に、前記２つの半導体層の間の第１距離に応じて、前記第３導電層に第２マスク層を形成する工程と、
前記第３導電層をエッチングにより分断して、前記２つの半導体層の位置に対応した２つの第３導電層を形成する工程と、
前記マスク層を除去して、前記２つの半導体層の間の前記半導体基板をダイシングする工程と、
を有し、
前記第１距離は、前記半導体基板をダイシングするダイシングブレードの設定にもとづいて設定され、
前記第２マスク層の幅は、前記第１距離にもとづいて設定され、
前記半導体層は、
前記半導体基板上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域上で、前記第２半導体領域から離れて設けられた第２導電形の第３半導体領域と、
前記第２半導体領域上に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域上に設けられた第１導電形の第５半導体領域と、
を含む半導体装置の製造方法。
【0106】
（付記８）
前記２つの第３導電層を形成する工程は、ウェットエッチング工程を含む付記７記載の半導体装置の製造方法。
前記２つの第３導電層を形成する工程は、ウェットエッチング工程を含む付記７記載の半導体装置の製造方法。
【符号の説明】
【0107】
１０…半導体部、１０ａ～１０ｄ、１１ａ～１１ｄ、１１１ａ～１１１ｄ、２１１ａ１～２１１ｄ１、２１１ａ２～２１１ｄ２、Ｒ１ａ～Ｒ１ｄ、Ｒ２ａ～Ｒ２ｄ…端部、１１、１１１、２１１…下部電極、２０ａ…半導体基板、２０ｂ…ドリフト層、２２…第１ベース領域、２３…第１ソース領域、２４…第２ベース領域、２５…第２ソース領域、４１…第１ゲート電極、４２…第２ゲート電極、５１、５２…ゲート絶縁膜、６１…第１ソース電極、６２…第２ソース電極、７０…絶縁層、７１…パッシベーション層、１００、１００ａ、１００ｂ…半導体装置、１００１…半導体基板、１００２…半導体層、１０１０…レジスト層、１０２０、２０２０…シードメタル層、１０２０ａ…シードメタル、１０３０、２０３０ａ…下部電極、１１００…ダイシングブレード、２０３０…下部電極層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】