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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024013911
(43)【公開日】2024-02-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240125BHJP
H01L 29/739 20060101ALI20240125BHJP
H01L 21/336 20060101ALI20240125BHJP
H01L 29/872 20060101ALI20240125BHJP
H01L 29/12 20060101ALI20240125BHJP
【ＦＩ】
H01L29/78 657D
H01L29/78 655G
H01L29/78 655B
H01L29/78 655D
H01L29/78 658H
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/86 301F
H01L29/78 652T
H01L29/86 301D
H01L29/86 301M
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022116335
(22)【出願日】2022-07-21
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】吉田 浩介
(57)【要約】 （修正有）
【課題】スイッチング損失を低減した半導体装置を提供する。
【解決手段】トランジスタ部及びダイオード部８０を備える半導体装置１００であって、ダイオード部は、半導体基板１０のおもて面２１に設けられた第１導電型領域１１と、半導体基板の上方に設けられ、第１導電型領域１１とショットキー接合されたショットキー接合電極と、半導体基板１０のおもて面２１に設けられた複数のトレンチ部３０と、を備える。ショットキー接合電極は、複数のトレンチ部の間のメサ部８１に設けられた第１導電型領域とショットキー接合し、複数のトレンチ部のトレンチ深さをＤｔとし、複数のトレンチ部の間のメサ部におけるメサ幅をＷｍとしたとき、Ｄｔ／Ｗｍ≧２を満たす。
【選択図】図１Ｂ
【解決手段】トランジスタ部及びダイオード部８０を備える半導体装置１００であって、ダイオード部は、半導体基板１０のおもて面２１に設けられた第１導電型領域１１と、半導体基板の上方に設けられ、第１導電型領域１１とショットキー接合されたショットキー接合電極と、半導体基板１０のおもて面２１に設けられた複数のトレンチ部３０と、を備える。ショットキー接合電極は、複数のトレンチ部の間のメサ部８１に設けられた第１導電型領域とショットキー接合し、複数のトレンチ部のトレンチ深さをＤｔとし、複数のトレンチ部の間のメサ部におけるメサ幅をＷｍとしたとき、Ｄｔ／Ｗｍ≧２を満たす。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
ダイオード部を備える半導体装置であって、
前記ダイオード部は、
半導体基板のおもて面に設けられた第１導電型領域と、
前記半導体基板の上方に設けられ、前記第１導電型領域とショットキー接合されたショットキー接合電極と、
前記半導体基板のおもて面に設けられた複数のトレンチ部と、
を備え、
前記ショットキー接合電極は、前記複数のトレンチ部の間のメサ部に設けられた前記第１導電型領域とショットキー接合し、
前記複数のトレンチ部のトレンチ深さＤｔと、前記複数のトレンチ部の間のメサ部におけるメサ幅Ｗｍは、Ｄｔ／Ｗｍ≧２を満たす半導体装置。
前記ダイオード部は、
半導体基板のおもて面に設けられた第１導電型領域と、
前記半導体基板の上方に設けられ、前記第１導電型領域とショットキー接合されたショットキー接合電極と、
前記半導体基板のおもて面に設けられた複数のトレンチ部と、
を備え、
前記ショットキー接合電極は、前記複数のトレンチ部の間のメサ部に設けられた前記第１導電型領域とショットキー接合し、
前記複数のトレンチ部のトレンチ深さＤｔと、前記複数のトレンチ部の間のメサ部におけるメサ幅Ｗｍは、Ｄｔ／Ｗｍ≧２を満たす半導体装置。
【請求項2】
前記半導体基板の裏面に設けられたカソード領域を備え、
前記カソード領域は、
前記第１導電型領域よりもドーピング濃度の高い第１導電型の第１カソード部と、
前記半導体基板の前記裏面において、前記第１カソード部と隣接して設けられた第２導電型の第２カソード部と、
を有する
請求項１に記載の半導体装置。
前記カソード領域は、
前記第１導電型領域よりもドーピング濃度の高い第１導電型の第１カソード部と、
前記半導体基板の前記裏面において、前記第１カソード部と隣接して設けられた第２導電型の第２カソード部と、
を有する
請求項１に記載の半導体装置。
【請求項3】
前記第１導電型領域のドーピング濃度は、１Ｅ１２ｃｍ－３以上、２Ｅ１４ｃｍ－３以下である
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項4】
前記半導体基板において、前記カソード領域の上方に設けられた第１導電型のドリフト領域を備え、
前記第１導電型領域は、前記半導体基板の前記おもて面まで延伸して設けられた前記ドリフト領域である
請求項２に記載の半導体装置。
前記第１導電型領域は、前記半導体基板の前記おもて面まで延伸して設けられた前記ドリフト領域である
請求項２に記載の半導体装置。
【請求項5】
前記第１カソード部のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ２０ｃｍ－３以下である
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項6】
前記第２カソード部のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項7】
前記第１カソード部および前記第２カソード部は、前記半導体基板の前記裏面において、予め定められたピッチで交互に設けられ、
前記第１カソード部および前記第２カソード部のピッチは、０．５μｍ以上、５０．０μｍ以下である
請求項２に記載の半導体装置。
前記第１カソード部および前記第２カソード部のピッチは、０．５μｍ以上、５０．０μｍ以下である
請求項２に記載の半導体装置。
【請求項8】
前記ショットキー接合電極とショットキー接合した前記メサ部の両端の前記複数のトレンチ部は、前記ショットキー接合電極の電位に設定されている
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項9】
前記ショットキー接合電極とショットキー接合した前記メサ部の両端の前記複数のトレンチ部は、ゲート電位に設定されている
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項10】
前記半導体基板の深さ方向における中心よりも前記半導体基板の裏面側であって、前記半導体基板の深さ方向において、前記カソード領域よりも前記半導体基板の前記おもて面側に設けられた第１導電型のバッファ領域を備える
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項11】
トランジスタ部を備え、
前記トランジスタ部は、
前記半導体基板の前記おもて面に設けられ、前記第１導電型領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
前記エミッタ領域の下方に設けられた第２導電型のベース領域と、
前記半導体基板の裏面に設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のコレクタ領域と
を有する
請求項２に記載の半導体装置。
前記トランジスタ部は、
前記半導体基板の前記おもて面に設けられ、前記第１導電型領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
前記エミッタ領域の下方に設けられた第２導電型のベース領域と、
前記半導体基板の裏面に設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のコレクタ領域と
を有する
請求項２に記載の半導体装置。
【請求項12】
前記トランジスタ部および前記ダイオード部は、前記半導体基板のおもて面において、それぞれ複数のトレンチ部を備える
請求項１１に記載の半導体装置。
請求項１１に記載の半導体装置。
【請求項13】
前記トランジスタ部は、前記ダイオード部と隣接して設けられた境界部を備え、
前記境界部は、前記半導体基板の前記おもて面において、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有する
請求項１１に記載の半導体装置。
前記境界部は、前記半導体基板の前記おもて面において、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有する
請求項１１に記載の半導体装置。
【請求項14】
前記トランジスタ部は、前記ダイオード部と隣接して設けられた境界部を備え、
前記境界部は、前記半導体基板の前記おもて面に前記第１導電型領域を有する
請求項１１に記載の半導体装置。
前記境界部は、前記半導体基板の前記おもて面に前記第１導電型領域を有する
請求項１１に記載の半導体装置。
【請求項15】
前記境界部の下方の前記コレクタ領域は、前記第１カソード部と隣接して設けられる
請求項１４に記載の半導体装置。
請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献１には、ＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）構造を備えるＰＮダイオードを提供することが記載されている。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１６－１９５２７１号公報
特許文献２ 特開２０１６－２２５３４５号公報
［先行技術文献］
［特許文献］
特許文献１ 特開２０１６－１９５２７１号公報
特許文献２ 特開２０１６－２２５３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
スイッチング損失を低減した半導体装置を提供する。
【課題を解決するための手段】
【0004】
本発明の第１の態様においては、ダイオード部を備える半導体装置であって、前記ダイオード部は、半導体基板のおもて面に設けられた第１導電型領域と、前記半導体基板の上方に設けられ、前記第１導電型領域とショットキー接合されたショットキー接合電極と、前記半導体基板のおもて面に設けられた複数のトレンチ部と、を備える半導体装置を提供する。前記ショットキー接合電極は、前記複数のトレンチ部の間のメサ部に設けられた前記第１導電型領域とショットキー接合してよい。前記複数のトレンチ部のトレンチ深さＤｔと、前記複数のトレンチ部の間のメサ部におけるメサ幅Ｗｍは、Ｄｔ／Ｗｍ≧２を満たしてよい。
【0005】
上記の半導体装置は、前記半導体基板の裏面に設けられたカソード領域を備えてよい。前記カソード領域は、前記第１導電型領域よりもドーピング濃度の高い第１導電型の第１カソード部と、前記半導体基板の前記裏面において、前記第１カソード部と隣接して設けられた第２導電型の第２カソード部と、を有してよい。
【0006】
上記いずれかの半導体装置において、前記第１導電型領域のドーピング濃度は、１Ｅ１２ｃｍ－３以上、２Ｅ１４ｃｍ－３以下であってよい。
【0007】
上記いずれかの半導体装置は、前記半導体基板において、前記カソード領域の上方に設けられた第１導電型のドリフト領域を備えてよい。前記第１導電型領域は、前記半導体基板の前記おもて面まで延伸して設けられた前記ドリフト領域であってよい。
【0008】
上記いずれかの半導体装置において、前記第１カソード部のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ２０ｃｍ－３以下であってよい。
【0009】
上記いずれかの半導体装置において、前記第２カソード部のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ１８ｃｍ－３以下であってよい。
【0010】
上記いずれかの半導体装置において、前記第１カソード部および前記第２カソード部は、前記半導体基板の前記裏面において、予め定められたピッチで交互に設けられてよい。前記第１カソード部および前記第２カソード部のピッチは、０．５μｍ以上、５０．０μｍ以下であってよい。
【0011】
上記いずれかの半導体装置において、前記ショットキー接合電極とショットキー接合した前記メサ部の両端の前記複数のトレンチ部は、前記ショットキー接合電極の電位に設定されてよい。
【0012】
上記いずれかの半導体装置において、前記ショットキー接合電極とショットキー接合した前記メサ部の両端の前記複数のトレンチ部は、ゲート電位に設定されてよい。
【0013】
上記いずれかの半導体装置は、前記半導体基板の深さ方向における中心よりも前記半導体基板の裏面側であって、前記半導体基板の深さ方向において、前記カソード領域よりも前記半導体基板の前記おもて面側に設けられた第１導電型のバッファ領域を備えてよい。
【0014】
上記いずれかの半導体装置は、トランジスタ部を備えてよい。前記トランジスタ部は、前記半導体基板の前記おもて面に設けられ、前記第１導電型領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、前記エミッタ領域の下方に設けられた第２導電型のベース領域と、前記半導体基板の裏面に設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のコレクタ領域とを有してよい。
【0015】
上記いずれかの半導体装置において、前記トランジスタ部および前記ダイオード部は、前記半導体基板のおもて面において、それぞれ複数のトレンチ部を備えてよい。
【0016】
上記いずれかの半導体装置において、前記トランジスタ部は、前記ダイオード部と隣接して設けられた境界部を備えてよい。前記境界部は、前記半導体基板の前記おもて面において、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有してよい。
【0017】
上記いずれかの半導体装置において、前記トランジスタ部は、前記ダイオード部と隣接して設けられた境界部を備えてよい。前記境界部は、前記半導体基板の前記おもて面に前記第１導電型領域を有してよい。
【0018】
上記いずれかの半導体装置において、前記境界部の下方の前記コレクタ領域は、前記第１カソード部と隣接して設けられてよい。
【0019】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0020】
【図1A】半導体装置１００の上面図の一例を示す。
【図2A】半導体装置１００の変形例の上面図である。
【図2B】半導体装置１００の変形例のｂ－ｂ'断面を示す。
【図3】半導体装置１００の変形例の上面図である。
【図4】比較例に係る半導体装置５００の断面図である。
【図5A】ダイオード部８０の電圧波形の一例を示す。
【図5B】ダイオード部８０の電流波形の一例を示す。
【図6A】ＰＮダイオードの電気特性を示すリニアスケールのグラフである。
【図6B】ＰＮダイオードの電気特性を示す対数スケールのグラフである。
【図7A】ＰＮダイオードの逆回復時の電流波形を示す図である。
【図7B】ＰＮダイオードの逆回復時の電圧波形を示す図である。
【図8】ダイオード部８０のポテンシャルエネルギーを示すグラフである。
【図9】比較例であるショットキーバリアダイオードの耐圧を示す。
【図10】実施例のショットキーバリアダイオードの耐圧を示す。
【図11】ダイオード部８０の耐圧のメサ幅依存性を示す図である。
【発明を実施するための形態】
【0021】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0022】
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
【0023】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
【0024】
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
【0025】
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
【0026】
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
【0027】
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。同様にＮ－－型またはＰ－－型と記載した場合には、Ｐ－型またはＮ－型よりもドーピング濃度が低いことを意味する。
【0028】
図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。本例のトランジスタ部７０は、トランジスタ部７０とダイオード部８０との境界に位置する境界部９０を含む。
【0029】
トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２については後述する。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
【0030】
ダイオード部８０は、半導体基板１０の裏面に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。
【0031】
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
【0032】
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
【0033】
本例の半導体装置１００は、半導体基板１０のおもて面２１において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。おもて面２１については後述する。また、本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
【0034】
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
【0035】
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）、アルミニウム－銅合金（ＡｌＣｕ）等の金属合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物、コバルトやコバルト化合物、ニッケルやニッケル化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
【0036】
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
【0037】
コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
【0038】
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
【0039】
接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面２１の上方に設けられる。
【0040】
ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面２１に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
【0041】
接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
【0042】
ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
【0043】
本例のトランジスタ部７０は、２つのゲートトレンチ部４０と３つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、２：３の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本の延伸部分３１を有する。また、トランジスタ部７０は、ゲートトレンチ部４０と隣接して、２本の延伸部分３１を有している。
【0044】
但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、１：１であってもよく、２：４であってもよい。また、トランジスタ部７０は、全てのトレンチ部をゲートトレンチ部４０として、ダミートレンチ部３０を有さなくてもよい。
【0045】
ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ－型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
【0046】
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
【0047】
コンタクトホール５４は、ダイオード部８０において、第１導電型領域１１の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。
【0048】
メサ部７１は、半導体基板１０のおもて面２１と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
【0049】
メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面２１において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
【0050】
ベース領域１４は、半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
【0051】
エミッタ領域１２は、半導体基板１０のおもて面２１に設けられ、第１導電型領域１１よりもドーピング濃度の高い領域である。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面２１において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
【0052】
また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。
【0053】
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０またはダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
【0054】
境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、エミッタ領域１２を有さなくてよい。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。
【0055】
メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有する。本例のメサ部９１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
【0056】
メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面２１において、第１導電型領域１１を有する。本例のメサ部８１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
【0057】
第１導電型領域１１は、半導体基板１０のおもて面２１に設けられる。第１導電型領域１１は、第１導電型を有する。本例の第１導電型領域１１は、エミッタ電極５２とショットキー接合する。第１導電型領域１１は、エミッタ電極５２とのショットキー接合が可能なドーピング濃度を有する。第１導電型領域１１のドーピング濃度は、１Ｅ１２ｃｍ－３以上、２Ｅ１４ｃｍ－３以下であってよい。第１導電型領域１１は、ドリフト領域１８であってよい。
【0058】
エミッタ電極５２は、複数のトレンチ部の間のメサ部に設けられた第１導電型領域１１とショットキー接合する。本例のエミッタ電極５２は、メサ部８１に設けられた第１導電型領域１１とショットキー接合する。
【0059】
本例の第１導電型領域１１は、メサ部８１に設けられているが、メサ部９１に設けられてもよい。エミッタ領域１２は、メサ部７１に設けられているが、メサ部８１およびメサ部９１には設けられなくてよい。コンタクト領域１５は、メサ部７１およびメサ部９１に設けられているが、メサ部８１には設けられなくてよい。
【0060】
図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
【0061】
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
【0062】
バッファ領域２０は、半導体基板１０の深さ方向における中心よりも半導体基板１０の裏面２３側であって、半導体基板１０の深さ方向において、カソード領域８２よりも半導体基板１０のおもて面２１側に設けられた第１導電型の領域である。本例のバッファ領域２０は、ドリフト領域１８よりも半導体基板１０の裏面２３側に設けられる。本例のバッファ領域２０は、一例としてＮ－型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
【0063】
コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ領域２２は、半導体基板１０の裏面２３に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコレクタ領域２２は、一例としてＰ＋型である。
【0064】
コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
【0065】
ベース領域１４は、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、エミッタ領域１２の下方に設けられてよい。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
【0066】
エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
【0067】
蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ－型である。蓄積領域１６は、トランジスタ部７０に設けられ、ダイオード部８０には設けられていない。但し、蓄積領域１６は、トランジスタ部７０とダイオード部８０の両方に設けられてよい。蓄積領域１６は省略されてよい。
【0068】
蓄積領域１６は、ゲートトレンチ部４０に接して設けられてよい。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１．０Ｅ１１ｃｍ－２以上、５．０Ｅ１３ｃｍ－２以下であってよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１．０Ｅ１２ｃｍ－２は１．０×１０１２ｃｍ－２を意味する。注入エネルギーを変えて、複数回注入したプロファイルを適用してもよく、トレンチ溝に斜め回転注入で深さ方向にブロードなプロファイルを適用してもよい。
【0069】
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通したものに含まれる。
【0070】
ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
【0071】
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
【0072】
ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
【0073】
層間絶縁膜３８は、おもて面２１に設けられている。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
【0074】
エミッタ電極５２は、半導体基板１０の上方に設けられ、第１導電型領域１１とショットキー接合される。エミッタ電極５２は、ショットキー接合電極の一例である。エミッタ電極５２は、複数のトレンチ部の間のメサ部に設けられた第１導電型領域１１とショットキー接合する。本例では、ショットキー接合電極とショットキー接合したメサ部の両端の複数のトレンチ部は、ショットキー接合電極の電位に設定されている。ショットキー接合電極の電位とは、エミッタ電位であってよい。本例では、メサ部８１の両端のダミートレンチ部３０は、エミッタ電位に設定されている。メサ部９１の両端のダミートレンチ部３０は、エミッタ電位に設定されてよい。
【0075】
第１ライフタイム制御領域１５１は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。一例において、第１ライフタイム制御領域１５１は、半導体基板１０にヘリウムを注入することで形成される。第１ライフタイム制御領域１５１を設けることにより、ターンオフ時間を低減し、テイル電流を抑制することにより、スイッチング時の損失を低減することができる。
【0076】
ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、格子欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、または、白金などの金属元素などでもよい。格子欠陥の形成には電子線が用いられてよい。
【0077】
ライフタイムキラー濃度とは、キャリアの再結合中心濃度である。ライフタイムキラー濃度は、格子欠陥の濃度であってよい。例えばライフタイムキラー濃度とは、空孔、複空孔などの空孔濃度であってよく、これらの空孔と半導体基板１０を構成する元素との複合欠陥濃度であってよく、または転位濃度であってよい。また、ライフタイムキラー濃度とは、ヘリウム、ネオンなどの希ガス元素の化学濃度としてもよく、または、白金などの金属元素の化学濃度としてもよい。
【0078】
第１ライフタイム制御領域１５１は、半導体基板１０の深さ方向において、半導体基板１０の中心よりも裏面２３側に設けられる。本例の第１ライフタイム制御領域１５１は、バッファ領域２０に設けられる。本例の第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の全面に設けられており、マスクを使用せずに形成できる。第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の一部に設けられてもよい。第１ライフタイム制御領域１５１を形成するための不純物のドーズ量は、０．５Ｅ１０ｃｍ－２以上、１．０Ｅ１３ｃｍ－２以下であっても、５．０Ｅ１０ｃｍ－２以上、５．０Ｅ１１ｃｍ－２以下であってもよい。
【0079】
また、本例の第１ライフタイム制御領域１５１は、裏面２３側からの注入により形成されている。これにより、半導体装置１００のおもて面２１側への影響を回避できる。例えば、第１ライフタイム制御領域１５１は、裏面２３側からヘリウムを照射することにより形成される。ここで、第１ライフタイム制御領域１５１がおもて面２１側からの注入により形成されているか、裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
【0080】
コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
【0081】
第１導電型領域１１は、半導体基板１０において、カソード領域８２の上方に設けられる。本例の第１導電型領域１１は、半導体基板１０のおもて面２１まで延伸して設けられたドリフト領域１８である。本例の第１導電型領域１１は、ドリフト領域１８であるが、ドリフト領域１８と異なる領域であってもよい。即ち、第１導電型領域１１は、ドリフト領域１８と異なるドーピング濃度を有してもよい。
【0082】
第１導電型領域１１は、メサ部８１において、一方のトレンチ部から隣接する他方のトレンチ部まで延伸して設けられてよい。第１導電型領域１１は、おもて面２１において、一方のトレンチ部から隣接する他方のトレンチ部まで延伸して設けられてよい。第１導電型領域１１が設けられたメサ部８１には、エミッタ領域１２、コンタクト領域１５および蓄積領域１６が設けられなくてよい。
【0083】
カソード領域８２は、半導体基板１０の裏面２３に設けられる。カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。即ち、本例の境界部９０の下方には、コレクタ領域２２が設けられている。本例のカソード領域８２は、第１カソード部１８１および第２カソード部１８２を有する。
【0084】
第１カソード部１８１は、第１導電型領域１１よりもドーピング濃度の高い第１導電型の領域である。一例において、第１カソード部１８１は、Ｎ＋型である。
【0085】
第２カソード部１８２は、半導体基板１０の裏面２３において、第１カソード部１８１と隣接して設けられる第２導電型の領域である。即ち、第２カソード部１８２は、第１カソード部１８１と直接接してよい。一例において、第２カソード部１８２は、Ｐ＋型である。
【0086】
第１カソード部１８１のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ２０ｃｍ－３以下であってよい。第２カソード部１８２のドーピング濃度は、１Ｅ１３ｃｍ－３以上、１Ｅ１８ｃｍ－３以下であってよい。第１カソード部１８１は、第２カソード部１８２を形成するためのイオン注入工程によって、Ｐ型のドーパントがイオン注入された後にＮ型のドーパントで打ち返すことによって形成されてよい。反対に、第２カソード部１８２は、第１カソード部１８１を形成するためのイオン注入工程によって、Ｎ型のドーパントがイオン注入された後にＰ型のドーパントで打ち返すことによって形成されてよい。
【0087】
第１カソード部１８１および第２カソード部１８２は、互いに接触した境界を形成するように配置される。第１カソード部１８１および第２カソード部１８２は、任意の方向において、交互に配置されてよい。本例の第１カソード部１８１および第２カソード部１８２は、トレンチ配列方向（例えば、Ｘ軸方向）において交互に配列されるが、トレンチ延伸方向（例えば、Ｙ軸方向）において交互に配列されてもよい。第１カソード部１８１および第２カソード部１８２は、上面視において、ストライプ状に配置されてよい。第１カソード部１８１および第２カソード部１８２の一方はドット状に形成されてもよい。
【0088】
第１カソード部１８１および第２カソード部１８２は、半導体基板１０の裏面２３において、予め定められたピッチＰ１で交互に設けられる。ピッチＰ１は、第１カソード部１８１および第２カソード部１８２の繰り返し方向（本例ではＸ軸方向）における第１カソード部１８１の中心と、第１カソード部１８１および第２カソード部１８２の繰り返し方向（本例ではＸ軸方向）における第２カソード部１８２の中心との距離である。第１カソード部１８１および第２カソード部１８２がＸ軸方向と異なる。本例のピッチＰ１は、０．５μｍ以上、５０．０μｍ以下である。
【0089】
トレンチ深さＤｔは、おもて面２１からトレンチ部の下端までの深さである。トレンチ深さＤｔは、ダミートレンチ部３０とゲートトレンチ部４０とで同一であってよく、異なっていてもよい。トレンチ深さＤｔは、一例において、５μｍである。
【0090】
メサ幅Ｗｍは、メサ部のトレンチ配列方向における幅である。メサ幅Ｗｍは、メサ部７１、メサ部８１およびメサ部９１において同一であってよく、異なっていてもよい。メサ幅Ｗｍは、一例において、１μｍである。
【0091】
トレンチ深さＤｔと、メサ幅Ｗｍは、Ｄｔ／Ｗｍ≧２を満たしてよい。トレンチ深さＤｔと、メサ幅Ｗｍは、Ｄｔ／Ｗｍ≧５を満たしてよい。メサ幅Ｗｍに対するトレンチ深さＤｔの比を大きくすることにより、後述する通り、ショットキー接合を有するダイオード部８０の耐圧を向上することができる。
【0092】
第１ライフタイム制御領域１５１は、トランジスタ部７０およびダイオード部８０の両方に設けられる。これにより、本例の半導体装置１００は、ダイオード部８０におけるリカバリーを高速化して、スイッチング損失をさらに低減できる。
【0093】
第２ライフタイム制御領域１５２は、半導体基板１０の深さ方向において、半導体基板１０の中心よりもおもて面２１側に設けられる。本例の第２ライフタイム制御領域１５２は、ドリフト領域１８に設けられる。第２ライフタイム制御領域１５２は、トランジスタ部７０およびダイオード部８０の両方に設けられる。第２ライフタイム制御領域１５２は、おもて面２１側から不純物を注入することにより形成されてもよく、裏面２３側から不純物を注入することにより形成されてもよい。第２ライフタイム制御領域１５２は、ダイオード部８０と境界部９０に設けられ、トランジスタ部７０の一部には設けられなくてもよい。
【0094】
第２ライフタイム制御領域１５２は、第１ライフタイム制御領域１５１の形成方法のうち、任意の方法で形成されてよい。第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２を形成するための元素およびドーズ量などは、同一であっても異なっていてもよい。
【0095】
本例の半導体装置１００は、アノードピーク電流を減少させて、逆回復時間を短くすることができる。これによりダイオード損失Ｅｒｒを低減できる。
【0096】
【0097】
境界部９０は、半導体基板１０のおもて面２１において第１導電型領域１１を有する。本例の第１導電型領域１１は、ドリフト領域１８である。
【0098】
本例のダイオード部８０は、複数のゲートトレンチ部４０を有する。ダイオード部８０の全てのトレンチ部がゲートトレンチ部４０であってもよい。本例のダイオード部８０は、境界部９０の近傍においてダミートレンチ部３０を有する。
【0099】
エミッタ電極５２とショットキー接合したメサ部８１の両端には、ゲート電位に設定されたゲートトレンチ部４０が設けられてよい。ダイオード部８０は、ゲートトレンチ部４０を設けることにより、後述の通り、ショットキー接合部近傍のポテンシャルエネルギーの上昇を抑えて、ショットキーバリアダイオードの逆回復耐圧を向上することができる。
【0100】
【0101】
境界部９０は、おもて面２１に第１導電型領域１１を備える。ダイオード部８０は、メサ部９１に隣接するメサ部８１と対応する裏面２３において第１カソード部１８１を備えてよい。即ち、コレクタ領域２２は、第１カソード部１８１と隣接してよい。但し、コレクタ領域２２は、第２カソード部１８２と隣接してもよい。境界部９０の下方のコレクタ領域２２は、第１カソード部１８１と隣接して設けられてよい。即ち、境界部９０の下方のコレクタ領域２２は、第１カソード部１８１と直接接してよい。
【0102】
本例の第１導電型領域１１は、隣接する複数のゲートトレンチ部４０に挟まれている。第１導電型領域１１は、メサ部８１において、一方のゲートトレンチ部４０から他方のゲートトレンチ部４０まで延伸して設けられてよい。
【0103】
図３は、半導体装置１００の変形例の上面図である。本例の半導体装置１００は、ダイオード部８０を備えるが、トランジスタ部７０を備えていない。本例のダイオード部８０は、複数のダミートレンチ部３０を備えるが、ゲートトレンチ部４０を備えてもよい。本例の半導体装置１００は、ショットキー接合電極としてアノード電極５３を備える。ダミートレンチ部３０は、ショットキー接合電極の電位としてアノード電位に設定されてよい。
【0104】
アノード電極５３は、金属を含む材料で形成される。アノード電極５３の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）、アルミニウム－銅合金（ＡｌＣｕ）等の金属合金で形成されてよい。アノード電極５３は、アルミニウム等で形成された領域の下層にチタンやチタン化合物、コバルトやコバルト化合物、ニッケルやニッケル化合物等で形成されたバリアメタルを有してよい。
【0105】
図４は、比較例に係る半導体装置５００の断面図である。半導体装置５００は、ＰＮダイオード部５８０を備える。ＰＮダイオード部５８０は、おもて面２１にアノード領域５１０を有し、裏面２３にカソード領域５２０およびＮ－型領域５３０を有する。ＰＮダイオード部５８０においてダイオード順方向への流れ出しを高速化するには、より低濃度のアノード領域５１０を形成する必要があるが、イオン注入の条件を制御するだけでは十分に低ドーピング濃度化することが困難な場合がある。
【0106】
図５Ａは、ダイオード部８０の電圧波形の一例を示す。本例では、トランジスタ部７０をオンしたときのダイオード部８０の電圧波形を示している。縦軸はダイオード部８０の順方向電圧ＶＡ［Ｖ］を示し、横軸は時間［ｓ］を示す。
【0107】
図５Ｂは、ダイオード部８０の電流波形の一例を示す。縦軸はダイオード部８０の順方向電流ＩＡ［Ａ］を示し、横軸は時間［ｓ］を示す。本例では、トランジスタ部７０をオンしたときのダイオード部８０の電流波形を示している。
【0108】
ＰＮＤ１は、予め定められたダイオード面積Ａを有するＰＮダイオードである。ＰＮＤ１は、ピッチＰ１が５μｍのＲＦＣ構造を有する。ＲＦＣ構造とは、カソード領域にＮ型のカソード部とＰ型のカソード部を有する構造を指す。
【0109】
ＳＢＤ１は、ＰＮＤ１よりもダイオード面積を縮小したショットキーバリアダイオードである。例えば、ＳＢＤ１のダイオード面積は、０．００４Ａである。ＳＢＤ１は、ピッチＰ１が５μｍのＲＦＣ構造を備える。
【0110】
ＳＢＤ２は、ＰＮＤ１よりもダイオード面積を縮小したショットキーバリアダイオードであるが非ＲＦＣ構造である。非ＲＦＣ構造のダイオードは、カソード領域にＰ型領域を有さずに全面にＮ型領域を有する。ＳＢＤ２のダイオード面積は、ＳＢＤ１と同じ０．００４Ａである。
【0111】
いずれの例においても、図５Ａの電圧波形の傾きが略同一となるように調整して、その条件に応じた電流波形を図５Ｂで示している。ショットキーバリアダイオードでは、ＰＮダイオードよりもダイオード面積を縮小した場合であっても、ＰＮダイオードと同等のＩＶ波形を得ることができる。即ち、ショットキーバリアダイオードでは、ＰＮダイオードよりも少ないダイオード面積で同等の電流を流すことができる。
【0112】
図６Ａは、ＰＮダイオードの電気特性を示すリニアスケールのグラフである。図６Ｂは、ＰＮダイオードの電気特性を示す対数スケールのグラフである。縦軸は順方向電流ＩＡを示し、横軸は順方向電圧ＶＡ［Ｖ］を示す。
【0113】
ＰＮＤ１は、ピッチＰ１が５μｍのＲＦＣ構造を有する。ＰＮＤ２は、ピッチＰ１が５０μｍのＲＦＣ構造を有する。ＰＮＤ３は、非ＲＦＣ構造のダイオードである。ＰＮＤ１およびＰＮＤ２は、ＲＦＣ構造を有しており、非ＲＦＣ構造のＰＮＤ３よりも電流の立ち上がりが改善している。ＰＮＤ１は、ＰＮＤ２よりもＲＦＣ構造のピッチを小さくすることにより、高電流時の電流を抑制することができる。
【0114】
ダイオード部は、ＲＦＣ構造を有することにより、ＰＮＰバイポーラの効果によって、非ＲＦＣ構造の場合よりも多くの電流を流すことができる。また、ＲＦＣ構造のＰＮＰバイポーラの効果によって電流の立ち上がりが改善する。ダイオード部がＲＦＣ構造を有することにより、シリーズ抵抗を高めて高電流時の電流を抑制できる。ＲＦＣ構造のピッチＰ１を狭くすることにより、シリーズ抵抗を高めて高電流時に流れる電流を抑制できる。ＲＦＣ構造のピッチＰ１が狭くなるほど、ＰＮの境界において空乏層が形成される領域が大きくなるのでダイオード部のシリーズ抵抗が大きくなる。
【0115】
図７Ａは、ＰＮダイオードの逆回復時の電流波形を示す図である。本例では、ＰＮＤ１～ＰＮＤ３の各ダイオードの電流波形を比較している。ＰＮＤ１～ＰＮＤ３は、予め定められた同一のダイオード面積Ａを有する。ＰＮＤ１～ＰＮＤ３の条件は、図６Ａおよび図６Ｂで示したＰＮＤ１～ＰＮＤ３の条件と同一であってよい。
【0116】
ＰＮＤ１およびＰＮＤ２は、ＲＦＣ構造を有することでアノードピーク電流を抑制することができる。また、ＰＮＤ１は、ＰＮＤ２よりもＲＦＣ構造のピッチＰ１を小さくすることで、シリーズ抵抗を高めて更にアノードピーク電流を抑制することができる。これにより、ダイオード部の逆回復時間を短くして、ダイオード損失Ｅｒｒを低減することができる。
【0117】
図７Ｂは、ＰＮダイオードの逆回復時の電圧波形を示す図である。本例では、ＰＮＤ１～ＰＮＤ３の各ダイオードの電流波形を比較している。ＰＮＤ１～ＰＮＤ３は、予め定められた同一のダイオード面積Ａを有する。
【0118】
ＰＮＤ１およびＰＮＤ２は、ＲＦＣ構造を有することで、ダイオード部の順方向電圧をより短時間で変化させることができる。また、ＰＮＤ１は、ＰＮＤ２よりもＲＦＣ構造のピッチＰ１を小さくすることで、ダイオード部の順方向電圧をより短時間で変化させることができる。このように、ピッチＰ１の小さなＲＦＣ構造を設けることで、ダイオード部の逆回復時間を短くして、ダイオード損失Ｅｒｒを低減することができる。
【0119】
図８は、ダイオード部８０のポテンシャルエネルギーを示すグラフである。本例のダイオード部８０は、ゲートトレンチ部４０を有する。
【0120】
実線は、ゲートトレンチ部４０で挟まれたメサ部８１の中央におけるポテンシャルエネルギーの分布を示す。メサ部８１の中央とは、トレンチ配列方向（即ち、Ｘ軸方向）におけるメサ部８１の中心であってよい。破線は、ゲートトレンチ部４０の中央におけるポテンシャルエネルギーの分布を示す。ゲートトレンチ部４０の中央とは、トレンチ配列方向（即ち、Ｘ軸方向）におけるゲートトレンチ部４０の中心であってよい。ゲートトレンチ部４０で挟まれたメサ部８１においては、カソード電極に電圧を印加してもダイオード部８０のショットキー接合部への影響が少ない。これにより、ショットキー接合部近傍のポテンシャルエネルギーの上昇を抑えて、ダイオード部８０の逆回復耐圧を向上することができる。
【0121】
図９は、比較例であるショットキーバリアダイオードの耐圧を示す。本例のダイオード部は複数のトレンチ部を有さない。そのため、比較例のショットキーバリアダイオードは、カソード電極による電圧の印加の影響を受けて、１０Ｖ以下の低い耐圧を有する。
【0122】
図１０は、実施例のショットキーバリアダイオードの耐圧を示す。本例のショットキーバリアダイオードは、複数のゲートトレンチ部４０に挟まれたメサ部にショットキー接合を有する。これにより、図９の比較例よりも高い耐圧を有する。本例のショットキーバリアダイオードは、１０００Ｖ以上の耐圧を有してよい。
【0123】
図１１は、ダイオード部８０の耐圧のメサ幅依存性を示す図である。縦軸は順方向電流を示し、横軸は順方向電圧を示す。４つの実施例では、それぞれトレンチ深さとメサ幅との比Ｄｔ／Ｗｍがそれぞれ異なる。本例では、Ｄｔ／Ｗｍ＝１．３７５、Ｄｔ／Ｗｍ＝２．７５、Ｄｔ／Ｗｍ＝５、およびＤｔ／Ｗｍ＝１１の４種類の条件を用いたシミュレーション結果を示している。
【0124】
いずれの実施例においても複数のゲートトレンチ部４０で挟まれたショットキー接合を有することにより、逆耐圧特性を向上することができる。Ｄｔ／Ｗｍを２以上とすることにより、耐圧を維持しつつリーク電流を抑制することができる。また、Ｄｔ／Ｗｍを５以上とすることにより、リーク電流をさらに抑制しつつ、耐圧を向上することができる。
【0125】
以上の通り、半導体装置１００は、ＰＮダイオードよりもバリア障壁が小さいショットキーバリアダイオードを有することにより、ダイオード順方向への流れ出しを改善して順方向バイアス時の動作を高速化できる。また、半導体装置１００は、ＲＦＣ構造を有することにより、アノードピーク電流を低減して、スイッチング損失を抑制することができる。
【0126】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0127】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0128】
１０・・・半導体基板、１１・・・第１導電型領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、・・・３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５３・・・アノード電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１５１・・・第１ライフタイム制御領域、１５２・・・第２ライフタイム制御領域、１８１・・・第１カソード部、１８２・・・第２カソード部、５００・・・半導体装置、５１０・・・アノード領域、５２０・・・カソード領域、５３０・・・Ｎ－型領域、５８０・・・ＰＮダイオード部
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】