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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024139129
(43)【公開日】2024-10-09
(54)【発明の名称】マトリックス基板及び画像表示装置
(51)【国際特許分類】
G09F 9/00 20060101AFI20241002BHJP
G09F 9/30 20060101ALI20241002BHJP
G09G 3/3225 20160101ALI20241002BHJP
G09G 3/20 20060101ALI20241002BHJP
H10K 50/10 20230101ALI20241002BHJP
H10K 59/12 20230101ALI20241002BHJP
H10K 59/82 20230101ALI20241002BHJP
H10K 50/88 20230101ALI20241002BHJP
H10K 59/131 20230101ALI20241002BHJP
H10K 59/129 20230101ALI20241002BHJP
【ＦＩ】
G09F9/00 346Z
G09F9/30 365
G09F9/30 309
G09F9/00 302
G09G3/3225
G09G3/20 622G
G09G3/20 622D
H10K50/10
H10K59/12
H10K59/82
H10K50/88
G09G3/20 621M
H10K59/131
H10K59/129
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023049936
(22)【出願日】2023-03-27
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000154
【氏名又は名称】弁理士法人はるか国際特許事務所
(72)【発明者】
【氏名】原田 賢治
(72)【発明者】
【氏名】高橋 英幸
(72)【発明者】
【氏名】森田 哲生
(72)【発明者】
【氏名】久保田 真啓
【テーマコード（参考）】
3K107
5C080
5C094
5C380
5G435
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107BB08
3K107CC29
3K107CC33
3K107CC43
3K107DD14
3K107DD38
3K107EE57
3K107FF04
3K107HH02
3K107HH05
5C080AA06
5C080BB05
5C080CC03
5C080DD29
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ04
5C080KK02
5C080KK07
5C080KK20
5C080KK43
5C094HA05
5C094HA08
5C380AA01
5C380AB06
5C380AB18
5C380AB34
5C380AB35
5C380AC07
5C380AC08
5C380AC11
5C380AC12
5C380AC13
5C380BD20
5C380CA08
5C380CB01
5C380CC26
5C380CC33
5C380CC39
5C380CC63
5C380CD014
5C380CF23
5G435AA13
5G435BB05
5G435CC09
5G435EE37
5G435EE47
5G435HH12
5G435LL07
5G435LL08
5G435LL17
(57)【要約】
【課題】ＥＬディスプレイにおける接続端子の腐食を効果的に抑制すること。
【解決手段】複数の規則的に配列されたＥＬ発光素子と、前記複数のＥＬ素子に、少なくとも第１の走査信号と、第２の走査信号を供給する走査回路と、前記走査回路に、接続配線により接続された複数の接続端子と、を有し、前記複数の接続端子には、隣接する２の接続端子であって、前記隣接する２の接続端子と前記走査回路とを接続する２の前記接続配線の少なくともいずれかに反転回路が介挿され、一走査期間内における出力信号又は入力信号が共に高電位又は低電位となる同論理期間が、互いに高電位及び低電位となる異論理期間よりも長いものが含まれる、マトリックスアレイ基板。
【選択図】図１
【解決手段】複数の規則的に配列されたＥＬ発光素子と、前記複数のＥＬ素子に、少なくとも第１の走査信号と、第２の走査信号を供給する走査回路と、前記走査回路に、接続配線により接続された複数の接続端子と、を有し、前記複数の接続端子には、隣接する２の接続端子であって、前記隣接する２の接続端子と前記走査回路とを接続する２の前記接続配線の少なくともいずれかに反転回路が介挿され、一走査期間内における出力信号又は入力信号が共に高電位又は低電位となる同論理期間が、互いに高電位及び低電位となる異論理期間よりも長いものが含まれる、マトリックスアレイ基板。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数の規則的に配列されたＥＬ発光素子と、
前記複数のＥＬ素子に、少なくとも第１の走査信号と、第２の走査信号を供給する走査回路と、
前記走査回路に、接続配線により接続された複数の接続端子と、
を有し、
前記複数の接続端子には、隣接する２の接続端子であって、
前記隣接する２の接続端子と前記走査回路とを接続する２の前記接続配線の少なくともいずれかに反転回路が介挿され、
一走査期間内における出力信号又は入力信号が共に高電位又は低電位となる同論理期間が、互いに高電位及び低電位となる異論理期間よりも長いものが含まれる、
マトリックスアレイ基板。
前記複数のＥＬ素子に、少なくとも第１の走査信号と、第２の走査信号を供給する走査回路と、
前記走査回路に、接続配線により接続された複数の接続端子と、
を有し、
前記複数の接続端子には、隣接する２の接続端子であって、
前記隣接する２の接続端子と前記走査回路とを接続する２の前記接続配線の少なくともいずれかに反転回路が介挿され、
一走査期間内における出力信号又は入力信号が共に高電位又は低電位となる同論理期間が、互いに高電位及び低電位となる異論理期間よりも長いものが含まれる、
マトリックスアレイ基板。
【請求項2】
前記異論理期間は、前記一走査期間を走査線数で除した期間より短い、
請求項１に記載のマトリックスアレイ基板。
請求項１に記載のマトリックスアレイ基板。
【請求項3】
前記隣接する２の接続端子の内の、一の接続端子についての前記接続配線に介挿される前記反転回路の個数と、他の接続端子についての前記接続配線に介挿される前記反転回路の個数の差は、奇数である、
請求項１又は２に記載のマトリックスアレイ基板。
請求項１又は２に記載のマトリックスアレイ基板。
【請求項4】
前記走査回路から前記反転回路までの前記接続配線の長さは、前記反転回路から前記接続端子までの前記接続配線の長さよりも短い、
請求項１又は２に記載のマトリックスアレイ基板。
請求項１又は２に記載のマトリックスアレイ基板。
【請求項5】
請求項１又は２に記載のマトリックスアレイ基板と、
前記マトリックスアレイ基板の前記複数の接続端子の少なくとも一部と接続されるドライバ回路と、
を有する画像表示装置。
前記マトリックスアレイ基板の前記複数の接続端子の少なくとも一部と接続されるドライバ回路と、
を有する画像表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マトリックス基板及び画像表示装置に関する。
【背景技術】
【0002】
特許文献１には、フレキシブル有機ＥＬディスプレイに接続されるＦＰＣに形成される端子において、ＶＧＨとＶＧＬ、ＶＳＳとＶＤＤといった電位差の大きい端子と、それら端子に接続されるバレーパターンの腐食を抑制するため、端子間にダミー端子を挿入することにより、端子間及びバレーパターン間の距離を大きくすることが記載されている（特に、図２２Ｂ）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１６／０９３４８３号
【発明の概要】
【発明が解決しようとする課題】
【0004】
有機ＥＬディスプレイ等の画像表示装置には、機器への組み込み等の際の接続配線などはできる限りコンパクトであることが求められる。このとき、電位差の大きい端子や配線の腐食を抑制するため、特許文献１に記載されているように、端子間にダミー端子を設けると、接続配線用のＦＰＣが大きくなってしまう。また、端子や配線のパターン自体を微細化することにより接続配線の小型化を図ると、たとえダミー端子を設けたところで、端子間及び配線パターン間の距離は小さくなるため、腐食の問題は生じやすくなる。
【0005】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＥＬディスプレイにおける接続端子の腐食を効果的に抑制することである。また、本発明の追加の目的は、ＥＬディスプレイにおける配線パターンの腐食を効果的に抑制することである。
【課題を解決するための手段】
【0006】
上記課題を解決すべく本出願において開示される発明は種々の側面を有しており、それら側面の代表的なものの概要は以下のとおりである。
【0007】
（１）複数の規則的に配列されたＥＬ発光素子と、前記複数のＥＬ素子に、少なくとも第１の走査信号と、第２の走査信号を供給する走査回路と、前記走査回路に、接続配線により接続された複数の接続端子と、を有し、前記複数の接続端子には、隣接する２の接続端子であって、前記隣接する２の接続端子と前記走査回路とを接続する２の前記接続配線の少なくともいずれかに反転回路が介挿され、一走査期間内における出力信号又は入力信号が共に高電位又は低電位となる同論理期間が、互いに高電位及び低電位となる異論理期間よりも長いものが含まれる、マトリックスアレイ基板。
【0008】
（２）（１）において、前記異論理期間は、前記一走査期間を走査線数で除した期間より短い、マトリックスアレイ基板。
【0009】
（３）（１）又は（２）において、前記隣接する２の接続端子の内の、一の接続端子についての前記接続配線に介挿される前記反転回路の個数と、他の接続端子についての前記接続配線に介挿される前記反転回路の個数の差は、奇数である、マトリックスアレイ基板。
【0010】
（４）（１）～（３）のいずれかにおいて、前記走査回路から前記反転回路までの前記接続配線の長さは、前記反転回路から前記接続端子までの前記接続配線の長さよりも短い、マトリックスアレイ基板。
【0011】
（５）（１）～（４）のいずれかのマトリックスアレイ基板と、前記マトリックスアレイ基板の前記複数の接続端子の少なくとも一部と接続されるドライバ回路と、を有する画像表示装置。
【図面の簡単な説明】
【0012】
【図1】本発明の好適な実施形態に係るマトリックスアレイ基板の構成を概略的に示す概略平面図である。
【図2】マトリックスアレイ基板１の画像領域に形成される画素回路を示す回路図である。
【図3】一走査期間における、スタート信号、リセット信号、走査信号及び走査信号のタイミングチャートである。
【図4】一走査期間における、スタート信号線、リセット信号線、走査信号線及び走査信号線に印加される信号のタイミングチャートである。
【図5】本発明の別の実施形態に係るマトリックスアレイ基板の構成を概略的に示す概略平面図である。
【図6】別の実施形態についての、一走査期間における、スタート信号線、リセット信号線、走査信号線及び走査信号線に印加される信号のタイミングチャートである。
【図7】先に説明した実施形態に係るマリトックスアレイ基板を用いた画像表示装置の例を示す図である。
【発明を実施するための形態】
【0013】
【0014】
マトリックスアレイ基板１は、適切なドライバ回路と接続され、機器に組み込まれることで画像表示装置として機能する部材であり、平面状の基板ＳＵＢ上にマトリックス状に発光素子が規則的に配列された、いわゆるドットマトリックスタイプのフラットパネルディスプレイを構成するものである。本実施形態では、発光素子は有機ＥＬ素子であり、マトリックスアレイ基板１を用いて構成される画像表示装置は、有機ＥＬディスプレイである。
【0015】
マトリックスアレイ基板１は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬディスプレイに用いられる。マトリックスアレイ基板１は、ガラス基板などの絶縁性の基板ＳＵＢ上に、マトリックス状に多数の発光素子を配し、それぞれの発光素子の発光輝度を制御することにより画像を形成する画像領域ＤＡと、ＧＩＰ（パネル内ゲートドライバ）を配置したものである。また、基板ＳＵＢの図中下側の端辺には、マトリックスアレイ基板１を他の機器に電気的に接続するための接続パッドが配置された接続領域ＣＡが設けられる。
【0016】
ＧＩＰはいわゆる走査回路であり、ＧＩＰからは、画像領域ＤＡに形成された画素回路に対し、垂直方向の走査信号が出力される。本実施形態にて用いられている画素回路では、後述するように、一走査線あたり２つ１組の走査信号が出力され、それぞれ、走査信号Ｓ１および走査信号Ｓ２と称する。また、ＧＩＰから画像領域ＤＡに伸び、走査信号Ｓ１および走査信号Ｓ２を画素回路に伝達する２本１組の走査信号線をそれぞれ、走査信号線ＳＬ１及び走査信号線ＳＬ２と称する。また、ＧＩＰから伸びる走査信号Ｓ１，Ｓ２の最後の組は、モニタ用に割り当てられ、画像表示には用いられないから、ＧＩＰから出力される走査信号の組の数をｍとすると、画像領域ＤＡの垂直解像度は（ｍ－１）となる。
【0017】
以降、走査信号Ｓ１，Ｓ２の垂直方向に配列された組を区別する場合には、図１中最も上に示された、走査期間における最初の走査信号を１、最も下に示された、モニタ用に割り当てられた最後の走査信号をｍとなるよう番号を割りあて、走査信号Ｓ１（１）、走査信号Ｓ２（ｍ）のように、括弧書きで垂直方向の番号を併記する。また、それぞれの走査信号に対応する走査信号線についても、走査信号線ＳＬ１（１）、走査信号線ＳＬ２（ｍ）のように、括弧書きで垂直方向の番号を併記する。特に垂直方向の番号を区別しない場合には、単に、走査信号Ｓ１、走査信号Ｓ２、走査信号線ＳＬ１、走査信号線ＳＬ２のように、括弧書きを付すことなく記述する。
【0018】
また、画像領域ＤＡからは、複数のデータ信号線ＤＬが伸び、接続領域ＣＡに個々に設けられた複数の接続パッドＰにそれぞれ接続されている。データ信号線ＤＬは、画像領域ＤＡ中の各画素に対し、発光素子が発光すべき輝度を電圧値で与えるものであり、データ信号線ＤＬの数は、画像領域ＤＡの水平解像度に等しい。
【0019】
接続パッドＰは、マトリックスアレイ基板１と他の部材を電気的に接続するための端子であり、基板ＳＵＢ上に形成された信号線等他の配線より幅広に形成され、また、最終的に封止されることなく露出している。他の部材は、例えばＦＰＣ（フレキシブルプリント基板）であり、接続パッドとの接続は、はんだ付けやＡＣＦ（異方性導電膜）を用いたいわゆるＦＯＧ（Ｆｉｌｍ Ｏｎ Ｇｌａｓｓ）実装であってよい。接続パッドＰは、後述するようにデータ信号線ＤＬの他にも接続されるものがあるが、移行では、符号に添え字を付すことにより、どの信号線に接続されている接続パッドＰであるかを明示する。例えば、接続パッドＰＤＬとして示されるものは、データ信号線ＤＬに接続されている。その信号線に接続されているかを区別しない場合には、添え字を付すことなく、単に接続パッドＰと記述する。
【0020】
ＧＩＰには、外部から垂直方向の操作の開始タイミングを指示するスタート信号ＳＴ、ＧＩＰの内部状態をリセットするリセット信号ＲＳが入力されるようになっている。ＧＩＰのスタート信号及びリセット信号ＲＳの入力位置は、最初に走査がなされる走査信号線ＳＬ１（１），ＳＬ２（１）の近傍であって、図１に示したＧＩＰの上部であるから、ＧＩＰに接続されるスタート信号線ＳＴＬ及び、リセット信号線ＲＳＬは、ＧＩＰの表示領域ＤＡとは反対側の側部を平行に通過して、接続領域ＣＡの接続パッドＰＳＴＬ及び接続パッドＰＲＳＬに接続される。また、ＧＩＰから出力される最後の垂直方向の走査信号Ｓ１（ｍ）及びＳ２（ｍ）も、それぞれ、走査信号線ＳＬ１（ｍ）及びＳＬ２（ｍ）を介して、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）に接続される。
【0021】
また、本実施形態に係るマトリックスアレイ基板１では、スタート信号線ＳＴＬ及び走査信号線ＳＬ１（ｍ）のＧＩＰの近傍には、反転回路ＩＮＶが介挿されており、信号の論理を反転させるようになされている。反転回路ＩＮＶは、ＧＩＰを基板ＳＵＢ上に形成するプロセスの際に、同時に、直接基板ＳＵＢ上に形成されてよい。あるいは、反転回路を内蔵する半導体チップをいわゆるＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）の手法で基板ＳＵＢ上に実装してもよい。
【0022】
図２には、マトリックスアレイ基板１の画素領域ＤＡに形成される画素回路を示すため、その一部として、隣接する３つの画素ＰＸ１乃至ＰＸ３について回路図を示している。図２においても、図１と同様に、マトリックスアレイ基板１は基板ＳＵＢを有しており、基板ＳＵＢ上には画素領域ＤＡとＧＩＰ、並びに、接続領域ＣＡに形成された接続パッドＰが配置されている。なお、図１及び図２に示した本実施形態の例によるマトリックスアレイ基板１では、ＧＩＰは画素領域ＤＡの片側である、図中左側にのみ配置されているが、ＧＩＰは反対側の右側に配置しても、あるいは両側に配置してもよい。
【0023】
なお、本実施形態では画素ＰＸ１乃至ＰＸ３は、水平方向に並んだ３つの画素ＰＸ１乃至ＰＸ３から各々が構成され、それぞれ、ＲＧＢ光を発色するトリプレットを形成しているが、マトリックスアレイ基板１が用いられる画像表示装置がモノクロ表示のものであるのか、フルカラー表示のものであるのか、また、３原色表示のものであるのか、４原色表示またはそれ以上のものであるかにより、トリプレットの形成の有無や、カルテット以上とするかを任意に定めてよい。
【0024】
画素領域ＤＡ内には、走査信号線ＳＬ１及びＳＬ２が水平方向に形成されているとともに、垂直方向に交互に配列している。また、画素ＰＸ１乃至ＰＸ３のそれぞれに対応して、キャパシタＣが配置されている。さらに、画素ＰＸ１乃至ＰＸ３のそれぞれに対応して、スイッチングトランジスタＳＷａ、ＳＷｂ及びＳＷｃ並びに駆動トランジスタＤＲが配置され、図２に示されたように配線されている。なお、この例では、スイッチングトランジスタＳＷａ、ＳＷｂ及びＳＷｃ並びに駆動トランジスタＤＲは、トップゲート型のｐチャネル薄膜トランジスタである。
【0025】
また、画素領域ＤＡ内には、データ信号線ＤＬと電源線ＰＳＬとが形成されている。データ信号線ＤＬは、各々が垂直方向に延びており、水平方向に配列している。電源線ＰＳＬは、例えば、各々が垂直方向に延びており、水平方向に配列している。
【0026】
また、それぞれの画素ＰＸ１乃至ＰＸ３に対して、発光領域となる有機ＥＬ素子ＯＬＥＤが形成されている。有機ＥＬ素子ＯＬＥＤは、画素ＰＸ１乃至ＰＸ３の発光色に対応した材料でパターン形成され、劣化防止のため封止される。なお、マトリックスアレイ基板１が用いられる画像表示装置がカラーフィルタを使用するものである場合には、有機ＥＬ素子ＯＬＥＤは一律に白色発光するものであってもよい。
【0027】
駆動トランジスタＤＲとスイッチングトランジスタＳＷａと有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。スイッチングトランジスタＳＷａのゲートは、走査信号線ＳＬ１に接続されている。スイッチングトランジスタＳＷｂは映像信号線ＤＬと駆動トランジスタＤＲのドレインとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。スイッチングトランジスタＳＷｃは駆動トランジスタＤＲのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。キャパシタＣは、駆動トランジスタＤＲのゲートと定電位端子ＮＤ１’との間に接続されている。この例では、定電位端子ＮＤ１’は、電源端子ＮＤ１に接続されている。
【0028】
基板ＳＵＢ上に上述した画素回路を形成するプロセス及び材料、また、画素回路の構成要素の配置及び形状については、公知のものが既によく知られているため、本明細書ではこれらを改めて説明することはしない。
【0029】
このマトリックスアレイ基板１を画像表示装置として用いて画像を表示する場合、例えば、走査信号線ＳＬ２を順次走査する。即ち、画素ＰＸ１乃至ＰＸ３を行毎に選択する。或る行を選択している選択期間では、その行が含む画素ＰＸ１乃至ＰＸ３に対して書込動作を行う。そして、その行を選択していない非選択期間では、その行が含む画素ＰＸ１乃至ＰＸ３で表示動作を行う。
【0030】
或る行の画素ＰＸ１乃至ＰＸ３を選択する選択期間では、ＧＩＰは、先の画素ＰＸ１乃至ＰＸ３が接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷａを開く（非導通状態とする）走査信号を電圧信号として出力し、続いて、先の画素ＰＸ１乃至ＰＸ３が接続された走査信号線ＳＬ２にスイッチングトランジスタＳＷｂ及びＳＷｃを閉じる（導通状態とする）走査信号を電圧信号として出力する。この状態で、映像信号線ＤＬを通じて、映像信号が電流信号（書込電流）として入力され、駆動トランジスタＤＲのゲート－ソース間電圧を、映像信号に対応した大きさに設定する。その後、ＧＩＰは、先の画素ＰＸ１乃至ＰＸ３が接続された走査信号線ＳＬ２にスイッチングトランジスタＳＷｂ及びＳＷｃを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸ１乃至ＰＸ３が接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷａを閉じる走査信号を電圧信号として出力する。これにより、選択期間を終了する。
【0031】
選択期間に続く非選択期間では、スイッチングトランジスタＳＷａは閉じたままとし、スイッチングトランジスタＳＷｂ及びＳＷｃは開いたままとする。非選択期間では、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート－ソース間電圧に対応した大きさの駆動電流が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流の大きさに対応した輝度で発光する。換言すれば、駆動電流と映像信号とは大きさがほぼ等しいので、有機ＥＬ素子ＯＬＥＤを映像信号の大きさに対応した輝度で発光させることができる。
【0032】
なお、本実施形態のマトリックスアレイ基板１では、画素回路に図２の構成を採用しているが、画素回路は、映像信号の大きさに対応して駆動電流の大きさを制御可能なものであれば特に制限はない。例えば、画素回路には、映像信号線ＤＬから画素回路へと供給する映像信号として電流信号を利用する代わりに、電圧信号を利用する構成を採用してもよい。また、スイッチングトランジスタＳＷａ、ＳＷｂ及びＳＷｃ並びに駆動トランジスタＤＲとして、ｐチャネル薄膜トランジスタの代わりに、ｎチャネル薄膜トランジスタを使用してもよい。
【0033】
図３は、一走査期間における、スタート信号ＳＴ、リセット信号ＲＳ、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）のタイミングチャートである。スタート信号ＳＴ、リセット信号ＲＳ、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）は、図１より明らかなように、その信号を伝達する信号線（スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ））及び、接続パッド（接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ））は基板ＳＵＢ上で隣接して配置されている。
【0034】
図３より読み取れるように、リセット信号ＲＳは、走査期間に対して非常に短いパルス状のハイ信号を走査期間の最初に入力され、他の期間はロー信号のままである。スタート信号ＳＴは、リセット信号ＲＳのハイ信号の直後に、走査期間に対して非常に短いパルス状のロー信号を入力され、他の期間はハイ信号のままである。また、走査信号Ｓ１（ｍ）は、１番の走査線から順に走査がなされ、最後のｍ番目のタイミングが到来した際に、走査期間に対して非常に短いパルス状のロー信号が出力され、他の期間はハイ信号のままである。走査信号Ｓ２（ｍ）は、同じく最後のｍ番目のタイミングが到来した際に、走査期間に対して非常に短いパルス状のハイ信号が出力され、他の期間はロー信号のままである。
【0035】
ここで、スタート信号ＳＴ、リセット信号ＲＳ、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）がパルス状の信号を出力する期間はいずれも走査期間に対して非常に短く、通常は走査期間の１％以下である。そのため、走査期間のほぼ全期間にわたり、スタート信号ＳＴ及び走査信号Ｓ１（ｍ）はハイ状態であり、リセット信号ＲＳ及び走査信号Ｓ２（ｍ）はロー状態となる。なお、ここで「ほぼ全期間」という場合は、特定の期間（ここでは走査期間）の少なくとも半分より長い期間を指すものとする。
【0036】
図１に戻り、スタート信号ＳＴ、リセット信号ＲＳ、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）と同論理の電位をそれぞれの信号線（スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ））及び接続パッドＰ（接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ））に与えると、隣接して配置されているスタート信号線ＳＴＬ及びリセット信号線ＲＳＬは、走査期間のほぼ全期間にわたり、互いに異論理となる電位が与えられるため、ハイ電位とロー電位間の電位差が生じる。隣接する接続パッドＰＳＴＬと接続パッドＰＲＳＬについても全く同様に、走査期間のほぼ全期間にわたり、互いに異論理となる電位が与えられるため、ハイ電位とロー電位間の電位差が生じる。
【0037】
同様のことが接続パッドＰＲＳＬと接続パッドＰＳＬ１（ｍ）との間、走査信号線ＳＬ１（ｍ）と走査信号線ＳＬ２（ｍ）の間、そして接続パッドＰＳＬ１（ｍ）と接続パッドＰＳＬ２（ｍ）の間にも当てはまり、これらの信号線及び接続パッドＰは、互いに隣接するものとの間で、走査期間のほぼ全期間にわたり、互いに異論理となる電位が与えられるため、ハイ電位とロー電位間の電位差が生じることになる。
【0038】
このように、隣接する信号線または接続パッドＰに異なる論理の電位を与えると、隣接する信号線または接続パッドＰ間において電界が生じ、いわゆるエレクトロマイグレーションあるいはエレクトロケミカルマイグレーションによる腐食が生じ、短絡或いは断線といった故障の原因となり、製品寿命を縮めることとなる。この腐食の影響は、信号線または接続パッドＰの構造が微細となり、そのサイズが小さいほど、また、互いの距離が近いほど顕著となるため、この腐食を遅らせるために信号線間の距離及び、接続パッドＰ間の距離を大きくすると、製品の小型化・微細化を妨げることとなってしまう。
【0039】
そこで、本実施形態に係るマトリックスアレイ基板１では、図１に示すように、スタート信号線ＳＴＬ及び走査信号線ＳＬ１（ｍ）のＧＩＰの近傍に、反転回路ＩＮＶが介挿されており、反転回路ＩＮＶの前後で論理が反転する。
【0040】
図４は、一走査期間における、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）に印加される信号のタイミングチャートである。ここで、スタート信号線ＳＴＬ及び走査信号線ＳＬ１（ｍ）は、介挿された反転回路ＩＮＶの前後で信号の論理が反転するため、図４ではその主要な区間、すなわち、反転回路ＩＮＶの前後でより信号線の長さが長い区間における信号の論理を示している。また、接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）における信号論理は、それぞれ、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）に印加される信号のものに一致する。
【0041】
図４より読み取れるように、走査期間のほぼ全期間にわたり、ハイ状態であったスタート信号ＳＴ及び走査信号Ｓ１（ｍ）の信号論理が、反転回路ＩＮＶにより反転し、ロー状態となるため、スタート信号線ＳＴＬの主要な区間、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）の主要な区間及び走査信号線ＳＬ２（ｍ）の信号論理は、一走査期間のほぼ全期間にわたり、同論理となる。そのため、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）の隣接するものの間では一走査期間のほぼ全期間について同電位となり、電界が発生しない。ハイ状態のパルス状の信号が与えられるわずかな期間については、隣接する信号線間で電位差が生じ、電界が発生するが、この期間は通常一走査期間の１％未満であって、実用上はほぼ無視することができ、電界の影響による信号線の短絡や断線の発生は事実上防止される。
【0042】
接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）についても同様であり、その信号論理は一走査期間のほぼ全期間にわたり、同論理となって隣接する接続パッドＰ間で電界が発生しないから、やはり、電界の影響による接続パッドＰの短絡や断線の発生は事実上防止される。
【0043】
上述した実施形態では、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）がこの順に隣接し、また、接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）がこの順に隣接しており、反転回路ＩＮＶがスタート信号線ＳＴＬと走査信号線ＳＬ１（ｍ）に介挿され、その結果、一走査期間中のほぼ全期間にわたり、これらの信号線及び接続パッドＰの電位がロー状態となるものである。しかしながら、隣接する信号線及び接続パッドＰ間の電界に起因する腐食を事実上防止するにあたっては、原理的には、この組み合わせに限定されなくてもよいことは明らかである。
【0044】
例えば、上述した実施形態では、反転回路ＩＮＶは、スタート信号線ＳＴＬと走査信号線ＳＬ１（ｍ）に介挿されていたが、これに限られず、反転回路ＩＮＶを、リセット信号線ＲＳＬと走査信号線ＳＬ２（ｍ）に介挿するようにしても同様の効果が得られる。この場合、タート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）、並びに、接続パッドＰＳＴＬ、接続パッドＰＲＳＬ、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）は、一走査期間中のほぼ全期間にわたり、その電位がハイ状態となることになる。
【0045】
より一般化して表現するならば、走査信号ＳＬ１と走査信号ＳＬ２のように、互いに、一走査期間中のほぼ全期間にわたり異論理となる第１の走査信号と第２の走査信号を供給する走査回路（上述した実施形態では、ＧＩＰ）に対し、少なくとも複数の接続配線（上述した実施形態では、信号線）により接続された少なくとも複数の接続端子（上述した実施形態では、接続パッドＰ）が接続されている条件において、任意の隣接する２の接続配線と、かかる接続配線に接続される任意の隣接する２の接続端子を考えた場合に、この２の接続配線の少なくともいずれかに反転回路ＩＮＶが介挿されることによって、これら隣接する２の接続配線、及び、隣接する２の接続端子の電位が共に高電位又は定電位となる同論理期間が、互いに高電位及び低電位と名なる異論理期間よりも長いものが含まれるならば、かかる２の接続配線及び接続端子間の電界に起因する腐食は事実上防止されるという効果が得られることになる。
【0046】
ここで、異論理期間は、一般に一走査期間に比して十分短いが、異論理期間が生じるのは、垂直方向の走査信号が与えられるタイミング、または、スタート信号ＳＴ及びリセット信号ＲＳが与えられるタイミングにおいてのみであるから、一走査期間を走査線数で除した期間より短くなる。
【0047】
また、隣接する接続配線（信号線）において、一走査期間中のほぼ全期間にわたり同論理となる区間ができるだけ長い方が、電界に起因する腐食を防止する観点では有利であるため、走査回路（ＧＩＰ）から反転回路ＩＮＶまでの接続配線の長さが、反転回路ＩＮＶから接続端子（接続パッドＰ）までの長さよりも短い方がより好ましいといえる。上述の実施形態で示したように、反転回路ＩＮＶは、その介挿される信号線において、ＧＩＰの近傍に設けられることが望ましい。
【0048】
また、反転回路ＩＮＶが設けられる数は、隣接する２の信号線において、１のみには限定されない。図５は、本発明の別の実施形態に係るマトリックスアレイ基板２の構成を概略的に示す概略平面図である。マトリックスアレイ基板２は、反転回路ＩＮＶの配置を除き、その構成及び構成は先の実施形態に係るマトリックスアレイ基板１と同様であるから、共通する要素には同符号を付し、重複する記載は省略するとともに、マトリックスアレイ基板２の加増領域ＤＡに形成される画素回路の例を示す回路図として、図２に示したものを援用する。
【0049】
信号線の途中に、信号の立ち上がりと立ち下がりの波形を整形し、その論理、すなわち、信号電位を安定させる目的で反転回路が介挿させることがある。そのような場合には、基本的には、論理信号を伝達する信号線にはすべて、反転回路が介挿される可能性がある。
【0050】
図５に示したマトリックスアレイ基板２においては、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）の全てに、反転回路ＩＮＶが介挿されている。しかしながら、一律に隣接する信号線に同数の反転回路ＩＮＶを介挿させると、例えば、反転回路ＩＮＶを信号線当たり１個介挿させると、図３に示したスタート信号ＳＴ、リセット信号ＲＳ、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）の論理が反転するだけである。そのため、隣接する信号線や接続パッドＰ、例えば、スタート信号線ＳＴＬ、リセット信号線ＲＳＬに与えられる信号は、走査期間のほぼ全期間にわたり、互いに異論理となり、ハイ電位とロー電位間の電位差が生じてしまう。
【0051】
そこで、図５に示したように、スタート信号線ＳＴＬには２個の反転回路ＩＮＶを直列に介挿し、リセット信号線ＲＳＬには１個の反転回路ＩＮＶを介挿すると、スタート信号線ＳＴＬにはスタート信号ＳＴと同論理の信号が印加され、リセット信号線ＲＳＬにはリセット信号ＲＳの論理が反転した信号が印加されるから、スタート信号線ＳＴＬ及びリセット信号線ＲＳＬの主要な区間に与えられる信号は、走査期間のほぼ全期間にわたり、互いに同論理となり、電位差が生じないため、電界に起因する腐食は事実上防止される。
【0052】
より一般的に表現すると、隣接する２の接続端子（接続パッド）の内の、一の接続端子についての接続配線（信号線）に介挿される反転回路の個数と、他の接続端子についての接続配線に介挿される反転回路の個数の差が奇数であればよい。かかる２の接続端子及び接続配線についての、走査回路（ＧＩＰ）に入力され、又は出力される信号の走査期間のほぼ全期間にわたっての信号論理が異論理であったとしても、当該信号を伝達する２の接続端子及び接続配線の主要な区間における信号論理は同論理となるため、電界に起因する腐食が事実上防止される。
【0053】
図５に示した例では、隣接する２の接続端子は、接続パッドＰＲＳＬ及び接続パッドＰＳＴＬであり、接続パッドＰＲＳＬに接続されるリセット信号線ＲＳＬには１個の反転回路ＩＮＶが介挿され、接続パッドＰＳＴＬに接続されるスタート信号線ＳＴＬには２個の反転回路ＩＮＶが介挿されているから、その個数の差は１であり、奇数である。同様の関係が、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）と、それらに接続される走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）にも当てはまる。
【0054】
図６は、別の実施形態についての、一走査期間における、スタート信号線ＳＴＬ、リセット信号線ＲＳＬ、走査信号線ＳＬ１（ｍ）及び走査信号線ＳＬ２（ｍ）に印加される信号のタイミングチャートである。先の実施形態について図４に示したものに比して、信号の論理が全体として反転しているが、いずれの信号も、走査期間のほぼ全期間にわたり、ハイ状態であり、同論理であって電位差は生じないから、この実施形態に係るマトリックスアレイ基板２についても、先の実施形態に係るマトリックスアレイ基板１と同様に、電界の影響による信号線の短絡や断線の発生は事実上防止されることがわかる。
【0055】
図７は、先に説明した実施形態に係るマリトックスアレイ基板１又は、マトリックスアレイ基板２（以下、マトリックスアレイ基板１，２と記す。）を用いた画像表示装置１０の例を示す図である。
【0056】
画像表示装置１０は、ここでは、有機ＥＬディスプレイであり、スマートフォンやパッド型端末、ノートＰＣなどの携帯用機器や、テレビやモニタ、あるいは車載機器や設備組み込み機器などに用いられ得るものである。画像表示装置１０は、マトリックスアレイ基板１，２の接続領域ＣＡに配置された接続パッドＰに、ＦＰＣ３がＦＯＧの手法を用いて接続固定されたものである。
【0057】
ＦＰＣ３には、画像表示装置１０を組み込む機器と電気的に接続するための端子ＴＭを備えるほか、マトリックスアレイ基板１，２を駆動するためのドライバ回路を組み込んだＬＳＩ４が実装されている。ドライバ回路は、端子ＴＭと電気的に接続され、組み込み機器が有するグラフィックスコントローラ等の表示制御回路から、マトリックスアレイ基板１，２の表示領域ＤＡに表示すべき画像の情報等の入力を受ける。
【0058】
また、ドライバ回路は、マトリックスアレイ基板１，２の接続領域ＣＡに形成された接続パッドＰと接続され、適宜の走査周期と同期して、スタート信号ＳＴ、リセット信号ＲＳ、データ信号等をマトリックスアレイ基板１，２に出力する。なお、マトリックスアレイ基板１，２の信号線に奇数個の反転回路ＩＮＶが介挿されている場合には、当該信号線に対応する信号として、反転した論理の信号を出力するようになされている。
【0059】
なお、ドライバ回路は、マトリックスアレイ基板１，２からの走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）の入力を受けるように構成され、同信号を受信し、一回の走査が終了したことを確認してから次の走査のためのスタート信号ＳＴ及びリセット信号ＲＳを出力するものとし、走査期間内に走査信号Ｓ１（ｍ）又は走査信号Ｓ２（ｍ）の入力がない場合には、組み込み機器にエラー信号を送信するように構成されてよい。あるいは、走査信号Ｓ１（ｍ）及び走査信号Ｓ２（ｍ）は、マトリックスアレイ基板１，２の製造時の品質チェックにのみ用いるものとして、ドライバ回路はこれらの信号を無視するか、接続パッドＰＳＬ１（ｍ）及び接続パッドＰＳＬ２（ｍ）とは接続されず、これらの信号の入力を受けないものとしてもよい。いずれにせよ、ドライバ回路は、マトリックスアレイ基板１，２の複数の接続端子（接続パッドＰ）の少なくとも一部と電気的に接続される。
【符号の説明】
【0060】
１，２ マトリックスアレイ基板、３ ＦＰＣ、４ ＬＳＩ、１０ 画像表示装置、ＳＵＢ 基板、ＤＡ 画像領域、ＣＡ 接続領域、Ｓ１，Ｓ２ 走査信号、ＳＬ１，ＳＬ２ 走査信号線、ＳＴ スタート信号、ＳＴＬ スタート信号線、ＲＳ リセット信号、ＲＳＬ リセット信号線、ＤＬ データ信号線、Ｐ 接続パッド、ＴＭ 端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】