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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024139151
(43)【公開日】2024-10-09
(54)【発明の名称】基板
(51)【国際特許分類】
H05K 3/46 20060101AFI20241002BHJP
H01L 23/12 20060101ALI20241002BHJP
【ＦＩ】
H05K3/46 N
H05K3/46 Q
H01L23/12 F
H01L23/12 301Z
【審査請求】有
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023049969
(22)【出願日】2023-03-27
(71)【出願人】
【識別番号】311012169
【氏名又は名称】ＮＥＣパーソナルコンピュータ株式会社
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100169764
【弁理士】
【氏名又は名称】清水 雄一郎
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(74)【代理人】
【識別番号】100206081
【弁理士】
【氏名又は名称】片岡 央
(72)【発明者】
【氏名】南條 敏彦
(72)【発明者】
【氏名】▲高▼橋 鴻生
【テーマコード（参考）】
5E316
【Ｆターム（参考）】
5E316AA32
5E316AA42
5E316AA43
5E316BB02
5E316CC32
5E316EE01
5E316FF01
5E316GG15
5E316GG28
5E316HH06
5E316HH40
5E316JJ02
5E316JJ03
(57)【要約】
【課題】波形補正ＩＣの搭載・非搭載の判断に応じてスムーズに設計の変更が可能な基板を提供する。
【解決手段】基板は、半導体チップと電子部品とを実装するために用いられる。基板は、第１面と、第１面とは反対側にある第２面と、基板を貫通する第１ビア及び第２ビアと、第１ビアに接続された第１パッドオンビアと、第２ビアに接続された第２パッドオンビアと、第１ビアに接続された第３パッドオンビアと、第２ビアに接続された第４パッドオンビアと、第１ビアと第２ビアとの間に位置し、第１ビアから離間して設けられた第１配線と、第１ビアと第２ビアとの間に位置し、第２ビア及び第１配線から離間して設けられた第２配線と、第２面において、第１ビアと第２ビアとの間に位置し、第１ビア及び第２ビアから離間して設けられた第３配線と、を有する。
【選択図】図１
【解決手段】基板は、半導体チップと電子部品とを実装するために用いられる。基板は、第１面と、第１面とは反対側にある第２面と、基板を貫通する第１ビア及び第２ビアと、第１ビアに接続された第１パッドオンビアと、第２ビアに接続された第２パッドオンビアと、第１ビアに接続された第３パッドオンビアと、第２ビアに接続された第４パッドオンビアと、第１ビアと第２ビアとの間に位置し、第１ビアから離間して設けられた第１配線と、第１ビアと第２ビアとの間に位置し、第２ビア及び第１配線から離間して設けられた第２配線と、第２面において、第１ビアと第２ビアとの間に位置し、第１ビア及び第２ビアから離間して設けられた第３配線と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体チップと電子部品とを実装するための基板であって、
第１面と、
前記第１面とは反対側にある第２面と、
前記基板を貫通し、前記第１面と前記第２面との間に設けられた第１ビアと、
前記基板を貫通し、前記第１面と前記第２面との間に設けられた第２ビアと、
前記第１面に設けられ、前記第１ビアに接続された第１パッドオンビアと、
前記第１面に設けられ、前記第２ビアに接続された第２パッドオンビアと、
前記第２面に設けられ、前記第１ビアに接続された第３パッドオンビアと、
前記第２面に設けられ、前記第２ビアに接続された第４パッドオンビアと、
前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビアから離間して設けられた第１配線と、
前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第２ビア及び前記第１配線から離間して設けられた第２配線と、
前記第２面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビア及び前記第２ビアから離間して設けられた第３配線と、
を有する、
基板。
第１面と、
前記第１面とは反対側にある第２面と、
前記基板を貫通し、前記第１面と前記第２面との間に設けられた第１ビアと、
前記基板を貫通し、前記第１面と前記第２面との間に設けられた第２ビアと、
前記第１面に設けられ、前記第１ビアに接続された第１パッドオンビアと、
前記第１面に設けられ、前記第２ビアに接続された第２パッドオンビアと、
前記第２面に設けられ、前記第１ビアに接続された第３パッドオンビアと、
前記第２面に設けられ、前記第２ビアに接続された第４パッドオンビアと、
前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビアから離間して設けられた第１配線と、
前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第２ビア及び前記第１配線から離間して設けられた第２配線と、
前記第２面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビア及び前記第２ビアから離間して設けられた第３配線と、
を有する、
基板。
【請求項2】
前記半導体チップが実装される第１実装領域と、
前記電子部品が実装される第２実装領域と、
波形補正ＩＣが実装される第３実装領域と、
を有し、
前記第１実装領域及び前記第２実装領域は、前記第２面の一部であり、
前記第３実装領域は、前記第１面の一部であり、
前記第１実装領域には、前記第１ビアに電気的に接続された第１接続配線の一部が配置され、
前記第２実装領域には、前記第２ビアに電気的に接続された第２接続配線の一部が配置され、
前記第３実装領域には、前記第１配線の一部及び前記第２配線の一部が配置されている、
請求項１に記載の基板。
前記電子部品が実装される第２実装領域と、
波形補正ＩＣが実装される第３実装領域と、
を有し、
前記第１実装領域及び前記第２実装領域は、前記第２面の一部であり、
前記第３実装領域は、前記第１面の一部であり、
前記第１実装領域には、前記第１ビアに電気的に接続された第１接続配線の一部が配置され、
前記第２実装領域には、前記第２ビアに電気的に接続された第２接続配線の一部が配置され、
前記第３実装領域には、前記第１配線の一部及び前記第２配線の一部が配置されている、
請求項１に記載の基板。
【請求項3】
前記基板の厚さ方向から見て、前記第１パッドオンビア及び前記第１配線に重なる第１導通領域と、
前記基板の厚さ方向から見て、前記第２パッドオンビア及び前記第２配線に重なる第２導通領域と、
前記基板の厚さ方向から見て、前記第３パッドオンビア及び前記第３配線に重なり、かつ、前記第４パッドオンビア及び前記第３配線に重なる第３導通領域と、
を有する、
請求項２に記載の基板。
前記基板の厚さ方向から見て、前記第２パッドオンビア及び前記第２配線に重なる第２導通領域と、
前記基板の厚さ方向から見て、前記第３パッドオンビア及び前記第３配線に重なり、かつ、前記第４パッドオンビア及び前記第３配線に重なる第３導通領域と、
を有する、
請求項２に記載の基板。
【請求項4】
前記第１面に形成されており、かつ、前記第１パッドオンビアと前記第１配線とを導通する第１導通部と、
前記第１面に形成されており、かつ、前記第２パッドオンビアと前記第２配線とを導通する第２導通部と、
を有する、
請求項１に記載の基板。
前記第１面に形成されており、かつ、前記第２パッドオンビアと前記第２配線とを導通する第２導通部と、
を有する、
請求項１に記載の基板。
【請求項5】
前記第１面に実装されており、かつ、前記第１配線及び前記第２配線に接続された波形補正ＩＣを有する、
請求項４に記載の基板。
請求項４に記載の基板。
【請求項6】
前記第１ビアに電気的に接続された半導体チップと、
前記第２ビアに電気的に接続された電子部品と、
を有し、
前記第１ビア、前記第１パッドオンビア、前記第１導通部、前記第１配線、前記波形補正ＩＣ、前記第２配線、前記第２導通部、前記第２パッドオンビア、前記第２ビア、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されている、
請求項５に記載の基板。
前記第２ビアに電気的に接続された電子部品と、
を有し、
前記第１ビア、前記第１パッドオンビア、前記第１導通部、前記第１配線、前記波形補正ＩＣ、前記第２配線、前記第２導通部、前記第２パッドオンビア、前記第２ビア、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されている、
請求項５に記載の基板。
【請求項7】
前記第２面に形成された第３導通部を有し、
前記第３導通部は、前記第３パッドオンビアと前記第３配線とを導通し、かつ、前記第４パッドオンビアと前記第３配線とを導通する、
請求項１に記載の基板。
前記第３導通部は、前記第３パッドオンビアと前記第３配線とを導通し、かつ、前記第４パッドオンビアと前記第３配線とを導通する、
請求項１に記載の基板。
【請求項8】
前記第１ビアに電気的に接続された半導体チップと、
前記第２ビアに電気的に接続された電子部品と、
を有し、
前記第１ビア、前記第３パッドオンビア、前記第３配線、前記第３導通部、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されている、
請求項７に記載の基板。
前記第２ビアに電気的に接続された電子部品と、
を有し、
前記第１ビア、前記第３パッドオンビア、前記第３配線、前記第３導通部、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されている、
請求項７に記載の基板。
【請求項9】
前記半導体チップから前記電子部品までの線長は、前記半導体チップの仕様で規定されている線長よりも長い、
請求項６又は請求項８に記載の基板。
請求項６又は請求項８に記載の基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板に関する。
【背景技術】
【0002】
高速デジタル伝送回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第４６１６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速デジタル伝送回路においては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や周辺の電子部品を動作させる信号波形の品質の確保が重要である。
高速デジタル伝送回路を備える基板の設計においては、コンプライアンス試験の結果に応じて、信号波形を補正する波形補正ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を基板に搭載するか否かの判断が行われる。
高速デジタル伝送回路を備える基板の設計においては、コンプライアンス試験の結果に応じて、信号波形を補正する波形補正ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を基板に搭載するか否かの判断が行われる。
【0005】
本発明は、上記問題点に鑑みてなされたものであり、波形補正ＩＣの搭載・非搭載の判断に応じてスムーズに設計の変更が可能な基板を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様に係る基板は、半導体チップと電子部品とを実装するための基板である。基板は、第１面と、前記第１面とは反対側にある第２面と、前記基板を貫通し、前記第１面と前記第２面との間に設けられた第１ビアと、前記基板を貫通し、前記第１面と前記第２面との間に設けられた第２ビアと、前記第１面に設けられ、前記第１ビアに接続された第１パッドオンビアと、前記第１面に設けられ、前記第２ビアに接続された第２パッドオンビアと、前記第２面に設けられ、前記第１ビアに接続された第３パッドオンビアと、前記第２面に設けられ、前記第２ビアに接続された第４パッドオンビアと、前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビアから離間して設けられた第１配線と、前記第１面において、前記第１ビアと前記第２ビアとの間に位置し、前記第２ビア及び前記第１配線から離間して設けられた第２配線と、前記第２面において、前記第１ビアと前記第２ビアとの間に位置し、前記第１ビア及び前記第２ビアから離間して設けられた第３配線と、を有する。
【0007】
上述の態様に係る基板によれば、基板は、波形補正ＩＣの搭載構造、又は、波形補正ＩＣの非搭載構造を選択的するように使い分けることができる。波形補正ＩＣの搭載・非搭載の判断に応じてスムーズに基板の設計の変更が可能となる。
【0008】
本発明の一態様に係る基板は、前記半導体チップが実装される第１実装領域と、前記電子部品が実装される第２実装領域と、波形補正ＩＣが実装される第３実装領域と、を有してもよい。この場合、前記第１実装領域及び前記第２実装領域は、前記第２面の一部であってもよい。前記第３実装領域は、前記第１面の一部であってもよい。前記第１実装領域には、前記第１ビアに電気的に接続された第１接続配線の一部が配置されてもよい。前記第２実装領域には、前記第２ビアに電気的に接続された第２接続配線の一部が配置されてもよい。前記第３実装領域には、前記第１配線の一部及び前記第２配線の一部が配置されてもよい。
【0009】
上述の態様に係る基板によれば、半導体チップ、電子部品、及び波形補正ＩＣが実装される予定の領域として、第１実装領域、第２実装領域、及び第３実装領域を有する基板を実現することができる。
【0010】
本発明の一態様に係る基板は、前記基板の厚さ方向から見て、前記第１パッドオンビア及び前記第１配線に重なる第１導通領域と、前記基板の厚さ方向から見て、前記第２パッドオンビア及び前記第２配線に重なる第２導通領域と、前記基板の厚さ方向から見て、前記第３パッドオンビア及び前記第３配線に重なり、かつ、前記第４パッドオンビア及び前記第３配線に重なる第３導通領域と、を有してもよい。
【0011】
上述の態様に係る基板によれば、半導体チップ、電子部品、及び波形補正ＩＣと基板とを電気的に接続する導通部が配置される予定の領域として、第１導通領域、第２導通領域、及び第３導通領域を有する基板を実現することができる。
【0012】
本発明の一態様に係る基板は、前記第１面に形成されており、かつ、前記第１パッドオンビアと前記第１配線とを導通する第１導通部と、前記第１面に形成されており、かつ、前記第２パッドオンビアと前記第２配線とを導通する第２導通部と、を有してもよい。
【0013】
上述の態様に係る基板によれば、前記第１パッドオンビアと前記第１配線とを導通する第１導通部と、前記第２パッドオンビアと前記第２配線とを導通する第２導通部とを有する基板を実現することができる。
【0014】
本発明の一態様に係る基板は、前記第１面に実装されており、かつ、前記第１配線及び前記第２配線に接続された波形補正ＩＣを有してもよい。
【0015】
上述の態様に係る基板によれば、波形補正ＩＣが実装された基板を実現することができる。
【0016】
本発明の一態様に係る基板は、前記第１ビアに電気的に接続された半導体チップと、前記第２ビアに電気的に接続された電子部品と、を有し、前記第１ビア、前記第１パッドオンビア、前記第１導通部、前記第１配線、前記波形補正ＩＣ、前記第２配線、前記第２導通部、前記第２パッドオンビア、前記第２ビア、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されてもよい。
【0017】
上述の態様に係る基板によれば、半導体チップ、電子部品、及び波形補正ＩＣが実装された基板を実現することができる。
【0018】
本発明の一態様に係る基板は、前記第２面に形成された第３導通部を有し、前記第３導通部は、前記第３パッドオンビアと前記第３配線とを導通し、かつ、前記第４パッドオンビアと前記第３配線とを導通してもよい。
【0019】
上述の態様に係る基板によれば、第３パッドオンビアと第３配線とを導通し、かつ、第４パッドオンビアと第３配線とを導通する第３導通部を有する基板を実現することができる。
【0020】
本発明の一態様に係る基板は、前記第１ビアに電気的に接続された半導体チップと、前記第２ビアに電気的に接続された電子部品と、を有し、前記第１ビア、前記第３パッドオンビア、前記第３配線、前記第３導通部、及び前記第４パッドオンビアを介して、前記半導体チップは、前記電子部品に電気的に接続されてもよい。
【0021】
上述の態様に係る基板によれば、半導体チップ及び電子部品が実装された基板を実現することができる。この構成では、波形補正ＩＣは、基板に実装されない。
【0022】
前記半導体チップから前記電子部品までの線長は、前記半導体チップの仕様で規定されている線長よりも長くてもよい。
【0023】
上述の態様に係る基板によれば、半導体チップの仕様に応じた基板を実現することができる。
【発明の効果】
【0024】
本発明の態様に係る基板によれば、波形補正ＩＣの搭載・非搭載の判断に応じてスムーズに設計の変更が可能となる。
【図面の簡単な説明】
【0025】
【図1】本発明の第１実施形態に係る基板を部分的に示す断面図である。
【図2】本発明の第１実施形態に係る基板を部分的に示す断面図であって、半導体チップ及び電子部品が実装された構造において波形補正ＩＣが基板に搭載された状態を示す図である。
【図3】本発明の第１実施形態に係る基板を部分的に示す断面図であって、半導体チップ及び電子部品が実装された構造において波形補正ＩＣが基板に搭載されない状態を示す図である。
【図4】本発明の第２実施形態に係る電子機器の全体を示す斜視図である。
【発明を実施するための形態】
【0026】
本発明の実施形態に係る基板について図面を参照して説明する。
実施形態の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
実施形態の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
【0027】
実施形態の説明に参照される図面においては、３次元直交座標系に相当するＸ方向、Ｙ方向、及びＺ方向が示されている（符号Ｘ、Ｙ、Ｚ）。Ｘ方向は、基板の幅方向（長手方向）に対応している。Ｙ方向は、基板の奥行方向（短手方向）に対応している。Ｚ方向は、基板の厚さ方向に対応している。基板をＺ方向から見た図面を「平面視」と称してもよい。なお、Ｘ方向、Ｙ方向、及びＺ方向は、基板を構成する複数の部材の相対的な位置を説明するために用いる文言であり、基板の姿勢を限定しない。
【0028】
【0029】
基板１０Ａは、第１ビア１１Ｆと、第２ビア１１Ｓと、第１パッドオンビア１２Ａと、第２パッドオンビア１２Ｂと、第３パッドオンビア１２Ｃと、第４パッドオンビア１２Ｄと、第１配線１３Ａと、第２配線１３Ｂと、第３配線１３Ｃと、第１接続配線１４と、第２接続配線１５とを有する。
【0030】
基板１０Ａは、後述する半導体チップと電子部品とを実装するために用いられる。さらに、基板１０Ａは、必要に応じて、波形補正ＩＣを実装するために用いられる。
このため、基板１０Ａは、半導体チップ、電子部品、及び波形補正ＩＣを実装するための領域を予め備えている。基板１０Ａは、第１実装領域１７Ａと、第２実装領域１７Ｂと、第３実装領域１７Ｃとを有する。
このため、基板１０Ａは、半導体チップ、電子部品、及び波形補正ＩＣを実装するための領域を予め備えている。基板１０Ａは、第１実装領域１７Ａと、第２実装領域１７Ｂと、第３実装領域１７Ｃとを有する。
【0031】
基板１０Ａは、半導体チップ、電子部品、及び波形補正ＩＣの実装構造に応じて、配線１３Ａ、１３Ｂ、１３Ｃとパッドオンビア１２Ａ、１２Ｂ、１２Ｃ、１２Ｄとを電気的に接続する導通部が配置される領域を有する。基板１０Ａは、第１導通領域１８Ａ、第２導通領域１８Ｂ、及び第３導通領域１８Ｃを有する。
【0032】
基板１０Ａは、複数の絶縁層と複数の導電層と互いに積み重ねて構成された積層基板である。上述した複数の配線１３Ａ、１３Ｂ、１４、１５は、基板１０Ａの導電層を形成する。導電層は、例えば、銅の回路配線で構成される。このような積層基板においては、必要に応じて、インピーダンスの調整が行われている。基板１０Ａとしては、例えば、ＨＤＩ（Ｈｉｇｈ－Ｄｅｎｓｉｔｙ Ｉｎｔｅｒｃｏｎｎｅｃｔｏｒ）基板が用いられる。
【0033】
＜第１、第２ビア＞
第１ビア１１Ｆは、基板１０Ａを貫通する。第１ビア１１Ｆは、第１面Ｆと第２面Ｓとの間に設けられている。第１ビア１１Ｆは、Ｚ方向に延在する導通配線である。
第２ビア１１Ｓは、基板１０Ａを貫通する。第２ビア１１Ｓは、第１面Ｆと第２面Ｓとの間に設けられている。第２ビア１１Ｓは、Ｚ方向に延在する導通配線である。
第１ビア１１Ｆ及び第２ビア１１Ｓの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
第１ビア１１Ｆは、基板１０Ａを貫通する。第１ビア１１Ｆは、第１面Ｆと第２面Ｓとの間に設けられている。第１ビア１１Ｆは、Ｚ方向に延在する導通配線である。
第２ビア１１Ｓは、基板１０Ａを貫通する。第２ビア１１Ｓは、第１面Ｆと第２面Ｓとの間に設けられている。第２ビア１１Ｓは、Ｚ方向に延在する導通配線である。
第１ビア１１Ｆ及び第２ビア１１Ｓの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
【0034】
＜第１～第４パッドオンビア＞
第１パッドオンビア１２Ａは、第１面Ｆに設けられ、第１ビア１１Ｆに接続されている。言い換えると、第１パッドオンビア１２Ａは、Ｚ方向に延在する第１ビア１１Ｆの２つの端部のうち一方の端部に接続されている。
第２パッドオンビア１２Ｂは、第１面Ｆに設けられ、第２ビア１１Ｓに接続されている。言い換えると、第２パッドオンビア１２Ｂは、Ｚ方向に延在する第２ビア１１Ｓの２つの端部のうち一方の端部に接続されている。
第１パッドオンビア１２Ａは、第１面Ｆに設けられ、第１ビア１１Ｆに接続されている。言い換えると、第１パッドオンビア１２Ａは、Ｚ方向に延在する第１ビア１１Ｆの２つの端部のうち一方の端部に接続されている。
第２パッドオンビア１２Ｂは、第１面Ｆに設けられ、第２ビア１１Ｓに接続されている。言い換えると、第２パッドオンビア１２Ｂは、Ｚ方向に延在する第２ビア１１Ｓの２つの端部のうち一方の端部に接続されている。
【0035】
第３パッドオンビア１２Ｃは、第２面Ｓに設けられ、第１ビア１１Ｆに接続されている。言い換えると、第３パッドオンビア１２Ｃは、Ｚ方向に延在する第１ビア１１Ｆの２つの端部のうち他方の端部に接続されている。
第４パッドオンビア１２Ｄは、第２面Ｓに設けられ、第２ビア１１Ｓに接続されている。言い換えると、第４パッドオンビア１２Ｄは、Ｚ方向に延在する第２ビア１１Ｓの２つの端部のうち他方の端部に接続されている。
パッドオンビア１２Ａ～１２Ｄの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
第４パッドオンビア１２Ｄは、第２面Ｓに設けられ、第２ビア１１Ｓに接続されている。言い換えると、第４パッドオンビア１２Ｄは、Ｚ方向に延在する第２ビア１１Ｓの２つの端部のうち他方の端部に接続されている。
パッドオンビア１２Ａ～１２Ｄの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
【0036】
＜第１～第３配線＞
第１配線１３Ａは、第１面Ｆに設けられている。第１配線１３Ａは、Ｘ方向に延在する導通配線である。第１配線１３Ａは、Ｘ方向において、第１ビア１１Ｆと第２ビア１１Ｓとの間に位置している。Ｘ方向において、第１配線１３Ａは、第１ビア１１Ｆから離間して設けられている。つまり、第１配線１３Ａは、第１ビア１１Ｆと導通していない。
第１配線１３Ａは、第１面Ｆに設けられている。第１配線１３Ａは、Ｘ方向に延在する導通配線である。第１配線１３Ａは、Ｘ方向において、第１ビア１１Ｆと第２ビア１１Ｓとの間に位置している。Ｘ方向において、第１配線１３Ａは、第１ビア１１Ｆから離間して設けられている。つまり、第１配線１３Ａは、第１ビア１１Ｆと導通していない。
【0037】
第２配線１３Ｂは、第１面Ｆに設けられている。第２配線１３Ｂは、Ｘ方向に延在する導通配線である。第２配線１３Ｂは、Ｘ方向において、第１ビア１１Ｆと第２ビア１１Ｓとの間に位置している。Ｘ方向において、第２配線１３Ｂは、第２ビア１１Ｓ及び第１配線１３Ａから離間して設けられている。つまり、第２配線１３Ｂは、第２ビア１１Ｓと導通していない。
【0038】
第３配線１３Ｃは、第２面Ｓに設けられている。第３配線１３Ｃは、Ｘ方向に延在する導通配線である。第３配線１３Ｃは、Ｘ方向において、第１ビア１１Ｆと第２ビア１１Ｓとの間に位置している。Ｘ方向において、第３配線１３Ｃは、第１ビア１１Ｆ及び第２ビア１１Ｓから離間して設けられている。つまり、第３配線１３Ｃは、第１ビア１１Ｆ及び第２ビア１１Ｓと導通していない。
【0039】
＜第１、第２接続配線＞
第１接続配線１４は、水平配線１４Ａと、垂直配線１４Ｂと、露出配線１４Ｃとを有する。
水平配線１４Ａは、Ｘ方向に延在する導通配線である。水平配線１４Ａは、基板１０Ａの内部に設けられている。基板１０Ａの内部において、第１接続配線１４の端部は、第１ビア１１Ｆに接続されている。
第１接続配線１４は、水平配線１４Ａと、垂直配線１４Ｂと、露出配線１４Ｃとを有する。
水平配線１４Ａは、Ｘ方向に延在する導通配線である。水平配線１４Ａは、基板１０Ａの内部に設けられている。基板１０Ａの内部において、第１接続配線１４の端部は、第１ビア１１Ｆに接続されている。
【0040】
垂直配線１４Ｂは、Ｚ方向に延在する導通配線である。垂直配線１４Ｂは、基板１０Ａの内部に設けられている。基板１０Ａの内部において、垂直配線１４Ｂは、第１接続配線１４の端部と露出配線１４Ｃの端部とに接続されている。
露出配線１４Ｃは、Ｘ方向に延在する導通配線である。露出配線１４Ｃは、第２面Ｓに設けられている。露出配線１４Ｃは、第２面Ｓに露出する配線である。露出配線１４Ｃは、垂直配線１４Ｂに接続されている。
露出配線１４Ｃは、Ｘ方向に延在する導通配線である。露出配線１４Ｃは、第２面Ｓに設けられている。露出配線１４Ｃは、第２面Ｓに露出する配線である。露出配線１４Ｃは、垂直配線１４Ｂに接続されている。
【0041】
第２接続配線１５は、Ｘ方向に延在する導通配線である。第２接続配線１５は、第２面Ｓに設けられている。第２接続配線１５は、第２面Ｓに露出する配線である。第２接続配線１５は、第４パッドオンビア１２Ｄを介して、第２ビア１１Ｓに接続されている。
【0042】
本実施形態においては、上述した複数の配線１３Ａ、１３Ｂ、１３Ｃ、１４Ａ、１４Ｂ、１４Ｃ、１５の全てがＸ方向に延在している。複数の配線の各々が延在する方向は、Ｘ方向に限定されない。複数の配線のうち少なくとも一つの配線がＹ方向に延在してもよいし、Ｘ方向に傾斜する方向に延在してもよい。
【0043】
＜第１～第３実装領域＞
第１実装領域１７Ａは、第２面Ｓの一部である。第１実装領域１７Ａには、露出配線１４Ｃが配置されている。すなわち、第１実装領域１７Ａには、第１接続配線１４の一部が配置されている。言い換えると、第１実装領域１７Ａは、Ｚ方向から見て、第２面Ｓにおいて第１接続配線１４の露出配線１４Ｃに重なっている。第１実装領域１７Ａは、後述する半導体チップが実装される予定の領域である。
第１実装領域１７Ａは、第２面Ｓの一部である。第１実装領域１７Ａには、露出配線１４Ｃが配置されている。すなわち、第１実装領域１７Ａには、第１接続配線１４の一部が配置されている。言い換えると、第１実装領域１７Ａは、Ｚ方向から見て、第２面Ｓにおいて第１接続配線１４の露出配線１４Ｃに重なっている。第１実装領域１７Ａは、後述する半導体チップが実装される予定の領域である。
【0044】
第２実装領域１７Ｂは、第２面Ｓの一部である。第２実装領域１７Ｂには、第２接続配線１５の一部が配置されている。言い換えると、第２実装領域１７Ｂは、Ｚ方向から見て、第２面Ｓにおいて第２接続配線１５に重なっている。第２実装領域１７Ｂは、後述する電子部品が実装される予定の領域である。
【0045】
第３実装領域１７Ｃは、第１面Ｆの一部である。第３実装領域１７Ｃには、第１配線１３Ａの一部及び第２配線１３Ｂの一部が配置されている。言い換えると、第３実装領域１７Ｃは、Ｚ方向から見て、第１面Ｆにおいて、第１配線１３Ａ及び第２配線１３Ｂに重なっている。第３実装領域１７Ｃにおいては、第１配線１３Ａが第１パッドオンビア１２Ａから離間して設けられており、かつ、第２配線１３Ｂが第２パッドオンビア１２Ｂから離間して設けられている。さらに、第３実装領域１７Ｃにおいては、第１配線１３Ａが第２配線１３Ｂから離間して設けられている。第３実装領域１７Ｃは、後述する波形補正ＩＣが実装される予定の領域である。
【0046】
＜第１～第３導通領域＞
第１導通領域１８Ａは、Ｚ方向から見て、第１面Ｆにおいて第１パッドオンビア１２Ａ及び第１配線１３Ａに重なっている。第１導通領域１８Ａは、第１パッドオンビア１２Ａと第１配線１３Ａとを導通する第１導通部が配置される予定の領域である。
第２導通領域１８Ｂは、Ｚ方向から見て、第１面Ｆにおいて第２パッドオンビア１２Ｂ及び第２配線１３Ｂに重なっている。第２導通領域１８Ｂは、第２パッドオンビア１２Ｂと第２配線１３Ｂとを導通する第２導通部が配置される予定の領域である。
第１導通領域１８Ａは、Ｚ方向から見て、第１面Ｆにおいて第１パッドオンビア１２Ａ及び第１配線１３Ａに重なっている。第１導通領域１８Ａは、第１パッドオンビア１２Ａと第１配線１３Ａとを導通する第１導通部が配置される予定の領域である。
第２導通領域１８Ｂは、Ｚ方向から見て、第１面Ｆにおいて第２パッドオンビア１２Ｂ及び第２配線１３Ｂに重なっている。第２導通領域１８Ｂは、第２パッドオンビア１２Ｂと第２配線１３Ｂとを導通する第２導通部が配置される予定の領域である。
【0047】
第３導通領域１８Ｃは、Ｚ方向から見て、第２面Ｓにおいて第３パッドオンビア１２Ｃ及び第３配線１３Ｃに重なっており、かつ、第２面Ｓにおいて第４パッドオンビア１２Ｄ及び第３配線１３Ｃに重なっている。
つまり、２つの第３導通領域１８Ｃが第２面Ｓに設けられている。２つの第３導通領域１８Ｃのうち一方は、２つの第３配線１３Ｃのうち一方と第３パッドオンビア１２Ｃとを導通する第３導通部が配置される予定の領域である。２つの第３導通領域１８Ｃのうち他方は、２つの第３配線１３Ｃのうち他方と第４パッドオンビア１２Ｄとを導通する第３導通部が配置される予定の領域である。
つまり、２つの第３導通領域１８Ｃが第２面Ｓに設けられている。２つの第３導通領域１８Ｃのうち一方は、２つの第３配線１３Ｃのうち一方と第３パッドオンビア１２Ｃとを導通する第３導通部が配置される予定の領域である。２つの第３導通領域１８Ｃのうち他方は、２つの第３配線１３Ｃのうち他方と第４パッドオンビア１２Ｄとを導通する第３導通部が配置される予定の領域である。
【0048】
【0049】
＜基板における実装構造の選択＞
後述するコンプライアンス試験の結果に応じて、波形補正ＩＣが基板１０Ａに搭載された搭載構造と、波形補正ＩＣが基板１０Ａに搭載されない非搭載構造とを選択することが可能である。
言い換えると、基板１０Ａは、「波形補正ＩＣの搭載構造」又は「波形補正ＩＣの非搭載構造」となるように選択的に用いられる。
次に、波形補正ＩＣの搭載構造及び波形補正ＩＣの非搭載構造の各々について説明する。以下の説明では、「波形補正ＩＣの搭載構造」を単に「搭載構造」と称する場合があり、「波形補正ＩＣの非搭載構造」を単に「非搭載構造」と称する場合がある。
後述するコンプライアンス試験の結果に応じて、波形補正ＩＣが基板１０Ａに搭載された搭載構造と、波形補正ＩＣが基板１０Ａに搭載されない非搭載構造とを選択することが可能である。
言い換えると、基板１０Ａは、「波形補正ＩＣの搭載構造」又は「波形補正ＩＣの非搭載構造」となるように選択的に用いられる。
次に、波形補正ＩＣの搭載構造及び波形補正ＩＣの非搭載構造の各々について説明する。以下の説明では、「波形補正ＩＣの搭載構造」を単に「搭載構造」と称する場合があり、「波形補正ＩＣの非搭載構造」を単に「非搭載構造」と称する場合がある。
【0050】
＜波形補正ＩＣの搭載構造＞
図２に示すように、基板１０Ｂは、第１導通部１６Ａ、第２導通部１６Ｂ、半導体チップ２０、電子部品３０、及び波形補正ＩＣ４０を有する。基板１０Ｂは、半導体チップ２０、電子部品３０、及び波形補正ＩＣ４０を有する点で、基板１０Ａとは異なる。
図２において、図１と同一部材には同一符号を付して、その説明は省略又は簡略化する。
図２に示すように、基板１０Ｂは、第１導通部１６Ａ、第２導通部１６Ｂ、半導体チップ２０、電子部品３０、及び波形補正ＩＣ４０を有する。基板１０Ｂは、半導体チップ２０、電子部品３０、及び波形補正ＩＣ４０を有する点で、基板１０Ａとは異なる。
図２において、図１と同一部材には同一符号を付して、その説明は省略又は簡略化する。
【0051】
＜半導体チップ＞
半導体チップ２０は、プロセッサやコントローラの機能を含むチップである。半導体チップ２０は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）である。
半導体チップ２０は、第２面Ｓにおいて第１実装領域１７Ａに配置されている。半導体チップ２０は、露出配線１４Ｃに接続されている。これにより、半導体チップ２０は、第１ビア１１Ｆに電気的に接続されている。
半導体チップ２０は、プロセッサやコントローラの機能を含むチップである。半導体チップ２０は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）である。
半導体チップ２０は、第２面Ｓにおいて第１実装領域１７Ａに配置されている。半導体チップ２０は、露出配線１４Ｃに接続されている。これにより、半導体チップ２０は、第１ビア１１Ｆに電気的に接続されている。
【0052】
＜電子部品＞
電子部品３０は、基板１０Ｂの回路構成や基板１０Ｂに実装される部品に応じて適宜選択される。電子部品３０は、例えば、コネクタ、ＬＡＮコントローラＩＣ、ＳＤコントローラＩＣ等である。コネクタには、各種モジュールが接続可能である。
電子部品３０は、第２面Ｓにおいて第２実装領域１７Ｂに配置されている。電子部品３０は、第２接続配線１５に接続されている。これにより、電子部品３０は、第２ビア１１Ｓに電気的に接続されている。
電子部品３０は、基板１０Ｂの回路構成や基板１０Ｂに実装される部品に応じて適宜選択される。電子部品３０は、例えば、コネクタ、ＬＡＮコントローラＩＣ、ＳＤコントローラＩＣ等である。コネクタには、各種モジュールが接続可能である。
電子部品３０は、第２面Ｓにおいて第２実装領域１７Ｂに配置されている。電子部品３０は、第２接続配線１５に接続されている。これにより、電子部品３０は、第２ビア１１Ｓに電気的に接続されている。
【0053】
＜波形補正ＩＣ＞
波形補正ＩＣ４０は、波形補正回路を有する。波形補正ＩＣ４０は、半導体チップ２０から出力される信号波形を補正する機能を有する。波形補正ＩＣ４０としては、公知のＩＣが採用される。
波形補正ＩＣ４０は、第１面Ｆに実装されている。具体的に、波形補正ＩＣ４０は、第３実装領域１７Ｃに配置されている。波形補正ＩＣ４０は、第１配線１３Ａ及び第２配線１３Ｂに接続されている。
波形補正ＩＣ４０は、波形補正回路を有する。波形補正ＩＣ４０は、半導体チップ２０から出力される信号波形を補正する機能を有する。波形補正ＩＣ４０としては、公知のＩＣが採用される。
波形補正ＩＣ４０は、第１面Ｆに実装されている。具体的に、波形補正ＩＣ４０は、第３実装領域１７Ｃに配置されている。波形補正ＩＣ４０は、第１配線１３Ａ及び第２配線１３Ｂに接続されている。
【0054】
＜第１、第２導通部＞
基板１０Ｂは、第１導通部１６Ａと、第２導通部１６Ｂとを有する。
第１導通部１６Ａは、第１面Ｆに形成されており、第１パッドオンビア１２Ａと第１配線１３Ａとを導通する。第１導通部１６Ａは、第１導通領域１８Ａに配置されている。
第２導通部１６Ｂは、第１面Ｆに形成されており、第２パッドオンビア１２Ｂと第２配線１３Ｂとを導通する。第２導通部１６Ｂは、第２導通領域１８Ｂに配置されている。
第１導通部１６Ａ及び第２導通部１６Ｂの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
基板１０Ｂは、第１導通部１６Ａと、第２導通部１６Ｂとを有する。
第１導通部１６Ａは、第１面Ｆに形成されており、第１パッドオンビア１２Ａと第１配線１３Ａとを導通する。第１導通部１６Ａは、第１導通領域１８Ａに配置されている。
第２導通部１６Ｂは、第１面Ｆに形成されており、第２パッドオンビア１２Ｂと第２配線１３Ｂとを導通する。第２導通部１６Ｂは、第２導通領域１８Ｂに配置されている。
第１導通部１６Ａ及び第２導通部１６Ｂの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
【0055】
図２に示す構造においては、第１ビア１１Ｆ、第１パッドオンビア１２Ａ、第１導通部１６Ａ、第１配線１３Ａ、波形補正ＩＣ４０、第２配線１３Ｂ、第２導通部１６Ｂ、第２パッドオンビア１２Ｂ、第２ビア１１Ｓ、及び第４パッドオンビア１２Ｄを介して、半導体チップ２０は、電子部品３０に電気的に接続されている。
【0056】
半導体チップ２０から電子部品３０までの線長は、半導体チップ２０の仕様（デザインガイド）で規定されている線長よりも長い。ここで、半導体チップ２０から電子部品３０までの線長とは、半導体チップ２０と露出配線１４Ｃとが接続される接続端２０Ｔから、電子部品３０と第２接続配線１５とが接続される接続端３０Ｔまでの距離である。具体的に、図２に示す波形補正ＩＣの搭載構造において、線長は、第１接続配線１４、第１ビア１１Ｆ、第１パッドオンビア１２Ａ、第１導通部１６Ａ、第１配線１３Ａ、波形補正ＩＣ４０、第２配線１３Ｂ、第２導通部１６Ｂ、第２パッドオンビア１２Ｂ、第２ビア１１Ｓ、及び第４パッドオンビア１２Ｄ、及び第２接続配線１５を経由する、接続端２０Ｔから接続端３０Ｔまでの距離である。これにより、半導体チップ２０の仕様に応じた基板１０Ｂを実現することができる。
【0057】
＜波形補正ＩＣの非搭載構造＞
図３に示すように、基板１０Ｃは、半導体チップ２０及び電子部品３０を有する。波形補正ＩＣ４０が実装されていない点、及び、第１導通部１６Ａ及び第２導通部１６Ｂに代えて第３導通部１６Ｃを有する点で、基板１０Ｃは、基板１０Ｂとは異なる。
図３において、図２と同一部材には同一符号を付して、その説明は省略又は簡略化する。
図３に示すように、基板１０Ｃは、半導体チップ２０及び電子部品３０を有する。波形補正ＩＣ４０が実装されていない点、及び、第１導通部１６Ａ及び第２導通部１６Ｂに代えて第３導通部１６Ｃを有する点で、基板１０Ｃは、基板１０Ｂとは異なる。
図３において、図２と同一部材には同一符号を付して、その説明は省略又は簡略化する。
【0058】
＜第３導通部＞
基板１０Ｃは、２つの第３導通部１６Ｃを有する。２つの第３導通部１６Ｃは、第２面Ｓに形成されており、第３導通領域１８Ｃに配置されている。２つの第３導通部１６Ｃのうち一方は、第３パッドオンビア１２Ｃと第３配線１３Ｃとを導通する。２つの第３導通部１６Ｃのうち他方は、第４パッドオンビア１２Ｄと第３配線１３Ｃとを導通する。
第３導通部１６Ｃの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
基板１０Ｃは、２つの第３導通部１６Ｃを有する。２つの第３導通部１６Ｃは、第２面Ｓに形成されており、第３導通領域１８Ｃに配置されている。２つの第３導通部１６Ｃのうち一方は、第３パッドオンビア１２Ｃと第３配線１３Ｃとを導通する。２つの第３導通部１６Ｃのうち他方は、第４パッドオンビア１２Ｄと第３配線１３Ｃとを導通する。
第３導通部１６Ｃの材料としては、公知の材料が用いられ、例えば、銅が用いられる。
【0059】
図３に示す構造においては、第１ビア１１Ｆ、第３パッドオンビア１２Ｃ、２つの第３導通部１６Ｃ、第３配線１３Ｃ、及び第４パッドオンビア１２Ｄを介して、半導体チップ２０は、電子部品３０に電気的に接続されている。言い換えると、半導体チップ２０と電子部品３０との間には、波形補正ＩＣ４０は配置されていない。
【0060】
半導体チップ２０から電子部品３０までの線長は、半導体チップ２０の仕様で規定されている線長よりも長い。ここで、半導体チップ２０から電子部品３０までの線長とは、半導体チップ２０と露出配線１４Ｃとが接続される接続端２０Ｔから、電子部品３０と第２接続配線１５とが接続される接続端３０Ｔまでの距離である。具体的に、図３に示す波形補正ＩＣの非搭載構造において、線長は、第１接続配線１４、第１ビア１１Ｆ、第３パッドオンビア１２Ｃ、２つの第３導通部１６Ｃ、第３配線１３Ｃ、及び第４パッドオンビア１２Ｄ、及び第２接続配線１５を経由する、接続端２０Ｔから接続端３０Ｔまでの距離である。これにより、半導体チップ２０の仕様に応じた基板１０Ｃを実現することができる。
【0061】
【0062】
まず、最初に、図３に示す基板１０Ｃを準備する。
この基板１０Ｃに対して、公知の方法によりコンプライアンス試験が行われる。
コンプライアンス試験においては、信号品質の適否が判断される。具体的に、半導体チップから電子部品に供給される信号波形に変形が生じているか否か、信号波形の変形が許容されるか否かの判断が行われる。
この基板１０Ｃに対して、公知の方法によりコンプライアンス試験が行われる。
コンプライアンス試験においては、信号品質の適否が判断される。具体的に、半導体チップから電子部品に供給される信号波形に変形が生じているか否か、信号波形の変形が許容されるか否かの判断が行われる。
【0063】
＜判断１＞
コンプライアンス試験の結果、信号波形を補正する必要がないと判断された場合、波形補正ＩＣを基板１０Ａに搭載しないと判断される。この場合、図３に示すように、基板１０Ｃを備えた非搭載構造が維持される。
コンプライアンス試験の結果、信号波形を補正する必要がないと判断された場合、波形補正ＩＣを基板１０Ａに搭載しないと判断される。この場合、図３に示すように、基板１０Ｃを備えた非搭載構造が維持される。
【0064】
＜判断２＞
一方、コンプライアンス試験の結果、信号波形を補正する必要があると判断された場合、波形補正ＩＣを基板１０Ａに搭載すると判断される。この場合、図２に示す基板１０Ｂを有する搭載構造を準備する。搭載構造に対してコンプライアンス試験を行い、信号品質が適していることが確認される。
一方、コンプライアンス試験の結果、信号波形を補正する必要があると判断された場合、波形補正ＩＣを基板１０Ａに搭載すると判断される。この場合、図２に示す基板１０Ｂを有する搭載構造を準備する。搭載構造に対してコンプライアンス試験を行い、信号品質が適していることが確認される。
【0065】
＜効果＞
上述したように、基板１０Ａは、波形補正ＩＣの搭載構造を有する基板１０Ｂ、又は、波形補正ＩＣの非搭載構造を有する基板１０Ｃを選択的するように使い分けることができる。波形補正ＩＣ４０の搭載・非搭載の判断に応じてスムーズに基板の設計の変更が可能となる。
上述したように、基板１０Ａは、波形補正ＩＣの搭載構造を有する基板１０Ｂ、又は、波形補正ＩＣの非搭載構造を有する基板１０Ｃを選択的するように使い分けることができる。波形補正ＩＣ４０の搭載・非搭載の判断に応じてスムーズに基板の設計の変更が可能となる。
【0066】
また、従来の高速デジタル伝送回路を備える基板の設計においては、波形補正ＩＣが搭載される配線パターンと、波形補正ＩＣが搭載されない配線パターンとが共に考慮された回路設計がされている。このような回路設計においては、波形補正ＩＣの搭載・非搭載に関わらず、波形補正ＩＣの端子が接続されるスタブが必要であった。しかしながら、波形補正ＩＣが非搭載の場合、スタブの端部には波形補正ＩＣが実装されず、未使用のスタブが基板に残る。未使用のスタブは、信号の乱れが発生する原因となる。例えば、スタブの端部においては、信号の反射が生じる。反射信号に起因して、信号に乱れが発生する。
【0067】
これに対し、本実施形態によれば、基板１０Ａにおいては、スタブが用いられていない。したがって、従来のような、スタブの端部における信号の反射が生じることがない。
【0068】
＜第２実施形態＞
次に、本発明の第２実施形態に係る電子機器を説明する。
図４に示すように、本実施形態に係る電子機器１００は、クラムシェル型（ノート型）のＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）である。なお、電子機器１００は、タブレット型のＰＣや、スマートフォン等であってもよい。電子機器１００には、基板１０Ｂ又は基板１０Ｃが内蔵されている。
次に、本発明の第２実施形態に係る電子機器を説明する。
図４に示すように、本実施形態に係る電子機器１００は、クラムシェル型（ノート型）のＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）である。なお、電子機器１００は、タブレット型のＰＣや、スマートフォン等であってもよい。電子機器１００には、基板１０Ｂ又は基板１０Ｃが内蔵されている。
【0069】
なお、図４に示す構造では、クラムシェル型ＰＣを構成する公知の装置、例えば、記憶装置（ハードディスクやソリッドステートドライブ）、バッテリ、キーボード、外部接続端子等が省略されている。
【0070】
本実施形態によれば、波形補正ＩＣが搭載された基板１０Ｂを備えた電子機器１００、又は、波形補正ＩＣが搭載されていない基板１０Ｃを備えた電子機器１００、を実現することができる。
【0071】
本発明の好ましい実施形態を説明してきたが、これらは本発明の例示的なものであり、限定するものとして考慮されるべきではないことを理解すべきである。追加、省略、置換、およびその他の変更は、本発明の範囲から逸脱することなく行うことができる。従って、本発明は、前述の説明によって限定されていると見なされるべきではなく、請求の範囲によって制限されている。
【符号の説明】
【0072】
１０Ａ、１０Ｂ、１０Ｃ 基板、１１Ｆ 第１ビア、１１Ｓ 第２ビア、１２Ａ 第１パッドオンビア、１２Ｂ 第２パッドオンビア、１２Ｃ 第３パッドオンビア、１２Ｄ 第４パッドオンビア、１３Ａ 第１配線、１３Ｂ 第２配線、１３Ｃ 第３配線、１４ 第１接続配線、１４Ａ 水平配線、１４Ｂ 垂直配線、１４Ｃ 露出配線、１５ 第２接続配線、１６Ａ 第１導通部、１６Ｂ 第２導通部、１６Ｃ 第３導通部、１７Ａ 第１実装領域、１７Ｂ 第２実装領域、１７Ｃ 第３実装領域、１８Ａ 第１導通領域、１８Ｂ 第２導通領域、１８Ｃ 第３導通領域、２０ 半導体チップ、２０Ｔ 接続端、３０ 電子部品、３０Ｔ 接続端、４０ 波形補正ＩＣ、１００ 電子機器、Ｆ 第１面、Ｓ 第２面
【図1】
【図2】
【図3】
【図4】