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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024139286
(43)【公開日】2024-10-09
(54)【発明の名称】電子デバイスの製造方法
(51)【国際特許分類】
H01L 21/52 20060101AFI20241002BHJP
【ＦＩ】
H01L21/52 C
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023050160
(22)【出願日】2023-03-27
(71)【出願人】
【識別番号】000000295
【氏名又は名称】沖電気工業株式会社
(74)【代理人】
【識別番号】100116964
【弁理士】
【氏名又は名称】山形 洋一
(74)【代理人】
【識別番号】100120477
【弁理士】
【氏名又は名称】佐藤 賢改
(74)【代理人】
【識別番号】100135921
【弁理士】
【氏名又は名称】篠原 昌彦
(74)【代理人】
【氏名又は名称】半田 淳一
(72)【発明者】
【氏名】篠原 悠貴
(72)【発明者】
【氏名】小酒 達
(72)【発明者】
【氏名】古田 裕典
(72)【発明者】
【氏名】石川 琢磨
(72)【発明者】
【氏名】川田 寛人
(72)【発明者】
【氏名】鈴木 貴人
(72)【発明者】
【氏名】谷川 兼一
(72)【発明者】
【氏名】北島 由隆
【テーマコード（参考）】
5F047
【Ｆターム（参考）】
5F047AA00
5F047BC40
5F047CA00
5F047FA07
(57)【要約】
【課題】半導体層の転写に際し、犠牲層を効率よく除去する。
【解決手段】電子デバイスの製造方法は、基板と、基板上に設けられた第１の犠牲層と、第１の犠牲層上に形成された半導体層と、半導体層上に第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、基板から、第２の犠牲層の半導体層と反対側の面にかけて、被覆層を形成する工程と、第１の犠牲層を除去する工程と、第１の犠牲層の除去後に第２の犠牲層を除去する工程と、半導体層を基板から剥離する工程と、半導体層を基板とは別の基板に転写する工程とを有する。
【選択図】図７
【解決手段】電子デバイスの製造方法は、基板と、基板上に設けられた第１の犠牲層と、第１の犠牲層上に形成された半導体層と、半導体層上に第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、基板から、第２の犠牲層の半導体層と反対側の面にかけて、被覆層を形成する工程と、第１の犠牲層を除去する工程と、第１の犠牲層の除去後に第２の犠牲層を除去する工程と、半導体層を基板から剥離する工程と、半導体層を基板とは別の基板に転写する工程とを有する。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板と、前記基板上に設けられた第１の犠牲層と、前記第１の犠牲層上に形成された半導体層と、前記半導体層上に前記第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、前記基板から前記第２の犠牲層の前記半導体層と反対側の面にかけて、被覆層を形成する工程と、
前記第１の犠牲層を除去する工程と、
前記第１の犠牲層の除去後に前記第２の犠牲層を除去する工程と、
前記半導体層を前記基板から剥離する工程と、
前記半導体層を前記基板とは別の基板に転写する工程と
を有する電子デバイスの製造方法。
前記第１の犠牲層を除去する工程と、
前記第１の犠牲層の除去後に前記第２の犠牲層を除去する工程と、
前記半導体層を前記基板から剥離する工程と、
前記半導体層を前記基板とは別の基板に転写する工程と
を有する電子デバイスの製造方法。
【請求項2】
前記被覆層を形成する工程の前に、
前記基板上に設けられた前記第１の犠牲層上に、前記半導体層を形成する工程と、
前記半導体層上に、前記第１の犠牲層と異なる材料の前記第２の犠牲層を形成する工程とを有する
ことを特徴とする請求項１に記載の電子デバイスの製造方法。
前記基板上に設けられた前記第１の犠牲層上に、前記半導体層を形成する工程と、
前記半導体層上に、前記第１の犠牲層と異なる材料の前記第２の犠牲層を形成する工程とを有する
ことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項3】
前記基板および前記半導体層として、
前記基板の熱膨張係数が、前記半導体層の熱膨張係数よりも小さくなるような組み合わせを用いる
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記基板の熱膨張係数が、前記半導体層の熱膨張係数よりも小さくなるような組み合わせを用いる
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項4】
前記基板としてＳｉ基板を用い、
前記半導体層としてＧａＮ系の半導体層を形成する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記半導体層としてＧａＮ系の半導体層を形成する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項5】
前記第１の犠牲層を除去する工程では、
前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項6】
前記第１の犠牲層を除去する工程の前に、前記第２の犠牲層上に有機材料層を形成する工程をさらに有し、
前記有機材料層の熱膨張係数は、前記基板、前記半導体層、前記第１の犠牲層および前記第２の犠牲層のいずれの熱膨張係数よりも大きい
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記有機材料層の熱膨張係数は、前記基板、前記半導体層、前記第１の犠牲層および前記第２の犠牲層のいずれの熱膨張係数よりも大きい
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項7】
前記第１の犠牲層を除去する工程では、前記有機材料層の変形によって前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする請求項６に記載の電子デバイスの製造方法。
ことを特徴とする請求項６に記載の電子デバイスの製造方法。
【請求項8】
前記半導体層を前記基板から剥離する工程の前に、
前記有機材料層および前記被覆層の少なくとも一部を除去する工程
をさらに有する請求項６に記載の電子デバイスの製造方法。
前記有機材料層および前記被覆層の少なくとも一部を除去する工程
をさらに有する請求項６に記載の電子デバイスの製造方法。
【請求項9】
前記被覆層を形成する工程の前に、
前記第１の犠牲層、前記半導体層および前記第２の犠牲層をパターニングする工程を有し、
前記被覆層を形成する工程では、前記半導体層の側面に接するように前記被覆層を形成する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記第１の犠牲層、前記半導体層および前記第２の犠牲層をパターニングする工程を有し、
前記被覆層を形成する工程では、前記半導体層の側面に接するように前記被覆層を形成する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項10】
前記被覆層を形成する工程の前に、
前記第２の犠牲層に、前記第１の犠牲層の側面を露出させる開口を形成する工程を有する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
前記第２の犠牲層に、前記第１の犠牲層の側面を露出させる開口を形成する工程を有する
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項11】
前記第１の犠牲層は、前記基板の一部である
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【請求項12】
前記第１の犠牲層は、前記基板上に形成される
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
ことを特徴とする請求項１または２に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電子デバイスの製造方法に関する。
【背景技術】
【0002】
基板上に犠牲層を介して半導体層を形成し、犠牲層をエッチングにより除去して半導体層を基板から剥離し、別の基板に転写する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１０３４６６号公報（要約参照）
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述した従来の技術では、犠牲層を除去する際に、半導体層の周縁部が基板側に垂れ下がり易い。そのため、半導体層と基板との間にエッチング液が十分に行き渡らず、犠牲層の除去が不均一になり、また、犠牲層の除去に時間を要するという問題がある。
【0005】
本開示は、半導体層の転写を含むプロセスを容易にすることを目的とする。
【課題を解決するための手段】
【0006】
本開示の電子デバイスの製造方法は、基板と、基板上に設けられた第１の犠牲層と、第１の犠牲層上に形成された半導体層と、半導体層上に第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、基板から、第２の犠牲層の半導体層と反対側の面にかけて、被覆層を形成する工程と、第１の犠牲層を除去する工程と、第１の犠牲層の除去後に第２の犠牲層を除去する工程と、半導体層を基板から剥離する工程と、半導体層を基板とは別の基板に転写する工程とを有する。
【発明の効果】
【0007】
本開示によれば、半導体層を被覆層で支持した状態で第１の犠牲層を除去するため、半導体層の垂れ下がりを抑制し、基板と半導体層との間にエッチング液を十分に行き渡らせることができる。これにより、第１の犠牲層を効率よく除去することができ、半導体層の転写を含むプロセスを容易にすることができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１の電子デバイスの製造方法を示すフローチャートである。
【図2】実施の形態１の電子デバイスの製造方法における、基板を示す断面図（Ａ）および基板上に半導体層を形成する工程を示す断面図（Ｂ）である。
【図3】実施の形態１の電子デバイスの製造方法における、基板上に半導体層を形成した構造基板の全体を示す断面図（Ａ）および平面図（Ｂ）である。
【図4】実施の形態１の電子デバイスの製造方法における、半導体層をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図5】実施の形態１の電子デバイスの製造方法における、基板上でパターニングした半導体層を示す平面図である。
【図6】実施の形態１の電子デバイスの製造方法における、第２の犠牲層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図7】実施の形態１の電子デバイスの製造方法における、第２の犠牲体をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図8】実施の形態１の電子デバイスの製造方法における、保持層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図9】実施の形態１の電子デバイスの製造方法における、第１の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図10】実施の形態１の電子デバイスの製造方法における、第２の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図11】実施の形態１の電子デバイスの製造方法における、半導体層を基板から剥離する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図12】実施の形態１の電子デバイスの製造方法における、半導体層を転写基板に転写する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図13】実施の形態１の電子デバイスの製造方法における、ピックアップ部を半導体層から離間させる工程を段階的に示す断面図（Ａ），（Ｂ）、および半導体層に配線等を形成する工程を示す断面図（Ｃ）である。
【図14】実施の形態２の電子デバイスの製造方法を示すフローチャートである。
【図15】実施の形態２の電子デバイスの製造方法における、基板を示す断面図（Ａ）および基板上に第１の犠牲層および半導体層を形成する工程を示す断面図（Ｂ）である。
【図16】実施の形態２の電子デバイスの製造方法における、第１の犠牲層および半導体層をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図17】実施の形態２の電子デバイスの製造方法における、第２の犠牲層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図18】実施の形態２の電子デバイスの製造方法における、第２の犠牲体をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図19】実施の形態２の電子デバイスの製造方法における、保持層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図20】実施の形態２の電子デバイスの製造方法における、応力付与膜を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図21】実施の形態２の電子デバイスの製造方法における、第１の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図22】実施の形態２の電子デバイスの製造方法における、第２の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図23】実施の形態２の電子デバイスの製造方法における、応力付与膜を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図24】実施の形態２の電子デバイスの製造方法における、半導体層を基板から剥離する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図25】実施の形態２の電子デバイスの製造方法における、半導体層を転写基板に転写する工程を段階的に示す断面図（Ａ），（Ｂ）、および半導体層に配線等を形成する工程を示す断面図（Ｃ）である。
【図26】実施の形態３の電子デバイスの製造方法を示すフローチャートである。
【図27】実施の形態３の電子デバイスの製造方法における、基板を示す断面図（Ａ）および基板上に第１の犠牲層、半導体層および第２の犠牲層を形成する工程を示す断面図（Ｂ）である。
【図28】実施の形態３の電子デバイスの製造方法における、第１の犠牲層、半導体層および第２の犠牲層をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図29】実施の形態３の電子デバイスの製造方法における、保持層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）、並びに保持層の形状を示す模式図（Ｃ）である。
【図30】実施の形態３の電子デバイスの製造方法における、応力付与膜を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図31】実施の形態３の電子デバイスの製造方法における、第１の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図32】実施の形態３の電子デバイスの製造方法における、第２の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図33】実施の形態３の電子デバイスの製造方法における、応力付与膜を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図34】実施の形態３の電子デバイスの製造方法における、半導体層を基板から剥離する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図35】実施の形態３の電子デバイスの製造方法における、半導体層を転写基板に転写する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図36】実施の形態４の電子デバイスの製造方法を示すフローチャートである。
【図37】実施の形態４の電子デバイスの製造方法における、基板を示す断面図（Ａ）、基板上に第１の犠牲層および半導体層を形成する工程を示す断面図（Ｂ）、および第１の犠牲層および半導体層をパターニングする工程を示す断面図（Ｃ）である。
【図38】実施の形態４の電子デバイスの製造方法における、第２の犠牲層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図39】実施の形態４の電子デバイスの製造方法における、第２の犠牲層をパターニングする工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図40】実施の形態４の電子デバイスの製造方法における、保持層を形成する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図41】実施の形態４の電子デバイスの製造方法における、第１の犠牲層を除去する途中の状態を示す断面図（Ａ）および平面図（Ｂ）である。
【図42】実施の形態４の電子デバイスの製造方法における、第１の犠牲層を完全に除去した状態を示す断面図（Ａ）および平面図（Ｂ）である。
【図43】実施の形態４の電子デバイスの製造方法における、第２の犠牲層を除去する工程を示す断面図（Ａ）および平面図（Ｂ）である。
【図44】実施の形態４の電子デバイスの製造方法における、半導体層を基板から剥離する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【図45】実施の形態４の電子デバイスの製造方法における、半導体層を転写基板に転写する工程を段階的に示す断面図（Ａ），（Ｂ）である。
【発明を実施するための形態】
【0009】
以下に、実施の形態に係る電子デバイスの製造方法について、図面を参照して説明する。電子デバイスは、半導体で形成されて所定の機能を発揮する機能層を有する。電子デバイスは、例えば、ＬＥＤ（発光ダイオード）等の光電変換素子（発光素子、受光素子）を有する光デバイス等である。光デバイスは、ＬＥＤディスプレイ、イメージセンサ等に用いられる。電子デバイスは、また、ダイオード、トランジスタ、サイリスタ等であってもよい。電子デバイスは、半導体デバイスとも称してもよい。
【0010】
≪実施の形態１≫
＜製造方法＞
図１は、実施の形態１の電子デバイスの製造方法を示すフローチャートである。図２（Ａ）は、基板１０を示す断面図である。図２（Ｂ）は、基板１０上に半導体層１５を形成する工程を示す断面図である。
＜製造方法＞
図１は、実施の形態１の電子デバイスの製造方法を示すフローチャートである。図２（Ａ）は、基板１０を示す断面図である。図２（Ｂ）は、基板１０上に半導体層１５を形成する工程を示す断面図である。
【0011】
図２（Ａ）に示す基板１０は、Ｓｉ基板である。より具体的には、基板１０は、結晶方位の方向が（１１１）方向となるＳｉ（１１１）基板である。基板１０は、第１の基板とも称する。
【0012】
【0013】
バッファ層１１は、例えばＡｌＮ層である。より具体的には、バッファ層１１は、立方晶の表面が（０００１）面となるＡｌＮ層である。バッファ層１１の厚さは２０ｎｍ～２μｍであり、ここでは０．０５μｍである。
【0014】
機能層１２は、例えばＧａＮ層である。より具体的には、機能層１２は、立方晶の表面が（０００１）面となるＧａＮ層である。機能層１２の厚さは１～１００μｍであり、ここでは２～３μｍである。
【0015】
なお、機能層１２はＧａＮには限定されないが、ＧａＮ系の半導体であることが望ましい。ＧａＮ系の半導体とは、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等のＩＩＩ－Ｖ族窒化物半導体である。
【0016】
基板１０を構成するＳｉ（１１１）基板のａ軸格子定数Ｌ１０は、３．８９Åである。バッファ層１１を構成するＡｌＮのａ軸格子定数Ｌ１１は、３．１１Åである。機能層１２を構成するＧａＮのａ軸格子定数Ｌ１２は、３．１９Åである。これらの格子定数は、Ｌ１０＞Ｌ１２＞Ｌ１１の関係にある。
【0017】
基板１０を構成するＳｉ（１１１）基板の室温での熱膨張係数Ｔ１０は２．４～４．４×１０－６／Ｋである。バッファ層１１を構成するＡｌＮの室温での熱膨張係数Ｔ１１は４．３～４．８×１０－６／Ｋである。機能層１２を構成するＧａＮの室温での熱膨張係数Ｔ１２は３．７２～５．４５×１０－６／Ｋである。これらの熱膨張係数は、Ｔ１２＞Ｔ１１＞Ｔ１０の関係にある。
【0018】
バッファ層１１および機能層１２は、これらの格子定数と基板１０の格子定数とが一致するように引張応力がかかった状態でエピタキシャル成長する。すなわち、バッファ層１１と機能層１２には、残留引張応力が生じる。
【0019】
バッファ層１１と機能層１２とを合わせて、半導体層１５と称する。また、基板１０と半導体層１５（バッファ層１１および機能層１２）とを合わせて、構造基板と称する。
【0020】
図３（Ａ），（Ｂ）は、基板１０上に半導体層１５を形成した構造基板の全体を示す断面図および平面図である。上記のエピタキシャル成長は１０００℃以上の温度で行われるが、構造基板を室温まで冷却すると、半導体層１５と基板１０との熱膨張係数の差により、半導体層１５が基板１０よりも大きく収縮し、構造基板が図３（Ａ）に矢印Ｗで示すように反る。
【0021】
【0022】
【0023】
このとき、エッチング深さを、半導体層１５の厚さよりも深くすることにより、基板１０の上層も合わせてパターニングする。パターニングされた基板１０の上層は、第１の犠牲層１０ａとなる。第１の犠牲層１０ａの厚さｔ、すなわちオーバーエッチング量は、５０～１００ｎｍである。
【0024】
図４（Ａ）には半導体層１５のパターニングされた一部分を示しているが、基板１０上の半導体層１５は、図５に示すように複数に分割される。具体的には、上記のドライエッチングで形成された分離溝Ｇにより、半導体層１５はグリッド状に分離される。分割された半導体層１５は、行と列に配列されている。
【0025】
説明の便宜上、分割された半導体層１５の行方向をＸ方向とし、列方向をＹ方向とする。分割された個々の半導体層１５の平面形状は、例えば、Ｘ方向の辺とＹ方向の辺を有する矩形状である。
【0026】
このように半導体層１５が複数に分割されることにより、個々の半導体層１５の面積が小さくなるため、上述した残留引張応力が減少し、構造基板の全体としての反りは解消する。但し、個々の半導体層１５には、熱膨張係数の差および格子定数の差による残留引張応力が残っている。
【0027】
図６（Ａ），（Ｂ）は、第２の犠牲層１３を形成する工程を示す断面図および平面図である。
【0028】
ステップＳ１０３（図１）では、半導体層１５上に第２の犠牲層１３を形成する。第２の犠牲層１３は、第１の犠牲層１０ａおよび半導体層１５の各側面、並びに半導体層１５の表面（すなわち基板１０と反対側の面）を覆うように形成される。第２の犠牲層１３は、例えばポリイミド層である。第２の犠牲層１３の厚さは、例えば、２５ｎｍ～１０μｍである。
【0029】
図７（Ａ），（Ｂ）は、第２の犠牲層１３に開口１３ａを形成する工程を示す断面図および平面図である。
【0030】
ステップＳ１０４（図１）では、図７（Ａ）に示すように、第２の犠牲層１３に開口１３ａを形成する。開口１３ａは、第１の犠牲層１０ａの側面を露出させるように形成する。開口１３ａは、後述する第１の犠牲層１０ａの除去工程（ステップＳ１０６）で第１の犠牲層１０ａにエッチング液を到達させるためのものである。
【0031】
開口１３ａの形成は、酸素プラズマを用いたパターニングによって行うが、感光性ポリイミドを用いたフォトリソグラフィによって行ってもよい。図７（Ｂ）に示すように、開口１３ａは、例えば、半導体層１５の４つの辺のそれぞれに形成される。開口１３ａの配置はこの例に限らず、第１の犠牲層１０ａの側面を露出させることができればよい。
【0032】
なお、基板１０（第１の犠牲層１０ａを含む）と、半導体層１５と、第２の犠牲層１３とを合わせて、積層基板と称する。
【0033】
図８（Ａ），（Ｂ）は、保持層１４を形成する工程を示す断面図および平面図である。
【0034】
ステップＳ１０５（図１）では、図８（Ａ）に示すように、被覆層としての保持層１４を形成する。保持層１４は、例えば、窒化膜である。保持層１４は、基板１０の表面から、第１の犠牲層１０ａ、半導体層１５および第２の犠牲層１３の各側面を経て、第２の犠牲層１３の表面（すなわち基板１０と反対側の面）まで延在するように形成される。
【0035】
保持層１４は、図８（Ｂ）に示すように、半導体層１５の４つの角部にそれぞれ形成される。なお、保持層１４の配置は４つの角部には限定されず、半導体層１５を基板１０から離間した位置で支持できればよい。
【0036】
図９（Ａ），（Ｂ）は、第１の犠牲層１０ａを除去する工程を示す断面図および平面図である。
【0037】
ステップＳ１０６（図１）では、図９（Ａ），（Ｂ）に示すように、第１の犠牲層１０ａを除去する。第１の犠牲層１０ａの除去は、水酸化カリウム（ＫＯＨ）を用いたウエットエッチングによって行う。エッチング方向は、Ｓｉ（１１１）基板である基板１０の（１００）方向、すなわち基板１０の表面に平行な方向である。
【0038】
第１の犠牲層１０ａが除去されると、半導体層１５は、残留引張応力により水平方向に伸びようとする。しかしながら、半導体層１５には第２の犠牲層１３が接合されているため、伸びることができない。そのため、半導体層１５は、第２の犠牲層１３側の面（図中上面）に対して基板１０側の面（図中下面）が伸びるように反る。言い換えると、半導体層１５は、基板１０側に凸となるように反る。
【0039】
そのため、半導体層１５と基板１０との隙間（符号Ａで示す）は、中央部よりも周縁部で広くなる。そのため、エッチング液が半導体層１５と基板１０との隙間に侵入し易くなる。また、エッチングの進行と共に半導体層１５の反りが進行するため、エッチングが進行するほど、エッチング液が半導体層１５と基板１０との隙間の中心部に到達し易くなる。
【0040】
また、半導体層１５は第２の犠牲層１３を介して保持層１４で支持されるため、第１の犠牲層１０ａの除去工程を通じて、半導体層１５の周縁部の垂れ下がりが抑制される。これらの結果、エッチング残りが無くなり、また、エッチング速度が速くなる。すなわち、第１の犠牲層１０ａの除去を効率よく行うことができる。
【0041】
図１０（Ａ），（Ｂ）は、第２の犠牲層１３を除去する工程を示す断面図および平面図である。
【0042】
【0043】
第２の犠牲層１３の除去により、半導体層１５は保持層１４による保持が失われるため、基板１０上に落下し、基板１０に載った状態で保持される。また、第２の犠牲層１３の除去により、半導体層１５の反りが解消され、水平状態に戻る。
【0044】
図１０（Ｂ）に示すように、半導体層１５の周囲に保持層１４が配置されているため、第２の犠牲層１３の除去工程における半導体層１５の位置ずれも防止される。
【0045】
図１１（Ａ），（Ｂ）は、半導体層１５を剥離する工程を段階的に示す断面図である。
【0046】
ステップＳ１０８（図１）では、ピックアップ部１７を用いて、半導体層１５を基板１０から剥離する。ピックアップ部１７は、保持体１８と、これを支持する支持基板１９とを有する。
【0047】
図１１（Ａ）に示すように、保持体１８は、粘着性（タック性）と弾性を有する有機構造体、例えば、ＰＤＭＳ（ポリジメチルシロキサン）、アクリル樹脂等で形成される。支持基板１９は、保持体１８を支持する基板であり、例えばＳｉ、ガラス等で形成される。
【0048】
まず、ピックアップ部１７を、図１１（Ａ）に示すように基板１０に向けて移動させ、保持体１８を半導体層１５の機能層１２の表面に押し当てる。
【0049】
その後、ピックアップ部１７を、図１１（Ｂ）に示すように基板１０から離間する方向に移動させる。半導体層１５は、基板１０上に載った状態で保持されているため、基板１０の表面から簡単に離間させることができる。
【0050】
なお、半導体層１５の剥離に伴って、保持層１４の一部（例えば、半導体層１５の上側に位置している部分）が破断するか、あるいは保持層１４が弾性変形するようにしてもよい。
【0051】
【0052】
ステップＳ１０９（図１）では、ピックアップ部１７を用いて、半導体層１５を基板１０とは別の転写基板５０に転写する。転写基板５０は、半導体層１５の実装領域に平滑面を有し、その平滑面の表面粗さは、例えば１０ｎｍ以下である。転写基板５０は、第２の基板とも称する。
【0053】
まず、ピックアップ部１７を、図１２（Ａ）に示すように転写基板５０に向けて移動させ、図１２（Ｂ）に示すように半導体層１５を転写基板５０の表面に押し当てる。半導体層１５の底面および転写基板５０の表面はいずれも平滑面であり、所定の加圧および加熱により、分子間力で互いに接合される。
【0054】
その後、ピックアップ部１７を、図１３（Ａ）に示すように転写基板５０から離間する方向に移動させる。半導体層１５は分子間力で転写基板５０に接合されているため、半導体層１５は転写基板５０上に残り、ピックアップ部１７の保持体１８が半導体層１５から離間する。
【0055】
これにより、図１３（Ｂ）に示すように、転写基板５０上に半導体層１５が接合されたベース基板５が得られる。
【0056】
ステップＳ１１０（図１）では、図１３（Ｃ）に示すように、転写基板５０上の半導体層１５に配線等を形成する。半導体層１５は、パターニングによってメサ構造を形成し、配線等を形成することにより、例えばＬＥＤとなる。
【0057】
また、半導体層１５のアノード層１２ａと転写基板５０の配線５１とを接続する配線層５３を形成し、半導体層１５のカソード層１２ｂと転写基板５０の配線５２とを接続する配線層５４を形成する。
【0058】
これにより、電子デバイス１が得られる。図示しない駆動回路から配線５１，５２および配線層５３，５４を介して半導体層１５に電圧を印加することにより、ＬＥＤである半導体層１５から光が出射される。
【0059】
＜作用＞
一般に、基板上に犠牲層を介して半導体層を形成し、犠牲層をエッチングで除去する場合、犠牲層の除去中に半導体層の周縁部が基板側に垂れ下がり、エッチング液の侵入を妨げる可能性がある。この場合、基板と半導体層との間にエッチング液が十分に行き渡らず、エッチング残りが発生し、また、エッチングに時間がかかるという問題がある。特に、基板のサイズが大きくなるほど、半導体層の垂れ下がりが発生し易くなる。
一般に、基板上に犠牲層を介して半導体層を形成し、犠牲層をエッチングで除去する場合、犠牲層の除去中に半導体層の周縁部が基板側に垂れ下がり、エッチング液の侵入を妨げる可能性がある。この場合、基板と半導体層との間にエッチング液が十分に行き渡らず、エッチング残りが発生し、また、エッチングに時間がかかるという問題がある。特に、基板のサイズが大きくなるほど、半導体層の垂れ下がりが発生し易くなる。
【0060】
これに対し、実施の形態１では、図９（Ａ）に示したように、保持層１４によって半導体層１５を基板１０から離間した位置で保持した状態で、第１の犠牲層１０ａを除去する。そのため、半導体層１５の垂れ下がりを防止し、基板１０と半導体層１５との隙間にエッチング液を十分に行き渡らせることができる。
【0061】
特に、第１の犠牲層１０ａの除去に伴って、半導体層１５が基板１０側に凸となるように反るため、半導体層１５と基板１０との隙間が周縁部で特に広がり、エッチング液が当該隙間に侵入し易くなる。
【0062】
そのため、第１の犠牲層１０ａのエッチング残りを無くし、また、エッチング速度を向上することができる。すなわち、第１の犠牲層１０ａを効率よく除去することができる。
【0063】
また、図１０（Ａ）に示したように、第２の犠牲層１３を除去することで半導体層１５の反りが解消されるため、半導体層１５を水平に戻した状態で、基板１０上で保持することができる。そのため、半導体層１５を基板１０から容易に剥離し、また転写基板５０に転写することができる。
【0064】
また、図９（Ａ）に示したように、保持層１４が基板１０から第２の犠牲層１３の表面（すなわち基板１０と反対側の面）まで延在しているため、第２の犠牲層１３を除去する工程において、半導体層１５の位置ずれを抑制することができる。そのため、基板１０上での半導体層１５の位置精度を高めることができる。
【0065】
＜実施の形態１の効果＞
以上説明したように、実施の形態１の電子デバイス１の製造方法は、基板１０（第１の犠牲層１０ａを含む）と、第１の犠牲層１０ａ上に形成された半導体層１５と、半導体層１５上に第１の犠牲層１０ａと異なる材料で形成された第２の犠牲層１３とを有する積層基板を用い、基板１０から、第２の犠牲層１３の半導体層１５と反対側の面にかけて、半導体層１５を基板１０から離間した位置で保持する保持層（被覆層）１４を形成する工程と、第１の犠牲層１０ａを除去する工程と、第１の犠牲層１０ａの除去後に第２の犠牲層１３を除去する工程と、半導体層１５を基板１０から剥離する工程と、半導体層１５を転写基板５０に転写する工程とを有する。
以上説明したように、実施の形態１の電子デバイス１の製造方法は、基板１０（第１の犠牲層１０ａを含む）と、第１の犠牲層１０ａ上に形成された半導体層１５と、半導体層１５上に第１の犠牲層１０ａと異なる材料で形成された第２の犠牲層１３とを有する積層基板を用い、基板１０から、第２の犠牲層１３の半導体層１５と反対側の面にかけて、半導体層１５を基板１０から離間した位置で保持する保持層（被覆層）１４を形成する工程と、第１の犠牲層１０ａを除去する工程と、第１の犠牲層１０ａの除去後に第２の犠牲層１３を除去する工程と、半導体層１５を基板１０から剥離する工程と、半導体層１５を転写基板５０に転写する工程とを有する。
【0066】
この製造方法によれば、保持層１４によって半導体層１５を基板１０から離間した位置で保持した状態で第１の犠牲層１０ａを除去するため、半導体層１５の垂れ下がりを防止することができる。その結果、基板１０と半導体層１５との隙間にエッチング液を十分に行き渡らせることができる。これにより、第１の犠牲層１０ａを効率よく除去することができる。さらに、第２の犠牲層１３の除去により半導体層１５の反りが解消されるため、半導体層１５を転写基板５０に容易に転写することができる。すなわち、半導体層１５の転写を含むプロセスを容易にすることができる。
【0067】
特に、第１の犠牲層１０ａを除去する工程では、半導体層１５が基板１０側に凸となるように反った状態で、第１の犠牲層１０ａを除去するため、エッチング液が基板１０と半導体層１５との隙間に侵入し易く、第１の犠牲層１０ａを更に効率よく除去することができる。
【0068】
また、基板１０および半導体層１５（バッファ層１１および機能層１２）として、基板１０の熱膨張係数Ｔ１０が、バッファ層１１および機能層１２の熱膨張係数Ｔ１１，Ｔ１２よりも小さくなる組み合わせを用いているため、これらの熱膨張係数の差を利用して、半導体層１５を基板１０側に凸となるように反らせることができる。
【0069】
また、基板１０としてＳｉ基板を用い、半導体層１５の機能層１２としてＧａＮ系の半導体層を形成するため、熱膨張係数の差および格子定数の差を利用して、半導体層１５を基板１０側に凸となるように反らせることができる。
【0070】
また、第２の犠牲層１３を形成する工程の後で、且つ保持層１４を形成する工程の前に、第２の犠牲層１３に、第１の犠牲層１０ａの側面を露出させる開口１３ａを形成する工程を有するため、第１の犠牲層１０ａの除去工程において、エッチング液を第１の犠牲層１０ａに浸透させることができる。
【0071】
また、第１の犠牲層１０ａが基板１０の一部であるため、基板１０のパターニングによって第１の犠牲層１０ａを形成することができ、成膜工程を少なくすることができる。
【0072】
上記の例では、基板１０をＳｉ基板とし、バッファ層１１をＡｌＮ層とし、機能層１２をＧａＮ層としたが、基板１０の熱膨張係数が半導体層１５を構成する各層の熱膨張係数よりも小さければ、他の組み合わせも可能である。
【0073】
≪実施の形態２≫
＜製造方法＞
図１４は、実施の形態２の電子デバイスの製造方法を示すフローチャートである。図１５（Ａ）は、基板２０を示す断面図である。図１５（Ｂ）は、基板２０上に第１の犠牲層２１および半導体層２２を形成する工程を示す断面図である。
＜製造方法＞
図１４は、実施の形態２の電子デバイスの製造方法を示すフローチャートである。図１５（Ａ）は、基板２０を示す断面図である。図１５（Ｂ）は、基板２０上に第１の犠牲層２１および半導体層２２を形成する工程を示す断面図である。
【0074】
図１５（Ａ）に示す基板２０は、例えばＧａＡｓ基板である。基板２０を構成するＧａＡｓの熱膨張係数Ｔ２０は、５．７×１０－６／Ｋである。基板２０の厚さは、例えば、６００μｍである。
【0075】
ステップＳ２０１（図１４）では、図１５（Ｂ）に示すように、基板２０上に第１の犠牲層２１をエピタキシャル成長により形成する。第１の犠牲層２１は、例えばＡｌＡｓ層である。第１の犠牲層２１を構成するＡｌＡｓの熱膨張係数Ｔ２１は、５．０×１０－６／Ｋである。第１の犠牲層２１の厚さは、例えば０．０５μｍである。
【0076】
ステップＳ２０２（図１４）では、第１の犠牲層２１上に半導体層２２をエピタキシャル成長により形成する。半導体層２２は、例えばＡｌＧａＡｓ層である。半導体層２２を構成するＡｌＧａＡｓの熱膨張係数Ｔ２２は、５．４×１０－６／Ｋである。半導体層２２の厚さは、例えば１．２μｍである。
【0077】
図１６（Ａ），（Ｂ）は、第１の犠牲層２１および半導体層２２をパターニングする工程を示す断面図および平面図である。
【0078】
ステップＳ２０３（図１４）では、図１６（Ａ），（Ｂ）に示すように、基板２０上の第１の犠牲層２１および半導体層２２をパターニングする。パターニングは、例えばドライエッチングにより行う。第１の犠牲層２１および半導体層２２は、実施の形態１の半導体層１５（図５）と同様にグリッド状に分割される。
【0079】
図１７（Ａ），（Ｂ）は、第２の犠牲層２３を形成する工程を示す断面図および平面図である。
【0080】
ステップＳ２０４（図１４）では、図１７（Ａ），（Ｂ）に示すように、パターニングされた第１の犠牲層２１および半導体層２２を覆うように、第２の犠牲層２３を形成する。第２の犠牲層２３は、第１の犠牲層２１の側面、半導体層２２の側面および半導体層２２の表面（すなわち基板２０と反対側の面）を覆うように形成される。
【0081】
第２の犠牲層２３は、例えばＡｌ２Ｏ３層であり、スパッタリング等で形成される。第２の犠牲層２３を構成するＡｌ２Ｏ３の熱膨張係数Ｔ２３は、５．９×１０－６／Ｋである。第２の犠牲層２３の厚さは、例えば、０．０５μｍである。
【0082】
図１８（Ａ），（Ｂ）は、第２の犠牲層２３に開口２３ａを形成する工程を示す断面図および平面図である。
【0083】
ステップＳ２０５（図１４）では、図１８（Ａ）に示すように、第２の犠牲層２３に開口２３ａを形成する。開口２３ａの形成は、例えばドライエッチングによって行う。図１８（Ｂ）に示すように、開口２３ａは、例えば、半導体層２２の４つの辺のそれぞれに形成される。開口２３ａの配置はこの例に限らず、第１の犠牲層２１の側面を露出させることができればよい。
【0084】
なお、基板２０と、第１の犠牲層２１と、半導体層２２と、第２の犠牲層２３とを合わせて、積層基板と称する。
【0085】
図１９（Ａ），（Ｂ）は、保持層２４を形成する工程を示す断面図および平面図である。
【0086】
ステップＳ２０６（図１４）では、図１９（Ａ）に示すように、被覆層としての保持層２４を形成する。保持層２４は、例えば有機物であり、より具体的にはゴム系レジストである。保持層２４の厚さは、例えば３．５μｍである。
【0087】
保持層２４は、基板２０の表面から、第２の犠牲層２３の側面を経て、表面（すなわち基板２０と反対側の面）まで延在するように形成される。保持層２４は、図１９（Ｂ）に示すように、半導体層２２の４つの角部にそれぞれ形成される。保持層２４の配置は４つの角部には限定されず、半導体層２２を基板２０から離間した位置で支持できればよい。
【0088】
図２０（Ａ），（Ｂ）は、応力付与膜２５を形成する工程を示す断面図および平面図である。
【0089】
ステップＳ２０７（図１４）では、図２０（Ａ），（Ｂ）に示すように、第２の犠牲層２３上に、有機材料層としての応力付与膜２５を形成する。応力付与膜２５は、加熱された状態で、第２の犠牲層２３の表面（すなわち基板１０と反対側の面）に貼り付けられる。応力付与膜２５は、保持層２４の一部、すなわち第２の犠牲層２３の表面に形成された部分にも重なり合う。
【0090】
応力付与膜２５は、例えばドライフィルムレジストである。応力付与膜２５を構成するドライフィルムレジストの熱膨張係数Ｔ２５は、７０×１０－６／Ｋである。この熱膨張係数Ｔ２５は、基板２０、第１の犠牲層２１、半導体層２２および第２の犠牲層２３の熱膨張係数Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３よりも大きい。応力付与膜２５の厚さは、例えば３０μｍである。
【0091】
熱膨張係数の大きい応力付与膜２５が、加熱された状態で第２の犠牲層２３の表面に貼り付けられるため、室温に戻ると、応力付与膜２５には、基板２０側に凸となる反りを生じる方向の引張応力が残留する。
【0092】
図２１（Ａ），（Ｂ）は、第１の犠牲層２１を除去する工程を示す断面図および平面図である。
【0093】
【0094】
第１の犠牲層２１が除去されると、応力付与膜２５の残留引張応力により、半導体層２２および第２の犠牲層２３が、基板２０側に凸となるように反る。この反りにより、半導体層２２と基板２０との隙間が周縁部で広くなる。そのため、エッチング液が半導体層２２と基板２０との隙間に侵入し易くなる。
【0095】
また、半導体層２２は第２の犠牲層２３を介して保持層２４で支持されるため、半導体層２２の周縁部が基板２０側に垂れ下がることが抑制される。これらの結果、エッチング残りがなくなり、また、エッチング速度が速くなる。すなわち、第１の犠牲層２１の除去を効率よく行うことができる。
【0096】
図２２（Ａ），（Ｂ）は、第２の犠牲層２３を除去する工程を示す断面図および平面図である。
【0097】
ステップＳ２０９（図１４）では、図２２（Ａ），（Ｂ）に示すように、第２の犠牲層２３を除去する。第２の犠牲層２３の除去は、例えば、リン酸を用いたエッチングによって行う。応力付与膜２５は保持層２４によって保持されているため、応力付与膜２５と半導体層２２との間には、符号Ａで示すように空隙が形成される。
【0098】
また、第２の犠牲層２３の除去により、半導体層２２は保持層２４による保持が失われるため、基板２０上に落下し、基板２０に載った状態で保持される。また、第２の犠牲層２３の除去により、半導体層２２の反りが解消され、水平状態に戻る。
【0099】
図２３（Ａ），（Ｂ）は、応力付与膜２５を除去する工程を示す断面図および平面図である。
【0100】
ステップＳ２１０（図１４）では、応力付与膜２５を除去する。応力付与膜２５はドライフィルムレジストで形成されているため、応力付与膜２５を上方に引っ張ることにより、保持層２４から剥がすことができる。これにより、図２３（Ａ），（Ｂ）に示すように、基板２０上で保持層２４に囲まれた半導体層２２が得られる。
【0101】
図２４（Ａ），（Ｂ）は、半導体層２２を基板２０から剥離する工程を段階的に示す断面図である。
【0102】
ステップＳ２１１（図１４）では、ピックアップ部２７を用いて、半導体層２２を基板２０から剥離する。ピックアップ部２７は、保持体２８と支持基板２９とを有する。保持体２８および支持基板２９は、実施の形態１のピックアップ部１７の保持体１８および支持基板１９（図１１（Ａ））と同様に構成されている。
【0103】
まず、ピックアップ部２７を、図２４（Ａ）に示すように基板２０に向けて移動させ、保持体２８を半導体層２２の表面（すなわち基板２０と反対側の面）に押し当てる。
【0104】
その後、ピックアップ部２７を、図２４（Ｂ）に示すように基板２０から離間する方向に移動させる。半導体層２２は、基板２０上に載った状態で保持されているため、基板２０の表面から簡単に離間させることができる。
【0105】
【0106】
ステップＳ２１２（図１４）では、ピックアップ部２７を用いて、半導体層２２を基板２０とは別の転写基板６０に転写する。転写基板６０は、実施の形態１の転写基板５０（図１３（Ａ）～（Ｃ））と同様に構成されている。
【0107】
まず、ピックアップ部２７を、図２５（Ａ）に示すように転写基板６０に向けて移動させ、半導体層２２を転写基板６０の表面に押し当てる。半導体層２２の底面および転写基板６０の表面はいずれも平滑面であり、所定の加圧および加熱により、分子間力で互いに接合される。
【0108】
その後、ピックアップ部２７を、転写基板６０から離間する方向に移動させる。半導体層２２は分子間力で転写基板６０に接合されているため、半導体層２２は転写基板６０上に残り、ピックアップ部２７の保持体２８が半導体層２２から離間する。これにより、図２５（Ｂ）に示すように、転写基板６０上に半導体層２２が接合されたベース基板６が得られる。
【0109】
【0110】
また、半導体層２２のアノード層２２ａと転写基板６０の配線６１とを接続する配線層６３を形成し、半導体層２２のカソード層２２ｂと転写基板６０の配線６２とを接続する配線層６４を形成する。
【0111】
これにより、電子デバイス２が得られる。図示しない駆動回路から配線６１，６２および配線層６３，６４を介して半導体層２２に電圧を印加することにより、ＬＥＤである半導体層２２から光が照射される。
【0112】
＜実施の形態２の効果＞
以上説明したように、実施の形態２の電子デバイス２の製造方法では、半導体層２２上に第２の犠牲層２３を形成する工程の後、第１の犠牲層２１を除去する工程の前に、第２の犠牲層２３上に有機材料層としての応力付与膜２５を形成する工程を有する。第１の犠牲層２１を除去すると、応力付与膜２５の作用により、半導体層２２に基板２０側に凸となる反りが生じる。そのため、格子定数の差（格子不整合）を利用した反りの発生が難しい半導体層２２であっても、反りを生じさせることができる。これにより、基板２０と半導体層２２との隙間にエッチング液を十分に行き渡らせ、第１の犠牲層２１を効率よく除去することができる。
以上説明したように、実施の形態２の電子デバイス２の製造方法では、半導体層２２上に第２の犠牲層２３を形成する工程の後、第１の犠牲層２１を除去する工程の前に、第２の犠牲層２３上に有機材料層としての応力付与膜２５を形成する工程を有する。第１の犠牲層２１を除去すると、応力付与膜２５の作用により、半導体層２２に基板２０側に凸となる反りが生じる。そのため、格子定数の差（格子不整合）を利用した反りの発生が難しい半導体層２２であっても、反りを生じさせることができる。これにより、基板２０と半導体層２２との隙間にエッチング液を十分に行き渡らせ、第１の犠牲層２１を効率よく除去することができる。
【0113】
特に、応力付与膜２５の熱膨張係数Ｔ２５が、基板２０、第１の犠牲層２１、半導体層２２および第２の犠牲層２３の熱膨張係数Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３よりも大きいため、応力付与膜２５を加熱した状態で第２の犠牲層２３に貼り付けたのち、室温に戻すことで、半導体層２２を反らせる残留引張応力を発生させることができる。
【0114】
また、半導体層２２を基板２０から剥離する工程の前に、応力付与膜２５と保持層（被覆層）２４の少なくとも一部とを除去する工程を有するため、半導体層２２の反りが解消され、半導体層２２を基板２０から容易に剥離し、転写基板６０に転写することができる。
【0115】
上記の例では、基板２０をＧａＡ基板とし、応力付与膜２５をドライフィルムレジストとし、第１の犠牲層２１をＡｌＡｓ層とし、半導体層２２をＡｌＧａＡｓ層とし、第２の犠牲層２３をＡｌ２Ｏ３層としたが、応力付与膜２５の熱膨張係数が、基板２０、犠牲層２１，２３および半導体層２２の各熱膨張係数よりも大きければ、他の組み合わせも可能である。
【0116】
≪実施の形態３≫
＜製造方法＞
図２６は、実施の形態３の電子デバイスの製造方法を示すフローチャートである。図２７（Ａ）は、基板３０を示す断面図である。図２７（Ｂ）は、基板３０上に第１の犠牲層３１、半導体層３２および第２の犠牲層３３を形成する工程を示す断面図である。
＜製造方法＞
図２６は、実施の形態３の電子デバイスの製造方法を示すフローチャートである。図２７（Ａ）は、基板３０を示す断面図である。図２７（Ｂ）は、基板３０上に第１の犠牲層３１、半導体層３２および第２の犠牲層３３を形成する工程を示す断面図である。
【0117】
図２７（Ａ）に示す基板３０は、例えばＧａＡｓ基板である。基板３０を構成するＧａＡｓの熱膨張係数Ｔ３０は、５．７×１０－６／Ｋである。基板３０の厚さは、例えば、６００μｍである。
【0118】
ステップＳ３０１（図２６）では、図２７（Ｂ）に示すように、基板３０上に第１の犠牲層３１をエピタキシャル成長により形成する。第１の犠牲層３１は、例えばＡｌＡｓ層である。第１の犠牲層３１を構成するＡｌＡｓの熱膨張係数Ｔ３１は、５．０×１０－６／Ｋである。第１の犠牲層３１の厚さは、例えば０．０５μｍである。
【0119】
ステップＳ３０２（図２６）では、第１の犠牲層３１上に半導体層３２をエピタキシャル成長により形成する。半導体層３２は、例えばＡｌＧａＡｓ層である。半導体層３２を構成するＡｌＧａＡｓの熱膨張係数Ｔ３２は、５．４×１０―６／Ｋである。半導体層３２の厚さは、例えば１．２μｍである。
【0120】
ステップＳ３０３（図２６）では、半導体層３２上に第２の犠牲層３３を形成する。第２の犠牲層３３は、例えばＳｉ３Ｎ４である。第２の犠牲層３３の形成は、例えばプラズマＣＶＤ（化学蒸着）により行う。第２の犠牲層３３を構成するＳｉ３Ｎ４の熱膨張係数Ｔ３３は、３．０～３．５×１０－６／Ｋである。第２の犠牲層３３の厚さは、例えば０．３μｍである。
【0121】
図２８（Ａ），（Ｂ）は、第１の犠牲層３１、半導体層３２および第２の犠牲層３３をパターニングする工程を示す断面図および平面図である。
【0122】
ステップＳ３０４（図２６）では、図２８（Ａ），（Ｂ）に示すように、基板３０上の第１の犠牲層３１、半導体層３２および第２の犠牲層３３をパターニングする。パターニングは、例えばドライエッチングにより行う。第１の犠牲層３１、半導体層３２および第２の犠牲層３３は、実施の形態１の半導体層１５（図５）と同様にグリッド状に分割される。
【0123】
なお、基板３０と、第１の犠牲層３１と、半導体層３２と、第２の犠牲層３３とを合わせて、積層基板と称する。
【0124】
【0125】
ステップＳ３０５（図２６）では、図２９（Ａ）に示すように、被覆層としての保持層３４を形成する。保持層３４は、例えば有機物であり、より具体的にはゴム系レジストである。保持層３４の厚さは、例えば３．５μｍである。
【0126】
保持層３４は、基板３０の表面から、第１の犠牲層３１の側面、半導体層３２の側面、および第２の犠牲層３３の側面を経て、第２の犠牲層３３の表面（すなわち基板３０と反対側の面）まで延在するように形成される。
【0127】
保持層３４は、図２９（Ｂ）に示すように、半導体層３２の４つの角部にそれぞれ形成される。保持層３４の配置は４つの角部には限定されず、半導体層３２を基板３０から離間した位置で支持できればよい。
【0128】
なお、図２９（Ａ）では保持層３４の形状を簡略化しているが、図２９（Ｃ）に示すように、保持層３４は、基板３０上に形成される基部３４ａと、第２の犠牲層３３の表面に形成される頂部３４ｂと、これらの間で延在する柱部３４ｃとを有する。
【0129】
保持層３４の基部３４ａは、基板３０との接触面積ができるだけ大きくなるように形成され、保持層３４と基板３０との接合力を高めている。保持層３４の柱部３４ｃは、第１の犠牲層３１、半導体層３２および第２の犠牲層３３の各側面に接合されている。
【0130】
図３０（Ａ），（Ｂ）は、応力付与膜３５を形成する工程を示す断面図および平面図である。
【0131】
ステップＳ３０６（図２６）では、図３０（Ａ）に示すように、第２の犠牲層３３上に応力付与膜３５を形成する。応力付与膜３５は、加熱された状態で、第２の犠牲層３３の表面（すなわち基板１０と反対側の面）に貼り付けられる。
【0132】
応力付与膜３５は、例えばドライフィルムレジストである。応力付与膜３５を構成するドライフィルムレジストの熱膨張係数Ｔ３５は、７０×１０－６／Ｋである。この熱膨張係数Ｔ３５は、基板３０、第１の犠牲層３１および第２の犠牲層３３の熱膨張係数Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３よりも大きい。応力付与膜３５の厚さは、例えば３０μｍである。
【0133】
熱膨張係数の大きい応力付与膜３５が、加熱された状態で第２の犠牲層３３の表面に貼り付けられるため、室温に戻ると、応力付与膜３５には、基板３０側に凸となる反りが生じる方向の引張応力が残留する。
【0134】
また、第２の犠牲層３３（Ｓｉ３Ｎ４）は熱膨張係数が最も小さく、また、厚さも比較的厚いため、上記の応力付与膜３５が第２の犠牲層３３の表面に貼り付けられることで、第２の犠牲層３３にも、基板３０側に凸となる反りが生じる方向の引張応力が残留する。
【0135】
図３１（Ａ），（Ｂ）は、第１の犠牲層３１を除去する工程を示す断面図および平面図である。
【0136】
【0137】
第１の犠牲層３１が除去されると、応力付与膜３５および第２の犠牲層３３の残留引張応力により、半導体層３２および第２の犠牲層３３が、基板３０側に凸となるように反る。この反りにより、半導体層３２と基板３０との隙間は、周縁部で広くなる。そのため、エッチング液が半導体層３２と基板３０との隙間に侵入し易くなる。
【0138】
第２の犠牲層３３の厚さは０．３μｍであり、実施の形態２の第２の犠牲層２３の厚さよりも厚い。また、半導体層３２の側面は、保持層３４に接合されている。そのため、第２の犠牲層３３と保持層３４とで、半導体層３２および応力付与膜３５を支持することができる。
【0139】
図３２（Ａ），（Ｂ）は、第２の犠牲層３３を除去する工程を示す断面図および平面図である。
【0140】
ステップＳ３０８（図２６）では、図３２（Ａ），（Ｂ）に示すように、第２の犠牲層３３を除去する。第２の犠牲層３３の除去は、例えば、リン酸を用いたエッチングによって行う。応力付与膜３５は、保持層３４によって保持されているため、応力付与膜３５と半導体層３２との間には、空隙が形成される。
【0141】
実施の形態１，２とは異なり、実施の形態３では半導体層３２の側面と保持層３４とが接合されている。そのため、半導体層３２は、基板３０および応力付与膜３５の両方から離間した状態で、保持層３４によって支持される。
【0142】
図３３（Ａ），（Ｂ）は、応力付与膜３５を除去する工程を示す断面図および平面図である。
【0143】
ステップＳ３０９（図２６）では、図３３（Ａ），（Ｂ）に示すように、応力付与膜３５を除去する。応力付与膜３５を上方に引っ張ることにより、保持層３４から剥がすことができる。このとき、保持層３４の一部（例えば頂部３４ｂ）が破断して応力付与膜３５に付着し、応力付与膜３５と共に除去されるようにしてもよい。
【0144】
これにより、図３３（Ａ），（Ｂ）に示すように、基板３０上で保持層３４に保持された半導体層３２が得られる。
【0145】
図３４（Ａ），（Ｂ）は、半導体層３２を基板３０から剥離する工程を段階的に示す断面図である。
【0146】
ステップＳ３１０（図２６）では、ピックアップ部３７を用いて、半導体層３２を基板３０から剥離する。ピックアップ部３７は、保持体３８と支持基板３９とを有する。保持体３８および支持基板３９は、実施の形態１のピックアップ部１７の保持体１８および支持基板１９（図１１（Ａ））と同様に構成されている。
【0147】
まず、ピックアップ部３７を、図３４（Ａ）に示すように基板３０に向けて移動させ、保持体３８を半導体層３２の表面に押し当てる。なお、半導体層３２は保持層３４により保持されているが、ピックアップ部３７の押し当て力によって基板３０上に一旦落下させてもよい。
【0148】
その後、ピックアップ部３７を、図３４（Ｂ）に示すように基板３０から離間する方向に移動させる。ピックアップ部３７の保持体３８の粘着力を適切に調整することにより、半導体層３２を保持層３４または基板３０から離間させることができる。
【0149】
図３５（Ａ），（Ｂ）は、半導体層３２を基板３０とは別の転写基板６０に転写する工程を段階的に示す断面図である。
【0150】
ステップＳ３１１（図２６）では、ピックアップ部３７を用いて、半導体層３２を基板３０とは別の転写基板６０に転写する。転写基板６０は、実施の形態１の転写基板５０（図１３（Ａ）～（Ｃ））と同様に構成されている。
【0151】
まず、ピックアップ部３７を、図３５（Ａ）に示すように転写基板６０に向けて移動させ、半導体層３２を転写基板６０の表面に押し当てる。半導体層３２の底面および転写基板６０の表面はいずれも平滑面であり、所定の加圧および加熱により、分子間力で互いに接合される。
【0152】
その後、ピックアップ部３７を、転写基板６０から離間する方向に移動させる。半導体層３２は分子間力で転写基板６０に接合されているため、半導体層３２は転写基板６０上に残り、ピックアップ部３７の保持体１８が半導体層３２から離間する。これにより、図３５（Ｂ）に示すように、転写基板６０上に半導体層３２が接合されたベース基板６が得られる。
【0153】
【0154】
＜実施の形態３の効果＞
以上説明したように、実施の形態３の電子デバイスの製造方法では、応力付与膜３５および第２の犠牲層３３の両方に、反りを生じる方向の引張応力が残留する。そのため、実施の形態２よりも効果的に半導体層３２に反りを生じさせ、第１の犠牲層３１を効率よく除去することができる。
以上説明したように、実施の形態３の電子デバイスの製造方法では、応力付与膜３５および第２の犠牲層３３の両方に、反りを生じる方向の引張応力が残留する。そのため、実施の形態２よりも効果的に半導体層３２に反りを生じさせ、第１の犠牲層３１を効率よく除去することができる。
【0155】
また、保持層３４が半導体層３２の側面に接するように形成されるため、犠牲層３１，３３の除去工程では、半導体層３２を保持層３４で保持することができる。半導体層３２と保持層３４との間に隙間が生じないため、第２の犠牲層３３の除去工程における半導体層３２の位置精度を高めることができる。
【0156】
≪実施の形態４≫
＜製造方法＞
図３６は、実施の形態４の電子デバイスの製造方法を示すフローチャートである。図３７（Ａ）は、基板４０を示す断面図である。図３７（Ｂ）は、基板４０上に第１の犠牲層４１および半導体層４２を形成する工程を示す断面図である。図３７（Ｃ）は、第１の犠牲層４１および半導体層４２をパターニングする工程を示す断面図である。
＜製造方法＞
図３６は、実施の形態４の電子デバイスの製造方法を示すフローチャートである。図３７（Ａ）は、基板４０を示す断面図である。図３７（Ｂ）は、基板４０上に第１の犠牲層４１および半導体層４２を形成する工程を示す断面図である。図３７（Ｃ）は、第１の犠牲層４１および半導体層４２をパターニングする工程を示す断面図である。
【0157】
図３７（Ａ）に示す基板４０は、例えばＧａＡｓ基板である。基板４０の厚さは、例えば、６００μｍである。
【0158】
ステップＳ４０１（図３６）では、図３７（Ｂ）に示すように、基板４０上に第１の犠牲層４１をエピタキシャル成長により形成する。第１の犠牲層４１は、例えばＡｌＡｓ層である。第１の犠牲層４１の厚さは、例えば０．０５μｍである。
【0159】
ステップＳ４０２（図３６）では、第１の犠牲層４１上に半導体層４２をエピタキシャル成長により形成する。半導体層４２は、例えばＡｌＧａＡｓ層である。半導体層４２の厚さは、例えば１．２μｍである。
【0160】
ステップＳ４０３（図３６）では、図３７（Ｃ）に示すように、第１の犠牲層４１および半導体層４２をパターニングする。パターニングは、例えばドライエッチングにより行う。第１の犠牲層４１および半導体層４２は、実施の形態１の半導体層１５（図５）と同様にグリッド状に分割される。
【0161】
図３８（Ａ），（Ｂ）は、第２の犠牲層４３を形成する工程を示す断面図および平面図である。
【0162】
ステップＳ４０４（図３６）では、図３８（Ａ），（Ｂ）に示すように、パターニングされた第１の犠牲層４１および半導体層４２を覆うように、第２の犠牲層４３を形成する。第２の犠牲層４３は、第１の犠牲層４１の側面、半導体層４２の側面、および半導体層４２の表面（すなわち基板４０と反対側の面）を覆うように形成される。
【0163】
第２の犠牲層４３は、例えばＡｌ２Ｏ３層であり、スパッタリング等で形成される。第２の犠牲層４３の厚さは、例えば、０．０５μｍである。
【0164】
図３９（Ａ），（Ｂ）は、第２の犠牲層４３に開口を形成する工程を示す断面図および平面図である。
【0165】
ステップＳ４０５（図３６）では、図３９（Ａ）に示すように、第２の犠牲層４３に開口４３ａを形成する。開口４３ａの形成は、例えばドライエッチングによって行う。図３９（Ｂ）に示すように、開口４３ａは、例えば、半導体層４２の４つの辺のそれぞれに形成される。開口４３ａの配置はこの例に限らず、第１の犠牲層４１の側面を露出させることができればよい。
【0166】
なお、基板４０と、第１の犠牲層４１と、半導体層４２と、第２の犠牲層４３とを合わせて、積層基板と称する。
【0167】
図４０（Ａ），（Ｂ）は、保持層４４を形成する工程を示す断面図および平面図である。
【0168】
ステップＳ４０６（図３６）では、図４０（Ａ）に示すように、被覆層としての保持層４４を形成する。保持層４４は、例えば有機物であり、より具体的にはゴム系レジストである。保持層４４の厚さは、例えば３．５μｍである。
【0169】
保持層４４は、基板４０の表面から、第２の犠牲層４３の側面を経て、第２の犠牲層４３の表面（すなわち基板４０と反対側の面）まで延在するように形成される。保持層４４は、図４０（Ｂ）に示すように、半導体層４２の４つの角部にそれぞれ形成される。なお、保持層４４の配置は４つの角部には限定されず、半導体層４２を基板４０から離間した位置で支持できればよい。例えば、２つ以上の保持層４４を、これらが格子状に交差するように形成してもよい。
【0170】
図４１（Ａ），（Ｂ）は、第１の犠牲層４１を除去する途中の状態を示す断面図および平面図である。
【0171】
【0172】
第１の犠牲層４１のエッチングは、周縁部から中央部にかけて進行する。仮に半導体層４２の周縁部が下方（すなわち基板４０側）に垂れ下がった場合、半導体層４２と基板４０との隙間へのエッチング液の侵入が妨げられる可能性がある。
【0173】
しかしながら、第２の犠牲層４３が半導体層４２を上方（すなわち基板４０と反対側）から支持しているため、半導体層４２の周縁部が基板４０側に垂れ下がることが防止される。そのため、エッチング液が半導体層４２と基板４０との隙間に侵入し易くなる。
【0174】
図４２（Ａ），（Ｂ）は、第１の犠牲層４１が完全に除去された状態を示す断面図および平面図である。図４２（Ａ），（Ｂ）に示すように、第１の犠牲層４１が完全に除去されるまでの間、半導体層４２は、保持層４４によって第２の犠牲層４３を介して上方から支持されるため、半導体層４２の垂れ下がりが防止される。これにより、エッチング液を半導体層４２と基板４０との隙間の全体に行き渡らせることができ、エッチング残りを無くし、第１の犠牲層４１の除去を効率よく行うことができる。
【0175】
図４３（Ａ），（Ｂ）は、第２の犠牲層４３を除去する工程を示す断面図および平面図である。
【0176】
ステップＳ４０８（図３６）では、図４３（Ａ），（Ｂ）に示すように、第２の犠牲層４３を除去する。第２の犠牲層４３の除去は、例えば、リン酸を用いたエッチングによって行う。第２の犠牲層４３の除去により、半導体層４２は基板４０上に落下し、基板４０上に載った状態で保持される。
【0177】
図４４（Ａ），（Ｂ）は、半導体層４２を基板４０から剥離する工程を段階的に示す断面図である。
【0178】
ステップＳ４０９（図３６）では、ピックアップ部４７を用いて、半導体層４２を基板４０から剥離する。ピックアップ部４７は、保持体４８と、これを支持する支持基板４９とを有する。保持体４８および支持基板４９は、実施の形態１のピックアップ部１７の保持体１８および支持基板１９と同様に構成されている。
【0179】
まず、ピックアップ部４７を、図４４（Ａ）に示すように基板４０に向けて移動させ、保持体２８を半導体層４２の表面（すなわち基板４０と反対側の面）に押し当てる。
【0180】
その後、ピックアップ部２７を、図４４（Ｂ）に示すように基板４０から離間する方向に移動させる。半導体層４２は、基板４０上に載った状態で保持されているため、基板４０の表面から簡単に離間させることができる。
【0181】
図４５（Ａ），（Ｂ）は、半導体層４２を基板４０とは別の転写基板６０に転写する工程を段階的に示す断面図である。
【0182】
ステップＳ４１０（図３６）では、ピックアップ部４７を用いて、半導体層４２を基板４０とは別の転写基板６０に転写する。転写基板６０は、実施の形態１の転写基板５０（図１３（Ａ）～（Ｃ））と同様に構成されている。
【0183】
まず、ピックアップ部４７を、図４５（Ａ）に示すように転写基板６０に向けて移動させ、半導体層４２を転写基板６０の表面に押し当てる。半導体層４２の底面および転写基板６０の表面はいずれも平滑面であり、所定の加圧および加熱により、分子間力で互いに接合される。
【0184】
その後、ピックアップ部４７を、転写基板６０から離間する方向に移動させる。半導体層４２は分子間力で転写基板６０に接合されているため、半導体層４２は転写基板６０上に残り、ピックアップ部４７の保持体２８が半導体層４２から離間する。これにより、図４５（Ｂ）に示すように、転写基板６０上に半導体層４２が接合されたベース基板６が得られる。
【0185】
【0186】
＜実施の形態４の効果＞
以上説明したように、実施の形態４の電子デバイスの製造方法では、保持層４４によって第２の犠牲層４３を介して半導体層４２を支持した状態で、第１の犠牲層４１を除去する。そのため、第１の犠牲層４１の除去中において、半導体層４２の周縁部の垂れ下がりを抑制することができる。これにより、基板４０と半導体層４２との隙間にエッチング液を十分に行き渡らせ、第１の犠牲層４１を効率よく除去することができる。
以上説明したように、実施の形態４の電子デバイスの製造方法では、保持層４４によって第２の犠牲層４３を介して半導体層４２を支持した状態で、第１の犠牲層４１を除去する。そのため、第１の犠牲層４１の除去中において、半導体層４２の周縁部の垂れ下がりを抑制することができる。これにより、基板４０と半導体層４２との隙間にエッチング液を十分に行き渡らせ、第１の犠牲層４１を効率よく除去することができる。
【0187】
なお、実施の形態１～４は、適宜、組み合わせることが可能である。また、各実施の形態は、各種の改良または変形が可能である。
【0188】
以下に、本開示の諸態様を、付記としてまとめて記載する。
（付記１）
基板と、前記基板上に設けられた第１の犠牲層と、前記第１の犠牲層上に形成された半導体層と、前記半導体層上に前記第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、前記基板から前記第２の犠牲層の前記半導体層と反対側の面にかけて、被覆層を形成する工程と、
前記第１の犠牲層を除去する工程と、
前記第１の犠牲層の除去後に前記第２の犠牲層を除去する工程と、
前記半導体層を前記基板から剥離する工程と、
前記半導体層を前記基板とは別の基板に転写する工程と
を有する電子デバイスの製造方法。
（付記２）
前記被覆層を形成する工程の前に、
前記基板上に設けられた前記第１の犠牲層上に、前記半導体層を形成する工程と、
前記半導体層上に、前記第１の犠牲層と異なる材料の前記第２の犠牲層を形成する工程とを有する
ことを特徴とする付記１に記載の電子デバイスの製造方法。
（付記３）
前記基板および前記半導体層として、
前記基板の熱膨張係数が、前記半導体層の熱膨張係数よりも小さくなるような組み合わせを用いる
ことを特徴とする付記１または２に記載の電子デバイスの製造方法。
（付記４）
前記基板としてＳｉ基板を用い、
前記半導体層としてＧａＮ系の半導体層を形成する
ことを特徴とする付記１から３までの何れか１項に記載の電子デバイスの製造方法。
（付記５）
前記第１の犠牲層を除去する工程では、
前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする付記１から４までの何れか１項に記載の電子デバイスの製造方法。
（付記６）
前記第１の犠牲層を除去する工程の前に、前記第２の犠牲層上に有機材料層を形成する工程をさらに有し、
前記有機材料層の熱膨張係数は、前記基板、前記半導体層、前記第１の犠牲層および前記第２の犠牲層のいずれの熱膨張係数よりも大きい
ことを特徴とする付記１から５までの何れか１項に記載の電子デバイスの製造方法。
（付記７）
前記第１の犠牲層を除去する工程では、前記有機材料層の変形によって前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする付記６に記載の電子デバイスの製造方法。
（付記８）
前記半導体層を前記基板から剥離する工程の前に、
前記有機材料層および前記被覆層の少なくとも一部を除去する工程
をさらに有する付記６または７に記載の電子デバイスの製造方法。
（付記９）
前記被覆層を形成する工程の前に、
前記第１の犠牲層、前記半導体層および前記第２の犠牲層をパターニングする工程を有し、
前記被覆層を形成する工程では、前記半導体層の側面に接するように前記被覆層を形成する
ことを特徴とする付記１から８までの何れか１項に記載の電子デバイスの製造方法。
（付記１０）
前記被覆層を形成する工程の前に、
前記第２の犠牲層に、前記第１の犠牲層の側面を露出させる開口を形成する工程を有する
ことを特徴とする付記１から９までの何れか１項に記載の電子デバイスの製造方法。
（付記１１）
前記第１の犠牲層は、前記基板の一部である
ことを特徴とする付記１から１０までの何れか１項に記載の電子デバイスの製造方法。
（付記１２）
前記第１の犠牲層は、前記基板上に形成される
ことを特徴とする付記１から１０までの何れか１項に記載の電子デバイスの製造方法。
（付記１）
基板と、前記基板上に設けられた第１の犠牲層と、前記第１の犠牲層上に形成された半導体層と、前記半導体層上に前記第１の犠牲層と異なる材料で形成された第２の犠牲層とを有する積層基板を用い、前記基板から前記第２の犠牲層の前記半導体層と反対側の面にかけて、被覆層を形成する工程と、
前記第１の犠牲層を除去する工程と、
前記第１の犠牲層の除去後に前記第２の犠牲層を除去する工程と、
前記半導体層を前記基板から剥離する工程と、
前記半導体層を前記基板とは別の基板に転写する工程と
を有する電子デバイスの製造方法。
（付記２）
前記被覆層を形成する工程の前に、
前記基板上に設けられた前記第１の犠牲層上に、前記半導体層を形成する工程と、
前記半導体層上に、前記第１の犠牲層と異なる材料の前記第２の犠牲層を形成する工程とを有する
ことを特徴とする付記１に記載の電子デバイスの製造方法。
（付記３）
前記基板および前記半導体層として、
前記基板の熱膨張係数が、前記半導体層の熱膨張係数よりも小さくなるような組み合わせを用いる
ことを特徴とする付記１または２に記載の電子デバイスの製造方法。
（付記４）
前記基板としてＳｉ基板を用い、
前記半導体層としてＧａＮ系の半導体層を形成する
ことを特徴とする付記１から３までの何れか１項に記載の電子デバイスの製造方法。
（付記５）
前記第１の犠牲層を除去する工程では、
前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする付記１から４までの何れか１項に記載の電子デバイスの製造方法。
（付記６）
前記第１の犠牲層を除去する工程の前に、前記第２の犠牲層上に有機材料層を形成する工程をさらに有し、
前記有機材料層の熱膨張係数は、前記基板、前記半導体層、前記第１の犠牲層および前記第２の犠牲層のいずれの熱膨張係数よりも大きい
ことを特徴とする付記１から５までの何れか１項に記載の電子デバイスの製造方法。
（付記７）
前記第１の犠牲層を除去する工程では、前記有機材料層の変形によって前記半導体層が前記基板側に凸となるように反った状態で、前記第１の犠牲層を除去する
ことを特徴とする付記６に記載の電子デバイスの製造方法。
（付記８）
前記半導体層を前記基板から剥離する工程の前に、
前記有機材料層および前記被覆層の少なくとも一部を除去する工程
をさらに有する付記６または７に記載の電子デバイスの製造方法。
（付記９）
前記被覆層を形成する工程の前に、
前記第１の犠牲層、前記半導体層および前記第２の犠牲層をパターニングする工程を有し、
前記被覆層を形成する工程では、前記半導体層の側面に接するように前記被覆層を形成する
ことを特徴とする付記１から８までの何れか１項に記載の電子デバイスの製造方法。
（付記１０）
前記被覆層を形成する工程の前に、
前記第２の犠牲層に、前記第１の犠牲層の側面を露出させる開口を形成する工程を有する
ことを特徴とする付記１から９までの何れか１項に記載の電子デバイスの製造方法。
（付記１１）
前記第１の犠牲層は、前記基板の一部である
ことを特徴とする付記１から１０までの何れか１項に記載の電子デバイスの製造方法。
（付記１２）
前記第１の犠牲層は、前記基板上に形成される
ことを特徴とする付記１から１０までの何れか１項に記載の電子デバイスの製造方法。
【符号の説明】
【0189】
１，２ 電子デバイス、 ５，６ ベース基板、 １０，２０，３０，４０ 基板、 １０ａ，２１，３１，４１ 第１の犠牲層、 １１ バッファ層、 １２ 機能層、 １３，２３，３３，４３ 第２の犠牲層、 １３ａ，２３ａ，４３ａ 開口、 １４，２４，３４，４４ 保持層（被覆層）、 １５，２２，３２，４２ 半導体層、 １７，２７，３７，４７ ピックアップ部、 １８，２８，３８，４８ 保持体、 １９，２９，３９，４９ 支持基板、 ２５，３５ 応力付与膜、 ５０，６０ 転写基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
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【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】