特開 2024-139600 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139600

(43)【公開日】2024-10-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 17/22 20060101AFI20241002BHJP

   H01L 21/8234 20060101ALI20241002BHJP

   H01L 21/822 20060101ALI20241002BHJP

   G05F 1/56 20060101ALI20241002BHJP

【ＦＩ】

H03K17/22 E

H01L27/06 102A

H01L27/04 F

H03K17/22 B

G05F1/56 310A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023050617

(22)【出願日】2023-03-27

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】関谷 勇一

【テーマコード（参考）】

5F038

5F048

5H430

5J055

【Ｆターム（参考）】

5F038DF07

5F038DF17

5F048AB03

5F048AB04

5F048AB10

5F048AC01

5H430BB01

5H430BB09

5H430BB11

5H430EE06

5H430FF01

5H430FF13

5H430GG08

5H430KK01

5J055AX21

5J055AX57

5J055AX64

5J055BX41

5J055CX10

5J055DX01

5J055EY01

5J055EY10

5J055EY21

5J055EZ01

5J055EZ09

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】レギュレータ回路の起動タイミング及びパワーオンリセット回路のリセット生成タイミングを整合できる半導体装置を提供する。
【解決手段】半導体装置１１は、レギュレートされた内部電圧を内部電源線２５に提供すると共に第１電源線２１と第２電源線２３との間に接続される電圧レギュレータ１５と、第１電源線２１と第２電源線２３との間において動作するパワーオンリセット回路１７と、を備え、パワーオンリセット回路１７は、第１電源線２１と第２電源線２３との間に接続された論理回路３１及び検知回路３３を含み、検知回路３３は、第１電源線２１と検知出力３３ｃとの間において互いに並列に接続された抵抗素子４１及びキャパシタ４３を含む負荷回路３７と、内部電源線２５に接続されたゲート及び検知出力３３ｃに接続されたドレインを有するＭＩＳ型トランジスタ３９を含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１電源線に接続された第１電極と、
前記第１電源線と前記第１電源線と異なる第２電源線との間において動作するように構成された電圧レギュレータであって、前記電圧レギュレータは、内部電源線にレギュレートされた内部電圧を提供する、電圧レギュレータと、
前記第１電源線と前記第２電源線との間において動作するように構成されたパワーオンリセット回路と、
を備え、
前記パワーオンリセット回路は、
前記第１電源線と前記第２電源線との間に接続された検知回路及び論理回路、並びにＰＯＲ出力を含み、
前記論理回路は、前記検知回路の検知出力に接続される入力、及び前記ＰＯＲ出力に接続された出力を有し、
前記検知回路は、
前記第１電源線と前記検知出力との間に接続された負荷回路と、
前記内部電源線に接続されたゲート、前記第２電源線に接続されたソース、及び前記検知出力に接続されたドレインを有するＭＩＳ型トランジスタと、
を含み、
前記負荷回路は、前記第１電源線と前記検知出力との間において互いに並列に接続された抵抗素子及びキャパシタを含む、
半導体装置。

【請求項2】

前記パワーオンリセット回路の前記ＰＯＲ出力に接続されたレベルダウン回路を更に備え、
前記レベルダウン回路は、前記第１電源線と前記第２電源線との間の電圧値の信号から前記第２電源線と前記内部電源線との間の電圧値の信号を生成する、
請求項１に記載された半導体装置。

【請求項3】

前記抵抗素子は、前記第１電源線と前記検知出力との間に接続された抵抗体を含む、
請求項１に記載された半導体装置。

【請求項4】

前記キャパシタは、前記第１電源線と前記検知出力との間に接続された第２ＭＩＳ型トランジスタのゲート容量を含む、
請求項１に記載された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関する。

【背景技術】

【0002】

特許文献１は、外部電源電圧と、オンチップレギュレータより降圧した内部電源電圧との２種類の動作電圧を使用するシステムＬＳＩを開示する。このシステムＬＳＩは、動作電圧検出回路のためにパワーオンリセット回路を含む。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開ＷＯ05-091503号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体集積回路装置、例えば大規模集積回路(LSI)は、オンチップのレギュレータ回路を備え、このレギュレータ回路は、外部電圧から降圧された電圧を半導体集積回路装置内の内部回路（例えば、デジタル回路）に供給する。デジタル回路には、リセット信号が提供されて、このリセット信号は、オンチップのパワーオンリセット回路によって発生される。

【0005】

しかしながら、レギュレータ回路の出力の起動、及びパワーオンリセット回路のリセット信号の生成は、電源起動時において複雑な事象である。電源起動が長いと、リセット信号が生成されないことがあり得る。また、電源起動が速いと、リセット信号が生成されないことがあり得る。レギュレータ回路からの内部電源電圧が内部回路の動作に適切な値でない場合には、例えば、内部回路のデジタル回路は、パワーオンリセット回路のリセット信号によってリセットされない可能性がある。また、内部回路のリセットには、内部回路のための電圧レベルの信号を必要とする。

【0006】

パワーオンリセット回路は、外部電源電圧或いは内部電源電圧からのいずれかから給電される。電源起動時に、パワーオンリセット回路に確実にリセット信号を生成させることが必要である。

【0007】

求められていることは、レギュレータ回路の起動の後に、パワーオンリセット回路にリセット信号を生成させることである。

【0008】

本発明は、レギュレータ回路の起動タイミング及びパワーオンリセット回路のリセット生成タイミングを整合できる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の第１態様に係る半導体装置は、第１電源線に接続された第１電極と、前記第１電源線と前記第１電源線と異なる第２電源線との間において動作するように構成された電圧レギュレータであって、前記電圧レギュレータは、内部電源線にレギュレートされた内部電圧を提供する、電圧レギュレータと、前記第１電源線と前記第２電源線との間において動作するように構成されたパワーオンリセット回路と、を備え、前記パワーオンリセット回路は、前記第１電源線と前記第２電源線との間に接続された検知回路及び論理回路、並びにＰＯＲ出力を含み、前記論理回路は、前記検知回路の検知出力に接続される入力、及び前記ＰＯＲ出力に接続された出力を有し、前記検知回路は、前記第１電源線と前記検知出力との間に接続された負荷回路と、前記内部電源線に接続されたゲート、前記第２電源線に接続されたソース、及び前記検知出力に接続されたドレインを有するＭＩＳ型トランジスタと、を含み、前記負荷回路は、前記第１電源線と前記検知出力との間において互いに並列に接続された抵抗素子及びキャパシタを含む。

【発明の効果】

【0010】

上記の側面によれば、レギュレータ回路の起動タイミング及びパワーオンリセット回路のリセット生成タイミングを整合できる半導体装置が提供される。

【図面の簡単な説明】

【0011】

【図1】図１は、本実施形態に係る半導体装置の構成を示すブロック図である。

【図2】図２は、本実施形態に係る半導体装置のパワーオンリセット回路を示す回路図である。

【図3】図３は、図１及び図２に示された半導体装置における外部電源の起動の際の主要なノードの波形を示す図面である。

【図4】図４は、図１及び図２に示された半導体装置における外部電源の起動の際の主要なノードの波形を示す図面である。

【図5】図５は、ＲＣ型パワーオンリセット回路を用いる半導体装置の構成を概略的に示す図面である。

【図6】図６は、ＲＣ型パワーオンリセット回路を示す回路図である。

【図7】図７は、ＲＣ型パワーオンリセット回路を用いる半導体装置における主要ノードの動作波形を示す図面である。

【図8】図８は、ＤＣ型パワーオンリセット回路を用いる半導体装置の構成を概略的に示す図面である。

【図9】図９は、ＤＣ型パワーオンリセット回路を示す回路図である。

【図10】図１０は、ＤＣ型パワーオンリセット回路を用いる半導体装置における主要ノードの動作波形を示す図面である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本発明を実施するための各実施の形態について説明する。同一又は類似の部分には、同一又は類似の符号を付して、複写的な記述を省略する。

【0013】

図１は、本実施形態に係る半導体装置の構成を示すブロック図である。図２は、本実施形態に係る半導体装置のパワーオンリセット回路を示す回路図である。

【0014】

図１を参照すると、半導体装置１１は、電極１３、電圧レギュレータ１５、及びパワーオンリセット回路１７を備える。電極１３は、外部電源１０からの電力を受けることができるように構成され、また第１電源線２１（例えば、ＤＶＤＤ）に接続される。電圧レギュレータ１５は、第１電源線２１と第１電源線２１と異なる第２電源線２３（例えば、ＶＳＳ）との間において動作するように構成され、また電圧レギュレータ１５は、内部電源線２５にレギュレートされた内部電圧を提供するように構成される。パワーオンリセット回路１７は、第１電源線２１と第２電源線２３との間において動作するように構成される。

【0015】

図２を参照すると、半導体装置では、パワーオンリセット回路１７は、論理回路３１、検知回路３３、及びＰＯＲ出力３５を含むことができる。論理回路３１及び検知回路３３は、第１電源線２１と第２電源線２３との間に接続される。論理回路３１は、入力３１ｂ及び出力３１ｃを有し、入力３１ｂは、検知回路３３に接続され、出力３１ｃは、ＰＯＲ出力３５に接続される。また、検知回路３３は、入力３３ｂ及び検知出力３３ｃを有し、入力３３ｂは、パワーオンリセット回路１７の入力１７ｂを介して内部電源線２５又は内部電源線２５の電位を生成する回路に接続され、検知出力３３ｃは、論理回路３１の入力３１ｂに接続される。

【0016】

論理回路３１は、検知回路３３の検知出力３３ｃからの検知信号を受けて、論理信号（第１電源線２１及び第２電源線２３の電圧振幅を有する信号）を生成する。検知回路３３は、負荷回路３７及びＭＩＳ型トランジスタ３９を含む。ＭＩＳ型トランジスタ３９は、パワーオンリセット回路１７の入力１７ｂを介して内部電源線２５に接続されたゲート（Ｇ）、第２電源線２３に接続されたソース（Ｓ）、及び検知出力３３ｃに接続されたドレイン（Ｄ）を有する。例示的な負荷回路３７は、互いに並列に接続された抵抗素子４１及びキャパシタ４３を含み、抵抗素子４１及びキャパシタ４３は、第１電源線２１と検知出力３３ｃとの間に接続される。具体的には、抵抗素子４１の一端４１ｂ及びキャパシタ４３の一端４３ｂが第１電源線２１に接続され、抵抗素子４１の他端４１ｃ及びキャパシタ４３の他端４３ｃは、ＭＩＳ型トランジスタ３９のドレイン（Ｄ）（検知出力３３ｃ）に接続される。

【0017】

検知回路３３では、ＭＩＳ型トランジスタ３９が非導通であるとき、ＭＩＳ型トランジスタ３９のドレイン（Ｄ）は、第１電源線２１の電圧を受ける。ＭＩＳ型トランジスタ３９が導通すると、検知出力３３ｃの電圧が遷移する。具体的には、ＭＩＳ型トランジスタ３９からの電子がキャパシタ４３の他端４３ｃに移動して、キャパシタ４３の他端４３ｃの電位が変化する（具体的には、他端４３ｃの電位が下がる）。出力３１ｃの電位は、抵抗素子４１に流れる電流がＭＩＳ型トランジスタ３９に流れる電流と釣り合うように決定される。出力３１ｃの電圧遷移の波形に関しては、ＭＩＳ型トランジスタ３９が導通するとき、ＭＩＳ型トランジスタ３９のドレイン（Ｄ）は、第２電源線２３の電圧に近い電圧を受ける。

【0018】

この半導体装置１１によれば、パワーオンリセット回路１７は、第１電源線２１と第２電源線２３との間において動作する。負荷回路３７のキャパシタ４３は、外部電源の起動に応答する第１電源線２１の電位の上昇に際して、検知出力３３ｃに、第２電源線２３の電位よりも第１電源線２１の電位に近い初期電位を与える。具体的には、負荷回路３７の抵抗素子４１は、第１電源線２１の電位の起動に際してＭＩＳ型トランジスタ３９が導通していないので、検知出力３３ｃの初期電位（ＤＶＤＤ電位）を第１電源線２１の電位に維持するように作用する。電圧レギュレータ１５が内部電圧を生成すると、パワーオンリセット回路１７のＭＩＳ型トランジスタ３９は、内部電源線２５の電位変化に応答して導通する。この導通は、電圧レギュレータ１５が電圧制御の動作を行うことができることを示す。ＭＩＳ型トランジスタ３９の導通は、検知出力３３ｃの電圧を第２電源線２３の電源電位へ変化させる。検知出力３３ｃの電圧変化に応答して、ＰＯＲ出力３５が変化する。

【0019】

再び図１を参照すると、電圧レギュレータ１５は、出力１５ｂ及び基準電圧入力１５ｃを有する。出力１５ｂが内部電源線２５に接続される。基準電圧入力１５ｃは、第１電源線２１と第２電源線２３との間に接続される基準電圧生成回路４５からの基準電圧ＶＲＥＦを受ける。電圧レギュレータ１５は、例えばシリーズレギュレータであって、駆動回路４７及び差動増幅回路４９を含むことができる。差動増幅回路４９は、第１入力（＋）４９ｂ、第２入力（－）４９ｃ及び差動出力４９ｄを有し、第１入力（＋）４９ｂは基準電圧ＶＲＥＦを受ける。第２入力（－）４９ｃは電圧レギュレータ１５の出力１５ｂからの帰還信号を受ける。差動出力４９ｄは、駆動回路４７を駆動する駆動信号を提供する。駆動回路４７は、例えばＭＩＳ型トランジスタ、具体的には、ｐ型トランジスタＰＭを含む。ｐ型トランジスタＰＭのソース（Ｓ）は第１電源線２１に接続され、ドレイン（Ｄ）は、内部電源線２５に接続され、ゲート（Ｇ）は差動増幅回路４９の差動出力４９ｄからの制御信号を受ける。

【0020】

内部電源線２５は、内部回路５１に接続されて、内部回路５１内のデジタル回路及び／又はアナログ回路に給電する。電圧レギュレータ１５の出力１５ｂ及び内部電源線２５は、パッド電極といった電極５３に接続されることができる。

【0021】

半導体装置１１は、さらに、レベルダウン回路５５を備えることができ、レベルダウン回路５５は、第１電源線２１と第２電源線２３との間の電圧値の信号から内部電源線２５と第２電源線２３との間の電圧値の信号を生成する。具体的には、パワーオンリセット回路１７のＰＯＲ出力３５からの信号（ｐｏｒ＿ｈｖ）を入力５５ｂに受けて、信号（ｐｏｒ＿ｌｖ）を出力５５ｃに生成する。レベルダウン回路５５は、内部回路５１にリセット信号を提供できる。

【0022】

この半導体装置１１によれば、外部から与えられる外部電圧（ＤＶＤＤ）の第１電源線２１と第２電源線２３との間でパワーオンリセット回路１７を動作させる。外部電圧（ＤＶＤＤ）は、電圧レギュレータ１５の出力１５ｂの内部電圧に比べて安定しているので、パワーオンリセット回路１７の動作を安定させることができる。レベルダウン回路５５は、このパワーオンリセット回路１７からの信号（ｐｏｒ＿ｈｖ）を信号（ｐｏｒ＿ｌｖ）に変換する。

【0023】

パワーオンリセット回路１７の抵抗素子４１は、ＭＩＳ型トランジスタのソース領域又はドレイン領域のためのドープされた半導体領域、ＭＩＳ型トランジスタのゲート電極のための半導体層、或いはその他の抵抗層を含む抵抗体を備えることができる。また、パワーオンリセット回路１７のキャパシタ４３は、第１電源線２１と出力３１ｃとの間に接続されたＭＩＳ型トランジスタのゲート容量を含むことができる。

【0024】

パワーオンリセット回路１７の抵抗素子４１は、いわゆるプルアップ抵抗として働くことができる。また、パワーオンリセット回路１７は、ＰＯＲ出力３５と第２電源線２３との間に接続された抵抗素子５７を含むことができ、例示的な抵抗素子５７は、プルダウン抵抗として働くことができる。抵抗素子５７も、抵抗素子４１と同様に、ＭＩＳ型トランジスタのソース領域又はドレイン領域のためのドープされた半導体領域、ＭＩＳ型トランジスタのゲート電極のための半導体層、或いはその他の抵抗層を含むことができる。

【0025】

図３及び図４は、図１及び図２に示された半導体装置における外部電源の起動の際の主要なノードの波形を示す図面である。

【0026】

図３では、実線は、外部電源１０の立ち上がり標準的な波形を表す。時刻は、標準的な波形に対して付される。

【0027】

時刻ｔ１において、外部電源１０が立ち上がる。この立ち上がりとほぼ同時に、パワーオンリセット回路１７の検知回路３３の出力（図２の「ＶＢ」）の電圧も上昇する。

【0028】

時刻ｔ２において、第１電源線２１の電圧上昇に従って、基準電圧生成回路４５が動作して、基準電圧ＶＲＥＦが、第１電源線２１の電圧上昇に従って上昇する。

【0029】

時刻ｔ３において、第１電源線２１の電圧上昇が完了する。

【0030】

時刻ｔ４において、電圧レギュレータ１５が起動して、内部電源線２５の電圧（ＶＤＤＬ）が上昇する。

【0031】

時刻ｔ５において、電圧レギュレータ１５の起動の後に、パワーオンリセット回路１７の検知回路３３が、電圧レギュレータ１５の出力に接続された内部電源線２５の電圧上昇を検知して、検知回路３３の検知出力３３ｃの電圧（ＶＢ）が低下する。

【0032】

時刻ｔ６において、パワーオンリセット回路１７の論理回路３１が、検知回路３３の検知出力３３ｃの電圧変化を検知して、パワーオンリセット回路１７は、ＰＯＲ出力３５に信号（ｐｏｒ＿ｈｖ）を生成する。この信号（ｐｏｒ＿ｈｖ）はレベルダウン回路５５に与えられて、レベルダウン回路５５が信号（ｐｏｒ＿ｌｖ）を生成する。この信号（ｐｏｒ＿ｌｖ）がリセット信号として使用されることができる。本実施例では、時刻ｔ８において、信号（ｐｏｒ＿ｌｖ）の変化が完了し、時刻ｔ９において、信号（ｐｏｒ＿ｈｖ）の変化が完了する。

【0033】

電圧レギュレータ１５の出力電圧は、時刻ｔ５以降のある時刻ｔ７において、基準電圧ＶＲＥＦに従った出力電圧に到達して、その電圧が維持される。この時刻辺りにおいて、内部回路５１はリセット信号に対して適切に応答できる。

【0034】

図３に示される破線は、実線に比べて遅い立ち上がりの波形を表す。いくつかの回路ノードは、外部電源のゆっくりした立ち上がりに応答して、緩やかな遷移波形になる。この緩やかな遷移波形に応答する回路は、外部電源１０の立ち上がりの標準的な時刻より後の時刻において応答する。しかしながら、個々の回路の出力の変化は、時刻の遅れであって、波形の消失といった変化は生じない。

【0035】

図３の波形によれば、電圧レギュレータ１５の動作が開始されて、電圧レギュレータ１５の出力が上昇した後に、パワーオンリセット回路１７のノード（ＶＢ）が変化して、リセット期間が終了する。

【0036】

図４では、実線は、図３と同様に、外部電源１０の立ち上がりの標準的な波形を表す。図４に示される破線は、実線に比べて速い立ち上がりの波形を表す。時刻は、標準的な波形に対して付される。

【0037】

いくつかの回路ノードは、外部電源の速やかな立ち上がりに応答して、速やかな遷移波形になる。速やかな遷移波形に応答する回路は、外部電源１０の立ち上がりの標準的な時刻より先に時刻において応答する。しかしながら、個々の回路の出力の変化は、時刻の先取りであって、波形の消失といった変化は生じない。図４の波形によれば、電圧レギュレータ１５の動作が開始されて、電圧レギュレータ１５の出力が上昇した後に、リセット期間が終了する。

【0038】

図４の波形によれば、電圧レギュレータ１５の動作が開始されて、電圧レギュレータ１５の出力が上昇した後に、同様に、パワーオンリセット回路１７のノード（ＶＢ）が変化して、リセット期間が終了する。

【0039】

いずれの電源電圧の上昇速度においても、パワーオンリセット回路１７は、電圧レギュレータ１５の出力に接続された内部電源線２５の電圧上昇を検知して、その検知に従ってＰＯＲ出力３５が変化する。これ故に、リセット期間は、電圧レギュレータ１５の出力に接続された内部回路５１が動作可能になった後に、解除される。

【0040】

パワーオンリセット（ＰＯＲ）回路には、ＲＣ型パワーオンリセット回路及びＤＣ型パワーオンリセット回路がある。

【0041】

図５は、ＲＣ型パワーオンリセット回路を用いる半導体装置の構成を概略的に示す図面である。図６は、ＲＣ型パワーオンリセット回路を示す回路図である。

【0042】

ＲＣ型パワーオンリセット回路は、外部電源１０からの電源電圧を受けて動作する。ＲＣ型パワーオンリセット回路からの信号（ｐｏｒ＿ｈｖ）は、レベルダウン回路５５によって信号（ｐｏｒ＿ｌｖ）に変換される。また、パワーオンリセット回路からの信号（ｐｏｒ＿ｈｖ）は、レギュレータ回路に与えられて、レギュレータ回路の起動を制御する。

【0043】

ＲＣ型パワーオンリセット回路は、外部電源の起動時に、ｐ型トランジスタＰ１とキャパシタＣ１とのＣＲ時定数によってリセット期間の終期を決める。具体的には。ノードＶＮ１が、外部電源の起動時に、「Ｌ」レベルである。ノードＶＮ２が「Ｈ」レベルであり、ノードＶＮ３が「Ｌ」レベルである。外部電源１０の起動時にノードＶＮ４が「Ｈ」レベルであるので、ｎ型トランジスタＮ２は導通する。これ故に、ｐ型トランジスタＰ１は、外部電源の起動時に導通している。このｐ型トランジスタＰ１に流れる電流がキャパシタＣ１を充電して、この充電により、ノードＶＮ１のレベルを上昇させる。ノードＶＮ１のレベルの上昇に応答して、ノードＶＮ２、ノードＶＮ３、及びノードＶＮ４のレベルが順に反転する。最終的に、ノードＶＮ４が「Ｌ」レベルに変化するので、ｎ型トランジスタＮ２は非導通になると共に、ｐ型トランジスタのゲートは、ｎ型トランジスタＮ１を介して電圧を受ける。

【0044】

図７は、ＲＣ型パワーオンリセット回路を用いる半導体装置における主要ノードの動作波形を示す。実線を参照すると、ＣＲ時定数で規定されるリセット期間が与えられる。

【0045】

しかしながら、このＣＲ時定数は、電源の立ち上がり期間と独立しているので、電源の立ち上がり期間が、図７の破線によって示されるように、ＣＲ時定数による期間より長くなると、リセット期間が消失する。このため、適切なリセット信号が提供されない。

【0046】

具体的には、１０ミリ秒程度の電源の立ち上がり期間を越えるＣＲ時定数を提供することは、その回路サイズの観点で実用的ではないことがある。

【0047】

図８は、ＤＣ型パワーオンリセット回路を用いる半導体装置の構成を概略的に示す図面である。図９は、ＤＣ型パワーオンリセット回路を示す回路図である。

【0048】

外部電源の起動時に基準電圧ＶＲＥＦが供給されるまで、ｎ型トランジスタＮ３のゲートは不定である。これ故に、接地電位をゲートに受けるｐ型トランジスタＰ２の導通により、外部電源１０の起動時にノードＶＮ５をレベル「Ｈ」にする。この後に、基準電圧ＶＲＥＦが供給されると、ｎ型トランジスタＮ３が導通して、ノードＶＮ５をレベル「Ｌ」にする。ｎ型トランジスタＮ３が導通するまでの期間が、リセット期間になる。

【0049】

図１０は、ＤＣ型パワーオンリセット回路を用いる半導体装置における主要ノードの動作波形を示す。実線を参照すると、基準電圧ＶＲＥＦが立ち上がる期間の終期が、リセット期間を規定する。

【0050】

しかしながら、電源の立ち上がりが速いと、ノードＶＮ５がレベル「Ｈ」になるときには、基準電圧ＶＲＥＦが既に立ち上がっていることがある。このときには、適切なリセット信号が提供されない。

【0051】

以上説明したように、本実施形態によれば、レギュレータ回路に起動タイミング及びパワーオンリセット回路にリセット生成タイミングを整合できる半導体装置を提供できる。半導体装置は、リセット期間を提供できる。

【0052】

本実施形態は、様々な側面を有する。

【0053】

本実施形態に係る第１側面の半導体装置は、第１電源線に接続された第１電極と、前記第１電源線と前記第１電源線と異なる第２電源線との間において動作するように構成された電圧レギュレータであって、前記電圧レギュレータは、内部電源線にレギュレートされた内部電圧を提供する、電圧レギュレータと、前記第１電源線と前記第２電源線との間において動作するように構成されたパワーオンリセット回路と、を備え、前記パワーオンリセット回路は、前記第１電源線と前記第２電源線との間に接続された検知回路及び論理回路、並びにＰＯＲ出力を含み、前記論理回路は、前記検知回路の検知出力に接続される入力、及び前記ＰＯＲ出力に接続された出力を有し、前記検知回路は、前記第１電源線と前記検知出力との間に接続された負荷回路と、前記内部電源線に接続されたゲート、前記第２電源線に接続されたソース、及び前記検知出力に接続されたドレインを有するＭＩＳ型トランジスタと、を含み、前記負荷回路は、前記第１電源線と前記検知出力との間において互いに並列に接続された抵抗素子及びキャパシタを含む。

【0054】

第１側面に係る第２側面の半導体装置は、前記パワーオンリセット回路の前記ＰＯＲ出力に接続されたレベルダウン回路を更に備え、前記レベルダウン回路は、前記第１電源線と前記第２電源線との間の電圧値の信号から前記第２電源線と前記内部電源線との間の電圧値の信号を生成することができる。

【0055】

第１側面又は第２側面に係る第３側面の半導体装置では、前記抵抗素子は、前記第１電源線と前記検知出力と間に接続された抵抗体を含むことができる。

【0056】

第１側面から第３側面のいずれか一側面に係る第４側面の半導体装置では、前記キャパシタは、前記第１電源線と前記検知出力との間に接続された第２ＭＩＳ型トランジスタのゲート容量を含むことができる。

【0057】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0058】

１０・・・外部電源、１１・・・半導体装置、１３・・・第１電極、１５・・・電圧レギュレータ、１５ｂ・・・出力、１５ｃ・・・基準電圧入力、１７・・・パワーオンリセット回路、１７ｂ・・・入力、２１・・・第１電源線、２３・・・第２電源線、２５・・・内部電源線、３１・・・論理回路、３１ｂ・・・入力、３１ｃ・・・出力、３３・・・検知回路、３３ｂ・・・入力、３３ｃ・・・検知出力、３５・・・出力、３７・・・負荷回路、３９・・・トランジスタ、４１・・・抵抗素子、４３・・・キャパシタ、４５・・・基準電圧生成回路、４７・・・駆動回路、４９・・・差動増幅回路、４９ｄ・・・差動出力、５１・・・内部回路、５３・・・電極、５５・・・レベルダウン回路、５５ｂ・・・入力、５５ｃ・・・出力、５７・・・抵抗素子、Ｃ１・・・キャパシタ、ＶＮ１、ＶＮ２、ＶＮ３、ＶＮ４、ＶＮ５・・・ノード、ＶＲＥＦ・・・基準電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】