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特開2024-139744プラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線通信装置、ディスプレイ、センサ制御装置、フレキシブルデバイスおよびプラグラマブル論理ゲートセルの製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024139744
(43)【公開日】2024-10-09
(54)【発明の名称】プラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線通信装置、ディスプレイ、センサ制御装置、フレキシブルデバイスおよびプラグラマブル論理ゲートセルの製造方法
(51)【国際特許分類】
H01L 21/82 20060101AFI20241002BHJP
H01L 29/786 20060101ALI20241002BHJP
H01L 21/336 20060101ALI20241002BHJP
H01L 21/8238 20060101ALI20241002BHJP
H10K 10/46 20230101ALI20241002BHJP
H03K 19/17724 20200101ALI20241002BHJP
【ＦＩ】
H01L21/82 A
H01L29/78 613A
H01L29/78 618B
H01L29/78 619A
H01L29/78 618A
H01L27/092 B
H10K10/46
H03K19/17724
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2024046787
(22)【出願日】2024-03-22
(31)【優先権主張番号】P 2023050359
(32)【優先日】2023-03-27
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000003159
【氏名又は名称】東レ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】野口 健太
(72)【発明者】
【氏名】堀井 新司
【テーマコード（参考）】
5F048
5F064
5F110
5J042
【Ｆターム（参考）】
5F048AA09
5F048AB03
5F048AB04
5F048AB05
5F048AC03
5F048BA16
5F048BD01
5F048BF07
5F064AA04
5F064BB02
5F064BB03
5F064BB04
5F064BB05
5F064BB06
5F064BB07
5F064BB19
5F064BB26
5F064CC12
5F064CC21
5F064CC25
5F064FF04
5F064FF24
5F064FF29
5F064FF34
5F064FF52
5F064FF60
5F064GG10
5F110AA16
5F110BB04
5F110CC01
5F110CC03
5F110CC05
5F110CC07
5F110DD01
5F110DD02
5F110DD05
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE07
5F110EE09
5F110EE14
5F110FF01
5F110FF02
5F110FF27
5F110GG01
5F110GG05
5F110GG42
5F110GG51
5F110HK01
5F110HK02
5F110HK03
5F110HK04
5F110HK07
5F110HK09
5F110HK21
5F110NN05
5F110NN27
5F110NN71
5F110QQ06
5J042BA09
5J042BA11
5J042CA21
5J042DA01
(57)【要約】
【課題】ＬＵＴや大規模セレクタ等を用いる場合と比べて小さい回路規模で、フォトマスクや製造プロセス工程を増やすことなく、製造工程中に容易に論理回路構成の変更を実現可能なプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線通信装置、ディスプレイ、センサ制御装置、フレキシブルデバイスおよびプラグラマブル論理ゲートセルの製造方法を提供する。
【解決手段】プラグラマブル論理ゲートセルは、ｐ型ＴＦＴ構造対とｎ型ＴＦＴ構造対を有し、ｐ型ＴＦＴ構造対およびｎ型ＴＦＴ構造対は、１つのゲート電極と、１つのドレイン電極と、１つのソース電極と、ゲート電極とソースおよびドレイン電極を絶縁するゲート絶縁膜と、を備え、ｐ型ＴＦＴ構造対またはｎ型ＴＦＴ構造対の、少なくとも１つに半導体層が形成される。
【選択図】図１Ａ
【解決手段】プラグラマブル論理ゲートセルは、ｐ型ＴＦＴ構造対とｎ型ＴＦＴ構造対を有し、ｐ型ＴＦＴ構造対およびｎ型ＴＦＴ構造対は、１つのゲート電極と、１つのドレイン電極と、１つのソース電極と、ゲート電極とソースおよびドレイン電極を絶縁するゲート絶縁膜と、を備え、ｐ型ＴＦＴ構造対またはｎ型ＴＦＴ構造対の、少なくとも１つに半導体層が形成される。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
少なくとも２個の入力端子と、少なくとも１個の出力端子を有するプラグラマブル論理ゲートセルであって、
少なくとも入力端子の個数分のｐ型ＴＦＴ構造が直列接続されたｐ型直列ＴＦＴ構造対と、
少なくとも入力端子の個数分のｐ型ＴＦＴ構造が並列接続されたｐ型並列ＴＦＴ構造対と、が並列に接続されたｐ型ＴＦＴ構造対と、
少なくとも入力端子の個数分のｎ型ＴＦＴ構造が直列接続されたｎ型直列ＴＦＴ構造対と、
少なくとも入力端子の個数分のｎ型ＴＦＴ構造が並列接続されたｎ型並列ＴＦＴ構造対と、が並列に接続されたｎ型ＴＦＴ構造対と、
を備え、
前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対が、相補的に接続され、
相補的に接続された前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対の双方に接続された電極は、
出力端子に接続され、
前記ｐ型ＴＦＴ構造および前記ｎ型ＴＦＴ構造は、
少なくとも１つのゲート電極と、少なくとも１つのドレイン電極と、少なくとも１つのソース電極と、ゲート電極とソースおよびドレイン電極を絶縁するゲート絶縁膜と、を備え、
前記ｐ型ＴＦＴ構造対または前記ｎ型ＴＦＴ構造対の、少なくとも１つに半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能を有することを特徴とする、
プラグラマブル論理ゲートセル。
少なくとも入力端子の個数分のｐ型ＴＦＴ構造が直列接続されたｐ型直列ＴＦＴ構造対と、
少なくとも入力端子の個数分のｐ型ＴＦＴ構造が並列接続されたｐ型並列ＴＦＴ構造対と、が並列に接続されたｐ型ＴＦＴ構造対と、
少なくとも入力端子の個数分のｎ型ＴＦＴ構造が直列接続されたｎ型直列ＴＦＴ構造対と、
少なくとも入力端子の個数分のｎ型ＴＦＴ構造が並列接続されたｎ型並列ＴＦＴ構造対と、が並列に接続されたｎ型ＴＦＴ構造対と、
を備え、
前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対が、相補的に接続され、
相補的に接続された前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対の双方に接続された電極は、
出力端子に接続され、
前記ｐ型ＴＦＴ構造および前記ｎ型ＴＦＴ構造は、
少なくとも１つのゲート電極と、少なくとも１つのドレイン電極と、少なくとも１つのソース電極と、ゲート電極とソースおよびドレイン電極を絶縁するゲート絶縁膜と、を備え、
前記ｐ型ＴＦＴ構造対または前記ｎ型ＴＦＴ構造対の、少なくとも１つに半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能を有することを特徴とする、
プラグラマブル論理ゲートセル。
【請求項2】
請求項１に記載のプラグラマブル論理ゲートセルであって、
前記論理回路の機能は、
ＮＡＮＤゲート、ＮＯＲゲートおよび入力端子のうち１つを入力とするインバータのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
前記論理回路の機能は、
ＮＡＮＤゲート、ＮＯＲゲートおよび入力端子のうち１つを入力とするインバータのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
【請求項3】
請求項２に記載のプラグラマブル論理ゲートセルであって、
前記ｐ型ＴＦＴ構造対に、
ゲート電極を低電位配線に接続したｐ型ＴＦＴ構造が並列接続され、
前記ｎ型ＴＦＴ構造対に、
ゲート電極を高電位配線に接続したｎ型ＴＦＴ構造を並列接続され、
各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能がＮＡＮＤゲート、ＮＯＲゲート、入力端子のうち１つを入力とするインバータ、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
前記ｐ型ＴＦＴ構造対に、
ゲート電極を低電位配線に接続したｐ型ＴＦＴ構造が並列接続され、
前記ｎ型ＴＦＴ構造対に、
ゲート電極を高電位配線に接続したｎ型ＴＦＴ構造を並列接続され、
各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能がＮＡＮＤゲート、ＮＯＲゲート、入力端子のうち１つを入力とするインバータ、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
【請求項4】
請求項２または３に記載のプラグラマブル論理ゲートセルであって、
当該プラグラマブル論理ゲートセルの出力端子のうち、１つ以上に、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対および双方向ダイオード接続型ＴＦＴ構造対、から選ばれる少なくとも１つのＴＦＴ構造対と、少なくとも１つのインバータ型ＴＦＴ構造対と、が並列に接続され、
前記インバータ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、
前記バッファ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、
前記トランスミッションゲート型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、
前記双方向ダイオード接続型ＴＦＴ構造対は、
少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、
前記ｐ型ダイオード接続ＴＦＴ構造は、
ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、
前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
当該プラグラマブル論理ゲートセルの出力端子のうち、１つ以上に、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対および双方向ダイオード接続型ＴＦＴ構造対、から選ばれる少なくとも１つのＴＦＴ構造対と、少なくとも１つのインバータ型ＴＦＴ構造対と、が並列に接続され、
前記インバータ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、
前記バッファ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、
前記トランスミッションゲート型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、
前記双方向ダイオード接続型ＴＦＴ構造対は、
少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、
前記ｐ型ダイオード接続ＴＦＴ構造は、
ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、
前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする、
プラグラマブル論理ゲートセル。
【請求項5】
請求項１に記載のプラグラマブル論理ゲートセルであって、
前記半導体層に、
有機半導体材料、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上の半導体材料を含む、ことを特徴とする、
プラグラマブル論理ゲートセル。
前記半導体層に、
有機半導体材料、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上の半導体材料を含む、ことを特徴とする、
プラグラマブル論理ゲートセル。
【請求項6】
請求項５に記載のプラグラマブル論理ゲートセルであって、
前記半導体層に、
カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する、ことを特徴とする、
プラグラマブル論理ゲートセル。
前記半導体層に、
カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する、ことを特徴とする、
プラグラマブル論理ゲートセル。
【請求項7】
請求項５に記載のプラグラマブル論理ゲートセルであって、
前記ｎ型ＴＦＴ構造対のうち、少なくとも前記半導体層が形成されるｎ型ＴＦＴの全てに、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有する第２絶縁層を有する、ことを特徴とする、
プラグラマブル論理ゲートセル。
前記ｎ型ＴＦＴ構造対のうち、少なくとも前記半導体層が形成されるｎ型ＴＦＴの全てに、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有する第２絶縁層を有する、ことを特徴とする、
プラグラマブル論理ゲートセル。
【請求項8】
請求項１に記載のプラグラマブル論理ゲートセルを複数個備えたプラグラマブル論理ゲートアレイであって、
少なくとも１つのプラグラマブル論理ゲートセルの出力端子に電気的に接続される出力配線と、
２つ以上のプラグラマブル論理ゲートセルの入力端子に電気的に接続される入力配線と、
を有し、
前記出力配線と前記入力配線の接続部に、各々少なくとも１つの配線切替用ＴＦＴ構造対を備え、
前記配線切替用ＴＦＴ構造対は、
インバータ型ＴＦＴ構造対、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対または双方向ダイオード接続型ＴＦＴ構造対から選ばれるＴＦＴ構造対であり、
前記インバータ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、
前記バッファ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、
前記トランスミッションゲート型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、
前記双方向ダイオード接続型ＴＦＴ構造対は、
少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、
前記ｐ型ダイオード接続ＴＦＴ構造は、
ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、
前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなり、
前記配線切替用ＴＦＴ構造対のうち、少なくとも１つの配線接続部に、前記ｐ型半導体層と前記ｎ型半導体層が形成されることを特徴とする、
プラグラマブル論理ゲートアレイ。
少なくとも１つのプラグラマブル論理ゲートセルの出力端子に電気的に接続される出力配線と、
２つ以上のプラグラマブル論理ゲートセルの入力端子に電気的に接続される入力配線と、
を有し、
前記出力配線と前記入力配線の接続部に、各々少なくとも１つの配線切替用ＴＦＴ構造対を備え、
前記配線切替用ＴＦＴ構造対は、
インバータ型ＴＦＴ構造対、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対または双方向ダイオード接続型ＴＦＴ構造対から選ばれるＴＦＴ構造対であり、
前記インバータ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、
前記バッファ型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、
前記トランスミッションゲート型ＴＦＴ構造対は、
ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、
前記双方向ダイオード接続型ＴＦＴ構造対は、
少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、
前記ｐ型ダイオード接続ＴＦＴ構造は、
ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、
前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、
前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、
各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなり、
前記配線切替用ＴＦＴ構造対のうち、少なくとも１つの配線接続部に、前記ｐ型半導体層と前記ｎ型半導体層が形成されることを特徴とする、
プラグラマブル論理ゲートアレイ。
【請求項9】
請求項１に記載のプラグラマブル論理ゲートセルを少なくとも１つと、
制御回路と、
を備えることを特徴とする、
半導体装置。
制御回路と、
を備えることを特徴とする、
半導体装置。
【請求項10】
請求項１に記載のプラグラマブル論理ゲートセルを少なくとも１つ含む制御回路を備えたことを特徴とする、
半導体装置。
半導体装置。
【請求項11】
請求項９または１０に記載の半導体装置と、
アンテナと、
を備えることを特徴とする、
無線通信装置。
アンテナと、
を備えることを特徴とする、
無線通信装置。
【請求項12】
請求項９または１０に記載の半導体装置と、
ＴＦＴアレイを有する制御回路と、
を備えることを特徴とする、
ディスプレイ。
ＴＦＴアレイを有する制御回路と、
を備えることを特徴とする、
ディスプレイ。
【請求項13】
請求項９または１０に記載の半導体装置と、
センサ信号処理回路を有する制御回路と、
を備えることを特徴とする、
センサ制御装置。
センサ信号処理回路を有する制御回路と、
を備えることを特徴とする、
センサ制御装置。
【請求項14】
請求項９または１０に記載の半導体装置と、
柔軟性を有する基板と、
を備え、
前記半導体装置は、
前記基板上に形成されてなることを特徴とする、
フレキシブルデバイス。
柔軟性を有する基板と、
を備え、
前記半導体装置は、
前記基板上に形成されてなることを特徴とする、
フレキシブルデバイス。
【請求項15】
請求項１に記載のプラグラマブル論理ゲートセルの製造方法であって、
半導体層を、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷から選ばれる塗布法により形成する、
ことを特徴とする、
プラグラマブル論理ゲートセルの製造方法。
半導体層を、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷から選ばれる塗布法により形成する、
ことを特徴とする、
プラグラマブル論理ゲートセルの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、プラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線通信装置、ディスプレイ、センサ制御装置、フレキシブルデバイスおよびプラグラマブル論理ゲートセルの製造方法に関する。
【背景技術】
【0002】
近年、電子機器の製造方法では、低コスト、大面積、フレキシブル、ベンダブルな電子機器の実現を目指して、インクジェット技術やスクリーン印刷等の塗布・印刷技術を用いた技術が注目されている。そして、そのような塗布・印刷技術が適用できる半導体材料として、カーボンナノチューブ（ＣＮＴ）、グラフェンおよび有機半導体等の研究や開発が盛んに行われている。電子機器としては、例えば、ディスプレイやセンサ、ＲＦＩＤ（Radio Frequency IDentification）等の無線通信装置が挙げられ、それらの制御回路やＩＣチップ内の駆動回路等に半導体素子が使用される。
【0003】
一般に、それらの装置は、半導体層に結晶Ｓｉ（シリコン）を用いたＬＳＩ（Large Scall Integration）が広く使用されている。また、それらの装置は、化合物半導体、ポリシリコンまたはアモルファスシリコン等の無機材料も使われる。これらの無機材料は、シリコンウエハやサファイヤウェハ、ガラス基材等、硬度の高い基材の上にトランジスタを形成する。トランジスタの製造には、真空プロセスが適用され、１枚の基板から取れるダイの数を集積化によって高めることでコストダウンを行う。
【0004】
１枚の基板の集積度を高めることは、本質的に同一設計のダイを多数生産するということを意味するが、一方で社会ニーズとしてはアプリケーションや価値の多様化により、少量多品種の要望が年々増加している。
【0005】
多品種生産の観点では、ＳｉベースのＬＳＩ設計において、あらかじめダミー素子や回路セルを冗長に配置し、配線を切り替えることで品種変更や、回路修正が行われることが一般的である。この場合、配線層の１層あるいは数層を変更したマスクを作製し、配線層形成時にマスクを差し替えてウエハの製造を行う。
【0006】
また、１９７０年代後半からはＰＬＡ（Programmable Logic Array）と呼ばれる、ＡＮＤ－ＯＲアレイ構造のゲートでヒューズをカットする方法や、それを発展させたゲートアレイが広く用いられている（例えば、特許文献１参照）。特に、ＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）等のＳＲＡＭ（Static Random Access Memory）とＬＵＴ（Look Up Table）を複合したデバイスは、書き換え可能なゲートアレイを実現しており、家電製品やプロトタイピング、製品の動作検証等に広く使用されている。
【0007】
一方、塗布・印刷技術を用いた回路においては、半導体そのものを塗布工程により位置選択的に形成できることから、半導体層の有無によりメモリの状態を定めるメモリセル、メモリアレイが開示されている（例えば、特許文献２または特許文献３参照）。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特公昭５９―０４８５７４号公報
【特許文献2】特許第６３５０７５７号公報
【特許文献3】特開２０２２－１５１７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
一般的に、広く利用されている集積回路は、Ｓｉや化合物半導体等の無機物を半導体層としており、そのほとんどが真空プロセスや写真技術を応用したフォトプロセスを用いて製造されている。これらのプロセスでは、製品の設計毎にフォトマスクが大量に必要となり、少量多品種の製造には向いていない。例えば、従来のプロセスでは、配線変更で品種を変える場合でも、フォトマスクの変更が必要となる。また、１枚のウエハの中に多品種を作り込む場合もあるが、その数量はフォトマスク上のレイアウトに依存するため、品種毎の数量をコントロールすることは難しい。
【0010】
特許文献１に記載の技術やＦＰＧＡによる回路変更は、いずれもＳｉベースのＬＳＩで実施されているものであり、数量を多く作ることでコストダウンを図れるが、ＬＳＩチップ自体の少数多品種には向いていない。ＦＰＧＡやＣＰＬＤは、汎用性には優れるが、冗長度合いが非常に高く、チップ面積が大きくなるうえ、集積度も高く、そのため消費電力も高くなりやすい。
【0011】
従って、低コスト製品にＦＰＧＡやＣＰＬＤを適用することは、コストやエネルギー消費量の点からも現実的ではない。また、ＰＬＡ等のゲートアレイを回路中に組み込むことは、少量多品種製造に有用であるものの、Ｓｉ等の結晶系で形成される半導体では、回路セル（例えばスタンダードセル等）そのものを冗長に配置することとなり、消費電力増加等の悪影響も発生する。
【0012】
また、現在ＲＦＩＤタグなどの無線通信装置に用いられる集積回路は、そのほとんどがＳｉや化合物半導体等の無機物を半導体層としており、前述の理由から少量多品種の製造には向いていない。ＬＳＩを低コストで実現するためには同一製品を大ロットで製造する必要があり、数量とコストがトレードオフの関係になっていることが、社会的ニーズの大きい低コストＲＦＩＤタグを小ロットで実現することの障壁となっている。
【0013】
特許文献２、および特許文献３に記載の技術は、塗布型回路の利点を生かし、不揮発性のＲＯＭを半導体層の有無で実現するものである。これらの構成は、ＲＯＭとしては低価格かつ柔軟性に優れるものであるが、ＲＯＭによってできる製品品種の変更が非常に限定されたものに留まり、少量多品種を実現することは困難であった。
【0014】
本発明は、上記に鑑みてなされたものであって、ＬＵＴや大規模セレクタ等を用いる場合と比べて小さい回路規模で、フォトマスクや製造プロセス工程を増やすことなく、製造工程中で容易に論理回路構成の変更を実現することができるとともに、比較的安価に少量多品種なプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線通信装置、ディスプレイ、センサ制御装置、フレキシブルデバイスおよびプラグラマブル論理ゲートセルの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上記した課題を解決し、目的を達成するために、本発明に係るプラグラマブル論理ゲートセルは、［１］少なくとも２個の入力端子と、少なくとも１個の出力端子を有するプラグラマブル論理ゲートセルであって、少なくとも入力端子の個数分のｐ型ＴＦＴ構造が直列接続されたｐ型直列ＴＦＴ構造対と、少なくとも入力端子の個数分のｐ型ＴＦＴ構造が並列接続されたｐ型並列ＴＦＴ構造対と、が並列に接続されたｐ型ＴＦＴ構造対と、少なくとも入力端子の個数分のｎ型ＴＦＴ構造が直列接続されたｎ型直列ＴＦＴ構造対と、少なくとも入力端子の個数分のｎ型ＴＦＴ構造が並列接続されたｎ型並列ＴＦＴ構造対と、が並列に接続されたｎ型ＴＦＴ構造対と、を備え、前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対が、相補的に接続され、相補的に接続された前記ｐ型ＴＦＴ構造対と前記ｎ型ＴＦＴ構造対の双方に接続された電極は、出力端子に接続され、前記ｐ型ＴＦＴ構造および前記ｎ型ＴＦＴ構造は、少なくとも１つのゲート電極と、少なくとも１つのドレイン電極と、少なくとも１つのソース電極と、ゲート電極とソースおよびドレイン電極を絶縁するゲート絶縁膜と、を備え、前記ｐ型ＴＦＴ構造対または前記ｎ型ＴＦＴ構造対の、少なくとも１つに半導体層が形成され、各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能を有することを特徴とする、プラグラマブル論理ゲートセル。
【0016】
また、本発明に係るプラグラマブル論理ゲートセルは、［２］前記論理回路の機能がＮＡＮＤゲート、ＮＯＲゲートおよび入力端子のうち１つを入力とするインバータのいずれかから選ばれてなることを特徴とする。
【0017】
また、本発明に係るプラグラマブル論理ゲートセルは、［３］上記［２］に係る発明において、前記ｐ型ＴＦＴ構造対に、ゲート電極を低電位配線に接続したｐ型ＴＦＴ構造が並列接続され、前記ｎ型ＴＦＴ構造対に、高電位配線に接続したｎ型ＴＦＴ構造を並列接続され、各ＴＦＴ構造の半導体層の形成箇所によって、論理回路の機能がＮＡＮＤゲート、ＮＯＲゲート、入力端子のうち１つを入力とするインバータ、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする。
【0018】
また、本発明に係るプラグラマブル論理ゲートセルは、［４］上記［２］または［３］に係る発明において、当該プラグラマブル論理ゲートセルの出力端子のうち、１つ以上に、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対および双方向ダイオード接続型ＴＦＴ構造対、から選ばれる少なくとも１つのＴＦＴ構造対と、少なくとも１つのインバータ型ＴＦＴ構造対と、が並列に接続され、前記インバータ型ＴＦＴ構造対は、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、前記バッファ型ＴＦＴ構造対は、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、前記トランスミッションゲート型ＴＦＴ構造対は、ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、前記双方向ダイオード接続型ＴＦＴ構造対は、少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、前記ｐ型ダイオード接続ＴＦＴ構造は、ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなることを特徴とする。
【0019】
また、本発明に係るプラグラマブル論理ゲートセルは、［５］上記［１］～［４］のいずれか一つに係る発明において、前記半導体層に、有機半導体材料、カーボンナノチューブ、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上の半導体材料を含む、ことを特徴とする。
【0020】
また、本発明に係るプラグラマブル論理ゲートセルは、［６］上記［１］～［５］のいずれか一つに係る発明において、前記半導体層に、カーボンナノチューブの表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含有する、ことを特徴とする。
【0021】
また、本発明に係るプラグラマブル論理ゲートセルは、［７］上記［５］または［６］に係る発明において、前記ｎ型ＴＦＴ構造対のうち、少なくとも前記半導体層が形成されるｎ型ＴＦＴの全てに、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有する第２絶縁層を有する、ことを特徴とする。
【0022】
また、本発明に係るプラグラマブル論理ゲートアレイは、［８］上記［１］に記載のプラグラマブル論理ゲートセルを複数個備えたプラグラマブル論理ゲートアレイであって、少なくとも１つのプラグラマブル論理ゲートセルの出力端子に電気的に接続される出力配線と、２つ以上のプラグラマブル論理ゲートセルの入力端子に電気的に接続される入力配線と、を有し、前記出力配線と前記入力配線の接続部に、各々少なくとも１つの配線切替用ＴＦＴ構造対を備え、前記配線切替用ＴＦＴ構造対は、インバータ型ＴＦＴ構造対、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対または双方向ダイオード接続型ＴＦＴ構造対から選ばれるＴＦＴ構造対であり、前記インバータ型ＴＦＴ構造対は、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、奇数個直列に接続されたものであり、前記バッファ型ＴＦＴ構造対は、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造がそれぞれ１つ以上相補的に接続された構成が、偶数個直列に接続されたものであり、前記トランスミッションゲート型ＴＦＴ構造対は、ｐ型ＴＦＴ構造のゲートが低電位配線に、ｎ型ＴＦＴ構造のゲートが高電位配線にそれぞれ接続され、ｐ型ＴＦＴ構造とｎ型ＴＦＴ構造のソース電極同士およびドレイン電極同士がそれぞれ接続されたものであり、前記双方向ダイオード接続型ＴＦＴ構造対は、少なくとも２個のｐ型ダイオード接続ＴＦＴ構造もしくはｎ型ダイオード接続ＴＦＴ構造を備え、そのうち少なくとも２つのダイオード接続ＴＦＴ構造において、アノードとカソードが、それぞれ逆向きに接続され、前記ｐ型ダイオード接続ＴＦＴ構造は、ｐ型ＴＦＴ構造のソース電極がアノード、ゲート電極とドレイン電極を電気的に接続した端子がカソード、であり、前記ｎ型ダイオード接続ＴＦＴ構造は、ｎ型ＴＦＴ構造のゲート電極とドレイン電極を電気的に接続した端子がアノード、ソース電極がカソードであり、前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対の論理出力端子は、いずれも第２の出力端子に接続され、前記インバータ型ＴＦＴ構造対、前記バッファ型ＴＦＴ構造対または前記トランスミッションゲート型ＴＦＴ構造対または前記双方向ダイオード接続型ＴＦＴ構造対のうち、いずれか１つのＴＦＴ構造対にｐ型半導体層およびｎ型半導体層が形成され、各ＴＦＴ構造の半導体層の形成箇所によって、前記第２の出力端子に現れる論理回路の機能がインバータ、バッファ、ＮＡＮＤゲート、ＮＯＲゲート、ＡＮＤゲート、ＯＲゲート、ＨレベルおよびＬレベルのいずれかから選ばれてなり、前記配線切替用ＴＦＴ構造対のうち、少なくとも１つの配線接続部に、前記ｐ型半導体層と前記ｎ型半導体層が形成されることを特徴とする。
【0023】
また、本発明に係る半導体装置は、［９］上記［１］～［８］のいずれか一つに記載のプラグラマブル論理ゲートセルを少なくとも１つと、制御回路と、を備えることを特徴とする。
【0024】
また、本発明に係る半導体装置は、［１０］上記［１］～［８］のいずれか一つに記載のプラグラマブル論理ゲートセルを少なくとも１つ含む制御回路を備えたことを特徴とする。
【0025】
また、本発明に係る無線通信装置は、［１１］上記［９］または［１０］に係る半導体装置と、アンテナと、を備えることを特徴とする。
【0026】
また、本発明に係るディスプレイは、［１２］上記［９］または［１０］に係る半導体装置と、ＴＦＴアレイを有する制御回路と、を備えることを特徴とする。
【0027】
また、本発明に係るセンサ制御装置は、［１３］上記［９］または［１０］に係る半導体装置と、センサ信号処理回路を有する制御回路と、を備えることを特徴とする。
【0028】
また、本発明に係るフレキシブルデバイスは、［１４］上記［９］または［１０］に係る半導体装置と、柔軟性を有する基板と、を備え、前記半導体装置は、前記基板上に形成されてなることを特徴とする。
【0029】
また、本発明に係るプラグラマブル論理ゲートセルは、［１５］上記［１］に係るプラグラマブル論理ゲートセルの製造方法であって、半導体層を、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷から選ばれる塗布法により形成する、ことを特徴とする。
【発明の効果】
【0030】
本発明によれば、追加マスクやプロセス変更がなく、短ＴＡＴ（Turn Around Time）で回路の異なる製品を実現できるとともに、少量多品種なものを提供することができるという効果を奏する。
【図面の簡単な説明】
【0031】
【発明を実施するための形態】
【0032】
以下、添付図面を参照して、本発明を実施するための形態（以下、「実施の形態」という）を説明する。なお、図面は模式的なものである。また、本発明は以下に説明する実施の形態によって限定されるものではない。以下において、特に注記のない場合、ＴＦＴ（Thin Film Transistor）は、薄膜トランジスタのことを意味し、ＴＦＴ構造とは、ＴＦＴと同様の構造から半導体層を除いた構造を意味する。
【0033】
（実施の形態１）
＜プラグラマブル論理ゲートセル＞
図１Ａは、本発明の実施の形態１に係るプラグラマブル論理ゲートセル００１を模式的に示した概略鳥瞰図である。図１Ｂは、図１Ａの等価回路図である。ゲート部分に〇が付されているものはｐ型であることを示す。図１Ｂにおいて、点線で記載されたｐ型ＭＯＳＦＥＴの図記号は、半導体層が形成されないＴＦＴ構造を示しており、実線で記載されたｎ型ＭＯＳＦＥＴの図記号は、ＴＦＴ構造に半導体層が形成されたＴＦＴを、それぞれ示している。
＜プラグラマブル論理ゲートセル＞
図１Ａは、本発明の実施の形態１に係るプラグラマブル論理ゲートセル００１を模式的に示した概略鳥瞰図である。図１Ｂは、図１Ａの等価回路図である。ゲート部分に〇が付されているものはｐ型であることを示す。図１Ｂにおいて、点線で記載されたｐ型ＭＯＳＦＥＴの図記号は、半導体層が形成されないＴＦＴ構造を示しており、実線で記載されたｎ型ＭＯＳＦＥＴの図記号は、ＴＦＴ構造に半導体層が形成されたＴＦＴを、それぞれ示している。
【0034】
図１Ａおよび図１Ｂの例では、例えば、ＰＥＴ（ポリエチレンテレフタラート）等からなる基材１００の上に、８個のＴＦＴ構造が形成され、ＴＦＴ構造のゲート端子、ソース端子、ドレイン端子が電気的配線によって接続されたプラグラマブル論理ゲートセル００１が記載されている。これらの８個のＴＦＴ構造の一部には、半導体層が形成されてなる。
【0035】
プラグラマブル論理ゲートセル００１は、ｐ型直列ＴＦＴ構造対２０１、ｐ型並列ＴＦＴ構造対２１１、ｎ型直列ＴＦＴ構造対２２１およびｎ型並列ＴＦＴ構造対２３１を備える。ｐ型直列ＴＦＴ構造対２０１とｎ型直列ＴＦＴ構造対２２１、および、ｐ型並列ＴＦＴ構造対２１１とｎ型並列ＴＦＴ構造対２３１は、一般に電源電位等に接続される高電位配線４０１と、一般的に基準電位等に接続される低電位配線４１１を挟んで、それぞれ相補的に接続される。図１Ａの例では、２つの入力端子３０１、３０２と１つの出力端子３５１がある。
【0036】
入力端子３０１は、ｐ型直列ＴＦＴ構造対２０１、ｐ型並列ＴＦＴ構造対２１１、ｎ型直列ＴＦＴ構造対２２１、ｎ型並列ＴＦＴ構造対２３１のうち、それぞれ一方のＴＦＴ構造対のゲート電極に接続される。
【0037】
入力端子３０２は、ｐ型直列ＴＦＴ構造対２０１、ｐ型並列ＴＦＴ構造対２１１、ｎ型直列ＴＦＴ構造対２２１、ｎ型並列ＴＦＴ構造対２３１のうち、それぞれもう一方のＴＦＴ構造対のゲート電極に接続されている。
【0038】
出力端子３５１は、相補的に接続された直列ＴＦＴ構造対、並列ＴＦＴ構造対の中点に接続される。
【0039】
本実施の形態１では、ｐ型並列ＴＦＴ構造対２１１に含まれるＴＦＴ構造にｐ型半導体層が形成され、またｎ型直列ＴＦＴ構造対２２１に含まれるＴＦＴ構造にｎ型半導体層が形成され、それぞれｐ型ＴＦＴ、ｎ型ＴＦＴとして機能する。このとき、回路は相補型ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）となる。
【0040】
また、ｐ型直列ＴＦＴ構造対２０１に含まれるＴＦＴ構造と、ｎ型並列ＴＦＴ構造対２３１に含まれるＴＦＴ構造には、半導体層は形成されず、それぞれのソース－ドレイン電極間は高抵抗となる。
【0041】
このように半導体層を選択することで、プラグラマブル論理ゲートセル００１は、入力端子３０１をＡ，入力端子３０２をＢ、出力端子３５１をＹとしたとき、
の論理をもつＮＡＮＤゲートとなる。
【数1】
【0042】
以下、図２Ａ～図２Ｄを参照して、ＴＦＴ構造およびＴＦＴの構造について説明する。図２Ａ～図２Ｄは、図１Ａで示した構造に含まれるｐ型ＴＦＴ構造、ｐ型ＴＦＴ、ｎ型ＴＦＴ構造、ｎ型ＴＦＴをそれぞれ抜き出した概略鳥瞰図である。
【0043】
図２Ａのｐ型ＴＦＴ構造は、基材１００の上に、１つのゲート電極０２０と、ゲート電極０２０上に形成されたゲート絶縁膜０５０と、ゲート絶縁膜０５０を挟んで、ゲート電極と対向して配置されるソースもしくはドレインとなる２つの電極０３０、０４０と、からなる。このときソース電極およびドレイン電極は、それぞれ電極０３０、０４０のどちらであっても良い。
【0044】
図２Ｂのｐ型ＴＦＴは、図２Ａのｐ型ＴＦＴ構造に追加して、ゲート絶縁膜上に、ソースおよびドレイン電極０３０、０４０に跨って、両方に接触するようにｐ型半導体層０６０を形成したものである。このように、ゲート電極上にゲート絶縁膜を挟んでｐ型半導体層が形成されることで、ソース電極－ドレイン電極間にチャネルが形成され、ｐ型ＴＦＴ素子として機能する。
【0045】
図２Ｃのｎ型ＴＦＴ構造は、基材１００の上に、１つのゲート電極０２１と、ゲート電極０２１上に形成されたゲート絶縁膜０５１と、ゲート絶縁膜を挟んで、ゲート電極と対向して配置されるソースもしくはドレインとなる２つの電極０３１、０４１と、からなる。このときソース電極、ドレイン電極は、それぞれ電極０３１、０４１のどちらであっても良い。
【0046】
図２Ｄのｎ型ＴＦＴは、図２Ｃのｎ型ＴＦＴ構造に追加して、ゲート絶縁膜０５１上に、ソースおよびドレイン電極０３１、０４１のどちらにも接触するようにｎ型半導体層０６１を形成したものである。このように、ゲート電極上にゲート絶縁膜を挟んでｎ型半導体層が形成されることで、ソース電極－ドレイン電極間にチャネルが形成され、ｎ型ＴＦＴ素子として機能する。
【0047】
図１Ａおよび図２Ａ～図２Ｄでは、ｐ型ＴＦＴ構造、ｎ型ＴＦＴ構造および半導体層が形成されたｐ型ＴＦＴおよびｎ型ＴＦＴは、ゲート電極がゲート絶縁層に対して基材側に存在する、いわゆるボトムゲート構造を示したが、所望の特性や効果が得られる限りにおいては、ゲート電極がゲート絶縁層に対して基材と反対側に存在する、いわゆるトップゲート構造でも良い。この場合、ソース電極、ドレイン電極および半導体層は、ゲート絶縁層に対して基材側に存在する。また、同様に、本実施の形態１では、半導体層がソース電極およびドレイン電極に対して基材側で接する、いわゆるボトムコンタクト型の構成を示したが、所望の特性や効果が得られる限りにおいては、半導体層がソース電極およびドレイン電極に対して基材と反対側で接する、いわゆるトップコンタクト型の構成でも良い。
【0048】
また、ｐ型ＴＦＴ構造、ｐ型ＴＦＴ、ｎ型ＴＦＴ構造およびｎ型ＴＦＴの各々は、ソース電極、ドレイン電極、ゲート電極およびゲート絶縁層が必ずしも１対である必要がなく、２対以上を並列接続した、いわゆるマルチ構造や、複数のソース／ドレイン電極を共用して構成する、いわゆるフィンガー型構造であってもよい。
【0049】
さらに、ｐ型ＴＦＴ構造、ｐ型ＴＦＴ、ｎ型ＴＦＴ構造およびｎ型ＴＦＴの各々は、ゲート電極が２つのＴＦＴの間で共通であり、かつ複数のソース－ドレイン電極およびチャネルを直列接続した、マルチゲート型であってもよい。
【0050】
なお、図１Ａおよび図２Ａ～図２Ｄでは、比較の容易性のためにＴＦＴ構造、ＴＦＴのチャネル長、チャネル幅や電極幅等を同一のサイズで記載しているが、素子特性や回路の動作目的、その他必要に応じてそれぞれの素子のサイズを任意に調整することもできる。
【0051】
ｐ型直列ＴＦＴ構造対２０１においては、高電位配線４０１と出力端子３５１の間にあるｐ型ＴＦＴ構造の順番は入れ替わってもよい。すなわち、ｐ型直列ＴＦＴ構造対２０１では、高電位配線４０１側にあるｐ型ＴＦＴ構造のゲート電極の接続先が入力端子３０２になり、出力端子３５１側にあるｐ型ＴＦＴ構造のゲート電極の接続先が入力端子３０１になってもよい。同様に、ｎ型直列ＴＦＴ構造対２２１においても、２つのｎ型ＴＦＴ構造が入れ替わっても問題ない。これらの直列ＴＦＴ構造対の接続順は、その出力論理に変化がない限りにおいて、レイアウト上の配線容易性や回路動作速度の調整のために任意の組み合わせとできる。
【0052】
図３Ａ～図３Ｄは、実施の形態１に係るプラグラマブル論理ゲートセルの半導体が形成されている箇所を、図１Ａおよび図１Ｂに示す構成から変更した場合に発現する論理ゲートおよびその論理関数式をそれぞれ示したものである。図３Ａ～図３Ｄでは、図１Ｂと同様に、点線で記載されたｐ型ＭＯＳＦＥＴの図記号は、半導体層が形成されないＴＦＴ構造を示しており、実線で記載されたｎ型ＭＯＳＦＥＴの図記号は、ＴＦＴ構造に半導体層が形成されたＴＦＴを、それぞれ示している。さらに、論理の分かりやすさのために、図１Ｂの入力端子３０１を論理“Ａ”、入力端子３０２を論理“Ｂ”、出力端子３５１を論理“Ｙ”として記載している。
【0053】
【0054】
ここで、半導体層の形成箇所を図３Ｂのように変更し、ｐ型直列ＴＦＴ構造対２０１とｎ型並列ＴＦＴ構造対２３１にそれぞれｐ型半導体層とｎ型半導体層を形成した場合は、
の論理をもつＮＯＲゲートとなる。
【数3】
【0055】
同様に、図３Ｃのように、ｐ型並列ＴＦＴ構造対２１１とｎ型並列ＴＦＴ構造対２３１のうち、Ａ入力側にゲート電極が接続されるＴＦＴ構造対のみにそれぞれｐ型半導体層とｎ型半導体層を形成した場合は、
の論理を持つインバータ（ＮＯＴゲート）となる。
【数4】
【0056】
さらに、図３Ｄのように、ｐ型並列ＴＦＴ構造対２１１とｎ型並列ＴＦＴ構造対２３１のうち、Ｂ入力側にゲート電極が接続されるＴＦＴ構造対のみにそれぞれｐ型半導体層とｎ型半導体層を形成した場合は、
の論理を持つインバータとなる。
【数5】
【0057】
このように半導体層の形成箇所を選択することで、入力論理に対する出力論理の論理演算関数、すなわち論理回路を変更することが容易に可能になる。上記の如く、製造中に容易に論理回路が変更できることで、比較的安価に少量多品種の半導体装置を提供することが可能になる。
【0058】
上記のボトムゲート構造、かつボトムコンタクト構造を採用した場合、ソース電極およびドレイン電極の形成までした構造を先行して作製しておくことで、ＮＡＮＤゲート、ＮＯＲゲートおよびインバータ（入力２種類）から選ばれる論理ゲートが、半導体層を形成する工程のみで実現でき、製品のＴＡＴが大幅に短縮できる。また、追加のフォトマスク等を製造する必要がなく、開発コストを抑えることもできる。
【0059】
本実施の形態１においては、例として２入力１出力の回路構成を示したが、入出力端子の数はこれに限定されるものではなく、入力を３個以上に拡張することや、任意の電極から追加の出力端子を取り出しても良い。本実施の形態１においては、入力を３個以上に拡張する場合、ｐ型直列ＴＦＴ構造対２０１、ｎ型直列ＴＦＴ構造対２２１中におけるＴＦＴ構造の直列個数を少なくとも入力端子の増加分だけ増やして、それぞれのゲート端子を入力端子に接続する。同時にｐ型並列ＴＦＴ構造対２１１、ｎ型並列ＴＦＴ構造対２３１中におけるＴＦＴ構造の並列個数を少なくとも入力端子の増加分だけ増やして、それぞれのゲート端子を入力端子に接続する。上記の如き構成とすることによって、任意の入力数の論理ゲート、例えばＮＡＮＤゲートおよびＮＯＲゲートを構成でき、また各入力のインバータ出力（ＮＯＴゲート）も構成することができる。
【0060】
本実施の形態１において、半導体層の材料は特に限定されないが、半導体装置や無線通信装置を安価に実現する観点から、半導体層は、いわゆる塗布・印刷法を用いて形成することが望ましい。さらに、半導体層を形成するために使用される材料の使用量を最小限に抑制するためには、ＴＦＴ等の素子を形成する部分にのみ半導体層を塗布・印刷することが好ましいことから、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法、スクリーン印刷法、グラビア印刷、フレキソ印刷およびオフセット印刷から選ばれる方法を用いることが好ましい。さらに、マスクや印刷版を事前に作製する必要がなく、論理を任意に選択することが容易になるという観点から、インクジェット法、ディスペンサ法、ドロップキャスト法、ノズル塗布法が特に好ましく用いられる。一般的に半導体材料は高純度で、デバイスを構成する材料中では比較的高価であることから、製造時に半導体材料の使用量を最小限に抑えることは、製造コストの低減に有用であり、環境負荷低減や材料調達における地政学的リスクの観点からも好ましい。
【0061】
また、本実施の形態１において、ゲート電極、ソース電極、ドレイン電極および配線材料に用いられる材料は、一般的に電極として使用されうる導電材料であればいかなるものでもよい。例えば、酸化錫インジウム（ＩＴＯ）、金、銀、銅、アルミニウム、白金、ニッケル、鉛、錫、チタン、タングステン、コバルト、カルシウム、ポリシリコン、導電性ポリマー、炭素材料等が挙げられる。これらの電極材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。
【0062】
例えば、図２Ａのｐ型ＴＦＴ構造および図２Ｂのｐ型ＴＦＴと、図２Ｃのｎ型ＴＦＴ構造および図２Ｄのｎ型ＴＦＴにおいては、ゲート電極０２０とゲート電極０２１、ゲート絶縁膜０５０とゲート絶縁膜０５１、ドレインおよびソース電極０３０、０３１、０４０、０４１は、それぞれ同一の材料であっても良いし、異なっても良い。材料を同一にする場合、製造プロセスは、より簡便になり、製造コストを抑えることができる。このとき、図２Ａのｐ型ＴＦＴ構造と図２Ｃのｎ型ＴＦＴ構造は、同一の材料構成となる。一方で材料を意図的に変更し、電極の仕事関数絶縁層の誘電率や、半導体－絶縁層表面状態を必要に応じて変化させることで、回路に使用する素子特性の調整を行うことができる。
【0063】
また、ゲート電極０２０、０２１や、ドレインおよびソース電極０３０、０４０、０３１、０４１に使用する電極の種類を異なるものにすることで、ｐ型半導体層とｎ型半導体層に同一の材料を使うこともできる。この場合、ソースおよびドレインの電極の仕事関数が半導体層のフェルミ準位に対して適切に調整することでｐ型ＴＦＴ、ｎ型ＴＦＴをそれぞれ形成できる。
【0064】
本実施の形態１では、基材としてＰＥＴからなるフィルムを例示したが、基材は、少なくとも電極や素子が配置される面が絶縁されていればいかなる材質のものでもよい。例えば、シリコンウエハ、ガラスおよびポリイミド等が挙げられる。また、基材は、複数の材料が積層されたものであってもよい。なお、ロールツーロール等の安価な製造プロセスへの適用や、フレキシブルデバイスまたはベンダブルデバイス等の曲率を有する装置への適用を踏まえると、基材は、フィルム等のフレキシブル性に優れたものの方が好ましく、さらに絶縁性や保護性等の所望の機能性・特性が確保できる限りにおいては、極力薄いことが好ましい。
【0065】
本実施の形態１において、ゲート絶縁層に含まれる材料は、所望の絶縁性が得られる限りにおいて、特に限定されない。例えば、酸化シリコン、アルミナおよびポリイミド等が挙げられる。ロールツーロール等の安価な製造プロセスへの適用を踏まえ、塗布法や印刷法等に適用可能な材料である方が好ましい。
【0066】
また、本実施の形態１において、ｐ型半導体層０６０およびｎ型半導体層０６１に含まれる材料は、所望の電気的特性が得られ、安価な製造プロセスが適用可能で、加工性に優れる限りにおいては特に限定されない。中でも、半導体層に含まれる材料は、有機半導体材料、カーボンナノチューブ（ＣＮＴ）、カーボンナノコイル、フラーレン、グラフェンおよびナノダイヤモンドから選ばれる１つ以上であることが、高い電気的特性を実現し、且つ塗布による形成が容易となる点で、より好ましい。特に、材料本来の持つキャリア移動度の高さの観点から、ＣＮＴが好ましく、ＣＮＴの溶媒への分散性を含む塗布形成における材料加工性の観点から、ＣＮＴ表面の少なくとも一部に共役系重合体が付着したＣＮＴがいっそう好ましい。
【0067】
また、複数のＣＮＴがネットワーク状に構成されることで、単体のＣＮＴを製造・配置することや複数のＣＮＴを配向させる場合に比べて、電気的特性と製造の簡便さを両立できることから、より好ましい。複数のＣＮＴがネットワーク状に構成される様子は、原子間力顕微鏡（ＡＦＭ）や透過電子顕微鏡（ＴＥＭ）、顕微ラマン分光法等の手法を用いて観察することができる。
【0068】
さらに、ＣＮＴは、ＴＦＴの特性ばらつきを抑制する点、および、複数のチャネル間に跨るリーク電流経路を抑制する点から、半導体型ＣＮＴを８０重量％以上含むことがより好ましい。さらに好ましくは、半導体型ＣＮＴを９０重量％以上含むことであり、特に好ましくは、半導体型ＣＮＴを９５重量％以上含むことである。
【0069】
また、ｐ型ＴＦＴ、ｎ型ＴＦＴの特性を調整するために、それぞれの半導体層の上に電気的特性を変化させる第２絶縁層を配置してもよい。特に、導電型をｎ型とするためには、上記第２絶縁層が、例えば、アクリル樹脂、メタクリル樹脂、オレフィンポリマー、シクロオレフィンポリマー、ポリスチレン、ポリシロキサン、ポリイミド、ポリカーボネート、ビニルアルコール系樹脂、フェノール系樹脂の樹脂と、炭素原子と窒素原子との結合を含む有機化合物と、を含有するものであることが好ましい。
【0070】
また、上記有機化合物は、リン原子、ヒ素原子および窒素原子から選ばれるいずれか１種以上を有する電子供与性化合物を含有することが好ましい。より詳細には、有機化合物は、例えば、アミド系化合物、イミド系化合物、ウレア系化合物、アミン系化合物、イミン系化合物、アニリン系化合物、ニトリル系化合物等、窒素原子およびリン原子の中から選ばれるいずれか１種以上を有する電子供与性化合物を含有することが好ましい。
【0071】
これらの第２絶縁層は、ＴＦＴ特性を調整する目的においては、ｐ型ＴＦＴおよびｎ型ＴＦＴで異なっていてもよく、その場合は、第２絶縁層の中でも組成によって種類が増える場合もある。また、第２絶縁層は複数のｐ型ＴＦＴおよびｎ型ＴＦＴに連続的に形成されてもよく、さらにはｐ型ＴＦＴ構造およびｎ型ＴＦＴ構造に形成されていてもよい。ｐ型ＴＦＴ構造およびｎ型ＴＦＴ構造上に形成された場合は、その素子特性はチャネルが絶縁状態であるため変化しないが、半導体層の有無によって第２絶縁層を選択的に形成する必要がなくなるため、より簡便あるいは高速な製造プロセスを適用する事ができる。
【0072】
なお、本実施の形態１では、図１Ａで示したプラグラマブル論理ゲートセル００１中にある８個のＴＦＴ構造およびＴＦＴについて、各々のゲート絶縁層が分離されてなる一例を示したが、ゲート絶縁層は複数の素子にまたがって連続的に形成されていてもよい。連続的に形成することで、スピンコート、スリットコート、ロールコート、スクリーン印刷等の安価あるいは高速な一括形成方法が適用できる。
【0073】
（実施の形態２）
図４Ａは、本発明の実施の形態２に係るプラグラマブル論理ゲートセル００２を模式的に示した概略鳥瞰図である。図４Ｂは、図４Ａの等価回路図である。図４Ｂにおいては、図１Ｂと同様に、点線で記載されたｐ型ＭＯＳＦＥＴの図記号は、半導体層が形成されないＴＦＴ構造を示しており、実線で記載されたｎ型ＭＯＳＦＥＴの図記号は、ＴＦＴ構造に半導体層が形成されたＴＦＴを、それぞれ示している。
図４Ａは、本発明の実施の形態２に係るプラグラマブル論理ゲートセル００２を模式的に示した概略鳥瞰図である。図４Ｂは、図４Ａの等価回路図である。図４Ｂにおいては、図１Ｂと同様に、点線で記載されたｐ型ＭＯＳＦＥＴの図記号は、半導体層が形成されないＴＦＴ構造を示しており、実線で記載されたｎ型ＭＯＳＦＥＴの図記号は、ＴＦＴ構造に半導体層が形成されたＴＦＴを、それぞれ示している。
【0074】
実施の形態２で示すプラグラマブル論理ゲートセル００２では、プラグラマブル論理ゲートセル００１に加えて、１つのｐ型ＴＦＴ構造と１つのｎ型ＴＦＴ構造が相補的に接続される。それぞれのドレイン電極は、出力端子３５２に接続される。ｐ型ＴＦＴ構造のゲート電極は、低電位配線４０２に、ソース電極は高電位配線４０１に接続され、ｎ型ＴＦＴ構造のゲート電極は、高電位配線４０１に、ソース電極は、低電位配線４０２に接続される。また、基材１００、ｐ型直列ＴＦＴ構造対２０１、ｐ型並列ＴＦＴ構造対２１１、ｎ型直列ＴＦＴ構造対２２１、ｎ型並列ＴＦＴ構造対２３１、入力端子３０１、３０２、高電位配線４０１および低電位配線４０２は、実施の形態１と同様である。
【0075】
図５Ａ～図５Ｆは、実施の形態２に係るプラグラマブル論理ゲートセルの半導体が形成されている箇所を、図４Ａおよび図４Ｂに示す構成から変更した場合に発現する論理ゲートおよびその論理関数式をそれぞれ示したものである。図５Ａ～図５Ｆでは、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの図記号、入力論理の記号については図３Ａ～図３Ｄと同様であり、出力論理“Ｙ”は図４Ａおよび図４Ｂの出力端子３５２の論理記号である。
【0076】
図５Ａ～図５Ｄについては、図３Ａ～図３Ｄと同様であり、説明を省略するが、このとき実施の形態２で追加されたｐ型ＴＦＴ構造、ｎ型ＴＦＴ構造には、半導体層が形成されず、ソース－ドレイン間が高抵抗となるため、出力論理には影響ない。
【0077】
図５Ｅでは、実施の形態２で追加されたＴＦＴ構造のうちゲートが低電位配線に接続されたｐ型ＴＦＴ構造にのみ半導体層が形成されてｐ型ＴＦＴとなり、それ以外のＴＦＴ構造は、半導体層が形成されずソース－ドレイン電極間は高抵抗となる。このように構成することで、ゲートが低電位に接続されたｐ型ＴＦＴは常にＯＮ状態となり、出力は“Ｈ”レベルに固定される。
【0078】
図５Ｆでは、実施の形態２で追加されたＴＦＴ構造のうちゲートが高電位配線に接続されたｎ型ＴＦＴ構造にのみ半導体層が形成されてｎ型ＴＦＴとなり、それ以外のＴＦＴ構造は、半導体層が形成されずソース－ドレイン電極間が高抵抗となる。このように構成することで、ゲートが高電位に接続されたｎ型ＴＦＴは、常にＯＮ状態となり、出力は“Ｌ”レベルに固定される。
【0079】
上記の如き構成とすることで、実施の形態１に示した論理に加え、固定値である“Ｈ”レベル（正論理であれば論理“１”）、“Ｌ”レベル（正論理であれば論理“０”）の出力を選択することが可能になる。
【0080】
なお、入力端子３０１、３０２および出力端子３５２の個数は、上記した実施の形態２においても実施の形態１で説明した方法と同様に拡張が可能である。
【0081】
（実施の形態３）
図６は、本発明の実施の形態３に係るプラグラマブル論理ゲートセル００３を示した回路ブロック図である。実施の形態３では、実施の形態１に記載のプラグラマブル論理ゲートセル００１の出力に、インバータ（論理ＮＯＴ）またはバッファ（論理変化なし）から論理が選ばれる論理選択セル００４がカスケード状に接続されている。プラグラマブル論理ゲートセル００１の出力端子３５１（論理“Ｙ”）は、論理選択セル００４（論理選択セル）の入力端子と共通である。論理選択セル００４の出力端子３５３は論理“Ｙ２”として記載する。
図６は、本発明の実施の形態３に係るプラグラマブル論理ゲートセル００３を示した回路ブロック図である。実施の形態３では、実施の形態１に記載のプラグラマブル論理ゲートセル００１の出力に、インバータ（論理ＮＯＴ）またはバッファ（論理変化なし）から論理が選ばれる論理選択セル００４がカスケード状に接続されている。プラグラマブル論理ゲートセル００１の出力端子３５１（論理“Ｙ”）は、論理選択セル００４（論理選択セル）の入力端子と共通である。論理選択セル００４の出力端子３５３は論理“Ｙ２”として記載する。
【0082】
論理選択セル００４の構成例について、図７Ａ、図７Ｂ、図８Ａ、図８Ｂおよび図９Ａ～図９Ｄを用いてより詳細に説明する。図７Ａおよび図７Ｂに示す例は、インバータ型ＴＦＴ構造対と、インバータ型ＴＦＴ構造対を２段のカスケード状に接続したバッファ型ＴＦＴ構造対が入力Ｙと出力Ｙ２に間に並列に接続されている。
【0083】
【0084】
【0085】
図７Ａおよび図７Ｂの例では、インバータ論理を得る構成を、インバータ型ＴＦＴ構造対１段として示したが、インバータ型ＴＦＴ構造対を奇数段カスケード接続してもよく、１段の場合と同様に反転論理出力を得ることができる。
【0086】
同様にバッファ型ＴＦＴ構造対は、インバータ型ＴＦＴ構造対を２段カスケードとしたもので示したが、インバータ型ＴＦＴ構造対を偶数段カスケード接続してもよく、２段の場合と同様に非反転論理出力を得ることができる。
【0087】
【0088】
図８Ａおよび図８Ｂの例は、図７Ａおよび図７Ｂのバッファ型ＴＦＴ構造対をトランスミッションゲート型のＴＦＴ構造対に置き換えたものである。トランスミッションゲート型のＴＦＴ構造対は、ゲート電極が低電位配線に接続されたｐ型ＴＦＴ構造、ゲート電極が高電位配線に接続されたｎ型ＴＦＴ構造対がソース電極およびドレイン電極をそれぞれ相互に接続して成る。図８Ｂのように半導体層が形成された場合は、ｐ型ＴＦＴおよびｎ型ＴＦＴがそれぞれＯＮ状態となり、トランジスタのＯＮ抵抗を持った抵抗素子のようにふるまう。Ｙ２に接続される電気的負荷が十分に小さい場合は、“Ｙ”の出力電位がその
まま“Ｙ２”に現れ、論理バッファと同等に扱うことができる。なお、図８Ａに示すようにインバータ型ＴＦＴ構造対にのみ半導体層が形成される場合は、回路は、図７Ａと同様にふるまう。
まま“Ｙ２”に現れ、論理バッファと同等に扱うことができる。なお、図８Ａに示すようにインバータ型ＴＦＴ構造対にのみ半導体層が形成される場合は、回路は、図７Ａと同様にふるまう。
【0089】
なお、図８Ａおよび図８Ｂでは、非反転論理ゲートを構成するためにトランスミッションゲート型ＴＦＴ構造対を用いたが、ＴＦＴのゲート－ドレイン間を短絡したいわゆるダイオード接続の構造を用いても非反転論理ゲートを構成することができる。より具体的には、図９Ａ～図９Ｄの例に示すように、ｐ型またはｎ型のダイオード接続構造をアノードおよびカソードがそれぞれ逆向きになるように並列接続した双方向ダイオード接続の回路構成を使用する。このとき、ダイオード接続ＴＦＴとして、ｐ型ＴＦＴを使用した場合とｎ型ＴＦＴを使用した場合では物理的な構造、すなわちゲート－ドレイン電極とソース電極に対して、電気的にアノード端子とカソード端子が逆向きになるが、その組み合わせはダイオードの逆方向接続を実現できる向きに接続されていればどの組合せを使用しても良い。
【0090】
図９Ｂには、ｐ型ＴＦＴ構造対とｎ型ＴＦＴ構造対を用いたダイオード接続の等価回路図、図９Ｃには、ｐ型ＴＦＴ構造対のみを用いたダイオード接続の等価回路図、図９Ｄには、ｎ型ＴＦＴ構造対のみを用いたダイオード接続の等価回路図を示した。
【0091】
上記の如き構成とすることで、入力“Ｙ”と出力“Ｙ２”は、双方向ダイオード、すなわち非線形抵抗素子で接続されたようにふるまい、図８Ｂの場合のトランスミッションゲート型と同様に、”Ｙ２”に接続される電気的負荷が十分に小さい場合は、“Ｙ”の出力電位がそのまま“Ｙ２”に現れ、論理バッファと同等に扱うことができる。なお、図９Ａに示すようにインバータ型ＴＦＴ構造対にのみ半導体層が形成される場合は、回路は、図７Ａと同様にふるまう。
【0092】
図６に示す論理選択セル００４に、図７Ａ、図７Ｂ、図８Ａ、図８Ｂおよび図９Ａ～図９Ｄにて示した構成を用いることで、プラグラマブル論理ゲートセル００１の出力端子３５１の“Ｙ”論理を反転、あるいは非反転から選択した上で、出力端子３５３に“Ｙ２”論理として再生成することができる。すなわち、論理選択セルのＮＡＮＤ、ＮＯＲ、各入力のＮＯＴに加えて、ＮＡＮＤ、ＮＯＲをそれぞれ反転させたＡＮＤ、ＯＲの出力も得ることが可能になる。図６では、前段のプラグラマブル論理ゲートセルとして、実施の形態１で示したプラグラマブル論理ゲートセル００１を用いた例を示したが、前段のプラグラマブル論理ゲートセルは、実施の形態２で示したプラグラマブル論理ゲートセル００２でもよく、さらに実施の形態１、実施の形態２のプラグラマブル論理ゲートセルが複合化したプラグラマブル論理ゲートセルでも良い。また、実施の形態３の構造自体が前段のプラグラマブル論理ゲートセルとなり、後段の論理選択セルが複数個カスケード接続された構造とすることもできる。
【0093】
（実施の形態４）
＜プラグラマブル論理ゲートアレイ＞
本発明の実施の形態４に係るプラグラマブル論理ゲートアレイは、実施の形態１～３に記載のプラグラマブル論理ゲートセルを複数備え、少なくとも１つ以上プラグラマブル論理ゲートセルの出力端子に接続される配線と、２つ以上のプラグラマブル論理ゲートセルの入力端子接続される配線と、それらの配線の接続部に配線切替用ＴＦＴ構造対と、を備えるものである。
＜プラグラマブル論理ゲートアレイ＞
本発明の実施の形態４に係るプラグラマブル論理ゲートアレイは、実施の形態１～３に記載のプラグラマブル論理ゲートセルを複数備え、少なくとも１つ以上プラグラマブル論理ゲートセルの出力端子に接続される配線と、２つ以上のプラグラマブル論理ゲートセルの入力端子接続される配線と、それらの配線の接続部に配線切替用ＴＦＴ構造対と、を備えるものである。
【0094】
図１０は、プラグラマブル論理ゲートセル４個を備えるプラグラマブル論理ゲートアレイの一例を模式的に示した図である。図１０に示すプラグラマブル論理ゲートアレイは、前段のプラグラマブル論理ゲートセル００５、００６と後段のプラグラマブル論理ゲートセル００７、００８の間に、プラグラマブル論理ゲートセル００５の出力端子に接続される出力配線６０１、６０２と、プラグラマブル論理ゲートセル００６の出力端子に接続される出力配線６０３、６０４、さらにプラグラマブル論理ゲートセル００７の入力端子に接続される入力配線６１１、６１２と、プラグラマブル論理ゲートセル００８の入力端子に接続される入力配線６１３，６１４をそれぞれ備える。図１０に示すプラグラマブル論理ゲートアレイは、各出力配線６０１～６０４と各入力配線６１１～６１４の間には、配線切替用ＴＦＴ構造対５０１～５１６を備える。
【0095】
配線切替用ＴＦＴ構造対は、それぞれの配線の接続部にインバータ型ＴＦＴ構造対、バッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対および双方向ダイオード接続型ＴＦＴ構造対から選ばれる、少なくとも１つのＴＦＴ構造対を含み、接続するそれぞれの配線を論理的に接続したい場合は半導体層を形成し、切断したい場合は半導体層を形成しないことで後段のプラグラマブル論理ゲートセルの入力で使用したい論理を選択することができる。
【0096】
図１０の例では、配線切替用ＴＦＴ構造対５０１～５１６として、１６個のインバータ型ＴＦＴ構造対を備える。
【0097】
配線切替用ＴＦＴ構造対５０１～５０４は、出力配線６０１～６０４と入力配線６１１の接続部各々に、それぞれ１つずつ配置される。配線切替用ＴＦＴ構造対５０５～５０８は、出力配線６０１～６０４と入力配線６１２の接続部各々に、それぞれ１つずつ配置される。配線切替用ＴＦＴ構造対５０９～５１２は、出力配線６０１～６０４と入力配線６１３の接続部各々に、それぞれ１つずつ配置される。配線切替用ＴＦＴ構造対５１３～５１６は、出力配線６０１～６０４と入力配線６１４の接続部各々に、それぞれ１つずつ配置される。
【0098】
図１０の例では、配線切替用ＴＦＴ構造対５０１～５１６のうち、実線で記載された５０１、５０７、５０９、５１６に半導体層が形成され、点線で記載された５０２～５０６、５０８、５１０～５１５には半導体層が形成されない。
【0099】
上記の如く半導体層を選択することで、配線切替用ＴＦＴ構造対５０１によって出力配線６０１と入力配線６１１が、配線切替用ＴＦＴ構造対５０７によって出力配線６０３と入力配線６１２が、配線切替用ＴＦＴ構造対５０９によって出力配線６０１と入力配線６１３が、配線切替用ＴＦＴ構造対５１６によって出力配線６０４と入力配線６１４が、それぞれ論理的に接続される。ただし、図１０の構成では、配線切替用ＴＦＴ構造対は、インバータ型であるため、入力配線の論理が各々に接続された出力配線の論理を反転したものとなる。
【0100】
図１０の例では、配線切替用ＴＦＴ構造対５０１～５１６にインバータ型ＴＦＴ配線を使用する例を示したが、上記の通り、配線切替用ＴＦＴ構造対としてバッファ型ＴＦＴ構造対、トランスミッションゲート型ＴＦＴ構造対または双方向ダイオード接続型ＴＦＴ構造対を使用してもよい。この場合、入力端子の論理は、出力端子の論理と同一になる。また、配線切替用ＴＦＴ構造対が複数ある場合、それらの種類が必ずしも同一である必要はなく、種類が異なっても良い。また、インバータ型とバッファ型等、複数種類が並列形成された構成を用いてもよく、図７Ａ、図７Ｂ、図８Ａ、図８Ｂおよび図９Ａ～図９Ｄに示した構成を用いることで、配線切替時に論理の反転・非反転を選択することもできる。
【0101】
図１０の例では、プラグラマブル論理ゲートセル００５～００８に、実施の形態１～３のプラグラマブル論理ゲートセルを使用する例を示したが、実施の形態１～３のプラグラマブル論理ゲートセルを含み、所望の機能を満たす限りにおいては、プラグラマブル論理ゲートセル００５～００８の前後段、すなわちプラグラマブル論理ゲートセルの入出力端子と、入出力配線の間に任意の回路が含まれても良い。例えば、プラグラマブル論理ゲートセル００５およびプラグラマブル論理ゲートセル００６として、図３に示す実施の形態３のプラグラマブル論理ゲートセル００３の出力端子３５２に、Ｄ－フリップフロップを接続し、Ｄ－フリップフロップの出力Ｑと、その論理反転出力であるＱＢを、出力配線６０１と出力配線６０２にそれぞれ接続する等の回路構成としてもよい。この場合、複数のＤ－フリップフロップのクロック端子を共通クロック配線に接続することで、クロック同期にて動作するプラグラマブル論理ゲートアレイが実現できる。
【0102】
（実施の形態５）
＜半導体装置、無線通信装置＞
本発明の実施の形態５では、半導体装置を備えた無線通信装置について例示する。本実施の形態に係る半導体装置は、上記のプラグラマブル論理ゲートセルを少なくとも１つと、制御回路を少なくとも１つ備えるものである。この場合、制御回路中にプラグラマブル論理ゲートセルを含んでいてもよく、その限りにおいては、制御回路以外にプラグラマブル論理ゲートセルを独立に含まなくてもよい。また、本実施の形態に係る無線通信装置は、上記のプラグラマブル論理ゲートセルを備える半導体装置と、アンテナと、を備える。
＜半導体装置、無線通信装置＞
本発明の実施の形態５では、半導体装置を備えた無線通信装置について例示する。本実施の形態に係る半導体装置は、上記のプラグラマブル論理ゲートセルを少なくとも１つと、制御回路を少なくとも１つ備えるものである。この場合、制御回路中にプラグラマブル論理ゲートセルを含んでいてもよく、その限りにおいては、制御回路以外にプラグラマブル論理ゲートセルを独立に含まなくてもよい。また、本実施の形態に係る無線通信装置は、上記のプラグラマブル論理ゲートセルを備える半導体装置と、アンテナと、を備える。
【0103】
図１１は、本実施の形態５に係る半導体装置および半導体装置を備えた無線通信装置の一例を模式的に示した図である。半導体装置９０１は、内部電源電圧の生成や接続先システムとのデータ送受信を担う、電源／入出力回路９１１と、内部動作クロックを生成するクロック生成回路９１２と、内部演算や、メモリ制御のタイミング信号生成、ビット列とワード列のデコード、メモリ出力回路の制御信号生成等を担う制御回路９１３と、固有ＩＤ等を記憶し、読出時には記録されたデータを変調回路に受け渡すメモリ９１４と、出力回路に送信される信号を符号化する符号化回路９１５と、で構成される。
【0104】
また、無線通信装置１０００は、半導体装置９０１と、アンテナ９００と、で構成される。本実施の形態５では、クロック生成回路９１２と符号化回路９１５にそれぞれプラグラマブル論理ゲートセルを含む構成を一例として記載する。
【0105】
電源／入出力回路９１１は、外部電力源から入力された電力から安定した内部電圧を生成するとともに、外部からの制御信号や基準周波数信号を受け付け、内部に記録されたデータやその演算結果を外部回路や外部システムに転送することを可能にする。
【0106】
電源回路は、交流信号を直流信号に変換する整流回路や、直流電圧を回路動作に適した電圧に変換するコンバータ等によって構成される。入力電圧の変動を吸収して安定した電圧を供給するレギュレータが含まれることは回路動作の安定化の観点から好ましい。また、回路構成によっては定電流源のような回路を用いることもできる。さらに、サージ等の高電圧から回路を保護するクランプ回路等の保護回路を用いてもよい。
【0107】
入出力回路は、無線通信形式によって、入力回路としてはコンパレータや各種アンプ、出力側は高周波アンプやバックスキャッタのスイッチ等によって構成される。半導体回路の出力が有線接続の場合は、入力回路は、シングルエンドバッファや差動レシーバ、出力側はシングルエンドドライバや差動トランシーバ等によって構成されてもよい。有線接続のアナログ通信の場合は、コンパレータやアンプを用いることもできる。また、入力回路にＡＭ（Amplitude Modulation）、ＦＭ（Frequency Modulation）、ＡＳＫ（Amplitude-Shift Keying）、ＰＳＫ（Phase-Shift Keying）等の復調回路や、ＲＺ（Return to Zero）、ＡＭＩ（Alternate mark inversion）、ＣＭＩ（Coded Mark Inversion）、マンチェスタ等の復号化回路が含まれてもよい。
【0108】
クロック生成回路９１２は、内部のタイミング基準信号を生成する機能を有する。クロック生成回路９１２は、半導体装置９０１を有線接続で使用し、外部からクロック信号が供給される等、半導体装置９０１の外部からタイミング信号を利用する場合、必ずしも備える必要はない。本実施の形態５では、クロック生成回路９１２は、電源／入出力回路９１１からの電源電圧を受け取り、基準クロック信号を生成する。具体的な例としては、クロック生成回路９１２は、オシレータ、ＰＬＬ（Phase Locked Loop）、ＤＬＬ（Delay Locked Loop）、逓倍器、分周器等のクロック源生成器等が使用される。
【0109】
図１２は、実施の形態５に係るクロック生成回路９１２に、リングオシレータを適用した場合の回路図であり、回路の一部に実施の形態１のプラグラマブル論理ゲートセル００９～０１２を含むものである。
【0110】
図１２の例によれば、プラグラマブル論理ゲートセル００９、０１１、０１２は、図３Ｃに記載のＡ入力インバータ、プラグラマブル論理ゲートセル０１０は、図３Ｂに記載のＢ入力インバータとして形成されている。プラグラマブル論理ゲートセル００９～０１２には、出力端子Ｙの後段にそれぞれ１個のインバータが接続され、出力Ｙを反転した信号が後段のプラグラマブル論理ゲートセルの入力端子Ａに接続される。
【0111】
上記の通り、最後段であるプラグラマブル論理ゲートセル０１２の出力Ｙにもインバータが接続されるが、その後段にさらにもう１段のインバータが接続され、その出力配線４７０は、フィードバック信号として、後段のインバータ２段からなる遅延バッファへ入力される。この出力は、配線４７１によって、プラグラマブル論理ゲートセル０１２の入力端子Ｂへ接続される。
【0112】
配線４７１は、さらにインバータ２段からなる遅延バッファに接続され、その出力は、配線４７２によってプラグラマブル論理ゲートセル０１１の入力端子Ｂに接続される。同様に、配線４７２後段の遅延バッファの配線４７３は、プラグラマブル論理ゲートセル０１０の入力端子Ｂに、配線４７３後段の遅延バッファの配線４７４は、プラグラマブル論理ゲートセル００９の入力端子Ｂにそれぞれ接続される。配線４７４には、インバータ２段からなる遅延バッファが２個、すなわちインバータ４段からなる遅延バッファが配置され、その出力がプラグラマブル論理ゲートセル００９のＡ入力に接続される。このような
構成で、インバータ１３段によるループ回路を備えたリングオシレータが構成される。なお、フィードバックとして機能する出力配線４７０は、さらに出力論理を安定させるためのインバータを経て、クロック信号出力である配線４８０に接続される。
構成で、インバータ１３段によるループ回路を備えたリングオシレータが構成される。なお、フィードバックとして機能する出力配線４７０は、さらに出力論理を安定させるためのインバータを経て、クロック信号出力である配線４８０に接続される。
【0113】
図１２では、インバータ１３段によるループ回路を備えたリングオシレータについて示したが、ここでＡ入力に対するインバータとして形成されているプラグラマブル論理ゲートセル０１２をＢ入力に対するインバータに変更し、さらにＢ入力に対するインバータとして形成されているプラグラマブル論理ゲートセル０１０を、Ａ入力に対するインバータに変更した場合、回路はインバータ５段によるループ回路を備えたリングオシレータとなる。同様に、図１２に対して、プラグラマブル論理ゲートセル０１０をＡ入力に対するインバータに変更した上で、プラグラマブル論理ゲートセル０１１をＢ入力に対するインバータに変更した場合は９段、プラグラマブル論理ゲートセル００９をＢ入力に対するインバータに変更した場合は１７段のループ回路を備えたリングオシレータとなる。さらに、プラグラマブル論理ゲートセル００９～０１２が全てＡ入力に対するインバータとして形成される場合は、２１段のループ回路を備えたリングオシレータとなる。インバータの段数を変更することで信号がリングオシレータを一周する遅延時間が変化するため、生成されるクロック信号出力の周波数は変化する。
【0114】
このようにして、プラグラマブル論理ゲートセルの内部構成を変更することで、製造時にクロック周波数を調整した回路が容易に製造できるようになる。
【0115】
ここでは遅延素子としてインバータ２段からなる遅延バッファを示したが、遅延素子は、その設計目的を満たすものであれば、どのようなものでも問題なく、さらに多段のインバータや、ＲＣ回路等であってもよい。
【0116】
制御回路９１３は、入力信号や内部で生成した信号を演算し、システムとして所望の機能を実現するための信号処理を行う。制御回路９１３は、所望の機能を得られる限りにおいてその構成は特に限定されるものではない。制御回路９１３およびその一部として使用される回路には、カウンタ、デコーダ、フィルタ、マスク回路等のタイミング信号生成器、加算器や乗算器等の演算回路、ＮＡＮＤ、ＮＯＲ、ＮＯＴおよびＸＯＲ等の論理ゲート回路、設定を一時的に保持するレジスタ等があげられる。また、制御回路９１３の一部として実施の形態１～３に示したプラグラマブル論理ゲートセルや実施の形態４に示したプラグラマブル論理ゲートアレイを含んでもよく、制御回路９１３全部が実施の形態４で示したプラグラマブル論理ゲートアレイを使用した回路を使用して構成されていてもよい。
【0117】
メモリ９１４は、ＩＤ等のデータを記録しておく記憶装置およびその読出、書込を制御する回路であって、制御回路９１３にて生成されたタイミング信号やアドレス信号等を用いて、読出時には内部に記録されたＩＤ等のデータを後段の符号化回路９１５に出力する。記憶装置は読み書きが可能なＲＡＭ（Random Access Memory）であってもよいし、あらかじめデータが記録されており、読出のみが可能なＲＯＭ（Read Only Memory）であってもよい。また、一度だけ書込が可能なＯＴＰ（One Time PROM）やｅ－ｆｕｓｅを使用してもよい。書込が可能である場合、メモリ９１４は、制御回路９１３よりデータと書込処理信号を受け取り、内部の記録装置にデータを記録する。メモリの種類は、所望の機能を得られる限りにおいてその構成は特に限定されるものではない。より具体的には、マスクＲＯＭ、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＦｅＲＡＭ、ＭＲＡＭ、ｅ－ｆｕｓｅ、Ｄ－フリップフロップを用いたレジスタアレイやＦＩＦＯ等を使用することができる。また、特許文献１、特許文献２に記載の塗布型メモリを使用することは、柔軟な基材上に簡便なプロセスで低コストにメモリとプラグラマブル論理ゲートセルを含む半導体装置を作製できる観点から、好ましい。
【0118】
符号化回路９１５は、制御回路９１３やメモリ９１４で生成した出力信号を、通信で使用するために符号化する。符号化の方法は所望の機能を得られる限りにおいてその構成は特に限定されるものではないが、具体的には、ＮＲＺ（Non-Return-to-Zero）やＲＺ（Return-to-Zero）、マンチェスタ符号、差動マンチェスタ符号、ＭＦＭ（Modified Frequency Modulation）符号、ＣＭＩ（Coded Mark Inversion）等が一般的に使用される。また、通信信号の変化回数（トグル率）を増やすために４Ｂ５Ｂ、８ｂ／１０ｂのようなビット列変換や、６４ｂ／６６ｂ、１２８ｂ／１３０ｂのようなスクランブル処理を含んでもよい。符号化回路９１５によって符号化された信号は、データの送信のため、出力回路を備える電源／入出力回路９１１へ出力される。
【0119】
符号化回路９１５の一部または全部に、本実施の形態１～３に記載のプラグラマブル論理ゲートセルを使用することもできる。図１３は、本実施の形態５に係る符号化回路９１５の一例を回路図で示したものである。図１４は、入出力信号のタイミングチャートの一例である。図１３の例では、メモリセルから出力された信号を、Ｄ－フリップフロップ９２０でＣＬＫ信号に同期し、その出力Ｑの反転信号であるＱＢの出力をプラグラマブル論理ゲートセル０１３の入力端子Ａに、さらにＣＬＫ信号を入力端子Ｂに接続した回路である。図１３の例では、プラグラマブル論理ゲートセル０１３は、図３Ｂに示すＮＯＲゲートとして構成されている。図１３のような回路構成とすることによって、メモリ出力のデータをクロックの反転信号によってＲＺに符号化することができる。ここで、プラグラマブル論理ゲートセル０１３の半導体形成箇所を図３Ｃのように構成し、Ａ入力に対するインバータ回路とすれば、出力データは、ＮＲＺとして出力される。
【0120】
また、プラグラマブル論理ゲートセル０１３に、図６に示す論理選択セル付きのプラグラマブル論理ゲートセル００３を用いることで、半導体形成箇所によってＲＺ、ＮＲＺ、反転ＲＺ（ＲＺの論理を反転したものであり、ＲＯ：Return-to-Oneと呼ばれることもある）、反転ＮＲＺ（ＮＲＺの論理を反転したもの）のいずれかを符号化出力とする回路を選択することもできる。
【0121】
このように、本実施の形態５によれば、必要な通信のプロトコルや、出力回路に必要な論理に応じて、製造時に回路を変更することも容易となる。
【0122】
アンテナ９００は、無線通信に使用する周波数帯域に対して感度を有し、かつ接続される半導体装置９０１によって消費される電力を受電できる限りにおいて、特にその構成は限定されない。
【0123】
アンテナ９００は、柔軟性があることが、ＲＦＩＤタグ等として使用する場合に貼付面の形状に制約がなくなる観点から好ましい。また、半導体装置９０１等のアンテナ９００以外の部分も柔軟性を有する基材上に形成されることで、フレキシブル性を有する無線通信装置となることが好ましい。このような構成の具体例としては、半導体装置９０１等と、アンテナ９００と、が柔軟性を有する同一の基材上に形成されてなる構成や、半導体装置９０１等が柔軟性を有する一の基材上に形成され、かつアンテナ９００が柔軟性を有する別の基材上に形成されてなる構成等が挙げられる。後者の場合、各基板を貼り合わせて無線通信装置とすることができる。
【0124】
本実施の形態５に係る無線通信装置１０００は、本発明の実施の形態に係るプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイや半導体装置を備えているので、マスク修正やプロセス追加が不要で、かつ製造工程中で容易に回路変更が行えることから、少量多品種の無線通信装置を短ＴＡＴで比較的安価に提供できる。
【0125】
なお、ここで半導体装置９０１は、アンテナ９００と接続され無線通信装置１０００の回路部として構成される例を示したが、電源入力や入出力回路への通信線は、必ずしもアンテナ９００と接続される必要はなく、半導体装置９０１が別の通信機器と有線や光配線で接続されてもよい。また、電源／入出力回路９１１は、アンテナ９００から受信した電力をもとに内部回路の電源電圧を生成する例を示したが、内部回路の電源電圧は、電池やその他電源に接続することで供給されてもよく、特にその構成は限定しない。
【0126】
本実施の形態に示した無線通信装置１０００は、無線でのデータの送受信を想定しているが、一方的にメモリセルに記憶された情報を送信するのみでもよい。
【0127】
また、回路の構成は本実施の形態に示した回路に限定されるものではなく、その他回路を含んでもよく、プラグラマブル論理ゲートセルを所望の論理回路として選択して使用する限りにおいては、その構成や機能は特に限定しない。
【0128】
（実施の形態６）
＜センサ制御装置＞
本発明に係るセンサ制御装置は、上記のプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイや半導体装置と、センサ信号処理回路を有する制御回路とを備えるものである。
＜センサ制御装置＞
本発明に係るセンサ制御装置は、上記のプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイや半導体装置と、センサ信号処理回路を有する制御回路とを備えるものである。
【0129】
図１５は、本発明の実施の形態６に係る、プラグラマブル論理ゲートセルを用いたセンサ制御装置を備えたセンサシステムを模式的に示した図である。図１５に示すセンサシステム１００１は、センサ制御装置９０２と、電池９０３と、外部装置９０４と、センシング素子９６０と、を備える。
【0130】
センサ制御装置９０２は、センシング素子９６０を制御することにより、例えば、温度や湿度、加速度、匂い、ガス濃度等、環境や物理状態、化学的状態等を電気信号に変換し、センシング素子９６０からの信号を利用する外部装置９０４へ通信することを可能にする。
【0131】
センサ制御装置９０２は、回路内部に電源電圧を供給する電源回路９１６と、センサを動作させるタイミングの制御や、センシングデータを外部装置９０４に出力することが可能な送受信回路９２０と、内部動作用基準クロック信号を生成するクロック生成回路９１７と、内部回路の制御を行う制御回路９１８と、センシング素子９６０へ制御信号を出力し、センシング素子からのデータを受信するセンサ信号処理回路９５０と、制御回路９１８からの制御信号やセンサ信号処理回路９５０にて生成されたデータを受け取り、通信方式に応じて出力信号の符号化を行う符号化回路９１９と、で構成される。
【0132】
電源回路９１６は、電池９０３からの電力を受けて内部回路の電源を生成し、内部回路に安定した電源を供給する。電源回路９１６の構成は、内部回路の動作に必要な電力を供給できる限りにおいては、その構成は特に限定されるものではない。実施の形態５に示した電源／入出力回路９１１の電源回路を用いてもよい。
【0133】
なお、実施の形態６では、電源として電池９０３を記載したが、電力源は内部回路およびセンシング素子９６０について、所望の動作が可能な電力を供給できれば、その構成や種類は限定されない。例えば、アルカリ乾電池やマンガン乾電池、オキシライド乾電池、ボタン電池類、ニッケル水素２次電池、リチウムイオン２次電池、太陽電池、商用コンセント、ＡＣ－ＤＣコンバータ出力、ＤＣ－ＤＣコンバータ出力等を使用できる。また、実施の形態５で示した無線通信装置のように、アンテナによって電磁波を電圧に変換したものを電源として利用することもできる。
【0134】
クロック生成回路９１７は、電源回路９１６からの電圧や送受信回路９２０からの入力信号を受けて内部基準クロックを生成する。クロック生成回路９１７には、例えば、上記実施の形態５および図１２で示した、プラグラマブル論理ゲートセルを備えたリングオシレータを用いることができる。
【0135】
制御回路９１８は、入力信号や内部で生成した信号を演算し、システムとして所望の機能を実現するための信号処理を行う。制御回路９１８は、所望の機能を得られる限りにおいてその構成は特に限定されるものではない。制御回路９１８には、例えば、実施の形態５で示した制御回路９１３等を使用することができる。
【0136】
センサ信号処理回路９５０は、センシング素子９６０の動作を制御するとともに、センシング素子から出力されるデータを信号処理して符号化回路にて処理できるよう演算する。センサ信号処理回路９５０は、センシング素子９６０からの信号を所望の信号に処理できる限りにおいて、その構成は特に限定されない。センサ信号処理回路９５０は、センシング素子９６０への信号を送受信するＩ２Ｃ（Inter-Integrated Circuit）やＳＰＩ（Serial Peripheral Interface）等の通信回路であってもよいし、受信用アンプ等のアナログ回路であってもよい。また、Ａ／Ｄコンバータや差動アンプ、コンパレータ等であってもよい。センシング素子９６０の出力がデジタル出力である場合、入力バッファのようなデジタルインターフェースであってもよい。
【0137】
センシング素子９６０としては、さまざまなデバイスを適用でき、その構成は特に限定されない。具体的には、センシング素子９６０は、例えば温度や湿度、加速度、ひずみ、匂い、各種ガス濃度、接触、水分、磁気等の各種センサが適用できる。センシング素子９６０は、制御信号を受け取って動作するものであってもよく、制御信号によらず出力を連続的に出し続けるものでもよい。また、入出力の信号は、デジタルであってもよく、アナログであってもよい。
【0138】
符号化回路９１９は、制御回路９１３やセンサ信号処理回路９５０で生成した出力信号を、通信で使用するために符号化する。符号化の方法は、所望の機能を得られる限りにおいてその構成は特に限定されるものではない。例えば、実施の形態５で示した制御回路９１３等を使用することができる。
【0139】
本実施の形態に係るセンサ制御装置９０２は、本発明の実施の形態に係るプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイや半導体装置を備えているので、種々のセンサが備える様々な特性や仕様に応じて、マスクレスで短ＴＡＴに回路構成を変更してセンシング素子９６０の制御が可能なセンサ制御装置が実現できる。
【0140】
なお、回路の構成は、本実施の形態に示した回路に限定されるものではなく、その他回路を含んでもよく、プラグラマブル論理ゲートセルによって回路が構成され、センシング素子９６０を制御、あるいはその出力信号に対して処理を行う限りにおいては、その構成や機能は特に限定しない。
【0141】
以上それぞれの実施の形態について、図面を参照しながら説明したが、これら実施の形態によって形成されるプラグラマブル論理ゲートセル、プラグラマブル論理ゲートアレイ、半導体装置、無線検査装置、ディスプレイ、センサ制御装置は、柔軟性を有する基材上に形成させることが可能であり、例えばウェアラブルセンサのようなフレキシブルデバイスの実現が可能となる。ここで、ウェアラブルデバイスを実現するためには、基材はフィルム等のフレキシブル性に優れたものが好ましく、さらに絶縁性や保護性等所望の機能性・特性が確保できる限りにおいては、極力薄いことが好ましい。
【符号の説明】
【0142】
００１～００４、００６～０１３ プラグラマブル論理ゲートセル
００５ 論理選択セル
０２０、０２１ ゲート電極
０３０、０３１ ソースもしくはドレイン電極
０４０、０４１ ソースもしくはドレイン電極
０５０、０５１ ゲート絶縁層
０６０ ｐ型半導体層
０６１ ｎ型半導体層
１００ 基材
２０１ ｎ型直列ＴＦＴ構造対
２１１ ｎ型並列ＴＦＴ構造対
２２１ ｐ型直列ＴＦＴ構造対
２３１ ｐ型並列ＴＦＴ構造対
３０１、３０２ 入力端子
３５１ 出力端子
４０１ 高電位配線
４１１ 低電位配線
４７０～４７４ 配線
４８０ クロック信号出力配線
５０１～５１６ 配線切替用ＴＦＴ構造対
６０１～６０４ 出力配線
６１１～６１４ 入力配線
９００ アンテナ
９０１ 半導体装置
９０２ センサ制御装置
９０３ 電池
９０４ 外部装置
９１１ 電源／入出力回路
９１２、９１７ クロック生成回路
９１３、９１８ 制御回路
９１４ メモリ
９１５、９１９ 符号化回路
９１６ 電源回路
９２０ 入出力回路
９５０ センサ信号処理回路
９６０ センシング素子
１０００ 無線通信装置
１００１ センサシステム
００５ 論理選択セル
０２０、０２１ ゲート電極
０３０、０３１ ソースもしくはドレイン電極
０４０、０４１ ソースもしくはドレイン電極
０５０、０５１ ゲート絶縁層
０６０ ｐ型半導体層
０６１ ｎ型半導体層
１００ 基材
２０１ ｎ型直列ＴＦＴ構造対
２１１ ｎ型並列ＴＦＴ構造対
２２１ ｐ型直列ＴＦＴ構造対
２３１ ｐ型並列ＴＦＴ構造対
３０１、３０２ 入力端子
３５１ 出力端子
４０１ 高電位配線
４１１ 低電位配線
４７０～４７４ 配線
４８０ クロック信号出力配線
５０１～５１６ 配線切替用ＴＦＴ構造対
６０１～６０４ 出力配線
６１１～６１４ 入力配線
９００ アンテナ
９０１ 半導体装置
９０２ センサ制御装置
９０３ 電池
９０４ 外部装置
９１１ 電源／入出力回路
９１２、９１７ クロック生成回路
９１３、９１８ 制御回路
９１４ メモリ
９１５、９１９ 符号化回路
９１６ 電源回路
９２０ 入出力回路
９５０ センサ信号処理回路
９６０ センシング素子
１０００ 無線通信装置
１００１ センサシステム
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】