特開 2024-139805 出力アンプ回路、表示ドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139805

(43)【公開日】2024-10-10

(54)【発明の名称】出力アンプ回路、表示ドライバ及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20241003BHJP

【ＦＩ】

G09G3/20 623B

G09G3/20 623R

G09G3/20 611A

G09G3/20 642A

G09G3/20 623D

G09G3/20 623C

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023050711

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C080

【Ｆターム（参考）】

5C080AA06

5C080AA10

5C080BB05

5C080DD08

5C080DD22

5C080DD26

5C080DD27

5C080FF11

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ04

(57)【要約】

【目的】チップ面積及び消費電力を抑えた出力アンプ回路、当該出力アンプ回路を含む表示ドライバ及び表示装置を提供することを目的とする。
【構成】本発明は、第１～第ｎのアンプを所定個数毎に区分けした第１～第Ｋのアンプ群の各々に対応して設けられており、夫々がアンプの動作電流の電流値を設定するための複数のバイアス電圧を生成して、対応する前記アンプ群に属する各アンプに供給する第１～第Ｋのサブバイアス回路と、バイアス電圧の電圧値を指定する制御信号によって指定された電圧値に対応した電流値を夫々が有するＫ個の電流を第１～第Ｋのバイアス制御電流として第１～第Ｋのサブバイアス回路に供給するメインバイアス回路と、を有し、当該第１～第Ｋのサブバイアス回路の各々は、第１～第Ｋのバイアス制御電流のうちで自身が受けたバイアス制御電流に対して電流電圧変換を施して得られた電圧に基づき複数のバイアス電圧を生成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１～第ｎ（ｎは２以上の整数）のアンプと、
前記第１～第ｎのアンプを所定個数毎に区分けした第１～第Ｋ（Ｋは２以上の整数）のアンプ群の各々に対応して設けられており、夫々が前記アンプの動作電流の電流値を設定するための複数のバイアス電圧を生成して、対応する前記第１～第Ｋのアンプ群の各々に属する各アンプに供給する第１～第Ｋのサブバイアス回路と、
前記複数のバイアス電圧の電圧値を指定する制御信号を受け、前記制御信号によって指定された前記電圧値に対応した電流値を夫々が有するＫ個の電流を生成し、夫々を第１～第Ｋのバイアス制御電流として前記第１～第Ｋのサブバイアス回路に供給するメインバイアス回路と、を有し、
前記第１～第Ｋのサブバイアス回路の各々は、前記第１～第Ｋのバイアス制御電流のうちの自身が受けたバイアス制御電流に対して電流電圧変換を施して得られた電圧に基づき前記複数のバイアス電圧を生成することを特徴とする出力アンプ回路。

【請求項2】

前記第１～第Ｋのサブバイアス回路が、各々で生成された前記複数のバイアス電圧を個別に前記第１～第Ｋのアンプ群に供給する第１～第Ｋのバイアス電圧配線群を有し、
前記第１～第Ｋのバイアス電圧配線群のうちの同一バイアス電圧配線同士が、サブバイアス回路間で互いに電気的に接続されていることを特徴とする請求項１に記載の出力アンプ回路。

【請求項3】

前記第１～第Ｋのバイアス電圧配線群のうちの同一バイアス電圧配線同士が、サブバイアス回路間でスイッチを介して接続されており、
前記スイッチを周期的に所定期間の間だけオン状態に制御するスイッチ制御信号を前記スイッチに供給する制御部を更に含むことを特徴とする請求項２に記載の出力アンプ回路。

【請求項4】

前記第１～第ｎのアンプの各々は、前記複数のバイアス電圧と共に前記複数のバイアス電圧とは異なる共通バイアス電圧を受けることで前記動作電流が設定され、
前記メインバイアス回路は、電圧値が固定の前記共通バイアス電圧を生成して前記第１～第ｎのアンプ各々に供給する共通バイアス電圧生成回路を含むことを特徴とする請求項１に記載の出力アンプ回路。

【請求項5】

前記第１～第ｎのアンプは、所定周期のデータ期間毎に第１～第ｎの入力電圧を受けて前記第１～第ｎの入力電圧を夫々増幅した第１～第ｎの出力電圧を生成し、
前記メインバイアス回路は、
前記データ期間毎に、そのデータ期間の開始直後の第１の期間では、前記複数のバイアス電圧各々の電圧値を、前記第１～第ｎのアンプ各々の前記動作電流を増加させる第１の電圧値に設定すべく、前記第１の電圧値に対応した電流値を有する前記バイアス制御電流を前記第１～第Ｋのサブバイアス回路に供給し、
前記第１の期間に引き続く第２の期間では、前記複数のバイアス電圧各々の電圧値を、前記第１～第ｎのアンプ各々の動作電流を低下させる第２の電圧値に設定すべく、前記第２の電圧値に対応した電流値を有する前記バイアス制御電流を前記第１～第Ｋのサブバイアス回路に供給することを特徴とする請求項１に記載の出力アンプ回路。

【請求項6】

前記メインバイアス回路は、
前記データ期間毎に、前記第２の期間に引き続く第３の期間では、前記複数のバイアス電圧各々の電圧値を、前記第１～第ｎのアンプ各々の前記動作電流を増加させる前記第１の電圧値に設定すべく、前記第１の電圧値に対応した電流値を有する前記バイアス制御電流を前記第１～第Ｋのサブバイアス回路に供給することを特徴とする請求項５に記載の出力アンプ回路。

【請求項7】

映像信号に基づく各画素の輝度レベルに対応した電圧値を夫々が有する第１～第ｎ（ｎは２以上の整数）の階調電圧を生成する階調電圧生成回路と、
請求項１に記載の出力アンプ回路を含み、前記出力アンプ回路の前記第１～第ｎのアンプによって前記第１～第ｎの階調電圧を増幅して得た前記第１～第ｎの出力電圧を、表示パネルの第１～第ｎのデータ線に供給する出力部と、を有することを特徴とする表示ドライバ。

【請求項8】

表示画面の水平方向に沿って伸張する第１～第ｎ（ｎは２以上の整数）のデータ線を有する表示パネルと、
映像信号に基づく各画素の輝度レベルに対応した電圧値を夫々が有する第１～第ｎの階調電圧を生成する階調電圧生成回路と、
請求項１に記載の出力アンプ回路を含み、前記出力アンプ回路の前記第１～第ｎのアンプによって前記第１～第ｎの階調電圧を増幅して得た前記第１～第ｎの出力電圧を、前記表示パネルの前記第１～第ｎのデータ線に供給する出力部と、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のアンプを含む出力アンプ回路、当該出力アンプ回路を含む表示ドライバ及び表示装置に関する。

【背景技術】

【0002】

表示パネルとしての例えば液晶表示パネル又は有機ＥＬパネルを駆動する表示ドライバには、映像信号によって表される輝度レベルに対応した階調電圧を増幅して、表示パネルのソースラインに供給する複数の出力アンプが含まれている。

【0003】

また、近年の表示パネルの大画面化、高精細化に伴い、出力アンプに対して、出力電圧の立ち上がり又は立ち下がり時間の短縮化、いわゆる高スルーレート化が望まれている。ところで、出力アンプは、例えばオペアンプからなり、自身の差動段に流す動作電流を増やすことによりスルーレートを高くすることができるが、その分だけ電力消費量が増加するという問題が生じる。

【0004】

そこで、出力アンプの差動段に流れる動作電流の大きさを、１データ期間の前半で大、後半では小となるように出力アンプの外部からバイアス電圧によって制御することが考えられる。例えば、表示ドライバとしての半導体ＩＣチップのチップ中央部にバイアス電圧を生成するバイアス回路を設け、このバイアス回路からバイアス線を介して、半導体ＩＣチップの長辺方向に沿って配置されている出力アンプの各々にバイアス電圧を供給する。

【0005】

しかしながら、バイアス線の抵抗や、各出力アンプに含まれるトランジスタのゲート容量による大きなインパーダンスにより、チップ中央部とチップ端部とでバイアス電圧を変化させるタイミングに大きなずれが生じて表示ムラを生じた。

【0006】

そこで、このようなチップ中央部とチップ端部でのバイアス電圧変化のタイミング差を短縮する方法として、出力アンプをグループ化し、グループ毎にバイアス電圧を生成するサブバイアス回路を設けるようにした表示ドライバが提案された（例えば特許文献１参照）。特許文献１に開示されている表示ドライバでは、出力アンプをグループ化し、グループ毎にバイアス電圧を生成するサブバイアス回路を設けている。各サブバイアス回路はチップ中央部に配置したメインバイアス回路から、電流値一定の基準電流及びバイアス制御信号を受ける。各サブバイアス回路は、基準電流を基に複数の電流を生成し、バイアス制御信号によって、生成した電流を合成する組合せを変えることで所望とする合成電流を生成し、その合成電流値に応じたバイアス電圧を生成する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１９－９５５４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、特許文献１に開示されている表示ドライバでは、メインバイアス回路に接続されている複数のサブバイアス回路の各々で、バイアス制御信号に従ってバイアス電圧の電圧値を調整する回路が設けられている。

【0009】

しかしながら、バイアス電圧の調整ステップを増やすほど、各サブバイアス回路の素子数も増加しそれに伴い消費電力も増加するという問題が生じる。

【0010】

そこで、本発明は、チップ占有面積及び消費電力を抑えて、複数のアンプのスルーレートの制御を行うことが可能な出力アンプ回路、当該出力アンプ回路を含む表示ドライバ及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明に係る出力アンプ回路は、第１～第ｎ（ｎは２以上の整数）のアンプと、前記第１～第ｎのアンプを所定個数毎に区分けした第１～第Ｋ（Ｋは２以上の整数）のアンプ群の各々に対応して設けられており、夫々が前記アンプの動作電流の電流値を設定するための複数のバイアス電圧を生成して、対応する前記第１～第Ｋのアンプ群の各々に属する各アンプに供給する第１～第Ｋのサブバイアス回路と、前記複数のバイアス電圧の電圧値を指定する制御信号を受け、前記制御信号によって指定された前記電圧値に対応した電流値を夫々が有するＫ個の電流を生成し、夫々を第１～第Ｋのバイアス制御電流として前記第１～第Ｋのサブバイアス回路に供給するメインバイアス回路と、を有し、前記第１～第Ｋのサブバイアス回路の各々は、前記第１～第Ｋのバイアス制御電流のうちの自身が受けたバイアス制御電流に対して電流電圧変換を施して得られた電圧に基づき前記複数のバイアス電圧を生成するすることを特徴とする。

【0012】

本発明に係る表示ドライバは、映像信号に基づく各画素の輝度レベルに対応した電圧値を夫々が有する第１～第ｎ（ｎは２以上の整数）の階調電圧を生成する階調電圧生成回路と、上記した出力アンプ回路を含み、前記出力アンプ回路の前記第１～第ｎのアンプによって前記第１～第ｎの階調電圧を増幅して得た前記第１～第ｎの出力電圧を、表示パネルの第１～第ｎのデータ線に供給する出力部と、を有する。

【0013】

本発明に係る表示装置は、表示画面の水平方向に沿って伸張する第１～第ｎ（ｎは２以上の整数）のデータ線を有する表示パネルと、映像信号に基づく各画素の輝度レベルに対応した電圧値を夫々が有する第１～第ｎの階調電圧を生成する階調電圧生成回路と、上記した出力アンプ回路を含み、前記出力アンプ回路の前記第１～第ｎのアンプによって前記第１～第ｎの階調電圧を増幅して得た前記第１～第ｎの出力電圧を、前記表示パネルの前記第１～第ｎのデータ線に供給する出力部と、を有する。

【発明の効果】

【0014】

本発明では、メインバイアス回路で、制御信号にて示されるバイアス電圧の電圧値に対応した電流値を有する第１～第Ｋのバイアス制御電流を生成し、夫々を第１～第Ｋのサブバイアス回路に供給する。サブバイアス回路の各々は、自身が受けたバイアス制御電流に電流電圧変換処理を施して得た電圧に基づき複数のバイアス電圧を生成し、自身に対応したアンプ群に供給する。

【0015】

このように、複数のアンプのスルーレートの制御を行うにあたり、本発明では、制御信号に従ったバイアス電圧の調整処理をメインバイアス回路で行うので、サブバイアス回路の各々で当該調整処理を行う場合に比べて回路面積及び消費電力を低減させることが可能となる。更に、制御信号を供給する配線をメインバイアス回路のみに接続すれば良いので、各サブバイアス回路に当該制御信号を供給する場合に比べて配線数を減らすことができる。

【0016】

よって、本発明によれば、チップ占有面積及び消費電力を抑えた出力アンプ回路を実現することが可能となる。

【図面の簡単な説明】

【0017】

【図1】本発明に係る出力アンプ回路の第１の実施例としての出力アンプ回路１００＿１の構成を示すブロック図である。

【図2】アンプＡＰ１～ＡＰｎのうちからアンプＡＰ１を抜粋してその内部構成を示す回路図である。

【図3】サブバイアス回路ＳＢ１～ＳＢ３各々の内部構成を示す回路図である。

【図4】可変電流源１１の内部構成を示す回路図である。

【図5】メインバイアス回路ＭＢ＿１、サブバイアス回路ＳＢ１～ＳＢ３、及び出力アンプ部ＯＢＬＫ＿１各々の半導体ＩＣチップＣＨＰ内での配置形態の一例を示すレイアウト図である。

【図6】出力タイミング制御信号ＯＣＬＫ、バイアス制御信号ＰＷＲＣ、可変バイアス制御電流Ｉｏ、バイアス電圧ＶＢｘ、入力電圧Ｖ１、出力電圧Ｇ１の波形を表すタイムチャートである。

【図7】バイアス制御信号ＰＷＲＣ、可変バイアス制御電流Ｉｏ及びバイアス電圧ＶＢｘ各々のタイミングの変更例を示すタイムチャートである。

【図8】本発明に係る出力アンプ回路の第２の実施例としての出力アンプ回路１００＿２の構成を示す回路図である。

【図9】カレントミラー回路ＣＭ＿２及びバイアス制御電流生成部ＩＧ＿２の内部構成を示す回路図である。

【図10】スイッチ回路ＳＷ１２及びＳＷ２３をオンオフ制御するスイッチ制御信号ＳＷＣを示すタイムチャートである。

【図11】本発明に係る出力アンプ回路の第３の実施例としての出力アンプ回路１００＿３の構成を示す回路図である。

【図12】サブバイアス回路ＳＢ１ａ～ＳＢ３ａ各々の構成を示す回路図である。

【図13】出力アンプ回路１００＿１、１００＿２又は１００＿３を含む表示ドライバを有する表示装置の構成を示すブロック図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

【実施例0019】

図１は、本発明に係る出力アンプ回路の第１の実施例としての出力アンプ回路１００＿１の構成を示すブロック図である。

【0020】

出力アンプ回路１００＿１は、夫々が所定のデータ周期毎に電圧値が変化するｎ（ｎは２以上の整数）個の入力電圧を受け、夫々個別に増幅したｎ個の出力電圧を生成して出力する回路である。

【0021】

出力アンプ回路１００＿１は、半導体ＩＣチップに形成されており、図１に示すように、メインバイアス回路ＭＢ＿１、サブバイアス回路ＳＢ１～ＳＢ３、制御部ＣＮ＿１及び出力アンプ部ＯＢＬＫ＿１を含む。

【0022】

出力アンプ部ＯＢＬＫ＿１は、ｎ個の入力電圧Ｖ１～Ｖｎを受け、夫々を個別に増幅して得られたｎ個の電圧を出力電圧Ｇ１～Ｇｎとして生成し、夫々を半導体ＩＣチップの出力端子Ｔ１～Ｔｎを介して出力するアンプＡＰ１～ＡＰｎを含む。尚、アンプＡＰ１～ＡＰｎの各々は、例えば同一構成のオペアンプからなり、サブバイアス回路ＳＢ１～ＳＢ３から供給されたバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐによって、自身の差動段及びカレントミラー段に流す動作電流が設定される。これにより、アンプＡＰ１～ＡＰｎの各々は、上記したバイアス電圧群（ＶＢ１Ｎ～ＶＢ３、ＶＢ１Ｐ～ＶＢ３Ｐ）に基づき自身の出力スルーレートを調整する。

【0023】

メインバイアス回路ＭＢ＿１は、カレントミラー回路ＣＭ＿１及びバイアス制御電流生成部ＩＧ＿１を含む。

【0024】

カレントミラー回路ＣＭ＿１は、Ｐチャネル型のトランジスタＱ０、Ｑ１～Ｑ３を含む。トランジスタＱ０、Ｑ１～Ｑ３の各々は、自身のソースで電源電圧ＶＤＤを受ける。トランジスタＱ１～Ｑ３各々のゲートは、トランジスタＱ０のゲート及びドレインに接続されている。バイアス制御電流生成部ＩＧ＿１は、トランジスタＱ０のドレインに流す可変バイアス制御電流Ｉｏを生成する可変電流源１１を含む。

【0025】

かかる構成により、カレントミラー回路ＣＭ＿１は、トランジスタＱ０のドレインに流れる可変バイアス制御電流Ｉｏをミラーしたバイアス制御電流Ｉ１を、トランジスタＱ１のドレインから配線ＢＬ１を介してサブバイアス回路ＳＢ１に供給する。また、カレントミラー回路ＣＭ＿１は、当該可変バイアス制御電流Ｉｏをミラーしたバイアス制御電流Ｉ２を、トランジスタＱ２のドレインから配線ＢＬ２を介してサブバイアス回路ＳＢ２に供給する。更に、カレントミラー回路ＣＭ＿１は、当該可変バイアス制御電流Ｉｏをミラーしたバイアス制御電流Ｉ３を、トランジスタＱ３のドレインから配線ＢＬ３を介してサブバイアス回路ＳＢ３に供給する。尚、バイアス制御電流Ｉ１～Ｉ３夫々の可変バイアス制御電流Ｉｏに対する電流ミラー比は共通に設定される。

【0026】

制御部ＣＮ＿１は、各制御信号のタイミング生成の基となるクロック信号ＣＬＫ、上記したデータ周期を設定する出力タイミング信号ＯＣＬＫ、及び設定信号を受け、バイアス電圧の電圧値を指定するバイアス制御信号ＰＷＲＣをメインバイアス回路ＭＢ＿１の可変電流源１１に供給する。可変電流源１１は、かかるバイアス制御信号ＰＷＲＣに従って可変バイアス制御電流Ｉｏの電流値を変更する。これにより、メインバイアス回路ＭＢ＿１は、バイアス制御信号ＰＷＲＣに従って、サブバイアス回路ＳＢ１～ＳＢ３に夫々供給するバイアス制御電流Ｉ１～Ｉ３各々の電流値を制御する。

【0027】

サブバイアス回路ＳＢ１～ＳＢ３の各々は同一の内部構成を有し、夫々がアンプＡＰ１～ＡＰｎを３つのグループに区分けした際の第１～第３のグループの各々に対応付けして設けられている。尚、第１のグループにはアンプＡＰ１～ＡＰｒ（ｒはｎ未満の整数）が属しており、第２のグループにはアンプＡＰ（ｒ＋１）～ＡＰｇ（ｇは、ｒより大であり且つｎ未満の整数）が属しており、第３のグループにはアンプＡＰ（ｇ＋１）～ＡＰｎが属しているものとする。

【0028】

サブバイアス回路ＳＢ１は、メインバイアス回路ＭＢ＿１から送出されたバイアス制御電流Ｉ１を配線ＢＬ１を介して受ける。サブバイアス回路ＳＢ１は、バイアス制御電流Ｉ１の電流値に対応した大きさの電圧値を有するバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを生成し、夫々を６つの配線からなる第１の配線群Ｌ１を介して第１のグループに属するアンプＡＰ１～ＡＰｒに供給する。

【0029】

サブバイアス回路ＳＢ２は、メインバイアス回路ＭＢ＿１から送出されたバイアス制御電流Ｉ２を配線ＢＬ２を介して受ける。サブバイアス回路ＳＢ２は、バイアス制御電流Ｉ２の電流値に対応した大きさの電圧値を有するバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを生成し、夫々を６つの配線からなる第２の配線群Ｌ２を介して第２のグループに属するアンプＡＰ（ｒ＋１）～ＡＰｇの各々に供給する。

【0030】

サブバイアス回路ＳＢ３は、メインバイアス回路ＭＢ＿１から送出されたバイアス制御電流Ｉ３を、配線ＢＬ３を介して受ける。サブバイアス回路ＳＢ３は、バイアス制御電流Ｉ３の電流値に対応した大きさの電圧値を有するバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを生成し、夫々を６つの配線からなる第３の配線群Ｌ３を介して第３のグループに属するアンプＡＰ（ｇ＋１）～ＡＰｎの各々に供給する。

【0031】

尚、上記した配線群Ｌ１～Ｌ３は、互いに電気的に接続されていても良い。

【0032】

以下に、図１に示すアンプＡＰ１～ＡＰｎ、サブバイアス回路ＳＢ１～ＳＢ３、可変電流源１１の詳細な構成について説明する。

【0033】

図２は、アンプＡＰ１～ＡＰｎのうちからアンプＡＰ１を抜粋してその内部構成を示す回路図である。

【0034】

アンプＡＰ１は、Ｐチャネル型のトランジスタＵ２～Ｕ４、及びＮチャネル型のトランジスタＪ２～Ｊ４を含む差動段と、Ｐチャネル型のトランジスタＵ１１及びＮチャネル型のトランジスタＪ１１を含む出力段と、カスコードカレントミラー回路３０及び４０と、浮遊電流源５０及び６０と、を有する。

【0035】

差動段のトランジスタＵ２のソースには電源電圧ＶＤＤが印加されており、ゲートにはバイアス電圧ＶＢ１Ｐが供給されている。トランジスタＵ２は、バイアス電圧ＶＢ１Ｐに応じた電流値を有する動作電流Ｉｕ１を生成し、これをトランジスタＵ３及びＵ４各々のソースに供給する。トランジスタＵ３は自身のゲートで入力電圧Ｖ１を受ける。トランジスタＵ４は自身のゲートでアンプＡＰ１の出力である出力電圧Ｇ１を受ける。トランジスタＵ３及びＵ４は、入力電圧Ｖ１と出力電圧Ｇ１との電圧比で、トランジスタＵ２から供給された動作電流Ｉｕ１を２分割した差動出力電流を電流ＮＣＭ１及びＮＣＭ２として生成する。トランジスタＵ３及びＵ４は、電流ＮＣＭ１及びＮＣＭ２を夫々のドレインを介して、カスコードカレントミラー回路４０のノードｎ３及びｎ４に供給する。すなわち、トランジスタＵ３は、入力電圧Ｖ１の電圧値に対応した電流ＮＣＭ２をカスコードカレントミラー回路４０のノードｎ４に供給する。トランジスタＵ４は、出力電圧Ｇ１の電圧値に対応した電流ＮＣＭ１をカスコードカレントミラー回路４０のノードｎ３に供給する。

【0036】

差動段のトランジスタＪ２のソースには接地電圧ＶＳＳが印加されており、ゲートにはバイアス電圧ＶＢ１Ｎが供給されている。トランジスタＪ２のドレインはトランジスタＪ３及びＪ４各々のソースに接続されている。トランジスタＪ２は、バイアス電圧ＶＢ１Ｎに応じた電流値を有する動作電流Ｉｊ１を生成し、これをトランジスタＪ３及びＪ４のソースから引き出す。トランジスタＪ３は自身のゲートで入力電圧Ｖ１を受ける。トランジスタＪ４は自身のゲートで出力電圧Ｇ１を受ける。トランジスタＪ３及びＪ４は、夫々のゲートで受けた入力電圧Ｖ１と出力電圧Ｙ１との電圧比で動作電流Ｉｊ１を２分割した差動出力電流を電流ＰＣＭ１及びＰＣＭ２として生成する。トランジスタＪ３は、入力電圧Ｖ１に対応した電流ＰＣＭ２をカスコードカレントミラー回路３０のノードｎ２から引き出し、これをトランジスタＪ２のドレインに供給する。トランジスタＪ４は、出力電圧Ｇ１に対応した電流ＰＣＭ１をカスコードカレントミラー回路３０のノードｎ１から引き出し、これをトランジスタＪ２のドレインに供給する。

【0037】

尚、上記した差動段では、バイアス電圧ＶＢ１Ｐによって動作電流Ｉｕ１の電流値が調整され、更に、バイアス電圧ＶＢ１Ｎによって上記した動作電流Ｉｊ１の電流値が調整される。これにより、例えばバイアス電圧ＶＢ１Ｐの電圧値が低いほど大きな電流がカスコードカレントミラー回路４０のノードｎ３及びｎ４に供給される。また、バイアス電圧ＶＢ１Ｎの電圧値が高いほど大きな電流がカスコードカレントミラー回路３０のノードｎ１及びｎ２から引き出される。

【0038】

カスコードカレントミラー回路３０は、Ｐチャネル型のトランジスタＵ５～Ｕ８を含み、カスコードカレントミラー回路４０は、Ｎチャネル型のトランジスタＪ７～Ｊ１０を含む。また、浮遊電流源５０は、Ｐチャネル型のトランジスタＵ９及びＮチャネル型のトランジスタＪ５を含み、浮遊電流源６０は、Ｐチャネル型のトランジスタＵ１０及びＮチャネル型のトランジスタＪ６を含む。

【0039】

カスコードカレントミラー回路３０のトランジスタＵ５及びＵ６各々のソースには電源電圧ＶＤＤが印加されており、夫々のゲートは互いに接続されている。トランジスタＵ５のドレインはノードｎ１を介してトランジスタＵ７のソースに接続されている。トランジスタＵ６のドレインはノードｎ２を介してトランジスタＵ８のソースに接続されている。トランジスタＵ７及びＵ８のゲートには共にバイアス電圧ＶＢ２Ｐが印加されている。トランジスタＵ７のドレインは、ノードｎ５を介してトランジスタＵ５及びＵ６各々のゲートと、浮遊電流源５０のトランジスタＵ９のソース、及びトランジスタＪ５のドレインに接続されている。

【0040】

トランジスタＵ８のドレインは、高電位側の駆動ノードとしてのノードｎ６を介して浮遊電流源６０のトランジスタＵ１０のソース及びトランジスタＪ６のドレインに接続されている。トランジスタＵ９及びＵ１０各々のゲートにはバイアス電圧ＶＢ３Ｐが印加されており、トランジスタＪ５及びＪ６各々のゲートにはバイアス電圧ＶＢ３Ｎが印加されている。トランジスタＵ９のドレイン及びトランジスタＪ５のソースは、ノードｎ７を介して、カスコードカレントミラー回路４０のトランジスタＪ７のドレインに接続されている。トランジスタＵ１０のドレイン及びトランジスタＪ６のソースは、低電位側の駆動ノードとしてのノードｎ８を介して、カスコードカレントミラー回路４０のトランジスタＪ８のドレインに接続されている。

【0041】

トランジスタＪ７及びＪ８各々のゲートにはバイアス電圧ＶＢ２Ｎが印加されている。トランジスタＪ７のソースはノードｎ３を介してトランジスタＪ９のドレインに接続されている。トランジスタＪ８のソースは、ノードｎ４を介してトランジスタＪ１０のドレインに接続されている。トランジスタＪ９及びＪ１０各々のソースには接地電圧ＶＳＳが印加されており、これらトランジスタＪ９及びＪ１０各々のゲートはトランジスタＪ７のドレインに接続されている。

【0042】

上記したカスコードカレントミラー回路３０及び４０、浮遊電流源５０及び６０では、差動段から供給された電流ＰＣＭ１と電流ＰＣＭ２との差に対応した電流値を有する動作電流Ｉｕ２がノードｎ６に流れ、差動段から供給された電流ＮＣＭ１と電流ＮＣＭ２との差に対応した電流値を有する動作電流Ｉｊ２がノードｎ８に流れる。

【0043】

これにより、カスコードカレントミラー回路３０及び４０、浮遊電流源５０及び６０では、電流ＰＣＭ１とＰＣＭ２との差に対応した動作電流Ｉｕ２をノードｎ６に供給する又はノードｎ６から引き出すことで、ノードｎ６に高電位側の出力駆動電圧ＰＧを生成する。当該出力駆動電圧ＰＧは出力段のトランジスタＵ１１のゲートに供給される。また、カスコードカレントミラー回路３０及び４０、浮遊電流源５０及び６０では、電流ＮＣＭ１と電流ＮＣＭ２との差に対応した動作電流Ｉｊ２をノードｎ８に供給する又はノードｎ８から引き出すことで、ノードｎ８に低電位側の出力駆動電圧ＮＧを生成する。当該出力駆動電圧ＮＧは出力段のトランジスタＪ１１のゲートに供給される。

【0044】

出力段のトランジスタＵ１１のソースには電源電圧ＶＤＤが印加されており、そのゲートで受けた出力駆動電圧ＰＧに対応した電流を生成し、これを出力ノードｎＺに供給することで出力ノードｎＺの電圧を増加させる。トランジスタＪ１１のソースには接地電圧ＶＳＳが印加されており、そのゲートで受けた出力駆動電圧ＮＧに対応した電流を出力ノードｎＺから引き出すことで、出力ノードｎＺの電圧を低下させる。

【0045】

上記したトランジスタＵ１１及びＪ１１の動作により、出力ノードｎＺに出力電圧Ｇ１が生成され、これが出力端子を介して出力される。この際、出力された出力電圧Ｇ１が差動段の高電位側のトランジスタＵ４のゲート、及び低電位側のトランジスタＪ４のゲートの各々に帰還供給される。

【0046】

なお、アンプＡＰ１の安定した出力動作を行うため位相補償容量Ｃ１、Ｃ２が設けられている。位相補償容量の接続の一例として、図２では、出力ノードｎＺとノードｎ２間に位相補償容量Ｃ１を接続し、出力ノードｎＺとノードｎ４間に位相補償容量Ｃ２を接続している。

【0047】

ところで、図２に示すアンプＡＰ１の構成によると、バイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐの大きさにより、出力段のトランジスタＵ１１及びＪ１１を駆動する駆動ノードとしてのノードｎ６及びｎ８に流れる動作電流Ｉｕ２及びＩｊ２の電流値が調整される。これにより、出力ノードｎＺに送出する及び当該出力ノードｎＺから引き出す電流の大きさが変化して、アンプＡＰ１の駆動能力が調整される。尚、アンプＡＰ１の入力電圧Ｖ１が大きく変化するときの出力電圧Ｇ１の変化速度、すなわちスルーレートは、差動段に流れる動作電流Ｉｊ１、Ｉｕ１に主に依存する。簡易的には、スルーレートは、出力電圧Ｇ１の変化に伴う位相補償容量Ｃ１、Ｃ２の充放電速度とみなすことができるので、動作電流Ｉｊ１、Ｉｕ１の電流値が大きいほど、アンプＡＰ１は高駆動能力で高スルーレートが可能となる。

【0048】

図３は、サブバイアス回路ＳＢ１～ＳＢ３のうちからサブバイアス回路ＳＢ１を抜粋してその内部構成を示す回路図である。

【0049】

サブバイアス回路ＳＢ１は、Ｎチャネル型のトランジスタ７０～７４、７５Ａ、７５Ｂ、及び７６～７８と、Ｐチャネル型のトランジスタ８１～８７、８８Ａ及び８８Ｂと、を有する。

【0050】

トランジスタ７０及び７１は、互いのゲート同士が接続されており、且つ各々のソースに接地電圧ＶＳＳが印加されている第１のカレントミラー回路を構成している。第１のカレントミラー回路（７０、７１）は、メインバイアス回路ＭＢ＿１から供給されたバイアス制御電流Ｉ１をトランジスタ７０のドレインで受ける。

【0051】

第１のカレントミラー回路（７０、７１）は、当該バイアス制御電流Ｉ１をミラーしたミラー電流ｉ１をトランジスタ８１のドレインに流す。

【0052】

トランジスタ８１～８５は、互いのゲート同士が接続されており、且つ各々のソースに電源電圧ＶＤＤが印加されている第２のカレントミラー回路（８１～８５）を構成している。

【0053】

第２のカレントミラー回路（８１～８５）は、トランジスタ８１に流れるミラー電流ｉ１をミラーしたミラー電流ｉ２～ｉ５をトランジスタ８２～８５各々のドレインから送出する。

【0054】

トランジスタ７２、７６～７８は、互いのゲート同士が接続されており、且つ各々のソースに接地電圧ＶＳＳが印加されている第３のカレントミラー回路（７２、７６～７８）を構成している。

【0055】

第３のカレントミラー回路（７２、７６～７８）は、トランジスタ８２のドレインから送出されたミラー電流ｉ２をミラーしたミラー電流ｉ６～ｉ８をトランジスタ７６～７８に夫々流す。

【0056】

トランジスタ７３は、自身のドレイン及びゲート同士が接続されている、ダイオード接続されたトランジスタである。トランジスタ７３は、ソースで接地電圧ＶＳＳを受け、且つ上記したコピー電流ｉ３をドレイン及びゲートで受けることで当該ドレイン及びゲートに生じた電圧を、バイアス電圧ＶＢ１Ｎとして出力する。

【0057】

トランジスタ７４は、自身のドレイン及びゲート同士が接続されている、ダイオード接続されたトランジスタである。トランジスタ７４は、ソースで接地電圧ＶＳＳを受け、且つ上記したミラー電流ｉ４をドレイン及びゲートで受けることで当該ドレイン及びゲートに生じた電圧を、バイアス電圧ＶＢ２Ｎとして出力する。

【0058】

トランジスタ７５Ａは、自身のドレイン及びゲート同士が接続されている、ダイオード接続されたトランジスタである。トランジスタ７５Ａは、ソースで接地電圧ＶＳＳを受け、ドレインはトランジスタ７５Ｂのソースに接続されている。

【0059】

トランジスタ７５Ｂは、自身のドレイン及びゲート同士が接続されている、ダイオード接続されたトランジスタである。トランジスタ７５Ｂは、上記したミラー電流ｉ５をドレイン及びゲートで受けることで当該ドレイン及びゲートに生じた電圧を、バイアス電圧ＶＢ３Ｎとして出力する。

【0060】

トランジスタ８６は、自身のドレイン及びゲート同士が接続されており、且つそのドレインがトランジスタ７６のドレインに接続されている、ダイオード接続されたトランジスタである。トランジスタ８６は、トランジスタ７６に流れるミラー電流ｉ６が自身のドレインに流れることで当該ドレインに生じた電圧をバイアス電圧ＶＢ１Ｐとして出力する。

【0061】

トランジスタ８７は、自身のドレイン及びゲート同士が接続されており、且つそのドレインがトランジスタ７７のドレインに接続されている、ダイオード接続されたトランジスタである。トランジスタ８７は、トランジスタ７７に流れるミラー電流ｉ７が自身のドレインに流れることで当該ドレインに生じた電圧をバイアス電圧ＶＢ２Ｐとして出力する。

【0062】

トランジスタ８８Ａは、自身のドレイン及びゲート同士が接続されているダイオード接続されたトランジスタである。トランジスタ８８Ａは、ソースで電源電圧ＶＤＤを受け、ドレインはトランジスタ８８Ｂのソースに接続されている。

【0063】

トランジスタ８８Ｂは、自身のドレイン及びゲート同士が接続されているダイオード接続されたトランジスタである。トランジスタ８８Ｂのドレインはトランジスタ７８のドレインに接続されている。トランジスタ８８Ｂは、トランジスタ７８に流れるミラー電流ｉ８が自身のドレインに流れることで当該ドレインに生じた電圧を、バイアス電圧ＶＢ３Ｐとして出力する。

【0064】

このように、サブバイアス回路ＳＢ１は、配線ＢＬ１を介してメインバイアス回路ＭＢ＿１から供給されたバイアス制御電流Ｉ１を受ける。そして、サブバイアス回路ＳＢ１は、第１～第３のカレントミラー回路によって当該バイアス制御電流Ｉ１をミラーしたミラー電流ｉ３～ｉ８の各々を、ダイオード接続されたトランジスタで電圧に変換することで、バイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを得る。すなわち、サブバイアス回路ＳＢ１は、バイアス制御電流Ｉ１に対して電流・電圧変換を施すことで、６系統のバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを得る。

【0065】

尚、前述したように、サブバイアス回路ＳＢ２及びＳＢ３においても図３に示す構成と同様な構成を採用することで、サブバイアス回路ＳＢ１と同様に、夫々が受けたバイアス制御電流Ｉ２及びＩ３に基づきバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ及びＶＢ１Ｐ～ＶＢ３Ｐを生成する。

【0066】

図４は、図１に示す可変電流源１１の内部構成を示す回路図である。

【0067】

図４に示されるように可変電流源１１は、定電流源４５Ａ、４５Ａ＿１～４５Ａ＿ｐ（ｐは２以上の整数）と、夫々がスイッチ素子としてのＮチャネル型のトランジスタ４６Ａ＿１～４６Ａ＿ｐと、を含む。

【0068】

定電流源４５Ａ、４５Ａ＿１～４５Ａ＿ｐは、接地電圧ＶＳＳが印加されている電源端子と図１に示すカレントミラー回路ＣＭ＿１との間において、並列形態で接続されている。トランジスタ４６Ａ＿１～４６Ａ＿ｐは、定電流源４５Ａ＿１～４５Ａ＿ｐに夫々対応して設けられている。トランジスタ４６Ａ＿１～４６Ａ＿ｐ各々のソースは、そのトランジスタに対応する定電流源に接続されており、各ドレインがカレントミラー回路ＣＭ＿１のトランジスタＱ０のドレインに接続されている。

【0069】

ここで、バイアス制御信号ＰＷＲＣは、トランジスタ４６Ａ＿１～４６Ａ＿ｐを個別にオン状態又はオフ状態に設定する論理レベルを有するｐ系統の制御信号ＰＷＲＣ＿１～ＰＷＲＣ＿ｐからなる。当該制御信号ＰＷＲＣ＿１～ＰＷＲＣ＿ｐは、トランジスタ４６Ａ＿１～４６Ａ＿ｐ各々のゲートに個別に供給される。

【0070】

図４に示す構成により、トランジスタ４６Ａ＿１～４６Ａ＿ｐのうちでオン状態に設定されているトランジスタに接続されている定電流源と、定電流源４５Ａとから夫々送出された電流の合計電流が可変バイアス制御電流Ｉｏとなる。

【0071】

ここで、上記した出力アンプ部ＯＢＬＫ＿１は、矩形平面形状を有する半導体ＩＣチップの長辺に沿ってアンプＡＰ１～ＡＰｎが並置されるように、当該半導体ＩＣチップの端部の近傍に配置される。尚、サブバイアス回路ＳＢ１～ＳＢ３の各々は、出力アンプ部ＯＢＬＫ＿１に含まれるアンプ群のうちで、対応するグループに属するアンプ群の近傍に配置され、メインバイアス回路ＭＢ＿１は、半導体ＩＣチップの中央部に配置される。

【0072】

図５は、図１に示されるメインバイアス回路ＭＢ＿１、サブバイアス回路ＳＢ１～ＳＢ３、及び出力アンプ部ＯＢＬＫ＿１各々の半導体ＩＣチップＣＨＰ内での配置形態の一例を示すレイアウト図である。

【0073】

図５に示すレイアウトでは、半導体ＩＣチップＣＨＰの中央部にメインバイアス回路ＭＢ＿１を配置する。そして、出力アンプ部ＯＢＬＫ＿１、及びサブバイアス回路ＳＢ１～ＳＢ３の各々を２分割し、メインバイアス回路ＭＢ＿１の左右の領域に配置する。

【0074】

つまり、出力アンプ部ＯＢＬＫ＿１をＯＢＬＫ＿１＿ＬとＯＢＬＫ＿１＿Ｒとに分け、出力アンプ部ＯＢＬＫ＿１＿Ｌを、メインバイアス回路ＭＢ＿１の左側であり且つ半導体ＩＣチップＣＨＰの一辺の端部近傍に配置する。更に、出力アンプ部ＯＢＬＫ＿１＿Ｒを、メインバイアス回路ＭＢ＿１の右側であり且つ半導体ＩＣチップＣＨＰの一辺の端部近傍に配置する。

【0075】

また、サブバイアス回路ＳＢ１をＳＢ１＿ＬとＳＢ１＿Ｒとに分け、図５に示すように、サブバイアス回路ＳＢ１＿Ｌを出力アンプ部ＯＢＬＫ＿１＿Ｌの近傍に配置し、サブバイアス回路ＳＢ１＿Ｒを出力アンプ部ＯＢＬＫ＿１＿Ｒの近傍に配置する。また、サブバイアス回路ＳＢ２をＳＢ２＿ＬとＳＢ２＿Ｒとに分け、図５に示すように、サブバイアス回路ＳＢ２＿Ｌをサブバイアス回路ＳＢ１＿Ｌの左隣に配置し、サブバイアス回路ＳＢ２＿Ｒをサブバイアス回路ＳＢ１＿Ｒの右隣に配置する。更に、サブバイアス回路ＳＢ３をＳＢ３＿ＬとＳＢ３＿Ｒとに分け、図５に示すように、サブバイアス回路ＳＢ３＿Ｌをサブバイアス回路ＳＢ２＿Ｌの左隣に配置し、サブバイアス回路ＳＢ３＿Ｒをサブバイアス回路ＳＢ２＿Ｒの右隣に配置する。

【0076】

尚、図５に示すように、サブバイアス回路ＳＢ１＿Ｌ及びＳＢ１＿Ｒは配線ＢＬ１によって、半導体ＩＣチップＣＨＰの中央部に配置されているメインバイアス回路ＭＢ＿１と接続されている。また、図５に示すように、サブバイアス回路ＳＢ２＿Ｌ及びＳＢ２＿Ｒは、配線ＢＬ２によって当該メインバイアス回路ＭＢ＿１と接続されており、サブバイアス回路ＳＢ３＿Ｌ及びＳＢ３＿Ｒは、配線ＢＬ３によって当該メインバイアス回路ＭＢ＿１と接続されている。

【0077】

次に、出力アンプ回路１００＿１の内部動作について図６を参照しつつ説明する。

【0078】

図６は、出力タイミング信号ＯＣＬＫ、バイアス制御信号ＰＷＲＣ、可変バイアス制御電流Ｉｏ及びバイアス電圧ＶＢｘと、アンプＡＰ１に印加される入力電圧Ｖ１及びその出力電圧Ｇ１と、を表すタイムチャートである。尚、図６においてバイアス電圧ＶＢｘは、サブバイアス回路ＳＢ１～ＳＢ３の各々で生成されるバイアス電圧ＶＢ１Ｎ～ＶＢ３Ｎ、ＶＢ１Ｐ～ＶＢ３Ｐを統括して表すものである。

【0079】

制御部ＣＮ＿１は、図６に示す出力タイミング信号ＯＣＬＫの立ち上がりエッジの時点ｔ０から、所定の第１期間ＰＥ１に亘り、バイアス電圧の電圧値としてアンプを高駆動能力化する所定の第１の電圧値を指定する論理レベル１のバイアス制御信号ＰＷＲＣを生成し、これをバイアス制御電流生成部ＩＧ＿１に供給する。第１期間ＰＥ１は、例えば、設定信号により指定されるクロック信号ＣＬＫのクロック数に応じて設定される。

【0080】

バイアス制御電流生成部ＩＧ＿１は、当該論理レベル１のバイアス制御信号ＰＷＲＣに応じて、図６に示すように、第１期間ＰＥ１に亘り所定の高電流値Ｉｏｂを有する可変バイアス制御電流Ｉｏを生成し、これをカレントミラー回路ＣＭ＿１に流す。よって、カレントミラー回路ＣＭ＿１は、当該高電流値Ｉｏｂを有する可変バイアス制御電流Ｉｏをミラーした３系統のバイアス制御電流Ｉ１～Ｉ３を生成し、夫々を、配線ＢＬ１～ＢＬ３を介してサブバイアス回路ＳＢ１～ＳＢ３に個別に供給する。

【0081】

サブバイアス回路ＳＢ１～ＳＢ３は、夫々が受けたバイアス制御電流（Ｉ１、Ｉ２、Ｉ３）に対して電流・電圧変換を施すことで、図６に示すように高電圧値Ｖｂｘｂを有するバイアス電圧ＶＢｘ（ＶＢ１Ｎ～ＶＢ３Ｎ、ＶＢ１Ｐ～ＶＢ３Ｐ）を生成し、夫々のグループに属するアンプ群に供給する。

【0082】

そして、当該第１期間ＰＥ１が経過した時点ｔ１から、次のクロック信号ＣＬＫの立ち上がりエッジの時点ｔ２までの第２期間ＰＥ２に亘り、制御部ＣＮ＿１は、バイアス電圧の電圧値としてアンプを低駆動能力化する所定の第２の電圧値を指定する論理レベル０のバイアス制御信号ＰＷＲＣを生成し、これをバイアス制御電流生成部ＩＧ＿２に供給する。

【0083】

バイアス制御電流生成部ＩＧ＿１は、当該論理レベル０のバイアス制御信号ＰＷＲＣに応じて、図６に示すように、第２期間ＰＥ２に亘り高電流値Ｉｏｂよりも小さい低電流値Ｉｏａを有する可変バイアス制御電流Ｉｏを生成し、これをカレントミラー回路ＣＭ＿１に流す。よって、カレントミラー回路ＣＭ＿１は、当該低電流値Ｉｏａを有する可変バイアス制御電流Ｉｏをミラーした３系統のバイアス制御電流Ｉ１～Ｉ３を生成し、夫々を、配線ＢＬ１～ＢＬ３を介してサブバイアス回路ＳＢ１～ＳＢ３に個別に送出する。

【0084】

サブバイアス回路ＳＢ１～ＳＢ３は、夫々が受けたバイアス制御電流（Ｉ１、Ｉ２、Ｉ３）に対して電流・電圧変換を施すことで、図６に示すように高電圧値Ｖｂｘｂより低い低電圧値Ｖｂｘａを有するバイアス電圧ＶＢｘ（ＶＢ１Ｎ～ＶＢ３Ｎ、ＶＢ１Ｐ～ＶＢ３Ｐ）を生成し、夫々のグループに属するアンプ群に供給する。

【0085】

上記動作によれば、図６に示すように、出力タイミング信号ＯＣＬＫの立ち上がり時点ｔ０から第１期間ＰＥ１の間に、各アンプＡＰ内に流れる動作電流は、当該第１期間ＰＥ１に後続する第２期間ＰＥ２で各アンプＡＰ内に流れる動作電流よりも大きい。

【0086】

これにより、入力電圧の変化が大きい場合に高速応答が要求される出力電圧（例えば図６に示す出力電圧Ｇ１）の立ち上がり又は立ち下がり区間中は、アンプＡＰのスルーレートが高くなるので、アンプＡＰから出力される出力電圧の立ち上がり又は立ち下がり時間も短くなる。

【0087】

一方、第１期間ＰＥ１の終了時点ｔ１から次のクロック信号ＣＬＫの立ち上がりエッジの時点ｔ２までの第２期間ＰＥ２では、出力電圧Ｇ１の電圧変化は十分小さいため、各アンプＡＰ内に流れる動作電流は、第１期間ＰＥ１で各アンプＡＰ内に流れる動作電流よりも小さくして各アンプの駆動能力を下げることができる。

【0088】

これにより、駆動能力を抑えることが可能な出力電圧の電圧値一定区間（Ｐ２）中は、アンプＡＰで消費される電力が少なくなる。

【0089】

このように、図１に示す出力アンプ回路１００＿１では、バイアス制御信号ＰＷＲＣに従って、アンプＡＰ１～ＡＰｎの各々内に流れる動作電流の電流値を決定するバイアス電圧の電圧値を調整することで、各アンプの駆動能力の制御（変更）を可能としている。よって、かかる出力アンプ回路１００＿１の動作によれば、低消費電力で高速な応答処理が可能になる。

【0090】

ここで、出力アンプ回路１００＿１では、バイアス電圧の電圧値の調整をメインバイアス回路ＭＢ＿１で一括して行うようにしている。つまり、メインバイアス回路ＭＢ＿１は、バイアス電圧の電圧値を指定するバイアス制御信号ＰＷＲＣを受け、当該バイアス制御信号ＰＷＲＣにて示されるバイアス電圧の電圧値に対応した電流値を有する可変バイアス制御電流Ｉｏを生成する。そして、メインバイアス回路ＭＢ＿１は、かかる可変バイアス制御電流Ｉｏを、サブバイアス回路ＳＢ１～ＳＢ３の数（３つ）だけミラーしたバイアス制御電流Ｉ１～Ｉ３をサブバイアス回路ＳＢ１～ＳＢ３に供給する。この際、サブバイアス回路ＳＢ１～ＳＢ３の各々は、自身が受けたバイアス制御電流に対して電流電圧変換処理を施すことで、バイアス制御信号ＰＷＲＣにて指定された駆動能力に対応した電圧値を有するバイアス電圧（ＶＢ１Ｎ～ＶＢ３Ｎ、ＶＢ１Ｐ～ＶＢ３Ｐ）を取得する。

【0091】

このように、出力アンプ回路１００＿１では、メインバイアス回路ＭＢ＿１が、バイアス制御信号ＰＷＲＣにて示されるバイアス電圧の電圧値に対応した電流値を有するバイアス制御電流Ｉ１～Ｉ３を生成し、夫々をサブバイアス回路ＳＢ１～ＳＢ３に供給する。サブバイアス回路ＳＢ１～ＳＢ３の各々は、自身が受けたバイアス制御電流に電流電圧変換処理を施して得た電圧に基づきバイアス電圧群（ＶＢ１Ｎ～ＶＢ３Ｎ、ＶＢ１Ｐ～ＶＢ３Ｐ）を生成し、自身に対応したアンプ群［ＡＰ１～ＡＰｒ、ＡＰ（ｒ＋１）～ＡＰｇ、ＡＰ（ｇ＋１）～ＡＰｎ］に供給する。

【0092】

つまり、出力アンプ回路１００＿１では、アンプＡＰ１～ＡＰｎの駆動能力を制御するにあたり、バイアス制御信号ＰＷＲＣに従ったバイアス電圧の調整処理をメインバイアス回路ＭＢ＿１で行う。これにより、サブバイアス回路ＳＢ１～ＳＢ３の各々で当該バイアス電圧の調整処理を行う場合に比べて回路面積及び消費電力を低減させることが可能となる。更に、かかる構成によれば、バイアス制御信号ＰＷＲＣを供給する配線をメインバイアス回路のみに接続すれば良いので、サブバイアス回路ＳＢ１～ＳＢ３の各々に当該バイアス制御信号ＰＷＲＣを供給する為の配線を設ける場合に比べてその配線数を減らすことができる。

【0093】

よって、出力アンプ回路１００＿１によれば、チップ占有面積及び消費電力を低減させることが可能となる。

【実施例0094】

図７は、図６に示すバイアス制御信号ＰＷＲＣ、可変バイアス制御電流Ｉｏ及びバイアス電圧ＶＢｘ各々のタイミングの変更例を示すタイムチャートである。

【0095】

図７では、制御部ＣＮ＿１が、１データ期間の先頭の時点ｔ０より所定時間だけ前の時点ｔＰで可変バイアス制御電流Ｉｏの電流値を電流値Ｉｏａから、これより高い電流値Ｉｏｂに切り換えるようなバイアス制御信号ＰＷＲＣをメインバイアス回路ＭＢ＿１に供給する。

【0096】

これにより、バイアス電圧が低い第２期間ＰＥ２において外部ノイズ(例えばゲート電圧の変化に伴うカップリングノイズ)等の影響で各アンプの出力電圧が僅かに変動した場合でも１データ期間終了前の上記所定時間に出力電圧を所望の電圧値に回復させることが可能となる。

【0097】

また、１データ期間の開始手前からバイアス制御信号ＰＷＲＣによって各アンプが高スルーレートの状態に設定されるため、１データ期間の開始直後の出力電圧の変化に対して遅延を生じさせることなく各アンプが高スルーレートで動作する。つまり、図７に示す動作によれば、バイアス制御信号ＰＷＲＣに応じてアンプのスルーレートを変更する調整処理が開始されてから、実際にバイアス電圧が変化するまでの応答遅延の影響をなくすことが可能となる。