特開 2024-139806 半導体記憶装置、制御方法及び制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139806

(43)【公開日】2024-10-10

(54)【発明の名称】半導体記憶装置、制御方法及び制御装置

(51)【国際特許分類】

   G11C 29/02 20060101AFI20241003BHJP

   G11C 29/44 20060101ALI20241003BHJP

   G11C 11/4091 20060101ALI20241003BHJP

   G06F 11/10 20060101ALI20241003BHJP

   G06F 11/16 20060101ALI20241003BHJP

【ＦＩ】

G11C29/02 170

G11C29/44 100

G11C11/4091 140

G06F11/10 662

G06F11/16 666

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023050712

(22)【出願日】2023-03-28

(11)【特許番号】

(45)【特許公報発行日】2024-06-18

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】佐藤 貴彦

【テーマコード（参考）】

5B034

5L206

【Ｆターム（参考）】

5B034BB03

5L206AA01

5L206BB01

5L206BB12

5L206DD22

5L206DD33

5L206DD50

5L206EE03

(57)【要約】

【課題】センスアンプ自体の構成を変えることなく、センスアンプを構成するトランジスタの製造上のばらつきに起因した誤動作を抑制することができる半導体記憶装置等を提供する。
【解決手段】半導体記憶装置は、複数のワード線及びビット線と、複数のワード線のうち何れかのワード線とビット線とに接続された複数のメモリセルからなるメモリセルアレイ１１１と、ビット線に接続されたセンスアンプ１３と、を備えた半導体記憶装置であって、センスアンプ１３のセンシング動作の条件に関するパラメータを変化させながら、メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出される読み出し誤りメモリセル数をカウントし、読み出し誤りメモリセル数が最小となる当該動作不良メモリセル数が最小となるようにパラメータの値を調整する調整部を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のワード線及びビット線と、
前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、
前記ビット線に接続されたセンスアンプと、を備えた半導体記憶装置であって、
前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出される読み出し誤りメモリセル数をカウントし、
当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整する調整部を備えることを特徴とする
半導体記憶装置。

【請求項2】

前記調整部は、前記パラメータを変化させながら、前記メモリセルが「１」「０」データの読み出し動作において読み出し誤りが存在している場合に前記パラメータにおける「１」データの読み出し動作において読み出し誤りが存在しているメモリセル数と「０」データの読み出し動作において読み出し誤りが存在しているメモリセル数とをカウントし、
前記「１」データの読み出し動作において読み出し誤りが存在しているメモリセル数と、前記「０」データの読み出し動作において読み出し誤りが存在しているメモリセル数とを比較して、多い方を前記読み出し誤りメモリセル数とし、当該読み出し誤りメモリセル数が最小になるように前記パラメータの値を調整することを特徴とする請求項１記載の半導体記憶装置。

【請求項3】

前記調整部は、前記「１」データの読み出し動作において読み出し誤りが存在しているメモリセル数と前記「０」データの読み出し動作において読み出し誤りが存在しているメモリセル数とをカウントし、これらのうちのいずれか一方の前記メモリセル数が所定の値以上である場合には、値の大きさの比較を行わず、これらの当該メモリセル数を前記読み出し誤りメモリセル数とすることを特徴とする請求項２記載の半導体記憶装置。

【請求項4】

前記メモリセルアレイは、スペアセルを含み、
前記調整部により前記読み出し誤りメモリセル数が最小になるように前記パラメータの値が調整された後に、前記パラメータにおける読み出し誤りが存在しているメモリセルに対して当該スペアセルを用いた冗長救済を行うことを特徴とする請求項１記載の半導体記憶装置。

【請求項5】

前記パラメータの値から所定の範囲のパラメータの値において前記パラメータにおける読み出し誤りが存在しているメモリセルに対して前記スペアセルを用いた冗長救済を行うことを特徴とする請求項４記載の半導体記憶装置。

【請求項6】

前記センスアンプは、一対の前記ビット線間に接続された、２つのｎＭＯＳトランジスタ及び２つのｐＭＯＳトランジスタとからなるクロスカップルドラッチタイプのセンスアンプであることを特徴とする請求項１記載の半導体記憶装置。

【請求項7】

前記パラメータは、前記センスアンプを構成するｎＭＯＳトランジスタのバックバイアス電圧、前記センスアンプの電源電圧及び一対の前記ビット線間の平衡電圧の少なくともいずれか一つであることを特徴とする請求項６記載の半導体記憶装置。

【請求項8】

前記調整部は、エラーが含まれない複数ビットからなる期待値データ情報と、メモリセルアレイから読み出した複数ビットからなる読み出しデータ情報とが入力され、これらの読み出しデータ情報から、前記メモリセルの「１」「０」いずれの読み出し動作においてどの前記メモリセルにおいて前記読み出し誤りが存在しているかを特定するエラー情報を生成する第一比較器を備えることを特徴とする請求項２記載の半導体記憶装置。

【請求項9】

前記調整部が、前記「１」データの読み出し動作において読み出し誤りが存在しているメモリセル数と前記「０」データの読み出し動作において読み出し誤りが存在しているメモリセル数とをカウントし、これらのうちのいずれか一方の前記メモリセル数が所定の値以上である場合には、アラームを発するように構成したことを特徴とする請求項２記載の半導体記憶装置。

【請求項10】

前記調整部が、誤り検出・訂正を行うＥＣＣ部を含み、前記ＥＣＣ部による誤り検出を行うことで、「１」「０」いずれの読み出し動作においてどの前記メモリセルにおいて前記読み出し誤りが存在しているかを特定するエラー情報を生成することを特徴とする請求項２記載の半導体記憶装置。

【請求項11】

前記調整部は、前記パラメータを固定して所定の順でメモリセルを選択しながら各パラメータにおける読み出し誤りが存在しているメモリセル数をカウントするにあたり、
同一のワード線に接続されているメモリセルを連続して選択しないように構成されたことを特徴とする請求項１記載の半導体記憶装置。

【請求項12】

前記半導体記憶装置は、揮発性メモリであることを特徴とする請求項１記載の半導体記憶装置。

【請求項13】

複数のワード線及びビット線と、
前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、
前記一対のビット線に接続されたセンスアンプと、を備えた半導体記憶装置の制御方法であって、
前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出される読み出し誤りメモリセル数をカウントし、
当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整することを特徴とする半導体記憶装置の制御方法。

【請求項14】

複数のワード線及びビット線と、
前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、
前記一対のビット線に接続されたセンスアンプと、を備えた半導体記憶装置に設けられる制御装置であって、
前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出される読み出し誤りメモリセル数をカウントし、
当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整する調整部を有することを特徴とする制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置、制御方法及び制御装置に関する。

【背景技術】

【0002】

半導体記憶装置は、複数のメモリセルからなるメモリセルアレイを有し、このメモリセルアレイに接続された複数のビット線に対応してセンスアンプが設けられている。センスアンプは、データの読み出し時には、メモリセルからビット線に読み出されたデータを検知及び増幅し、データの書き込み時には、書き込みデータをビット線に転送する。

【0003】

センスアンプとしては、クロスカップルドラッチタイプが知られているが、センスアンプを構成する素子における製造上のばらつきが原因であるミスマッチ（例えば、閾値電圧のミスマッチなど）が存在する場合、有効ではないセンシングが発生し、誤動作が生じる可能性がある。

【0004】

このような誤動作を抑制するために、例えば、特許文献１のようなトランジスタ特性のばらつきの影響を受けにくい構成のセンスアンプが知られている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１９－０４０６６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、センスアンプの構成を大幅に変更することは、コストや集積化の観点で好ましくないことも多い。

【0007】

本発明は上記課題に鑑みてなされたものであり、センスアンプ自体の構成を変えることなく、センスアンプを構成するトランジスタの製造上のばらつきに起因した誤動作を抑制することができる半導体記憶装置、制御方法及び制御装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の半導体記憶装置は、複数のワード線及びビット線と、前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、前記ビット線に接続されたセンスアンプと、を備えた半導体記憶装置であって、前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が誤って読み出されたセルが存在していれば、前記パラメータにおける読み出し誤りメモリセル数をカウントし、当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整する調整部を備えることを特徴とする。

【0009】

本発明の半導体記憶装置の制御方法は、複数のワード線及びビット線と、前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、前記一対のビット線に接続されたセンスアンプと、を備えた半導体記憶装置の制御方法であって、前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出されるセルが存在している場合に、前記パラメータにおける読み出し誤りメモリセル数をカウントし、当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整することを特徴とする。

【0010】

本発明の半導体記憶装置に設けられる制御装置は、複数のワード線及びビット線と、前記複数のワード線のうち何れかのワード線と前記ビット線とに接続された複数のメモリセルからなるメモリセルアレイと、前記一対のビット線に接続されたセンスアンプと、を備えた半導体記憶装置に設けられる制御回路であって、前記センスアンプのセンシング動作の条件に関するパラメータを変化させながら、前記メモリセルからのデータ読み出し動作において期待値とは異なる値が読み出されるセルが存在している場合に、前記パラメータにおける読み出し誤りメモリセル数をカウントし、当該読み出し誤りメモリセル数が最小となるように前記パラメータの値を調整する調整部を有することを特徴とする。

【発明の効果】

【0011】

本発明の半導体記憶装置、制御方法及び制御装置によれば、センスアンプを構成するトランジスタの製造上のばらつきに起因した誤動作を抑制することができる。

【図面の簡単な説明】

【0012】

【図1】実施形態１に係る半導体記憶装置を示す模式的ブロック図。

【図2】メモリセルアレイの構成を説明するための模式図。

【図3】センスアンプとメモリセルとの関係を説明するための模式図。

【図4】センシングにおけるビット線ｂｌ、ｂｌｘの電圧変化を示す図。

【図5】センシングにおけるビット線ｂｌ、ｂｌｘの電圧変化を示す図。

【図6】動作不良セル数Ｙと、パラメータＸとの関係を示す図。

【図7】調整部による制御を説明するためのフローチャート。

【図8】実施形態２に係る半導体記憶装置を示す模式的ブロック図。

【図9】半導体記憶装置の構成を説明するための模式的ブロック図。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態に係る制御装置、制御方法及び半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

【0014】

（実施形態１）
図１は、半導体記憶装置１のブロック図である。本実施形態の半導体記憶装置１は、揮発性メモリである。図示するように、半導体記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、データ制御部１４、カラムデコーダ１５、センスアンプ制御部１６を備える。また、半導体記憶装置１は、詳しくは後述する調整部２０として、第一比較器２１、第二比較器２２、０誤りカウンタ２３，１誤りカウンタ２４、誤り記録部２５を備える。また、センスアンプ制御部１６も、調整部２０の一要素としても機能する。

【0015】

メモリセルアレイ１１を、図２を用いて説明する。なお、図２はメモリセルアレイ１１を詳細に説明するために模式的に示しており、メモリセルの数や構成はこれに限定されるものではなく、位置により区別する場合には、参照符号に［ ］を付して位置を特定して区別する。メモリセルアレイ１１は、ロウ及びカラムに対応付けられ、二次元的に配置された複数のメモリセル１１１を備えている。同一行にあるメモリセル１１１は同一のワード線ｗｌに接続され、同一列にあるメモリセル１１１は同一の一対のビット線ｂｌもしくはビット線ｂｌｘに接続される。一対のビット線ｂｌ及びビット線ｂｌｘには、カラム線ｃｌが接続されている。データの読み出し及び書き込みは、同一のワード線ｗｌに接続された複数のメモリセル１１１に対して一括して行われる。また、メモリセルアレイ１１は、複数のセンスアンプ１３を備える。複数のセンスアンプ１３は、ワード線ｗｌ［ｉ］～ｗｌ［ｉ＋３］とｗｌ［ｊ］～ｗｌ［ｊ＋３］との間に設けられている。

【0016】

図１に戻り、ロウデコーダ１２は、メモリセルアレイ１１の行（ロウ）方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線ｗｌを選択し、データの書き替え、読み出しに必要な電圧を印加する。具体的には、ロウデコーダ１２は、ロウアドレス情報ａｒで選択されたワード線ｗｌをワード線起動信号ｗｌｏｎで指定されたタイミングでアクティブにするワード線信号ｓｗｌをメモリセルアレイ１１に入力する。なお、このロウアドレス情報ａｒ等のアドレス情報やワード線起動信号ｗｌｏｎは、図１中図示しないメモリコントローラからコマンド入出力部を介して各構成要素に入力される。

【0017】

センスアンプ１３は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータをセンスし、データ制御部１４に転送する。具体的には、センスアンプ１３は、センスアンプ制御部１６により制御され、センスアンプ制御部１６は、センスすべきメモリセルアレイ１１の行を選択するロウアドレス情報ａｒでワード線ｗｌを選択し、センスアンプイネーブル信号ｓａｅｎがアサ―トされるタイミングで、所定のセンスアンプ１３を活性化させるためのセンスアンプ活性化信号ｓａｏｎをアサートして、センスアンプ１３に出力する。センスアンプ１３は、このセンスアンプ活性化信号ｓａｏｎに従い動作する。これにより、センスアンプ１３がメモリセルアレイ１１の所定のメモリセル１１１からデータ情報ｇｄｂを読み出し、データ制御部１４へデータバスを介して転送する。また、センスアンプ１３は、データの書き込み時には、データ制御部１４内のデータ情報ｇｄｂをメモリセルアレイ１１にデータバスを介して転送する。センスアンプ１３については、詳細を後述する。

【0018】

データ制御部１４は、書き込みデータまたは読み出しデータが入力されるので、これらのデータを保持し、入出力する。

【0019】

カラムデコーダ１５は、メモリセルアレイ１１の列（カラム）方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをセンスアンプ１３に転送し、読み出し時にはセンスアンプ１３からデータを読み出す。具体的には、カラムデコーダ１５は、カラム線起動信号ｃｓｌｏｎで指定されたタイミングで、カラムアドレス情報ａｃで選択されたカラム線をアクティブにする。カラム線信号ｓｃｌはセンスアンプ１３に入力され、カラムアドレスに対応するビット線ｂｌ、ｂｌｘがデータバスに接続し、データ情報ｇｄｂに転送することができる。

【0020】

センスアンプについて図３を用いて詳細に説明する。図３はセンスアンプ１３とメモリセル１１１との関係を説明するための模式図である。ワード線ｗｌ［ｉ］には、メモリセル１１１が接続され、ワード線ｗｌ［ｊ］には、別のメモリセル１１１が接続されている。ロウ方向に一致する二本のワード線ｗｌ［ｉ］とワード線ｗｌ［ｊ］との間には、センスアンプ１３が設けられている。センスアンプ１３は、ワード線ｗｌ［ｉ］及びワード線ｗｌ［ｊ］に対して直交する一対のビット線ｂｌと、ビット線ｂｌｘとに接続され、また、ビット線ｂｌと、ビット線ｂｌｘとにはイコライザｅｑｌが接続されている

【0021】

センスアンプ１３は、センスアンプとして機能するものであればどのような構成でもよいが、本実施形態では、通常用いられるクロスカップルドラッチタイプ（一対のビット線間に接続された、２つのｎＭＯＳトランジスタ及び２つのｐＭＯＳトランジスタからなる）のセンスアンプを用いている。このようなセンスアンプは、通常用いられるセンスアンプであり、特殊な構造のものではないため扱いが容易である。センスアンプ１３は、ｐＭＯＳトランジスタＰ１～Ｐ３と、ｎＭＯＳトランジスタＮ１～Ｎ３とにより構成されている。即ち、ｐＭＯＳトランジスタＰ１のゲートとｎＭＯＳトランジスタＮ１のゲートとが接続し、かつ、ｐＭＯＳトランジスタＰ２のゲートとｎＭＯＳトランジスタＮ２のゲートとが接続し、また、ｐＭＯＳトランジスタＰ１のドレインとｎＭＯＳトランジスタＮ１のドレインとが接続し、かつ、ｐＭＯＳトランジスタＰ２のドレインとｎＭＯＳトランジスタＮ２のドレインとが接続している。また、ｐＭＯＳトランジスタＰ１のソースとｐＭＯＳトランジスタＰ２のソースとｐＭＯＳトランジスタＰ３のドレインとが電源線ｐｓａを介して接続し、ｎＭＯＳトランジスタＮ１のソースとｎＭＯＳトランジスタＮ２のソースとｎＭＯＳトランジスタＮ３のドレインが電源線ｎｓａを介して接続している。このｐＭＯＳトランジスタＰ３を介して一対のｐＭＯＳトランジスタに対して電力が供給される。また、ｎＭＯＳトランジスタＮ３を介して一対のｎＭＯＳトランジスタに対して電力が供給される。なお、一つのｐＭＯＳトランジスタＰ３から複数のセンスアンプ１３のｐＭＯＳトランジスタＰ１及びＰ２に電力を介して供給されてもよく、また、一つのｎＭＯＳトランジスタＮ３を介して複数のセンスアンプのｎＭＯＳトランジスタＮ１及びＮ２に電力が供給されてもよい。

【0022】

この場合に、センスアンプ１３のｐＭＯＳトランジスタＰ１の閾値電圧ｖｔｐとｎＭＯＳトランジスタＮ１の閾値電圧ｖｔｎとは、それぞれ設定された閾値電圧ｖｔｐ０、ｖｔｎ０と同一であることが望ましいが、製造上のばらつきにより、これらが一致せずに、それぞれ設定値との差分Δｖｔｐ、Δｖｔｎが発生することもある。このような場合について以下検討する。

【0023】

センスアンプ１３において、イコライザｅｑｌをネゲートしてビット線ｂｌと、ビット線ｂｌｘとの平衡を解除し、ワード線ｗｌ［ｉ］を活性化して、センスアンプ１３をｐＭＯＳトランジスタＰ３、ｎＭＯＳトランジスタＮ３により動作させてセンシングを行う。この場合に、メモリセルからビット線ｂｌにハイレベルである「１」が読み出されると、センシングにおけるビット線ｂｌ、ｂｌｘの電圧変化は図４（１）に示すようになる。なお、本実施形態では、一対のビット線のうち、一方のビット線はリファレンスとして使われた後、データ信号線としても利用されている。

【0024】

図４（１）に示すように、時間ｔ０１でワード線ｗｌ［ｉ］が活性化し、イコライザｅｑｌがネゲートしてビット線ｂｌ側がハイレベルとなる。そして、時間ｔ０２からセンスアンプ１３がオンとなる。この場合、ビット線ｂｌ側の立ち上がりは、Δｖｔｎ＞Δｖｔｐである場合のほうがΔｖｔｐ＞Δｖｔｎである場合よりも早く、逆にビット線ｂｌｘ側の立ち下がりはΔｖｔｐ＞Δｖｔｎである場合のほうがΔｖｔｎ＞Δｖｔｐである場合よりも早い。即ち、ビット線ｂｌｘ側でΔｖｔｎ＞Δｖｔｐである場合には、電圧が安定するタイミングが遅れている。

【0025】

図４（２）は、ビット線ｂｌｘにハイレベルである「１」が読み出された場合を示す。それ以外の条件は図４（１）と同様である。図４（２）では、ビット線ｂｌ側でΔｖｔｎ＞Δｖｔｐである場合には、電圧が安定するタイミングが遅れている。

【0026】

図４（３）は、ビット線ｂｌにローレベルである「０」が読み出された場合を示す。それ以外の条件は図４（１）と同様である。図４（３）では、ビット線ｂｌｘ側でΔｖｔｐ＞Δｖｔｎである場合には、電圧が安定するタイミングが遅れている。

【0027】

図４（４）は、ビット線ｂｌｘにローレベルである「０」が読み出された場合を示す。それ以外の条件は図４（１）と同様である。図４（４）では、ビット線ｂｌ側でΔｖｔｐ＞Δｖｔｎである場合には、電圧が安定するタイミングが遅れている。

【0028】

次に、ｎＭＯＳトランジスタＮ１の閾値電圧ｖｔｌとｎＭＯＳトランジスタＮ２の閾値電圧ｖｔｒとがそれぞれ設定された閾値電圧とは一致せず、設定された閾値電圧とは差分Δｖｔｌ、Δｖｔｒで異なる場合、即ち、センスアンプ１３のｎＭＯＳトランジスタＮ１の閾値電圧ｖｔｌとｎＭＯＳトランジスタＮ２の閾値電圧ｖｔｒとは設定された閾値電圧と同一であることが望ましいが、製造上のばらつきにより、これらが一致しない場合について図５を用いて検討する。なお、図４と同様の点については説明を省略する。

【0029】

ビット線ｂｌにハイレベルである「１」が読み出された場合を図５（１）に示す。センスアンプ１３がオンとなったときに、ビット線ｂｌ側の立ち上がりは、Δｖｔｌ＞Δｖｔｒである場合のほうがΔｖｔｒ＞Δｖｔｌである場合よりも早く、ビット線ｂｌｘ側の立ち下がりはΔｖｔｌ＞Δｖｔｒである場合のほうがΔｖｔｒ＞Δｖｔｌである場合よりも早い。即ち、ビット線ｂｌｘ側でΔｖｔｒ＞Δｖｔｌである場合には、電圧が安定するタイミングが遅れている。

【0030】

図５（２）は、ビット線ｂｌｘにハイレベルである「１」が読み出された以外は図５（１）と同様の場合を示している。図５（２）では、ビット線ｂｌ側でΔｖｔｌ＞Δｖｔｒである場合には、電圧が安定するタイミングが遅れている。

【0031】

図５（３）は、ビット線ｂｌにローレベルである「０」が読み出された以外は図５（１）と同様の場合を示している。図５（３）では、ビット線ｂｌｘ側でΔｖｔｌ＞Δｖｔｒである場合には、電圧が安定するタイミングが遅れている。

【0032】

図５（４）は、ビット線ｂｌｘにローレベルである「０」が読み出された以外は図５（１）と同様の場合を示している。図５（４）では、ビット線ｂｌ側でΔｖｔｒ＞Δｖｔいである場合には、電圧が安定するタイミングが遅れている。

【0033】

図４、図５をまとめると、センシング動作において、センスアンプ１３の製造上のばらつきがあると所望の電圧になるまでの時間が異なる。そうすると、一般的にセンシング動作における読み取り時間は短くすることが好ましいが、センスアンプ１３の製造上のばらつきに起因して所望の電圧値となるまでの時間が長期化すると、設定された読み取り時間では誤動作が生じることがある。他方で、電圧値が安定するように読み取り時間を長く設定すれば、遅延が生じてしまう。

【0034】

例えば、上述の図４（１）に示すように、ビット線ｂｌで「１」が読み出された場合に、センシングのタイミングである時間ｔ０３では、Δｖｔｐ＞Δｖｔｎの場合には、電圧値が安定しているが、Δｖｔｎ＞Δｖｔｐである場合にはビット線ｂｌｘの電圧値が下がりきっておらず、誤動作が生じる可能性がある。他方で、図４（３）に示すように、ビット線ｂｌで「０」が読み出された場合に、時間ｔ０４には、Δｖｔｎ＞Δｖｔｐの場合には、電圧値が安定しているが、Δｖｔｐ＞Δｖｔｎである場合にはビット線ｂｌｘの電圧値が上がりきっておらず、誤動作が生じる可能性がある。また、図４（２）（４）及び図５（１）～（４）のいずれも同様の傾向がある。

【0035】

これらのことから、トランジスタの製造上のばらつきにより、「１」及び「０」のデータの読み出し動作において、一方では誤作動は生じず、他方では誤作動が生じるという関係になることがわかる。つまり、同じパラメータの値でも、「１」の読み出し動作における読み出し誤りセルが多くなるような場合には、「０」の読み出し動作における読み出し誤りセルが減り、逆に「０」の読み出し動作における読み出し誤りセルが多くなるような場合には、「１」の読み出し動作における読み出し誤りセルが減るという関係にある。

【0036】

以上のことをまとめると、読み出し動作時の読み出し誤り数と、パラメータとの関係との間には図６に示すような一定の関係があるものと考えられる。図６は、図４、５に示す場合における読み出し誤りセル数Ｙ（Ｘ）と、パラメータＸとの関係を示すものである。図６におけるパラメータＸは、閾値電圧ｖｔｎ及びｖｔｐのそれぞれの設定値からのずれであるΔｖｔｎ及びΔｖｔｐの差分（Δｖｔｎ－Δｖｔｐ）である。ここで、閾値電圧ｖｔｎはバックバイアスで可変であるから、この閾値電圧ｖｔｎの値を変更することで、パラメータＸを振ることが可能である。例えば、図４の場合では、図６に示すように（Δｖｔｎ―Δｖｔｐ）が小さいほど、即ちΔｖｔｎが小さくΔｖｔｐが大きいほど、読み出し誤り数Ｙは「１」の読み出し動作時の読み出し誤り数が増加し、（Δｖｔｎ―Δｖｔｐ）が大きいほど、即ちΔｖｔｎが大きくΔｖｔｐが小さいほど、「０」の読み出し誤り数が増加する。したがって、読み出し誤り数としては、パラメータｘに対して、下に凸となるような曲線となり、「１」の読み出し誤り数と「０」の読み出し誤り数がどちらも少ない、総読み出し誤り数が最小になるパラメータの最適条件が存在することが考えられる。そして、その最小値を取るパラメータの値に対する一方側は「１」データの読み出し動作において読み出し誤りが存在しているメモリセル数が多く、その他方側は、「０」データの読み出し動作において読み出し誤りが存在しているメモリセル数が多くなると考えられる。そこで、読み出し誤りが存在しているメモリセル数が多い方を読み出し誤りメモリセル数とし、該読み出し誤りメモリセル数が最小になる前記パラメータの値を得るようにパラメータを調整することで、センスアンプを構成するトランジスタの製造上のばらつきに起因した誤動作を抑制することができる。

【0037】

そこで、本実施形態では、この総読み出し誤りセル数が最小になるパラメータの最適値を決定するためにパラメータの値を調整する調整部２０を有する。例えば、調整部２０は、一のパラメータに対して選択された複数のセルに対してエラーチェックを行い、次にパラメータを変更して再度選択された複数のセルに対してエラーチェックを行い、それぞれの場合における「１」「０」の読み出し誤り数をカウントして総読み出し誤りセル数を得る。そして、読み出し誤り数がパラメータＸ１において最も小さくなっていることが判明すれば、調整部２０は、センスアンプ１３のｎＭＯＳトランジスタＮ１、Ｎ２の値の閾値電圧ｖｔｎをパラメータＸ１に基づいて補正する。

【0038】

ここで、上記では、センスアンプ１３のｎＭＯＳトランジスタの閾値電圧に影響する基板のバックバイアス電圧をパラメータＸとして挙げたが、それ以外には、センスアンプ１３の電源電圧、ビット線ｂｌ、ｂｌｘの平衡電圧もパラメータＸとして好ましく挙げられる。これらは、製造上ばらつきが生じやすい一方で、パラメータとして値を変更することが可能であり、好ましく用いることができる。この点、図４の（１）の場合を用いて説明する。ビット線ｂｌ、ｂｌｘの平衡電圧を維持したまま電源電圧を高くすると、メモリセル１１１に記憶される電荷量がビット線ｂｌ、ｂｌｘの平衡電圧を基準としたときに「１」側で増加するので、時刻ｔ０１～ｔ０２におけるビット線ｂｌとｂｌｘとの電圧差が増加し、「１」が読み出されやすくなる。逆に、電源電圧を維持したままビット線ｂｌ、ｂｌｘの平衡電圧を下げた場合にも、同様にメモリセルに蓄積される電荷量が「１」データ側で増加するため、「１」が読み出しやすくなる。このことから、調整部２０は、センスアンプ１３の電源電圧、ビット線ｂｌ、ｂｌｘの平衡電圧をパラメータＸとして、「１」「０」の読み出し誤り数をカウントして総読み出し誤りセル数の最も少ないパラメータを設定することが可能である。また、特に、ｎＭＯＳトランジスタのバックバイアス電圧は、パラメータとして変更することが簡易であり好ましい。

【0039】

調整部２０について説明する。具体的には、調整部２０は、センスアンプ１３のセンシング動作の条件に関するパラメータを変化させながらメモリセルアレイ１１中の選択されたメモリセル１１１に対して順番にエラーチェックを行う。そして、調整部２０は、各パラメータ値でのメモリセル１１１において、「１」「０」のいずれかの読み出しでエラーが存在している場合には、読み出し誤りセルの数をカウントし、「１」の読み出し動作時の読み出し誤りセル数と「０」の読み出し動作時の読み出し誤りセル数とがそれぞれ最小となるようにパラメータを設定する。

【0040】

第一比較器２１には、データバスを介してデータ情報ｇｄｂが入力される。第一比較器２１には、さらに入力信号（期待値データ信号）ｄｉｎと、読み出し信号ｒｅａｄ、ロウアドレス情報ａｒが入力される。入力信号ｄｉｎは、出荷前試験やメモリコントローラからのメモリ動作の検査の際に、半導体記憶装置１の外部端子から入力される信号であり、検査用の期待値データを示す信号である。読み出し信号ｒｅａｄは、読み出し動作中にアサートされる信号である。ロウアドレス情報ａｒは、読み出し対象のメモリセル１１１がビット線ｂｌｘ側に接続されている場合にデータバスにおけるデータ情報ｇｄｂとは位相が反転したデータがメモリセル１１１から読み出されるので、メモリセル１１１上のデータに変換するために利用される。第一比較器２１は、読み出し信号ｒｅａｄがアサートされている状態、即ち、読み出し動作中のみ動作するように構成されている。

【0041】

第一比較器２１は、入力信号ｄｉｎと、データ情報ｇｄｂとからエラーチェックを行い、「１」「０」それぞれの読み出し時における読み出し誤りメモリセル数を示すエラー情報信号１ｅｒｒｏｒ、０ｅｒｒｏｒを生成する。このようなエラー情報信号は、読み出し誤りメモリセル数を示すことができればよいが、本実施形態では、このエラー情報信号１ｅｒｒｏｒ、０ｅｒｒｏｒは、それぞれ「１」「０」読み出し時データの読み出し誤りビット位置情報も含む。具体的には、入力信号ｄｉｎと、データ情報ｇｄｂとはいずれも複数ビットからなり、入力信号ｄｉｎは、検査用の正しいデータ（期待値データ）であるので、第一比較器２１は、データ情報ｇｄｂをロウアドレスａｒでメモリセル１１１上のデータに変換したビット情報ｄｔと入力信号ｄｉｎのビット情報とに対して排他的ＯＲ演算（ｄｉｎ[Ｎ]＾ｄｔ[Ｎ])|... ｜ｄｉｎ[１] ＾ ｄｔ[１] |ｄｉｎ[０] ＾ｄｔ[０])を行う。そして、第一比較器２１では、排他的ＯＲ演算をした結果に対して、さらに、入力信号ｄｉｎの反転信号をＡＮＤ演算して得られたエラー情報信号０ｅｒｒｏｒは０誤りカウンタ２３に入力し、入力信号ｄｉｎをＡＮＤ演算して得られたエラー情報信号１ｅｒｒｏｒは、１誤りカウンタ２４に入力する。

【0042】

入力されるクロックに応じて、０誤りカウンタ２３は、入力されたエラー情報信号０ｅｒｒｏｒに従い「０」読み出し時の読み出し誤りセル数をカウントし、１誤りカウンタ２４は入力されたエラー情報信号１ｅｒｒｏｒに従い「１」読み出し時の読み出し誤りセル数をカウントする。０誤りカウンタ２３のカウント結果を示す信号ｃｎｔ０ｆと、１誤りカウンタ２４のカウント結果を示す信号ｃｎｔ１ｆとがそれぞれ第二比較器２２に入力される。

【0043】

第二比較器２２は、信号ｃｎｔ０ｆと信号ｃｎｔ１ｆとが示すメモリセル上の「０」又は「１」データに対する読み出し誤りセル数が最大値に達していないかを判断する。「０」又は「１」誤りカウンタが最大値に達している場合には、当該パラメータにおける制御を中止する。ここで最大値とは、あらかじめ設定された読み出し誤り数の最大値であるが、読み出し誤り数がこの最大値に達しているのであれば、比較せずともその値のほうが大きくなるので、比較などをする必要がないためである。なお、この場合には後述するようにアラームを発するように構成してもよい。

【0044】

また、第二比較器２２は、信号ｃｎｔ０ｆと信号ｃｎｔ１ｆとを比較して、「０」又は「１」のどちらの読み出し時の読み出し誤り数が多いかを判断する。例えば、パラメータがＸ１である場合に、「０」読み出し時の読み出し誤り数がＮ、「１」読み出し時の読み出し誤り数がＭであり、Ｎ＜Ｍである場合には、「１」の読み出し時の読み出し誤り数Ｍを読み出し誤り数として決定する。得られた読み出し誤り数を誤り記録部２５に格納するための制御信号ｃｈｋｃｍｐｆを生成する

【0045】

第二比較器２２は、この結果に基づいて、パラメータの最適化のための調整信号ａｄｊｓａを生成し、出力する。調整信号ａｄｊｓａはパラメータの値をどのように調整すればよいのか示す信号であり、例えば、すでに複数のパラメータに対する読み出し誤り数が得られている場合に、もう少しパラメータの値を小さく／大きく調整することを示すものである。例えば、上述のパラメータがＸ１の場合において、「１」の読み出し時の読み出し誤り数Ｍが読み出し誤り数として入力された場合に、かつ、更新前の別のパラメータＸ２（Ｘ２＞Ｘ１）における読み出し誤り数ＬがＬ＞Ｍである場合には、最適化のための調整信号ａｄｊｓａは、当該パラメータを当該読み出し誤り数Ｍに基づいてさらに小さくするように設定する。調整信号ａｄｊｓａはセンスアンプ制御部１６に入力され、センスアンプ制御部１６は、調整信号ａｄｊｓａの情報をもとにセンスアンプ１３のパラメータを調整する。

【0046】

また、誤り記録部２５には、第二比較器２２からこの調整信号ａｄｊｓａや、制御信号ｃｈｋｃｍｐｆ、信号ｃｎｔ０ｆ、信号ｃｎｔ１ｆが入力され、記録される。即ち、誤り記録部２５では、「１」又は「０」読み出し時の読み出し誤りセル数が記録され、かつ、それによりどのようなセンスアンプ１３の値が設定されたかが記録する。

【0047】

調整部２０による制御を、図７のフローチャートも用いて説明する。

【0048】

例えば出荷前試験等を開始することで、本制御が開始される。初めに、ステップＳ０１で、センスアンプ制御部１６が、センスアンプ１３のパラメータを初期化し、ステップＳ０２へ進む。

【0049】

ステップＳ０２では、メモリセル１１１のアドレスを初期化する。ここで、調整部２０による制御でのメモリセル１１１の選択順序について説明する。調整部２０による制御では、メモリセルアレイ１１においては、図２中（１）～（８）で示す二つのメモリセル１１１をそれぞれこの順で評価を行う。（１）～（８）で示す二つのメモリセル１１１は、それぞれ同一のワード線ｗｌに接続しているものであり、互いに隣り合うビット線ｂｌ又はｂｌｘに接続されている。そして、奇数の番号が付された二つのメモリセル１１１と、偶数の番号が付されたメモリセル１１１とは、センスアンプ１３をはさんで上下に配置されている。例えば、（１）の番号が付された二つのメモリセル１１１は、ワード線ｗｌ［ｉ］に接続し、ビット線ｂｌ［ｎ］及びビット線ｂｌ［ｎ＋１］にそれぞれ接続している。また、（２）の番号が付された二つのメモリセル１１１は、ワード線ｗｌ［ｊ］に接続しつつ、ビット線ｂｌｘ［ｎ］及びビット線ｂｌｘ［ｎ＋１］にそれぞれ接続している。また、二つのメモリセル１１１は、カラム方向に隣接する二つのメモリセル１１１に対しては、メモリセルアレイ１１においてその配置が対角線上に存在するように構成されている。例えば、（３）の番号が付された二つのメモリセル１１１は、ワード線ｗｌ［ｉ＋１］に接続し、ビット線ｂｌ［ｎ＋２］及びビット線ｂｌ［ｎ＋３］にそれぞれ接続しているので、（１）の番号が付された二つのメモリセル１１１に対して対角線上に存在する。ここで、カラム方向に隣接するセルで同じ番号が付されたメモリセル１１１の数を２としたが、これに限定されない。一度の読み出し動作におけるメモリ読み出しセル数を多くする必要がある場合は同一ワード線ｗｌに接続されるより多くのメモリセル１１１に対して同じ番号を付与してもよいし、一度の読み出し動作におけるメモリ読み出しセル数が少ない場合は各ワード線ｗｌに接続される1個のメモリセルに1個の番号を付与しても良い。

【0050】

本制御においては、同じワード線ｗｌに存在するメモリセル１１１を列ごとにすべて走査すると、例えばワード線に不良個所がある場合に検出される不良セルがすべて当該ワード線に接続されるメモリセル１１１となってしまう結果、センスアンプの特性ばらつきに起因する読み出し誤りセル数を検出できない可能性がある。したがって、本実施形態では、このように異なるワード線、ビット線に存在するメモリセル１１１を順に選択してエラーチェックを行うことで、正確な読み出し誤りセル数を検出している。

【0051】

ステップＳ０３に進み、センスアンプ制御部１６は、メモリセルのアドレスが終了アドレスへ到達しているかを判断する。終了アドレスは、例えば図２に示すメモリセル１１１では、（８）で示す二つのメモリセルのアドレスの次のアドレスであり、検査範囲外のアドレスとなる。即ち、終了アドレスに到達している場合とは、図２に示すメモリセル１１１のうち、（１）～（８）で指定したすべてのメモリセル１１１に対してこの順で下記のエラーチェックをしたことを示す。終了アドレスに到達していない場合には（ＮＯ）、ステップＳ０４へ進む。ステップＳ０４では、第一比較器２１において、入力信号ｄｉｎとデータ情報ｇｄｂとからエラーチェックが行われる。

【0052】

そして、ステップＳ０５に進み、第一比較器２１においてエラーがない場合には（ＮＯ）、ステップＳ０６へ進む。ステップＳ０６では、次のエラーチェックの対象となるメモリセルのアドレスに更新される。ステップＳ０５において第一比較器２１においてエラーが検出された場合には（ＹＥＳ）、ステップＳ０７へ進む。ステップＳ０７では、第一比較器２１において検出された読み出し誤りが「１」読み出し動作時の読み出し誤りであるか、「０」読み出し動作時の読み出し誤りであるかを判断する。これは、実質的には前述のように、本実施形態では第一比較器２１において、入力信号ｄｉｎとデータ情報ｇｄｂとから求めることで行われる。

【0053】

「０」読み出し動作時の読み出し誤りである場合、ステップＳ０８に進み、第一比較器２１からエラー情報信号０ｅｒｒｏｒが０誤りカウンタ２３に入力され、カウントアップされる。そして、ステップＳ０９で読み出し誤り数が最大値に達しているかどうか判断する。最大値に達していれば、ステップＳ１０へ進み、０誤りカウンタ２３は、「０」読み出し動作時の読み出し誤り数を示す信号ｃｎｔ０ｆを誤り記録部２５に入力する。

【0054】

他方で、最大値に達していなければステップＳ０６へ戻り、異なるメモリセル１１１を選択すべく、アドレスを更新する。読み出し誤りが「１」読み出し動作時にある場合も同様に、ステップＳ１１に進み、１誤りカウンタ２４においてカウントアップされる。そして、ステップＳ１２でもカウントアップされた「１」読み出し動作時の読み出し誤り数が最大値に達しているかどうか判断する。最大値に達していれば、ステップＳ１３へ進み、「１」読み出し動作時の読み出し誤り数を示す信号ｃｎｔ１ｆを誤り記録部２５に入力する。他方で、最大値に達していなければステップＳ０６へ戻り、異なるメモリセル１１１を選択すべく、アドレスを変更する。

【0055】

ステップＳ１０、ステップＳ１３のいずれかにおいて誤り記録部２５への記録が終了すると、ステップＳ１４へ進み、パラメータを更新する。ステップＳ１５へ進み、この更新されたパラメータがあらかじめ定められた終了パラメータである場合には（ＹＥＳ）、すべてのメモリセルにおけるすべてのパラメータでのエラーチェックが終了しているとして、そこで本制御は終了する。パラメータがあらかじめ定められた最終パラメータではない場合には（ＮＯ）、ステップＳ０２へ進み、エラーチェック対象のメモリセル１１１のアドレスの初期化を行い、所定のアドレスが入力されて異なるパラメータによるメモリセル１１１のエラーチェックが行われる。

【0056】

他方で、ステップＳ０３で、センスアンプ制御部１６は、メモリセルのアドレスが終了アドレスへ到達しているかを判断した結果、到達していた場合（ＹＥＳ）、ステップＳ1６へ進む。この場合には、一のパラメータの値に対して所定のすべてのメモリセル１１１に対するエラーチェックが終わったので、第二比較器２２において「０」読み出し時の読み出し誤り数又は「１」読み出し時の読み出し誤り数のいずれが多かったか判断する。「０」読み出し時の読み出し誤り数が多かった場合には、ステップＳ１７へ進み、その読み出し誤り数を誤り記録部２５へ記録する。また、「１」読み出し時の読み出し誤り数が多かった場合には、ステップＳ１８へ進み、その読み出し誤りの回数とパラメータを誤り記録部２５へ記録する。さらには、同数であった場合には、ステップＳ１９へ進み、いずれの数も誤り記録部２５へ記録する。なお、この場合には、第二比較器２２は、「０」読み出し時の読み出し誤り数又は「１」読み出し時の読み出し誤り数に応じて調整信号ａｄｊｓａも生成し出力する。ステップＳ１７～Ｓ１９の後は、ステップＳ１４へ進み、センスアンプ制御部１６において調整信号ａｄｊｓａに基づいてパラメータが更新される。

【0057】

このようにして、すべての選択されたメモリセル１１１に対して、各種パラメータのすべての値でエラーチェックを行うことで、読み出し誤り数の最も少ないパラメータの最適値を得ることができる。この最適値になるように、調整部２０がセンスアンプ制御部１６を介してセンスアンプ１３を調整する。これにより、センスアンプ自体の構成を変えることなく、センスアンプを構成するトランジスタの製造上のばらつきに起因した誤動作を抑制することができる。

【0058】

その後、例えば、メモリセルアレイ１１が有するスペアセルを用いて、最適条件のパラメータ値においてパラメータにおける読み出し誤りが発生しているメモリセルに対して当該スペアセルを用いた冗長救済を行い、このパラメータの最適条件における読み出し誤り数をできるかぎり減少させることができるように構成されてもよい。

【0059】

さらには、このパラメータの近傍のパラメータ値においても冗長救済を行って、最適なパラメータ値近傍においての読み出し誤り数をできるかぎり減少させてもよい。最少となるパラメータの近傍のパラメータも冗長救済を行うことで、さらに誤動作による読み出し誤り数を減少させることができる結果、効果的な冗長救済を行うことができ、かつ、誤動作を抑制することが可能である。即ち、パラメータ値から所定の範囲のパラメータの値においても冗長救済を行うことで、最適パラメータの値を設定した場合に、最適パラメータの近傍のパラメータの値で読み出し誤りとなったセルが、最適パラメータでも読み出し誤りとなる可能性がある。そのため、最適パラメータから所定の範囲のパラメータ値においても冗長救済を行って、最適なパラメータ値近傍においての読み出し誤り数をできるかぎり減少させてもよい。最適となるパラメータの近傍のパラメータも冗長救済を行うことで、さらに誤動作による読み出し誤り数を減少させることができる結果、効果的な冗長救済を行うことができ、かつ、より誤動作を抑制することが可能である。

【0060】

（実施形態２）
本実施形態では、図８に示すように、調整部２０がＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）部３０を有する点で実施形態１とは異なる。実施形態１と異なる点について説明する。

【0061】

ＥＣＣ部３０は、通常のＥＣＣとしての構成を備えていればよく、本実施形態では、第一比較器２１と同様の第三比較器３１、チェックディジット計算部３２、読み出し訂正部３３とを備える。

【0062】

本実施形態では、データ情報ｇｄｂは第三比較器３１、チェックディジット計算部３２、読み出し訂正部３３のいずれにも入力される。また、本実施形態では、入力信号ｄｉｎはチェックディジット計算部３２に入力され、入力信号ｄｉｎは期待値データではなく、チェック用データを生成するための情報ビットと符号ビットの複数ビットからなる検査用データである。チェックディジット計算部３２において、入力信号ｄｉｎとデータ情報ｇｄｂとにより符号ビットがエンコードされて、チェック用データが生成される。このチェック用データが第三比較器３１に入力される。第三比較器３１は、読み出し信号ｒｅａｄがアサートされて入力された場合のみ、実施形態１と同様にチェック用データとデータ情報ｇｄｂとロウアドレス情報ａｒに基づいて排他的ＯＲ演算及びＡＮＤ演算を行う。そして、第三比較器３１は、エラーが検出されたビットのデータが「１」の場合（即ち「０」データ読み出しの期待値に対するエラーの場合）にエラー情報信号０ｅｒｒｏｒを０誤りカウンタ２３に入力し、エラーが検出されたビットのデータが「０」の場合に（即ち「１」データ読み出しの期待値に対するエラーの場合に）エラー情報信号１ｅｒｒｏｒを、１誤りカウンタ２４に入力する。

【0063】

また、第三比較器３１における排他的ＯＲ演算の結果を示す信号が読み出し訂正部３３に入力され、読み出し訂正部３３においてエラーが訂正される。訂正されたデータｒｄｂは、データ制御部１４に入力される。第二比較器２２については、実施形態と同様に動作するが、得られた調整信号ａｄｊｓａは、データ制御部１４にも入力される。

【0064】

本実施形態では、このようにＥＣＣ部３０が有するチェックディジット計算部３２をエラーチェックに用いることで、「０」「１」読み出し時の読み出し誤りセルを簡易に検出し、かつ、その数を得ることができる。また、図８に示すような半導体記憶装置１においては、実施形態１のように外部から検査信号が入力された場合だけでなく、ＥＣＣ部３０による読み出し訂正を行いながらセンスアンプ条件の最適化も行うことができる。

【0065】

図９では、半導体記憶装置１が有するメモリコントローラ４１は、半導体記憶装置１の総合的な制御を行う制御部であり、アドレス情報（ロウアドレス情報ａｒ等）やコマンド（ワード線起動信号ｗｌｏｎ等）をコマンド入出力部４２に入力し、メモリコントローラ４１から入力されたコマンドのうち、センスアンプの制御に関連するセンスアンプ活性化信号ｓａｏｎ等をセンスアンプ制御部１６へ入力する。センスアンプ制御部１６は、上述のようにセンスアンプ１３を制御する。また、メモリコントローラ４１は、データ情報ｄａｔａ（読み出しデータや書き出しデータ）をデータ入出力部４３との間で入出力する。

【0066】

また、ＥＣＣ部３０は上述のようにメモリセルアレイ１１からの入力情報から、「０」「１」読み出し時の読み出し誤り数を示す信号を「１」「０」誤りカウンタ４４（図８における「１」誤りカウンタ及び「０」誤りカウンタを便宜上一つにまとめたもの）へ入力し、また、これらの情報は誤り記録部２５へ入力されている。この場合に、「１」「０」誤りカウンタ４４において、カウントされた読み出し誤り数が最大値に到達した等の異常を検出した場合には、メモリコントローラ４１へアラーム信号が入力され、これに基づいてメモリコントローラ４１から、センスアンプ制御部１６による調整を行うコマンドが入力されていてもよい。そして、この場合に、センスアンプ制御部１６は、誤り記録部２５に入力されている読み出し誤り数の記録を読み出し、さらに詳細にセンスアンプ１３の調整を行うように構成されていてもよい。

【0067】

本実施形態では、このようにＥＣＣ部３０を備えていることで、読み出し動作中にエラー訂正を行うことができる。また、このような従来からあるＥＣＣ制御部を活用することで、新たに回路を構成することなく、好ましく「１」「０」の読み出し誤り数をカウントすることが可能である。

【0068】

上述した実施形態では、「１」「０」の読み出し動作における読み出し誤りセル数があらかじめ設定された最大値を超える場合も説明したが、これに限定されず、任意の所定の値を最大値としてもよい。また、実施形態２において、実施形態１における冗長救済とＥＣＣ部３０による読み出し訂正とを併用して行うように構成してもよい。

【0069】

実施形態２の構成、即ちＥＣＣ部３０を有する場合に、読み出し誤りのあるメモリセル数が所定の値以上である場合にはアラームを発するように構成したが、これに限定されない。例えば、実施形態１のようにＥＣＣ部を有していない構成においても、読み出し誤りのあるメモリセル数が所定の値以上である場合にはアラームを発するように構成してもよい。

【0070】

なお、上述した実施形態では、半導体記憶装置が揮発性メモリである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、不揮発性メモリや他の半導体記憶装置であってもよい。

【0071】

以上説明した実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

【0072】

上述した実施形態における回路構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。

【符号の説明】

【0073】

１ 半導体記憶装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ センスアンプ
１４ データ入出力制御部
１５ カラムデコーダ
１６ センスアンプ制御部
２０ 調整部
２１ 第一比較器
２２ 第二比較器
２３ ０誤りカウンタ
２４ １誤りカウンタ
２５ 誤り記録部
３０ ＥＣＣ部
３１ 第三比較器
３２ チェックディジット計算部
３３ 読み出し訂正部
４１ メモリコントローラ
４２ コマンド入出力部
４３ データ入出力部
４４ 誤りカウンタ
１１１ メモリセル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】