特開 2024-139870 昇圧回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139870

(43)【公開日】2024-10-10

(54)【発明の名称】昇圧回路及び半導体装置

(51)【国際特許分類】

   H02M 3/07 20060101AFI20241003BHJP

【ＦＩ】

H02M3/07

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023050801

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】成見 昭宏

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AS01

5H730AS04

5H730BB02

5H730EE59

5H730FD01

5H730FG01

5H730FG07

5H730XC01

5H730XX03

5H730XX12

5H730XX23

5H730XX32

5H730XX42

(57)【要約】      （修正有）

【課題】電源投入後の電圧立ち上り期間のオーバーシュートを低減しつつ迅速に昇圧電圧を所望の電圧値にする昇圧回路を提供する。
【解決手段】昇圧回路１００は、クロック信号ＣＬＫ、ＣＬＫＢに応じて電源電圧ＶＤＤを昇圧して昇圧電圧Ｖｐｐを生成するチャージポンプ回路と、昇圧電圧の電圧値が所定の目標電圧値より高いか否かを検知すると共に、昇圧電圧の電圧値が目標電圧値よりも低い第１の閾値電圧より高いか否かを検知する電圧レベルセンサと、電圧レベルセンサが昇圧電圧の電圧値が第１の閾値電圧以下であると検知した場合には第１の周波数の発振信号をクロック信号として生成し、昇圧電圧の電圧値が第１の閾値電圧より高いと検知した場合には第１の周波数よりも低い周波数の発振信号をクロック信号として生成し、電圧レベルセンサが昇圧電圧の電圧値が目標電圧値より高いと検知した場合にはクロック信号の供給を停止するクロック発生回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

クロック信号に応じて電源電圧を昇圧して昇圧電圧を生成するチャージポンプ回路と、
前記チャージポンプ回路によって生成された前記昇圧電圧の電圧値が所定チャージポンプ回路の目標電圧値より高いか否かを検知すると共に、前記昇圧電圧の電圧値が前記目標電圧値よりも低い所定の第１の閾値電圧より高いか否かを検知する電圧レベルセンサと、
前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧以下であると検知された場合には第１の周波数を有する発振信号を前記クロック信号として生成する一方、前記昇圧電圧の電圧値が前記第１の閾値電圧より高いと検知された場合には前記第１の周波数よりも低い周波数を有する発振信号を前記クロック信号として生成し、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記目標電圧値より高いと検知された場合には前記チャージポンプ回路への前記クロック信号の供給を停止するクロック発生回路と、を有することを特徴とする昇圧回路。

【請求項2】

前記クロック発生回路は、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧より高いと検知された場合には、前記クロック信号の周波数を前記第１の周波数の状態から段階的に低くして行くことを特徴とする請求項１に記載の昇圧回路。

【請求項3】

前記電圧レベルセンサは、前記目標電圧値よりも低く且つ前記第１の閾値電圧より高い第２の閾値電圧よりも前記昇圧電圧の電圧値が高いか否かを検知し、
前記クロック発生回路は、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧より高く且つ前記第２の閾値電圧以下であると検知された場合には、前記第１の周波数よりも低い第２の周波数を有する発振信号を前記クロック信号として生成し、前記昇圧電圧の電圧値が前記第２の閾値電圧より高く且つ前記目標電圧値以下であると検知された場合には前記第２の周波数よりも低い第３の周波数を有する発振信号を前記クロック信号として生成することを特徴とする請求項１又は２に記載の昇圧回路。

【請求項4】

前記電圧レベルセンサは、
前記昇圧電圧を分圧して互いに異なる電圧値を有する第１～第３の分圧電圧を生成する抵抗回路と、
前記第１～第３の分圧電圧のうちで最大の分圧電圧と所定の基準電圧との大きさを比較し、前記最大の分圧電圧が前記基準電圧以下である場合には前記昇圧電圧の電圧値が前記第１の閾値電圧以下であることを示す一方、前記最大の分圧電圧が前記基準電圧より高い場合には前記昇圧電圧の電圧値が前記第１の閾値電圧より高いことを示す第１の電圧検知信号を生成する第１の比較器と、
前記第１～第３の分圧電圧のうちで中間の分圧電圧と前記基準電圧との大きさを比較し、前記中間の分圧電圧が前記基準電圧以下である場合には前記昇圧電圧の電圧値が前記第２の閾値電圧以下であることを示す一方、前記中間の分圧電圧が前記基準電圧より高い場合には前記昇圧電圧の電圧値が前記第２の閾値電圧より高いことを示す第２の電圧検知信号を生成する第２の比較器と、
前記第１～第３の分圧電圧のうちで最小の分圧電圧と前記基準電圧との大きさを比較し、前記最小の分圧電圧が前記基準電圧以下である場合には前記昇圧電圧の電圧値が前記目標電圧値以下であることを示す一方、前記最小の分圧電圧が前記基準電圧より高い場合には前記昇圧電圧の電圧値が前記目標電圧値より高いことを示す目標電圧検知信号を生成する第３の比較器と、を有することを特徴とする請求項３に記載の昇圧回路。

【請求項5】

昇圧回路を含む半導体装置であって、
前記昇圧回路は、
クロック信号に応じて電源電圧を昇圧して昇圧電圧を生成するチャージポンプ回路と、
前記チャージポンプ回路によって生成された前記昇圧電圧の電圧値が所定チャージポンプ回路の目標電圧値より高いか否かを検知すると共に、前記昇圧電圧の電圧値が前記目標電圧値よりも低い所定の第１の閾値電圧より高いか否かを検知する電圧レベルセンサと、
前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧以下であると検知された場合には第１の周波数を有する発振信号を前記クロック信号として生成する一方、前記昇圧電圧の電圧値が前記第１の閾値電圧より高いと検知された場合には前記第１の周波数よりも低い周波数を有する発振信号を前記クロック信号として生成し、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記目標電圧値より高いと検知された場合には前記チャージポンプ回路への前記クロック信号の供給を停止するクロック発生回路と、を有することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電圧を昇圧する昇圧回路及び半導体装置に関する。

【背景技術】

【0002】

フラッシュメモリ等の不揮発性半導体メモリでは、データの読出、書込又は消去を行う際にメモリセルに印加する電圧として、外部供給された電源電圧よりも高い電圧を必要とする場合がある。そこで、不揮発性半導体メモリでは、昇圧回路により、外部供給された電源電圧をデータの読出、書込又は消去に必要な電圧値に昇圧させている。

【0003】

このような昇圧回路として、クロック信号を生成する発振回路と、当該クロック信号に応じて電源電圧の電圧値を昇圧した昇圧電圧を生成するチャージポンプ回路と、当該チャージポンプ回路の動作を制御するレベルセンサと、を含むものが提案されている（例えば、特許文献１参照）。

【0004】

ここで、上記したレベルセンサは、チャージポンプ回路で生成された昇圧電圧が所望とする基準電圧に到達したらクロック信号を停止させ、当該基準電圧を下回っている間はクロック信号をチャージポンプ回路に供給させるように発振回路を制御する。この際、発振回路は、電源投入時点から上記昇圧電圧の電圧値が基準電圧に至るまでの電源立ち上がり期間中は、その電源立ち上がり期間以降よりもクロック信号の周波数を低くすることで、電源立ち上がり期間での基準電圧に対する昇圧電圧のオーバーシュートを抑えている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００３－２１７２９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載の昇圧回路では、電源立ち上がり期間中は低い周波数のクロック信号でチャージポンプ回路を駆動しているので、電圧の上昇速度が遅く、その昇圧電圧が基準電圧に至るまでに時間が掛かるという問題があった。

【0007】

そこで、本発明は、電源投入後の最初の電圧立ち上り期間において、オーバーシュートを低減しつつ迅速に昇圧電圧を所望の電圧値に至らせることが可能な昇圧回路及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る昇圧回路は、クロック信号に応じて電源電圧を昇圧して昇圧電圧を生成するチャージポンプ回路と、前記チャージポンプ回路によって生成された前記昇圧電圧の電圧値が所定チャージポンプ回路の目標電圧値より高いか否かを検知すると共に、前記昇圧電圧の電圧値が前記目標電圧値よりも低い所定の第１の閾値電圧より高いか否かを検知する電圧レベルセンサと、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧以下であると検知された場合には第１の周波数を有する発振信号を前記クロック信号として生成する一方、前記昇圧電圧の電圧値が前記第１の閾値電圧より高いと検知された場合には前記第１の周波数よりも低い周波数を有する発振信号を前記クロック信号として生成し、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記目標電圧値より高いと検知された場合には前記チャージポンプ回路への前記クロック信号の供給を停止するクロック発生回路と、を有する。

【0009】

本発明に係る半導体装置は、昇圧回路を含む半導体装置であって、前記昇圧回路は、クロック信号に応じて電源電圧を昇圧して昇圧電圧を生成するチャージポンプ回路と、前記チャージポンプ回路によって生成された前記昇圧電圧の電圧値が所定チャージポンプ回路の目標電圧値より高いか否かを検知すると共に、前記昇圧電圧の電圧値が前記目標電圧値よりも低い所定の第１の閾値電圧より高いか否かを検知する電圧レベルセンサと、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記第１の閾値電圧以下であると検知された場合には第１の周波数を有する発振信号を前記クロック信号として生成する一方、前記昇圧電圧の電圧値が前記第１の閾値電圧より高いと検知された場合には前記第１の周波数よりも低い周波数を有する発振信号を前記クロック信号として生成し、前記電圧レベルセンサにて前記昇圧電圧の電圧値が前記目標電圧値より高いと検知された場合には前記チャージポンプ回路への前記クロック信号の供給を停止するクロック発生回路と、を有する。

【発明の効果】

【0010】

本発明に係る昇圧回路によれば、電源投入後の最初の電圧立ち上り期間中の先頭期間では、比較的高い第１の周波数を有するクロック信号でチャージポンプ回路が駆動される。これにより、昇圧電圧の電圧値の上昇速度が高くなるので、当該昇圧電圧が急速に目標電圧に近づく。そして、当該電圧立ち上り期間中の先頭期間に後続する後続期間では、クロック信号の周波数が上記した第１の周波数から当該第１の周波数よりも低い周波数に切り換わる。これにより、昇圧電圧の電圧値の上昇速度が低下するので、昇圧電圧の電圧値が目標電圧値を超えるオーバーシュート量が抑えられる。

【0011】

よって、当該昇圧回路によれば、電源投入後の最初の電圧立ち上り期間において、オーバーシュートを低減しつつ迅速に昇圧電圧を所望の電圧値に至らせることが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明に係る昇圧回路１００の構成を示すブロック図である。

【図2】クロック発生回路１１の内部構成を示す回路図である。

【図3】電圧レベルセンサ１３の内部構成を示す回路図である。

【図4】昇圧回路１００の動作を表すタイムチャートである。

【発明を実施するための形態】

【0013】

以下に、本発明に係る昇圧回路について図を参照しつつ説明する。

【0014】

尚、本発明に係る昇圧回路は、例えば半導体不揮発メモリ等の半導体ＩＣに形成されている電源回路に含まれており、外部供給される電源電圧よりも高い内部電源電圧を生成する為に用いられる。

【0015】

図１は、本発明に係る昇圧回路としての昇圧回路１００の構成を示す回路図である。

【0016】

昇圧回路１００は、電源電圧ＶＤＤを受け、これを目標電圧値Ｖｔｇ（ＶＤＤ＜Ｖｔｇ）をターゲットとして昇圧した昇圧電圧Ｖｐｐを生成するものであり、図１に示すように、クロック発生回路１１、チャージポンプ回路１２及び電圧レベルセンサ１３を含む。

【0017】

クロック発生回路１１は、昇圧動作の実行又は停止を指示するイネーブル信号ＥＮを受ける。イネーブル信号ＥＮは、例えば昇圧動作を実行させる場合には論理レベル１、昇圧動作を停止させる場合には論理レベル０を示す２値の信号である。

【0018】

また、クロック発生回路１１は、電圧レベルセンサ１３から出力された目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１を受ける。

【0019】

尚、目標電圧検知信号ＳＮは、上記した昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇより高いか否かを２値（論理レベル１又は０）で表す信号である。例えば、目標電圧検知信号ＳＮは、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇより高い場合には論理レベル０、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇ以下である場合には論理レベル１を有する。

【0020】

電圧検知信号ＳＲＥＦ０は、昇圧電圧Ｖｐｐが所定の閾値電圧Ｖｔ０（Ｖｔｇ＞Ｖｔ０）より高いか否かを２値で表す信号である。例えば、電圧検知信号ＳＲＥＦ０は、昇圧電圧Ｖｐｐが閾値電圧Ｖｔ０より高い場合には論理レベル０、閾値電圧Ｖｔ０以下である場合には論理レベル１を有する。

【0021】

また、電圧検知信号ＳＲＥＦ１は、昇圧電圧Ｖｐｐが所定の閾値電圧Ｖｔ１（Ｖｔｇ＞Ｖｔ１＞Ｖｔ０）より高いか否かを２値で表す信号である。例えば、電圧検知信号ＳＲＥＦ１は、昇圧電圧Ｖｐｐが閾値電圧Ｖｔ１より高い場合には論理レベル０、閾値電圧Ｖｔ１以下である場合には論理レベル１を有する。

【0022】

図２は、クロック発生回路１１の構成の一例を示す回路図である。

【0023】

図２に示すように、クロック発生回路１１は、ＡＮＤゲート１１１、ＮＡＮＤゲート１１２、可変遅延インバータ回路１１３及び１１４、インバータ１１５及び１１６を有する。

【0024】

ＡＮＤゲート１１１は、イネーブル信号ＥＮ及び目標電圧検知信号ＳＮが共に論理レベル１を表す場合に、昇圧動作を実行させる論理レベル１の昇圧実行信号ＥＳをＮＡＮＤゲート１１２に供給する。ただし、イネーブル信号ＥＮ及び目標電圧検知信号ＳＮのうちの少なくとも一方が論理レベル０を表す場合には、ＡＮＤゲート１１１は、昇圧動作を停止させる論理レベル０の昇圧実行信号ＥＳをＮＡＮＤゲート１１２に供給する。

【0025】

ＮＡＮＤゲート１１２は、昇圧実行信号ＥＳが昇圧動作を実行させる論理レベル１を表す場合に、可変遅延インバータ回路１１４から出力されたループ信号ａ３の論理レベルを反転させた信号をループ信号ａ１として可変遅延インバータ回路１１３に供給する。一方、昇圧実行信号ＥＳが昇圧動作を停止させる論理レベル０を表す場合には、ＮＡＮＤゲート１１２は、論理レベル１に固定の信号をループ信号ａ１として可変遅延インバータ回路１１３に供給する。

【0026】

可変遅延インバータ回路１１３は、Ｐチャネル型のトランジスタＱ１及びＮチャネル型のトランジスタＮ１、抵抗Ｒ９～Ｒ１１、Ｎチャネル型のトランジスタからなるスイッチ素子Ｓ１０及びＳ１１を含む。

【0027】

トランジスタＱ１のソースには電源電圧ＶＤＤが印加されており、ドレインがノードＬ１を介して抵抗Ｒ９の一端に接続されている。抵抗Ｒ９の他端は抵抗Ｒ１０の一端に接続されており、当該Ｒ１０の他端が抵抗Ｒ１１の一端に接続されている。抵抗Ｒ１１の他端はトランジスタＮ１のドレインに接続されている。トランジスタＮ１のソースには接地電圧ＧＮＤが印加されており、そのゲートはトランジスタＱ１のゲートと接続されている。トランジスタＮ１及びＱ１のゲートは、ＮＡＮＤゲート１１２から出力されたループ信号ａ１を受ける。

【0028】

スイッチ素子Ｓ１０は、電圧検知信号ＳＲＥＦ０を受け、当該電圧検知信号ＳＲＥＦ０に応じてオン又はオフ状態に設定される。ここで、スイッチ素子Ｓ１０は、例えば論理レベル１の電圧検知信号ＳＲＥＦ０に応じてオン状態に設定されると、抵抗Ｒ１０の両端を短絡することで抵抗Ｒ９の他端と抵抗Ｒ１１の一端とを電気的に接続する。一方、論理レベル０の電圧検知信号ＳＲＥＦ０に応じてスイッチ素子Ｓ１０はオフ状態となり、その短絡状態を解除する。

【0029】

スイッチ素子Ｓ１１は、電圧検知信号ＳＲＥＦ１を受け、当該電圧検知信号ＳＲＥＦ１に応じてオン又はオフ状態に設定される。ここで、スイッチ素子Ｓ１１は、例えば論理レベル１の電圧検知信号ＳＲＥＦ１に応じてオン状態に設定されると、抵抗Ｒ１１の両端を短絡することで抵抗Ｒ１０の他端とトランジスタＮ１のドレインとを電気的に接続する。一方、論理レベル０の電圧検知信号ＳＲＥＦ１に応じてスイッチ素子Ｓ１１はオフ状態となり、その短絡状態を解除する。

【0030】

かかる構成により、可変遅延インバータ回路１１３は、ループ信号ａ１の論理レベルを反転させた信号をループ信号ａ２として生成し、これをトランジスタＮ１のドレイン及びノードＬ１間の抵抗値に対応した遅延時間を経て、次段の可変遅延インバータ回路１１４に供給する。

【0031】

尚、当該遅延時間は、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１によって設定されるノードＬ１及びトランジスタＮ１のドレイン間の抵抗値に基づき、以下の大小関係からなる第１～第３の遅延時間の３段階に切り換えられる。

【0032】

第１の遅延時間＜第２の遅延時間＜第３の遅延時間
例えば、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１によってスイッチ素子Ｓ１０及びＳ１１が共にオン状態となる場合、ノードＬ１及びトランジスタＮ１のドレイン間の抵抗値は、抵抗Ｒ９の抵抗値にて表される。よって、可変遅延インバータ回路１１３の遅延時間は第１～第３の遅延時間のうちで最も短い第１の遅延時間となる。

【0033】

また、例えば電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１によってスイッチ素子Ｓ１０がオフ、Ｓ１１がオン状態となる場合、ノードＬ１及びトランジスタＮ１のドレイン間の抵抗値は、抵抗Ｒ９及びＲ１０の直列合成抵抗値にて表される。よって、可変遅延インバータ回路１１３の遅延時間は第１～第３の遅延時間のうちの中間の第２の遅延時間となる。

【0034】

また、例えば電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１によってスイッチ素子Ｓ１０及びＳ１１が共にオフ状態にある場合、ノードＬ１及びトランジスタＮ１のドレイン間の抵抗値は、抵抗Ｒ９、Ｒ１０及びＲ１１の直列合成抵抗値にて表される。よって、可変遅延インバータ回路１１３の遅延時間は第１～第３の遅延時間のうちで最も長い第３の遅延時間となる。

【0035】

可変遅延インバータ回路１１４は、Ｐチャネル型のトランジスタＱ２及びＮチャネル型のトランジスタＮ２、抵抗Ｒ１９～Ｒ２１、Ｎチャネル型のトランジスタからなるスイッチ素子Ｓ２０及びＳ２１を含む。

【0036】

トランジスタＱ２のソースには電源電圧ＶＤＤが印加されており、ドレインがノードＬ２を介して抵抗Ｒ１９の一端に接続されている。抵抗Ｒ１９の他端は抵抗Ｒ２０の一端に接続されており、当該Ｒ２０の他端が抵抗Ｒ２１の一端に接続されている。抵抗Ｒ２１の他端はトランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースには接地電圧ＧＮＤが印加されており、そのゲートはトランジスタＱ２のゲートと接続されている。トランジスタＮ２及びＱ２のゲートは、可変遅延インバータ回路１１３から出力されたループ信号ａ２を受ける。

【0037】

スイッチ素子Ｓ２０は、電圧検知信号ＳＲＥＦ０を受け、当該電圧検知信号ＳＲＥＦ０に応じてオン又はオフ状態に設定される。ここで、スイッチ素子Ｓ２０は、自身がオン状態に設定されると抵抗Ｒ２０の両端を短絡することで抵抗Ｒ１９の他端と抵抗Ｒ２１の一端とを電気的に接続し、オフ状態に設定されるとその短絡状態を解除する。

【0038】

スイッチ素子Ｓ２１は、電圧検知信号ＳＲＥＦ１を受け、当該電圧検知信号ＳＲＥＦ１に応じてオン又はオフ状態に設定される。ここで、スイッチ素子Ｓ２１は、自身がオン状態に設定されると、抵抗Ｒ２１の両端を短絡することで抵抗Ｒ２０の他端とトランジスタＮ２のドレインとを電気的に接続し、オフ状態に設定されるとその短絡状態を解除する。

【0039】

かかる構成により、可変遅延インバータ回路１１４は、ループ信号ａ２の論理レベルを反転させた信号をループ信号ａ３として生成し、これをトランジスタＮ２のドレイン及びノードＬ２間の抵抗値に対応した遅延時間を経て、ＮＡＮＤゲート１１２及びインバータ１１５に供給する。尚、当該遅延時間は、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１によって設定されるノードＬ２及びトランジスタＮ２のドレイン間の抵抗値に基づき、前述した可変遅延インバータ回路１１３と同様に、第１～第３の遅延時間の３段階に切り換えられる。

【0040】

インバータ１１５は、ループ信号ａ３の論理レベルを反転させた信号を上記したクロック信号ＣＬＫＢとして生成し、インバータ１１６は、クロック信号ＣＬＫＢの論理レベルを反転した信号を上記したクロック信号ＣＬＫとして生成する。

【0041】

上記した図２に示す構成により、クロック発生回路１１は、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇよりも高いことを表す論理レベル０の目標電圧検知信号ＳＮを受けた場合には、信号レベルが固定のクロック信号ＣＬＫ及びＣＬＫＢを生成する。

【0042】

一方、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇ以下であることを表す論理レベル１の目標電圧検知信号ＳＮを受けた場合には、クロック発生回路１１は、発振信号としてのクロック信号ＣＬＫ及びＣＬＫＢを生成する。

【0043】

この間、クロック発生回路１１は、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１に基づき、上記した発振信号としてのクロック信号ＣＬＫ及びＣＬＫＢの周波数を、以下の高低関係からなる第１～第３の周波数ｆ１～ｆ３の３段階に切り換える。

【0044】

ｆ１＞ｆ２＞ｆ３
すなわち、クロック発生回路１１は、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１が共に論理レベル１、つまり、
Ｖｐｐ≦Ｖｔ０
を示す場合には、可変遅延インバータ回路１１３及び１１４各々の遅延時間が、第１～第３の遅延時間のうちで最も短い第１の遅延時間となる。よって、クロック発生回路１１は、第１～第３の周波数ｆ１～ｆ３のうちで最も高い周波数ｆ１を有するクロック信号ＣＬＫ及びＣＬＫＢを生成する。

【0045】

また、クロック発生回路１１は、電圧検知信号ＳＲＥＦ０が論理レベル０、ＳＲＥＦ１が論理レベル１、つまり、
Ｖｔ１≧Ｖｐｐ＞Ｖｔ０
を示す場合には、可変遅延インバータ回路１１３及び１１４各々の遅延時間が、第１～第３の遅延時間のうちの中間の第２の遅延時間となる。よって、クロック発生回路１１は、第１～第３の周波数ｆ１～ｆ３のうちの中間の周波数ｆ２を有するクロック信号ＣＬＫ及びＣＬＫＢを生成する。

【0046】

また、クロック発生回路１１は、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１が共に論理レベル０、つまり、
Ｖｐｐ＞Ｖｔ１
を示す場合には、可変遅延インバータ回路１１３及び１１４各々の遅延時間が、第１～第３の遅延時間のうちで最も長い第３の遅延時間となる。よって、クロック発生回路１１は、第１～第３の周波数ｆ１～ｆ３のうちで最も低い周波数ｆ３を有するクロック信号ＣＬＫ及びＣＬＫＢを生成する。

【0047】

クロック発生回路１１は、上記したように生成したクロック信号ＣＬＫと、その論理反転信号であるクロック信号ＣＬＫＢと、をチャージポンプ回路１２に供給する。

【0048】

チャージポンプ回路１２は、コンデンサを含み、発振信号としてのクロック信号ＣＬＫ及びＣＬＫＢに応じて、当該コンデンサを電源電圧ＶＤＤに基づき充電及び放電させることで、電源電圧ＶＤＤの電圧値を昇圧した電圧を昇圧電圧Ｖｐｐとして生成する。チャージポンプ回路１２は、当該昇圧電圧Ｖｐｐを出力すると共にこれを電圧レベルセンサ１３に供給する。

【0049】

電圧レベルセンサ１３は、昇圧動作の実行を促す論理レベル１のイネーブル信号ＥＮを受けた場合に、昇圧電圧Ｖｐｐと所定の基準電圧Ｖｒｅｆとにより、上記した目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１を生成する。

【0050】

図３は、電圧レベルセンサ１３の内部構成の一例を示す回路図である。

【0051】

図３に示すように、電圧レベルセンサ１３は、直列に接続されている抵抗１３１～１３４、比較器１３５～１３７、及びＮチャネル型のトランジスタ１３８を含む。

【0052】

抵抗１３１は、一端で昇圧電圧Ｖｐｐを受ける。抵抗１３１の他端はノードｎ１を介して抵抗１３２の一端に接続されており、当該抵抗１３２の他端はノードｎ２を介して抵抗１３３の一端に接続されている。抵抗１３３の他端はノードｎ３を介して抵抗１３４の一端に接続されており、抵抗１３４の他端はトランジスタ１３８のドレインに接続されている。

【0053】

トランジスタ１３８のソースには接地電圧ＧＮＤが印加されており、ゲートにはイネーブル信号ＥＮが供給されている。トランジスタ１３８は、昇圧動作の実行を促す論理レベル１のイネーブル信号ＥＮを受けた場合にオン状態となる。これにより、直列接続された抵抗１３１～１３４のノードｎ１～ｎ３には、昇圧電圧Ｖｐｐを分圧した第１～第３の分圧電圧が生成され、比較器１３５～１３７による目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１の生成動作が可能となる。

【0054】

比較器１３５は、所定の基準電圧Ｖｒｅｆとノードｎ１に生じている第１の分圧電圧との大きさを比較する。この際、比較器１３５は、第１の分圧電圧が基準電圧Ｖｒｅｆ以下である場合には、昇圧電圧Ｖｐｐが上記した閾値電圧Ｖｔ０以下であることを示す論理レベル１の電圧検知信号ＳＲＥＦ０を出力する。一方、この第１の分圧電圧が基準電圧Ｖｒｅｆより高い場合には、昇圧電圧Ｖｐｐが閾値電圧Ｖｔ０より高いことを示す論理レベル０の電圧検知信号ＳＲＥＦ０を出力する。

【0055】

比較器１３６は、基準電圧Ｖｒｅｆとノードｎ２に生じている第２の分圧電圧との大きさを比較する。この際、比較器１３６は、第２の分圧電圧が基準電圧Ｖｒｅｆ以下である場合には、昇圧電圧Ｖｐｐが上記した閾値電圧Ｖｔ１以下であることを示す論理レベル１の電圧検知信号ＳＲＥＦ１を出力する。一方、この第２の分圧電圧が基準電圧Ｖｒｅｆより高い場合には、昇圧電圧Ｖｐｐが閾値電圧Ｖｔ１より高いことを示す論理レベル０の電圧検知信号ＳＲＥＦ１を出力する。

【0056】

比較器１３７は、基準電圧Ｖｒｅｆとノードｎ３に生じている第３の分圧電圧との大きさを比較する。この際、比較器１３７は、第３の分圧電圧が基準電圧Ｖｒｅｆ以下である場合には、昇圧電圧Ｖｐｐが上記した目標電圧値Ｖｔｇ以下であることを示す論理レベル１の目標電圧検知信号ＳＮを出力する。一方、この第３の分圧電圧が基準電圧Ｖｒｅｆより高い場合には、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇより高いことを示す論理レベル０の目標電圧検知信号ＳＮを出力する。

【0057】

電圧レベルセンサ１３は、比較器１３５～１３７から出力された目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１をクロック発生回路１１に供給する。

【0058】

以下に、上記構成からなる昇圧回路１００の動作について、図４に示すタイムチャートを参照しつつ説明する。

【0059】

電源投入後、論理レベル０のイネーブル信号ＥＮを受けている間は、昇圧回路１００は昇圧動作を停止しており且つ昇圧電圧Ｖｐｐも電圧ゼロの状態を維持している。その後、時点ｔ０にて、イネーブル信号ＥＮが論理レベル０から論理レベル１の状態に遷移すると昇圧回路１００が昇圧動作を開始し、昇圧電圧Ｖｐｐの電圧値が図４に示すように上昇する。尚、この間、昇圧電圧Ｖｐｐの電圧値が閾値電圧Ｖｔ０以下の状態にある間は、論理レベル１の電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１に応じて、クロック発生回路１１は、最も高い周波数ｆ１を有するクロック信号ＣＬＫ及びＣＬＫＢを、チャージポンプ回路１２に供給する。

【0060】

これにより、チャージポンプ回路１２は、昇圧電圧Ｖｐｐの電圧値が閾値電圧Ｖｔ０以下の状態にある間は、図４に示すように、比較的急峻に昇圧電圧Ｖｐｐの電圧値を上昇させる。

【0061】

その後、図４に示す時点ｔ１にて、昇圧電圧Ｖｐｐの電圧値が閾値電圧Ｖｔ０に到達すると、この時点ｔ１で、電圧検知信号ＳＲＥＦ０が論理レベル１から論理レベル０に遷移する。これにより、クロック発生回路１１は、クロック信号ＣＬＫ及びＣＬＫＢの周波数を、周波数ｆ１よりも１段階だけ低くした周波数ｆ２に切り換える。よって、チャージポンプ回路１２は昇圧電圧Ｖｐｐの電圧値を引き続き昇圧させるものの、その上昇速度は時点ｔ１以前よりも遅くなる。つまり、時点ｔ１以降、昇圧電圧Ｖｐｐの電圧値は時点ｔ１以前に比べて緩やかに上昇してゆく。

【0062】

その後、図４に示す時点ｔ２にて、昇圧電圧Ｖｐｐの電圧値が閾値電圧Ｖｔ１に到達すると、この時点ｔ２で、電圧検知信号ＳＲＥＦ１が論理レベル１から論理レベル０に遷移する。これにより、クロック発生回路１１は、クロック信号ＣＬＫ及びＣＬＫＢの周波数を、周波数ｆ２よりも１段階だけ低くした周波数ｆ３に切り換える。よって、チャージポンプ回路１２は昇圧電圧Ｖｐｐの電圧値を引き続き昇圧させるものの、その上昇速度は時点ｔ２以前よりも遅くなる。つまり、時点ｔ２以降、昇圧電圧Ｖｐｐの電圧値は時点ｔ２以前に比べて緩やかに上昇してゆく。

【0063】

そして、図４に示す時点ｔ３にて、昇圧電圧Ｖｐｐの電圧値が目標電圧値Ｖｔｇに到達すると、この時点ｔ３で、目標電圧検知信号ＳＮが論理レベル１から論理レベル０に切り替わる。これにより、クロック発生回路１１は、クロック信号ＣＬＫ及びＣＬＫＢの信号レベルを固定、つまり、発振信号としてのクロック信号をチャージポンプ回路１２に供給するのを停止するので、当該チャージポンプ回路１２による昇圧動作が停止する。よって、昇圧電圧Ｖｐｐの電圧値は一旦、目標電圧値Ｖｔｇを超えるもののチャージポンプ回路１２の昇圧動作が停止することで緩やかに低下してゆく。この際、昇圧電圧Ｖｐｐの電圧値が目標電圧値Ｖｔｇ以下になると、目標電圧検知信号ＳＮが論理レベル０から論理レベル１に切り替わり、これに応じてクロック発生回路１１が、周波数ｆ３を有するクロック信号ＣＬＫ及びＣＬＫＢの生成を行う。すると、チャージポンプ回路１２による昇圧動作が再開され、昇圧電圧Ｖｐｐの電圧値が上昇してゆく。

【0064】

その後、昇圧電圧Ｖｐｐの電圧値が目標電圧値Ｖｔｇに到達すると、再び目標電圧検知信号ＳＮが論理レベル１から論理レベル０に切り替わり、チャージポンプ回路１２の昇圧動作が停止する。つまり、昇圧電圧Ｖｐｐの電圧値が一旦、目標電圧値Ｖｔｇに到達（時点ｔ３）したら、それ以降は、昇圧電圧Ｖｐｐの電圧値が目標電圧値Ｖｔｇ以下になるまでの間、昇圧動作を停止し、目標電圧値Ｖｔｇ以下になった場合に昇圧動作を再開するという動作を繰り返す。これにより、昇圧電圧Ｖｐｐの電圧値を目標電圧値Ｖｔｇの近傍に維持させる。

【0065】

よって、昇圧回路１００では、電源投入後の最初の電圧立ち上り期間（ｔ０～ｔ３）における先頭期間（ｔ０～ｔ１）中は、クロック信号（ＣＬＫ、ＣＬＫＢ）の周波数を最高の周波数ｆ１に設定することで、チャージポンプ回路１２の駆動能力を高くする。これにより、当該先頭期間（ｔ０～ｔ１）中は、昇圧電圧Ｖｐｐの電圧値が比較的急峻に上昇するので、その電圧値が急速に目標電圧値Ｖｔｇに近づく。

【0066】

そして、昇圧電圧Ｖｐｐの電圧値が当該閾値電圧Ｖｔ０を超える後続期間（ｔ１～ｔ３）では、昇圧回路１００は、クロック信号（ＣＬＫ、ＣＬＫＢ）の周波数を周波数ｆ１よりも低い周波数（ｆ２、ｆ３）に切り換えることで、チャージポンプ回路１２の駆動能力を下げる。これにより、当該後続期間（ｔ１～ｔ３）に亘って昇圧電圧Ｖｐｐの電圧値の上昇速度が低下するので、その後、昇圧電圧Ｖｐｐが目標電圧値Ｖｔｇを超えた際に生じるオーバーシュートの量が小さくなる。

【0067】

従って、昇圧回路１００によれば、電源投入後の最初の電圧立ち上り期間において、オーバーシュートを低減しつつも迅速に昇圧電圧を所望の電圧値に至らせることが可能となる。

【0068】

尚、上記実施例では、昇圧回路１００を、不揮発性半導体メモリ等の半導体装置に搭載される電源回路として用いているが、外部供給される電源電圧よりも高い内部電源を必要とする電子機器の電源回路として用いるようにしても良い。

【0069】

また、上記実施例では、昇圧電圧Ｖｐｐの電圧値が第１の閾値電圧Ｖｔ１を超えてから、昇圧電圧Ｖｐｐの上昇速度を２段階で低下させているが、３段階以上の複数の段階で徐々に昇圧電圧Ｖｐｐの上昇速度を低下させるべく、クロック信号ＣＬＫ（ＣＬＫＢ）の周波数を段階的に低くして行くようにしても良い。

【0070】

また、上記実施例では、電圧レベルセンサ１３として、図３に示す回路構成を採用しているがこれに限定されない。例えば、図３に示す回路では、昇圧電圧Ｖｐｐと基準電圧Ｖｒｅｆとの比較結果に基づき、目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１を生成しているが、目標電圧値Ｖｔｇ、閾値電圧Ｖｔ０及びＶｔ１の各々と昇圧電圧Ｖｐｐとの比較結果に基づき目標電圧検知信号ＳＮ、電圧検知信号ＳＲＥＦ０及びＳＲＥＦ１を生成しても良い。ただし、図３に示す回路構成によれば、基準電圧Ｖｒｅｆを生成する１系統分の電圧生成回路だけを追加すれば良いので、目標電圧値Ｖｔｇ、閾値電圧Ｖｔ０及びＶｔ１を夫々生成する３系統分の電圧生成回路が必要となる構成に比べて回路全体の規模を小さくすることが可能となる。

【0071】

また、上記実施例では、昇圧回路１００に含まれるクロック発生回路１１についても図２示される回路構成以外の回路を採用しても良い。

【0072】

要するに、本発明に係る昇圧回路としては、以下のチャージポンプ回路、電圧レベルセンサ、及びクロック発生回路を含むものであれば良い。

【0073】

チャージポンプ回路（１２）は、クロック信号（ＣＬＫ、ＣＬＫＢ）に応じて電源電圧（ＶＤＤ）を昇圧して昇圧電圧（Ｖｐｐ）を生成する。電圧レベルセンサ（１３）は、昇圧電圧の電圧値が所定の目標電圧値（Ｖｔｇ）より高いか否かを検知すると共に、この昇圧電圧の電圧値が目標電圧値よりも低い第１の閾値電圧（Ｖｔ１）より高いか否かを検知する。クロック発生回路（１１）は、電圧レベルセンサ（１３）にて昇圧電圧の電圧値が第１の閾値電圧（Ｖｔ１）以下であると検知された場合には第１の周波数（ｆ１）を有する発振信号を上記クロック信号（ＣＬＫ、ＣＬＫＢ）として生成する。一方、昇圧電圧（Ｖｐｐ）の電圧値が第１の閾値電圧（Ｖｔ１）より高いと検知された場合には、クロック発生回路（１１）は、第１の周波数（ｆ１）よりも低い周波数（ｆ２、ｆ３）を有する発振信号をクロック信号（ＣＬＫ、ＣＬＫＢ）として生成する。また、クロック発生回路（１１）は、電圧レベルセンサ（１３）にて昇圧電圧（Ｖｐｐ）の電圧値が目標電圧値（Ｖｔｇ）より高いと検知された場合にはチャージポンプ回路（１２）へのクロック信号の供給を停止する。

【0074】

かかる構成により、昇圧回路（１００）は、電源投入後の最初の電圧立ち上り期間（ｔ０～ｔ３）における先頭期間（ｔ０～ｔ１）中は、クロック信号（ＣＬＫ、ＣＬＫＢ）の周波数を第１の周波数（ｆ１）に設定する。これにより、先頭期間（ｔ０～ｔ１）中は、昇圧電圧（Ｖｐｐ）の電圧値が比較的急峻に上昇するので、昇圧電圧の電圧値が急速に目標電圧値（Ｖｔｇ）に近づく。そして、当該先頭期間に後続する後続期間（ｔ１～ｔ３）では、昇圧回路（１００）は、クロック信号（ＣＬＫ、ＣＬＫＢ）の周波数を第１の周波数（ｆ１）よりも低い周波数（ｆ２、ｆ３）に切り換える。これにより、当該後続期間（ｔ１～ｔ３）に亘って昇圧電圧（Ｖｐｐ）の電圧値の上昇速度が低下するので、その後、当該昇圧電圧が目標電圧値（Ｖｔｇ）を超えた際に生じるオーバーシュートの量が小さくなる。

【0075】

よって、本発明に係る昇圧回路によれば、電源投入後の最初の電圧立ち上り期間において、オーバーシュートを低減しつつも迅速に昇圧電圧を所望の電圧値に至らせることが可能となる。

【符号の説明】

【0076】

１１ クロック発生回路
１２ チャージポンプ回路
１３ 電圧レベルセンサ
１００ 昇圧回路
１１３、１１４ 可変遅延インバータ回路
１３５～１３７ 比較器

【図1】

【図2】

【図3】

【図4】