特開 2024-139917 半導体装置及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139917

(43)【公開日】2024-10-10

(54)【発明の名称】半導体装置及び表示装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20241003BHJP

   H01L 21/336 20060101ALI20241003BHJP

   G02F 1/1368 20060101ALI20241003BHJP

   G02F 1/1333 20060101ALI20241003BHJP

   H10K 50/10 20230101ALI20241003BHJP

   H10K 59/12 20230101ALI20241003BHJP

【ＦＩ】

H01L29/78 618E

H01L29/78 619A

H01L29/78 618B

H01L29/78 617K

G02F1/1368

G02F1/1333 505

H10K50/10

H10K59/12

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023050865

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】渡部 将弘

(72)【発明者】

【氏名】津吹 将志

(72)【発明者】

【氏名】渡壁 創

(72)【発明者】

【氏名】佐々木 俊成

(72)【発明者】

【氏名】望月 真里奈

(72)【発明者】

【氏名】田丸 尊也

(72)【発明者】

【氏名】小野寺 涼

【テーマコード（参考）】

2H190

2H192

3K107

5F110

【Ｆターム（参考）】

2H190HA03

2H190HA04

2H190HA05

2H190HB06

2H192AA24

2H192BB13

2H192BC42

2H192CB02

2H192CB08

2H192CB34

2H192CB37

2H192EA15

2H192EA76

2H192FA73

2H192FB03

2H192FB05

2H192FB33

2H192FB46

2H192HA82

2H192HA90

2H192JA32

3K107AA01

3K107BB01

3K107CC33

3K107CC35

3K107CC43

3K107EE04

3K107FF15

5F110BB01

5F110CC02

5F110DD02

5F110DD03

5F110DD04

5F110DD05

5F110DD12

5F110DD13

5F110DD14

5F110DD15

5F110DD17

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE30

5F110EE42

5F110EE44

5F110FF02

5F110FF29

5F110FF36

5F110GG01

5F110GG13

5F110GG19

5F110GG22

5F110GG28

5F110GG29

5F110GG43

5F110GG58

5F110HL03

5F110HL04

5F110HL06

5F110HL11

5F110NN03

5F110NN23

5F110NN24

5F110NN35

5F110NN46

5F110NN47

(57)【要約】

【課題】酸化物半導体を含む半導体装置の電気特性を改善すること。
【解決手段】半導体装置は、第１絶縁層と、前記第１絶縁層の上のアルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上のゲート絶縁層と、前記ゲート絶縁層の上のゲート電極と、前記ゲート電極の上の第２絶縁層と、を含み、前記金属酸化物層は、パターン形状を有し、前記酸化物半導体層は、前記ゲート絶縁層に接する第１領域と、第１方向において前記第１領域と連続するとともに前記ゲート絶縁層及び前記第２絶縁層に接する第２領域と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１絶縁層と、
前記第１絶縁層の上のアルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上のゲート絶縁層と、
前記ゲート絶縁層の上のゲート電極と、
前記ゲート電極の上の第２絶縁層と、
を含み、
前記金属酸化物層は、パターン形状を有し、
前記酸化物半導体層は、前記ゲート絶縁層に接する第１領域と、第１方向において前記第１領域と連続するとともに前記ゲート絶縁層及び前記第２絶縁層に接する第２領域とを有する、半導体装置。

【請求項2】

前記第２絶縁層は、前記ゲート電極、前記ゲート絶縁層、及び前記酸化物半導体層に接する、請求項１に記載の半導体装置。

【請求項3】

前記第２絶縁層は、窒化シリコン層及び酸化シリコン層を含む積層構造を有する、請求項１に記載の半導体装置。

【請求項4】

前記第１領域は、チャネル領域であり、
前記第２領域は、前記チャネル領域よりも抵抗の低い領域である、請求項１に記載の半導体装置。

【請求項5】

前記金属酸化物層と前記酸化物半導体層とは同一のパターン形状を有する、請求項１に記載の半導体装置。

【請求項6】

前記ゲート絶縁層と前記ゲート電極とは同一のパターン形状を有する、請求項１に記載の半導体装置。

【請求項7】

前記酸化物半導体層は、インジウムを含む２以上の金属を含み、前記２以上の金属におけるインジウムの比率は、５０％以上である、請求項１に記載の半導体装置。

【請求項8】

前記第２領域のうち前記ゲート絶縁層と接する部分の前記第１方向における幅は、１μｍ以下である、請求項１に記載の半導体装置。

【請求項9】

前記第１方向における前記ゲート電極の幅は、４μｍ以下である、請求項８に記載の半導体装置。

【請求項10】

前記第１方向における前記ゲート電極の幅は、前記第２領域のうち前記ゲート絶縁層と接する部分の前記第１方向における幅の２倍より１μｍ以上大きい、請求項８に記載の半導体装置。

【請求項11】

請求項１～１０のいずれか一項に記載の半導体装置を各画素に含む、表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態の一つは、半導体装置及び表示装置に関する。特に、本発明の実施形態の一つは、酸化物半導体を含む半導体装置、及び、酸化物半導体を含む半導体装置を用いた表示装置に関する。

【背景技術】

【0002】

近年、半導体装置を構成する材料として、アモルファスシリコン、ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体が注目されている。特に、酸化物半導体を含む半導体装置として、酸化物半導体をチャネルとして用いた薄膜トランジスタの開発が進められている（例えば、特許文献１～６）。酸化物半導体をチャネルとして用いた薄膜トランジスタは、アモルファスシリコンをチャネルとして用いた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体をチャネルとして用いた薄膜トランジスタは、アモルファスシリコンをチャネルとして用いた薄膜トランジスタよりも高い電界効果移動度を有することが知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－１４１３３８号公報

【特許文献2】特開２０１４－０９９６０１号公報

【特許文献3】特開２０２１－１５３１９６号公報

【特許文献4】特開２０１８－００６７３０号公報

【特許文献5】特開２０１６－１８４７７１号公報

【特許文献6】特開２０２１－１０８４０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の酸化物半導体を含む薄膜トランジスタは、チャネル長が小さくなるとスイッチング特性を示す閾値電圧が負の方向へシフトしたり、閾値電圧のばらつきが大きくなったりする場合があった。そのため、従来の酸化物半導体を含む薄膜トランジスタは、サイズを小型化するに当たりチャネル長の設計自由度が低く、用途が限定される場合があった。

【0005】

本発明の課題の一つは、酸化物半導体を含む半導体装置の電気特性を改善することにある。

【課題を解決するための手段】

【0006】

本発明の一実施形態に係る半導体装置は、第１絶縁層と、前記第１絶縁層の上のアルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上のゲート絶縁層と、前記ゲート絶縁層の上のゲート電極と、前記ゲート電極の上の第２絶縁層と、を含み、前記金属酸化物層は、パターン形状を有し、前記酸化物半導体層は、前記ゲート絶縁層に接する第１領域と、第１方向において前記第１領域と連続するとともに前記ゲート絶縁層及び前記第２絶縁層に接する第２領域と、を有する。

【図面の簡単な説明】

【0007】

【図1】本発明の一実施形態における半導体装置の構成を示す模式的な断面図である。

【図2】本発明の一実施形態における半導体装置の構成を示す模式的な平面図である。

【図3】本発明の一実施形態における半導体装置の製造方法を示すシーケンス図である。

【図4】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図5】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図6】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図7】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図8】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図9】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図10】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図11】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図12】本発明の一実施形態における半導体装置の製造方法を示す断面図である。

【図13】本発明の一実施形態における半導体装置の製造方法を示すシーケンス図である。

【図14】本発明の一実施形態における表示装置の概要を示す平面図である。

【図15】本発明の一実施形態における表示装置の回路構成を示すブロック図である。

【図16】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。

【図17】本発明の一実施形態に係る表示装置の概要を示す断面図である。

【図18】本発明の一実施形態における表示装置の画素電極及び共通電極の平面図である。

【図19】本発明の一実施形態における表示装置の画素回路を示す回路図である。

【図20】本発明の一実施形態における表示装置の概要を示す断面図である。

【図21A】本発明の一実施形態における半導体装置の電気特性を示す図である。

【図21B】比較例における半導体装置の電気特性を示す図である。

【図22】異なるゲート電圧（Ｖｇ）について、トランジスタの設計チャネル長（レイアウト上のチャネル長）（Ｌｇ）に対するチャネル抵抗（Ｒ）の関係を例示した図である。

【図23A】本発明の一実施形態の半導体装置における閾値電圧のチャネル長に対する依存性を示す図である。

【図23B】比較例の半導体装置における閾値電圧のチャネル長に対する依存性を示す図である。

【発明を実施するための形態】

【0008】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、「トランジスタの上方の画素電極」と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、「トランジスタの鉛直上方の画素電極」と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。

【0010】

「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。

【0011】

本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。

【0012】

本明細書において、「同一」とは、完全に同一である場合に加えて、実質的に同一である場合をも含む。「実質的に同一」とは、完全に同一ではないが同一とみなせる程度の微差の範囲内に収まる場合を指し、例えば、±５％（好ましくは±３％）の誤差の範囲内に収まる場合を指す。

【0013】

〈第１実施形態〉
図１～図１２を用いて、本発明の一実施形態の半導体装置について、薄膜トランジスタを例示して説明する。以下に示す実施形態の半導体装置は、表示装置に用いられる薄膜トランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられる薄膜トランジスタであってもよい。

【0014】

［半導体装置の構成］
図１及び図２を用いて、本発明の一実施形態における半導体装置１０の構成について説明する。図１は、本発明の一実施形態における半導体装置１０の構成を示す模式的な断面図である。図２は、本発明の一実施形態における半導体装置１０の構成を示す模式的な平面図である。具体的には、図１は、図２に示したＡ－Ａ’で示される一点鎖線に沿って切断された断面図に対応する。

【0015】

図１に示すように、半導体装置１０は、基板１００の上方に設けられている。半導体装置１０は、導電層１０５、絶縁層１１０及び１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０及び１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。

【0016】

導電層１０５は、基板１００の上に設けられている。導電層１０５は、酸化物半導体層１４０に対する遮光膜としての機能を備える。

【0017】

絶縁層１１０及び１２０は、基板１００及び導電層１０５の上に設けられている。絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。

【0018】

金属酸化物層１３０は、絶縁層１２０の上に設けられている。金属酸化物層１３０は、絶縁層１２０に接している。金属酸化物層１３０は、アルミニウムを主成分とする酸化金属を含む層であり、酸素や水素などのガスを遮蔽するガスバリア膜としての機能を備える。

【0019】

酸化物半導体層１４０は、金属酸化物層１３０の上に設けられている。酸化物半導体層１４０は、金属酸化物層１３０に接している。酸化物半導体層１４０の主面のうち、金属酸化物層１３０に接する面を下面１４２という。本実施形態において、金属酸化物層１３０と酸化物半導体層１４０とは、同一のパターン形状を有する。すなわち、断面視において、金属酸化物層１３０の端部と酸化物半導体層１４０の端部は、略一致している。本実施形態では、金属酸化物層１３０が絶縁層１２０に接し、酸化物半導体層１４０が金属酸化物層１３０に接している構成が例示されているが、この構成に限定されない。金属酸化物層１３０と酸化物半導体層１４０との間には、他の層が設けられていてもよい。

【0020】

また、図１では、金属酸化物層１３０の側面と酸化物半導体層１４０の側面とがほぼ直線上に並んでいるが、この構成に限定されない。基板１００の主面に対する金属酸化物層１３０の側面の角度が酸化物半導体層１４０の側面１４３の角度と異なっていてもよい。金属酸化物層１３０及び酸化物半導体層１４０の少なくともいずれか一方の側面の断面形状が湾曲していてもよい。

【0021】

ゲート絶縁層１５０は、酸化物半導体層１４０の上に設けられている。ゲート絶縁層１５０は、ゲート電極１６０と同一の形状にパターニングされている。すなわち、ゲート絶縁層１５０とゲート電極１６０とは、同一のパターン形状を有する。そのため、酸化物半導体層１４０の一部（ゲート電極１６０と重畳しない領域）は、ゲート絶縁層１５０に覆われていない。換言すれば、酸化物半導体層１４０の一部は、ゲート絶縁層１５０から露出している。ゲート絶縁層１５０は、トップゲート（ゲート電極１６０）に対するゲート絶縁層としての機能を備える。また、ゲート絶縁層１５０は、製造プロセスにおける熱処理によって酸素を放出する機能を備える。

【0022】

ゲート電極１６０は、ゲート絶縁層１５０を介して酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は、酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。上面１４１と下面１４２との間の面を側面１４３という。ゲート電極１６０は、半導体装置１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。

【0023】

絶縁層１７０及び１８０は、ゲート絶縁層１５０及びゲート電極１６０の上に設けられている。本実施形態では、絶縁層１７０及び１８０で構成される積層構造をパッシベーション層と呼ぶ場合がある。絶縁層１７０及び１８０は、ゲート電極１６０とソース・ドレイン電極２００とを絶縁する。絶縁層１７０及び１８０を設けることにより、ゲート電極１６０とソース・ドレイン電極２００との間の寄生容量を低減することができる。

【0024】

本実施形態では、絶縁層１７０として酸化シリコン層を用い、絶縁層１８０として窒化シリコン層を用いる。絶縁層１７０及び１８０を構成する材料は、この例に限られないが、後述するように、少なくとも１層の水素を含む絶縁層を有することが望ましい。図１に示すように、パッシベーション層の一部を構成する絶縁層１７０は、ゲート電極１６０、ゲート絶縁層１５０（具体的には、ゲート絶縁層１５０の側面）、及び酸化物半導体層１４０に接する。絶縁層１７０及び１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。

【0025】

ソース電極２０１は、絶縁層１７０及び１８０に設けられた開口１７１の内部に設けられている。ソース電極２０１は、開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は、絶縁層１７０及び１８０に設けられた開口１７３の内部に設けられている。ドレイン電極２０３は、開口１７３の底部で酸化物半導体層１４０に接している。

【0026】

半導体装置１０の動作は、主にゲート電極１６０に供給されるゲート電圧によって制御される。導電層１０５には、補助的な電圧が供給されてもよい。つまり、導電層１０５は、補助的な電圧を供給することによりゲート電極として機能させてもよい。しかし、この例に限らず、導電層１０５は、単なる遮光膜として用いてもよい。導電層１０５を単に遮光膜として用いる場合、導電層１０５は、特定の電圧を供給せずにフローティング状態としてもよい。

【0027】

本実施形態では、半導体装置１０として、酸化物半導体層１４０の上方にゲート電極１６０が設けられたトップゲート型トランジスタを例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極１６０に加えて、導電層１０５をゲート電極として用いるデュアルゲート型トランジスタであってもよい。導電層１０５をゲート電極として用いる場合、絶縁層１１０及び１２０がゲート絶縁層として機能する。ただし、上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。

【0028】

図２に示すように、平面視において、金属酸化物層１３０のパターン形状は、酸化物半導体層１４０のパターン形状と同一である。図１及び図２を参照すると、酸化物半導体層１４０の下面１４２は、金属酸化物層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、金属酸化物層１３０によって覆われている。Ｄ１方向において、導電層１０５の幅は、ゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、キャリアが移動する方向に対応する。酸化物半導体層１４０のうちチャネル領域ＣＨのＤ１方向の長さがチャネル長（Ｌ）であり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅（Ｗ）である。

【0029】

本実施形態では、酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０によって覆われておらず、当該下面１４２のその他の部分が金属酸化物層１３０と接していてもよい。

【0030】

図２では、平面視において、ソース・ドレイン電極２００が導電層１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００が導電層１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。

【0031】

［半導体装置の各層の材質］
基板１００は、半導体装置１０を構成する各層を支持することができる。基板１００として、例えば、ガラス基板、石英基板、またはサファイア基板などの透光性を有する剛性基板を用いることができる。また、基板として、シリコン基板などの透光性を有しない剛性基板を用いることもできる。さらに、基板として、ポリイミド樹脂基板、アクリル樹脂基板、シロキサン樹脂基板、またはフッ素樹脂基板などの透光性を有する可撓性基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂基板に不純物を導入してもよい。なお、上述した剛性基板または可撓性基板の上に酸化シリコン膜または窒化シリコン膜が成膜された基板を、基板１００として用いることもできる。

【0032】

導電層１０５は、外光を反射または吸収することができる。上述したように、導電層１０５は、酸化物半導体層１４０のチャネル領域ＣＨよりも大きい面積を有するため、チャネル領域ＣＨに入射する外光を遮光することができる。導電層１０５として、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、もしくはタングステン（Ｗ）、またはこれらの合金もしくは化合物などを用いることができる。また、導電性が不要である場合には、導電層１０５に代えて、黒色樹脂等で構成される樹脂層を用いることもできる。導電層１０５は、単層構造であってもよく、積層構造であってもよい。

【0033】

絶縁層１１０、１２０、１７０及び１８０は、酸化物半導体層１４０への不純物の拡散を防止する役割を有する。絶縁層１１０、１２０、１７０及び１８０は、単層構造であっても積層構造であってもよい。絶縁層１１０、１２０、１７０及び１８０としては、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などを用いることができる。ここで、酸化窒化シリコン（ＳｉＯｘＮｙ）および酸化窒化アルミニウム（ＡｌＯｘＮｙ）は、それぞれ、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。また、窒化酸化シリコン（ＳｉＮｘＯｙ）および窒化酸化アルミニウム（ＡｌＮｘＯｙ）は、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物およびアルミニウム化合物である。本実施形態では、絶縁層１１０及び１８０として窒化シリコン（ＳｉＮｘ）を用い、絶縁層１２０及び１７０として、酸化シリコン（ＳｉＯｘ）を用いる。

【0034】

金属酸化物層１３０として、アルミニウムを主成分とする酸化金属が用いられる。例えば、金属酸化物層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮ_x）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層１３０全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。

【0035】

本実施形態において、酸化物半導体層１４０は多結晶構造を有する。すなわち、本実施形態の酸化物半導体層１４０は、Ｐｏｌｙ－ＯＳ技術を用いて形成された酸化物半導体で構成される。Ｐｏｌｙ－ＯＳ技術とは、多結晶構造を有する酸化物半導体層を形成する技術を指す。酸化物半導体層１４０として、半導体の特性を有する金属酸化物を用いることができる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられる。酸化物半導体層１４０の全体に対するインジウムの比率は５０％以上である。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられる。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。

【0036】

本実施形態の酸化物半導体層１４０は、インジウムの比率が５０％以上であるため、酸素欠損が形成されやすい。他方、結晶性を有する酸化物半導体は、アモルファスの酸化物半導体に比べて酸素欠損が形成されにくい。したがって、酸化物半導体層１４０は、インジウムの比率が５０％以上であるにもかかわらず、酸素欠損が形成されにくいという利点を有する。

【0037】

ゲート絶縁層１５０は、絶縁性を有する酸化物を含む。具体的には、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを用いることができる。ゲート絶縁層１５０は、化学量論比に近い組成を有することが好ましい。また、ゲート絶縁層１５０は、欠陥が少ないことが好ましい。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない酸化物が用いられてもよい。

【0038】

ゲート電極１６０、ソース電極２０１及びドレイン電極２０３は、導電性を有する。ゲート電極１６０、ソース電極２０１及びドレイン電極２０３の各々として、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、もしくはビスマス（Ｂｉ）、またはこれらの合金もしくは化合物を用いることができる。ゲート電極１６０、ソース電極２０１及びドレイン電極２０３の各々は、単層構造であってもよく、積層構造であってもよい。

【0039】

（酸化物半導体層の構成）
酸化物半導体層１４０は、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。チャネル領域ＣＨは、酸化物半導体層１４０のうちゲート電極１６０の鉛直下方に位置し、ゲート絶縁層１５０に接する領域である。ソース領域Ｓは、酸化物半導体層１４０のうち絶縁層１７０に接する領域であって、チャネル領域ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域Ｄは、酸化物半導体層１４０のうち絶縁層１７０に接する領域であって、チャネル領域ＣＨよりもドレイン電極２０３に近い側の領域である。ソース領域Ｓ及びドレイン領域Ｄは、酸化物半導体層で構成されたパターンの一部を低抵抗化することにより形成される。つまり、図２に示す第１方向（Ｄ１方向）において、チャネル領域ＣＨとソース領域Ｓ及びドレイン領域Ｄとは互いに連続している。

【0040】

チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体としての物性を備えている。ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０は、導電体としての物性を備えている。すなわち、ソース領域Ｓ及びドレイン領域Ｄは、チャネル領域ＣＨよりも抵抗の低い領域とも言える。換言すれば、ソース領域Ｓ及びドレイン領域Ｄの電気伝導度は、チャネル領域ＣＨの電気伝導度よりも大きい。ソース電極２０１及びドレイン電極２０３は、それぞれ、ソース領域Ｓ及びドレイン領域Ｄと接しており、酸化物半導体層１４０と電気的に接続されている。酸化物半導体層１４０は、単層構造であってもよく、積層構造であってもよい。

【0041】

図１に示すように、本実施形態の半導体装置１０は、ソース領域Ｓ及びドレイン領域Ｄの一部がゲート電極１６０と重畳する。具体的には、ソース領域Ｓのうちチャネル領域ＣＨに近い側の端部と、ドレイン領域Ｄのうちチャネル領域ＣＨに近い側の端部とがゲート電極１６０と重畳する。換言すれば、ソース領域Ｓのうちチャネル領域ＣＨに近い側の端部と、ドレイン領域Ｄのうちチャネル領域ＣＨに近い側の端部とは、それぞれゲート絶縁層１５０に接する。つまり、ソース領域Ｓ及びドレイン領域Ｄは、ゲート絶縁層１５０と絶縁層１７０の両方に接する。ここで、ソース領域Ｓ（又はドレイン領域Ｄ）とゲート電極１６０とが重畳した領域を「重畳領域ＯＬ」と呼ぶ。図１に示すように、第１方向における重畳領域ＯＬの幅をΔＬ／２で表す。

【0042】

本実施形態の半導体装置１０は、第１方向（Ｄ１方向）において対称な構造を有し、ソース領域Ｓ及びドレイン領域Ｄの両方がゲート配線１６０の下方に侵入した構造となっている。そのため、第１方向におけるチャネル領域ＣＨの端部は、ゲート電極１６０の端部と一致しない。具体的には、ソース領域Ｓと接するチャネル領域ＣＨの端部と、ドレイン領域Ｄと接するチャネル領域ＣＨの端部は、それぞれゲート電極１６０の直下に位置する。つまり、第１方向において、チャネル領域ＣＨの幅は、ゲート電極１６０の幅よりも狭くなっている。このことは、設計上のチャネル長（以下「設計チャネル長」という）が、設計値よりも重畳領域ＯＬが存在する分だけ狭くなっていることを意味する。

【0043】

一般的に、トップゲート型トランジスタにおける設計チャネル長は、半導体層と重畳するゲート電極の幅で決まる。つまり、本実施形態の半導体装置１０の場合、第１方向におけるゲート電極１６０の幅が、設計チャネル長に相当する。しかしながら、図１に示すように、チャネル領域ＣＨの幅は、ゲート電極１６０の幅よりも狭い。すなわち、チャネル領域ＣＨの幅に相当する実効的なチャネル長（以下「実効チャネル長」という）は、ゲート電極１６０の幅に相当する設計チャネル長よりも短い。具体的には、設計チャネル長（Ｌｇ）と実効チャネル長（Ｌ_eff）との間には、Ｌ_eff＝Ｌｇ－ΔＬの関係が成り立つ。

【0044】

本実施形態では、ソース領域Ｓ及びドレイン領域Ｄを形成するにあたり、絶縁層１７０及び１８０から酸化物半導体層１４０への水素の拡散を利用する。この場合、構造上、水素がゲート電極１６０の直下の酸化物半導体層１４０にも拡散するため、重畳領域ＯＬが形成される。重畳領域ＯＬは、ゲート電極１６０の直下に位置する酸化物半導体層１４０に対して水素が侵入することによって形成される領域である。しかしながら、本実施形態では、ゲート電極１６０の直下に拡散する水素の量を低減することにより重畳領域ＯＬの形成される範囲を抑制することができる。具体的には、本実施形態の半導体装置１０は、重畳領域ＯＬの幅（ΔＬ／２）が１μｍ以下となるように制御されている。

【0045】

重畳領域ＯＬの幅が１μｍ以下であるということは、例えば、設計チャネル長が４μｍであっても、少なくとも２μｍの実効チャネル長を確保できることを意味する。本実施形態によれば、半導体装置１０の設計チャネル長（第１方向におけるゲート電極の幅）を４μｍ以下（好ましくは３μｍ以下）とすることが可能である。ただし、少なくとも１μｍ以上の実効チャネル長を確保するためには、半導体装置１０の設計チャネル長は、重畳領域ＯＬの幅の２倍（２×ΔＬ／２＝ΔＬ）より１μｍ以上大きくすることが好ましい。

【0046】

以上のように、本実施形態の半導体装置１０は、ゲート絶縁層１５０がゲート電極１６０と同一のパターン形状を有しているため、酸化物半導体層１４０の一部が絶縁層１７０に接している。そのため、半導体装置１０は、絶縁層１７０及び１８０から拡散した水素の影響により、ソース領域Ｓ及びドレイン領域Ｄの一部がゲート電極１６０の下方に延在した構造となる。しかしながら、本実施形態によれば、ソース領域Ｓ及びドレイン領域Ｄとゲート電極１６０とが重畳する重畳領域ＯＬの幅を１μｍ以下に抑えることができるため、設計チャネル長と実効チャネル長との乖離を抑制することができる。

【0047】

［半導体装置の製造方法］
図３～図１２を用いて、本発明の一実施形態における半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態における半導体装置１０の製造方法を示すシーケンス図である。図４～図１２は、本発明の一実施形態における半導体装置１０の製造方法を示す断面図である。

【0048】

図３及び図４に示すように、基板１００の上に遮光層として導電層１０５が形成され、導電層１０５の上に絶縁層１１０及び１２０が形成される（図３のステップＳ１００１）。絶縁層１１０として、例えば、窒化シリコンが形成される。絶縁層１２０として、例えば、酸化シリコンが形成される。絶縁層１１０及び１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される。本明細書では、基板上にスパッタリング法やＣＶＤ法等の手法により成膜を行うことを「薄膜を形成する」と表現しているが、「薄膜を成膜する」という表現と同じ意味で用いている。

【0049】

絶縁層１１０として窒化シリコンが用いられることで、絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性を有する酸化シリコンである。

【0050】

本実施形態では、絶縁層１１０及び１２０を形成するにあたって成膜温度を３５０℃に設定している。特に、絶縁層１２０（すなわち酸化シリコン層）は、成膜温度を比較的低めに設定することにより、含有酸素量を増やすことができる。後述するように、絶縁層１２０に含まれる酸素量を増やすことにより、酸化物半導体層１４０に拡散する水素の量を低減することができる。なお、絶縁層１１０及び１２０の成膜温度は、２５０℃以上５００℃以下（好ましくは３００℃以上４５０℃以下、さらに好ましくは３２５℃以上４００℃以下）に設定すればよい。

【0051】

次に、図３及び図５に示すように、絶縁層１２０の上に金属酸化物層１３０及び酸化物半導体層１４０を形成する（図３のステップＳ１００２）。本実施形態において、金属酸化物層１３０及び酸化物半導体層１４０は、スパッタリング法によって形成される。特に、酸化物半導体層１４０は、結晶性を有する酸化物半導体で形成されたターゲットを用いたスパッタリングにより形成される。

【0052】

金属酸化物層１３０の厚さは、例えば、１ｎｍ以上１０ｎｍ以下、１ｎｍ以上４ｎｍ以下、又は１ｎｍ以上３ｎｍ以下である。本実施形態では、金属酸化物層１３０の厚さを３ｎｍとする。本実施形態では、金属酸化物層１３０として、アルミニウムを主成分とする酸化物（具体的には、酸化アルミニウム）を用いる。酸化アルミニウムは、ガスに対する高いバリア性を備えている。

【0053】

本実施形態において、金属酸化物層１３０として用いられた酸化アルミニウムは、絶縁層１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層１４０に到達することを抑制する。

【0054】

本実施形態の酸化物半導体層１４０は、上記のようにインジウムの比率が５０％以上であるため、高移動度の半導体装置１０を実現できる反面、酸素が還元されやすく、層の中に酸素欠損が形成されやすい。そのため、金属酸化物層１３０によって絶縁層１２０から放出された水素をブロックすることは、酸化物半導体層１４０の還元を抑制する上で好ましい。

【0055】

また、酸化物半導体層１４０を形成した後、様々な製造プロセス（パターニング工程又はエッチング工程）を経る過程において、酸化物半導体層１４０の上層側には、下層側よりも多くの酸素欠損が形成される。つまり、酸化物半導体層１４０の中の酸素欠損は、厚さ方向に不均一な分布で存在している。この場合、酸化物半導体層１４０の上層側に形成された酸素欠損を修復するために十分な量の酸素を供給すると、酸化物半導体層１４０の下層側には、過剰に酸素が供給されてしまう。その結果、過剰に供給された酸素によって酸素欠損とは異なる欠陥準位が形成され、信頼性試験における特性変動又は電界効果移動度の低下などの現象を招く場合がある。したがって、金属酸化物層１３０によって絶縁層１２０から放出された酸素をブロックすることも、酸化物半導体層１４０の下層側への過剰な酸素供給を抑制する上で好ましいと言える。

【0056】

酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は１５ｎｍ以上４０ｎｍ以下である。後述する加熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。

【0057】

後述するＯＳアニールによって、酸化物半導体層１４０を結晶化する際、スパッタリング法による形成からＯＳアニールの実施前における酸化物半導体層１４０は、アモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の形成条件は、形成直後の酸化物半導体層１４０が可能な限り結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０を形成する場合、被形成対象物（基板１００及びその上に形成された構造物を含む。）の温度を制御しながら酸化物半導体層１４０を形成することが望ましい。なお、実際に温度制御がなされる対象は、被形成対象物であるが、基板１００の上に形成された構造物は非常に薄いため、実質的に基板１００の温度を制御しているとみなしてよい。したがって、以下の説明では、被形成対象物を単に「基板」と呼ぶ場合がある。

【0058】

スパッタリング法によって基板に対して薄膜形成（成膜）を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被形成対象物（具体的には、基板１００の上に形成された構造物）に衝突するため、薄膜の形成過程において基板の温度が上昇する。薄膜の形成過程において基板の温度が上昇すると、形成直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される。

【0059】

酸化物半導体層１４０を形成する際の基板の温度（すなわち、成膜温度）を制御するためには、例えば、基板を冷却しながら薄膜形成を行ってもよい。例えば、成膜温度が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、基板を被形成面の反対側の面から冷却することができる。特に、本実施形態の酸化物半導体層１４０の成膜温度は、５０℃以下であることが好ましい。本実施形態では、酸化物半導体層１４０の形成を５０℃以下の成膜温度で行い、後述するＯＳアニールを４００℃以上の加熱温度で行う。このように、本実施形態では、酸化物半導体層１４０を形成する際の温度と酸化物半導体層１４０に対してＯＳアニールを行う際の温度との差分が３５０℃以上であることが好ましい。基板を冷却しながら酸化物半導体層１４０の形成を行うことで、形成直後の状態で結晶成分が少ない酸化物半導体層１４０を得ることができる。

【0060】

次に、図３及び図６に示すように、酸化物半導体層１４０で構成されるパターン（ＯＳパターン）を形成する（図３のステップＳ１００３）。図示は省略するが、酸化物半導体層１４０の上にレジストマスクを形成し、フォトリソグラフィによりパターニングしたレジストマスクを用いて、酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングでは、例えば、酸性のエッチャントを用いることができる。具体的には、エッチャントとして、シュウ酸又はフッ酸を用いることができる。

【0061】

酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して加熱処理（ＯＳアニール）が行われる（図３のステップＳ１００４）。ＯＳアニールでは、酸化物半導体層１４０に対して、大気雰囲気中において２５０℃以上５００℃以下（好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４５０℃以下）の温度で加熱処理を行うことにより、アモルファス状態の酸化物半導体層１４０を結晶化させる。加熱雰囲気は、大気雰囲気に限られるものではないが、酸化性雰囲気（酸素を含む雰囲気）であることが好ましい。また、酸化性雰囲気は、湿潤な雰囲気（具体的には、湿潤な大気雰囲気）であることがより好ましい。また、加熱処理の処理時間は、所定温度到達後、１５分以上１２０分以下、又は３０分以上６０分以下である。本実施形態では、ＯＳアニールの温度を３５０℃に設定する。

【0062】

本実施形態では、あらかじめ設定温度（２５０℃以上５００℃以下、本実施形態では、３５０℃）に維持された加熱媒体（例えば、支持プレート）を有する加熱炉の中に、パターン形成された酸化物半導体層１４０が形成された基板を投入する。加熱媒体としての支持プレートは、基板を支持する役割と、基板及び当該基板上に形成された被膜（酸化物半導体層１４０を含む）を加熱する役割を有する。支持プレート上に酸化物半導体層１４０が形成された基板を設置すると、酸化物半導体層１４０は急速に加熱される。基板を加熱炉の中に設置する際、支持プレートの温度低下を設定温度の１５％以内、１０％以内、又は５％以内に抑えることが望ましい。つまり、酸化物半導体層１４０が極力短時間で設定温度に到達するように支持プレートの温度制御を行うことが好ましい。

【0063】

なお、本実施形態では、ＯＳパターンを形成した後にＯＳアニールを行う例を示したが、この例に限らず、ＯＳパターンを形成する前の酸化物半導体層１４０に対してＯＳアニールを行ってもよい。この場合、結晶化した酸化物半導体層１４０をエッチングしてＯＳパターンを形成することになるため、エッチング処理はドライエッチングを用いることが好ましい。

【0064】

次に、図３及び図７に示すように、金属酸化物層１３０で構成されるパターン（ＡｌＯｘパターン）を形成する（図３のステップＳ１００５）。結晶化した酸化物半導体層１４０は、フッ酸に対するエッチング耐性を有する。そのため、本実施形態の金属酸化物層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。金属酸化物層１３０のエッチングは、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。ウェットエッチングでは、例えば希釈フッ酸（ＤＨＦ）が用いられる。酸化物半導体層１４０をマスクとして金属酸化物層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。また、酸化物半導体層１４０をマスクとして金属酸化物層１３０をエッチングするため、金属酸化物層１３０と酸化物半導体層１４０とは同一のパターン形状となる。

【0065】

なお、本実施形態では、ＯＳパターンを形成した後、ＯＳパターンをマスクとしてＡｌＯｘパターンを形成する例を示したが、ＯＳパターン及びＡｌＯｘパターンを一括して形成することも可能である。この場合、図３のステップＳ１００３において同じレジストマスクを用いて酸化物半導体層１４０及び金属酸化物層１３０を一括してエッチングすればよい。

【0066】

次に、図３及び図８に示すように、ゲート絶縁層１５０を形成する（図３のステップＳ１００６）。ゲート絶縁層１５０として、例えば、酸化シリコン層が形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。ゲート絶縁層１５０としては、できるだけ欠陥が少ない絶縁層を形成することが望ましい。本実施形態では、ゲート絶縁層１５０の成膜温度を３５０℃とする。ゲート絶縁層１５０の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。

【0067】

次に、本実施形態では、ゲート絶縁層１５０を形成した後、ゲート絶縁層１５０の上に金属酸化物層１９０を形成する（図３のステップＳ１００７）。金属酸化物層１９０は、スパッタリング法によって形成される。金属酸化物層１９０の成膜にスパッタリング法を用いることにより、金属酸化物層１９０を形成する際にゲート絶縁層１５０に対して酸素が打ち込まれる。そのため、金属酸化物層１９０を形成した後のゲート絶縁層１５０には多くの酸素が含まれている。

【0068】

金属酸化物層１９０の厚さは、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、金属酸化物層１９０として酸化アルミニウムが用いられる。前述のとおり、酸化アルミニウムはガスに対する高いバリア性を備えているため、後述する加熱処理の際、ゲート絶縁層１５０に打ち込まれた酸素が上方へ拡散することを抑制することができる。

【0069】

金属酸化物層１９０をスパッタリング法で形成した場合、金属酸化物層１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、金属酸化物層１９０の膜中にはＡｒが残存する場合がある。残存したＡｒは金属酸化物層１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析等で検出することができる。

【0070】

次に、ゲート絶縁層１５０の上に金属酸化物層１９０が形成された状態で、酸化物半導体層１４０へ酸素を供給するための加熱処理（酸化アニール）が行われる（図３のステップＳ１００８）。換言すると、パターニングされた金属酸化物層１３０及び酸化物半導体層１４０に対して加熱処理（酸化アニール）が行われる。酸化物半導体層１４０が形成されてから酸化物半導体層１４０の上にゲート絶縁層１５０が形成されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には酸素欠損が発生し得る。酸化アニールによって、絶縁層１２０及びゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。酸化アニールは、２５０℃以上５００℃以下（好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４５０℃以下）の温度で行えばよい。本実施形態では、酸化アニールを３５０℃の温度で行う。

【0071】

酸化アニールによって、絶縁層１２０から放出された酸素は、金属酸化物層１３０によってブロックされるため、酸化物半導体層１４０の下面１４２には酸素が供給されにくい。絶縁層１２０から放出された酸素は、金属酸化物層１３０が形成されていない領域からゲート絶縁層１５０に拡散し、ゲート絶縁層１５０を介して酸化物半導体層１４０に到達する。その結果、絶縁層１２０から放出された酸素は、酸化物半導体層１４０の下面１４２には供給されにくく、主に酸化物半導体層１４０の側面１４３及び上面１４１に供給される。さらに、酸化アニールによって、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０の上面１４１及び側面１４３に供給される。上記の酸化アニールによって、絶縁層１１０から水素が放出される場合がある。しかしながら、当該水素は、酸化物半導体層１４０に到達する前に、絶縁層１２０に含まれる酸素に捕獲されたり金属酸化物層１３０によってブロックされる。

【0072】

上記のように、酸化アニールによって、酸素欠損の量が少ない酸化物半導体層１４０の下面１４２への酸素の供給を抑制しつつ、相対的に酸素欠損の量が多い酸化物半導体層１４０の上面１４１及び側面１４３への酸素供給を行うことができる。同様に、酸化アニールの際、ゲート絶縁層１５０に打ち込まれた酸素の上方への拡散は、金属酸化物層１９０によってブロックされるため、大気中に放出されることが抑制される。したがって、酸化アニールの際、酸素を効率よく酸化物半導体層１４０に供給することができる。

【0073】

次に、図３及び図９に示すように、酸化アニールの後に、金属酸化物層１９０をエッチングして除去する（図３のステップＳ１００９）。金属酸化物層１９０のエッチングは、ウェットエッチングであってもよいし、ドライエッチングであってもよい。ウェットエッチングでは、例えば希釈フッ酸（ＤＨＦ）が用いられる。ステップＳ１００９のエッチング処理によって、金属酸化物層１９０の全体が除去される。

【0074】

次に、図３及び図１０に示すように、ゲート絶縁層１５０の上にゲート電極１６０を形成した後、ゲート絶縁層１５０をエッチングする（図３のステップＳ１０１０）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって形成された金属層に対してパターニングを施した後、ドライエッチングを行うことにより形成される。ゲート絶縁層１５０は、ゲート電極１６０を形成した後、さらにドライエッチングを継続することによりエッチングされる。つまり、ゲート絶縁層１５０は、ゲート電極１６０をマスクとしてエッチングされる。このように、本実施形態では、金属層とゲート絶縁層１５０とを一括してエッチングすることにより、パターニングされたゲート絶縁層１５０及びゲート電極１６０を形成する。

【0075】

本実施形態では、ゲート電極１６０をマスクとしてゲート絶縁層１５０をエッチングすることにより、酸化物半導体層１４０の一部（後述するソース領域Ｓ及びドレイン領域Ｄになる領域）が露出する。また、ゲート電極１６０をマスクとしてエッチング処理を行うため、ゲート絶縁層１５０とゲート電極１６０とは同一のパターン形状となる。

【0076】

図１０に示すように、酸化物半導体層１４０が露出するまでゲート絶縁層１５０をエッチングすると、酸化物半導体層１４０の上面１４１だけでなく、酸化物半導体層１４０の側面１４３も露出する。さらに、金属酸化物層１３０の側面及び絶縁層１２０の上面も露出する。このとき、絶縁層１２０は、ゲート絶縁層１５０と同様に酸化シリコン層で構成されているため、過度にエッチング時間を長くせず、酸化物半導体層１４０の上面が露出した時点で速やかにエッチング処理を止めることが望ましい。

【0077】

過度にエッチング時間を長くすると、絶縁層１２０が深くエッチングされ、金属酸化物層１３０の端部と絶縁層１２０の上面との間に大きな段差が生じる虞がある。このような段差は、半導体装置１０の電気特性に悪影響（例えば、リーク電流の増大など）を及ぼす場合がある。逆に、エッチング時間が不足すると、酸化物半導体層１４０の上にゲート絶縁層１５０が残存した状態となり、半導体装置１０の電気特性に悪影響（例えば、閾値電圧のマイナス方向へのシフトなど）を及ぼす場合がある。したがって、本実施形態では、酸化物半導体層１４０の上面が露出するまでに要するエッチング時間に対し、若干のオーバーエッチングを施す（例えば、前述のエッチング時間を１０％延長する）ことにより電気特性の劣化を防いでいる。

【0078】

次に、図３及び図１１に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に、パッシベーション層として絶縁層１７０及び１８０を形成する（図３のステップＳ１０１１）。絶縁層１７０及び１８０はＣＶＤ法によって形成される。本実施形態では、絶縁層１７０として酸化シリコン層が形成され、絶縁層１８０として窒化シリコン層が形成される。絶縁層１７０及び１８０の成膜温度は、２５０℃以上５００℃以下（好ましくは３００℃以上４５０℃以下、さらに好ましくは３２５℃以上４００℃以下）に設定することが好ましい。本実施形態では、絶縁層１７０及び１８０の成膜温度を３５０℃に設定する。また、絶縁層１７０及び１８０の厚さは、５０ｎｍ以上５００ｎｍ以下とすればよい。本実施形態では、絶縁層１７０の厚さを１００ｎｍとし、絶縁層１８０の厚さを３００ｎｍとしている。

【0079】

絶縁層１７０及び１８０は、外部からガスや水分が侵入しないようにするためのパッシベーション層（保護層）として機能する。また、上述のように、ゲート電極１６０とソース・ドレイン電極２００とを絶縁分離する役割も有する。さらに、本実施形態では、絶縁層１７０及び１８０（特に、絶縁層１８０）が形成されることにより、酸化物半導体層１４０にソース領域Ｓ及びドレイン領域Ｄが形成される。

【0080】

本実施形態の絶縁層１８０は、窒化シリコンで構成される。ＣＶＤ法により絶縁層１８０を形成する際、原料ガスとしてアンモニアを用いるため、絶縁層１８０は、多くの水素を含む。そのため、絶縁層１８０を形成する際及び絶縁層１８０を形成した後、絶縁層１８０が加熱されることにより、絶縁層１８０から水素が拡散する。拡散した水素は、絶縁層１７０を介して酸化物半導体層１４０に到達する。このとき、酸化物半導体層１４０のうち、絶縁層１７０に接する領域に含まれる酸素が還元され、酸素欠損が形成される。形成された酸素欠損には、水素がトラップされ、ドナー準位を形成する。これにより、水素が供給された酸化物半導体層１４０の一部は、低抵抗化され、ソース領域Ｓ及びドレイン領域Ｄとして機能する。これに対し、ゲート電極１６０の直下に位置する酸化物半導体層１４０は、水素が到達しないため低抵抗化されず、チャネル領域ＣＨとして機能する。

【0081】

本実施形態の半導体装置１０は、ゲート絶縁層１５０がゲート電極１６０と同一のパターン形状になっているため、ゲート絶縁層１５０から露出した酸化物半導体層１４０は、絶縁層１７０と直接的に接する。したがって、ゲート絶縁層１５０によって酸化物半導体層１４０が覆われた構造に比べて、ゲート電極１６０の下方にも水素が拡散しやすい構造となっている。そのため、図１１に示すように、ゲート電極１６０の下方に拡散した水素によって、本来チャネル領域ＣＨであるべき領域も低抵抗化される。つまり、ソース領域Ｓ及びドレイン領域Ｄがチャネル領域ＣＨに向かって延長され、重畳領域ＯＬが形成される。

【0082】

前述したとおり、本実施形態では、第１方向（チャネル長方向）における重畳領域ＯＬの幅（ΔＬ）を１μｍ以下に抑えることができる。重畳領域ＯＬの幅を１μｍ以下に抑えることにより、設計チャネル長と実効チャネル長との乖離を抑制することができる。その結果、本実施形態の半導体装置１０は、チャネル長が４μｍ以下であっても安定した電気特性を得ることができる。

【0083】

重畳領域ＯＬの幅（ΔＬ）を１μｍ以下に抑えることができる理由として、酸化物半導体層１４０の下方に設けられた絶縁層１２０（本実施形態では、酸化シリコン層）に多くの酸素が含まれていることが挙げられる。

【0084】

平面視において、酸化物半導体層１４０の周囲では、酸素を多く含んだ絶縁層１２０と絶縁層１７０とが直接的に接している。そのため、絶縁層１７０及び１８０から拡散した水素の多くは、絶縁層１２０に捕獲され、酸化物半導体層１４０に向かって拡散する水素量が抑制される。このとき、酸化物半導体層１４０のソース領域Ｓ及びドレイン領域Ｄは、絶縁層１７０に直接的に接しているため、拡散する水素量が少なくても十分に低抵抗化されるが、ゲート電極１６０の下方に向かって拡散する水素の量は少なくなる。その結果として、本実施形態では、重畳領域ＯＬの幅（すなわち、水素の拡散長）が短くなると考えられる。

【0085】

絶縁層１２０の含有酸素量を増やすためには、例えば、絶縁層１２０の成膜温度を比較的低めに設定することが好ましい。本実施形態では、３５０℃に設定しているが、２５０℃以上５００℃以下（好ましくは３００℃以上４５０℃以下、さらに好ましくは３２５℃以上４００℃以下）の範囲内であればよい。

【0086】

また、本実施形態では、絶縁層１２０の上に、金属酸化物層１３０を形成するプロセスを含むが、このプロセスも絶縁層１２０の含有酸素量を増やすことに寄与している。具体的には、金属酸化物層１３０として酸化アルミニウムをスパッタリング法により形成する際、絶縁層１２０に酸素が打ち込まれる。これにより、上述の成膜温度で含有酸素量が多くなっている絶縁層１２０に対して、さらに酸素が打ち込まれるため、絶縁層１２０の中の酸素の総量を多くすることができる。

【0087】

以上のように、本実施形態の半導体装置１０は、ゲート絶縁層１５０がゲート電極１６０と同一のパターン形状に加工されることにより、酸化物半導体層１４０と絶縁層１７０とが直接的に接した構造となっている。これにより、絶縁層１７０及び１８０から拡散する水素を用いて酸化物半導体層１４０の一部を低抵抗化し、ソース領域Ｓ及びドレイン領域Ｄを形成することができる。また、その際、酸化物半導体層１４０の下地となっている絶縁層１２０に多くの酸素が含まれているため、酸化物半導体層１４０の低抵抗化に利用される水素量を低減できる。その結果、ゲート電極１６０の直下への水素拡散を抑制して、重畳領域ＯＬの幅を短くすることができる。

【0088】

次に、図３及び図１２に示すように、ゲート絶縁層１５０及び絶縁層１７０及び１８０に開口１７１、１７３を形成する（図３のステップＳ１０１２）。開口１７１は、ソース領域Ｓの酸化物半導体層１４０を露出させる。開口１７３は、ドレイン領域Ｄの酸化物半導体層１４０を露出させる。開口１７１、１７３によって露出した酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図３のステップＳ１０１３）、図１に示す半導体装置１０が完成する。

【0089】

本実施形態の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、電界効果移動度が３０ｃｍ²／Ｖｓ以上、３５ｃｍ²／Ｖｓ以上、又は４０ｃｍ²／Ｖｓ以上の電気特性を得ることができる。本実施形態における「電界効果移動度」とは、半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。

【0090】

〈第２実施形態〉
本実施形態では、第１実施形態とは異なる方法で製造された半導体装置について説明する。本実施形態の半導体装置１０の構造は、外観としては第１実施形態で説明した半導体装置１０と同一である。本実施形態では、第１実施形態と異なる点に着目して説明する。

【0091】

図１３は、本発明の一実施形態における半導体装置１０の製造方法を示すシーケンス図である。図１３に示すように、本実施形態では、図３に示したステップＳ１００７（ＡｌＯｘ形成）及びＳ１００９（ＡｌＯｘ除去）の２つの工程が省略されている。すなわち、本実施形態では、ゲート絶縁層１５０を形成した後、そのままの状態で酸化アニールを行う。この酸化アニールにより、ゲート絶縁層１５０から放出された酸素が酸化物半導体層１４０へと供給され、酸化物半導体層１４０に含まれる酸素欠損が修復される。その際における金属酸化物層１３０の役割は、第１実施形態と同様であるため、ここでの説明は省略する。

【0092】

本実施形態の製造方法で作成した半導体装置１０では、チャネル領域ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域ＣＨのチャネル幅Ｗが２μｍ以上２５μｍ以下の範囲において、移動度が３０ｃｍ²／Ｖｓ以上、３５ｃｍ²／Ｖｓ以上、又は４０ｃｍ²／Ｖｓ以上の電気特性を得ることができる。本実施形態における電界効果移動度の定義は、第１実施形態と同様である。

【0093】

〈第３実施形態〉
図１４～図１８を用いて、本発明の一実施形態の半導体装置を用いた表示装置について説明する。以下に示す実施形態では、第１実施形態及び第２実施形態で説明した各半導体装置が液晶表示装置の回路に適用された構成について説明する。

【0094】

［表示装置の概要］
図１４は、本発明の一実施形態における表示装置２０の概要を示す平面図である。図１４に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０は、シール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。

【0095】

シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００のうち対向基板３２０から露出した領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０は、ＦＰＣ３３０上に設けられている。ＩＣチップ３４０は、各画素回路３０１を駆動させるための信号を供給する。

【0096】

［表示装置の回路構成］
図１５は、本発明の一実施形態における表示装置２０の回路構成を示すブロック図である。図１５に示すように、画素回路３０１が配置された液晶領域２２に対してＹ方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられている。また、液晶領域２２に対してＸ方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域は、シール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。

【0097】

ソースドライバ回路３０２からソース配線３０４がＹ方向に延びており、Ｙ方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＸ方向に延びており、Ｘ方向に配列された複数の画素回路３０１に接続されている。

【0098】

端子領域２６には、端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは、接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは、接続配線３０８で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０を介して外部機器と表示装置２０とが接続される。表示装置２０に設けられた各画素回路３０１は、ＦＰＣ３３０を介して入力された外部機器からの信号によって駆動される。

【0099】

第１実施形態及び第２実施形態に示した半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。

【0100】

［表示装置の画素回路］
図１６は、本発明の一実施形態における表示装置２０の画素回路３０１を示す回路図である。図１６に示すように、画素回路３０１は、半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。

【0101】

半導体装置１０は、ゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０は、ゲート配線３０５に接続されている。ソース電極２０１は、ソース配線３０４に接続されている。ドレイン電極２０３は、保持容量３５０及び液晶素子３１１に接続されている。なお、ソース電極２０１及びドレイン電極２０３は、ソース配線３０４に供給されている電圧と保持容量３５０に蓄積されている電圧との関係によって役割が入れ替わる場合がある。すなわち、ソース電極２０１がドレイン電極として機能し、ドレイン電極２０３がソース電極として機能する場合がある。

【0102】

［表示装置の断面構造］
図１７は、本発明の一実施形態における表示装置２０の概要を示す断面図である。図１７に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は、図１に示した半導体装置１０と同様なので、詳細な説明を省略する。

【0103】

ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０及び３８０には、開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部には、画素電極３９０が設けられている。画素電極３９０は、ドレイン電極２０３に接続されている。

【0104】

図１８は、本発明の一実施形態における表示装置２０の画素電極３９０及び共通電極３７０の平面図である。図１８に示すように、共通電極３７０は、平板状の導電層で構成されている。画素電極３９０は、Ｘ方向に延在する部分と、Ｙ方向に延在する部分とが組み合わさった櫛歯状の導電層で構成されている。Ｙ方向に延在する部分は、複数本の線状電極で構成され、それぞれＸ方向に延在する部分に接続されている。

【0105】

共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横方向の電界が形成される。この横方向の電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。

【0106】

〈第４実施形態〉
図１９及び図２０を用いて、本発明の一実施形態における半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した各半導体装置が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０ａの概要及び回路構成は、図１４及び図１５に示したものと同様なので、ここでの説明を省略する。

【0107】

［表示装置の画素回路］
図１９は、本発明の一実施形態における表示装置２０ａの画素回路３０１ａを示す回路図である。図１９に示すように、画素回路３０１ａは、駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。

【0108】

駆動トランジスタ１１及び選択トランジスタ１２は、半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は、信号線２１１に接続され、選択トランジスタ１２のゲート電極は、ゲート線２１２に接続されている。駆動トランジスタ１１のソース電極は、アノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は、発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端は、カソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は、選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は、駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。

【0109】

［表示装置の断面構造］
図２０は、本発明の一実施形態における表示装置２０ａの概要を示す断面図である。図２０に示す表示装置２０ａの構成は、図１７に示した表示装置２０と類似しているが、表示装置２０と表示装置２０ａとでは、絶縁層３６０よりも上方の構造が相違する。以下、図２０に示す表示装置２０ａの構成のうち、図１７に示した表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。

【0110】

図２０に示すように、表示装置２０ａは、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４を有する。発光素子ＤＯは、画素電極３９０、発光層３９２及び共通電極３９４によって構成される。画素電極３９０は、絶縁層３６０の上及び開口３８１の内部に設けられている。ここで、絶縁層３６２は、バンク、リブ等と呼ばれ、発光領域を定義する役割を有する。絶縁層３６２は、画素電極３９０の上に設けられている。絶縁層３６２には、開口３６３が設けられている。開口３６３は、発光領域に対応する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。

【0111】

第３実施形態及び第４実施形態では、第１実施形態及び第２実施形態で説明した半導体装置を、それぞれ液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示した。しかしながら、第１実施形態及び第２実施形態で説明した半導体装置は、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記各半導体装置の適用が可能である。

【0112】

〈実施例〉
［半導体装置の電気特性］
図２１Ａは、本発明の一実施形態における半導体装置１０の電気特性を示す図である。図２１Ｂは、比較例における半導体装置の電気特性を示す図である。具体的には、図２１Ｂは、図１に示した半導体装置１０において、金属酸化物層１３０を省略した構造を有する半導体装置の電気特性に対応する。なお、図２１Ａ及び図２１Ｂは、それぞれ複数個の半導体装置を測定して得た複数の電気特性を示している。

【0113】

図２１Ａ及び図２１Ｂに示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室

【0114】

図２１Ａ及び図２１Ｂでは、半導体装置の電気特性として、Ｉｄ－Ｖｇ特性、及び飽和領域における電界効果移動度（μsat）が示されている。図２１Ａ及び図２１Ｂのグラフ中に矢印で示されているように、ドレイン電流（Ｉｄ）を示す縦軸は、グラフの左側に示されている。また、ドレイン電流から計算された電界効果移動度を示す縦軸は、グラフの右側に示されている。横軸は、各半導体装置に供給したゲート電圧である。

【0115】

図２１Ａに示すように、第１実施形態の半導体装置１０におけるＩｄ－Ｖｇ特性は、ゲート電圧Ｖｇがほぼ０Ｖのときドレイン電流Ｉｄが流れ始める、いわゆるノーマリオフの特性を示している。ドレイン電流は、ソース・ドレイン間電圧が０．１Ｖであっても１０Ｖであってもばらつきが少なく、非常に安定している。複数のＩｄ－Ｖｇ特性から得た閾値電圧（Ｖｔｈ）の平均値は、０．３０Ｖであった。また、複数のＩｄ－Ｖｇ特性から得た真性移動度の平均値は、２３．７ｃｍ²／Ｖｓであり、電界効果移動度の平均値は、３７．６ｃｍ²／Ｖｓであった。

【0116】

これに対し、図２１Ｂに示すように、比較例の半導体装置のＩｄ－Ｖｇ特性は、閾値電圧がマイナス方向にシフトしており、ゲート電圧Ｖｇが０Ｖ以下のときドレイン電流Ｉｄが流れ始める、いわゆるノーマリオンの特性を示していた。複数のＩｄ－Ｖｇ特性から得た閾値電圧の平均値は、－３．５９Ｖであった。また、ドレイン電流は、若干のばらつきが見られるものの平均的に高い値を示しており、スイッチング特性に大きな問題は見られなかった。複数のＩｄ－Ｖｇ特性から得た真性移動度の平均値は、１９．５ｃｍ²／Ｖｓであり、電界効果移動度の平均値は、３０．８ｃｍ²／Ｖｓであった。

【0117】

ここで、第１実施形態の半導体装置１０における重畳領域ＯＬの幅（ΔＬ／２）の平均値は、０．８２μｍであり、比較例の半導体装置における重畳領域ＯＬの幅の平均値は、１．５０μｍであった。つまり、図１に示した金属酸化物層１３０の有無によって、重畳領域ＯＬの幅に２倍近くの差が生じることが分かった。すなわち、重畳領域ＯＬの幅を低減する上で、金属酸化物層１３０を設けることが非常に有効であることが分かった。

【0118】

なお、比較例の半導体装置は、設計チャネル長が３．０μｍであり、重畳領域ＯＬの幅が１．５μｍであるため、計算上は、チャネル領域ＣＨが存在しないようにも見える。しかしながら、実際には、設計チャネル長には誤差があり、上述の重畳領域ＯＬの幅は、あくまで平均値であるため、実際には、チャネル領域ＣＨが完全に消失しているわけではない。

【0119】

重畳領域ＯＬの幅は、様々な方法で求めることができる。本実施形態では、異なるゲート電圧を印加した際におけるトランジスタの設計チャネル長とチャネル抵抗Ｒとの関係から重畳領域ＯＬを求める例を示す。

【0120】

図２２は、異なるゲート電圧（Ｖｇ）について、トランジスタの設計チャネル長（レイアウト上のチャネル長）（Ｌｇ）に対するチャネル抵抗（Ｒ）の関係を例示した図である。具体的には、図２２において、横軸は、設計チャネル長（Ｌｇ）であり、縦軸は、チャネル抵抗（Ｒ）である。図２２では、設計チャネル長（Ｌｇ）がＬ１、Ｌ２、又はＬ３である各トランジスタに対し、ゲート電圧（Ｖｇ）として１Ｖ、２Ｖ、又は３Ｖを印加した場合における各チャネル抵抗（Ｒ）を示している。図２２に示すように、各ゲート電圧（Ｖｇ）において、設計チャネル長（Ｌｇ）とチャネル抵抗（Ｒ）とは線形関係にある。

【0121】

ここで、各線形関係を示す直線をＬｇが小さくなる方向に外挿した場合、各外挿線が交差する点が現れる。この交差点は、測定したトランジスタの系において、実効チャネル長（Ｌ_eff）がゼロとなる点である。このとき、交差点のＸ座標をΔＬ、Ｙ座標をＲ０とすると、ΔＬは重畳領域ＯＬの幅に相当し、Ｒ０は重畳領域ＯＬによって生じる直列抵抗に相当する。実効チャネル長（Ｌ_eff）と設計チャネル長（Ｌｇ）との間には、Ｌ_eff＝Ｌｇ－ΔＬの関係が成立する。図１に示したように、トランジスタが第１方向（Ｄ１方向）に対称である場合、ソース側の重畳領域ＯＬ_Sとドレイン側の重畳領域ＯＬ_Dとの合計がΔＬとなる。つまり、ソース側の重畳領域ＯＬ_Sとドレイン側の重畳領域ＯＬ_Dとの間には、ＯＬ_S＝ＯＬ_D＝ΔＬ／２の関係が成り立つ。

【0122】

次に、図２３Ａは、本発明の一実施形態の半導体装置１０における閾値電圧のチャネル長に対する依存性を示す図である。図２３Ｂは、上述した比較例の半導体装置における閾値電圧のチャネル長に対する依存性を示す図である。ここで、各半導体装置のチャネル幅（Ｗ）は、４．５μｍとした。

【0123】

図２３Ａに示すように、本実施形態の半導体装置１０は、チャネル長が４μｍ以上２０μｍ以下の範囲で閾値電圧がほとんど変化せず、安定したスイッチング特性を示すことが分かった。また、チャネル長が４μｍ以下（例えば２．５μｍ以上４μｍ以下）の範囲であっても、－０．４Ｖ以上の閾値電圧を確保できることが分かった。すなわち、本実施形態の半導体装置１０は、チャネル長に依存せず安定した閾値電圧が得られるとともに、チャネル長が４μｍ以下になっても、閾値電圧が大きくマイナス方向にシフトすることはなかった。これに対し、図２３Ｂに示すように、比較例の半導体装置は、チャネル長が１０μｍ以下の範囲では閾値電圧のマイナス方向へのシフトが見られた。

【0124】

図２３Ａ及び図２３Ｂに見られる電気特性の差異は、重畳領域ＯＬの幅（ΔＬ／２）に起因するものと考えられる。すなわち、本実施形態の半導体装置１０は、重畳領域ＯＬの幅を１μｍ以下に抑えることができるため、設計チャネル長（Ｌｇ）と実効チャネル（Ｌ_eff）の乖離が小さい。そのため、閾値電圧のチャネル長への依存性は、閾値電圧の設計チャネル長への依存性に近い傾向を示す。他方、比較例の半導体装置は、重畳領域ＯＬの幅が本実施形態に比べて長いため、設計チャネル長が短くなるほど重畳領域ＯＬの幅による影響が顕在化する。

【0125】

以上のように、重畳領域ＯＬの幅を１μｍ以下とすることは、半導体装置の電気特性の劣化、特に閾値電圧のマイナス方向へのシフトを抑制する上で重要であると言える。そして、重畳領域ＯＬの幅を１μｍ以下に抑制するためには、酸化物半導体層１４０の下地となる層、すなわち絶縁層１２０の含有酸素量を増やすことが有効である。また、絶縁層１２０の含有酸素量を増やすことに加えて、さらに絶縁層１２０と酸化物半導体層１４０との間に金属酸化物層１３０を設けることが望ましい。

【0126】

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【0127】

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0128】

１０、１０ａ…半導体装置、１１…駆動トランジスタ、１２…選択トランジスタ、２０、２０ａ…表示装置、２２…液晶領域、２４…シール領域、２６…端子領域、１００…基板、１０５…導電層、１１０…絶縁層、１２０…絶縁層、１３０…金属酸化物層、１４０…酸化物半導体層、１４１…上面、１４２…下面、１４３…側面、１５０…ゲート絶縁層、１６０…ゲート電極、１７０…絶縁層、１７１、１７３…開口、１８０…絶縁層、１９０…金属酸化物層、２００…ソース・ドレイン電極、２０１…ソース電極、２０３…ドレイン電極、２１０…保持容量、２１１…信号線、２１２…ゲート線、２１３…アノード電源線、２１４…カソード電源線、３００…アレイ基板、３０１、３０１ａ…画素回路、３０２…ソースドライバ回路、３０３…ゲートドライバ回路、３０４…ソース配線、３０５…ゲート配線、３０６…端子部、３０７、３０８…接続配線、３１０…シール部、３１１…液晶素子、３２０…対向基板、３３０…フレキシブルプリント回路基板、３４０…チップ、３５０…保持容量、３６０…絶縁層、３６２…絶縁層、３６３…開口、３７０…共通電極、３８０…絶縁層、３８１…開口、３９０…画素電極、３９２…発光層、３９４…共通電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21A】

【図21B】

【図22】

【図23A】

【図23B】