2024-139941 メモリシステム、コンピュータシステム、プログラムおよび情報格納方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024139941

(43)【公開日】2024-10-10

(54)【発明の名称】メモリシステム、コンピュータシステム、プログラムおよび情報格納方法

(51)【国際特許分類】

   G06F 12/06 20060101AFI20241003BHJP

   G06F 12/00 20060101ALI20241003BHJP

   G11C 16/34 20060101ALI20241003BHJP

   G11C 29/00 20060101ALI20241003BHJP

   G06F 11/20 20060101ALN20241003BHJP

【ＦＩ】

G06F12/06 515H

G06F12/00 597U

G11C16/34 120

G11C29/00 410

G06F11/20 617

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023050896

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100135002

【弁理士】

【氏名又は名称】松岡 直之

(72)【発明者】

【氏名】杉本 勝彦

(72)【発明者】

【氏名】水上 裕貴

【テーマコード（参考）】

5B034

5B160

5B225

5L206

【Ｆターム（参考）】

5B034CC02

5B160AA14

5B160AB26

5B160CA18

5B225CA19

5B225DA03

5B225DA10

5B225DD03

5B225DE08

5B225DE16

5B225EA05

5B225FA01

5L206AA10

5L206BB12

5L206EE02

5L206FF02

(57)【要約】

【課題】不揮発性メモリに格納した情報の信頼性を向上させる技術を提供する。
【解決手段】外部のホストコンピュータ２において使用される保存情報５を格納するメモリシステム３に、第１ブロックおよび第２ブロックを備える不揮発性メモリ３１と、第１ブロックに格納された保存情報５を、第２ブロックに格納するリフレッシュ制御部３０３とを備え、保存情報５が第２ブロックに格納された後において、第１ブロックに格納された保存情報５と、第２ブロックに格納された保存情報５とを選択的に読み出す。
【選択図】図５

【特許請求の範囲】

【請求項1】

外部のホストにおいて使用される保存情報を格納するメモリシステムであって、
第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、
前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段と、
を備え、
前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出すメモリシステム。

【請求項2】

請求項１に記載のメモリシステムであって、
前記第１記憶素子に格納された前記保存情報を前記第２記憶素子に格納するときの履歴を示す履歴情報を格納しており、
前記記憶制御手段は、前記履歴情報に基づいて、前記保存情報を選択的に読み出すメモリシステム。

【請求項3】

請求項１に記載のメモリシステムであって、
前記保存情報が前記第２記憶素子に格納された後において、前記ホストから前記保存情報に対する出力要求があったときに、前記記憶制御手段は、前記第２記憶素子に格納された前記保存情報を選択的に読み出して前記ホストに向けて出力するメモリシステム。

【請求項4】

請求項３に記載のメモリシステムであって、
前記記憶手段は、第３記憶素子をさらに備え、
前記記憶制御手段は、前記第１記憶素子に格納された前記保存情報を、前記第３記憶素子に格納するメモリシステム。

【請求項5】

請求項１に記載のメモリシステムであって、
前記第１記憶素子から前記保存情報を読み出すときの適切な閾値電圧を示す閾値電圧情報を記憶するメモリシステム。

【請求項6】

請求項１に記載のメモリシステムであって、
前記記憶手段に格納された前記保存情報を１回だけ読み出して訂正する第１訂正モードと、前記記憶手段に格納された前記保存情報を複数回読み出して訂正する第２訂正モードとを実行する訂正手段をさらに備え、
前記記憶手段は、第３記憶素子をさらに備え、
前記第１記憶素子に格納された前記保存情報について、前記第１訂正モードによる訂正が可能か否かを示す可否情報を格納し、
前記記憶制御手段は、前記可否情報に応じて、前記第１モードによる訂正が可能な前記保存情報を優先的に読み出して前記第３記憶素子に前記保存情報を格納するメモリシステム。

【請求項7】

請求項１に記載のメモリシステムであって、
前記記憶手段に格納された前記保存情報を消去するときに、前記第２記憶素子に格納された前記保存情報を優先的に消去するメモリシステム。

【請求項8】

保存情報を使用するホストと、前記保存情報を格納するメモリシステムとを備えるコンピュータシステムであって、
前記メモリシステムは、
第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、
前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段と、
を備え、
前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出すコンピュータシステム。

【請求項9】

外部のホストコンピュータにおいて使用される保存情報を格納するコンピュータ読み取り可能なプログラムであって、前記コンピュータによる前記プログラムの実行は、前記コンピュータを、
第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、
前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段と、
を備え、
前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出すメモリシステムとして機能させるプログラム。

【請求項10】

メモリシステムの外部に設けられたホストコンピュータにおいて使用される保存情報を格納する情報格納方法であって、
前記メモリシステムが備える不揮発性の第１記憶素子に前記保存情報を格納する工程と、
前記メモリシステムが備える不揮発性の第２記憶素子に、前記第１記憶素子に格納された前記保存情報を格納する工程と、
前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出す工程と、
を有する情報格納方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性メモリに格納した情報の信頼性を向上させる技術に関する。

【背景技術】

【0002】

ＮＡＮＤフラッシュメモリのような不揮発性の記憶媒体は、記憶素子の特性上、書き込み直後からビットエラーが発生する場合がある。また、書き込まれた情報の読み出しや時間経過などによってもビットエラーが増加する。したがって、従来より、ビットエラーが増加したブロックを別のブロックに複写することで情報の消失を抑制する技術が知られている。このような処理は、「リフレッシュ」と呼ばれており、例えば、特許文献１には、格納する情報に予めエラー訂正符号を付与しておき、閾値以上のビットエラーが発生したかどうかを判定してリフレッシュを行う技術が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１１－２０３７７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところが、不揮発性メモリを使用するメモリシステムの構成によっては、特許文献１に記載されているように、閾値以上のビットエラーが発生したときに、直ちに、リフレッシュを実行できるとは限らないという問題がある。そして、リフレッシュが遅れると、その間にビットエラーが増加し、その後リフレッシュを行おうとしても訂正不能に陥るという問題があった。すなわち、リフレッシュを行う技術において、さらなる信頼性の向上が要求される。

【0005】

本発明は、上記課題に鑑みてなされたものであり、不揮発性メモリに格納した情報の信頼性を向上させる技術を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記の課題を解決するため、請求項１の発明は、外部のホストにおいて使用される保存情報を格納するメモリシステムであって、第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段とを備え、前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出す。

【0007】

また、請求項２の発明は、請求項１の発明に係るメモリシステムであって、前記第１記憶素子に格納された前記保存情報を前記第２記憶素子に格納するときの履歴を示す履歴情報を格納しており、前記記憶制御手段は、前記履歴情報に基づいて、前記保存情報を選択的に読み出す。

【0008】

また、請求項３の発明は、請求項１の発明に係るメモリシステムであって、前記保存情報が前記第２記憶素子に格納された後において、前記ホストから前記保存情報に対する出力要求があったときに、前記記憶制御手段は、前記第２記憶素子に格納された前記保存情報を選択的に読み出して前記ホストに向けて出力する。

【0009】

また、請求項４の発明は、請求項３の発明に係るメモリシステムであって、前記記憶手段は、第３記憶素子をさらに備え、前記記憶制御手段は、前記第１記憶素子に格納された前記保存情報を、前記第３記憶素子に格納する。

【0010】

また、請求項５の発明は、請求項１の発明に係るメモリシステムであって、前記第１記憶素子から前記保存情報を読み出すときの適切な閾値電圧を示す閾値電圧情報を記憶する。

【0011】

また、請求項６の発明は、請求項１の発明に係るメモリシステムであって、前記記憶手段に格納された前記保存情報を１回だけ読み出して訂正する第１訂正モードと、前記記憶手段に格納された前記保存情報を複数回読み出して訂正する第２訂正モードとを実行する訂正手段をさらに備え、前記記憶手段は、第３記憶素子をさらに備え、前記第１記憶素子に格納された前記保存情報について、前記第１訂正モードによる訂正が可能か否かを示す可否情報を格納し、前記記憶制御手段は、前記可否情報に応じて、前記第１モードによる訂正が可能な前記保存情報を優先的に読み出して前記第３記憶素子に前記保存情報を格納する。

【0012】

また、請求項７の発明は、請求項１の発明に係るメモリシステムであって、前記記憶手段に格納された前記保存情報を消去するときに、前記第２記憶素子に格納された前記保存情報を優先的に消去する。

【0013】

また、請求項８の発明は、保存情報を使用するホストと、前記保存情報を格納するメモリシステムとを備えるコンピュータシステムであって、前記メモリシステムは、第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段とを備え、前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出す。

【0014】

また、請求項９の発明は、外部のホストコンピュータにおいて使用される保存情報を格納するコンピュータ読み取り可能なプログラムであって、前記コンピュータによる前記プログラムの実行は、前記コンピュータを、第１記憶素子および第２記憶素子を備える不揮発性の記憶手段と、前記第１記憶素子に格納された前記保存情報を、前記第２記憶素子に格納する記憶制御手段とを備え、前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出すメモリシステムとして機能させる。

【0015】

また、請求項１０の発明は、メモリシステムの外部に設けられたホストコンピュータにおいて使用される保存情報を格納する情報格納方法であって、前記メモリシステムが備える不揮発性の第１記憶素子に前記保存情報を格納する工程と、前記メモリシステムが備える不揮発性の第２記憶素子に、前記第１記憶素子に格納された前記保存情報を格納する工程と、前記保存情報が前記第２記憶素子に格納された後において、前記第１記憶素子に格納された前記保存情報と、前記第２記憶素子に格納された前記保存情報とを選択的に読み出す工程とを有する。

【発明の効果】

【0016】

請求項１ないし１０に記載の発明は、外部のホストにおいて使用される保存情報を格納するメモリシステムであって、第１記憶素子に格納された保存情報を、第２記憶素子に格納する記憶制御手段を備え、保存情報が第２記憶素子に格納された後において、第１記憶素子に格納された保存情報と、第２記憶素子に格納された保存情報とを選択的に読み出す。これにより、例えば、用途に応じて二重化された保存情報を使い分けることができる。

【図面の簡単な説明】

【0017】

【図1】第１の実施の形態におけるコンピュータシステムのブロック図である。

【図2】第１の実施の形態における管理情報を例示する図である。

【図3】フリーブロック情報の初期状態を例示する図である。

【図4】電圧情報の一部分を例示する図である。

【図5】第１の実施の形態におけるメモリシステムが備える機能ブロックをデータの流れとともに示す図である。

【図6】第１の実施の形態における情報格納方法を示す流れ図である。

【図7】リード処理を示す流れ図である。

【図8】リード処理を示す流れ図である。

【図9】第１の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図10】第１の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図11】第１の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図12】第２の実施の形態におけるコンピュータシステムを示す図である。

【図13】第２の実施の形態における管理情報を示す図である。

【図14】可否情報の一部分を例示する図である。

【図15】第２の実施の形態におけるメモリシステムが備える機能ブロックをデータの流れとともに示す図である。

【図16】第２の実施の形態における情報格納方法を示す流れ図である。

【図17】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図18】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図19】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図20】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図21】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【図22】第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【発明を実施するための形態】

【0018】

以下、本発明の好適な実施の形態について、添付の図面を参照しつつ、詳細に説明する。ただし、以下の説明において特に断らない限り、方向や向きに関する記述は、当該説明の便宜上、図面に対応するものであり、例えば実施品、製品または権利範囲等を限定するものではない。

【0019】

また、ここに開示される要素の機能は、当該開示される要素を実行するように構成された、あるいは当該開示される機能を実行するようにプログラミングされた汎用プロセッサ、専用プロセッサ、集積回路、ＡＳＩＣ（特定用途向け集積回路）、従来の回路構成および／またはそれらの組み合わせを含む回路構成あるいは処理回路構成が用いられて実装されてもよい。プロセッサは、それが、その中にトランジスタおよび他の回路構成を含むとき、処理回路構成あるいは回路構成として見なされる。本開示において、回路構成、ユニットあるいは手段は、挙げられた機能を実行するハードウェア、あるいは当該機能を実現するようにプログラミングされたハードウェアである。ハードウェアは、挙げられた機能を実行するようにプログラミングされた、あるいは当該機能を実行するように構成された、ここで開示されるいかなるハードウェアあるいは既知の他のものであってもよい。ハードウェアが、あるタイプの回路構成として見なされるかもしれないプロセッサであるとき、回路構成、手段あるいはユニットは、ハードウェアとソフトウェアとの組み合わせ、ハードウェアを構成するために用いられるソフトウェアおよび／またはプロセッサである。

【0020】

＜１． 第１の実施の形態＞
図１は、第１の実施の形態におけるコンピュータシステム１のブロック図である。コンピュータシステム１は、保存情報５を使用するホストコンピュータ２と、外部のホストコンピュータ２において使用される保存情報５を格納するメモリシステム３とを備えている。

【0021】

詳細な説明を省略するが、ホストコンピュータ２は、一般的なコンピュータ（情報処理装置）として構成されており、メモリシステム３と電気的に接続されている。すなわち、ホストコンピュータ２は、メモリシステム３との間でデータ通信が可能である。

【0022】

特に、ホストコンピュータ２は、メモリシステム３に対して出力要求を行い、メモリシステム３に格納されている保存情報５をメモリシステム３から取得して使用する。すなわち、保存情報５は、メモリシステム３において保管され、必要に応じてホストコンピュータ２によって使用される情報である。以下の説明において、ホストコンピュータ２からの出力要求に応じて、保存情報５を不揮発性メモリ３１から読み出すことを、「ホストリード」と称する。ホストリードされた保存情報５は、ホストコンピュータ２に向けて出力される。

【0023】

なお、保存情報５としては、例えば、ホストコンピュータ２が使用するプログラムや設定情報などが該当する。ただし、保存情報５はこのような情報に限定されるものではない。また、第１の実施の形態では、保存情報５は、ホストコンピュータ２にとっての読み取り専用の情報として説明するが、書き替え可能な情報であってもよい。

【0024】

ホストコンピュータ２に接続されるメモリシステム３は、図１に示すように、ＣＰＵ３０と、不揮発性メモリ３１と、ＲＡＭ３２と、外部インタフェース回路３３と、誤り訂正回路３４と、メモリインタフェース回路３５とを備えている。

【0025】

なお、第１の実施の形態におけるメモリシステム３は、ホストコンピュータ２に対して着脱自在に構成されている。したがって、ユーザはメモリシステム３を交換することも可能である。このような構成としては、例えば、メモリカード（ＰＣカードやＳＤカード等）を想定することができる。ただし、メモリシステム３は、必ずしも着脱自在でなければならないわけではない。ホストコンピュータ２とメモリシステム３とが、コンピュータシステム１において一体的な構造物を構成していてもよい。

【0026】

また、不揮発性メモリ３１に格納された保存情報５をリフレッシュするときに、保存情報５を、一旦、不揮発性メモリ３１から読み出すことを「リフレッシュリード」と称して「ホストリード」と区別する場合がある。リフレッシュリードされた保存情報５は、リフレッシュにおけるコピー元の情報となるが、ホストコンピュータ２に向けて出力されることはない。

【0027】

ＣＰＵ３０は、不揮発性メモリ３１に格納されているプログラム４をＲＡＭ３２に適宜ロードしつつ、実行することにより、各種データの演算を行う。これにより、ＣＰＵ３０は、各種データを作成したり、メモリシステム３が備える各構成（外部インタフェース回路３３、誤り訂正回路３４、および、メモリインタフェース回路３５等）を制御する機能を有している。このように、メモリシステム３は、一種のコンピュータとして構成されている。

【0028】

不揮発性メモリ３１は、プログラム４および保存情報５を格納するために使用される記憶素子である。第１の実施の形態における不揮発性メモリ３１は、いわゆるＮＡＮＤフラッシュメモリである。

【0029】

ただし、不揮発性メモリ３１は、情報を不揮発的（電力の供給がない状態であっても長期間情報を喪失することがない状態。）に格納することが可能であれば、ＮＡＮＤフラッシュメモリに限定されるものではない。また、不揮発性メモリ３１が格納する情報は、プログラム４および保存情報５に限定されるものではない。さらに、プログラム４は、不揮発性メモリ３１以外の不揮発性メモリに格納されていてもよい。

【0030】

従来の技術を適宜採用可能であるため詳細な説明を省略するが、不揮発性メモリ３１が備える記憶素子は、不揮発性メモリ３１において、いずれかのブロックに割り当てられて管理されている。すなわち、不揮発性メモリ３１の記憶領域（多数の記憶素子によって構成される。）は、複数のブロックに分割されている。そして、それぞれのブロックには、不揮発性メモリ３１における物理アドレスが識別子として割り当てられている。したがって、メモリシステム３では、当該物理アドレスによって、不揮発性メモリ３１の各ブロックを特定することができる。なお、不揮発性メモリ３１の各ブロックは、さらに、所定のサイズを有する複数のページに分割されている。

【0031】

以下の説明では、不揮発性メモリ３１が備えるブロックの識別子として「Ｂ」を用いる場合がある。そして、０≦Ｂ≦ｎ（「ｎ」は０以上の整数。）とする。すなわち、不揮発性メモリ３１は、ブロック０からブロックｎまでのｎ＋１個のブロックを備えているものとする。また、ページの識別子として「Ｐ」を用いる場合がある。そして、０≦Ｐ≦ｍ（「ｍ」は０以上の整数。）とする。すなわち、各ブロックは、ページ０からページｍまでのｍ＋１個のページを備えているものとする。さらに、ブロックＢの物理アドレスを「ＰＡＢ」と表現する場合がある。すなわち、ブロック０の物理アドレスは、「ＰＡ０」とする。

【0032】

なお、不揮発性メモリ３１は、初期状態において、未使用（有効な情報が格納されていない）状態のブロックを備えている。

【0033】

ＲＡＭ３２は、揮発性の記憶媒体であり、メモリシステム３において各種データを一時的に記憶する機能を提供する。言い換えれば、ＲＡＭ３２は、メモリシステム３において電子的に固定された情報を一時的に保存する。

【0034】

図１では、ＲＡＭ３２がＣＰＵ３０の外部構成として図示されている。一般にＣＰＵと呼ばれる回路は、内部にＲＡＭやループ回路、フリップフロップ回路、バッファ回路など、電気信号（情報）を一定期間保持（記憶）する素子を備えた回路として構成される。したがって、先述のＣＰＵ３０も現実には、そのような記憶素子を内部に備えた回路として構成される。

【0035】

しかし、ＲＡＭ３２は、ＣＰＵ３０が内部に備える様々な記憶素子も含むものとして説明する。すなわち、ＲＡＭ３２は、ＣＰＵ３０の内部・外部を問わず、ＣＰＵ３０が使用する情報を一時的に格納する記憶装置の総称である。したがって、ＲＡＭ３２に格納されると説明される情報は、図１に示すように、ＣＰＵ３０の外部に設けられた回路に格納されなければならないことを意味するものではない。

【0036】

ＲＡＭ３２は、すでに説明したようにＣＰＵ３０によってロードされたプログラム４を記憶するために使用されるが、ＲＡＭ３２が記憶する情報はプログラム４に限定されるものではない。例えば、ＣＰＵ３０によって一時的に作成される情報（演算中の情報など）が格納されてもよい。図１では、ＲＡＭ３２が管理情報４０を格納すると図示している。

【0037】

図２は、第１の実施の形態における管理情報４０を例示する図である。管理情報４０は、プログラム４に含まれる情報であってＣＰＵ３０によって使用される。より詳細には、管理情報４０は、プログラム４の一部として不揮発性メモリ３１に格納されており、必要に応じてＲＡＭ３２にロードされてＣＰＵ３０によって参照される。

【0038】

図２に示すように、第１の実施の形態における管理情報４０は、論物変換情報４１、フリーブロック情報４２、ターゲット情報４３、履歴情報４４、および、電圧情報４５を含む情報である。ただし、管理情報４０を構成する各情報は、必ずしもひとまとまりの情報として扱われていなければならないわけではない。適宜、使用可能な状態で、作成や更新、あるいは、格納がされていればよい。

【0039】

論物変換情報４１は、不揮発性メモリ３１に格納されている情報（例えば保存情報５）の論理アドレスと、当該情報の不揮発性メモリ３１における格納場所を示す物理アドレスとの対応関係を一対一で示す情報である。ＣＰＵ３０は、論物変換情報４１を参照することにより、ホストコンピュータ２から伝達された論理アドレスを、対応する物理アドレスに変換することができる。

【0040】

詳細は後述するが、リフレッシュが行われた保存情報５については、リフレッシュ元の物理アドレスで示されるブロック（第１記憶素子）と、リフレッシュ先の物理アドレスで示されるブロック（第２記憶素子）とに二重化されて格納された状態となる。二重化された保存情報５とは、２つの異なるブロックに別々に格納された保存情報５であって、互いの論理アドレスが同一の保存情報５である。

【0041】

多重化された保存情報５は、物理アドレスは異なるが、論理アドレスが同一であるため、例えば、ホストコンピュータ２からは同一の情報に見える。しかし、格納されているブロックの劣化やリフレッシュされたときのエラー訂正等により、不揮発性メモリ３１に格納されているときのビットの状態は、多重化された保存情報５において必ずしも同一ではない。

【0042】

すでに説明したように、論物変換情報４１は、論理アドレスと物理アドレスとを一対一で示す情報である。言い換えれば、多重化された保存情報５（論理アドレスが同一の保存情報５）については、いずれか一方だけが論物変換情報４１に格納される。そして、ホストリードのとき（ホストコンピュータ２からの出力要求に従って保存情報５を読み出すとき）は、論物変換情報４１が参照される。したがって、論物変換情報４１を参照して保存情報５を読み出すことは、リフレッシュ後に多重化された保存情報５については、一方のみ（論物変換情報４１に記述されている物理アドレスに格納されている方の保存情報５のみ）を選択的に読み出すことに相当する。

【0043】

フリーブロック情報４２は、不揮発性メモリ３１の全ブロックの各々について、使用中のブロックか、使用されていないブロック（有効な情報が格納されていない空き状態のブロック）かの区別を示す情報である。

【0044】

図３は、フリーブロック情報４２の初期状態を例示する図である。フリーブロック情報４２は、不揮発性メモリ３１が備える全ブロックの各々についてレコードが作成されており、１つのレコードには、１つのブロックの物理アドレスと、当該ブロックが使用中であるか未使用であるかを示す情報（使用状況）とが格納されている。

【0045】

メモリシステム３の不揮発性メモリ３１は、構成する記憶素子のすべてに有効な情報が格納されているわけではなく、予め空き領域の記憶素子（ブロック）を備えている。ＣＰＵ３０は、不揮発性メモリ３１に新たな情報を格納する必要が生じたときに、フリーブロック情報４２を参照することによって、その時点で使用可能なブロックの物理アドレスを取得することができる。

【0046】

なお、フリーブロック情報４２は、使用中または未使用状態のいずれか一方のブロックの物理アドレスのみを格納するように構成してもよい。

【0047】

フリーブロック情報４２の初期状態を示す図３では、ブロック０からブロックｋ－１（「ｋ」は、０≦ｋ＜ｎを満たす整数。）までのブロックが使用中を示す「１」であり、ブロックｋからブロックｎまでが未使用を示す「０」となっている。したがって、第１の実施の形態における不揮発性メモリ３１は、初期状態において、ブロック０からブロックｋ－１までのｋ個のブロックが使用中のブロックであり、ブロックｋからブロックｎまでが未使用のブロックである。なお、第１の実施の形態における不揮発性メモリ３１は、ｋ（初期状態で使用中のブロック数）＞ｎ－ｋ＋１（初期状態で未使用状態のブロック数）であるが、このような関係に限定されるものではない。

【0048】

図２に戻って、ターゲット情報４３は、リフレッシュが必要と判断された保存情報５の論理アドレスを示す情報である。より詳細には、ターゲット情報４３は、不揮発性メモリ３１に格納されている保存情報５の全論理アドレスと、各論理アドレスで示される保存情報５のリフレッシュの要否を示す情報とが関連づけられて格納されている。ターゲット情報４３において、要否を示す情報が「０」であれば関連づけられている保存情報５のリフレッシュが「不要」であることを示し、「１」であれば関連づけられている保存情報５のリフレッシュが「必要」であることを示すものとする。

【0049】

ＣＰＵ３０は、メモリシステム３においてリフレッシュが許可されたときに、ターゲット情報４３を参照することにより、実際にリフレッシュを実行すべき論理アドレスを取得することができる。なお、ターゲット情報４３において、要否を示す情報の初期値は「０」である。

【0050】

履歴情報４４は、メモリシステム３において、リフレッシュが行われる度に、その記録として１つのレコードが作成される情報である。履歴情報４４の各レコードは、過去のリフレッシュの状況を示す情報であって、保存情報５の論理アドレスと、不揮発性メモリ３１を構成するブロックの物理アドレスとを格納している。履歴情報４４のレコードが格納する論理アドレスは、過去のリフレッシュにおいて、リフレッシュが必要であると判断された保存情報５を示す論理アドレスである。また、履歴情報４４のレコードが格納する物理アドレスは、過去のリフレッシュにおいてリフレッシュが必要であると判断された保存情報５を格納していたブロックの物理アドレスである。

【0051】

なお、リフレッシュにおいてリフレッシュが必要であると判断された保存情報５を格納していたブロックを「リフレッシュ元のブロック」と称する。したがって、履歴情報４４に記録される物理アドレスは、過去のリフレッシュにおけるリフレッシュ元のブロックを示す物理アドレスである。また、リフレッシュのために保存情報５を読み出すブロックを「コピー元のブロック」と称する。

【0052】

上記のとおり、リフレッシュの対象となった保存情報５の論理アドレスと、当該リフレッシュが必要とされたブロックの物理アドレスとを関連づけた情報を、便宜上、「履歴情報４４」と称するが、「履歴」という名称に技術的意味があるわけではない。詳細は後述するが、メモリシステム３では、ブロックの再利用のために、リフレッシュ元のブロックに格納されている保存情報５を消去する場合がある。

【0053】

不揮発性メモリ３１においてこのような消去が行われたとしても、リフレッシュが行われたという「履歴」が消滅するわけではない。しかし、詳細は後述するが、リフレッシュ元のブロックに格納されている保存情報５が消去されたとき、メモリシステム３は、当該ブロックのレコードを履歴情報４４から消去する。すなわち、メモリシステム３は、リフレッシュの履歴を永久に履歴情報４４に記録しておくわけではない。

【0054】

リフレッシュ元のブロックに格納されている保存情報５が消去されると、多重化されているブロックが１つ減少する。そして、多重化されているブロックが１つ減少したときに、当該ブロックのレコードが履歴情報４４から削除される。一方、すでに説明したように、リフレッシュが実行されて、多重化されているブロックが１つ増加したときに、リフレッシュ元のブロックのレコードが履歴情報４４に追加される。したがって、履歴情報４４は、不揮発性メモリ３１における保存情報５の多重化の状況を示す情報と言える。

【0055】

メモリシステム３では、リフレッシュ元のブロックと、コピー元のブロックとが一致するとは限らない。すなわち、リフレッシュが必要であると判断された保存情報５を、当該保存情報５を格納しているブロック（リフレッシュ元のブロック）から読み出すのではなく、他のブロック（コピー元のブロックとなる。）から読み出してコピーすることによりリフレッシュを実行する場合がある。

【0056】

ＣＰＵ３０は、論理アドレスによって履歴情報４４を参照することにより、当該論理アドレスで示される保存情報５が、不揮発性メモリ３１において多重化されているか否かを判定することができる。より詳細には、検索に用いた論理アドレスを格納したレコードを履歴情報４４から検出することができれば（検出されるレコードは１つとは限らない。）、当該論理アドレスで示される保存情報５が、当該レコードに格納されている物理アドレスで示されるブロック（リフレッシュ元のブロック）と、論物変換情報４１に格納されている物理アドレスで示されるブロック（リフレッシュ先のブロック）とに多重化されていることがわかる。また、当該論理アドレスの保存情報５が多重化されていた場合には、当該保存情報５のリフレッシュ元のブロックを示す物理アドレスを特定することも可能である。

【0057】

すでに簡単に説明したように、リフレッシュが行われた保存情報５については、当該リフレッシュ元の物理アドレスで示されるブロックと、リフレッシュ先の物理アドレスで示されるブロックとに二重化されて格納された状態となる。詳細は後述するが、リフレッシュリードのとき（リフレッシュのために保存情報５を読み出すとき）は、履歴情報４４が参照され、二重化された保存情報５については、リフレッシュ元のブロックが特定される。したがって、履歴情報４４を参照して保存情報５を読み出すことは、リフレッシュ後に多重化された保存情報５については、リフレッシュ元のブロックに格納されている方の保存情報５を選択的に読み出すことに相当する。

【0058】

図４は、電圧情報４５の一部分を例示する図である。

【0059】

一般的なＮＡＮＤフラッシュメモリから情報を読み出すときには、ブロックの各ページについて、それぞれ適切な閾値電圧で情報を読み出す必要がある。しかし、この適切な閾値電圧は、ページへのアクセス回数等によって変化する。したがって、ＮＡＮＤフラッシュメモリに格納されている情報を読み出すときには、各ページごとに、適切な閾値電圧をサーチしながら情報の読み出しを行う必要がある。このような処理が必要となるのは、ホストリードに限られるものではなく、リフレッシュリードのときも同様である。

【0060】

メモリインタフェース回路３５は、リフレッシュリードのときにサーチした、リフレッシュ元のブロックの各ページごとの適切な閾値電圧をＣＰＵ３０に通知する機能を備えている。ＣＰＵ３０は、このようにして収集した適切な閾値電圧を、電圧情報４５としてＲＡＭ３２に格納する。

【0061】

電圧情報４５を構成するレコードは、不揮発性メモリ３１を構成するブロックの物理アドレスと、ブロックにおけるページ識別子と、各ページを読み出すときに使用した適切な閾値電圧の値とから構成される。第１の実施の形態では、１つのブロックはｍ＋１個のページから構成される。したがって、図４に示すように１つのブロック（同一の物理アドレスが格納されている）には、ｍ＋１個のレコードが存在し、各レコードにはページ識別子と閾値電圧とが関連づけられている。

【0062】

第１の実施の形態では、リフレッシュが未だ行われたことのないブロック（図４においてＰＡ０で示されるブロック０）については、当該ブロックの閾値電圧として、全ページに共通の初期値「０」が格納されている。閾値電圧として「０」が格納されているページについては、情報を読み出すときの適切な閾値電圧が記録されておらず、適切な閾値電圧が不明であることを示すものとする。

【0063】

一方、図４に示す例では、リフレッシュが行われたブロック１（図４において物理アドレスＰＡ１が格納されているブロック）のページ０およびページ１のレコードには閾値電圧Ｖ０が格納されており、ページｍ－１のレコードには閾値電圧Ｖ３が格納されており、ページｍのレコードには閾値電圧Ｖ４が格納されている。

【0064】

なお、すべてのブロックについての閾値電圧の初期値を予め格納しておくのではなく、リフレッシュが行われたブロックについてのみ電圧情報４５を作成するように構成してもよい。その場合は、電圧情報４５の容量を抑制することができる。さらに、適切な閾値電圧のサーチを開始する際に最初にセットされる閾値電圧を、「０」の代わりに、電圧情報４５における閾値電圧の初期値としてもよい。

【0065】

図１に戻って、外部インタフェース回路３３の詳細は図示しないが、外部インタフェース回路３３は、ホストコンピュータ２と電気的に接続される端子と、各種情報（ホストコンピュータ２から入力された情報や、誤り訂正回路３４から入力された情報等）を格納する記憶素子とを備える回路である。外部インタフェース回路３３は、ＣＰＵ３０と接続されており、ＣＰＵ３０からの制御信号に応じて制御される。なお、詳細な説明は省略するが、外部インタフェース回路３３は、メモリシステム３に対する、外部（ホストコンピュータ２に限定されない。）からの電力供給を受ける機能も有している。

【0066】

誤り訂正回路３４は、詳細は図示しないが、各種情報（外部インタフェース回路３３に対して出力する情報や、メモリインタフェース回路３５との間で入出力する情報等）を格納する記憶素子と、必要に応じて当該記憶素子に記憶された情報のエラービットを訂正するための回路とを備える回路である。誤り訂正回路３４は、ＣＰＵ３０と接続されており、ＣＰＵ３０からの制御信号に応じて制御される。また、詳細は後述するが、誤り訂正回路３４は、訂正を行ったときの状況をＣＰＵ３０に通知する機能も有している。

【0067】

メモリインタフェース回路３５は、ＣＰＵ３０からの制御信号に応じて、不揮発性メモリ３１に情報を書き込んだり、不揮発性メモリ３１から情報を読み出したりする回路である。詳細は図示しないが、メモリインタフェース回路３５は、各種情報（誤り訂正回路３４との間で入出力する情報等）を格納する記憶素子を備えている。

【0068】

第１の実施の形態では、ホストコンピュータ２が、メモリシステム３を、読み込み専用の記録媒体として使用する例で説明する。したがって、ホストコンピュータ２は、メモリシステム３の不揮発性メモリ３１に対して、保存情報５を格納するように指示することはないものとして説明する。しかし、メモリシステム３は、リフレッシュのときや、更新された管理情報４０を保存するときなどにおいて、不揮発性メモリ３１に新たな情報を書き込むことがある。

【0069】

図５は、第１の実施の形態におけるメモリシステム３が備える機能ブロックをデータの流れとともに示す図である。図５に示す外部インタフェース制御部３００、訂正制御部３０１、メモリインタフェース制御部３０２およびリフレッシュ制御部３０３は、ＣＰＵ３０がプログラム４に従って動作することにより実現される機能ブロックである。

【0070】

リフレッシュフラグ３２０は、メモリシステム３においてリフレッシュが行われているか否かを示す情報である。リフレッシュフラグ３２０に示される値は、「０」または「１」である。リフレッシュフラグ３２０は、初期値が「０」であり、「０」のときは、メモリシステム３においてリフレッシュが行われていないことを示すものとする。一方で、リフレッシュフラグ３２０が「１」のときは、リフレッシュが行われていることを示すものとする。

【0071】

リード物理アドレス３２１は、不揮発性メモリ３１における物理アドレスを示す情報である。リード物理アドレス３２１は、当該物理アドレスで示されるブロックに格納されている情報を読み取るときに、メモリインタフェース回路３５によって使用される。

【0072】

ライト物理アドレス３２２は、不揮発性メモリ３１における物理アドレスを示す情報である。ライト物理アドレス３２２は、当該物理アドレスで示されるブロックに情報を書き込む（ライトする）ときに、メモリインタフェース回路３５によって使用される。

【0073】

なお、説明を簡単にするために、ここではリード物理アドレス３２１およびライト物理アドレス３２２が別々の情報として存在するとして説明する。しかし、例えば、メモリインタフェース回路３５は、物理アドレスが単独で与えられたときには与えられた物理アドレスが読み込むための物理アドレス（リード物理アドレス３２１に相当する。）であると解釈し、物理アドレスが保存情報５とともに与えられたときには与えられた物理アドレスが当該保存情報５を書き込むための物理アドレス（ライト物理アドレス３２２に相当する。）であると解釈してもよい。すなわち、適宜作成される物理アドレスの用途が区別できるならば、どのような構成が採用されてもよい。

【0074】

論理アドレス３２３は、保存情報５の読み出し要求（出力要求）に含まれる論理アドレスであって、ホストコンピュータ２が要求する保存情報５を識別するための情報である。

【0075】

外部インタフェース制御部３００は、外部インタフェース回路３３を制御する機能を有している。外部インタフェース回路３３が、ホストコンピュータ２から出力要求を受け取ったとき、外部インタフェース制御部３００は、当該出力要求に含まれる論理アドレスに基づいて論理アドレス３２３を作成するとともに、管理情報４０の論物変換情報４１を参照して、リード物理アドレス３２１を作成する。

【0076】

また、外部インタフェース制御部３００は、リフレッシュを許可するコマンド（リフレッシュ許可）を外部インタフェース回路３３がホストコンピュータ２から受け取ったとき、その旨をリフレッシュ制御部３０３に通知する。さらに、外部インタフェース回路３３において出力要求に応答するための保存情報５の準備が整ったとき、当該保存情報５をホストコンピュータ２に向けて出力するように、外部インタフェース回路３３を制御する。

【0077】

訂正制御部３０１は、不揮発性メモリ３１から読み出された情報（保存情報５）を訂正するように、誤り訂正回路３４を制御する。また、訂正制御部３０１は、誤り訂正回路３４によって訂正された情報を、必要に応じて、外部インタフェース回路３３またはメモリインタフェース回路３５に伝達するように、誤り訂正回路３４を制御する。さらに、訂正制御部３０１は、誤り訂正回路３４が実行した訂正後の処理の状況を示す訂正結果に従って、ターゲット情報４３を更新する機能も有している。

【0078】

メモリインタフェース制御部３０２は、メモリインタフェース回路３５を制御する機能を有している。メモリインタフェース制御部３０２は、メモリインタフェース回路３５にリード物理アドレス３２１を伝達して、不揮発性メモリ３１の当該物理アドレスから保存情報５を読み出すようにメモリインタフェース回路３５を制御する。また、メモリインタフェース制御部３０２は、不揮発性メモリ３１から保存情報５が読み出されたときは、誤り訂正回路３４に伝達するようにメモリインタフェース回路３５を制御する。

【0079】

また、メモリインタフェース制御部３０２は、メモリインタフェース回路３５にライト物理アドレス３２２を伝達して、不揮発性メモリ３１に保存情報５を書き込むようにメモリインタフェース回路３５を制御する。さらに、メモリインタフェース制御部３０２は、電圧情報４５を書き替えるとともに、必要に応じて、メモリインタフェース回路３５に伝達する。

【0080】

リフレッシュ制御部３０３は、適宜、管理情報４０を参照しつつ、メモリシステム３におけるリフレッシュを実行するために必要な処理を制御する機能を有している。

【0081】

リフレッシュ制御部３０３は、リフレッシュを実行するタイミングを決定し、リフレッシュフラグ３２０を「１」に書き替えるとともに、リフレッシュが終了するとリフレッシュフラグ３２０を「０」に戻す。すなわち、リフレッシュ制御部３０３は、リフレッシュフラグ３２０を管理する機能を有している。

【0082】

第１の実施の形態におけるコンピュータシステム１では、リフレッシュを行うタイミングは、リフレッシュ許可によってホストコンピュータ２からメモリシステム３に向けて通知される（許可される）例で説明する。しかし、メモリシステム３が比較的高いスペックのＣＰＵ３０を備えている場合などにおいては、リフレッシュ制御部３０３が独自に検出する様々な状況に応じてリフレッシュを実行するタイミングを判断してもよい。例えば、所定の時間が経過したことや、ターゲット情報４３が書き替えられたことなどを検出して判定してもよい。

【0083】

また、リフレッシュ制御部３０３は、ターゲット情報４３を参照して、リフレッシュの対象となるブロックを決定する。詳細は後述するが、第１の実施の形態におけるメモリシステム３は、リフレッシュを実行するときに、リフレッシュの対象となったブロックから保存情報５を読み出すとは限らない。リフレッシュ制御部３０３は、リフレッシュの対象となるブロックを決定した後、履歴情報４４を参照して、リフレッシュのための読み出しを行うブロックをさらに決定する。

【0084】

また、リフレッシュ制御部３０３は、フリーブロック情報４２を参照して、リフレッシュにおける保存情報５の新たな格納先となるブロック（リフレッシュ先ブロック）を決定する。さらに、リフレッシュ制御部３０３は、論物変換情報４１や履歴情報４４を編集する機能を有しているが詳細は後述する。

【0085】

以上が、第１の実施の形態におけるコンピュータシステム１の構成および機能の説明である。次に、第１の実施の形態におけるコンピュータシステム１によって実現される情報格納方法について説明する。

【0086】

図６は、第１の実施の形態における情報格納方法を示す流れ図である。図６は、特に、メモリシステム３の動作を示している。なお、図６に示す処理が開始されるまでに、不揮発性メモリ３１には保存情報５が、すでに格納されているものとする。すなわち、保存情報５を第１記憶素子に格納する工程はすでに完了しているものとする。

【0087】

図６に示す処理を開始すると、メモリシステム３は、不揮発性メモリ３１からプログラム４をＲＡＭ３２にロードする（ステップＳ１１）。ステップＳ１１では、管理情報４０もＲＡＭ３２に格納され、ＣＰＵ３０によって使用可能な状態となる。

【0088】

例えば、メモリシステム３は、外部からメモリシステム３に対して電力の供給が開始されたときにステップＳ１１を実行する。また、ステップＳ１１が実行されるときに、リフレッシュフラグ３２０は、初期値「０」にセットされるものとする。

【0089】

ステップＳ１１の処理が完了すると、ＣＰＵ３０は、ロードされたプログラム４の実行を開始し、ホストコンピュータ２からの指示を検出するまで待機する状態となる（ステップＳ１２）。このとき、ＣＰＵ３０は、スリープモードのような消費電力の低い動作モードに移行していてもよい。ホストコンピュータ２からの指示は、割り込み信号として伝達されるため、スリープモード中であっても検出可能である。ただし、ＣＰＵ３０は、他の処理を実行しつつ、待機していてもよい。

【0090】

外部インタフェース回路３３がホストコンピュータ２からの指示を受け取ると（ステップＳ１２においてＹｅｓ。）、ＣＰＵ３０（外部インタフェース制御部３００）は、ホストコンピュータ２からの指示が、出力要求か（ステップＳ１３）、リフレッシュ許可か（ステップＳ１４）、あるいは、終了指示か（ステップＳ１５）を判定する。ただし、メモリシステム３は、より多種類のコマンド（ホストコンピュータ２からの指示）を解析する機能を備えていてもよい。

【0091】

ホストコンピュータ２からの指示が「終了」であった場合（ステップＳ１５においてＹｅｓ。）、ＣＰＵ３０は、プログラム４による処理を終了する。

【0092】

また、ホストコンピュータ２からの指示が出力要求であった場合（ステップＳ１３においてＹｅｓ。）、外部インタフェース制御部３００は、当該出力要求とともにホストコンピュータ２から伝達される情報を外部インタフェース回路３３から取得して論理アドレス３２３を作成する。このようにして作成される論理アドレス３２３は、出力要求によって要求されている保存情報５を示す情報である。

【0093】

また、外部インタフェース制御部３００は、論理アドレス３２３により、論物変換情報４１を参照する。これにより、外部インタフェース制御部３００は、論物変換情報４１において、論理アドレス３２３に関連づけられている物理アドレスを取得して、リード物理アドレス３２１を作成する（ステップＳ１６）。

【0094】

外部インタフェース制御部３００によってリード物理アドレス３２１が作成されると、ＣＰＵ３０は、ページ番号を示すＰに「ｓ」をセットして（ステップＳ１７）、リード処理を実行する（ステップＳ１８）。なお、ｓは、０≦ｓ≦ｍを満たす整数であり、ホストコンピュータ２から出力要求された保存情報５の最初のページ番号を示すものとする。

【0095】

図７および図８は、リード処理を示す流れ図である。リード処理は、リード物理アドレス３２１が作成されたことを契機として開始される処理であり、不揮発性メモリ３１を構成するブロックのページ（Ｐで示される。）ごとに実行される。

【0096】

図７に示すリード処理が開始されると、メモリインタフェース制御部３０２は、すでに作成されているリード物理アドレス３２１を取得する（ステップＳ３０）。

【0097】

ホストコンピュータ２からの出力要求があったときにステップＳ３０で取得されるリード物理アドレス３２１は、直前のステップＳ１６において作成された情報であり、論物変換情報４１に従って変換された物理アドレスである。

【0098】

一方、詳細は後述するが、リフレッシュ許可があったときにステップＳ３０で取得されるリード物理アドレス３２１は、論物変換情報４１に従って変換される物理アドレスに限定されるものではなく、履歴情報４４から抽出される物理アドレスの場合もある。

【0099】

ステップＳ３０を実行すると、メモリインタフェース制御部３０２は、リフレッシュフラグ３２０を参照して、リフレッシュフラグ３２０が「１」か否かを判定する（ステップＳ３１）。

【0100】

すでに説明したように、リフレッシュフラグ３２０は、リフレッシュが行われているとき「１」であり、リフレッシュが行われていないとき「０」に制御される。したがって、ステップＳ３１の判定は、メモリシステム３においてリフレッシュが行われているか否かを確認することに相当する。

【0101】

まず、ステップＳ３１において、リフレッシュが行われていないと判定された場合（ステップＳ３１おいてＮｏ。）について説明する。

【0102】

このときメモリインタフェース制御部３０２は、メモリインタフェース回路３５に、読み込み時の閾値電圧として初期値を伝達する（ステップＳ３２）とともに、リード物理アドレスとページＰとを伝達する。すなわち、メモリインタフェース制御部３０２は、当該物理アドレスで示されるブロックのページＰから、伝達した閾値電圧で保存情報５を読み込むようにメモリインタフェース回路３５を制御する。これにより、メモリインタフェース回路３５は、当該ページから保存情報５を読み出すために不揮発性メモリ３１にアクセスし、保存情報５を読み出す（ステップＳ３３）。

【0103】

次に、メモリインタフェース制御部３０２は、読み出した保存情報５を誤り訂正回路３４に伝達するようにメモリインタフェース回路３５を制御する。これにより、メモリインタフェース回路３５は、当該保存情報５を誤り訂正回路３４に伝達する（ステップＳ３４）。

【0104】

ステップＳ３４が実行されると、訂正制御部３０１は、誤り訂正回路３４が保持した情報を訂正するように誤り訂正回路３４を制御する。これにより、誤り訂正回路３４は、保存情報５を訂正する（ステップＳ３５）。

【0105】

なお、第１の実施の形態におけるステップＳ３５の訂正は、ＥＣＣ（Error Correcting Code）を用いるが、従来の技術を適宜採用可能であるため、説明を省略する。また、ステップＳ３５が実行されることによってエラーが訂正される情報は、ステップＳ３４においてメモリインタフェース回路３５から誤り訂正回路３４に伝達された保存情報５（１ページ分の保存情報５）である。

【0106】

ステップＳ３５が実行されると、ＣＰＵ３０は、メモリインタフェース回路３５がステップＳ３３を実行することによって保存情報５を読み出すことに成功したか否かを判定する（ステップＳ３６）。より具体的には、ステップＳ３６における判定は、誤り訂正回路３４から得られた訂正結果に基づいて、訂正制御部３０１が判定する。言い換えれば、メモリシステム３は、不揮発性メモリ３１から読み出した保存情報５を、誤り訂正回路３４が正常に訂正することができた場合に、保存情報５の読み出しに成功したと判定する。

【0107】

メモリインタフェース回路３５にセットされた閾値電圧が適切でない場合、ステップＳ３３を実行したとしても、誤り訂正回路３４は保存情報５を正常に訂正することができず、ステップＳ３６においてＮｏと判定する。したがって、ステップＳ３６においてＮｏと判定された場合、メモリインタフェース制御部３０２は、閾値電圧を変更してセットしなおし（ステップＳ３７）、ステップＳ３３に戻って処理を繰り返す。

【0108】

このように、ステップＳ３３ないしＳ３７が繰り返されることによって、保存情報５の読み出しのための適切な閾値電圧がサーチされ、適切な閾値電圧によってステップＳ３３が実行されたときに、保存情報５の読み出しに成功し、ステップＳ３６においてＹｅｓと判定される。

【0109】

なお、適切な閾値電圧をサーチする際に、どのように閾値電圧を変更するかについては、適宜、従来の技術を適用することができる。例えば、低い値を初期値とし、順次、所定の値だけ上昇させながらサーチしてもよい。逆に、高い値を初期値とし、順次、所定の値だけ下降させながらサーチしてもよい。あるいは、中央値を初期値とし、順次、上下の値に振幅を拡大するかのようにサーチしてもよい。また、本実施の形態では、サーチした結果、適切な閾値電圧が決定できなかった場合（サーチにおける最終値を用いても読み出しに成功しなかった場合）については説明を省略する。

【0110】

次に、ステップＳ３１において、リフレッシュが行われていると判定された場合について説明する。

【0111】

このときメモリインタフェース制御部３０２は、ステップＳ３０で取得したリード物理アドレス３２１とページＰとによって電圧情報４５のレコードを特定し、当該レコードに格納されている閾値電圧を取得して、当該閾値電圧が初期値「０」であるか否かを判定する（ステップＳ３８）。

【0112】

電圧情報４５において、閾値電圧の初期値「０」が他の値に書き替えられている場合とは、リード物理アドレス３２１で示されるブロックのページＰを読み出すときの適切な閾値電圧が電圧情報４５に記録されていることを意味する。すなわち、ステップＳ３８の判定は、これから読み出すページＰについて、適切な閾値電圧が、すでに電圧情報４５に記録されているか否かを判定することに相当する。

【0113】

閾値電圧が「０」のとき（ステップＳ３８においてＹｅｓ。）、適切な閾値電圧が記録されていないと判断し、メモリインタフェース制御部３０２は、すでに説明したステップＳ３２からの処理を実行する。これにより、読み出すための適切な閾値電圧のサーチが開始される。すなわち、リフレッシュリードのときであっても、適切な閾値電圧が未だ記録されていないページＰが読み出しの対象となった場合には、ホストリードのときと同様に、保存情報５を読み出すための適切な閾値電圧のサーチが行われる。

【0114】

第１の実施の形態では、ホストリードによって保存情報５の読み出しを行っても、そのときの適切な閾値電圧を電圧情報４５に記録することはない。したがって、初めてリフレッシュリードの対象となったブロックについてリフレッシュが行われるとき、ステップＳ３８は実行されるが、そのときまでに当該ブロックがリフレッシュリードされたことはないため、未だ適切な閾値電圧は記録されていない。このような状況が生じた場合であっても、メモリシステム３は、ステップＳ３８からステップＳ３２を実行することにより、適切な閾値電圧のサーチを行うことができる。

【0115】

一方、閾値電圧が「０」でないとき（ステップＳ３８においてＮｏ。）、メモリインタフェース制御部３０２は、ステップＳ３８で取得した閾値電圧を、ページＰから保存情報５を読み出すための閾値電圧としてセットする（ステップＳ３９）。そして、すでに説明したステップＳ３３を実行するようにメモリインタフェース回路３５を制御する。

【0116】

第１の実施の形態における電圧情報４５に記録されている初期値以外の閾値電圧は、少なくとも１回は、ページＰに格納されている保存情報５を読み出すことに成功したときの閾値電圧である。また、当該ページＰのブロックは、閾値電圧が電圧情報４５に記録された後は、比較的頻繁にアクセスされるホストリードの対象から除外されるため、当該ブロックの劣化は抑制されており、適切な閾値電圧の変化も抑制されている。したがって、ステップＳ３９を実行してからステップＳ３３を実行することによって、メモリシステム３は、保存情報５の読み出しに成功する可能性を高めることができる。

【0117】

これにより、第１の実施の形態におけるコンピュータシステム１は、リフレッシュにおいて、保存情報５を読み出すための適切な閾値電圧をサーチする時間を短縮することができる。

【0118】

なお、電圧情報４５を用いたとしても、保存情報５を読み出すことに失敗した場合には、ステップＳ３６においてＮｏと判定され、ステップＳ３７が実行されて、再び、ステップＳ３３が実行される。すなわち、電圧情報４５に格納されている閾値電圧が適切でなくなった場合には、閾値電圧のサーチが行われる。

【0119】

保存情報５の読み出しに成功し、ステップＳ３６においてＹｅｓと判定すると、メモリインタフェース制御部３０２は、再びリフレッシュフラグ３２０を参照し、リフレッシュフラグ３２０が「１」か否かを判定する（図８：ステップＳ４１）。すなわち、リフレッシュが行われているか否かを判定する。

【0120】

リフレッシュリードのとき、不揮発性メモリ３１から読み出され、誤り訂正回路３４によってエラーの訂正が実行された保存情報５は、リフレッシュのために不揮発性メモリ３１に書き込むべき情報である。したがって、ステップＳ４１においてＹｅｓと判定された場合（リフレッシュリードの場合）、訂正制御部３０１は、当該保存情報５を、メモリインタフェース回路３５に伝達するように、誤り訂正回路３４を制御する。これにより、リフレッシュリードされた保存情報５は、誤り訂正回路３４によってメモリインタフェース回路３５に伝達される（ステップＳ４２）。

【0121】

さらに、メモリインタフェース制御部３０２は、ステップＳ３３で読み出しに使用した閾値電圧（今回の読み出しに成功した閾値電圧）を、ステップＳ３１で特定した電圧情報４５のレコードに格納して記録する（ステップＳ４３）。

【0122】

このとき記録される閾値電圧は、すでに電圧情報４５に記録されている値（ステップＳ３９でセットされた値）である場合もある。しかし、ステップＳ３８でＮｏと判定されサーチにより検出された値である場合や、記録されていた閾値電圧を使用したけれども、保存情報５を読み出すことができず、再びサーチされて検出された値である場合もある。

【0123】

このようにサーチにより検出された値は、電圧情報４５に記録されていない値である。したがって、メモリインタフェース制御部３０２は、リフレッシュリードが実行されたときにはステップＳ４３を実行することにより、リフレッシュリードに使用した閾値電圧を、確実に電圧情報４５に記録する。

【0124】

なお、ステップＳ４３を実行すると、メモリシステム３（ＣＰＵ３０）は、リード処理を終了する。

【0125】

次に、ステップＳ４１においてＮｏの場合（リフレッシュリードでない場合）について説明する。

【0126】

リフレッシュリードでないとき、不揮発性メモリ３１から読み出され、誤り訂正回路３４によってエラーの訂正が実行された保存情報５は、ホストコンピュータ２に向けて出力すべき情報である。したがって、ステップＳ４１においてＮｏと判定された場合（リフレッシュリードでない場合）、訂正制御部３０１は、保存情報５を、外部インタフェース回路３３に伝達するように、誤り訂正回路３４を制御する。これにより、誤り訂正回路３４は、訂正が完了した保存情報５を外部インタフェース回路３３に伝達する（ステップＳ４４）。

【0127】

ステップＳ４４が実行されると、訂正制御部３０１は、ステップＳ３５を実行したときに誤り訂正回路３４から伝達された訂正結果に基づいて、訂正制御部３０１がエラービットの数を検出し、所定値以上か否かを判定する（ステップＳ４５）。

【0128】

検出されたエラービットの数が所定値以上の場合（ステップＳ４５においてＹｅｓ。）、訂正制御部３０１は、ステップＳ３５で訂正された保存情報５（読み出された保存情報５）の劣化が進行していると判断する。この場合、訂正制御部３０１は、当該保存情報５の論理アドレス（論理アドレス３２３）を取得して、ターゲット情報４３を検索し、当該論理アドレスに関連づけられている要否を示す情報を「１」とする。これにより、所定値以上のエラービットが検出された保存情報５について、リフレッシュが必要であることがターゲット情報４３に記録される（ステップＳ４６）。

【0129】

検出されたエラービットの数が所定値未満の場合（ステップＳ４５においてＮｏ。）、訂正制御部３０１は、当該保存情報５に対するリフレッシュは必要ないと判断し、ステップＳ４６をスキップして、リード処理を終了する。したがって、エラービットの数が所定値以上となっていない場合には、ターゲット情報４３が更新されることはなく、リフレッシュが必要であると記録されることはない。

【0130】

なお、保存情報５の劣化の程度を判定し、リフレッシュの要否を判定する基準は、エラービットの数に限定されるものではない。例えば、経過時間やアクセス回数などであってもよい。あるいは、複数の項目を組み合わせて基準としてもよい。

【0131】

また、第１の実施の形態における情報格納方法では、ステップＳ４１においてＹｅｓの場合は、読み出された保存情報５の劣化の程度を判定して、ターゲット情報４３に記録する処理（ステップＳ４６）は行わない。ホストリードに比べてリフレッシュリードの頻度は少ないため、リフレッシュリードにおいて保存情報５の劣化が進行する程度は小さい。したがって、リフレッシュリードにおいてステップＳ４５，Ｓ４６に相当する処理を実行しなくても、その間に劣化が進行する危険性は低く、あまり問題とはならない。

【0132】

一方、ステップＳ４１においてリフレッシュが行われていないと判定したとき、メモリインタフェース制御部３０２は、ステップＳ４３を実行することはない。すなわち、メモリシステム３は、リフレッシュが行われていないときに使用された閾値電圧（例えば、ホストリードのときに使用された閾値電圧）を電圧情報４５に記録することはない。

【0133】

このように、第１の実施の形態におけるステップＳ３８，Ｓ３９，Ｓ４３は、リフレッシュリードにおいてのみ実行される処理である。したがって、電圧情報４５の参照（ステップＳ３８）、電圧情報４５の利用（ステップＳ３９）、および、閾値電圧の記録（ステップＳ４３）は、第１の実施の形態における情報格納方法におけるリフレッシュリードのときにのみ実行される。

【0134】

なお、ステップＳ４６が実行された場合も、メモリシステム３（ＣＰＵ３０）は、リード処理を終了する。

【0135】

図６に戻って、ステップＳ１８を終了すると、外部インタフェース制御部３００は、誤り訂正回路３４から伝達された保存情報５をホストコンピュータ２に向けて送信するように外部インタフェース回路３３を制御する。これにより、外部インタフェース回路３３は、保存情報５をホストコンピュータ２に向けて送信する（ステップＳ１９）。ステップＳ１８が実行されるときとは、リフレッシュリードでないときであるから、読み出された保存情報５（１ページ分）は、ステップＳ４４により、外部インタフェース回路３３に伝達されている。

【0136】

ステップＳ１９が実行されると、ホストコンピュータ２は、メモリシステム３（外部インタフェース回路３３）から送信された保存情報５を受信する。したがって、ホストコンピュータ２は、当該保存情報５を使用することが可能となる。

【0137】

ステップＳ１９の処理が終了すると、ＣＰＵ３０は、Ｐに「Ｐ＋１」をセットする（ステップＳ２０）。これにより、Ｐの値（ページ番号）がインクリメントされる。したがって、ステップＳ２０が実行されることによって、Ｐの値は、ステップＳ１８，Ｓ１９の処理が終了したページの次のページ番号となる。

【0138】

次に、ＣＰＵ３０は、Ｐが「ｓ＋ｔ」以上か否かを判定する（ステップＳ２１）。なお、ｔは、１≦ｔ≦ｍ＋１を満たす整数であって、ホストコンピュータ２が所望する保存情報５のページ数を示すものとする。これにより、「ｓ＋ｔ」は、ホストコンピュータ２が所望する保存情報５の最終ページの次のページ番号を示すものとなる。ページ番号Ｐが最終ページの次のページに至っていなければ（ステップＳ２１においてＮｏ。）、ＣＰＵ３０は、ステップＳ１８に戻って、次のページについてステップＳ１８からの処理を繰り返す。

【0139】

一方、ステップＳ２１においてＹｅｓの場合、ＣＰＵ３０は、ホストコンピュータ２が所望する保存情報５の全ページについて、ステップＳ１８，Ｓ１９の処理が終了していると判断する。

【0140】

このとき、メモリシステム３は、再び、ホストコンピュータ２からの指示があるまで待機状態に戻る。したがって、ステップＳ１７からステップＳ２１までの処理により、リード物理アドレス３２１で示されるブロックについて、ページ番号ｓから、ページ番号ｓ＋ｔ－１までのｔページ分の保存情報５がメモリシステム３からホストコンピュータ２に向けて送信される。なお、ステップＳ１２に戻るときに、ＣＰＵ３０は、一時的に使用したリード物理アドレス３２１や論理アドレス３２３をＲＡＭ３２から削除することが好ましい。

【0141】

メモリシステム３が待機状態においてホストコンピュータ２からリフレッシュ許可を受け取ると（ステップＳ１４においてＹｅｓ）、外部インタフェース制御部３００は、その旨をリフレッシュ制御部３０３に通知する。これにより、メモリシステム３は、図６に示すようにリフレッシュ処理（ステップＳ２２）を実行する。

【0142】

図９、図１０および図１１は、第１の実施の形態におけるリフレッシュ処理を示す流れ図である。第１の実施の形態におけるリフレッシュ処理は、すでに説明したように、ホストコンピュータ２からリフレッシュ許可を受け取った旨を、外部インタフェース制御部３００がリフレッシュ制御部３０３に通知することによって開始される。

【0143】

なお、リフレッシュ許可は、メモリシステム３からのリフレッシュ要求に応答してホストコンピュータ２から送信されてもよい。例えば、メモリシステム３において、リフレッシュが必要となった保存情報５をターゲット情報４３に記録したときに、そのような要求をホストコンピュータ２に送信するように構成してもよい。

【0144】

リフレッシュ処理が開始されると、リフレッシュ制御部３０３は、リフレッシュフラグ３２０を「１」とする（ステップＳ５１）。これにより、リフレッシュフラグ３２０が「０」となるまでの間、メモリシステム３は、リフレッシュフラグ３２０を参照することによって、リフレッシュが行われていること（リフレッシュが進行中であること）を検出することができる。

【0145】

次に、リフレッシュ制御部３０３は、ホストコンピュータ２によってリフレッシュが許可されたものの、実際にリフレッシュが必要か否かを判定する（ステップＳ５２）。

【0146】

ステップＳ５２の判定は、リフレッシュ制御部３０３が、管理情報４０のターゲット情報４３を参照して、要否を示す情報の値が「１」となっているレコードを検出することができたか否かによって判定することができる。

【0147】

すでに説明したように、ターゲット情報４３の各レコードでは、リフレッシュが必要と判断された論理アドレスには、要否を示す情報として「１」が関連づけられている。したがって、ターゲット情報４３に格納されているレコードにおいて、要否を示す情報の値が「１」のものが存在すれば、少なくとも当該レコードに格納されている論理アドレスについてリフレッシュが必要であると判定できる。

【0148】

ステップＳ５２においてＹｅｓのとき（要否を示す情報が「１」のレコードを検出したとき）、リフレッシュ制御部３０３は、検出したレコードから論理アドレスを取得して、論理アドレス３２３を作成する（ステップＳ５３）。これによって、進行中のリフレッシュにおいて、リフレッシュの対象となる保存情報５の論理アドレスが決定される。

【0149】

次に、リフレッシュ制御部３０３は、ライト物理アドレス３２２を作成する（ステップＳ５４）。ステップＳ５４において、リフレッシュ制御部３０３は、フリーブロック情報４２を参照して、使用状況が「０（未使用）」となっているレコードを１つ特定する。そして、特定したレコードに格納されている物理アドレスを取得して、ライト物理アドレス３２２を作成する。

【0150】

このように、リフレッシュ制御部３０３は、フリーブロック情報４２を参照することにより、リフレッシュ先のブロック（第２記憶素子）を決定する。すなわち、フリーブロック情報４２において使用状況が「０」のレコードに格納されている物理アドレスは、不揮発性メモリ３１においてリフレッシュ先の候補となるブロックを示すものであると言える。なお、リフレッシュ制御部３０３は、ステップＳ５４において、特定したレコードにおける使用状況の値を「１（使用中）」に書き替えることにより、当該ブロックをリフレッシュ先のブロックとして予約する。

【0151】

ステップＳ５４の処理を完了すると、リフレッシュ制御部３０３は、論理アドレス３２３によって示される保存情報５が、不揮発性メモリ３１において、すでに多重化されているか否かを判定する（ステップＳ５５）。

【0152】

メモリシステム３において、保存情報５の多重化は、当該保存情報５に対してリフレッシュが実行される度に行われ、履歴情報４４にレコードが作成される。一方で、多重化されている保存情報５の消去が行われた場合には、当該消去が行われたブロックについてのレコードが履歴情報４４から削除される。

【0153】

そこで、リフレッシュ制御部３０３は、論理アドレス３２３によって履歴情報４４を検索し、履歴情報４４から当該論理アドレス３２３を格納したレコードを検出できたか否かによってステップＳ５５の判定を行う。

【0154】

リフレッシュ対象の保存情報５が多重化されていない場合（ステップＳ５５においてＮｏ。）、当該論理アドレス３２３に関するレコードは検出されず、履歴情報４４から当該レコードを取得することはできない。この場合、リフレッシュ制御部３０３は、論理アドレス３２３によって論物変換情報４１を検索し、当該論理アドレス３２３に対応づけられている物理アドレスを取得する。なお、論物変換情報４１において、論理アドレス３２３に対応づけられている物理アドレスは必ず存在する。

【0155】

当該物理アドレスは、当該論理アドレス３２３で示される保存情報５を格納しているブロックを示している。すなわち、当該ブロックから保存情報５を読み出せば、読み出された保存情報５は論理アドレス３２３で示される保存情報５となる。したがって、リフレッシュ制御部３０３は、ステップＳ５５においてＮｏと判定したとき、論物変換情報４１から取得した物理アドレスによってリード物理アドレス３２１を作成する（ステップＳ５６）。

【0156】

これにより、進行中のリフレッシュにおいて、保存情報５を読み出すブロック（コピー元のブロック）が決定される。このブロックは、進行中のリフレッシュにおけるリフレッシュ元のブロック（リフレッシュが必要と判断された保存情報５を格納しているブロック）でもある。すなわち、リフレッシュ制御部３０３は、多重化されていない保存情報５をリフレッシュするとき、リフレッシュ元のブロックをコピー元のブロックとする。論理アドレスで示される保存情報５が多重化されていないとき、当該保存情報５を格納しているブロックは、唯一、リフレッシュ元のブロックだけだからである。

【0157】

一方、リフレッシュ対象の保存情報５が多重化されている場合（ステップＳ５５においてＹｅｓ。）、リフレッシュ制御部３０３は、履歴情報４４から検出したレコードに格納されている物理アドレスを取得して、リード物理アドレス３２１を作成する（ステップＳ５７）。

【0158】

すでに説明したように、履歴情報４４のレコードは、過去のリフレッシュにおけるリフレッシュ元のブロックの物理アドレスを格納している。メモリシステム３は、リフレッシュを行ったときにおいては、リフレッシュ元のブロックを消去せずに維持する。また、後の処理においてリフレッシュ元のブロックを消去したときには、当該ブロックのレコードを維持することなく履歴情報４４から削除する。したがって、履歴情報４４のレコードに格納されている物理アドレスで示されるリフレッシュ元のブロックには、リフレッシュ後であっても、当該レコードに格納されている論理アドレスで示される保存情報５が格納されている。

【0159】

ステップＳ５７で作成されるリード物理アドレス３２１は、論理アドレス３２３によって検出された物理アドレスである。したがって、当該リード物理アドレス３２１は、論理アドレス３２３で示される保存情報５を格納しているブロックを示している。すなわち、当該ブロックから保存情報５を読み出せば、読み出された保存情報５は論理アドレス３２３で示される保存情報５となる。

【0160】

このように、リフレッシュ対象の保存情報５が多重化されている場合にも、進行中のリフレッシュにおいて、保存情報５を読み出すブロック（コピー元のブロック）が決定される。ただし、このとき決定されるブロックは、進行中のリフレッシュにおけるリフレッシュ元のブロック（リフレッシュが必要と判断された保存情報５を格納しているブロック）ではなく、リフレッシュが必要と判断された保存情報５と同一の論理アドレス３２３で示される保存情報５を格納するブロックである。

【0161】

なお、保存情報５に対するリフレッシュ回数（多重化回数）に制限はない（ただし、未使用ブロックの数による制限はある。）。したがって、履歴情報４４において、同一の論理アドレス３２３に関するレコードが複数存在することも想定される。一方で、第１の実施の形態における履歴情報４４は、時間経過に従ってレコードが作成される。そこで、リフレッシュ制御部３０３は、作成されてからの時間が最も経過した（古い）レコードから順に履歴情報４４を検索することによって、同一の論理アドレス３２３に関する複数のレコードのうち、最も古いレコードを検出する。すなわち、リフレッシュ制御部３０３は、論理アドレス３２３で示される保存情報５に対する最も古いレコードを抽出して、リード物理アドレス３２１を作成する。

【0162】

ステップＳ５６またはステップＳ５７が実行され、コピー元のブロックを示すリード物理アドレス３２１が作成されると、メモリシステム３は、図１０に示すように、ページ番号を示すＰに「０」をセットして（ステップＳ６１）、リード処理（ステップＳ６２）を実行する。

【0163】

ステップＳ６２に示すリード処理は図７および図８に示すリード処理であるが、リフレッシュフラグ３２０が「１」のときに実行される点がステップＳ１８に示すリード処理と異なっている。

【0164】

ステップＳ６２に示すリード処理では、図７に示すステップＳ３１においてＹｅｓと判定されるため、リード物理アドレス３２１に示されるブロックのページＰについて電圧情報４５に適切な閾値電圧が記録されているか否かが判定される（ステップＳ３８）。そして、適切な閾値電圧が記録されている場合には、その値を閾値電圧にセットして（ステップＳ３９）、保存情報５の読み出しを行う（ステップＳ３３）。したがって、保存情報５を読み出すための適切な閾値電圧を初期値から順次サーチする場合に比べて、リフレッシュのための読み出し（リフレッシュリード）に要する時間を短縮できる。

【0165】

また、ステップＳ６２に示すリード処理では、図８に示すステップＳ４１においてＹｅｓと判定され、エラービットが訂正された保存情報５がメモリインタフェース回路３５に伝達される（ステップＳ４２）。そして、さらに、保存情報５を読み出すために使用した閾値電圧（適切な閾値電圧）が電圧情報４５に記録される（ステップＳ４３）。したがって、以後、当該ブロックのページＰをリフレッシュする際には、電圧情報４５を利用することができる。

【0166】

図１０に戻って、ステップＳ６２のリード処理を終了すると、メモリインタフェース制御部３０２は、ライト物理アドレス３２２およびページ番号（Ｐ）をメモリインタフェース回路３５に伝達し、誤り訂正回路３４から伝達された保存情報５を不揮発性メモリ３１に書き込むように外部インタフェース回路３３を制御する。これにより、メモリインタフェース回路３５は、保存情報５をライト物理アドレス３２２に示されるブロックのページＰに書き込む（ステップＳ６３）。

【0167】

これにより、進行中のリフレッシュにおけるリフレッシュ元のブロックに格納されている保存情報５と同一の論理アドレス３２３を有する保存情報５がリフレッシュ先のブロックにコピーされ、多重化される。

【0168】

ステップＳ６３が実行されると、ＣＰＵ３０は、Ｐに「Ｐ＋１」をセットする（ステップＳ６４）。これにより、Ｐの値（ページ番号）がインクリメントされる。したがって、ステップＳ６４が実行されることによって、Ｐの値は、ステップＳ６２，Ｓ６３の処理が終了したページの次のページ番号となる。

【0169】

ＣＰＵ３０は、Ｐが「ｍ」より大きいか否かを判定し（ステップＳ６５）、ステップＳ６５においてＮｏであれば、ステップＳ６２に戻って、次のページについてステップＳ６２からの処理を繰り返す。

【0170】

一方、ステップＳ６５においてＹｅｓの場合、ＣＰＵ３０は、リード物理アドレス３２１で示されるブロックの全ページについて、ステップＳ６２，Ｓ６３の処理が終了していると判断する。

【0171】

ステップＳ６５においてＹｅｓと判定され、無事に保存情報５の書き込みが完了すると、リフレッシュ制御部３０３は、ターゲット情報４３において論理アドレス３２３に関連づけられている要否を示す情報の値を「０（不要）」に初期化する。これにより、ターゲット情報４３が更新される（ステップＳ６６）。当該論理アドレスで示される保存情報５については、コピー（リフレッシュ）が実行されたので、一旦リフレッシュは不要になるからである。

【0172】

ステップＳ６６を実行すると、リフレッシュ制御部３０３は、履歴情報４４を更新する（ステップＳ６７）。ステップＳ６７において、リフレッシュ制御部３０３は、リフレッシュ対象となった保存情報５の論理アドレス３２３と、論物変換情報４１において当該論理アドレス３２３に関連づけられている物理アドレス（進行中のリフレッシュにおけるリフレッシュ元のブロックの物理アドレス）とを関連づけて１つのレコードとして履歴情報４４に追記する。

【0173】

ステップＳ６７が実行されると、次に、リフレッシュ制御部３０３は、論物変換情報４１を更新する（ステップＳ６８）。ステップＳ６８において、リフレッシュ制御部３０３は、論理アドレス３２３により論物変換情報４１を検索し、当該論理アドレス３２３に関連づけられている物理アドレスを、ライト物理アドレス３２２（進行中のリフレッシュにおけるリフレッシュ先のブロックを示す物理アドレス）に書き替える。これによって、以後、ホストリードで読み出されるブロックが、リフレッシュ先のブロックに変更される。

【0174】

ここまでの処理（特に、ステップＳ６２ないしＳ６５）により、未使用だった１つのブロックが、保存情報５を新たに格納している状態（使用中）となる。すなわち、１つのブロックが多重化のために消費され、未使用ブロックの数が１つ減少する。このような構成において、リフレッシュが繰り返され、不揮発性メモリ３１の未使用ブロックが減少し続けると、最終的には、未使用のブロックが存在しない状態となる。

【0175】

そのような状態となると、リフレッシュ制御部３０３は、リフレッシュ先のブロックを決定することができず、さらなるリフレッシュが不可能となる。不揮発性メモリ３１の未使用ブロックは、最大（初期状態）で、ｎ－ｋ＋１個（図３参照。）しか存在しないので、保存情報５を一切消去しないで消費しつづけるとすると、メモリシステム３におけるリフレッシュ回数に限界が生じる。したがって、コンピュータシステム１（メモリシステム３）は、フリーブロック情報４２のフリーブロック数や、履歴情報４４のレコード数等を、ＣＰＵ３０が管理して、ブロックの再利用（消去）を行う。

【0176】

まず、リフレッシュ制御部３０３は、リフレッシュ先のブロックの候補（未使用ブロック）が不揮発性メモリ３１に充分に存在しているか否かを判定する。具体的には、リフレッシュ制御部３０３は、フリーブロック情報４２を参照して、使用状況に「０（未使用）」が格納されているレコードの数をカウントし、所定数以上か否かを判定する（ステップＳ７１）。なお、フリーブロック情報４２の代わりに履歴情報４４を参照して、履歴情報４４に登録されているレコード数をカウントし、当該レコード数が所定数以下か否かを判定してもよい。

【0177】

未使用ブロックの数が所定数未満の場合（ステップＳ７１においてＮｏ。）、リフレッシュ制御部３０３は、保存情報５を多重化保存しているブロック（同一の論理アドレスで示される保存情報５を格納している複数のブロック）の中から、情報を消去するブロックを決定する（ステップＳ７２）。

【0178】

次に、ステップＳ７２において消去対象ブロックを決定する方法について説明する。

【0179】

初期状態の論物変換情報４１は、保存情報５を格納しているブロックの物理アドレスのみが格納されている。ただし、リフレッシュが実行されると、ステップＳ６８が実行されて、リフレッシュ元に指定されたブロックの物理アドレスが、リフレッシュ先に指定されたブロックの物理アドレスに書き替えられ、削除される。したがって、論物変換情報４１には、初期状態から継続して保存情報５を格納しているブロックの物理アドレスか、または、リフレッシュ先に指定されたブロックであって未だリフレッシュ元に指定されたことないブロックの物理アドレスを格納する。

【0180】

一方で、履歴情報４４は、初期状態においてはいずれのブロックについても記録されていない。そして、リフレッシュが実行されると、ステップＳ６７により、リフレッシュ元のブロックの物理アドレスが格納される。そして、後述するように、リフレッシュ元のブロックが消去されて、当該ブロックが未使用状態になると、当該ブロックの物理アドレスは履歴情報４４から削除される。したがって、履歴情報４４は、リフレッシュ元のブロック（コピー元のブロックである場合を含む。）の物理アドレスのみを格納する。

【0181】

すなわち、論物変換情報４１に格納されている物理アドレスと、履歴情報４４に格納されている物理アドレスとは、重複することはない。一方で、保存情報５を格納しているブロック（消去対象ブロックの候補ブロック）の物理アドレスは、論物変換情報４１または履歴情報４４のいずれかに、必ず格納されている。したがって、リフレッシュ制御部３０３は、論物変換情報４１または履歴情報４４に物理アドレスが格納されているブロックを消去対象ブロックとして決定することになる。

【0182】

しかし、論物変換情報４１に格納されている物理アドレスは、ホストリードに使用されているブロックの物理アドレスである。したがって、当該ブロックを消去すると、ホストリードに使用するブロックを新たに指定しなければならない。

【0183】

このとき、もし、当該消去したブロックに格納されていた保存情報５が多重化されていなければ、当該保存情報５は喪失することになり、ホストリードに使用するブロックを指定することはできない。一方、例え、消去した保存情報５が多重化されていた（履歴情報４４に物理アドレスが存在した。）としても、履歴情報４４に格納されているブロックは、リフレッシュ元のブロックとなったブロックである。したがって、ホストリードに使用するブロックとして指定し、当該ブロックから保存情報５を読み出すと、例え読み出しに成功したとしても、エラービットが所定数以上となる。したがって、ステップＳ４６が実行されて、当該ブロックはターゲット情報４３に記録され、リフレッシュの対象となってしまう。すなわち、保存情報５を消去して未使用ブロックを増やす意味が失われる。

【0184】

以上のことから、ステップＳ７２において、リフレッシュ制御部３０３は、論物変換情報４１に格納されている物理アドレスで示されるブロックについては消去対象ブロックとして決定することから優先的に除外する。

【0185】

次に、１つの論理アドレスに関して、履歴情報４４において、最も古いレコードとして記録されているレコードは、コピー元のブロックの物理アドレスを格納するレコードである。コピー元のブロックは、リフレッシュに成功した実績のあるブロックである。このようなブロックは、以後のリフレッシュの成功確率を向上させるために維持することが好ましい。したがって、リフレッシュ制御部３０３は、１つの論理アドレスに関して、履歴情報４４における最も古いレコードに格納されている物理アドレスで示されるブロックについては消去対象ブロックとして決定することから優先的に除外する。

【0186】

逆に言えば、第１の実施の形態におけるコンピュータシステム１では、履歴情報４４のレコードに格納されている物理アドレスで示されるブロックのうち、コピー元のブロックとして使用できたブロック以外のブロックを消去対象ブロックとして優先的に決定する。これにより、リフレッシュに使用することができた保存情報５を優先的に格納しておくことができるため、リフレッシュの成功確率が向上する。

【0187】

なお、ステップＳ７２を実現する方法としては様々な手法が考えられる。例えば、履歴情報４４からリフレッシュ回数の少ない保存情報５を格納しているブロックを消去対象ブロックとして決定することもできる。リフレッシュ回数が少ないブロックは、読み出しストレスが発生しにくいブロックとみなせるからである。ただし、このように構成する場合、別途、リフレッシュ回数をカウントして履歴情報４４に記録しておく必要がある。後述するように、履歴情報４４のレコードは削除されることがあるため、レコードの数はリフレッシュ回数と一致しないからである。

【0188】

あるいは、逆に、同一の論理アドレスを有する保存情報５（履歴情報４４からリストアップできる。）についての多重化度を基準にして、所定数以上に多重化されている保存情報５を格納しているブロックを優先的に消去対象ブロックとして決定してもよい。

【0189】

さらに、リフレッシュ制御部３０３は、これらの手法を組み合わせて、消去対象ブロックを決定してもよい。

【0190】

ステップＳ７２が実行されて消去対象ブロックが決まると、リフレッシュ制御部３０３は、消去対象ブロックを示す物理アドレスをメモリインタフェース制御部３０２に伝達する。これにより、メモリインタフェース制御部３０２は、当該物理アドレスで示されるブロックの保存情報５を消去するようにメモリインタフェース回路３５を制御する。これにしたがって、メモリインタフェース回路３５は、当該消去対象ブロックから保存情報５を消去する（ステップＳ７３）。

【0191】

次に、リフレッシュ制御部３０３は、消去対象ブロックの物理アドレスによりフリーブロック情報４２を検索して、当該消去対象ブロックのレコードの使用状況を「１」から「０」に書き替える（ステップＳ７４）。これにより、当該ブロックの使用状況が未使用に書き替えられ、ステップＳ５４において、リフレッシュ先のブロックとして選択可能となる。すなわち、当該ブロックの再利用が可能となる。

【0192】

また、リフレッシュ制御部３０３は、消去対象ブロックを示す物理アドレスにより履歴情報４４を検索して、当該物理アドレスが格納されているレコードを履歴情報４４から削除する（ステップＳ７５）。これにより、保存情報５が消去されたブロックは、多重化されているブロックから除外される。

【0193】

なお、本実施の形態では、１回のリフレッシュにおいて、最大で１つのブロックが消去される例で説明した。しかし、１回のリフレッシュにおいて、ステップＳ７２ないしＳ７５の処理を複数回繰り返すことにより、１回のリフレッシュにおいて、複数のブロックを消去するように構成してもよい。

【0194】

また、未使用ブロックの数が所定数未満のときに、特定のブロックから保存情報５を消去して未使用ブロックを増やす処理（ステップＳ７１ないしステップＳ７５）は、ライト物理アドレス３２２を作成する処理（ステップＳ５４）の直前に行ってもよい。すなわち、リフレッシュ先のブロックを決定する前に、リフレッシュ先の候補となるブロックが充分に存在しているか否か確認して（ステップＳ７１）、必要であれば、候補ブロックを増やしてから、ライト物理アドレス３２２を作成（リフレッシュ先のブロックを決定）してもよい。

【0195】

さらに、未使用ブロックを増やす処理は、リフレッシュ処理において実行されなくてもよい。例えば、リフレッシュ許可とは別に、ホストコンピュータ２から許可（消去許可）を得て実行してもよい。

【0196】

未使用ブロックの数が所定数以上の場合（ステップＳ７１においてＹｅｓ。）、ＣＰＵ３０は、ステップＳ７２ないしＳ７５の処理をスキップする。したがって、未使用ブロックが充分に存在している状況においては、使用中のブロックが開放されることはない。

【0197】

ステップＳ７１においてＹｅｓと判定するか、ステップＳ７５において履歴情報４４からの削除が完了すると、メモリシステム３は、他のブロックについてのリフレッシュを行うために、図９に示すステップＳ５２の処理に戻る。すなわち、メモリシステム３は、ターゲット情報４３において、リフレッシュが必要と示されている保存情報５が存在しなくなるまで、図９に示すステップＳ５２ないしＳ５７、図１０に示すステップＳ６１ないしＳ６８、および、図１１に示すステップＳ７１ないしＳ７５の処理を繰り返す。

【0198】

ただし、メモリシステム３は、ステップＳ５２に戻らずに、ステップＳ５８を実行してもよい。すなわち、ホストコンピュータ２からのリフレッシュ許可に対して、メモリシステム３は、１ブロック分のリフレッシュのみを行い、残りのブロックのリフレッシュは次回のリフレッシュ許可を待つように構成してもよい。

【0199】

図９に示すステップＳ５２においてターゲット情報４３における要否を示す情報のすべてが「０」のとき、リフレッシュ制御部３０３は、リフレッシュが必要な保存情報５（ブロック）は存在しないと判断して、リフレッシュフラグ３２０を「０」とする（ステップＳ５８）。さらに、ＣＰＵ３０は、その時点でＲＡＭ３２に格納されている管理情報４０を不揮発性メモリ３１にバックアップする（ステップＳ５９）。そして、ステップＳ５９を実行すると、メモリシステム３は、リフレッシュ処理を終了して図６に示す処理に戻る。

【0200】

以上が第１の実施の形態における情報格納方法の説明である。次に、ブロック１がブロックｋにリフレッシュされ、さらにブロックｋがブロックｋ＋１にリフレッシュされる場合を例に、メモリシステム３の利点について説明する。ただし、利点の説明において、ブロックに格納された保存情報５の消去はないものとする。

【0201】

ブロック１は、図３に示すように、初期状態のフリーブロック情報４２においてすでに使用中であり、初期状態の不揮発性メモリ３１において保存情報５を格納するブロックである。初期状態では、保存情報５が多重化されているブロックはないので、ブロック１に格納されている保存情報５を示す論理アドレスと同一の論理アドレスを有する保存情報５はブロック１にしか存在しない。したがって、用途にかかわらず、当該保存情報５はブロック１から読み出すしかない。すなわち、初期状態において、ホストリードにおいて参照される論物変換情報４１には、ブロック１に格納されている保存情報５の論理アドレスと、ブロック１の物理アドレスＰＡ１とが１つのレコードとして格納されている。

【0202】

ここでは、使用中のブロックに格納している保存情報５を消去することはないものとしているので、ブロック１の使用状況が「０（未使用）」となることはない。また、リフレッシュ制御部３０３は、使用状況が「１（使用中）」のブロックをリフレッシュ先のブロックとして選択することはない。

【0203】

ブロック１に対するホストリードが繰り返され、エラービット数が所定値に到達すると、ターゲット情報４３において、ブロック１に格納されている保存情報５の論理アドレスに「１（必要）」が関連づけられる。その後、メモリシステム３がリフレッシュ許可を受け取ると、ブロック１に対するリフレッシュが開始される。

【0204】

ブロック１に対するリフレッシュ（ブロック１をリフレッシュ元のブロックとするリフレッシュ）では、使用状況が未使用のブロックｋがリフレッシュ先のブロックとして決定され、ブロックｋの使用状況が「１（使用中）」に書き替えられる。ブロック１に格納されている保存情報５は、この時点でも多重化されていないので、リフレッシュにおけるリード処理においても、ブロック１から保存情報５が読み出される（ブロック１がコピー元ブロックとなる。）。

【0205】

また、ブロック１の各ページに対する適切な閾値電圧は電圧情報４５に記録されていないので、閾値電圧のサーチが行われながら、保存情報５の読み出しが行われる。一方で、このときサーチされた閾値電圧によって、ブロック１の各ページに対する適切な閾値電圧が、図４に示すように電圧情報４５に記録される。

【0206】

ブロック１に対するリフレッシュにおいて、リード処理が完了すると、ブロック１から読み出された保存情報５は、ブロックｋに書き込まれる。ブロックｋに格納された保存情報５は、ブロック１から読み出された保存情報５であるので、それらの論理アドレスは同一である。

【0207】

すでに説明したように、ブロック１の使用状況は「０（未使用）」に書き替えられることはなく、「１（使用中）」に維持される。また、ブロック１に格納された保存情報５は消去されない。したがって、ブロック１に対するリフレッシュによってブロックｋに保存情報５がコピーされても、ブロック１に格納された保存情報５も維持される。すなわち、初期状態においてブロック１に格納されていた保存情報５は、ブロック１とブロックｋとに多重化（ここでは二重化）される。

【0208】

そして、リフレッシュ対象となった保存情報５の論理アドレスと、リフレッシュ元のブロック１の物理アドレスとしてのＰＡ１とが関連づけられた履歴情報４４が作成される。また、論物変換情報４１におけるＰＡ１は、ＰＡｋに書き替えられ、ホストリードの対象がブロックｋに変更される。

【0209】

従来より、不揮発性の記憶素子に格納される情報の信頼度を向上させるために当該情報を予め二重化させることが知られている。しかし、全ての情報を二重化するためには単純に二倍の記憶領域が必要となりコストが増大するという問題がある。メモリシステム３では、図３に示すように、初期状態においてｋ個のブロックが使用中である。しかし、本実施の形態において、初期状態で使用中のｋ個のブロックは、予め保存情報５を二重化状態で記憶しておく必要はない。すなわち、メモリシステム３は、ブロックの劣化に備えて、保存情報５を二重化させておく必要がないという利点がある。また、不揮発性メモリ３１は、ｋ（初期状態で使用中のブロック数）＞ｎ－ｋ＋１（初期状態で未使用状態のブロック数）であっても実現可能である。したがって、当然であるが、すべての保存情報５を二重化するためのブロック（記憶領域）を確保しておく必要がないという利点がある。

【0210】

また、予め二重化させるにあたり、全ての情報を二重化させるのではなく、情報の重要度に応じて二重化させることも知られている。しかし、その場合は、重要度を知得する必要があるという問題があるとともに、すべての情報が重要であるようなシステムでは適用できないという問題がある。しかし、メモリシステム３は、保存情報５を二重化させておく必要がないので、保存情報５の重要度を得る必要がないという利点があるとともに、すべての情報が重要であるようなシステムにも適用可能である。

【0211】

ブロック１に対するリフレッシュが完了した後に、ホストコンピュータ２がブロック１に格納されている保存情報５を要求するための論理アドレスを送信してきたときには、当該論理アドレスと同一の論理アドレスを有する保存情報５を格納したブロックｋを、更新後の論物変換情報４１に基づいて決定する。したがって、リフレッシュ元のブロック１は、以後、ホストリードされることはなくなり、アクセス数が抑制される。

【0212】

ホストリードが繰り返されて、ブロックｋのエラービット数が所定値に到達すると、ターゲット情報４３において、ブロックｋに格納されている保存情報５の論理アドレスに「１（必要）」が関連づけられる。その後、メモリシステム３がリフレッシュ許可を受け取ると、ブロックｋに対するリフレッシュが開始される。

【0213】

ブロックｋに対するリフレッシュでは、使用状況が未使用のブロックｋ＋１がリフレッシュ先のブロックとして決定され、ブロックｋ＋１の使用状況が「１（使用中）」に書き替えられる。

【0214】

また、履歴情報４４には、ブロック１に対する過去のリフレッシュのレコードが格納されている。すなわち、ブロック１に格納されていた保存情報５の論理アドレス（ブロックｋに格納されている保存情報５の論理アドレスと同一）と、ブロック１の物理アドレスＰＡ１とが関連づけて格納されたレコードが履歴情報４４に存在する。したがって、コピー元のブロックとしてブロック１が選択される。このように、メモリシステム３では、ブロックｋに対するリフレッシュにおけるリード処理では、リフレッシュ元のブロックｋからではなく、ブロック１から保存情報５を選択的に読み出す。

【0215】

メモリシステム３は、リフレッシュが必要であると判断されてから、実際にリフレッシュが行われるまでにタイムラグが発生する。したがって、タイムラグの間にホストリードが頻繁に行われ、ブロックｋの劣化が進行すると、ブロックｋに対するリフレッシュにおいて、すでに保存情報５に対する訂正が不可能となるおそれがある。また、ブロックｋはリフレッシュされたことがないブロックであるため、その意味でもリフレッシュが可能かどうか不確実である。

【0216】

しかし、ブロック１は、ブロック１のリフレッシュにおいてリフレッシュに成功した実績のあるブロックである。また、ブロック１は、ブロック１のリフレッシュ以後はホストリードの対象ではなく、劣化の進行が抑制されているブロックである。したがって、メモリシステム３は、ブロックｋに対するリフレッシュにおいて、ブロックｋからではなく、ブロック１を選択して保存情報５を読み出すことにより、リフレッシュの成功確率を向上させることができるという利点がある。

【0217】

また、すでに述べたように、ブロックｋに対するリフレッシュにおいて、ブロックｋはリフレッシュされたことがないブロックであるため、電圧情報４５が存在せず、読み出しのための適切な閾値電圧のサーチが必要になる。しかし、メモリシステム３は、ブロックｋに対するリフレッシュにおいて、ブロックｋからではなく、ブロック１から保存情報５を読み出すことにより、図４に示すような電圧情報４５を利用することができ、リフレッシュに要する時間を削減することができる。

【0218】

以上のように、第１の実施の形態におけるコンピュータシステム１は、保存情報５を使用するホストコンピュータと、外部のホストコンピュータ２において使用される保存情報５を格納するメモリシステム３とを備える。そして、メモリシステム３は、コピー元のブロック（第１記憶素子）およびリフレッシュ先のブロック（第２記憶素子）を備える不揮発性メモリ３１と、コピー元のブロックに格納された保存情報５を、リフレッシュ先のブロックに格納するリフレッシュ制御部３０３とを備え、保存情報５がリフレッシュ先のブロックに格納された後において、コピー元のブロックに格納された保存情報５と、リフレッシュ先のブロックに格納された保存情報５とを選択的に読み出す。これにより、コストを抑え、保存情報５に関する重要度などの情報を取得することなく、保存情報５を効率的に多重化することができる。また、多重化されることにより、保存情報５の信頼度を向上させることができる。さらに、例えば、用途に応じて多重化された保存情報５を使い分けることができる。

【0219】

また、メモリシステム３は、コピー元のブロックに格納された保存情報５を、リフレッシュ先のブロックに格納するときの履歴情報４４を格納しており、リフレッシュ制御部３０３は、履歴情報４４に基づいて、保存情報５を選択的に読み出す。これにより、容易に、読み出す保存情報５を選択することができる。

【0220】

また、メモリシステム３は、保存情報５がリフレッシュ先のブロックに格納された後において、ホストコンピュータ２から保存情報５に対する出力要求があったときに、リフレッシュ制御部３０３は、リフレッシュ先のブロックに格納された保存情報５を選択的に読み出してホストコンピュータ２に向けて出力する。保存情報５が不揮発性メモリ３１から読み出される回数のうち、ホストコンピュータ２が使用するための読み出しは比較的回数が多い。このとき、リフレッシュ先のブロックに格納されている保存情報５を選択的に読み出すことにより、コピー元のブロックに格納されている保存情報５の読み出しを抑制することができ、少なくとも１回リフレッシュに成功した保存情報５の劣化を抑制することができる。

【0221】

また、メモリシステム３は、過去のリフレッシュにおけるコピー元のブロック（例えばブロック１）およびリフレッシュ先のブロック（例えばブロックｋ）と異なる他のブロック（例えばブロックｋ＋１）をさらに備え、リフレッシュ制御部３０３は、過去のリフレッシュにおけるコピー元のブロックに格納された保存情報５を、当該他のブロックに格納することにより、リフレッシュの成功率を向上させることができる。

【0222】

また、メモリシステム３は、コピー元のブロックから保存情報５を読み出すときの適切な閾値電圧を示す電圧情報４５を記憶することにより、閾値電圧をサーチする必要がない。したがって、リフレッシュに要する時間を短縮することができる。

【0223】

さらに、メモリシステム３は、不揮発性メモリ３１に格納された保存情報５を消去するときに、コピー元のブロックでないブロック（第２記憶素子）に格納された保存情報５を優先的に消去することにより、実績のあるブロックに格納された保存情報５を優先的に残すことで、リフレッシュの成功確率が向上する。

【0224】

＜２．第２の実施の形態＞
第１の実施の形態におけるコンピュータシステム１は、同一の論理アドレスを有する保存情報５を複数のブロックに多重化して格納し、読み出される保存情報５の用途に応じて当該保存情報５の読み出すブロックを選択する例で説明した。すなわち、読み出される保存情報５が、ホストコンピュータ２への応答のために読み出されるのか、リフレッシュのために読み出されるのかによってブロックを選択する例であった。このように保存情報５の用途で選択するため、第１の実施の形態におけるコンピュータシステム１は、ブロック単位で読み出すブロックを選択するように構成されていた。

【0225】

しかし、保存情報５を読み出すブロックの選択は、保存情報５の用途による選択に限定されるものではない。例えば、保存情報５の状態に応じて選択するようにしてもよい。そして、その場合は、選択（読み出し）の単位をブロック単位ではなく、ページ単位としてもよい。

【0226】

図１２は、第２の実施の形態におけるコンピュータシステム６を示す図である。コンピュータシステム６は、メモリシステム３の代わりにメモリシステム７を備える点が第１の実施の形態におけるコンピュータシステム１と異なっている。以下の説明では、コンピュータシステム６について、コンピュータシステム１と同様の構成には、同一の符号を付し説明を省略する場合がある。

【0227】

メモリシステム７は、ＣＰＵ３０、不揮発性メモリ３１、ＲＡＭ３２および誤り訂正回路３４の代わりに、それぞれＣＰＵ７０、不揮発性メモリ７１、ＲＡＭ７２および誤り訂正回路７４を備える点がメモリシステム３と異なっている。

【0228】

ＣＰＵ７０は、プログラム４の代わりにプログラム８を実行する。ＣＰＵ７０は、ＣＰＵ３０と同一のハードウェアとするが、両者はハードウェアとして同一でなければならないわけではない。

【0229】

不揮発性メモリ７１は、プログラム４の代わりにプログラム８を格納する。不揮発性メモリ７１は、不揮発性メモリ３１と同一のハードウェアとするが、両者はハードウェアとして同一でなければならないわけではない。

【0230】

さらに、ＲＡＭ７２は、管理情報４０の代わりに管理情報８０を格納する。ＲＡＭ７２は、ＲＡＭ３２と同一のハードウェアとするが、両者はハードウェアとして同一でなければならないわけではない。

【0231】

図１３は、第２の実施の形態における管理情報８０を示す図である。管理情報８０は、可否情報８６を含む点が、第１の実施の形態における管理情報４０と異なっている。なお、可否情報８６については後述する。

【0232】

誤り訂正回路７４は、誤り訂正回路３４と同様に、各種情報（外部インタフェース回路３３に対して出力する情報や、メモリインタフェース回路３５との間で入出力する情報等）を格納する記憶素子と、必要に応じて当該記憶素子に記憶された情報のエラービットを訂正するための回路とを備える回路である。誤り訂正回路７４は、ＣＰＵ７０と接続されており、ＣＰＵ７０からの制御信号に応じて制御される。また、詳細は後述するが、誤り訂正回路７４は、訂正を行ったときの状況（訂正結果）をＣＰＵ７０に通知する機能も有している。

【0233】

第１の実施の形態における誤り訂正回路３４における訂正については、従来の技術を適用するとして詳細な説明を省略した。一方、第２の実施の形態における誤り訂正回路７４は、ＣＰＵ７０からの制御に従って、ＬＤＰＣ（Low Density Parity Check）による誤り訂正を行う。

【0234】

ＬＤＰＣには、不揮発性メモリ７１のブロックにおいて、１ページにつき一回だけ読み出せばよいハードデコードモード（第１モード）と、同一のページを複数回読み出さなければならないソフトデコードモード（第２モード）との２つの訂正モードがある。ソフトデコードモードは、ハードデコードモードに比べて、エラービットに対する訂正能力が高いという利点がある。一方、ソフトデコードモードは、ハードデコードモードと比較して、不揮発性メモリ７１に対するアクセス回数が増加するため、誤り訂正に必要な時間が増大するという欠点がある。

【0235】

なお、ＬＤＰＣ自体は、従来技術であるため詳細な説明を省略する。例えば、第１の実施の形態におけるメモリシステム３において、ＬＤＰＣが採用されてもよい。

【0236】

図１４は、可否情報８６の一部分を例示する図である。可否情報８６を構成するレコードは、不揮発性メモリ７１を構成するブロックの物理アドレスと、ブロックにおけるページ識別子と、可否（後述）を示す値とから構成される。第２の実施の形態においても第１の実施の形態と同様に、１つのブロックはｍ＋１個のページから構成される。したがって、図１４に示すように１つのブロック（同一の物理アドレスが格納されている）には、ｍ＋１個のレコードが存在し、各レコードにはページ識別子と可否の値とが関連づけられている。

【0237】

可否とは、当該可否に対応するページに格納されている保存情報５を、誤り訂正回路７４がＬＤＰＣによって誤りを訂正したときに記録される情報であり、当該ＬＤＰＣにおいてハードデコードモードによる誤り訂正が可能であったか否かを示す情報である。なお、可否は、「０」のとき不明（ハードデコードモードによる誤り訂正が可能か否かが不明なページ）、「１」のとき可能（ハードデコードモードによる誤り訂正が可能なページ）、「２」のとき不可能（ハードデコードモードによる誤り訂正が不可能なページ）であることをそれぞれ示すものとする。

【0238】

詳細は後述するが、第２の実施の形態におけるメモリシステム７は、リフレッシュにおけるコピー元のブロックから読み出された保存情報５についてのみ、ハードデコードモードによる誤り訂正の可否（可否情報８６）を記録する。ただし、リフレッシュにおけるコピー元となったことのない（可否情報８６が記録されたことのない）ブロック（図１４に示す例ではＰＡ０で示されるブロック０）についても、当該ブロックの可否として、共通の初期値「０（不明）」が格納されている。したがって、初期状態においても、不揮発性メモリ７１の全ブロックの全ページについて、可否情報８６のレコードが作成されている。

【0239】

また、図１４に示す例では、ブロック１（図１４に示す例において物理アドレスＰＡ１で示されるブロック）のページ０のレコードには可否「１（可能）」、ページ１のレコードには可否「２（不可能）」、ページｍ－１のレコードには可否「２（不可能）」、ページｍのレコードには可否「１（可能）」が格納されており、可否情報８６が記録されていることがわかる。

【0240】

図１５は、第２の実施の形態におけるメモリシステム７が備える機能ブロックをデータの流れとともに示す図である。図１５に示す外部インタフェース制御部３００、訂正制御部７０１、メモリインタフェース制御部３０２およびリフレッシュ制御部７０３は、ＣＰＵ７０がプログラム８に従って動作することにより実現される機能ブロックである。

【0241】

訂正制御部７０１は、訂正制御部３０１と同様の機能ブロックである。ただし、図１５において図示を省略しているが、訂正制御部７０１は、誤り訂正回路７４による誤り訂正の結果（ハードデコードモードにおける結果だけでなく、ソフトデコードモードにおける結果を含む。）をリフレッシュ制御部７０３に通知するものとする。

【0242】

リフレッシュ制御部７０３は、リフレッシュ制御部３０３と同様の機能ブロックである。ただし、詳細は後述するが、リフレッシュ制御部７０３は、訂正制御部７０１からの通知に応じて、ハードデコードモードによる誤り訂正に失敗した保存情報５を、メモリインタフェース回路３５に交換させる機能を有する。より詳細には、リフレッシュ制御部７０３は、メモリインタフェース制御部３０２と協働しつつ、メモリインタフェース回路３５を制御する。

【0243】

以上が、第２の実施の形態におけるコンピュータシステム６の構成および機能の説明である。次に、第２の実施の形態におけるコンピュータシステム６によって実現される情報格納方法について説明する。

【0244】

図１６は、第２の実施の形態における情報格納方法を示す流れ図である。図１６に示す処理は、メモリシステム７の動作を示す。

【0245】

なお、図１６に示す処理が開始されるまでに、不揮発性メモリ７１には保存情報５が、すでに格納されているものとする。すなわち、保存情報５を第１記憶素子に格納する工程はすでに完了しているものとする。

【0246】

また、第２の実施の形態における情報格納方法において、第１の実施の形態における情報格納方法と特に類似する工程については、同一の符号を付して説明を省略する場合がある。ただし、例えば、第１の実施の形態におけるステップＳ１２は、ＣＰＵ３０によって判定される処理であるが、図１６に示す第２の実施の形態におけるステップＳ１２は、ＣＰＵ３０の代わりに設けられているＣＰＵ７０によって実行される処理である。このような処理も特に類似する工程であるため、同一の符号を付して説明を省略する。

【0247】

第２の実施の形態における情報格納方法は、ステップＳ１１の代わりにステップＳ２５が実行される点、および、ステップＳ２２の代わりにステップＳ２６が実行される点が第１の実施の形態における情報格納方法（図６）と異なっている。そして、ステップＳ２５では、プログラム４の代わりにプログラム８がロードされる。一方で、第２の実施の形態におけるステップＳ１２ないしＳ２１の処理は、第１の実施の形態におけるステップＳ１２ないＳ２１の処理と同様であるため説明を省略する。

【0248】

次に、第２の実施の形態におけるメモリシステム７がホストコンピュータ２からリフレッシュ許可を受け取ったとき（ステップＳ１４おいてＹｅｓ。）に実行されるリフレッシュ処理（ステップＳ２６）について説明する。

【0249】

図１７ないし図２２は、第２の実施の形態におけるリフレッシュ処理を示す流れ図である。

【0250】

図１７に示すリフレッシュ処理が開始されると、まず、ＣＰＵ７０は、ハードデコードフラグを「１」に初期化する（ステップＳ８０）。ハードデコードフラグとは、誤り訂正回路７４がハードデコードモードによる訂正を行うか否かを切り替えるためのフラグである。第２の実施の形態では、ハードデコードフラグが「１」のとき誤り訂正回路７４はハードデコードモードによる訂正を行い、ハードデコードフラグが「０」のときハードデコードモードによる訂正を行わないものとする。なお、ハードデコードモードによる訂正を行わないとき、誤り訂正回路７４はソフトデコードモードによる訂正を行う。

【0251】

次に、メモリシステム７は、図１７に示すステップＳ８１ないしステップＳ８９を実行するが、これらの処理は、第１の実施の形態におけるステップＳ５１ないしＳ５９と同様の工程であるため説明を省略する。

【0252】

ステップＳ８６またはＳ８７が実行されて、リード物理アドレス３２１が作成されると、ＣＰＵ７０は、ページ番号Ｐを「０」に初期化し（図１８：ステップＳ９０）、リード物理アドレス３２１を、読み取り対象となるブロックの物理アドレスとして取得する（ステップＳ９１）。

【0253】

なお、詳細は後述するが、第２の実施の形態では、リード物理アドレス３２１に示される物理アドレスと、読み取り対象となるブロックの物理アドレスとが一致しない場合がある。すなわち、第２の実施の形態におけるリフレッシュリードでは、読み出された保存情報５に、リード物理アドレス３２１に示される物理アドレス以外の物理アドレスによって読み出された保存情報５が含まれることがある。ただし、ステップＳ９１が実行されたときは、リード物理アドレス３２１に示される物理アドレスと、読み取り対象となるブロックの物理アドレスとが一致する。

【0254】

読み取り対象となるブロックの物理アドレスを取得すると、メモリインタフェース制御部３０２は、取得した読み取り対象となるブロックの物理アドレスとページＰとによって電圧情報４５のレコードを特定する。そして、特定したレコードに格納されている閾値電圧を取得して、当該閾値電圧が「０」であるか否かを判定する（ステップＳ９２）。

【0255】

閾値電圧が「０」のとき（ステップＳ９２においてＹｅｓ。）、メモリインタフェース制御部３０２は、適切な閾値電圧が電圧情報４５に記録されていないと判断する。このとき、メモリインタフェース制御部３０２は、閾値電圧に初期値（閾値電圧の初期値）をセットする（ステップＳ９３）。これにより、第１の実施の形態と同様に、読み出すための適切な閾値電圧のサーチが開始されることになる。

【0256】

一方、閾値電圧が「０」でないとき（ステップＳ９２においてＮｏ。）、メモリインタフェース制御部３０２は、ステップＳ９２で取得した閾値電圧を、ページＰから保存情報５を読み出すための閾値電圧としてセットする（ステップＳ９４）。このように適切な閾値電圧が電圧情報４５に記録されている場合には、これを利用することにより、第１の実施の形態と同様に、適切な閾値電圧のサーチに要する時間を短縮することができる。

【0257】

閾値電圧を決定すると、メモリインタフェース制御部３０２は、取得した物理アドレスで示されるブロック（読み取り対象のブロック）のページＰから、決定した閾値電圧で保存情報５を読み込むようにメモリインタフェース回路３５を制御する。これにより、メモリインタフェース回路３５は、当該ページから保存情報５を読み出すために不揮発性メモリ７１にアクセスし、保存情報５を読み出す（ステップＳ９５）。

【0258】

次に、メモリインタフェース制御部３０２は、読み出した保存情報５を誤り訂正回路７４に伝達するようにメモリインタフェース回路３５を制御する。これにより、メモリインタフェース回路３５は、当該保存情報５を誤り訂正回路７４に伝達する（ステップＳ９６）。

【0259】

ステップＳ９６が実行され、メモリインタフェース回路３５から誤り訂正回路７４に対して保存情報５（１ページ分の保存情報５）が伝達されると、訂正制御部７０１は、ハードデコードフラグが「１」か否かを判定する（ステップＳ９７）。

【0260】

ハードデコードフラグが「１」のとき（ステップＳ９７においてＹｅｓ。）、訂正回路７０１は、可否情報８６から可否の値を取得する（図１９：ステップＳ１００）。

【0261】

ステップＳ１００において、訂正制御部７０１は、読み取り対象のブロックの物理アドレス（進行中のリフレッシュにおけるコピー元のブロックを示す。）によって管理情報８０の可否情報８６を検索し、コピー元のブロックのページＰに関連づけられている可否の値を取得する。なお、可否情報８６は、全てのページについて初期状態のときから準備されているため、ステップＳ１００において、必ず可否の値を取得することができる。

【0262】

次に、訂正制御部７０１は、取得した可否の値が「１（不可能）」か否かを判定する（ステップＳ１０１）。

【0263】

可否の値が「０（不明）」または「２（可能）」の場合（ステップＳ１０１においてＮｏ。）、訂正制御部７０１は、ステップＳ９６において誤り訂正回路７４に伝達された保存情報５に対して、ハードデコードモードで誤り訂正を実行するように誤り訂正回路７４を制御する。これにより、誤り訂正回路７４は、保存情報５にハードデコードモードによる誤り訂正を実行する（ステップＳ１０２）。

【0264】

すなわち、ハードデコードモードによる訂正が可能か否かが不明「０」なページに格納されている保存情報５については、可否を確認するために、ハードデコードモードによる誤り訂正を実行する。また、ハードデコードモードによる訂正が可能「１」なページに格納されている保存情報５については、処理時間を短縮するために、ハードデコードモードによる誤り訂正を実行する。

【0265】

ハードデコードモードによる誤り訂正が実行されると、訂正制御部７０１は、ステップＳ１０２の訂正結果（ハードデコードモードによる誤り訂正結果）をリフレッシュ制御部７０３に伝達する。この通知により、リフレッシュ制御部７０３は、ステップＳ１０２における訂正が成功したか否かを判定する（ステップＳ１０３）。

【0266】

ステップＳ１０２における訂正が成功した場合（ステップＳ１０３においてＹｅｓ。）、リフレッシュ制御部７０３は、可否情報８６のページＰのレコードの可否に、「２（可能）」を記録する（ステップＳ１０９）。これにより、可否が「０（不明）」であった場合には、「２（可能）」に書き替えられる。

【0267】

また、誤り訂正回路７４による訂正が成功したことは、ステップＳ９５において読み出しに使用した閾値電圧が適切であったことを意味する。したがって、リフレッシュ制御部７０３は、保存情報５を読み出すために使用した閾値電圧を電圧情報４５に記録する（図２０：ステップＳ１１４）。

【0268】

さらに、訂正制御部７０１は、訂正が完了した保存情報５を、メモリインタフェース回路３５に伝達するように、誤り訂正回路７４を制御する。これにより、リフレッシュリードされ、誤り訂正がされた（リフレッシュされた）保存情報５が、誤り訂正回路７４によってメモリインタフェース回路３５に伝達される（ステップＳ１１５）。

【0269】

ステップＳ１１５が実行されて、保存情報５がメモリインタフェース回路３５に伝達されると、メモリシステム７は、図２１に示すステップＳ１２１からの処理を実行する。なお、図２１に示すステップＳ１２１ないＳ１２６、および、図２２に示すステップＳ１３１ないしＳ１３５は、第１の実施の形態におけるステップＳ６３ないしＳ６８、および、ステップＳ７１ないしＳ７５と同様の処理であるため、説明を省略する。

【0270】

一方、ステップＳ１０２における訂正が成功しなかった場合（ステップＳ１０３においてＮｏ。）、リフレッシュ制御部７０３は、その旨をメモリインタフェース制御部３０２に通知する。そして、この通知を受けたメモリインタフェース制御部３０２は、閾値電圧のサーチが終了しているか否かを判定する（ステップＳ１０４）。ステップＳ１０４における処理は、例えば、設定している閾値電圧が、すでにサーチにおける最終値となっているか否かで判定することができる。

【0271】

未だ閾値電圧のサーチが終了していない場合（ステップＳ１０４においてＮｏ。）、メモリインタフェース制御部３０２は、閾値電圧のサーチを継続するために、閾値電圧を変更する（ステップＳ９８）。これにより、メモリシステム７は、ステップＳ９５からの処理を繰り返す。すなわち、第２の実施の形態におけるメモリシステム７は、ハードデコードモードによる誤り訂正が失敗したとき、直ちに、ハードデコードモードによる誤り訂正が不可能であると判断するのではなく、閾値電圧が不適切であったとみなして、閾値電圧のサーチを継続する。

【0272】

一方、すでに閾値電圧のサーチが終了している場合（ステップＳ１０４においてＹｅｓ。）、メモリインタフェース制御部３０２は、その旨（サーチ終了）をリフレッシュ制御部７０３に通知する。そして、この通知を受けたリフレッシュ制御部７０３は、読み取り対象のブロックのページＰについて、ハードデコードモードによる誤り訂正が不可能であると判断し、当該ブロックの物理アドレスとページＰとに基づいて、可否情報８６のレコードに「１（不可能）」を記録する（ステップＳ１０５）。これにより、可否の値が「０」または「２」であったレコードにおいて、ハードデコードモードによる誤り訂正が不可能であった場合に、当該可否の値が「１」に書き替えられる。

【0273】

なお、ステップＳ１０１においてＹｅｓの場合は、ステップＳ１０２ないしＳ１０５の処理がスキップされる。すなわち、メモリシステム７は、可否情報８６における可否の値が「１」であるページＰから読み出された保存情報５については、ハードデコードモードによる誤り訂正（ステップＳ１０２）を実行することはない。したがって、メモリシステム７は、成功する可能性の低い処理を省略することができ、リフレッシュに要する時間を短縮することができる。

【0274】

ステップＳ１０５が実行されるか、または、ステップＳ１０１においてＹｅｓと判定されると、リフレッシュ制御部３０２は、読み取り対象のブロック以外に、該当する保存情報５を格納している他のブロックがあるか否かを判定する（ステップＳ１０６）。

【0275】

ステップＳ１０６において、リフレッシュ制御部７０３は、論理アドレス３２３と同一の論理アドレスが格納され、かつ、読み取り対象のブロックの物理アドレスと異なる物理アドレスが格納されているレコードを履歴情報４４から特定する。これにより、読み取り対象のブロックに格納されている保存情報５と同一の論理アドレスを有する保存情報５を格納するブロックであって、かつ、読み取り対象のブロックとは異なるブロックの物理アドレスを格納するレコードが特定される。言い換えれば、このようなレコードが特定できたとき、読み取り対象のブロック以外に、該当する保存情報５を格納している他のブロックが存在すると判定できる。

【0276】

他のブロックが存在する場合（ステップＳ１０６においてＹｅｓ。）、リフレッシュ制御部３０２は、読み取り対象のブロックを、ステップＳ１０６において特定した他のブロックに変更する（ステップＳ１０７）。これによって、読み取り対象のブロックが、当該保存情報５と同一の論理アドレスを有する保存情報５を格納する他のブロックに変更される。

【0277】

従来の技術では、ハードデコードモードによる誤り訂正が成功しなかった場合、誤り訂正能力の高い訂正を行うために、当該情報に対してソフトデコードモードによる誤り訂正を実行する。しかし、ソフトデコードモードによる誤り訂正は、対象となる情報を複数回読み出す必要があるため、誤り訂正に時間がかかるという欠点がある。

【0278】

一方、メモリシステム７では、過去にリフレッシュが実行された保存情報５は、不揮発性メモリ７１において多重化されている。したがって、ハードデコードモードによる誤り訂正に失敗した保存情報５に対してソフトデコードモードによる誤り訂正を実行する代わりに、多重化された他の保存情報５に対してハードデコードモードによる誤り訂正を試すことができる。多重化された保存情報５は、互いに同一の論理アドレスで示される情報であるから、訂正後において両者は等価とみなせる。

【0279】

なお、一旦読み出された保存情報５を多重化された他の保存情報５に交換するためには、新たな保存情報５を読み出す必要がある。すなわち、再度、ステップＳ９５を実行する必要がある。しかし、その後、他の保存情報５に対するハードデコードモードによる誤り訂正が成功すれば、結果として増加する読み出しは１回で済む。一方、ソフトデコードモードによる誤り訂正を実行する場合には、保存情報５に対する読み出しは複数回発生し、誤り訂正にかかる時間は、より増大する。

【0280】

また、ステップＳ９６において伝達された保存情報５（ハードデコードモードによる誤り訂正に失敗した保存情報５）は、進行中のリフレッシュにおけるコピー元のブロックである蓋然性が高いブロックから読み出された保存情報５である。メモリシステム７において、コピー元のブロックは、これ以上の劣化を抑制するために、ホストリードの対象から除外してアクセス回数を抑制するブロックである。このようなブロックに対してアクセス数を増大させるソフトデコードモードを実行することは好ましくない。

【0281】

したがって、リフレッシュ制御部７０３は、ステップＳ１０７を実行することにより、保存情報５を読み出すブロックを変更する。これにより、その後実行されるステップＳ９５において、メモリインタフェース回路３５は、変更された読み取り対象のブロックから保存情報５を読み出し、当該新たに読み出した保存情報をステップＳ９６において誤り訂正回路７４に伝達する。すなわち、ハードデコードモードによる誤り訂正が不可能であった保存情報５が、同一の論理アドレスを有する他の保存情報５に交換される。

【0282】

ステップＳ１０７を実行すると、メモリシステム７は、変更された他のブロックから保存情報５を読み出すために、ステップＳ９２に戻って処理を繰り返す。このように、第２の実施の形態における情報格納方法では、リフレッシュのときに読み出される１ブロック分の保存情報５が、異なるブロックから読み出された情報によって構成される場合がある。

【0283】

ステップＳ９２ないしＳ９８、および、ステップＳ１００ないしＳ１０７が繰り返され、ハードデコードモードによる誤り訂正が可能なブロックが発見されると、ステップＳ１０３においてＹｅｓと判定される。この場合には、すでに説明したように、ステップＳ１０９以降の処理が実行される。

【0284】

一方、ハードデコードモードによる誤り訂正が可能なブロックが発見できなかった場合、リフレッシュ制御部７０３は、ステップＳ１０６においてＮｏと判定し、ハードデコードモードによる誤り訂正を断念して、ハードデコードフラグに「０」をセットする（ステップＳ１０８）。そして、図１８に示すステップＳ９１を実行する。ステップＳ１０８が実行される場合においては、すでにステップＳ１０７（ハードデコードモードによる誤り訂正が可能なブロックのサーチ）が実行されて、読み取り対象のブロックが変更されている場合がある。したがって、リフレッシュ制御部７０３は、ステップＳ１０８を実行した後、ステップＳ９１を実行して、読み取り対象のブロックを、リード物理アドレス３２１で示されるブロックに戻す。

【0285】

次に、メモリシステム７は、すでに説明したステップＳ９２ないしＳ９７の処理を実行する。ただし、ステップＳ１０８によりハードデコードフラグが「０」に切り替えられているため、訂正制御部７０１は、ステップＳ９７においてＮｏと判定する。これにより、ステップＳ１０２が実行されなくなるため、読み出された保存情報５に対してハードデコードモードによる誤り訂正が実行されることはない。

【0286】

ステップＳ９７においてＮｏと判定すると、訂正制御部７０１は、ソフトデコードモードによる誤り訂正に必要な分だけの読み出しを完了したか否かを判定する（ステップＳ９９）。そして、完了していない場合（ステップＳ９９においてＮｏ。）、ステップＳ９５からの処理を繰り返す。なお、図１９において図示を省略しているが、ステップＳ９５の処理に戻るとき、メモリシステム７は、読み取り条件を適宜変更する。

【0287】

必要な読み出しが完了している場合（ステップＳ９９においてＹｅｓ。）、訂正制御部７０１は、読み出した保存情報５に対するソフトデコードモードによる誤り訂正を実行するように誤り訂正回路７４を制御する。これにより、誤り訂正回路７４が保存情報５に対するソフトデコードモードによる誤り訂正を実行する（図２０：ステップＳ１１１）。

【0288】

ソフトデコードモードによる誤り訂正が実行されると、訂正制御部７０１は、ステップＳ１１１の結果（ソフトデコードモードによる誤り訂正の訂正結果）をリフレッシュ制御部７０３に通知する。これにより、リフレッシュ制御部７０３は、当該訂正に成功したか否かを判定する（ステップＳ１１２）。

【0289】

ソフトデコードモードによる誤り訂正に成功した場合（ステップＳ１１２においてＹｅｓ。）、リフレッシュ制御部７０３は、ハードデコードフラグを「１」に初期化する（ステップＳ１１３）。そして、メモリシステム７は、すでに説明したステップＳ１１４からの処理を実行する。

【0290】

ソフトデコードモードによる誤り訂正に成功しなかった場合（ステップＳ１１２においてＮｏ。）、リフレッシュ制御部７０３は、その旨をメモリインタフェース制御部３０２に伝達する。メモリインタフェース制御部３０２は、ステップＳ１０４と同様に、閾値電圧のサーチが終了しているか否かを判定する（ステップＳ１１６）。

【0291】

閾値電圧のサーチが終了していない場合（ステップＳ１１６においてＮｏ。）、メモリインタフェース制御部３０２は、閾値電圧のサーチを継続するために、閾値電圧を変更する（ステップＳ９８）。これにより、メモリシステム７は、ステップＳ９５からの処理を繰り返す。

【0292】

一方、すでに閾値電圧のサーチが終了している場合（ステップＳ１１６においてＹｅｓ。）、メモリインタフェース制御部３０２は、その旨（サーチ終了）をリフレッシュ制御部７０３に通知する。そして、この通知を受けたリフレッシュ制御部７０３は、読み取り対象のブロックのページＰについて、ソフトデコードモードによる誤り訂正が不可能であると判断し、エラー処理を行う（ステップＳ１１７）。ただし、エラー処理の詳細は省略する。

【0293】

なお、ソフトデコードモードによる誤り訂正についても、訂正可能なブロックのサーチを行ってもよい。すなわち、ステップＳ１１７の代わりに、読み取り対象のブロックを変更して読み出し、再度、ソフトデコードモードによる誤り訂正を実行してもよい。

【0294】

以上のように、第２の実施の形態においても、第１の実施の形態と同様の効果を得ることができる。

【0295】

また、メモリシステム７は、不揮発性メモリ７１に格納された保存情報５を１回だけ読み出して訂正するハードデコードモード（第１訂正モード）と、不揮発性メモリ７１に格納された保存情報５を複数回読み出して訂正するソフトデコードモード（第２訂正モード）とを実行する誤り訂正回路７４をさらに備え、不揮発性メモリ７１は、コピー元のブロックおよびリフレッシュ元のブロックとは異なるリフレッシュ先のブロックをさらに備え、コピー元のブロックに格納された保存情報５について、ハードデコードモードによる訂正が可能か否かを示す可否情報８６を格納し、リフレッシュ制御部７０３は、可否情報８６に応じて、ハードデコードモードによる訂正が可能な保存情報５を優先的に読み出してリフレッシュ先のブロックに保存情報５を格納する。

【0296】

これにより、用途以外に、保存情報５の状態に応じて選択的に読み出すことができる。また、ハードデコードモードによる訂正が可能か否かを試す処理を抑制できるので、リフレッシュに必要な時間を短縮することができる。さらに、多重化されているブロックについてハードデコードモードによる訂正を試すことにより、ソフトデコードモードによる訂正を回避することができる。したがって、リフレッシュに必要な時間を短縮することができるとともに、アクセス回数を抑制することができるため、劣化を抑制することもできる。

【0297】

＜３． 変形例＞
以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく様々な変形が可能である。

【0298】

例えば、上記実施の形態に示した各工程は、あくまでも例示であって、上記に示した順序や内容に限定されるものではない。すなわち、同様の効果が得られるならば、適宜、順序や内容が変更されてもよい。

【0299】

また、上記実施の形態に示した機能ブロック（例えば、外部インタフェース制御部３００やリフレッシュ制御部３０３など）は、ＣＰＵ３０，７０がプログラム４，８に従って動作することにより、ソフトウェア的に実現されると説明した。しかし、これらの機能ブロックの一部または全部を専用の論理回路で構成し、ハードウェア的に実現してもよい。

【0300】

また、外部インタフェース回路３３が出力要求を受け取ったときに、外部インタフェース制御部３００が、リフレッシュフラグ３２０を確認し、リフレッシュフラグ３２０が「１」のときは、ホストコンピュータ２にその旨を通知するように外部インタフェース回路３３を制御してもよい。このように構成することによって、リフレッシュが行われている間、ホストコンピュータ２がメモリシステム３に対してコマンドを送信しないようにしてもよい。

【0301】

また、上記実施の形態では、リフレッシュリードにおける成功率を向上させる例について説明した。しかし、例えば、ホストリードに失敗したときに、履歴情報４４を参照して、多重化された保存情報５を検索して読み出すように構成してもよい。

【0302】

また、第２の実施の形態では、コピー元のブロックに格納されている保存情報５に対してハードデコードモードによる誤り訂正の結果のみが可否情報８６に記録される例について説明した。しかし、例えば、履歴情報４４において記録されているリフレッシュ元のブロック等についても、可否情報８６を収集するように構成してもよい。これにより、多重化された多くの保存情報５について可否情報８６が記録されるため、ハードデコードモードが可能な保存情報５を検出する可能性が向上する。

【符号の説明】

【0303】

１，６ コンピュータシステム
２ ホストコンピュータ
３，７ メモリシステム
３０，７０ ＣＰＵ
３００ 外部インタフェース制御部
３０１，７０１ 訂正制御部
３０２ メモリインタフェース制御部
３０３，７０３ リフレッシュ制御部
３１，７１ 不揮発性メモリ
３２，７２ ＲＡＭ
３２０ リフレッシュフラグ
３２１ リード物理アドレス
３２２ ライト物理アドレス
３２３ 論理アドレス
３３ 外部インタフェース回路
３４，７４ 誤り訂正回路
３５ メモリインタフェース回路
４，８ プログラム
４０，８０ 管理情報
４１ 論物変換情報
４２ フリーブロック情報
４３ ターゲット情報
４４ 履歴情報
４５ 電圧情報
５ 保存情報
８６ 可否情報

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】