特開 2024-140158 リセットフィルタ回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140158

(43)【公開日】2024-10-10

(54)【発明の名称】リセットフィルタ回路及び半導体装置

(51)【国際特許分類】

   H03K 17/28 20060101AFI20241003BHJP

   H03K 17/22 20060101ALI20241003BHJP

【ＦＩ】

H03K17/28 E

H03K17/22 B

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2023051176

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】岩佐 洋助

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX11

5J055AX57

5J055AX65

5J055BX41

5J055EY10

5J055EZ25

5J055EZ50

5J055GX01

5J055GX04

(57)【要約】      （修正有）

【課題】リセット信号として認識される入力信号のパルス幅を柔軟に変更するリセットフィルタ回路を提供する。
【解決手段】リセットフィルタ回路１２は、リセット入力信号ＲＩＳを第１の遅延時間だけ遅延させた信号と、論理レベル１又は０に固定された第１セレクト信号ＳＥＬ１と、の論理和又は否定論理和からなる第１信号を生成する論理ゲートＮＲ１と、リセット入力信号を第１の遅延時間よりも長い第２の遅延時間だけ遅延させた信号と、論理レベル１又は０に固定された第２セレクト信号ＳＥＬ２と、の論理和又は否定論理和からなる第２信号を生成する論理ゲートＮＲ２と、リセット入力信号と、リセット入力信号を第１の遅延時間よりも短い第３の遅延時間だけ遅延させた信号と、第１信号と、第２信号と、の論理和又は否定論理和からなる第３信号を生成する論理ゲートＮＲ３と、を有し、第３信号又は第３信号の反転信号をリセット出力信号ＲＯＳとして出力する。
【選択図】図２

【特許請求の範囲】

【請求項1】

論理レベル１または論理レベル０で所定のパルス幅を有してリセットを示すリセットパルスを含むリセット入力信号に基づいてリセット出力信号を生成するリセットフィルタ回路であって、
前記リセット入力信号を第１の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第１セレクト信号と、の論理和又は否定論理和からなる第１信号を生成する第１の論理ゲートと、
前記リセット入力信号を前記第１の遅延時間よりも長い第２の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第２セレクト信号と、の論理和又は否定論理和からなる第２信号を生成する第２の論理ゲートと、
前記リセット入力信号と、前記リセット入力信号を前記第１の遅延時間よりも短い第３の遅延時間だけ遅延させた信号と、前記第１信号と、前記第２信号と、の論理和又は否定論理和からなる第３信号を生成する第３の論理ゲートと、
を有し、前記第３信号又は前記第３信号を反転させた信号を前記リセット出力信号として出力することを特徴とするリセットフィルタ回路。

【請求項2】

前記リセット入力信号は、論理レベル０で前記所定のパルス幅を有する前記リセットパルスを含み、
前記第１の論理ゲートは、前記リセット入力信号を前記第１の遅延時間だけ遅延させ且つ反転させた信号と、前記第１セレクト信号と、の否定論理和からなる信号を前記第１信号として出力する第１の否定論理和ゲートであり、
前記第２の論理ゲートは、前記リセット入力信号を前記第２の遅延時間だけ遅延させ且つ反転させた信号と、前記第２セレクト信号と、の否定論理和からなる信号を前記第２信号として出力する第２の否定論理和ゲートであり、
前記第３の論理ゲートは、前記リセット信号と、前記リセット信号を前記第３の遅延時間だけ遅延させた信号と、前記第１信号と、前記第２信号と、の否定論理和からなる信号を前記第３信号として出力する第３の否定論理和ゲートであることを特徴とする請求項１に記載のリセットフィルタ回路。

【請求項3】

前記第１の遅延時間は、前記第３の遅延時間の約２倍の長さを有し、
前記第２の遅延時間は、前記第３の遅延時間の約３倍の長さを有することを特徴とする請求項２に記載のリセットフィルタ回路。

【請求項4】

前記第３の論理ゲートは、前記リセット入力信号の入力を受ける第１入力端と、前記リセット入力信号を前記所定遅延時間だけ遅延させた信号の入力を受ける第２入力端と、前記第１信号の入力を受ける第３入力端と、前記第２信号の入力を受ける第４入力端と、を有し、
前記第２入力端は、前記第３の遅延時間に対応する容量を有する第１の容量素子部が接続された第１のノードに接続され、
前記第３入力端は、前記第３の遅延時間に対応する容量を有する第２の容量素子部が接続され且つ前記第１のノードに連続するノードである第２のノードに接続され、
前記第４入力端は、前記第３の遅延時間に対応する容量を有する第３の容量素子部が接続され且つ前記第１のノード及び前記第２のノードに連続するノードである第３のノードに接続されていることを特徴とする請求項３に記載のリセットフィルタ回路。

【請求項5】

前記第１の容量素子部、前記第２の容量素子部及び前記第３の容量素子部の各々は、ソース及びドレインが互いに接続されるとともに所定電位に接続されたＰチャネル型の一対のＭＯＳトランジスタから構成されていることを特徴とする請求項４に記載のリセットフィルタ回路。

【請求項6】

前記第１セレクト信号及び前記第２セレクト信号の各々の信号レベルは、当該リセットフィルタ回路の外部からの設定入力に応じて変更可能に構成されていることを特徴とする請求項１乃至５のいずれか１に記載のリセットフィルタ回路。

【請求項7】

論理レベル１または論理レベル０で所定のパルス幅を有してリセットを示すリセットパルスを含むリセット入力信号を生成するリセット入力信号生成回路と、
前記リセット入力信号に基づいてリセット出力信号を生成するリセットフィルタ回路と、
前記リセット出力信号の供給を受けてリセット状態に制御される１又は複数の回路素子を含む内部回路と、
を有し、
前記リセットフィルタ回路は、
前記リセット入力信号を第１の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第１セレクト信号と、の論理和又は否定論理和からなる第１信号を生成する第１の論理ゲートと、
前記リセット入力信号を前記第１の遅延時間よりも長い第２の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第２セレクト信号と、の論理和又は否定論理和からなる第２信号を生成する第２の論理ゲートと、
前記リセット入力信号と、前記リセット入力信号を前記第１の遅延時間よりも短い第３の遅延時間だけ遅延させた信号と、前記第１信号と、前記第２信号と、の論理和又は否定論理和からなる第３信号を生成する第３の論理ゲートと、
を有し、前記第３信号又は前記第３信号を反転させた信号を前記リセット出力信号として前記内部回路に供給することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、リセットフィルタ回路及び半導体装置に関する。

【背景技術】

【0002】

リセット機能を有する半導体集積回路において、ノイズ等の意図しない短いパルス幅の入力があった場合のリセット機能の誤動作を防ぐため、フィルタ回路を挿入してリセットがかかるタイミングを遅延させることが行われている。例えば、複数の容量素子からなる回路を用いてリセット信号を生成するパワーオンリセット信号生成回路が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００１－７７６８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

容量の充電にかかる時間を利用してリセットがかかるまでの時間を遅延させるリセットフィルタ回路では、容量素子の構成により遅延時間が固定されているため、リセット入力を認識するためのパルス幅が一定となる。このため、ノイズ耐性を上げる必要がある等の理由でリセット入力を認識するパルス幅を長くしたい場合や、例えばＩＧＢＴの制御において緊急停止時に直ちにリセットをかけたい場合等に柔軟に対処することができないという問題があった。

【0005】

本発明は、上記問題点に鑑みてなされたものであり、リセット信号として認識される入力信号のパルス幅を柔軟に変更することが可能なリセットフィルタ回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係るリセットフィルタ回路は、論理レベル１または論理レベル０で所定のパルス幅を有してリセットを示すリセットパルスを含むリセット入力信号に基づいてリセット出力信号を生成するリセットフィルタ回路であって、前記リセット入力信号を第１の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第１セレクト信号と、の論理和又は否定論理和からなる第１信号を生成する第１の論理ゲートと、前記リセット入力信号を前記第１の遅延時間よりも長い第２の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第２セレクト信号と、の論理和又は否定論理和からなる第２信号を生成する第２の論理ゲートと、前記リセット入力信号と、前記リセット入力信号を前記第１の遅延時間よりも短い第３の遅延時間だけ遅延させた信号と、前記第１信号と、前記第２信号と、の論理和又は否定論理和からなる第３信号を生成する第３の論理ゲートと、を有し、前記第３信号又は前記第３信号を反転させた信号を前記リセット出力信号として出力することを特徴とする。

【0007】

本発明に係る半導体装置は、論理レベル１または論理レベル０で所定のパルス幅を有してリセットを示すリセットパルスを含むリセット入力信号を生成するリセット入力信号生成回路と、前記リセット入力信号に基づいてリセット出力信号を生成するリセットフィルタ回路と、前記リセット出力信号の供給を受けてリセット状態に制御される１又は複数の回路素子を含む内部回路と、を有し、前記リセットフィルタ回路は、前記リセット入力信号を第１の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第１セレクト信号と、の論理和又は否定論理和からなる第１信号を生成する第１の論理ゲートと、前記リセット入力信号を前記第１の遅延時間よりも長い第２の遅延時間だけ遅延させた信号と、論理レベル１または０に固定された第２セレクト信号と、の論理和又は否定論理和からなる第２信号を生成する第２の論理ゲートと、前記リセット入力信号と、前記リセット入力信号を前記第１の遅延時間よりも短い第３の遅延時間だけ遅延させた信号と、前記第１信号と、前記第２信号と、の論理和又は否定論理和からなる第３信号を生成する第３の論理ゲートと、を有し、前記第３信号又は前記第３信号を反転させた信号を前記リセット出力信号として前記内部回路に供給することを特徴とする。

【発明の効果】

【0008】

本発明に係るリセットフィルタ回路によれば、リセット信号として認識される入力信号のパルス幅を柔軟に変更することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本発明に係るリセットフィルタ回路を含む半導体装置の構成を示すブロック図である。

【図2】リセットフィルタ回路の構成を示す回路図である。

【図3】セレクト信号を生成する回路部を示すブロック図である。

【図4】リセット入力信号のパルス幅に応じた信号波形を示すタイムチャートである。

【図5】リセット入力信号のパルス幅に応じた信号波形を示すタイムチャートである。

【図6】リセット入力信号のパルス幅に応じた信号波形を示すタイムチャートである。

【図7】比較例のリセットフィルタ回路の構成を示す回路図である。

【図8】比較例におけるリセット入力信号のパルス幅に応じた信号波形を示すタイムチャートである。

【発明を実施するための形態】

【0010】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【0011】

図１は、本発明に半導体装置１００の構成を示す回路である。半導体装置１００は、半導体集積回路から構成されている。半導体装置１００は、リセット入力信号生成回路１１、リセットフィルタ回路１２及び内部回路１３を含む。

【0012】

リセット入力信号生成回路１１は、リセット入力信号ＲＩＳを生成する回路である。リセット入力信号生成回路１１は、例えば電源電圧に基づいて一定の電圧値を有する定電源電圧を生成するレギュレータ回路（図１では図示を省略）から定電源電圧の供給を受け、これに基づいてリセット入力信号ＲＩＳを生成する。

【0013】

リセットフィルタ回路１２は、リセット入力信号ＲＩＳの供給を受け、これを遅延させたリセット出力信号ＲＯＳを生成する。リセットフィルタ回路１２は、生成したリセット出力信号ＲＯＳを内部回路１３に供給する。

【0014】

内部回路１３は、半導体装置１００の主機能を担う回路である。リセットフィルタ回路１２からのリセット出力信号ＲＯＳの供給を受けて、内部回路１３に含まれる回路素子（図１では図示を省略）はリセット状態に制御される。

【0015】

リセット入力信号ＲＩＳは、“Ｌ”レベル（論理レベル０）及び“Ｈ”レベル（論理レベル１）に変化する信号であり、リセットを示す所定パルス幅のリセットパルスを含む信号である。本実施例では、リセット入力信号ＲＩＳのリセットパルスは、“Ｌ”レベルで上記所定のパルス幅を有する。

【0016】

リセット出力信号ＲＯＳは、リセット入力信号ＲＩＳを遅延させつつ論理ゲートによる論理演算を行うことにより生成された信号である。本実施例では、リセット出力信号ＲＯＳは、 “Ｌ”レベルでリセットを示すリセットパルスを含む。したがって、内部回路１３に含まれる回路素子は、リセット出力信号ＲＯＳに含まれる“Ｌ”レベルのリセットパルスの供給を受けて、リセット状態となる。

【0017】

図２は、リセットフィルタ回路１２の構成を示す回路図である。リセットフィルタ回路１２は、トランジスタＰＭ１～ＰＭ６、インバータＩＶ１～ＩＶ６、及びＮＯＲゲートＮＲ１～ＮＲ３を含む。

【0018】

トランジスタＰＭ１～ＰＭ６は、リセットパルスの遅延時間を生成するために設けられた容量素子である。ＰＭ１～ＰＭ６の各々は、Ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）から構成されている。トランジスタＰＭ１～ＰＭ６は、それぞれ同じサイズ（ゲート長、ゲート幅）を有する。

【0019】

トランジスタＰＭ１及びＰＭ２は、インバータＩＶ１とＩＶ２との間のノードであるノードｎＡに接続され、第１の容量素子対を構成している。トランジスタＰＭ１及びＰＭ２の各々のソース及びドレインは、接地され且つ互いに接続されている。また、トランジスタＰＭ１及びＰＭ２の各々のゲートは、互いに接続されるとともにノードｎＡに接続されている。かかる第１の容量素子対が接続されたノードｎＡを経由することにより、リセット入力信号ＲＩＳは、第１の容量素子対の容量に対応する時間だけ遅延される。

【0020】

トランジスタＰＭ３及びＰＭ４は、インバータＩＶ２とＩＶ３との間のノードであるノードｎＢに接続され、第２の容量素子対を構成している。トランジスタＰＭ３及びＰＭ４の各々のソース及びドレインは、接地され且つ互いに接続されている。また、トランジスタＰＭ３及びＰＭ４の各々のゲートは、互いに接続されるとともにノードｎＢに接続されている。かかる第２の容量素子対が接続されたノードｎＢを経由することにより、リセット入力信号ＲＩＳは、第２の容量素子対の容量に対応する時間だけ遅延される。実際にはノードｎＢはノードｎＡと連続しており、ノードｎＢを経由する信号はノードｎＡも経由することになる。したがって、リセット入力信号ＲＩＳは、ノードｎＡ及びｎＢを経由することにより、第１の容量素子対の容量に対応する遅延時間と第２の容量素子対の容量に対応する遅延時間との和に相当する遅延時間だけ遅延される。

【0021】

トランジスタＰＭ５及びＰＭ６は、インバータＩＶ３とＮＯＲゲートＮＲ１との間のノードであるノードｎＣに接続され、第３の容量素子対を構成している。トランジスタＰＭ５及びＰＭ６の各々のソース及びドレインは、接地され且つ互いに接続されている。また、トランジスタＰＭ５及びＰＭ６の各々のゲートは、互いに接続されるとともにノードｎＣに接続されている。かかる第３の容量素子対が接続されたノードｎＢを経由することにより、リセット入力信号ＲＩＳは、第３の容量素子対の容量に対応する時間だけ遅延される。実際にはノードｎＣはノードｎＢ及びノードｎＡと連続しており、ノードｎＣを経由する信号はノードｎＡ及びノードｎＢも経由することになる。したがって、リセット入力信号ＲＩＳは、ノードｎＡ、ｎＢ及びｎＣを経由することにより、第１の容量素子対の容量に対応する遅延時間、第２の容量素子対の容量に対応する遅延時間及び第３の容量素子対の容量に対応する遅延時間の和に相当する遅延時間だけ遅延される。

【0022】

上記の通り、トランジスタＰＭ１～ＰＭ６は、同じサイズを有するトランジスタであり、第１の容量素子対、第２の容量素子対及び第３の容量素子対の各々の容量もそれぞれ等しい。したがって、各容量素子対により生じる遅延時間もそれぞれ等しくなる。したがって、ノードｎＡを経由する信号は、容量素子対１つ分の遅延時間だけ遅延される。また、ノードｎＡ及びノードｎＢを連続して経由する信号は、容量素子対２つ分の遅延時間だけ遅延される。同様に、ノードｎＡ、ノードｎＢ及びノードｎＣを連続して経由する信号は、容量素子対３つ分の遅延時間だけ遅延される。

【0023】

インバータＩＶ１は、入力端にリセット入力信号ＲＩＳの供給を受け、これを反転した信号を出力端から出力する。インバータＩＶ１の出力端は、ノードｎＡを介してインバータＩＶ２の入力端に接続されている。

【0024】

インバータＩＶ２は、入力端にインバータＩＶ１の出力信号の供給を受け、これを反転した信号を出力端から出力する。インバータＩＶ２の出力端は、ノードｎＢを介してインバータＩＶ３の入力端に接続されている。

【0025】

インバータＩＶ３は、入力端にインバータＩＶ２の出力信号の供給を受け、これを反転した信号を出力端から出力する。インバータＩＶ３の出力端は、ノードｎＣを介してＮＯＲゲートＮＲ２の一対の入力端のうちの一方（以下、第１の入力端と称する）に接続されている。

【0026】

インバータＩＶ４は、入力端がノードｎＢに接続されており、インバータＩＶ２の出力信号の供給を受け、これを反転した信号を出力端から出力する。インバータＩＶ４の出力端は、ノードｎＤを介してＮＯＲゲートＮＲ１の一対の入力端のうちの一方（第１の入力端）に接続されている。

【0027】

インバータＩＶ５は、入力端がノードｎＡに接続されており、インバータＩＶ１の出力信号の供給を受け、これを反転した信号を出力端から出力する。インバータＩＶ５の出力端は、ノードｎ１を介してＮＯＲゲートＮＲ３の４つの入力端のうちの１つに接続されている。

【0028】

インバータＩＶ６は、入力端がＮＯＲゲートＮＲ３の出力端に接続されている。インバータＩＶ６は、ＮＯＲゲートＮＲ３の出力信号の供給を受け、これを反転した信号をリセット出力信号ＲＯＳとして出力する。リセット出力信号ＲＯＳは、内部回路１３に供給される。

【0029】

ＮＯＲゲートＮＲ１は、２入力の否定論理和の論理ゲート回路である。ＮＯＲゲートＮＲ１の第１の入力端には、インバータＩＶ４の出力信号が供給される。すなわち、ＮＯＲゲートＮＲ１の第１の入力端に供給される信号は、リセット入力信号ＲＩＳをノードｎＡ及びｎＢを経由して第１の遅延時間（容量素子対２つ分の遅延時間）だけ遅延させ且つ反転させた信号である。

【0030】

ＮＯＲゲートＮＲ１の第２の入力端には、第１セレクト信号ＳＥＬ１が供給される。ＮＯＲゲートＮＲ１は、インバータＩＶ４の出力信号と第１セレクト信号ＳＥＬ１との否定論理和からなる出力信号をノードｎ３に出力する。

【0031】

ＮＯＲゲートＮＲ２は、２入力の否定論理和の論理ゲート回路である。ＮＯＲゲートＮＲ２の第１の入力端には、インバータＩＶ３の出力信号がノードｎＣを介して供給される。すなわち、ＮＯＲゲートＮＲ２の第１の入力端に供給される信号は、リセット入力信号ＲＩＳをノードｎＡ、ノードｎＢ及びノードｎＣを経由して第２の遅延時間（容量素子対３つ分の遅延時間）だけ遅延させ且つ反転させた信号である。

【0032】

ＮＯＲゲートＮＲ２の第２の入力端には、第２セレクト信号ＳＥＬ２が供給される。ＮＯＲゲートＮＲ２は、インバータＩＶ３の出力信号と第２セレクト信号ＳＥＬ２との否定論理和からなる出力信号をノードｎ２に出力する。

【0033】

ＮＯＲゲートＮＲ３は、４入力の否定論理和の論理ゲート回路である。ＮＯＲゲートＮＲ３の４つの入力端には、それぞれリセット入力信号ＲＩＳ、インバータＩＶ５の出力信号、ＮＯＲゲートＮＲ１の出力信号、及びＮＯＲゲートＮＲ２の出力信号が入力される。ＮＯＲゲートＮＲ３は、これらの信号の否定論理和からなる信号を出力する。

【0034】

ＮＯＲゲートＮＲ３の入力端のうちの１つに入力されるインバータＩＶ５の出力信号は、リセット入力信号ＲＩＳをノードｎＡを経由して第３の遅延時間（容量素子対１つ分の遅延時間）だけ遅延させ且つ反転させた信号である。

【0035】

図３は、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２を生成する回路部の一例を示すブロック図である。ＣＰＵ１４、フラッシュＲＯＭ１５及びレジスタ１６は、半導体装置１００の内部に設けられている。

【0036】

ＣＰＵ１４は、半導体装置１００のデバッグ処理時に外部割込信号ＥＩＳの供給を受け、これに応じてフラッシュＲＯＭ１５の書き換え（消去及び書き込み）を行う。フラッシュＲＯＭ１５はレジスタ１６に接続されており、ＣＰＵ１４によるフラッシュＲＯＭ１５の書き換えに応じて、レジスタ１６に格納されているレジスタ値の変更が行われる。

【0037】

レジスタ１６には、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルを示すレジスタ値が格納されている。第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２は、それぞれ“Ｌ”レベル（論理レベル０）又は“Ｈ”レベル（論理レベル１）の値をとる２値の信号である。

【0038】

かかる構成により、外部割込信号ＥＩＳに基づいて、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルが変更される。

【0039】

次に、リセットフィルタ回路１２の動作について説明する。図４～６は、リセット入力信号ＲＩＳのパルス幅の変化に応じた各ノードの電位及びリセット出力信号ＲＯＳの信号波形を示すタイムチャートである。

【0040】

図４は、第１セレクト信号ＳＥＬ１が“Ｌ”レベル且つ第２セレクト信号ＳＥＬ２が“Ｌ”レベルの場合における、リセット入力信号ＲＩＳのパルス幅に応じたノードｎ１～ｎ３の電位及びリセット出力信号ＲＯＳの信号波形を示すタイムチャートである。

【0041】

なお、ここではリセット入力信号ＲＩＳのリセットパルスとして、Ｗ１～Ｗ４までパルス幅の異なるリセットパルスを示しているが、実際にはこのようにパルス幅が経時的に変化するのではなく、リセット入力信号ＲＩＳのパルス幅の違いによってリセット出力信号ＲＯＳの信号レベルが変化するタイミングが異なることを比較可能に示すため、これらを併記して示している。図５及び図６についても同様である。

【0042】

第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２がともに“Ｌ”レベルである場合、ＮＯＲゲートＮＲ１及びＮＲ２は、それぞれインバータと同様の機能を有する。

【0043】

リセット入力信号ＲＩＳのパルス幅（すなわち、“Ｌ”レベル期間の幅）が第１～第３の容量素子対の各々に対応する遅延時間（すなわち、容量素子対１つ分の遅延時間）と同程度の時間幅である幅Ｗ１である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が “Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。ノードｎ３の電位は、ノードｎ２の電位が “Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。

【0044】

このように、リセット入力信号ＲＩＳのパルス幅がＷ１である場合、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間が存在しない。リセット出力信号ＲＯＳは、これらの否定論理積からなる信号をインバータＩＶ６により反転させた信号であるため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定される。したがって、リセット入力信号ＲＩＳのパルス幅がＷ１である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスは出力されない。

【0045】

次に、リセット入力信号ＲＩＳのパルス幅が、幅Ｗ１の約２倍の長さを有する幅Ｗ２（容量素子対２つ分に対応する遅延時間と同程度の時間幅）である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｌ”レベルである期間の中間付近のタイミングで“Ｌ”レベルに変化し且つ幅Ｗ２の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が “Ｌ”レベルである期間の中間付近のタイミングで“Ｌ”レベルに変化し且つ幅Ｗ２の期間だけ“Ｌ”レベルとなる。ノードｎ３の電位は、ノードｎ２の電位が “Ｌ”レベルである期間の中間付近のタイミングで“Ｌ”レベルに変化し且つ幅Ｗ２の期間だけ“Ｌ”レベルとなる。

【0046】

リセット入力信号ＲＩＳのパルス幅がＷ２である場合、パルス幅がＷ１である場合と同様に、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間は存在しない。このため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定される。したがって、“Ｌ”レベルのリセットパルスは出力されない。

【0047】

また、リセット入力信号ＲＩＳのパルス幅が、幅Ｗ１の約３倍の長さを有する幅Ｗ３（容量素子対３つ分に対応する遅延時間と同程度の時間幅）である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｌ”レベルに変化した後、幅Ｗ３の約３分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ３の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が“Ｌ”レベルに変化した後、幅Ｗ３の約３分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ３の期間だけ“Ｌ”レベルとなる。ノードｎ３の電位は、ノードｎ２の電位が “Ｌ”レベルに変化した後、幅Ｗ３の約３分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ３の期間だけ“Ｌ”レベルとなる。

【0048】

リセット入力信号ＲＩＳのパルス幅がＷ３である場合、パルス幅がＷ２である場合と同様、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間は存在しない。このため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定され、“Ｌ”レベルのリセットパルスは出力されない。

【0049】

一方、リセット入力信号ＲＩＳのパルス幅が、幅Ｗ１の約４倍の長さを有する幅Ｗ４（容量素子対４つ分に対応する遅延時間と同程度の時間幅）である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｌ”レベルに変化した後、幅Ｗ４の約４分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ４の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が“Ｌ”レベルに変化した後、幅Ｗ４の約４分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ４の期間だけ“Ｌ”レベルとなる。ノードｎ３の電位は、ノードｎ２の電位が “Ｌ”レベルに変化した後、幅Ｗ４の約４分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ４の期間だけ“Ｌ”レベルとなる。

【0050】

リセット入力信号ＲＩＳのパルス幅がＷ４の場合、パルス幅がＷ１～Ｗ３の場合とは異なり、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間が存在する。具体的には、リセット入力信号ＲＩＳが“Ｌ”である期間のうちの最後の約４分の１の期間、且つノードｎ３の電位が“Ｌ”である期間のうちの最初の約４分の１の期間において、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる。このため、パルス幅Ｗ１に相当する長さの期間でリセット出力信号ＲＯＳの信号レベルは“Ｌ”レベルとなる。すなわち、リセット入力信号ＲＩＳのパルス幅がＷ４の場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスが出力される。

【0051】

このように、第１セレクト信号ＳＥＬ１が“Ｌ”レベル且つ第２セレクト信号ＳＥＬ２が“Ｌ”レベルである場合、リセット出力信号ＲＯＳのリセットパルスは、リセット入力信号ＲＩＳのパルス幅がＷ１～Ｗ３の場合には出力されず、リセット入力信号ＲＩＳのパルス幅がＷ４の場合に出力される。

【0052】

図５は、第１セレクト信号ＳＥＬ１が“Ｌ”レベル且つ第２セレクト信号ＳＥＬ２が“Ｈ”レベルの場合における、リセット入力信号ＲＩＳのパルス幅に応じたノードｎ１～ｎ３の電位及びリセット出力信号ＲＯＳの信号波形を示すタイムチャートである。

【0053】

第２セレクト信号ＳＥＬ２が“Ｈ”レベルである場合、ＮＯＲゲートＮＲ３の第２の入力が常時“Ｈ”レベルとなるため、ノードｎ３の電位は“Ｌ”レベルに固定される。

【0054】

リセット入力信号ＲＩＳのパルス幅が幅Ｗ１である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が “Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間が存在しないため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定される。すなわち、リセット入力信号ＲＩＳのパルス幅が幅Ｗ１である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスは出力されない。

【0055】

また、リセット入力信号ＲＩＳのパルス幅が幅Ｗ２である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｌ”レベルである期間の中間付近のタイミングで“Ｌ”レベルに変化し且つ幅Ｗ２の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が “Ｌ”レベルである期間の中間付近のタイミングで“Ｌ”レベルに変化し且つ幅Ｗ２の期間だけ“Ｌ”レベルとなる。リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間が存在しないため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定される。すなわち、リセット入力信号ＲＩＳのパルス幅が幅Ｗ２である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスは出力されない。

【0056】

一方、リセット入力信号ＲＩＳのパルス幅が幅Ｗ３である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｌ”レベルに変化した後、幅Ｗ３の約３分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ３の期間だけ“Ｌ”レベルとなる。ノードｎ２の電位は、ノードｎ１の電位が“Ｌ”レベルに変化した後、幅Ｗ３の約３分の１の期間が経過したタイミングで“Ｌ”レベルに変化し且つ幅Ｗ３の期間だけ“Ｌ”レベルとなる。ノードｎ３の電位は、“Ｌ”レベルに固定されている。このため、ノードｎ２の電位が“Ｌ”レベルに変化してからリセット入力信号ＲＩＳが“Ｈ”レベルに変化するまでの期間において、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる。したがって、当該期間において、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスが出力される。

【0057】

また、リセット入力信号ＲＩＳのパルス幅がＷ４の場合、ノードｎ２の電位が“Ｌ”レベルに変化してからリセット入力信号ＲＩＳが“Ｈ”レベルに変化するまでの期間において、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる。したがって、当該期間において、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスが出力される。

【0058】

このように、第１セレクト信号ＳＥＬ１が“Ｌ”レベル且つ第２セレクト信号ＳＥＬ２が“Ｈ”レベルである場合、リセット出力信号ＲＯＳのリセットパルスは、リセット入力信号ＲＩＳのパルス幅がＷ１及びＷ２の場合には出力されず、リセット入力信号ＲＩＳのパルス幅がＷ３及びＷ４の場合に出力される。

【0059】

図６は、第１セレクト信号ＳＥＬ１が“Ｈ”レベル且つ第２セレクト信号ＳＥＬ２が“Ｈ”レベルの場合における、リセット入力信号ＲＩＳのパルス幅に応じたノードｎ１～ｎ３の電位及びリセット出力信号ＲＯＳの信号波形を示すタイムチャートである。

【0060】

第１セレクト信号ＳＥＬ１が“Ｈ”レベルである場合、ＮＯＲゲートＮＲ２の第２の入力が常時“Ｈ”レベルとなるため、ノードｎ２の電位は“Ｌ”レベルに固定される。また、第２セレクト信号ＳＥＬ２が“Ｈ”レベルである場合、ＮＯＲゲートＮＲ３の第２の入力が常時“Ｈ”レベルとなるため、ノードｎ３の電位は“Ｌ”レベルに固定される。

【0061】

リセット入力信号ＲＩＳのパルス幅が幅Ｗ１である場合、ノードｎ１の電位は、リセット入力信号ＲＩＳが“Ｈ”レベルに変化するタイミングで“Ｌ”レベルに変化し且つ幅Ｗ１の期間だけ“Ｌ”レベルとなる。ノードｎ２及びノードｎ１の電位はともに“Ｌ”レベルであるが、リセット入力信号ＲＩＳとノードｎ１の各々の“Ｌ”レベルの期間が重ならないため、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる期間が存在しない。このため、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルに固定される。すなわち、リセット入力信号ＲＩＳのパルス幅が幅Ｗ１である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスは出力されない。

【0062】

一方、リセット入力信号ＲＩＳのパルス幅が幅Ｗ２である場合、ノードｎ１の電位が“Ｌ”レベルに変化してからリセット入力信号ＲＩＳが“Ｈ”レベルに変化するまでの期間において、リセット入力信号ＲＩＳ及びノードｎ１の電位は、ともに“Ｌ”レベルとなる。ノードｎ２及びノードｎ３の電位は“Ｌ”レベルに固定されているため、当該期間において、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる。したがって、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスが出力される。

【0063】

リセット入力信号ＲＩＳのパルス幅が幅Ｗ３である場合及び幅Ｗ４である場合についても同様に、ノードｎ１の電位が“Ｌ”レベルに変化してからリセット入力信号ＲＩＳが“Ｈ”レベルに変化するまでの期間において、リセット入力信号ＲＩＳ及びノードｎ１の電位は、ともに“Ｌ”レベルとなる。ノードｎ２及びノードｎ３の電位は“Ｌ”レベルに固定されているため、当該期間において、リセット入力信号ＲＩＳ、ノードｎ１、ノードｎ２及びノードｎ３が全て同時に“Ｌ”レベルとなる。したがって、リセット出力信号ＲＯＳの“Ｌ”レベルのリセット出力パルスが出力される。

【0064】

以上のように、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルがともに“Ｌ”である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスを出力するためには、幅Ｗ４のパルス幅のリセット入力信号ＲＩＳが必要となる。また、第１セレクト信号ＳＥＬ１が“Ｌ”、第２セレクト信号ＳＥＬ２が“Ｈ”である場合、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスを出力するためには、幅Ｗ３又はＷ４のパルス幅のリセット入力信号ＲＩＳが必要となる。また、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルがともに“Ｈ”である場合、幅Ｗ２、Ｗ３又はＷ４のパルス幅のリセット入力信号ＲＩＳが必要となる。

【0065】

このように、本実施例のリセットフィルタ回路１２によれば、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルを変化させることにより、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスを出力するために必要なリセット入力信号ＲＩＳのパルス幅を変更することができる。

【0066】

図７は、本実施例のリセットフィルタ回路１２とは異なり、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスを出力するために必要なリセット入力信号ＲＩＳのパルス幅を可変とするための構成を有しない、比較例のリセットフィルタ回路２２の構成を示す回路図である。

【0067】

比較例のリセットフィルタ回路２２では、インバータＩＶ３の出力端、トランジスタＰＭ５のゲート及びＰＭ６のゲートを接続するノードであるノードｎＣが、インバータＩＶ７の入力端に接続されている。インバータＩＶ７は、ノードｎＣの電位を反転した信号をノードｎ０を介してＮＯＲゲートＮＲ４の第１の入力端に供給する。ＮＯＲゲートＮＲ４の第２の入力端には、リセット入力信号ＲＩＳが入力される。

【0068】

ＮＯＲゲートＮＲ４は、リセット入力信号ＲＩＳ及びインバータＩＶ７の出力信号の論理和からなる信号を出力する。ＮＯＲゲートＮＲ４の出力信号はインバータＩＶ６により反転され、リセット出力信号ＲＯＳとして出力される。

【0069】

図８は、比較例のリセットフィルタ回路２２におけるリセット入力信号ＲＩＳのパルス幅に応じたノードｎ０の電位及びリセット出力信号ＲＯＳの信号波形を示すタイムチャートである。

【0070】

リセット入力信号ＲＩＳのパルス幅が幅ＷＸである場合、リセット入力信号ＲＩＳの信号レベル及びノードｎ０の電位がともに“Ｌ”レベルとなる期間が存在せず、リセット出力信号ＲＯＳの信号レベルは“Ｈ”レベルとなる。すなわち、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスは出力されない。一方、リセット入力信号ＲＩＳのパルス幅が、幅ＷＸより大きい幅ＷＹである場合、ノードｎ０の信号レベルが“Ｌ”レベルに変化してからリセット入力信号ＲＩＳの信号レベルが“Ｈ”レベルに変化するまでの期間において、リセット入力信号ＲＩＳの信号レベル及びノードｎ０の電位がともに“Ｌ”レベルとなる。したがって当該期間においてリセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスが出力される。

【0071】

比較例のリセットフィルタ回路２２では、リセット出力信号ＲＯＳの“Ｌ”レベルのリセットパルスを出力するために必要なリセット入力信号ＲＩＳのパルス幅が固定されている。このため、このため、ノイズ耐性を上げる必要がある等の理由でリセット入力を認識するパルス幅（すなわち、リセット出力信号ＲＯＳのリセットパルスを出力するために必要なリセット入力信号ＲＩＳのパルス幅）を長くしたい場合に対応することができない。また、ＩＧＢＴの制御において緊急停止時に直ちにリセットをかけたい等の理由でリセット入力を認識するパルス幅を短くしたい場合にも対応することができない。

【0072】

これに対し、上記の通り、本実施例のリセットフィルタ回路１２では、第１セレクト信号ＳＥＬ１及び第２セレクト信号ＳＥＬ２の信号レベルを変化させることにより、リセット入力を認識するパルス幅を変更することができる。

【0073】

したがって、本実施例のリセットフィルタ回路１２によれば、リセット信号として認識される入力信号のパルス幅を柔軟に変更することが可能となる。

【0074】

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、リセットフィルタ回路１２において、ＰＭＯＳトランジスタからなる容量素子を用いて遅延回路を構成する場合を例として説明した。しかし、遅延回路の構成はこれに限られず、デジタル回路のカウンタ等を用いて構成しても良い。

【0075】

また、上記実施例では、リセットフィルタ回路１２がリセット入力信号ＲＩＳの入力を受けて動作する場合を例として説明したが、これに限られず、別の入力信号の入力を受けて当該入力信号に対応する出力信号を生成してもよい。

【0076】

また、上記実施例では、リセットフィルタ回路１２が２入力のＮＯＲゲートＮＲ１及びＮＲ２と、４入力のＮＯＲゲートＮＲ３と、を含む場合を例として説明した。しかしリセットフィルタ回路を構成する論理ゲートはこれに限定されない。例えば、ＮＯＲゲートに変えてＯＲゲート（論理和ゲート）を用いてもよい。

【0077】

また、上記実施例では、リセット入力信号ＲＩＳ及びリセット出力信号ＲＯＳが、“Ｌ”レベルのリセットパルスを含む場合を例として説明した。しかし、これとは反対に、リセット入力信号ＲＩＳ及びリセット出力信号ＲＯＳは、“Ｈ”レベルのリセットパルスを含む信号であってもよい。

【符号の説明】

【0078】

１００ 半導体装置
１１ リセット入力信号生成回路
１２ リセットフィルタ回路
１３ 内部回路
１４ ＣＰＵ
１５ フラッシュＲＯＭ
１６ レジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】