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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024140297
(43)【公開日】2024-10-10
(54)【発明の名称】トランジスタ、回路基板及び表示装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241003BHJP
G09F 9/30 20060101ALI20241003BHJP
【ＦＩ】
H01L29/78 616J
G09F9/30 338
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023051378
(22)【出願日】2023-03-28
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】110001036
【氏名又は名称】弁理士法人暁合同特許事務所
(72)【発明者】
【氏名】竹内 洋平
(72)【発明者】
【氏名】川崎 達也
(72)【発明者】
【氏名】原 健吾
(72)【発明者】
【氏名】杉野 雅史
(72)【発明者】
【氏名】今井 元
(72)【発明者】
【氏名】大東 徹
【テーマコード（参考）】
5C094
5F110
【Ｆターム（参考）】
5C094AA37
5C094AA42
5C094BA03
5C094EA10
5C094FA01
5F110AA14
5F110BB02
5F110CC07
5F110DD02
5F110EE38
5F110FF03
5F110GG01
5F110GG02
5F110GG13
5F110GG15
5F110HM04
5F110HM12
5F110HM17
5F110HM19
5F110NN02
5F110NN23
5F110NN72
5F110NN77
(57)【要約】
【課題】良好な歩留まりを担保しつつホットキャリアの発生を抑制する。
【解決手段】トランジスタＴ２は、第１電極３０と、第１電極３０に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部３１と、第１電極３０と第１半導体部３１との間に介在する第１絶縁膜３４と、第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第２電極３２と、第２電極３２と同層に位置し第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第３電極３３と、を備え、第２電極３２は、第３電極３３よりも低電位とされ、第３電極３３は、第２電極３２に対して間隔を空けて配される第１部３３Ｂと、第２電極３２に対して第１部３３Ｂ側とは反対側に間隔を空けて配される第２部３３Ｃと、を有する。
【選択図】図７
【解決手段】トランジスタＴ２は、第１電極３０と、第１電極３０に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部３１と、第１電極３０と第１半導体部３１との間に介在する第１絶縁膜３４と、第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第２電極３２と、第２電極３２と同層に位置し第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第３電極３３と、を備え、第２電極３２は、第３電極３３よりも低電位とされ、第３電極３３は、第２電極３２に対して間隔を空けて配される第１部３３Ｂと、第２電極３２に対して第１部３３Ｂ側とは反対側に間隔を空けて配される第２部３３Ｃと、を有する。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１電極と、
前記第１電極に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部と、
前記第１電極と前記第１半導体部との間に介在する第１絶縁膜と、
前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第２電極と、
前記第２電極と同層に位置し前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第３電極と、を備え、
前記第２電極は、前記第３電極よりも低電位とされ、
前記第３電極は、前記第２電極に対して間隔を空けて配される第１部と、前記第２電極に対して前記第１部側とは反対側に間隔を空けて配される第２部と、を有するトランジスタ。
前記第１電極に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部と、
前記第１電極と前記第１半導体部との間に介在する第１絶縁膜と、
前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第２電極と、
前記第２電極と同層に位置し前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第３電極と、を備え、
前記第２電極は、前記第３電極よりも低電位とされ、
前記第３電極は、前記第２電極に対して間隔を空けて配される第１部と、前記第２電極に対して前記第１部側とは反対側に間隔を空けて配される第２部と、を有するトランジスタ。
【請求項2】
前記第３電極は、前記第２部に対して前記第１部側とは反対側に間隔を空けて配される第３部を有しており、
前記第２電極は、前記第１部と前記第２部との間に挟まれて前記第１部と前記第２部とに対してそれぞれ間隔を空けて配される第４部と、前記第２部と前記第３部との間に挟まれて前記第２部と前記第３部とに対してそれぞれ間隔を空けて配される第５部と、を有する請求項１記載のトランジスタ。
前記第２電極は、前記第１部と前記第２部との間に挟まれて前記第１部と前記第２部とに対してそれぞれ間隔を空けて配される第４部と、前記第２部と前記第３部との間に挟まれて前記第２部と前記第３部とに対してそれぞれ間隔を空けて配される第５部と、を有する請求項１記載のトランジスタ。
【請求項3】
前記第２電極及び前記第３電極と同層に位置し前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第４電極及び第５電極を備え、
前記第４電極は、前記第２電極と前記第１部との間に挟まれて前記第２電極と前記第１部とに対してそれぞれ間隔を空けて配され、
前記第５電極は、前記第２電極と前記第２部との間に挟まれて前記第２電極と前記第２部とに対してそれぞれ間隔を空けて配され、
前記第４電極及び前記第５電極は、いずれも前記第２電極よりも高電位とされ、前記第３電極よりも低電位とされる請求項１または請求項２記載のトランジスタ。
前記第４電極は、前記第２電極と前記第１部との間に挟まれて前記第２電極と前記第１部とに対してそれぞれ間隔を空けて配され、
前記第５電極は、前記第２電極と前記第２部との間に挟まれて前記第２電極と前記第２部とに対してそれぞれ間隔を空けて配され、
前記第４電極及び前記第５電極は、いずれも前記第２電極よりも高電位とされ、前記第３電極よりも低電位とされる請求項１または請求項２記載のトランジスタ。
【請求項4】
前記第１電極と同電位とされる第６電極と、
前記第６電極に対して少なくとも一部が前記第１絶縁膜を介して重畳して配されていて半導体材料からなる第２半導体部と、
前記第２電極及び前記第３電極と同層に位置し前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第７電極と、を備え、
前記第３電極は、前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第６部を有し、
前記第７電極は、前記第６部に対して間隔を空けて配される第７部と、前記第６部に対して前記第７部側とは反対側に間隔を空けて配される第８部と、を有する請求項１または請求項２記載のトランジスタ。
前記第６電極に対して少なくとも一部が前記第１絶縁膜を介して重畳して配されていて半導体材料からなる第２半導体部と、
前記第２電極及び前記第３電極と同層に位置し前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第７電極と、を備え、
前記第３電極は、前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第６部を有し、
前記第７電極は、前記第６部に対して間隔を空けて配される第７部と、前記第６部に対して前記第７部側とは反対側に間隔を空けて配される第８部と、を有する請求項１または請求項２記載のトランジスタ。
【請求項5】
前記第１電極は、前記第１絶縁膜の下層側に位置し、
前記第１半導体部は、前記第１絶縁膜の上層側に位置し、
前記第２電極及び前記第３電極は、前記第１半導体部の上層側に位置する請求項１または請求項２記載のトランジスタ。
前記第１半導体部は、前記第１絶縁膜の上層側に位置し、
前記第２電極及び前記第３電極は、前記第１半導体部の上層側に位置する請求項１または請求項２記載のトランジスタ。
【請求項6】
前記第１半導体部は、前記第１絶縁膜の下層側に位置し、前記第１電極は、前記第１絶縁膜の上層側に位置しており、
前記第１電極の上層側で前記第２電極及び前記第３電極の下層側に配される第２絶縁膜を備え、
前記第１絶縁膜及び前記第２絶縁膜のうち、前記第２電極及び前記第１半導体部と重畳する位置に第１コンタクトホールが設けられ、前記第１部及び前記第１半導体部と重畳する位置に第２コンタクトホールが設けられ、前記第２部及び前記第１半導体部と重畳する位置に第３コンタクトホールが設けられる請求項１または請求項２記載のトランジスタ。
前記第１電極の上層側で前記第２電極及び前記第３電極の下層側に配される第２絶縁膜を備え、
前記第１絶縁膜及び前記第２絶縁膜のうち、前記第２電極及び前記第１半導体部と重畳する位置に第１コンタクトホールが設けられ、前記第１部及び前記第１半導体部と重畳する位置に第２コンタクトホールが設けられ、前記第２部及び前記第１半導体部と重畳する位置に第３コンタクトホールが設けられる請求項１または請求項２記載のトランジスタ。
【請求項7】
請求項１または請求項２記載のトランジスタと、
前記トランジスタが設けられる基板と、を備える回路基板。
前記トランジスタが設けられる基板と、を備える回路基板。
【請求項8】
前記第１電極に対して前記トランジスタにおける閾値電圧以上とされる第１電位を供給する第１電位供給部と、
前記第２電極に対して前記第１電位よりも低い第２電位を供給する第２電位供給部と、
前記第３電極に対して前記第２電位よりも高い第３電位を供給する第３電位供給部と、を備える請求項７記載の回路基板。
前記第２電極に対して前記第１電位よりも低い第２電位を供給する第２電位供給部と、
前記第３電極に対して前記第２電位よりも高い第３電位を供給する第３電位供給部と、を備える請求項７記載の回路基板。
【請求項9】
請求項７記載の回路基板と、
前記回路基板に対して対向配置される対向基板と、を備える表示装置。
前記回路基板に対して対向配置される対向基板と、を備える表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書が開示する技術は、トランジスタ、回路基板及び表示装置に関する。
【背景技術】
【0002】
従来、液晶パネル等に備わるトランジスタの一例として下記特許文献１に記載されたものが知られている。特許文献１に記載されたトランジスタは、高い導電率を有する第１配線層及び第２配線層の端部とゲート電極層の重なりをなくすことにより、第１電極層及び第２電極層近傍に電界が集中する現象を緩和してホットキャリアの発生を抑制し、加えて第１配線層及び第２配線層より高抵抗の第１電極層及び第２電極層をドレイン電極層として用いている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－２５８４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記した特許文献１に記載されたトランジスタでは、ソース電極が第１配線層と第１電極層との積層構造とされ、ドレイン電極が第２配線層と第２電極層との積層構造とされている。このため、第１配線層及び第２配線層の上層側に積層される半導体層には、段差が生じ、段差に起因して膜切れ等の不良が生じ易くなっていた。結果として、歩留まりが芳しくない等の問題が懸念される。
【0005】
本明細書に記載の技術は、上記のような事情に基づいて完成されたものであって、良好な歩留まりを担保しつつホットキャリアの発生を抑制することを目的とする。
【課題を解決するための手段】
【0006】
（１）本明細書に記載の技術に関わるトランジスタは、第１電極と、前記第１電極に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部と、前記第１電極と前記第１半導体部との間に介在する第１絶縁膜と、前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第２電極と、前記第２電極と同層に位置し前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第３電極と、を備え、前記第２電極は、前記第３電極よりも低電位とされ、前記第３電極は、前記第２電極に対して間隔を空けて配される第１部と、前記第２電極に対して前記第１部側とは反対側に間隔を空けて配される第２部と、を有する。
【0007】
（２）また、上記トランジスタは、上記（１）に加え、前記第３電極は、前記第２部に対して前記第１部側とは反対側に間隔を空けて配される第３部を有しており、前記第２電極は、前記第１部と前記第２部との間に挟まれて前記第１部と前記第２部とに対してそれぞれ間隔を空けて配される第４部と、前記第２部と前記第３部との間に挟まれて前記第２部と前記第３部とに対してそれぞれ間隔を空けて配される第５部と、を有してもよい。
【0008】
（３）また、上記トランジスタは、上記（１）または上記（２）に加え、前記第２電極及び前記第３電極と同層に位置し前記第１半導体部の一部に対して重畳して配されて前記第１半導体部に接続される第４電極及び第５電極を備え、前記第４電極は、前記第２電極と前記第１部との間に挟まれて前記第２電極と前記第１部とに対してそれぞれ間隔を空けて配され、前記第５電極は、前記第２電極と前記第２部との間に挟まれて前記第２電極と前記第２部とに対してそれぞれ間隔を空けて配され、前記第４電極及び前記第５電極は、いずれも前記第２電極よりも高電位とされ、前記第３電極よりも低電位とされてもよい。
【0009】
（４）また、上記トランジスタは、上記（１）または上記（２）に加え、前記第１電極と同電位とされる第６電極と、前記第６電極に対して少なくとも一部が前記第１絶縁膜を介して重畳して配されていて半導体材料からなる第２半導体部と、前記第２電極及び前記第３電極と同層に位置し前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第７電極と、を備え、前記第３電極は、前記第２半導体部の一部に対して重畳して配されて前記第２半導体部に接続される第６部を有し、前記第７電極は、前記第６部に対して間隔を空けて配される第７部と、前記第６部に対して前記第７部側とは反対側に間隔を空けて配される第８部と、を有してもよい。
【0010】
（５）また、上記トランジスタは、上記（１）から上記（４）のいずれかに加え、前記第１電極は、前記第１絶縁膜の下層側に位置し、前記第１半導体部は、前記第１絶縁膜の上層側に位置し、前記第２電極及び前記第３電極は、前記第１半導体部の上層側に位置してもよい。
【0011】
（６）また、上記トランジスタは、上記（１）から上記（４）のいずれかに加え、前記第１半導体部は、前記第１絶縁膜の下層側に位置し、前記第１電極は、前記第１絶縁膜の上層側に位置しており、前記第１電極の上層側で前記第２電極及び前記第３電極の下層側に配される第２絶縁膜を備え、前記第１絶縁膜及び前記第２絶縁膜のうち、前記第２電極及び前記第１半導体部と重畳する位置に第１コンタクトホールが設けられ、前記第１部及び前記第１半導体部と重畳する位置に第２コンタクトホールが設けられ、前記第２部及び前記第１半導体部と重畳する位置に第３コンタクトホールが設けられてもよい。
【0012】
（７）本明細書に記載の技術に関わる回路基板は、上記（１）から上記（６）のいずれかに記載のトランジスタと、前記トランジスタが設けられる基板と、を備える。
【0013】
（８）また、上記回路基板は、上記（７）に加え、前記第１電極に対して前記トランジスタにおける閾値電圧以上とされる第１電位を供給する第１電位供給部と、前記第２電極に対して前記第１電位よりも低い第２電位を供給する第２電位供給部と、前記第３電極に対して前記第２電位よりも高い第３電位を供給する第３電位供給部と、を備えてもよい。
【0014】
（９）本明細書に記載の技術に関わる表示装置は、上記（７）または上記（８）に記載の回路基板と、前記回路基板に対して対向配置される対向基板と、を備える。
【発明の効果】
【0015】
本明細書に記載の技術によれば、良好な歩留まりを担保しつつホットキャリアの発生を抑制することができる。
【図面の簡単な説明】
【0016】
【図1】実施形態１に係る液晶パネルの平面図
【図2】実施形態１に係る液晶パネルに備わるアレイ基板の表示領域における画素配列を示す回路図
【図3】実施形態１に係るアレイ基板に備わるゲート回路部を構成する単位回路の回路構成を示す回路図
【図4】実施形態１に係るゲート回路部と各配線との関係を示すブロック図
【図5】実施形態１に係る単位回路の動作に係るタイミングチャート
【図6】実施形態１に係る単位回路に備わる第２トランジスタの平面図
【図8】実施形態２に係る単位回路に備わる第２トランジスタの平面図
【図10】実施形態３に係る単位回路に備わる第２トランジスタの平面図
【図12】実施形態４に係る単位回路に備わる第２トランジスタの平面図
【図13】実施形態５に係る単位回路に備わる第２トランジスタの平面図
【発明を実施するための形態】
【0017】
＜実施形態１＞
実施形態１を図１から図７によって説明する。本実施形態では、液晶パネル（表示装置）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。
実施形態１を図１から図７によって説明する。本実施形態では、液晶パネル（表示装置）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。
【0018】
本実施形態に係る液晶パネル１０は、図１に示すように、全体として平面形状が縦長の方形状とされる。この液晶パネル１０は、その短辺方向がＸ軸方向と、長辺方向がＹ軸方向と、板厚方向がＺ軸方向と、それぞれ一致している。液晶パネル１０は、バックライト装置（照明装置）から照射される照明光を利用して画像を表示することが可能とされる。液晶パネル１０は、画面の中央側部分が、画像が表示される表示領域（画素領域）ＡＡとされる。液晶パネル１０は、画面における表示領域ＡＡを取り囲む額縁状の外周側部分が、画像が表示されない非表示領域（額縁領域）ＮＡＡとされる。なお、図１において一点鎖線により囲った範囲が表示領域ＡＡである。
【0019】
液晶パネル１０は、図１に示すように、ほぼ透明で優れた透光性を有するガラス製の一対の基板１１，１２の間に、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層を挟持した構成とされる。一対の基板１１，１２のうち、表側に配されるものが対向基板１１であり、裏側に配されるものがアレイ基板（回路基板）１２である。対向基板１１及びアレイ基板１２は、いずれもガラス基板の内面側に各種の膜が積層形成されてなる。このうちのアレイ基板１２は、長辺寸法が対向基板１１の同寸法よりも大きくされており、長辺方向についての一方の端部が、対向基板１１から側方に突き出す突き出し部１２Ａとなっている。突き出し部１２Ａは、対向基板１１により覆われずに露出している。突き出し部１２Ａは、全域が非表示領域ＮＡＡであり、各種信号を供給するためのドライバ１３及びフレキシブル基板１４が実装されている。
【0020】
ドライバ１３は、内部に駆動回路を有するＬＳＩチップからなる。ドライバ１３は、アレイ基板１２の突き出し部１２Ａに対してＣＯＧ（Chip On Glass）実装されている。ドライバ１３は、表示領域ＡＡに対してＹ軸方向の片側に隣り合うよう配されており、フレキシブル基板１４と表示領域ＡＡとの間に挟み込まれる配置となっている。ドライバ１３は、平面形状が横長の方形状とされる。ドライバ１３は、フレキシブル基板１４によって伝送される各種信号を処理する。フレキシブル基板１４は、絶縁性及び可撓性を有する基材上に多数本の配線パターンを形成した構成とされる。フレキシブル基板１４は、一端側がアレイ基板１２に、他端側が外部のコントロール基板（信号供給源）に、それぞれ接続されている。コントロール基板から供給される各種信号は、フレキシブル基板１４を介して液晶パネル１０に伝送される。
【0021】
アレイ基板１２の非表示領域ＮＡＡには、図１に示すように、表示領域ＡＡをＸ軸方向について両側から挟み込む形で一対のゲート回路部（ＧＤＭ（Gate Driver Monolithic）回路部）１５が設けられている。ゲート回路部１５は、Ｙ軸方向に沿って延在する帯状の範囲に設けられている。ゲート回路部１５は、後述するゲート配線１６に走査信号を供給するためのものであり、アレイ基板１２にモノリシックに設けられている。ゲート回路部１５は、走査信号を所定のタイミングで出力するシフトレジスタ回路や走査信号を増幅するためのバッファ回路等を有する。ゲート回路部１５の具体的な回路構成などに関しては、後に詳しく説明する。
【0022】
図２を用いてアレイ基板１２の表示領域ＡＡにおける画素配列の概要を説明する。アレイ基板１２の表示領域ＡＡにおける内面側には、図２に示すように、格子状をなす複数本ずつのゲート配線（走査配線）１６及びソース配線（信号配線、データ配線）１７が配されている。ゲート配線１６は、表示領域ＡＡを横断する形でＸ軸方向に沿って延在する。ゲート配線１６は、複数がＹ軸方向に間隔を空けて並んで配される。複数のゲート配線１６には、上記したゲート回路部１５から出力される走査信号が、図２の上段側から順に供給されるようになっている。ソース配線１７は、表示領域ＡＡを縦断する形でＹ軸方向に沿って延在し、ゲート配線１６と交差する。ソース配線１７は、複数がＸ軸方向に間隔を空けて配される。ソース配線１７には、上記したドライバ１３から出力される画像信号が供給される。
【0023】
ゲート配線１６及びソース配線１７の交差部位付近には、図２に示すように、画素トランジスタ１８及び画素電極１９が設けられている。画素トランジスタ１８及び画素電極１９は、複数ずつＸ軸方向及びＹ軸方向に沿って規則的に並んでマトリクス状（行列状）に平面配置されている。画素電極１９は、透明電極材料からなる。画素トランジスタ１８には、ゲート配線１６、ソース配線１７及び画素電極１９が接続されている。画素トランジスタ１８は、ゲート配線１６が接続されるゲート電極１８Ａと、ソース配線１７が接続されるソース電極１８Ｂと、画素電極１９が接続されるドレイン電極１８Ｃと、ソース電極１８Ｂとドレイン電極１８Ｃとに接続される半導体部１８Ｄと、を有する。半導体部１８Ｄは、半導体材料からなり、ゲート電極１８Ａと重畳して配される。画素トランジスタ１８は、ゲート配線１６からゲート電極１８Ａに供給される走査信号に基づいて駆動されると、ソース配線１７からソース電極１８Ｂに供給される画像信号に基づいた電位に画素電極１９を充電する。これに対し、対向基板１１の表示領域ＡＡにおける内面側には、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）等を呈するカラーフィルタや隣り合うカラーフィルタの間を仕切る遮光部（ブラックマトリクス）等が設けられている。カラーフィルタは、画素電極１９と対向して配され、対向する画素電極１９と共に表示単位である画素を構成する。また、対向基板１１及びアレイ基板１２のいずれかには、画素電極１９と同様の透明電極材料からなり、画素電極１９と間隔を空けて重畳配置される共通電極が設けられている。液晶パネル１０は、この共通電極と各画素電極１９との間に生じる電位差に基づいて液晶層に所定の電界が印加され、それにより各画素に所定の階調表示を行わせることが可能となっている。
【0024】
続いて、ゲート回路部１５について図３から図５を用いて詳しく説明する。ゲート回路部１５は、いわゆるシフトレジスタ回路であり、図３に示される単位回路２０を複数含む。以下、図３を用いて単位回路２０の回路構成について説明する。単位回路２０は、３個のトランジスタＴ１～Ｔ３と、１個のキャパシタＣ１と、５個の端子ＩＴ１～ＩＴ５と、を備える。なお、以下では、トランジスタＴ１～Ｔ３及びキャパシタＣ１の間を接続する接続配線を内部ノードｎｏｄｅＡと呼ぶ。第１端子（第３電位供給部）ＩＴ１には、セット信号Ｓｅｔまたはゲートスタートパルス信号ＧＳＰが入力される。第２端子（第１電位供給部）ＩＴ２には、リセット信号Ｒｅｓｅｔが入力される。第３端子（第２電位供給部）ＩＴ３には、電源電圧信号ＶＳＳが入力される。第４端子ＩＴ４には、クロック信号ＣＬＫ（後述するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，ＣＬＫ２Ｂのいずれか）が入力される。第５端子ＩＴ５には、ｎ段目の走査信号ＧＬ（ｎ）が出力される。ここで言う「ｎ」は、１以上の整数（自然数）である。第１トランジスタＴ１は、ゲート電極及びソース電極が第１端子ＩＴ１に、ドレイン電極が内部ノードｎｏｄｅＡに、それぞれ接続されている。第２トランジスタ（トランジスタ）Ｔ２は、ゲート電極が第２端子ＩＴ２に、ソース電極が内部ノードｎｏｄｅＡ（第１トランジスタＴ１のドレイン電極）に、ドレイン電極が第３端子ＩＴ３に、それぞれ接続されている。第３トランジスタＴ３は、ゲート電極が内部ノードｎｏｄｅＡ（第１トランジスタＴ１のドレイン電極及び第２トランジスタＴ２のソース電極）に、ソース電極が第４端子ＩＴ４に、ドレイン電極が第５端子ＩＴ５に、それぞれ接続されている。キャパシタＣ１は、一方の電極が内部ノードｎｏｄｅＡに、他方の電極が第５端子ＩＴ５に、それぞれ接続されている。
【0025】
図４を用いてゲート回路部１５と各配線２１～２９との関係について説明する。ゲート回路部１５には、図４に示すように、ゲートスタートパルス信号配線２１と、複数（本実施形態では４つ）のクロック信号配線２２～２５と、電源電圧信号配線２６と、セット信号配線２７と、リセット信号配線２８と、ゲート接続配線２９と、が接続されている。ゲートスタートパルス信号配線２１は、ゲート回路部１５を構成する１段目及び２段目の単位回路２０に対してゲートスタートパルス信号ＧＳＰを供給するものであり、１段目及び２段目の単位回路２０に備わる第１端子ＩＴ１に接続されている。
【0026】
４つのクロック信号配線２２～２５は、図４に示すように、ゲート回路部１５を構成する複数の単位回路２０に対して選択的に接続されており、それぞれタイミングが異なる４つのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，ＣＬＫ２Ｂを伝送するものである。詳しくは、クロック信号配線２２～２５に含まれる第１クロック信号配線２２は、「ｎ」を１以上の整数としたとき、（４ｎ－３）段目の単位回路２０に備わる第４端子ＩＴ４に接続されていて当該第４端子ＩＴ４にクロック信号ＣＬＫ１を供給するものである。クロック信号配線２２～２５に含まれる第２クロック信号配線２３は、「ｎ」を１以上の整数としたとき、（４ｎ－２）段目の単位回路２０に備わる第４端子ＩＴ４に接続されていて当該第４端子ＩＴ４にクロック信号ＣＬＫ２を供給するものである。クロック信号配線２２～２５に含まれる第３クロック信号配線２４は、「ｎ」を１以上の整数としたとき、（４ｎ－１）段目の単位回路２０に備わる第４端子ＩＴ４に接続されていて当該第４端子ＩＴ４にクロック信号ＣＬＫ１Ｂを供給するものである。クロック信号配線２２～２５に含まれる第４クロック信号配線２５は、「ｎ」を１以上の整数としたとき、（４ｎ）段目の単位回路２０に備わる第４端子ＩＴ４に接続されていて当該第４端子ＩＴ４にクロック信号ＣＬＫ２Ｂを供給するものである。
【0027】
電源電圧信号配線２６は、図４に示すように、ゲート回路部１５を構成する全ての単位回路２０に備わる各第３端子ＩＴ３に接続されていて各第３端子ＩＴ３に経時的に一定なローレベルの電位に保たれた電源電圧信号ＶＳＳを供給するものである。セット信号配線２７は、単位回路２０に備わる第５端子ＩＴ５と、後段側の単位回路２０に備わる第１端子ＩＴ１と、に接続されていてセット信号Ｓｅｔを伝送するものである。具体的には、セット信号配線２７は、「ｎ」を３以上の整数としたときのｎ段目の単位回路２０に備わる第１端子ＩＴ１と、「ｎ」を３以上の整数としたときの（ｎ－２）段目の単位回路２０に備わる第５端子ＩＴ５と、に接続されている。リセット信号配線２８は、単位回路２０に備わる第５端子ＩＴ５と、前段側の単位回路２０に備わる第２端子ＩＴ２と、に接続されていてリセット信号Ｒｅｓｅｔを伝送するものである。具体的には、リセット信号配線２８は、「ｎ」を４以上の整数としたときのｎ段目の単位回路２０に備わる第５端子ＩＴ５と、「ｎ」を４以上の整数としたときの（ｎ－３）段目の単位回路２０に備わる第２端子ＩＴ２と、に接続されている。ゲート接続配線２９は、単位回路２０に備わる第５端子ＩＴ５と、表示領域ＡＡに配されるゲート配線１６と、に接続されている。ゲート接続配線２９によって単位回路２０から出力された走査信号ＧＬをゲート配線１６へと伝送することができる。詳しくは、ゲート接続配線２９は、単位回路２０と共に非表示領域ＮＡＡに単位回路２０と同数配されており、一方の端部がゲート配線１６に、他方の端部が単位回路２０に備わる第５端子ＩＴ５に、それぞれ接続されている。
【0028】
ゲート回路部１５を構成する複数の単位回路２０は、図３及び図４に示すように、接続対象となるゲート配線１６に走査信号ＧＬ（ｎ）を出力する際に後段側の単位回路２０に対してセット信号Ｓｅｔを出力するとともに、前段側の単位回路２０に対してリセット信号Ｒｅｓｅｔを出力するものとされる。具体的には、まず、１段目及び２段目の単位回路２０は、外部からゲートスタートパルス信号ＧＳＰが入力されるとともにクロック信号ＣＬＫ１，ＣＬＫ２が順次に入力されると、接続対象である１番目及び２段目のゲート配線１６に対して走査信号ＧＬ１，ＧＬ２を順次に供給する。このとき、１段目及び２段目の単位回路２０は、３段目及び４段目の単位回路２０に対してセット信号Ｓｅｔを順次に出力する。３段目及び４段目の単位回路２０は、１段目及び２段目の単位回路２０からセット信号Ｓｅｔが順次に入力されるとともにクロック信号ＣＬＫ１Ｂ，ＣＬＫ２Ｂが順次に入力されると、３番目及び４段目のゲート配線１６に対して走査信号ＧＬ３，ＧＬ４を順次に供給する。このとき、３段目の単位回路２０は、５段目の単位回路２０に対してセット信号Ｓｅｔを出力するのに対し、４段目の単位回路２０は、６段目の単位回路２０に対してセット信号Ｓｅｔを出力するとともに１段目の単位回路２０に対してリセット信号Ｒｅｓｅｔを出力する。５段目及び６段目の単位回路２０は、３段目及び４段目の単位回路２０からセット信号Ｓｅｔが順次に入力されるとともにクロック信号ＣＬＫ１，ＣＬＫ２が順次に入力されると、５番目及び６段目のゲート配線１６に対して走査信号ＧＬ５，ＧＬ６を順次に供給する。このとき、５段目の単位回路２０は、７段目の単位回路２０に対してセット信号Ｓｅｔを出力するとともに２段目の単位回路２０に対してリセット信号Ｒｅｓｅｔを出力する。これに対し、６段目の単位回路２０は、８段目の単位回路２０に対してセット信号Ｓｅｔを出力するとともに３段目の単位回路２０に対してリセット信号Ｒｅｓｅｔを出力する。４段目以降の単位回路２０に関して一般化すると、「ｎ」を４以上の整数としたとき、ｎ段目の単位回路２０は、（ｎ－２）段目の単位回路２０から入力されるセット信号Ｓｅｔに基づいてｎ段目のゲート配線１６に対して走査信号ＧＬ（ｎ）を供給すると、（ｎ＋２）段目の単位回路２０に対してセット信号Ｓｅｔを出力するとともに（ｎ－３）段目の単位回路２０に対してリセット信号Ｒｅｓｅｔを出力する。以上により、ゲート回路部１５を構成する複数の単位回路２０は、接続対象とされるゲート配線１６に対して上段側から順次に走査信号ＧＬ（ｎ）を供給することができる。
【0029】
次に、単位回路２０の動作について図５を用いて説明する。図５には、単位回路２０の動作に係るタイミングチャートが示されている。単位回路２０の動作の説明に先立って、図５に示される各信号及び電位について説明する。図５には、上から順に、ゲートスタートパルス信号ＧＳＰ、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，ＣＬＫ２Ｂ、電源電圧信号ＶＳＳ、１段目から６段目までの走査信号ＧＬ１～ＧＬ６、３段目の走査信号ＧＬ３に係る内部ノードｎｏｄｅＡの電位、が示されている。本実施形態では、電源電圧信号ＶＳＳは、図５に示すように、常に一定のローレベルの電位（第３電位）に保たれている。ゲートスタートパルス信号ＧＳＰ及びクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，ＣＬＫ２Ｂは、いずれも矩形波であり、ローレベルの電位と、ハイレベルの電位と、が一定の周期でもって交互に繰り返されるようになっている。クロック信号ＣＬＫ１とクロック信号ＣＬＫ１Ｂとは、ローレベルの電位と、ハイレベルの電位と、が常に逆の関係とされる。同様に、クロック信号ＣＬＫ２とクロック信号ＣＬＫ２Ｂとは、ローレベルの電位と、ハイレベルの電位と、が常に逆の関係とされる。また、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ１Ｂ，ＣＬＫ２Ｂにおけるハイレベルの電位は、各トランジスタＴ１～Ｔ３や画素トランジスタ１８をＯＮ状態とするのに十分な値（閾値電圧以上の値）とされている。
【0030】
単位回路２０の動作について１段目から４段目までを代表して具体的に説明する。図５に示すように、時点ＴＩ１にて、１段目及び２段目の各単位回路２０において、各第１トランジスタＴ１のゲート電極及びソース電極にゲートスタートパルス信号ＧＳＰが供給される。すると、１段目及び２段目の各単位回路２０において、各第１トランジスタＴ１がＯＮ状態とされてそのソース電極に入力されるゲートスタートパルス信号ＧＳＰのハイレベルの電位（第３電位）がドレイン電極に供給される。これにより、１段目及び２段目の各単位回路２０において、キャパシタＣ１が充電され、内部ノードｎｏｄｅＡがハイレベルの電位に保たれるとともに、各第３トランジスタＴ３がＯＮ状態とされる。次に、時点ＴＩ２にて、クロック信号ＣＬＫ１がハイレベルの電位とされる。すると、１段目の単位回路２０において、ＯＮ状態とされた第３トランジスタＴ３のソース電極からドレイン電極へクロック信号ＣＬＫ１のハイレベルの電位が供給されるので、第５端子ＩＴ５の電位が上昇する。このとき、１段目の単位回路２０において、内部ノードｎｏｄｅＡと第５端子ＩＴ５との間にキャパシタＣ１が設けられているので、第５端子ＩＴ５の電位上昇に伴って、内部ノードｎｏｄｅＡの電位も上昇する。つまり、内部ノードｎｏｄｅＡが突き上げられる（ブートストラップされる）。これにより、１段目の単位回路２０において、第３トランジスタＴ３のゲート電極は、より高い電位となるので、第５端子ＩＴ５の電位がクロック信号ＣＬＫ１のハイレベルの電位に至る。これにより、１段目のゲート配線１６には、ハイレベルの走査信号ＧＬ１が供給される。このとき、１段目の単位回路２０に備わる第５端子ＩＴ５に出力された走査信号ＧＬ１は、３段目の単位回路２０に備わる第１端子ＩＴ１にセット信号Ｓｅｔとして供給される。このセット信号Ｓｅｔの電位は、ハイレベルの電位（第３電位）である。すると、３段目の単位回路２０において、第１トランジスタＴ１のゲート電極及びソース電極にセット信号Ｓｅｔが供給されることで、キャパシタＣ１が充電され、内部ノードｎｏｄｅＡがハイレベルの電位に保たれるとともに、第３トランジスタＴ３がＯＮ状態とされる。
【0031】
続いて、時点ＴＩ３にて、クロック信号ＣＬＫ２がハイレベルの電位とされる。すると、２段目の単位回路２０において、ＯＮ状態とされた第３トランジスタＴ３のソース電極からドレイン電極へクロック信号ＣＬＫ２のハイレベルの電位が供給されるので、第５端子ＩＴ５の電位が上昇する。このとき、２段目の単位回路２０において、内部ノードｎｏｄｅＡが突き上げられるので、第５端子ＩＴ５の電位がクロック信号ＣＬＫ２のハイレベルの電位に至る。これにより、２段目のゲート配線１６には、ハイレベルの走査信号ＧＬ２が供給される。このとき、２段目の単位回路２０に備わる第５端子ＩＴ５に出力された走査信号ＧＬ２は、４段目の単位回路２０に備わる第１端子ＩＴ１にセット信号Ｓｅｔとして供給される。
【0032】
次に、時点ＴＩ４にて、クロック信号ＣＬＫ１Ｂがハイレベルの電位とされる。すると、３段目の単位回路２０において、ＯＮ状態とされた第３トランジスタＴ３のソース電極からドレイン電極へクロック信号ＣＬＫ１Ｂのハイレベルの電位が供給されるので、第５端子ＩＴ５の電位が上昇する。このとき、３段目の単位回路２０において、内部ノードｎｏｄｅＡが突き上げられるので、第５端子ＩＴ５の電位がクロック信号ＣＬＫ１Ｂのハイレベルの電位に至る。これにより、３段目のゲート配線１６には、ハイレベルの走査信号ＧＬ３が供給される。このとき、３段目の単位回路２０に備わる第５端子ＩＴ５に出力された走査信号ＧＬ３は、５段目の単位回路２０に備わる第１端子ＩＴ１にセット信号Ｓｅｔとして供給される。一方、時点ＴＩ４では、クロック信号ＣＬＫ１がローレベルの電位とされる。すると、１段目の単位回路２０において、内部ノードｎｏｄｅＡが突き下げられることで、第５端子ＩＴ５がローレベルの電位となる。
【0033】
次に、時点ＴＩ５にて、クロック信号ＣＬＫ２Ｂがハイレベルの電位とされる。すると、４段目の単位回路２０において、ＯＮ状態とされた第３トランジスタＴ３のソース電極からドレイン電極へクロック信号ＣＬＫ１Ｂのハイレベルの電位が供給されるので、第５端子ＩＴ５の電位が上昇する。このとき、４段目の単位回路２０において、内部ノードｎｏｄｅＡが突き上げられるので、第５端子ＩＴ５の電位がクロック信号ＣＬＫ２Ｂのハイレベルの電位に至る。これにより、４段目のゲート配線１６には、ハイレベルの走査信号ＧＬ４が供給される。このとき、４段目（ｎ段目）の単位回路２０に備わる第５端子ＩＴ５に出力された走査信号ＧＬ４は、６段目（（ｎ＋２）段目）の単位回路２０に備わる第１端子ＩＴ１にセット信号Ｓｅｔとして供給されるとともに、１段目（（ｎ－３）段目）の単位回路２０に備わる第２端子ＩＴ２にリセット信号Ｒｅｓｅｔとして供給される。このリセット信号Ｒｅｓｅｔは、ハイレベルの電位（第１電位）である。すると、１段目の単位回路２０において、第２トランジスタＴ２のソース電極とドレイン電極とが通電することで、内部ノードｎｏｄｅＡが電源電圧信号ＶＳＳのローレベルの電位（第２電位）となる。これにより、１段目の単位回路２０に備わる第３トランジスタＴ３がＯＦＦ状態となり、第５端子ＩＴ５及び内部ノードｎｏｄｅＡが共にローレベルの電位となる。一方、時点ＴＩ５では、クロック信号ＣＬＫ２がローレベルの電位とされる。すると、２段目の単位回路２０において、内部ノードｎｏｄｅＡが突き下げられることで、第５端子ＩＴ５がローレベルの電位となる。以上のようにして複数の単位回路２０からは、上段側から順次に走査信号ＧＬが出力されるようになっている。
【0034】
上記のように動作する単位回路２０に含まれる第２トランジスタＴ２は、図３に示すように、ドレイン電極に対して常に一定のローレベルの電位である電源電圧信号ＶＳＳが供給されている。このため、第２トランジスタＴ２が駆動されるのに伴ってソース電極とドレイン電極との間を移動する電子の移動方向は、ドレイン電極からソース電極へ向かう方向に固定されている。このように、電子の移動方向が固定されるため、ドレイン電極とソース電極との間の電位差によっては、ホットキャリアが発生し易くなる。ホットキャリアが生じると、第２トランジスタＴ２の電気的な特性が変化する等の問題が生じるおそれがある。特に、液晶パネル１０の大型化や液晶パネル１０の駆動に係る各信号の高周波化が図られると、駆動に係る各信号のハイレベルが従前よりも高く設定される傾向にある。本実施形態においても、ゲートスタートパルス信号ＧＳＰ及びセット信号Ｓｅｔのハイレベルが高く設定されると、第２トランジスタＴ２に備わるソース電極とドレイン電極との間に生じる電位差が大きくなる。このため、上記したホットキャリアがより発生し易くなることが懸念される。
【0035】
上記のような問題を解決すべく、本実施形態では、第２トランジスタＴ２を以下のような構成としている。図６及び図７を用いて第２トランジスタＴ２の詳しい構成について説明する。図６には、第２トランジスタＴ２の平面構成が図示されている。図７には、第２トランジスタＴ２の断面構成が図示されている。第２トランジスタＴ２は、図６に示すように、ゲート電極である第１電極３０と、半導体材料からなる第１半導体部３１と、ドレイン電極である第２電極３２と、ソース電極である第３電極３３と、を有する。第１電極３０は、平面形状が方形とされる。第１電極３０は、第２端子ＩＴ２に接続されている（図３を参照）。第１半導体部３１は、平面形状が方形とされ、その平面に視た大きさが第１電極３０よりも一回り小さい。第１半導体部３１は、その全域が第１電極３０の一部（中央側部分）に対して平面に視て重畳配置されている。第２電極３２は、平面に視て図６に示されるＸ軸方向に沿って延在する所定幅の帯状とされる。第２電極３２は、一部が、第１電極３０及び第１半導体部３１と重畳して配され、残りの部分が図６の右側に向けて引き出されて第３端子ＩＴ３に接続されている（図３を参照）。第３電極３３は、平面に視て二股状の分岐構造とされる。第３電極３３は、一部が、第１電極３０及び第１半導体部３１と重畳して配され、残りの部分が図６の左側に向けて引き出されて内部ノードｎｏｄｅＡ（第１トランジスタＴ１のドレイン電極）に接続されている（図３を参照）。第３電極３３の詳しい構成に関しては、後述する。
【0036】
アレイ基板１２のガラス基板（基板）１２ＧＳには、図７に示すように、下層側から順に、第１電極３０を構成する第１金属膜（第１導電膜）と、ゲート絶縁膜（第１絶縁膜）３４と、第１半導体部３１を構成する半導体膜と、第２電極３２及び第３電極３３を構成する第２金属膜（第２導電膜）と、第１層間絶縁膜（第２絶縁膜）３５と、が少なくとも積層形成されている。第１金属膜及び第２金属膜は、それぞれ銅、チタン、アルミニウム、モリブデン、タングステン等の中から選択される１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。半導体膜は、酸化物半導体またはアモルファスシリコン等の半導体材料からなる。ゲート絶縁膜３４及び第１層間絶縁膜３５は、それぞれ窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯ２）等の無機材料からなる。
【0037】
第１金属膜からなる第１電極３０は、図７に示すように、半導体膜からなる第１半導体部３１に対してゲート絶縁膜３４が介在して下層側に位置している。つまり、本実施形態に係る第２トランジスタＴ２は、ボトムゲート型とされる。また、第２金属膜からなる第２電極３２及び第３電極３３は、第１層間絶縁膜３５によって覆われている。第２トランジスタＴ２の閾値電圧以上となる電圧（リセット信号Ｒｅｓｅｔ）が第１電極３０に供給されると、第１半導体部３１には、電子の移動を許容するチャネル領域が生じる。第２金属膜からなる第２電極３２及び第３電極３３は、半導体膜からなる第１半導体部３１上に直接的に積層され、それぞれが第１半導体部３１の一部ずつに接続されている。従って、第２トランジスタＴ２が駆動されるのに伴って、第１半導体部３１にチャネル領域が生じると、チャネル領域を介して第２電極３２から第３電極３３へと電子が移動されるようになっている。
【0038】
そして、本実施形態に係る第２トランジスタＴ２に備わる第３電極３３は、図６に示すように、幹部３３Ａと、幹部３３Ａから分岐される第１部３３Ｂ及び第２部３３Ｃと、を有する。幹部３３Ａは、第１電極３０及び第１半導体部３１とは非重畳の配置とされる。第１部３３Ｂ及び第２部３３Ｃは、いずれも第１電極３０及び第１半導体部３１と重畳して配され、第２電極３２の延在方向（Ｘ軸方向）に沿って延在する。第１部３３Ｂは、第２電極３２に対してＹ軸方向について間隔を空けた位置に配されている。第１部３３Ｂは、第２電極３２に並行して延在しているので、第１部３３Ｂと第２電極３２との間の間隔は、ほぼ一定とされる。第２部３３Ｃは、第２電極３２に対してＹ軸方向について第１部３３Ｂ側（図６の上側）とは反対側（図６の下側）に間隔を空けて配されている。第２部３３Ｃは、第２電極３２に並行して延在しているので、第２部３３Ｃと第２電極３２との間の間隔は、ほぼ一定とされる。第２部３３Ｃと第２電極３２との間の間隔は、第１部３３Ｂと第２電極３２との間の間隔とほぼ同じとされる。
【0039】
このような構成によれば、第１電極３０にハイレベルの電位（第１電位）が印加され、第２トランジスタＴ２が駆動されるタイミングでは、第３電極３３がハイレベルの電位（第３電位）とされるのに対し、第２電極３２がローレベルの電位（第２電位）とされている。従って、第３電極３３よりも低電位とされる第２電極３２から第１半導体部３１のチャネル領域を介して第３電極３３へと電子が移動する。ここで、第３電極３３は、図６及び図７に示すように、第２電極３２に対してそれぞれ間隔を空けた位置にて第２電極３２を挟む配置とされる第１部３３Ｂ及び第２部３３Ｃを有しているから、電子の移動経路が、第２電極３２から第３電極３３の第１部３３Ｂへ向かう経路と、第２電極３２から第３電極３３の第２部３３Ｃへ向かう経路と、に分散される。これにより、電子の集中が避けられるから、本実施形態のように第２電極３２と第３電極３３との電位差が大きくて電界強度が高い場合であっても、ホットキャリアの発生が抑制され、ゲート絶縁膜３４や第１電極３０へのホットキャリア注入が生じ難くなる。ホットキャリア注入が生じ難くなることで、第２トランジスタの電気的な特性が変化し難くなり、ゲート回路部１５の動作に不具合が生じ難くなる。また、従来のように、第２電極３２及び第３電極３３が、段差の生じるような積層構造とはなっていないから、良好な歩留まりが担保される。
【0040】
以上説明したように本実施形態の第２トランジスタ（トランジスタ）Ｔ２は、第１電極３０と、第１電極３０に対して少なくとも一部が重畳して配されていて半導体材料からなる第１半導体部３１と、第１電極３０と第１半導体部３１との間に介在するゲート絶縁膜（第１絶縁膜）３４と、第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第２電極３２と、第２電極３２と同層に位置し第１半導体部３１の一部に対して重畳して配されて第１半導体部３１に接続される第３電極３３と、を備え、第２電極３２は、第３電極３３よりも低電位とされ、第３電極３３は、第２電極３２に対して間隔を空けて配される第１部３３Ｂと、第２電極３２に対して第１部３３Ｂ側とは反対側に間隔を空けて配される第２部３３Ｃと、を有する。
【0041】
当該第２トランジスタＴ２における閾値電圧以上の電圧が第１電極３０に印加されると、第１半導体部３１にチャネル領域が生じる。これに伴って、第３電極３３よりも低電位とされる第２電極３２からチャネル領域を介して第３電極３３へと電子が移動する。第３電極３３は、第２電極３２に対してそれぞれ間隔を空けた位置にて第２電極３２を挟む配置とされる第１部３３Ｂ及び第２部３３Ｃを有しているから、電子の移動経路が、第２電極３２から第３電極３３の第１部３３Ｂへ向かう経路と、第２電極３２から第３電極３３の第２部３３Ｃへ向かう経路と、に分散される。これにより、電子の集中が避けられるから、第２電極３２と第３電極３３との電位差が大きくなる等、電界強度が高い場合であっても、ホットキャリアの発生が抑制され、ゲート絶縁膜３４や第１電極３０へのホットキャリア注入が生じ難くなる。従来のように、第２電極３２及び第３電極３３が、段差の生じるような積層構造とはなっていないから、良好な歩留まりが担保される。
【0042】
また、第１電極３０は、ゲート絶縁膜３４の下層側に位置し、第１半導体部３１は、ゲート絶縁膜３４の上層側に位置し、第２電極３２及び第３電極３３は、第１半導体部３１の上層側に位置する。ゲート絶縁膜３４の下層側に位置する第１電極３０に電圧が印加されると、ゲート絶縁膜３４の上層側に位置する第１半導体部３１にチャネル領域が生じる。これに伴って、第１半導体部３１の上層側に位置する第２電極３２及び第３電極３３の間で電子が移動する。
【0043】
また、本実施形態に係るアレイ基板（回路基板）１２は、上記記載の第２トランジスタＴ２と、第２トランジスタＴ２が設けられるガラス基板（基板）１２ＧＳと、を備える。このようなアレイ基板１２によれば、良好な歩留まりが担保され、ホットキャリアの発生が抑制されているので、高い信頼性が得られる。
【0044】
また、第１電極３０に対して第２トランジスタＴ２における閾値電圧以上とされる第１電位を供給する第２端子（第１電位供給部）ＩＴ２と、第２電極３２に対して第１電位よりも低い第２電位を供給する第３端子（第２電位供給部）ＩＴ３と、第３電極３３に対して第２電位よりも高い第３電位を供給する第１端子（第３電位供給部）ＩＴ１と、を備える。第２端子ＩＴ２によって第２トランジスタＴ２における閾値電圧以上とされる第１電位が第１電極３０に印加されると、第１半導体部３１にチャネル領域が生じる。第２電極３２には、第３端子ＩＴ３によって第１電位よりも低い第２電位が供給されるとともに、第３電極３３には、第１端子ＩＴ１によって第２電位よりも高い第３電位が供給されているから、チャネル領域が生じると、電子は、常に第２電極３２から第３電極３３へ向けて移動する。第３電極３３は、第２電極３２を挟む配置とされる第１部３３Ｂ及び第２部３３Ｃを有しているから、電子の移動経路を分散させることができ、それにより、ホットキャリアの発生が抑制される。
【0045】
また、本実施形態に係る液晶パネル（表示装置）１０は、上記記載のアレイ基板１２と、アレイ基板１２に対して対向配置される対向基板１１と、を備える。このような液晶パネル１０によれば、アレイ基板１２において高い信頼性が得られているから、液晶パネル１０に関しても高い信頼性が得られる。
【0046】
＜実施形態２＞
実施形態２を図８または図９によって説明する。この実施形態２では、第２電極１３２及び第３電極１３３の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態２を図８または図９によって説明する。この実施形態２では、第２電極１３２及び第３電極１３３の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0047】
本実施形態に係る第２トランジスタＴ１０２に備わる第３電極１３３は、図８及び図９に示すように、平面に視て三つ股状の分岐構造とされる。第３電極１３３は、幹部１３３Ａ、第１部１３３Ｂ及び第２部１３３Ｃに加えて、第３部１３３Ｄを有する。第３部１３３Ｄは、第１電極１３０及び第１半導体部１３１と重畳して配され、第１部１３３Ｂ及び第２部１３３Ｃの延在方向（Ｘ軸方向）に沿って延在する。第３部１３３Ｄは、第２部１３３Ｃに対してＹ軸方向について第１部１３３Ｂ側（図８の上側）とは反対側（図８の下側）に間隔を空けて配されている。第３部１３３Ｄは、第１部１３３Ｂ及び第２部１３３Ｃに並行して延在しているので、第３部１３３Ｄと第１部１３３Ｂとの間の間隔は、ほぼ一定とされる。
【0048】
これに対し、第２電極１３２は、図８及び図９に示すように、平面に視て二股状の分岐構造とされる。詳しくは、第２電極１３２は、幹部１３２Ａと、幹部１３２Ａから分岐される第４部１３２Ｂ及び第５部１３２Ｃと、を有する。幹部１３２Ａは、第１電極１３０及び第１半導体部１３１とは非重畳の配置とされる。第４部１３２Ｂ及び第５部１３２Ｃは、いずれも第１電極１３０及び第１半導体部１３１と重畳して配され、第１部１３３Ｂ、第２部１３３Ｃ及び第３部１３３Ｄの延在方向（Ｘ軸方向）に沿って延在する。第４部１３２Ｂは、第１部１３３Ｂと第２部１３３Ｃとの間に挟まれており、第１部１３３Ｂと第２部１３３Ｃとに対してＹ軸方向についてそれぞれ間隔を空けて配されている。第４部１３２Ｂは、第１部１３３Ｂ及び第２部１３３Ｃに並行して延在しているので、第４部１３２Ｂと第１部１３３Ｂとの間の間隔と、第４部１３２Ｂと第２部１３３Ｃとの間の間隔と、は、いずれもほぼ一定とされる。第４部１３２Ｂと第１部１３３Ｂとの間の間隔は、第４部１３２Ｂと第２部１３３Ｃとの間の間隔とほぼ同じとされる。第５部１３２Ｃは、第２部１３３Ｃと第３部１３３Ｄとの間に挟まれており、第２部１３３Ｃと第３部１３３Ｄとに対してＹ軸方向についてそれぞれ間隔を空けて配されている。第５部１３２Ｃは、第２部１３３Ｃ及び第３部１３３Ｄに並行して延在しているので、第５部１３２Ｃと第２部１３３Ｃとの間の間隔と、第５部１３２Ｃと第３部１３３Ｄとの間の間隔と、は、いずれもほぼ一定とされる。第５部１３２Ｃと第２部１３３Ｃとの間の間隔は、第５部１３２Ｃと第３部１３３Ｄとの間の間隔とほぼ同じとされる。
【0049】
このような構成によれば、第２トランジスタＴ１０２が駆動されるのに伴って第１半導体部１３１に生じたチャネル領域を介して第２電極１３２から第３電極１３３へ向かう電子の移動経路は、次にようになる。すなわち、電子の移動経路は、第２電極１３２の第４部１３２Ｂから第３電極１３３の第１部１３３Ｂへ向かう経路と、第２電極１３２の第４部１３２Ｂから第３電極１３３の第２部１３３Ｃへ向かう経路と、第２電極１３２の第５部１３２Ｃから第３電極１３３の第２部１３３Ｃへ向かう経路と、第２電極１３２の第５部１３２Ｃから第３電極１３３の第３部１３３Ｄへ向かう経路と、に分散される。本実施形態によれば、上記した実施形態１よりも電子の移動経路が多くなるので、ホットキャリアがより生じ難くなる。
【0050】
以上説明したように本実施形態によれば、第３電極１３３は、第２部１３３Ｃに対して第１部１３３Ｂ側とは反対側に間隔を空けて配される第３部１３３Ｄを有しており、第２電極１３２は、第１部１３３Ｂと第２部１３３Ｃとの間に挟まれて第１部１３３Ｂと第２部１３３Ｃとに対してそれぞれ間隔を空けて配される第４部１３２Ｂと、第２部１３３Ｃと第３部１３３Ｄとの間に挟まれて第２部１３３Ｃと第３部１３３Ｄとに対してそれぞれ間隔を空けて配される第５部１３２Ｃと、を有する。このようにすれば、電子の移動経路が、第２電極１３２の第４部１３２Ｂから第３電極１３３の第１部１３３Ｂへ向かう経路と、第２電極１３２の第４部１３２Ｂから第３電極１３３の第２部１３３Ｃへ向かう経路と、第２電極１３２の第５部１３２Ｃから第３電極１３３の第２部１３３Ｃへ向かう経路と、第２電極１３２の第５部１３２Ｃから第３電極１３３の第３部１３３Ｄへ向かう経路と、に分散される。これにより、ホットキャリアがより生じ難くなる。
【0051】
＜実施形態３＞
実施形態３を図１０または図１１によって説明する。この実施形態３では、上記した実施形態１から第２トランジスタＴ２０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態３を図１０または図１１によって説明する。この実施形態３では、上記した実施形態１から第２トランジスタＴ２０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0052】
本実施形態に係る第２トランジスタＴ２０２は、図１０に示すように、第４電極３６及び第５電極３７を備える。第４電極３６及び第５電極３７は、いずれも平面に視てＸ軸方向に沿って延在する所定幅の帯状とされる。第４電極３６及び第５電極３７は、いずれも全域にわたって第１電極２３０及び第１半導体部２３１と重畳して配されている。第４電極３６は、第２電極２３２に対してＹ軸方向について第３電極２３３の第１部２３３Ｂ側に配されている。第４電極３６は、第２電極２３２と第３電極２３３の第１部２３３Ｂとの間に挟まれており、第２電極２３２と第３電極２３３の第１部２３３Ｂとに対してそれぞれ間隔を空けて配されている。第４電極３６は、第２電極２３２及び第１部２３３Ｂに並行して延在しているので、第４電極３６と第２電極２３２との間の間隔と、第４電極３６と第１部２３３Ｂとの間の間隔と、は、いずれもほぼ一定とされる。第４電極３６と第２電極２３２との間の間隔は、第４電極３６と第１部２３３Ｂとの間の間隔とほぼ同じとされる。第５電極３７は、第２電極２３２に対してＹ軸方向について第３電極２３３の第２部２３３Ｃ側に配されている。第５電極３７は、第２電極２３２と第３電極２３３の第２部２３３Ｃとの間に挟まれており、第２電極２３２と第３電極２３３の第２部２３３Ｃとに対してそれぞれ間隔を空けて配されている。第５電極３７は、第２電極２３２及び第２部２３３Ｃに並行して延在しているので、第５電極３７と第２電極２３２との間の間隔と、第５電極３７と第２部２３３Ｃとの間の間隔と、は、いずれもほぼ一定とされる。第５電極３７と第２電極２３２との間の間隔は、第５電極３７と第２部２３３Ｃとの間の間隔とほぼ同じとされる。第５電極３７と第２電極２３２との間の間隔は、第５電極３７と第２部２３３Ｃとの間の間隔とほぼ同じとされる。
【0053】
第４電極３６及び第５電極３７は、図１１に示すように、第２金属膜のうち、第２電極２３２及び第３電極２３３とは別の部分からなる。つまり、第４電極３６及び第５電極３７は、第２電極２３２及び第３電極２３３と同層に位置している。第４電極３６及び第５電極３７は、半導体膜からなる第１半導体部２３１上に直接的に積層され、それぞれが第１半導体部２３１の一部ずつに接続されている。このような構成とされる第４電極３６及び第５電極３７は、図１０及び図１１に示すように、いずれも第１半導体部２３１以外の電極・端子・配線等とは非接続とされる。つまり、第４電極３６及び第５電極３７は、いずれも電気的に孤立したフローティングノードであると言える。従って、第４電極３６及び第５電極３７は、いずれも第２トランジスタＴ２０２が駆動されたタイミングにおいて、ローレベルの電位とされる第２電極２３２よりも高電位とされ、ハイレベルの電位とされる第３電極２３３よりも低電位とされる。つまり、第４電極３６及び第５電極３７は、第２電極２３２の電位と第３電極２３３の電位との中間の電位とされる。
【0054】
このような構成によれば、第２トランジスタＴ２０２が駆動されるのに伴って第１半導体部２３１に生じたチャネル領域を介して第２電極２３２から第３電極２３３へ向かう電子の移動経路は、次のようになる。すなわち、電子の移動経路は、第２電極２３２から第４電極３６を介して第３電極２３３の第１部２３３Ｂへ向かう経路と、第２電極２３２から第５電極３７を介して第３電極２３３の第２部２３３Ｃへ向かう経路と、に分散される。本実施形態によれば、電子の移動経路に第４電極３６及び第５電極３７が追加されるので、ホットキャリアがより生じ難くなる。
【0055】
以上説明したように本実施形態によれば、第２電極２３２及び第３電極２３３と同層に位置し第１半導体部２３１の一部に対して重畳して配されて第１半導体部２３１に接続される第４電極３６及び第５電極３７を備え、第４電極３６は、第２電極２３２と第１部２３３Ｂとの間に挟まれて第２電極２３２と第１部２３３Ｂとに対してそれぞれ間隔を空けて配され、第５電極３７は、第２電極２３２と第２部２３３Ｃとの間に挟まれて第２電極２３２と第２部２３３Ｃとに対してそれぞれ間隔を空けて配され、第４電極３６及び第５電極３７は、いずれも第２電極２３２よりも高電位とされ、第３電極２３３よりも低電位とされる。第１半導体部２３１にチャネル領域が生じると、電子は、第２電極２３２から第４電極３６を介して第３電極２３３の第１部２３３Ｂへと移動するとともに、第２電極２３２から第５電極３７を介して第３電極２３３の第２部２３３Ｃへと移動する。電子の移動経路に第４電極３６及び第５電極３７が追加されるので、ホットキャリアがより生じ難くなる。
【0056】
＜実施形態４＞
実施形態４を図１２によって説明する。この実施形態４では、上記した実施形態１から第２トランジスタＴ３０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態４を図１２によって説明する。この実施形態４では、上記した実施形態１から第２トランジスタＴ３０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0057】
本実施形態に係る第２トランジスタＴ３０２は、図１２に示すように、第６電極３８と、第２半導体部３９と、第７電極４０と、を備える。第６電極３８は、平面形状が方形とされ、第１電極３３０に対してＸ軸方向について図１２の左側に間隔を空けた位置に配されている。第６電極３８は、第１金属膜からなり、第１金属膜からなる接続部４１によって第１電極３３０に接続されている。従って、第６電極３８は、第１電極３３０と同電位とされる。第２半導体部３９は、第１半導体部３３１に対してＸ軸方向について図１２の左側（第７電極４０側）に間隔を空けた位置にて、第６電極３８に対して平面に視て重畳して配されている。第２半導体部３９は、平面形状が方形とされ、その平面に視た大きさが第６電極３８よりも一回り小さい。第２半導体部３９は、半導体膜からなり、その全域が第６電極３８の一部（中央側部分）に対して平面に視て重畳配置されている。第３電極３３３は、第１部３３３Ｂ及び第２部３３３Ｃに連なる第６部３３３Ｅを有する。第６部３３３Ｅは、第１部３３３Ｂ及び第２部３３３Ｃのうちの第１半導体部３３１側とは反対側の各端部から図１２に示す左側（第２半導体部３９側）に向けてＸ軸方向に沿って延出し、その延出端部が第２半導体部３９の一部に対して重畳して配されている。第６部３３３Ｅは、第２半導体部３９に接続されている。
【0058】
第７電極４０は、平面に視て二股状の分岐構造とされる。第７電極４０は、一部が、第６電極３８及び第２半導体部３９と重畳して配され、残りの部分が図１２の左側に向けて引き出されて内部ノードｎｏｄｅＡに接続されている（図３を参照）。従って、第２トランジスタＴ３０２が駆動されたタイミングでは、第７電極４０は、内部ノードｎｏｄｅＡと同じハイレベルの電位とされる。詳しくは、第７電極４０は、幹部４０Ａと、幹部４０Ａから分岐される第７部４０Ｂ及び第８部４０Ｃと、を有する。幹部４０Ａは、第６電極３８及び第２半導体部３９とは非重畳の配置とされる。第７部４０Ｂ及び第８部４０Ｃは、いずれも第６電極３８及び第２半導体部３９と重畳して配され、第３電極３３３の第６部３３３Ｅの延在方向（Ｘ軸方向）に沿って延在する。第７電極４０は、第２電極３３２及び第３電極３３３と同じ第２金属膜からなる。従って、第７部４０Ｂ及び第８部４０Ｃは、重畳する第２半導体部３９の一部ずつに対して接続されている。第７部４０Ｂは、第３電極３３３の第６部３３３Ｅに対してＹ軸方向について間隔を空けた位置に配されている。第７部４０Ｂは、第６部３３３Ｅに並行して延在しているので、第７部４０Ｂと第６部３３３Ｅとの間の間隔は、ほぼ一定とされる。第８部４０Ｃは、第３電極３３３の第６部３３３Ｅに対してＹ軸方向について第７部４０Ｂ側（図１２の上側）とは反対側（図１２の下側）に間隔を空けて配されている。第８部４０Ｃは、第６部３３３Ｅに並行して延在しているので、第８部４０Ｃと第６部３３３Ｅとの間の間隔は、ほぼ一定とされる。第８部４０Ｃと第６部３３３Ｅとの間の間隔は、第７部４０Ｂと第６部３３３Ｅとの間の間隔とほぼ同じとされる。
【0059】
本実施形態に係る第３電極３３３は、各半導体部３３１，３９以外の電極・端子・配線等とは非接続とされる。つまり、第３電極３３３は、電気的に孤立したフローティングノードであると言える。従って、第３電極３３３は、第２トランジスタＴ３０２が駆動されたタイミングにおいて、ローレベルの電位とされる第２電極３３２よりも高電位とされ、ハイレベルの電位とされる第７電極４０よりも低電位とされる。つまり、第３電極３３３は、第２電極３３２の電位と第７電極４０の電位との中間の電位とされる。
【0060】
このような構成によれば、第１電極３３０及び第６電極３８にハイレベルの電位が印加され、第２トランジスタＴ３０２が駆動されるタイミングでは、第７電極４０がハイレベルの電位とされるのに対し、第２電極３３２がローレベルの電位とされている。従って、第３電極３３３よりも低電位とされる第２電極３３２から第１半導体部３３１のチャネル領域を介して第３電極３３３へと電子が移動するとともに、第７電極４０よりも低電位とされる第３電極３３３から第２半導体部３９のチャネル領域を介して第７電極４０へと電子が移動する。第２電極３３２から第３電極３３３へと移動する電子の移動経路は、第２電極３３２から第３電極３３３の第１部３３３Ｂへ向かう経路と、第２電極３３２から第３電極３３３の第２部３３３Ｃへ向かう経路と、に分散されている。第３電極３３３から第７電極４０へと移動する電子の移動経路は、第３電極３３３の第６部３３３Ｅから第７電極４０の第７部４０Ｂへ向かう経路と、第３電極３３３の第６部３３３Ｅから第７電極４０の第８部４０Ｃへ向かう経路と、に分散されている。このように、本実施形態によれば、電子の移動経路の分散が図られるから、ホットキャリアがより生じ難くなる。
【0061】
以上説明したように本実施形態によれば、第１電極３３０と同電位とされる第６電極３８と、第６電極３８に対して少なくとも一部がゲート絶縁膜を介して重畳して配されていて半導体材料からなる第２半導体部３９と、第２電極３３２及び第３電極３３３と同層に位置し第２半導体部３９の一部に対して重畳して配されて第２半導体部３９に接続される第７電極４０と、を備え、第３電極３３３は、第２半導体部３９の一部に対して重畳して配されて第２半導体部３９に接続される第６部３３３Ｅを有し、第７電極４０は、第６部３３３Ｅに対して間隔を空けて配される第７部４０Ｂと、第６部３３３Ｅに対して第７部４０Ｂ側とは反対側に間隔を空けて配される第８部４０Ｃと、を有する。当該第２トランジスタＴ３０２における閾値電圧以上の電圧が第１電極３３０及び第６電極３８に印加されると、第１半導体部３３１及び第２半導体部３９のそれぞれにチャネル領域が生じる。すると、電子は、第２電極３３２から第３電極３３３の第１部３３３Ｂへと移動するとともに、第２電極３３２から第３電極３３３の第２部３３３Ｃへと移動してから、第３電極３３３の第６部３３３Ｅから第７電極４０の第７部４０Ｂへと移動するとともに、第３電極３３３の第６部３３３Ｅから第７電極４０の第８部４０Ｃへと移動する。このように、電子の移動経路の分散が図られるから、ホットキャリアがより生じ難くなる。
【0062】
＜実施形態５＞
実施形態５を図１３または図１４によって説明する。この実施形態５では、上記した実施形態１から第２トランジスタＴ４０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
実施形態５を図１３または図１４によって説明する。この実施形態５では、上記した実施形態１から第２トランジスタＴ４０２の構成を変更した場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
【0063】
本実施形態に係る第２トランジスタＴ４０２は、図１４に示すように、いわゆるトップゲート型とされる。具体的には、アレイ基板４１２のガラス基板（基板）４１２ＧＳには、下層側から順に、ベースコート膜４２と、第１半導体部４３１を構成する半導体膜と、ゲート絶縁膜（第１絶縁膜）４３と、第１電極４３０を構成する第１金属膜（第１導電膜）と、第１層間絶縁膜（第２絶縁膜）４４と、第２電極４３２及び第３電極４３３を構成する第２金属膜（第２導電膜）と、第２層間絶縁膜（第３絶縁膜）４５と、が少なくとも積層形成されている。半導体膜は、例えば低温ポリシリコン（ＬＴＰＳ：low-temperature poly silicon）等からなる。ベースコート膜４２、ゲート絶縁膜４３、第１層間絶縁膜４４及び第２層間絶縁膜４５は、それぞれ窒化ケイ素（ＳｉＮｘ）、酸化ケイ素（ＳｉＯ２）等の無機材料からなる。第１金属膜からなる第１電極４３０は、半導体膜からなる第１半導体部４３１に対してゲート絶縁膜４３が介在して上層側に重畳して配されている。
【0064】
第１電極４３０は、図１３に示すように、平面に視て二股状の分岐構造とされる。第１電極４３０は、幹部４３０Ａと、幹部４３０Ａから分岐される第９部４３０Ｂ及び第１０部４３０Ｃと、を有する。幹部４３０Ａは、第１半導体部４３１とは非重畳の配置とされる。第９部４３０Ｂ及び第１０部４３０Ｃは、いずれも第１半導体部３１と重畳して配され、第２電極４３２の延在方向（Ｘ軸方向）に沿って延在する。第９部４３０Ｂは、第２電極４３２に対してＹ軸方向について間隔を空けた位置に配されている。第９部４３０Ｂは、第２電極４３２に並行して延在しているので、第９部４３０Ｂと第２電極４３２との間の間隔は、ほぼ一定とされる。第１０部４３０Ｃは、第２電極４３２に対してＹ軸方向について第９部４３０Ｂ側（図１３の上側）とは反対側（図１３の下側）に間隔を空けて配されている。第１０部４３０Ｃは、第２電極３２に並行して延在しているので、第１０部４３０Ｃと第２電極４３２との間の間隔は、ほぼ一定とされる。第１０部４３０Ｃと第２電極４３２との間の間隔は、第９部４３０Ｂと第２電極４３２との間の間隔とほぼ同じとされる。
【0065】
第３電極４３３は、図１３に示すように、第１部４３３Ａが、第１電極４３０の第９部４３０Ｂに対して第２電極４３２側（図１３の下側）とは反対側（図１３の上側）に間隔を空けて配されている。第３電極４３３は、第２部４３３Ｂが第１電極４３０の第１０部４３０Ｃに対して第２電極４３２側（図１３の上側）とは反対側（図１３の下側）に間隔を空けて配されている。第１部４３３Ａと第９部４３０Ｂとの間の間隔は、第２部４３３Ｂと第１０部４３０Ｃとの間の間隔とほぼ同じとされる。
【0066】
ゲート絶縁膜４３及び第１層間絶縁膜４４には、図１４に示すように、第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２及び第３コンタクトホールＣＨ３が設けられている。第１コンタクトホールＣＨ１は、ゲート絶縁膜４３及び第１層間絶縁膜４４のうち、第２電極４３２及び第１半導体部４３１と重畳する位置に設けられている。第２電極４３２及び第１半導体部４３１は、第１コンタクトホールＣＨ１を通して接続されている。第２コンタクトホールＣＨ２は、ゲート絶縁膜４３及び第１層間絶縁膜４４のうち、第３電極４３３の第１部４３３Ｂ及び第１半導体部４３１と重畳する位置に設けられている。第３電極４３３の第１部４３３Ｂ及び第１半導体部４３１は、第２コンタクトホールＣＨ２を通して接続されている。第３コンタクトホールＣＨ３は、ゲート絶縁膜４３及び第１層間絶縁膜４４のうち、第３電極４３３の第２部４３３Ｃ及び第１半導体部４３１と重畳する位置に設けられている。第３電極４３３の第２部４３３Ｃ及び第１半導体部４３１は、第３コンタクトホールＣＨ３を通して接続されている。
【0067】
以上説明したように本実施形態によれば、第１半導体部４３１は、ゲート絶縁膜（第１絶縁膜）４３の下層側に位置し、第１電極４３０は、ゲート絶縁膜４３の上層側に位置しており、第１電極４３０の上層側で第２電極４３２及び第３電極４３３の下層側に配される第１層間絶縁膜（第２絶縁膜）４４を備え、ゲート絶縁膜４３及び第１層間絶縁膜４４のうち、第２電極４３２及び第１半導体部４３１と重畳する位置に第１コンタクトホールＣＨ１が設けられ、第１部４３３Ｂ及び第１半導体部４３１と重畳する位置に第２コンタクトホールＣＨ２が設けられ、第２部４３３Ｃ及び第１半導体部４３１と重畳する位置に第３コンタクトホールＣＨ３が設けられる。ゲート絶縁膜４３の上層側に位置する第１電極４３０に電圧が印加されると、ゲート絶縁膜４３の下層側に位置する第１半導体部４３１にチャネル領域が生じる。これに伴って、第１層間絶縁膜４４の上層側に位置する第２電極４３２及び第３電極４３３の間で電子が移動する。電子は、第２電極４３２から第１コンタクトホールＣＨ１を通して第１半導体部４３１のチャネル領域に到達すると、第２コンタクトホールＣＨ２を通して第３電極４３３の第１部４３３Ｂへと移動するとともに、第３コンタクトホールＣＨ３を通して第３電極４３３の第２部４３３Ｃへと移動する。
【0068】
＜他の実施形態＞
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。
本明細書が開示する技術は、上記記述及び図面によって説明した実施形態に限定されず、例えば次のような実施形態も技術的範囲に含まれる。
【0069】
（１）第３電極３３，１３３，２３３，３３３，４３３は、幹部３３Ａ，１３３Ａ，４３３Ａから４以上の部位に分岐される分岐構造でもよい。その場合、第２電極３２，１３２，２３２，３３２，４３２を、幹部１３２Ａから３以上の部位に分岐される分岐構造とすることができる。
【0070】
（２）実施形態３に記載の構成において、第３電極２３３が、平面に視て三つ股状の分岐構造でもよい。その場合、第２電極２３２を、平面に視て二股状の分岐構造とし、第４電極３６及び第５電極３７を２つずつ設置すればよい。
【0071】
（３）実施形態４に記載の構成において、第３電極３３３のうち、第２電極３３２側の部分を、平面に視て三つ股状の分岐構造とし、第７電極４０側の部分を、平面に視て二股状の分岐構造としてもよい。その場合、第２電極３３２を、平面に視て二股状の分岐構造とし、第７電極４０を、平面に視て三つ股状の分岐構造とすればよい。
【0072】
（４）実施形態５に記載の構成において、各コンタクトホールＣＨ１，ＣＨ２，ＣＨ３の平面形状は、例えば正方形、円形等でもよいが、それ以外にも例えば横長の方形、横長の長円形、横長の楕円形等でもよい。また、１つの第２トランジスタＴ２，Ｔ１０２，Ｔ２０２，Ｔ３０２，Ｔ４０２に備わる各コンタクトホールＣＨ１，ＣＨ２，ＣＨ３の数は、１つずつでもよく、また複数ずつでもよい。
【0073】
（５）ゲート回路部１５を構成する単位回路２０の具体的な回路構成は、図示以外にも適宜に変更可能である。
【0074】
（６）ドライバ１３は、アレイ基板１２，４１２に対してＦＯＧ（Film On Glass）実装されるフレキシブル基板に対してＣＯＦ（Chip On Film）実装されていても構わない。
【0075】
（７）アレイ基板１２，４１２は、ガラス製のガラス基板１２ＧＳ，４１２ＧＳに代えて、合成樹脂製の樹脂基板を備えてもよい。
【0076】
（８）ゲート回路部１５は、表示領域ＡＡに対してＸ軸方向について片側のみに配されてもよい。
【0077】
（９）液晶パネル１０の平面形状は、横長の長方形、正方形、円形、半円形、長円形、楕円形、台形等でもよい。
【0078】
（１０）液晶パネル１０は、透過型以外にも、外光を利用して表示を行う反射型や半透過型であっても構わない。
【0079】
（１１）液晶パネル１０以外の種類の表示パネルでもよい。
【符号の説明】
【0080】
１０…液晶パネル（表示装置）、１１…対向基板、１２，４１２…アレイ基板（回路基板）、１２ＧＳ，４１２ＧＳ…ガラス基板（基板）、３０，１３０，３３０，４３０…第１電極、３１，１３１，２３１，３３１，４３１…第１半導体部、３２，１３２，２３２，３３２，４３２…第２電極、３３，１３３，２３３，３３３，４３３…第３電極、３３Ｂ，１３３Ｂ，３３３Ｂ，４３３Ｂ…第１部、３３Ｃ，１３３Ｃ，３３３Ｃ，４３３Ｃ…第２部、３４…ゲート絶縁膜（第１絶縁膜）、３６…第４電極、３７…第５電極、３８…第６電極、３９…第２半導体部、４０…第７電極、４０Ｂ…第７部、４０Ｃ…第８部、４３…ゲート絶縁膜（第１絶縁膜）、４４…第１層間絶縁膜（第２絶縁膜）、１３２Ｂ…第４部、１３２Ｃ…第５部、１３３Ｄ…第３部、３３３Ｅ…第６部、ＣＨ１…第１コンタクトホール、ＣＨ２…第２コンタクトホール、ＣＨ３…第３コンタクトホール、ＩＴ１…第１端子（第３電位供給部）、ＩＴ２…第２端子（第１電位供給部）、ＩＴ３…第３端子（第２電位供給部）、Ｔ２，Ｔ１０２，Ｔ２０２，Ｔ３０２，Ｔ４０２…第２トランジスタ（トランジスタ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】