特開2024-140334フライングキャパシタ方式のマルチレベルインバータの電流制限装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024140334
(43)【公開日】2024-10-10
(54)【発明の名称】フライングキャパシタ方式のマルチレベルインバータの電流制限装置
(51)【国際特許分類】
H02M 7/48 20070101AFI20241003BHJP
【ＦＩ】
H02M7/48 F
H02M7/48 M
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023051428
(22)【出願日】2023-03-28
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】100110858
【弁理士】
【氏名又は名称】柳瀬 睦肇
(74)【代理人】
【識別番号】100172627
【弁理士】
【氏名又は名称】宮澤 亘
(72)【発明者】
【氏名】池田 昌隆
【テーマコード（参考）】
5H770
【Ｆターム（参考）】
5H770DA31
5H770DA44
5H770EA01
5H770HA02X
5H770JA11X
5H770LA02X
5H770LB09
(57)【要約】
【課題】電流制限をかけるピークリミッタ動作中にスイッチ素子に耐圧以上の電圧が印加されることを防止できるマルチレベルインバータの電流制限装置を提供する。
【解決手段】本発明は、フライングキャパシタ方式のマルチレベルインバータからの出力電流を制限する装置であって、出力電流を検出する電流検出回路17と、ピークリミッタ回路18と、制御素子16と、前記ハイサイド側又はローサイド側の複数のスイッチ素子と、一つのスイッチ素子11のオン・オフ制御を行う第１の信号波形(波形１')を供給する第１の波形合成部12と、ピークリミッタ動作中に、一つのＰＷＭ信号波形(波形１)を第１の波形合成部12に供給する第１のＰＷＭ信号部13と、第２の波形合成部14と、第２のＰＷＭ信号部15を有し、制御素子部16は第１のＰＷＭ信号部13及び第２のＰＷＭ信号部15を制御するマルチレベルインバータの電流制限装置である。
【選択図】図２
【解決手段】本発明は、フライングキャパシタ方式のマルチレベルインバータからの出力電流を制限する装置であって、出力電流を検出する電流検出回路17と、ピークリミッタ回路18と、制御素子16と、前記ハイサイド側又はローサイド側の複数のスイッチ素子と、一つのスイッチ素子11のオン・オフ制御を行う第１の信号波形(波形１')を供給する第１の波形合成部12と、ピークリミッタ動作中に、一つのＰＷＭ信号波形(波形１)を第１の波形合成部12に供給する第１のＰＷＭ信号部13と、第２の波形合成部14と、第２のＰＷＭ信号部15を有し、制御素子部16は第１のＰＷＭ信号部13及び第２のＰＷＭ信号部15を制御するマルチレベルインバータの電流制限装置である。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数のコンデンサとハイサイド側及びローサイド側それぞれに複数のスイッチ素子を有するフライングキャパシタ方式のマルチレベルインバータからの出力電流を制限する装置であって、
前記出力電流を検出する電流検出回路と、
前記電流検出回路により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路と、
前記ピークリミッタ回路がピークリミッタ動作中であるか否かを判断する制御素子と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子のうちの一つのスイッチ素子と、
前記一つのスイッチ素子のオン・オフ制御を行う第１の信号波形を供給する第１の波形合成部と、
前記制御素子により前記ピークリミッタ回路がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子のうちの一つのスイッチ素子に供給する前記第１の信号波形を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形を、前記第１の波形合成部に供給する第１のＰＷＭ信号部と、
前記第１の信号波形を生成するための第２の信号波形を、前記第１の波形合成部に供給する第２の波形合成部と、
前記第２の信号波形を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形以外の全てのＰＷＭ信号波形を、前記第２の波形合成部に供給する第２のＰＷＭ信号部と、
を有し、
前記制御素子部は、前記第１のＰＷＭ信号部及び前記第２のＰＷＭ信号部を制御するものであり、
前記ピークリミッタ回路は、前記第１の信号波形を生成するための第３の信号波形を、前記第１の波形合成部に供給するものであり、
前記第２の信号波形は、前記第２の波形合成部において前記全てのＰＷＭ信号波形を合成したものであり、
前記第１の信号波形は、前記ＰＷＭ信号波形と前記第２の信号波形と前記第３の信号波形を合成したものであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記出力電流を検出する電流検出回路と、
前記電流検出回路により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路と、
前記ピークリミッタ回路がピークリミッタ動作中であるか否かを判断する制御素子と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子のうちの一つのスイッチ素子と、
前記一つのスイッチ素子のオン・オフ制御を行う第１の信号波形を供給する第１の波形合成部と、
前記制御素子により前記ピークリミッタ回路がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子のうちの一つのスイッチ素子に供給する前記第１の信号波形を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形を、前記第１の波形合成部に供給する第１のＰＷＭ信号部と、
前記第１の信号波形を生成するための第２の信号波形を、前記第１の波形合成部に供給する第２の波形合成部と、
前記第２の信号波形を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形以外の全てのＰＷＭ信号波形を、前記第２の波形合成部に供給する第２のＰＷＭ信号部と、
を有し、
前記制御素子部は、前記第１のＰＷＭ信号部及び前記第２のＰＷＭ信号部を制御するものであり、
前記ピークリミッタ回路は、前記第１の信号波形を生成するための第３の信号波形を、前記第１の波形合成部に供給するものであり、
前記第２の信号波形は、前記第２の波形合成部において前記全てのＰＷＭ信号波形を合成したものであり、
前記第１の信号波形は、前記ＰＷＭ信号波形と前記第２の信号波形と前記第３の信号波形を合成したものであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【請求項2】
請求項１において、
前記ピークリミッタ回路が前記ピークリミッタ動作中でないと前記制御素子部が判断した場合に、前記第２の波形合成部から前記第２の信号波形が出力されず、前記第１のＰＷＭ信号部から出力される複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形が、前記第１の波形合成部から出力される前記第１の信号波形と同一であることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ピークリミッタ回路が前記ピークリミッタ動作中でないと前記制御素子部が判断した場合に、前記第２の波形合成部から前記第２の信号波形が出力されず、前記第１のＰＷＭ信号部から出力される複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形が、前記第１の波形合成部から出力される前記第１の信号波形と同一であることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【請求項3】
請求項１又は２において、
前記ハイサイド側の複数のスイッチ素子のオン・オフ制御は、前記ローサイド側の複数のスイッチ素子と同一のオン・オフ制御を行うことを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ハイサイド側の複数のスイッチ素子のオン・オフ制御は、前記ローサイド側の複数のスイッチ素子と同一のオン・オフ制御を行うことを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【請求項4】
請求項１又は２において、
前記ピークリミッタ回路がピークリミッタ動作を行うことは、前記マルチレベルインバータからの出力電流に電流制限をかけることであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ピークリミッタ回路がピークリミッタ動作を行うことは、前記マルチレベルインバータからの出力電流に電流制限をかけることであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フライングキャパシタ方式のマルチレベルインバータの電流制限装置に関する。
【背景技術】
【0002】
図１に示すフライングキャパシタ方式のマルチレベルインバータは、スイッチ素子にかかる電圧が少なくなるため、低耐圧のスイッチ素子を用いることができる。
【0003】
しかし、インバータの出力側の負荷量が大きくなると、図９に示すように電流検出回路により電流を検出し、ピークリミッタ回路により電流制限をかける従来のピークリミッタ動作を行う。即ち、波形１と波形Ｂを波形合成部により合成した波形１'をスイッチ素子に入力する（図１０参照）。マルチレベルインバータでは、このリミッタ動作を行うとオン・オフ状態のアンバランスが生じ、図１１に示すように、あるスイッチ素子に耐圧以上の電圧が印加され、スイッチ素子が破損する可能性がある。これに関連した技術が特許文献１に記載されている。なお、図１１は、例えば３レベルのフライングキャパシタ方式のマルチレベルインバータにリミッタ動作を行った時の出力電流波形である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１５４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の種々の態様は、電流制限をかけるピークリミッタ動作中にスイッチ素子に耐圧以上の電圧が印加されることを防止できるフライングキャパシタ方式のマルチレベルインバータの電流制限装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
以下に本発明の種々の態様について説明する。
【0007】
［１］複数のコンデンサとハイサイド側及びローサイド側それぞれに複数のスイッチ素子を有するフライングキャパシタ方式のマルチレベルインバータからの出力電流を制限する装置であって、
前記出力電流を検出する電流検出回路と、
前記電流検出回路により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路と、
前記ピークリミッタ回路がピークリミッタ動作中であるか否かを判断する制御素子と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子のうちの一つのスイッチ素子と、
前記一つのスイッチ素子のオン・オフ制御を行う第１の信号波形を供給する第１の波形合成部と、
前記制御素子により前記ピークリミッタ回路がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子のうちの一つのスイッチ素子に供給する前記第１の信号波形を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形を、前記第１の波形合成部に供給する第１のＰＷＭ信号部と、
前記第１の信号波形を生成するための第２の信号波形を、前記第１の波形合成部に供給する第２の波形合成部と、
前記第２の信号波形を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形以外の全てのＰＷＭ信号波形を、前記第２の波形合成部に供給する第２のＰＷＭ信号部と、
を有し、
前記制御素子部は、前記第１のＰＷＭ信号部及び前記第２のＰＷＭ信号部を制御するものであり、
前記ピークリミッタ回路は、前記第１の信号波形を生成するための第３の信号波形を、前記第１の波形合成部に供給するものであり、
前記第２の信号波形は、前記第２の波形合成部において前記全てのＰＷＭ信号波形を合成したものであり、
前記第１の信号波形は、前記ＰＷＭ信号波形と前記第２の信号波形と前記第３の信号波形を合成したものであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記出力電流を検出する電流検出回路と、
前記電流検出回路により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路と、
前記ピークリミッタ回路がピークリミッタ動作中であるか否かを判断する制御素子と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子のうちの一つのスイッチ素子と、
前記一つのスイッチ素子のオン・オフ制御を行う第１の信号波形を供給する第１の波形合成部と、
前記制御素子により前記ピークリミッタ回路がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子のうちの一つのスイッチ素子に供給する前記第１の信号波形を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形を、前記第１の波形合成部に供給する第１のＰＷＭ信号部と、
前記第１の信号波形を生成するための第２の信号波形を、前記第１の波形合成部に供給する第２の波形合成部と、
前記第２の信号波形を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形以外の全てのＰＷＭ信号波形を、前記第２の波形合成部に供給する第２のＰＷＭ信号部と、
を有し、
前記制御素子部は、前記第１のＰＷＭ信号部及び前記第２のＰＷＭ信号部を制御するものであり、
前記ピークリミッタ回路は、前記第１の信号波形を生成するための第３の信号波形を、前記第１の波形合成部に供給するものであり、
前記第２の信号波形は、前記第２の波形合成部において前記全てのＰＷＭ信号波形を合成したものであり、
前記第１の信号波形は、前記ＰＷＭ信号波形と前記第２の信号波形と前記第３の信号波形を合成したものであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【0008】
本発明の一態様に係る上記［１］のフライングキャパシタ方式のマルチレベルインバータの電流制限装置は、電流検出回路により検出されたフライングキャパシタ方式のマルチレベルインバータからの出力電流が所定範囲外である場合（インバータの出力側の負荷量が大きくなる場合や出力短絡が生じる場合等）に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路と、制御素子によりピークリミッタ回路がピークリミッタ動作中であると判断した場合に、複数のスイッチ素子のうちの一つのスイッチ素子に供給する第１の信号波形を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形を、第１の波形合成部に供給する第１のＰＷＭ信号部と、第１の信号波形を生成するための第２の信号波形を、第１の波形合成部に供給する第２の波形合成部を有する。これにより、ピークリミッタ動作時にスイッチ素子に耐圧以上の電圧が印加されることを防止できる。
【0009】
［２］上記［１］において、
前記ピークリミッタ回路が前記ピークリミッタ動作中でないと前記制御素子部が判断した場合に、前記第２の波形合成部から前記第２の信号波形が出力されず、前記第１のＰＷＭ信号部から出力される複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形が、前記第１の波形合成部から出力される前記第１の信号波形と同一であることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ピークリミッタ回路が前記ピークリミッタ動作中でないと前記制御素子部が判断した場合に、前記第２の波形合成部から前記第２の信号波形が出力されず、前記第１のＰＷＭ信号部から出力される複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形が、前記第１の波形合成部から出力される前記第１の信号波形と同一であることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【0010】
［３］上記［１］又は［２］において、
前記ハイサイド側の複数のスイッチ素子のオン・オフ制御は、前記ローサイド側の複数のスイッチ素子と同一のオン・オフ制御を行うことを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ハイサイド側の複数のスイッチ素子のオン・オフ制御は、前記ローサイド側の複数のスイッチ素子と同一のオン・オフ制御を行うことを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【0011】
［４］上記［１］又は［２］において、
前記ピークリミッタ回路がピークリミッタ動作を行うことは、前記マルチレベルインバータからの出力電流に電流制限をかけることであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
前記ピークリミッタ回路がピークリミッタ動作を行うことは、前記マルチレベルインバータからの出力電流に電流制限をかけることであることを特徴とするフライングキャパシタ方式のマルチレベルインバータの電流制限装置。
【発明の効果】
【0012】
本発明の種々の態様によれば、電流制限をかけるピークリミッタ動作中にスイッチ素子に耐圧以上の電圧が印加されることを防止できるフライングキャパシタ方式のマルチレベルインバータの電流制限装置を提供することができる。
【図面の簡単な説明】
【0013】
【図1】フライングキャパシタ方式のマルチレベルインバータのスイッチ素子を示す回路図である。
【図6】フライングキャパシタ方式のマルチレベルインバータの通常動作時のゲート波形を示す図である。
【図8】本発明の一態様に係るフライングキャパシタ方式のマルチレベルインバータの電流制限装置のピークリミッタ動作時の波形全体を示す図である。
【図9】従来のライングキャパシタ方式のマルチレベルインバータの電流制限装置を示す模式図である。
【発明を実施するための形態】
【0014】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0015】
図１は、フライングキャパシタ方式のマルチレベルインバータのスイッチ素子を示す回路図である。図２は、本発明の一態様に係るフライングキャパシタ方式のマルチレベルインバータの電流制限装置であって、図１に示すスイッチ素子（ＳＷ素子１）の駆動を制御する方法を説明する模式図である。
【0016】
本発明の一態様に係るフライングキャパシタ方式のマルチレベルインバータの電流制限装置は、複数のコンデンサとハイサイド側及びローサイド側それぞれに複数のスイッチ素子を有するフライングキャパシタ方式のマルチレベルインバータからの出力電流を制限する装置である。
前記電流制限装置は、出力電流を検出する電流検出回路１７と、
前記電流検出回路１７により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路１８と、
前記ピークリミッタ回路１８がピークリミッタ動作中であるか否かを判断する制御素子１６と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１と、
前記一つのスイッチ素子１１のオン・オフ制御を行う第１の信号波形(波形１')を供給する第１の波形合成部(波形合成(2))１２と、
前記制御素子１６により前記ピークリミッタ回路１８がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１に供給する前記第１の信号波形(波形１')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)を、前記第１の波形合成部(波形合成(2))１２に供給する第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３と、
前記第１の信号波形(波形１')を生成するための第２の信号波形(波形Ａ１)を、前記第１の波形合成部(波形合成(2))１２に供給する第２の波形合成部(波形合成(1))１４と、
前記第２の信号波形(波形Ａ１)を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)以外の全てのＰＷＭ信号波形(波形２、３、・・・ｎ)を、前記第２の波形合成部(波形合成(1))１４に供給する第２のＰＷＭ信号部１５と、を有する。
前記制御素子部１６は、前記第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３及び前記第２のＰＷＭ信号部１５を制御するものである。
前記ピークリミッタ回路１８は、前記第１の信号波形(波形１')を生成するための第３の信号波形(波形Ｂ)を、前記第１の波形合成部(波形合成(2))１２に供給するものである。
前記第２の信号波形(波形Ａ１)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形２、３、・・・ｎ)を合成したものである。
前記第１の信号波形(波形１')は、前記ＰＷＭ信号波形(波形１)と前記第２の信号波形(波形Ａ１)と前記第３の信号波形(波形Ｂ)を合成したものである。
前記電流制限装置は、出力電流を検出する電流検出回路１７と、
前記電流検出回路１７により検出された前記出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路１８と、
前記ピークリミッタ回路１８がピークリミッタ動作中であるか否かを判断する制御素子１６と、
前記ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１と、
前記一つのスイッチ素子１１のオン・オフ制御を行う第１の信号波形(波形１')を供給する第１の波形合成部(波形合成(2))１２と、
前記制御素子１６により前記ピークリミッタ回路１８がピークリミッタ動作中であると判断した場合に、前記複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１に供給する前記第１の信号波形(波形１')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)を、前記第１の波形合成部(波形合成(2))１２に供給する第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３と、
前記第１の信号波形(波形１')を生成するための第２の信号波形(波形Ａ１)を、前記第１の波形合成部(波形合成(2))１２に供給する第２の波形合成部(波形合成(1))１４と、
前記第２の信号波形(波形Ａ１)を生成するための前記複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)以外の全てのＰＷＭ信号波形(波形２、３、・・・ｎ)を、前記第２の波形合成部(波形合成(1))１４に供給する第２のＰＷＭ信号部１５と、を有する。
前記制御素子部１６は、前記第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３及び前記第２のＰＷＭ信号部１５を制御するものである。
前記ピークリミッタ回路１８は、前記第１の信号波形(波形１')を生成するための第３の信号波形(波形Ｂ)を、前記第１の波形合成部(波形合成(2))１２に供給するものである。
前記第２の信号波形(波形Ａ１)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形２、３、・・・ｎ)を合成したものである。
前記第１の信号波形(波形１')は、前記ＰＷＭ信号波形(波形１)と前記第２の信号波形(波形Ａ１)と前記第３の信号波形(波形Ｂ)を合成したものである。
【0017】
また、ピークリミッタ回路１８がピークリミッタ動作中でないと制御素子部１６が判断した場合に、前記第２の波形合成部(波形合成(1))１４から前記第２の信号波形(波形Ａ１)が出力されず、前記第１のＰＷＭ信号部１３から出力される複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)が、前記第１の波形合成部(波形合成(2))１２から出力される前記第１の信号波形(波形１')と同一である。
【0018】
以下に詳細に説明する。
上記のフライングキャパシタ方式のマルチレベルインバータの電流制限装置は、ピークリミッタ動作中でない場合とピークリミッタ動作中である場合の２種類の動作がある。
上記のフライングキャパシタ方式のマルチレベルインバータの電流制限装置は、ピークリミッタ動作中でない場合とピークリミッタ動作中である場合の２種類の動作がある。
【0019】
＜ピークリミッタ動作中でない場合（通常動作の場合）＞
フライングキャパシタ方式のマルチレベルインバータの電流制限装置は、図１の出力電流を検出する電流検出回路１７を有し、この電流検出回路１７により検出された出力電流が所定範囲内である場合、ピークリミッタ回路１８はピークリミッタ動作を行わない。
制御素子部１６によりピークリミッタ回路１８がピークリミッタ動作中でないと判断された場合は、制御素子１６が第２の波形合成部(波形合成(1))１４からの出力を許可しないので、第２の波形合成部(波形合成(1))１４から第２の信号波形(波形Ａ１)が出力されない。そして、複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)が第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号）１３から第１の波形合成部(波形合成(2))１２へ出力され、第１の波形合成部(波形合成(2))１２から第１の信号波形(波形１')がスイッチ素子（図１のＳＷ素子１）１１へ出力される。この際、波形１'は波形１と同一である。
フライングキャパシタ方式のマルチレベルインバータの電流制限装置は、図１の出力電流を検出する電流検出回路１７を有し、この電流検出回路１７により検出された出力電流が所定範囲内である場合、ピークリミッタ回路１８はピークリミッタ動作を行わない。
制御素子部１６によりピークリミッタ回路１８がピークリミッタ動作中でないと判断された場合は、制御素子１６が第２の波形合成部(波形合成(1))１４からの出力を許可しないので、第２の波形合成部(波形合成(1))１４から第２の信号波形(波形Ａ１)が出力されない。そして、複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)が第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号）１３から第１の波形合成部(波形合成(2))１２へ出力され、第１の波形合成部(波形合成(2))１２から第１の信号波形(波形１')がスイッチ素子（図１のＳＷ素子１）１１へ出力される。この際、波形１'は波形１と同一である。
【0020】
同様に、図３に示すように、制御素子１６が第２の波形合成部(波形合成(1))１４からの出力を許可しないので、第２の波形合成部(波形合成(1))１４から第２の信号波形(波形Ａ２)が出力されない。そして、複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形２)が第１のＰＷＭ信号部（ＳＷ素子２のＰＷＭ信号）１３から第１の波形合成部(波形合成(2))１２へ出力され、第１の波形合成部(波形合成(2))１２から第１の信号波形(波形２')がスイッチ素子（図１のＳＷ素子２）１１へ出力される。この際、波形２'は波形２と同一である。なお、図３は、図１に示すスイッチ素子（ＳＷ素子２）の駆動を制御する方法を説明する模式図である。
【0021】
同様に、図４に示すように、制御素子１６が第２の波形合成部(波形合成(1))１４からの出力を許可しないので、第２の波形合成部(波形合成(1))１４から第２の信号波形(波形Ａ３)が出力されない。そして、複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形３)が第１のＰＷＭ信号部（ＳＷ素子３のＰＷＭ信号）１３から第１の波形合成部(波形合成(2))１２へ出力され、第１の波形合成部(波形合成(2))１２から第１の信号波形(波形２')がスイッチ素子（図１のＳＷ素子３）１１へ出力される。この際、波形３'は波形３と同一である。なお、図４は、図１に示すスイッチ素子（ＳＷ素子３）の駆動を制御する方法を説明する模式図である。
【0022】
同様に、図５に示すように、制御素子１６が第２の波形合成部(波形合成(1))１４からの出力を許可しないので、第２の波形合成部(波形合成(1))１４から第２の信号波形(波形Ａｎ)が出力されない。ｎは４以上の自然数である。そして、複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形ｎ)が第１のＰＷＭ信号部（ＳＷ素子ｎのＰＷＭ信号）１３から第１の波形合成部(波形合成(2))１２へ出力され、第１の波形合成部(波形合成(2))１２から第１の信号波形(波形ｎ')がスイッチ素子（図１のＳＷ素子ｎ）１１へ出力される。この際、波形ｎ'は波形ｎと同一である。なお、図５は、図１に示すスイッチ素子（ＳＷ素子ｎ）の駆動を制御する方法を説明する模式図である。
【0023】
【0024】
＜ピークリミッタ動作中である場合＞
フライングキャパシタ方式のマルチレベルインバータの電流制限装置は、図１の出力電流を検出する電流検出回路１７を有する。この電流検出回路１７により検出された出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ回路１８がピークリミッタ動作を行う。
制御素子部１６は、第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３及び第２のＰＷＭ信号部１５を制御するものである。
フライングキャパシタ方式のマルチレベルインバータの電流制限装置は、図１の出力電流を検出する電流検出回路１７を有する。この電流検出回路１７により検出された出力電流が所定範囲外である場合に、前記出力電流が所定範囲内になるようにピークリミッタ回路１８がピークリミッタ動作を行う。
制御素子部１６は、第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３及び第２のＰＷＭ信号部１５を制御するものである。
【0025】
図２に示す制御素子１６によりピークリミッタ回路１８がピークリミッタ動作中であると判断した場合に、図２に示すように、ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１に供給する前記第１の信号波形(波形１')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)を、第１のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号部）１３から第１の波形合成部(波形合成(2))１２に供給する。
【0026】
第２の信号波形(波形Ａ１)を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形１)以外の全てのＰＷＭ信号波形(波形２、３、・・・ｎ)を、第２のＰＷＭ信号部（ＳＷ素子２のＰＷＭ信号、ＳＷ素子３のＰＷＭ信号、・・・ＳＷ素子ｎのＰＷＭ信号）１５から第２の波形合成部(波形合成(1))１４に供給する。
【0027】
第１の信号波形(波形１')を生成するための第２の信号波形(波形Ａ１)を、第２の波形合成部(波形合成(1))１４から第１の波形合成部(波形合成(2))１２に供給する。なお、第２の信号波形(波形Ａ１)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形２、３、・・・ｎ)が合成された波形である。
【0028】
制御素子１６により第２の波形合成部(波形合成(1))１４の出力を許可し、第１の波形合成部(波形合成(2))１２が第１の信号波形(波形１')を複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子１)１１に供給する。また、ピークリミッタ回路１８は、第１の信号波形(波形１')を生成するための第３の信号波形(波形Ｂ)を、第１の波形合成部(波形合成(2))１２に供給する。これにより、第１の波形合成部(波形合成(2))１２からスイッチ素子(図１のＳＷ素子１)１１に波形１'が供給され、スイッチ素子(図１のＳＷ素子１)１１のオン・オフ制御を行う。なお、前記第１の信号波形(波形１')は、第１の波形合成部(波形合成(2))１２においてＰＷＭ信号波形(波形１)と第２の信号波形(波形Ａ１)と第３の信号波形(波形Ｂ)を合成したものである
【0029】
同様に、図３に示すように、ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子２)１１に供給する第１の信号波形(波形２')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形２)を、第１のＰＷＭ信号部（ＳＷ素子２のＰＷＭ信号部）１３から第１の波形合成部(波形合成(2))１２に供給する。
【0030】
第２の信号波形(波形Ａ２)を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形２)以外の全てのＰＷＭ信号波形(波形１、３、・・・ｎ)を、第２のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号、ＳＷ素子３のＰＷＭ信号、・・・ＳＷ素子ｎのＰＷＭ信号）１５から第２の波形合成部(波形合成(1))１４に供給する。
【0031】
第１の信号波形(波形２')を生成するための第２の信号波形(波形Ａ２)を、第２の波形合成部(波形合成(1))１４から第１の波形合成部(波形合成(2))１２に供給する。なお、第２の信号波形(波形Ａ２)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形１、３、・・・ｎ)が合成された波形である。
【0032】
制御素子１６により第２の波形合成部(波形合成(1))１４の出力を許可し、第１の波形合成部(波形合成(2))１２が第１の信号波形(波形２')を複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子２)１１に供給する。また、ピークリミッタ回路１８は、第１の信号波形(波形２')を生成するための第３の信号波形(波形Ｂ)を、第１の波形合成部(波形合成(2))１２に供給する。これにより、第１の波形合成部(波形合成(2))１２からスイッチ素子(図１のＳＷ素子２)１１に波形２'が供給され、スイッチ素子(図１のＳＷ素子２)１１のオン・オフ制御を行う。なお、前記第１の信号波形(波形２')は、第１の波形合成部(波形合成(2))１２においてＰＷＭ信号波形(波形２)と第２の信号波形(波形Ａ２)と第３の信号波形(波形Ｂ)を合成したものである
【0033】
同様に、図４に示すように、ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子３)１１に供給する第１の信号波形(波形３')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形３)を、第１のＰＷＭ信号部（ＳＷ素子３のＰＷＭ信号部）１３から第１の波形合成部(波形合成(2))１２に供給する。
【0034】
第２の信号波形(波形Ａ３)を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形３)以外の全てのＰＷＭ信号波形(波形１、２、・・・ｎ)を、第２のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号、ＳＷ素子２のＰＷＭ信号、・・・ＳＷ素子ｎのＰＷＭ信号）１５から第２の波形合成部(波形合成(1))１４に供給する。
【0035】
第１の信号波形(波形３')を生成するための第２の信号波形(波形Ａ３)を、第２の波形合成部(波形合成(1))１４から第１の波形合成部(波形合成(2))１２に供給する。なお、第２の信号波形(波形Ａ３)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形１、２、・・・ｎ)が合成された波形である。
【0036】
制御素子１６により第２の波形合成部(波形合成(1))１４の出力を許可し、第１の波形合成部(波形合成(2))１２が第１の信号波形(波形３')を複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子３)１１に供給する。また、ピークリミッタ回路１８は、第１の信号波形(波形３')を生成するための第３の信号波形(波形Ｂ)を、第１の波形合成部(波形合成(2))１２に供給する。これにより、第１の波形合成部(波形合成(2))１２からスイッチ素子(図１のＳＷ素子３)１１に波形３'が供給され、スイッチ素子(図１のＳＷ素子３)１１のオン・オフ制御を行う。なお、前記第１の信号波形(波形３')は、第１の波形合成部(波形合成(2))１２においてＰＷＭ信号波形(波形３)と第２の信号波形(波形Ａ３)と第３の信号波形(波形Ｂ)を合成したものである
【0037】
同様に、図５に示すように、ハイサイド側又はローサイド側の複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子ｎ)１１に供給する第１の信号波形(波形ｎ')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形ｎ)を、第１のＰＷＭ信号部（ＳＷ素子ｎのＰＷＭ信号部）１３から第１の波形合成部(波形合成(2))１２に供給する。
【0038】
第２の信号波形(波形Ａｎ)を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(波形ｎ)以外の全てのＰＷＭ信号波形(波形１、２、３・・・)を、第２のＰＷＭ信号部（ＳＷ素子１のＰＷＭ信号、ＳＷ素子２のＰＷＭ信号、ＳＷ素子３のＰＷＭ信号、・・・）１５から第２の波形合成部(波形合成(1))１４に供給する。
【0039】
第１の信号波形(波形ｎ')を生成するための第２の信号波形(波形Ａｎ)を、第２の波形合成部(波形合成(1))１４から第１の波形合成部(波形合成(2))１２に供給する。なお、第２の信号波形(波形Ａｎ)は、前記第２の波形合成部(波形合成(1))１４において前記全てのＰＷＭ信号波形(波形１、２、３・・・)が合成された波形である。
【0040】
制御素子１６により第２の波形合成部(波形合成(1))１４の出力を許可し、第１の波形合成部(波形合成(2))１２が第１の信号波形(波形ｎ')を複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(図１のＳＷ素子ｎ)１１に供給する。また、ピークリミッタ回路１８は、第１の信号波形(波形ｎ')を生成するための第３の信号波形(波形Ｂ)を、第１の波形合成部(波形合成(2))１２に供給する。これにより、第１の波形合成部(波形合成(2))１２からスイッチ素子(図１のＳＷ素子ｎ)１１に波形ｎ'が供給され、スイッチ素子(図１のＳＷ素子ｎ)１１のオン・オフ制御を行う。なお、前記第１の信号波形(波形ｎ')は、第１の波形合成部(波形合成(2))１２においてＰＷＭ信号波形(波形ｎ)と第２の信号波形(波形Ａｎ)と第３の信号波形(波形Ｂ)を合成したものである
【0041】
なお、ハイサイド側の複数のスイッチ素子のオン・オフ制御は、ローサイド側の複数のスイッチ素子と同一のオン・オフ制御を行うとよい。
【0042】
上述したようにピークリミッタ回路１８ピークリミッタ動作を行うことは、マルチレベルインバータからの出力電流に電流制限をかけることである。
【0043】
本実施形態によれば、電流検出回路１７により検出されたフライングキャパシタ方式のマルチレベルインバータからの出力電流が所定範囲外である場合（インバータの出力側の負荷量が大きくなる場合や出力短絡が生じる場合等）に、出力電流が所定範囲内になるようにピークリミッタ動作を行うピークリミッタ回路１８と、制御素子１６によりピークリミッタ回路１８がピークリミッタ動作中であると判断した場合に、複数のスイッチ素子(図１のＳＷ素子１、２、３、・・・ｎ、ｎは４以上の自然数)のうちの一つのスイッチ素子(例えば、図１のＳＷ素子１)１１に供給する第１の信号波形(例えば、波形１')を生成するための複数のＰＷＭ信号波形のうちの一つのＰＷＭ信号波形(例えば、波形１)を、第１の波形合成部(波形合成(2))１２に供給する第１のＰＷＭ信号部（例えば、ＳＷ素子１のＰＷＭ信号部）１３と、第１の信号波形(例えば、波形１')を生成するための第２の信号波形(例えば、波形Ａ１)を、第１の波形合成部(波形合成(2))１２に供給する第２の波形合成部(波形合成(1))１４を有する。これにより、ピークリミッタ動作時にスイッチ素子１１に耐圧以上の電圧が印加されることを防止できる。
【0044】
別言すれば、フライングキャパシタ方式のマルチレベルインバータでは、図２から図５に示すように、ピークリミッタ信号をマイコンなどの制御素子１６に入力し、ピークリミッタ動作している際、ＳＷ素子１～ｎごとにピークリミッタ動作させ、ハイサイド側及びローサイド側のＳＷ素子で同じ動作をさせるとよい。
【0045】
図７は、図２に示すマルチレベルインバータの電流制限装置のピークリミッタ動作時のゲート波形を示す図である。図８は、上述したフライングキャパシタ方式のマルチレベルインバータの電流制限装置のピークリミッタ動作時の波形全体を示す図である。
【0046】
図８では、上述したハイサイド側同士、ローサイド側同士でピークリミッタ回路を組むことで、スイッチ素子１１への印加電圧が安定し、電流制限をかけるピークリミッタ動作中にスイッチ素子に耐圧以上の電圧が印加されることを防止できることが分かる。
【符号の説明】
【0047】
１１ 一つのスイッチ素子
１２ 第１の波形合成部(波形合成(2))
１３ 第１のＰＷＭ信号部
１４ 第２の波形合成部(波形合成(1))
１５ 第２のＰＷＭ信号部
１６ 制御素子
１７ 電流検出回路
１８ ピークリミッタ回路
１２ 第１の波形合成部(波形合成(2))
１３ 第１のＰＷＭ信号部
１４ 第２の波形合成部(波形合成(1))
１５ 第２のＰＷＭ信号部
１６ 制御素子
１７ 電流検出回路
１８ ピークリミッタ回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
