特開 2024-140354 ソースドライバ、表示コントローラ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140354

(43)【公開日】2024-10-10

(54)【発明の名称】ソースドライバ、表示コントローラ及び表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20241003BHJP

   G09G 3/20 20060101ALI20241003BHJP

【ＦＩ】

G09G3/36

G09G3/20 633B

G09G3/20 633P

G09G3/20 612K

G09G3/20 612L

G09G3/20 622S

G09G3/20 623R

G09G3/20 623F

G09G3/20 641C

G09G3/20 642J

G09G3/20 633E

G09G3/20 633H

G09G3/20 633G

G09G3/20 631T

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023051454

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】門田 大輔

【テーマコード（参考）】

5C006

5C080

【Ｆターム（参考）】

5C006AA16

5C006AA22

5C006AF13

5C006AF24

5C006AF25

5C006AF42

5C006AF44

5C006AF46

5C006AF51

5C006AF53

5C006AF72

5C006AF73

5C006AF78

5C006AF83

5C006BB16

5C006BC03

5C006BC12

5C006BC14

5C006BC16

5C006BF01

5C006BF14

5C006BF16

5C006BF22

5C006BF24

5C006BF25

5C006FA16

5C006FA42

5C006FA43

5C006FA51

5C080AA10

5C080BB05

5C080CC03

5C080DD23

5C080DD27

5C080EE29

5C080FF11

5C080GG12

5C080JJ02

5C080JJ04

(57)【要約】

【課題】
入力端子数を削減しかつチップサイズの小型化を図ることができるソースドライバを提供する。
【解決手段】
表示コントローラから供給される複数のシリアルデータ信号及び第１のクロック信号を順次受信し、複数のシリアルデータ信号から画像データとフレーム制御信号とを取得し、取得した画像データ及びフレーム制御信号と、第１のクロック信号に基づいた第２のクロック信号とを出力するインターフェース部と、インターフェース部から出力されたフレーム制御信号に基づいてインターフェース部から出力中の画像データのうちの所定の区間において切替信号を生成する切替信号生成部と、切替信号に応じて第２のクロック信号を書込イネーブル信号として出力しかつ画像データの一部を画像データ制御及びタイミング制御用の設定データとして出力する選択部と、書込イネーブル信号に応じて設定データを保存するレジスタとを含む。
【選択図】 図１

【特許請求の範囲】

【請求項1】

画像データと、前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号と、を示しかつ画像データ制御及びタイミング制御用の設定データを前記画像データの所定の区間に含む複数のシリアルデータ信号が、前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号と共に外部から供給されるソースドライバであって、
前記複数のシリアルデータ信号及び前記第１のクロック信号を順次受信し、受信した前記複数のシリアルデータ信号から前記画像データと前記フレーム制御信号とを取得し、取得した前記画像データ及び前記フレーム制御信号と、前記第１のクロック信号に基づいた第２のクロック信号とを出力するインターフェース部と、
前記インターフェース部から出力された前記フレーム制御信号に基づいて前記インターフェース部から出力中の前記画像データのうちの前記所定の区間において切替信号を生成する切替信号生成部と、
前記切替信号に応じて前記第２のクロック信号を書込イネーブル信号として出力しかつ前記画像データの一部を前記設定データとして出力する選択部と、
前記書込イネーブル信号に応じて前記設定データを保存するレジスタと、
前記インターフェース部から出力された前記フレーム制御信号及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいてソースタイミング信号を生成するタイミング制御部と、
前記インターフェース部から出力された前記画像データ及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいて表示パネルの複数のデータ線分の表示データを生成する画像データ制御部と、
前記表示データに対応して前記複数のデータ線分の階調電圧を有する駆動信号を前記ソースタイミング信号に同期して生成し、当該駆動信号を前記表示パネルの複数のデータ線に出力するソース駆動部と、を含むことを特徴とするソースドライバ。

【請求項2】

前記複数のシリアルデータ信号は前記画像データの１画素分の赤色成分データ、緑色成分データ、青色成分データ、及び前記フレーム制御信号からなるデータパケットを前記第１のクロック信号の１サイクル期間毎に有する信号であり、
前記所定の区間に対応する前記データパケット内の前記赤色成分データが前記設定データに置き換えられていることを特徴とする請求項１記載のソースドライバ。

【請求項3】

前記複数のシリアルデータ信号は前記画像データの１画素分の赤色成分データ、緑色成分データ、青色成分データ、及び前記フレーム制御信号からなるデータパケットを前記第１のクロック信号の１サイクル期間毎に有する信号であり、
前記所定の区間に対応する前記データパケット内の前記赤色成分データ、前記緑色成分データ、及び前記青色成分データの各々の一部が前記設定データに置き換えられていることを特徴とする請求項１記載のソースドライバ。

【請求項4】

前記フレーム制御信号は前記画像データの垂直同期データ、水平同期データ及びデータイネーブルを示すことを特徴とする請求項１乃至３のいずれか１記載のソースドライバ。

【請求項5】

前記複数のシリアルデータ信号及び前記第１のクロック信号はＬＶＤＳ（Low Voltage Differential Signal）形式の通信信号であること特徴とする請求項１記載のソースドライバ。

【請求項6】

前記切替信号生成部は前記垂直同期データが所定の論理値を示す回数をカウントするカウンタを有し、前記カウンタのカウント値が所定値に達したときを前記所定の区間とすることを特徴とする請求項４記載のソースドライバ。

【請求項7】

前記所定の区間は前記画像データのうちの映像が前記表示パネルに表示がされない表示無効区間であることを特徴とする請求項１記載のソースドライバ。

【請求項8】

画像データをソースドライバに供給するために複数のシリアルデータ信号に変換する表示コントローラであって、
前記画像データを受け入れる画像データ入力部と、
前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号を生成するフレーム制御信号生成部と、
前記ソースドライバにおける画像データ制御及びタイミング制御用の設定データを前記画像データの同じ形式の画像形式化設定データに変換するデータ形式変換部と、
前記フレーム制御信号に基づいて前記画像データの所定の区間を特定して前記所定の区間において切替信号を生成する切替信号生成部と、
前記画像データと前記フレーム制御信号とに基づいて前記複数のシリアルデータ信号と前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号とを順次生成し、前記切替信号の生成期間には前記画像データに代えて前記画像形式化設定データと前記フレーム制御信号とに基づいて前記複数のシリアルデータ信号及び前記第１のクロック信号を順次生成するシリアルデータ信号生成部と、を含むことを特徴とする表示コントローラ。

【請求項9】

複数のデータ線及び複数のゲート線と、前記複数のデータ線及び複数のゲート線の交差部の各々にマトリクス状に設けられた表示セルと、を有する表示パネルと、
入力された画像データを、前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号と共に示しかつ画像データ制御及びタイミング制御用の設定データを前記画像データの所定の区間に含む複数のシリアルデータ信号に変換し、前記複数のシリアルデータ信号を前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号と共に出力する表示コントローラと、
前記複数のゲート線に接続され、前記複数のゲート線を所定の順番で選択し、当該選択したゲート線にゲート信号を供給するゲートドライバと、
前記表示コントローラから出力される前記複数のシリアルデータ信号と前記第１のクロック信号とが供給されるソースドライバと、を備える表示装置であって、
前記ソースドライバは、
前記複数のシリアルデータ信号及び前記第１のクロック信号を順次受信し、受信した前記複数のシリアルデータ信号から前記画像データと前記フレーム制御信号とを取得し、取得した前記画像データ及び前記フレーム制御信号と、前記第１のクロック信号に基づいた第２のクロック信号とを出力するインターフェース部と、
前記インターフェース部から出力された前記フレーム制御信号に基づいて前記インターフェース部から出力中の前記画像データのうちの前記所定の区間において切替信号を生成する切替信号生成部と、
前記切替信号に応じて前記第２のクロック信号を書込イネーブル信号として出力しかつ前記画像データの少なくとも一部を前記設定データとして出力する選択部と、
前記書込イネーブル信号に応じて前記設定データを保存するレジスタと、
前記インターフェース部から出力された前記フレーム制御信号及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいてソースタイミング信号を生成するタイミング制御部と、
前記インターフェース部から出力された前記画像データ及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいて前記複数のデータ線分の表示データを生成する画像データ制御部と、
前記表示データに対応して前記複数のデータ線分の階調電圧を有する駆動信号を前記ソースタイミング信号に同期して生成し、当該駆動信号を前記複数のデータ線に出力するソース駆動部と、
を含むことを特徴とする表示装置。

【請求項10】

前記タイミング制御部は、前記インターフェース部から出力された前記フレーム制御信号及び前記レジスタに保持された前記設定データに基づいてゲートタイミング信号を生成し、
前記ゲートドライバは、前記ゲートタイミング信号に基づいて前記選択したゲート線に前記ゲート信号を供給することを特徴とする請求項９記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示パネルのデータ線に駆動信号を供給するソースドライバ、そのソースドライバにシリアル信号化した画像データを供給する表示コントローラ、及びソースドライバを有する表示装置に関する。

【背景技術】

【0002】

表示装置では、通常、外部装置から送信される画像データ及び設定データを受信し、設定データに示された情報に従って画像データをソースドライバにおいて処理して画像データが示す画像を表示パネルに表示することが行われる。

【0003】

特許文献１には、外部の処理装置から送信される設定データとしてコマンドを受信するコマンドインターフェース部と、外部の処理装置から送信される画像データを表示コントローラを介して受信する表示インターフェース部とをソースドライバ内に備えた表示装置が開示されている。その表示装置では、表示インターフェース部は表示コントローラとの間の通信を行っている。その通信方式としては、例えばＬＶＤＳ（Low Voltage Differential Signal）方式、ＲＧＢシリアル方式等が採用されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８－１３６３７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１のようなＬＶＤＳ方式等の通信方式を用いる表示装置では、上述したように受信回路としてのコマンドインターフェース部と表示インターフェース部とが個別に設けられ、例えば、ソースドライバ内部のレジスタへのコマンド等の設定データの書き込みの系統と、画像データの書き込みの系統とが各々形成され、ソースドライバの設定データ及び画像データの入力端子も各系統で個別に用意されていた。

【0006】

よって、従来のソースドライバの構成では、フォーマットの違いやアクセスのタイミングが同時になる可能性から、特許文献１に開示されたように、これら設定データ及び画像データ各々でインターフェース部が設けられることとなり、単一のインターフェース部で共用することは困難であった。その結果、従来のソースドライバでは、動作設定に必要な入力端子の数が増加してコストが増加すると共にチップサイズが大きくなるという課題があった。

【0007】

そこで、本発明の目的は、入力端子数を削減しかつチップサイズの小型化を図ることができるソースドライバ、表示コントローラ、及び表示装置を提供することである。

【課題を解決するための手段】

【0008】

本発明のソースドライバは、画像データと、前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号と、を示しかつ画像データ制御及びタイミング制御用の設定データを前記画像データの所定の区間に含む複数のシリアルデータ信号が、前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号と共に外部から供給されるソースドライバであって、前記複数のシリアルデータ信号及び前記第１のクロック信号を順次受信し、受信した前記複数のシリアルデータ信号から前記画像データと前記フレーム制御信号とを取得し、取得した前記画像データ及び前記フレーム制御信号と、前記第１のクロック信号に基づいた第２のクロック信号とを出力するインターフェース部と、前記インターフェース部から出力された前記フレーム制御信号に基づいて前記インターフェース部から出力中の前記画像データのうちの前記所定の区間において切替信号を生成する切替信号生成部と、前記切替信号に応じて前記第２のクロック信号を書込イネーブル信号として出力しかつ前記画像データの一部を前記設定データとして出力する選択部と、前記書込イネーブル信号に応じて前記設定データを保存するレジスタと、前記インターフェース部から出力された前記フレーム制御信号及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいてソースタイミング信号を生成するタイミング制御部と、前記インターフェース部から出力された前記画像データ及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいて表示パネルの複数のデータ線分の表示データを生成する画像データ制御部と、前記表示データに対応して前記複数のデータ線分の階調電圧を有する駆動信号を前記ソースタイミング信号に同期して生成し、当該駆動信号を前記表示パネルの複数のデータ線に出力するソース駆動部と、を含むことを特徴としている。

【0009】

本発明の表示コントローラは、画像データをソースドライバに供給するために複数のシリアルデータ信号に変換する表示コントローラであって、前記画像データを受け入れる画像データ入力部と、前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号を生成するフレーム制御信号生成部と、前記ソースドライバにおける画像データ制御及びタイミング制御用の設定データを前記画像データの同じ形式の画像形式化設定データに変換するデータ形式変換部と、前記フレーム制御信号に基づいて前記画像データの所定の区間を特定して前記所定の区間において切替信号を生成する切替信号生成部と、
前記画像データと前記フレーム制御信号とに基づいて前記複数のシリアルデータ信号と前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号とを順次生成し、前記切替信号の生成期間には前記画像データに代えて前記画像形式化設定データと前記フレーム制御信号とに基づいて前記複数のシリアルデータ信号及び前記第１のクロック信号を順次生成するシリアルデータ信号生成部と、を含むことを特徴としている。

【0010】

本発明の表示装置は、複数のデータ線及び複数のゲート線と、前記複数のデータ線及び複数のゲート線の交差部の各々にマトリクス状に設けられた表示セルと、を有する表示パネルと、入力された画像データを、前記画像データの垂直同期及び水平同期タイミングに関するフレーム制御信号と共に示しかつ画像データ制御及びタイミング制御用の設定データを前記画像データの所定の区間に含む複数のシリアルデータ信号に変換し、前記複数のシリアルデータ信号を前記複数のシリアルデータ信号の同期タイミングを示す第１のクロック信号と共に出力する表示コントローラと、前記複数のゲート線に接続され、前記複数のゲート線を所定の順番で選択し、当該選択したゲート線にゲート信号を供給するゲートドライバと、前記表示コントローラから出力される前記複数のシリアルデータ信号と前記第１のクロック信号とが供給されるソースドライバと、を備える表示装置であって、前記ソースドライバは、前記複数のシリアルデータ信号及び前記第１のクロック信号を順次受信し、受信した前記複数のシリアルデータ信号から前記画像データと前記フレーム制御信号とを取得し、取得した前記画像データ及び前記フレーム制御信号と、前記第１のクロック信号に基づいた第２のクロック信号とを出力するインターフェース部と、前記インターフェース部から出力された前記フレーム制御信号に基づいて前記インターフェース部から出力中の前記画像データのうちの前記所定の区間において切替信号を生成する切替信号生成部と、前記切替信号に応じて前記第２のクロック信号を書込イネーブル信号として出力しかつ前記画像データの少なくとも一部を前記設定データとして出力する選択部と、前記書込イネーブル信号に応じて前記設定データを保存するレジスタと、前記インターフェース部から出力された前記フレーム制御信号及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいてソースタイミング信号を生成するタイミング制御部と、前記インターフェース部から出力された前記画像データ及び前記第２のクロック信号と前記レジスタに保持された前記設定データとに基づいて前記複数のデータ線分の表示データを生成する画像データ制御部と、前記表示データに対応して前記複数のデータ線分の階調電圧を有する駆動信号を前記ソースタイミング信号に同期して生成し、当該駆動信号を前記複数のデータ線に出力するソース駆動部と、を含むことを特徴としている。

【発明の効果】

【0011】

本発明のソースドライバ、表示コントローラ、及び表示装置によれば、ソースドライバに供給されるシリアルデータ信号の所定の区間に対応する部分のデータが設定データに置き換えられているので、設定データを別のラインを介してソースドライバに供給する必要がない。これにより、ソースドライバに設定データ専用の入力端子及びインターフェース部を設けなくて済むので、ソースドライバの入力端子数を削減しかつチップサイズの小型化を図ることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の実施例１の表示装置の構成を示すブロック図である。

【図2】図１の表示装置中の表示コントローラの動作を示すフローチャートである。

【図3】図１の表示装置の動作を示すタイミングチャートである。

【図4】図１の表示装置のＶＳカウントに関連する動作を示すタイミングチャートである。

【図5】本発明の実施例２の表示装置の構成を示すブロック図である。

【図6】図５の表示装置中の表示コントローラの動作を示すフローチャートである。

【図7】図５の表示装置の動作を示すタイミングチャートである。

【図8】図５の表示装置のＶＳカウントに関連する動作を示すタイミングチャートである。

【発明を実施するための形態】

【0013】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【実施例0014】

図１は本発明の実施例１の表示装置の構成を示している。図１において、この表示装置は、表示パネル１０、表示コントローラ１１と、ソースドライバ１２及びゲートドライバ１３を有している。

【0015】

表示パネル１０は、例えば液晶表示パネルからなり、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）のゲート線ＧＬ１～ＧＬｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の偶数）のソース線ＤＬ１～ＤＬｎとを有する。ゲート線ＧＬ１～ＧＬｍ及びソース線ＤＬ１～ＤＬｎによる各交差部には、赤色、緑色又は青色の表示を行う表示セル（破線にて囲まれた領域）が形成されている。

【0016】

表示コントローラ１１は、外部から画像データＶＤを入力し、また、ソースドライバ１２内の後述するレジスタ２６に書き込むべき設定データＳＤを入力する。設定データＳＤはソースドライバ１２内の画像データ制御及びタイミング制御に用いる表示装置特有のデータであって、例えば、表示パネル１０のゲート線ＧＬ１～ＧＬｍの数とソース線ＤＬ１～ＤＬｎの数を示す。

【0017】

表示コントローラ１１は、画像データＶＤに基づいて画素毎に垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥからなるフレーム制御信号を生成し、それらデータに基づいてＬＶＤＳ（Low Voltage Differential Signal）形式の出力信号、すなわち低電圧差動信号を出力する。垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥの各々は１ビットデータである。例えば、垂直同期データＶＳは垂直同期パルスの発生に相当する時点で論理０を示し、それ以外では論理１を示すデータである。水平同期データＨＳは垂直同期パルスの発生に相当する時点で論理０を示し、それ以外では論理１を示すデータである。また、データイネーブルＤＥは画像データＶＤの有効時に論理０、無効時に論理１となるデータである。ＬＶＤＳ形式の出力信号はクロックＬＶＣＬＫ（第１のクロック信号）と、４つのシリアルデータ信号ＬＶＤ０～ＬＶＤ３とからなる５つのシリアル信号である。表示コントローラ１１はクロックＬＶＣＬＫの１周期（１ＬＶＣＬＫサイクル）当たり１画素分のシリアルデータ信号ＬＶＤ０～ＬＶＤ３をデータパケットとして出力する。

【0018】

ソースドライバ１２は、ＬＶＤＳ－ＩＦ（Low Voltage Differential Signal-Interface）２２、フレーム制御部２３、選択部２４、２５、レジスタ２６、画像データ制御部２７、タイミング制御部２８、及びソース駆動部２９からなる。

【0019】

ＬＶＤＳ－ＩＦ２２は、表示コントローラ１１に接続されるインターフェース部であり、表示コントローラ１１の出力信号であるクロックＬＶＣＬＫ及びシリアルデータ信号ＬＶＤ０～ＬＶＤ３を受け入れる。ＬＶＤＳ－ＩＦ２２は、受け入れたクロックＬＶＣＬＫ及びシリアルデータ信号ＬＶＤ０～ＬＶＤ３に基づいてクロックＰＣＬＫ（第２のクロック信号）、Ｒ（赤色）成分データＲ［７：０］、Ｇ（緑色）成分データＧ［７：０］、Ｂ（青色）成分データＢ［７：０］及びフレーム制御信号ＶＳ／ＨＳ／ＤＥを生成する。Ｒ成分データＲ［７：０］、Ｇ成分データＧ［７：０］、Ｂ成分データＢ［７：０］は１画素の各色の輝度を示す８ビットデータであり、クロックＰＣＬＫに同期して生成される。フレーム制御信号ＶＳ／ＨＳ／ＤＥは上述した垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥからなり、クロックＰＣＬＫに同期して生成される。なお、Ｒ成分データＲ［７：０］については後述するように設定データＳＤ［７：０］を表す場合がある。

【0020】

フレーム制御部２３は、切替信号生成部に相当する部分であって、カウンタ（図示せず）を有している。フレーム制御部２３は、ＬＶＤＳ－ＩＦ２２のフレーム制御信号ＶＳ／ＨＳ／ＤＥの出力端に接続されている。また、フレーム制御部２３は、ＬＶＤＳ－ＩＦ２２からフレーム制御信号ＶＳ／ＨＳ／ＤＥを受け入れ、そのうちの垂直同期データＶＳをカウントし、そのＶＳカウント値が表示無効区間（所定の区間）に対応する値０になったときに高（Ｈ）レベルのセレクト信号ＤＳＥＬ（切替信号）を生成する。フレーム制御部２３は、ＶＳカウント値が０以外の値であるときには低（Ｌ）レベルのセレクト信号ＤＳＥＬを生成する。表示無効区間は画像データＶＤのうちの映像が表示パネル１０に表示されない期間である。

【0021】

選択部２４、２５の各々は２入力で１出力の選択回路であり、フレーム制御部２３から出力されるセレクト信号ＤＳＥＬのレベルに応じて選択動作を行う。選択部２４の２入力の一方の“０”端には固定の０を示す１ビット信号が供給され、他方の“１”端はＬＶＤＳ－ＩＦ２２のクロックＰＣＬＫの出力端に接続されている。選択部２５の２入力の一方の“０”端には固定の０を示す８ビット信号が供給され、他方の“１”端はＬＶＤＳ－ＩＦ２２のＲ成分データＲ［７：０］の出力端に接続されている。選択部２４、２５各々はセレクト信号ＤＳＥＬが低レベルであるとき一方の“０”端の信号を出力し、セレクト信号ＤＳＥＬが高レベルであるとき他方の“１”端の信号を出力する。選択部２４はセレクト信号ＤＳＥＬが高レベルであるときクロックＰＣＬＫを書込イネーブル信号ＷＥＮとして出力する。選択部２５はセレクト信号ＤＳＥＬが高レベルであるときＲ成分データＲ［７：０］を設定データＳＤ［７：０］として出力する。

【0022】

レジスタ２６は選択部２４、２５の各々の出力端に接続されている。レジスタ２６は選択部２４からの書込イネーブル信号ＷＥＮに応じて選択部２５の出力８ビットデータである設定データＳＤ［７：０］を受け入れ、その設定データを保存する。設定データは表示装置特有の情報を示すデータである。設定データとしては、例えば、表示パネル１０の水平走査ライン数ｍ及び垂直走査ライン数ｎ、走査タイミング情報等の仕様情報や表示パネル１０の輝度等の制御情報が含まれる。

【0023】

画像データ制御部２７はＬＶＤＳ－ＩＦ２２のクロックＰＣＬＫ及びＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の各出力端に接続されている。また、画像データ制御部２７はレジスタ２６に接続され、レジスタ２６に保存された画像データ制御用の設定データとして、例えば、表示パネル１０についての仕様情報を取得する。表示パネル１０についての仕様情報としては水平走査ライン数ｍ及び垂直走査ライン数ｎのデータが含まれる。クロックＰＣＬＫに応じてＬＶＤＳ－ＩＦ２２から１水平走査ライン毎にｎ画素分のＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］を表示データとして得ると、その表示データをソース駆動部２９に供給する。その表示データの供給は１フレームでは水平走査ライン数ｍだけ繰り返され、その動作がフレーム毎に繰り返される。

【0024】

タイミング制御部２８は、ＬＶＤＳ－ＩＦ２２のクロックＰＣＬＫ及びフレーム制御信号ＶＳ／ＨＳ／ＤＥの各出力端に接続されている。また、タイミング制御部２８はレジスタ２６に接続され、レジスタ２６に保存されたタイミング制御用の設定データとして、例えば、表示パネル１０についての仕様情報を取得する。タイミング制御部２８は、表示パネル１０の仕様情報に対応するようにクロックＰＣＬＫ及びフレーム制御信号ＶＳ／ＨＳ／ＤＥに基づいてソース駆動部２９に対してソースタイミング信号、ゲートドライバ１３に対してゲートタイミング信号を供給する。

【0025】

ソース駆動部２９は、画像データ制御部２７からＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の表示データを１水平走査ライン分（ｎ個）ずつ取り込み、各表示データを、輝度レベルに対応したアナログ電圧値を有する画素駆動信号に変換する。そして、ソース駆動部２９は、生成したｎ個の画素駆動信号を、ソースタイミング信号に応じて表示パネル１０のソース線ＤＬ１～ＤＬｎに各々供給する。

【0026】

ゲートドライバ１３は、タイミング制御部２８から供給されたゲートタイミング信号に応じて、ゲート線を選択する少なくとも１つのパルスを含むゲート選択信号を順に生成し、表示パネル１０のゲート線ＧＬ１～ＧＬｍの各々に供給する。

【0027】

次に、かかる構成の実施例１の表示装置において、先ず、表示コントローラ１１の動作を図２のフローチャートを用いて説明する。表示コントローラ１１では、外部から画像データＶＤが入力され（ステップＳ１１）、同様に外部から設定データＳＤが入力される（ステップＳ１２）。設定データＳＤは画像データの形式に変換される（ステップＳ１３）。ステップＳ１３の実行によりデータ形式変換部が形成される。ステップＳ１３では、設定データＳＤは８ビット毎に例えば、１ＬＶＣＬＫサイクルのＲ成分データＲ［７：０］に書き換えられる。すなわち、８ビットの設定データＳＤ［７：０］の１ビット単位ＳＤ［０］～ＳＤ［７］がＲ成分データＲ［７：０］の１ビット単位Ｒ［０］～Ｒ［７］と置き換えられる。これにより画像形式化設定データが生成される。

【0028】

一方、画像データＶＤに基づいて垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥからなるフレーム制御信号が生成される（ステップＳ１４）。垂直同期データＶＳはカウントされる（ステップＳ１５）。垂直同期データＶＳのカウント値をＶＳカウント値とすると、そのＶＳカウント値は所定値に達すると、表示無効区間であるとして０にリセットされる。ステップＳ１５の実行により切替信号生成部が形成され、ＶＳカウント値は所定値に達したとき切替信号が生成される。

【0029】

ＶＳカウント値が１以上であるときに画像データが選択され、その画像データが順番に読み出される一方、ＶＳカウント値が０であるときには切替信号に応じてステップＳ１３で生成された画像形式化設定データが選択され、その画像形式化設定データが順番に読み出される（ステップＳ１６）。ステップＳ１６で読み出されたデータはＬＶＤＳ形式に変換され（ステップＳ１７）、その変換結果、得られたクロックＬＶＣＬＫと４つのシリアルデータ信号ＬＶＤ０～ＬＶＤ３とがソースドライバ１２のＬＶＤＳ－ＩＦ２２に伝送される（ステップＳ１８）。ステップＳ１７、Ｓ１８の実行によりシリアルデータ信号生成部が形成される。

【0030】

ステップＳ１８において伝送されるＬＶＤＳ形式の出力信号ＬＶＣＬＫ、ＬＶＤ０～ＬＶＤ３については、図３に示すように、クロックＬＶＣＬＫによって定まる１ＬＶＣＬＫサイクル毎に１画素分のデータパケットが出力される。１画素分のデータパケットは、４×７ビットからなり、それには垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥの他に、Ｒ成分データＲ［７：０］の１ビット単位Ｒ［０］～Ｒ［７］、Ｇ成分データＧ［７：０］の１ビット単位Ｇ［０］～Ｇ［７］、及びＢ成分データＢ［７：０］の１ビット単位Ｂ［０］～Ｂ［７］が含まれる。表示無効区間の１画素分のデータパケットではＲ成分データＲ［７：０］の１ビット単位Ｒ［０］～Ｒ［７］が設定データＳＤ［７：０］の１ビット単位ＳＤ［０］～ＳＤ［７］を表すことが可能となる。

【0031】

このように表示コントローラ１１から出力されるＬＶＤＳ形式の出力信号ＬＶＣＬＫ、ＬＶＤ０～ＬＶＤ３は、ＬＶＤＳ－ＩＦ２２に供給される。ＬＶＤＳ－ＩＦ２２では、図３に示すように、データパケット毎にクロックＰＣＬＫが生成されると共にフレーム制御信号ＶＳ／ＨＳ／ＤＥ、Ｒ成分データＲ［７：０］、Ｇ成分データＧ［７：０］、Ｂ成分データＢ［７：０］が出力される。すなわち、１画素分のデータパケット内から垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥが各々取り出され、それらを含む例えば、８ビットからなるフレーム制御信号ＶＳ／ＨＳ／ＤＥが生成される。また、１画素分のデータパケット内から１ビット単位Ｒ［０］～Ｒ［７］、Ｇ［０］～Ｇ［７］及びＢ［０］～Ｂ［７］が各々取り出され、それらが８ビットのＲ成分データＲ［７：０］、Ｇ成分データＧ［７：０］及びＢ成分データＢ［７：０］と各々される。クロックＰＣＬＫ、Ｒ成分データＲ［７：０］、Ｇ成分データＧ［７：０］、及びＢ成分データＢ［７：０］は画像データ制御部２７に供給される。また、クロックＰＣＬＫはタイミング制御部２８にも供給される。フレーム制御信号ＶＳ／ＨＳ／ＤＥはフレーム制御部２３及びタイミング制御部２８に供給される。

【0032】

フレーム制御部２３ではフレーム制御信号ＶＳ／ＨＳ／ＤＥのうちの垂直同期データＶＳがカウントされる。例えば、図４に示すように、垂直同期データＶＳは垂直同期パルスに対応する時点で論理０を表し、それ以外では論理１を表す。ＬＶＤＳ－ＩＦ２２から供給されたフレーム制御信号ＶＳ／ＨＳ／ＤＥのうちの垂直同期データＶＳが論理０を表す毎にＶＳカウント値が進む。ＶＳカウント値が値０になったときにフレーム制御部２３によって高レベルのセレクト信号ＤＳＥＬが生成される。高レベルのセレクト信号ＤＳＥＬが生成されている間は表示無効区間である。図４に示すように、セレクト信号ＤＳＥＬが高レベルである表示無効区間は次に論理０を表す垂直同期データＶＳを含むフレーム制御信号ＶＳ／ＨＳ／ＤＥが供給されるまでである。

【0033】

また、図３に示すように、高レベルのセレクト信号ＤＳＥＬが選択部２４、２５に供給されると、選択部２４ではＬＶＤＳ－ＩＦ２２から供給されるクロックＰＣＬＫが選択され、クロックＰＣＬＫが書込イネーブル信号ＷＥＮとして出力される。選択部２５ではＬＶＤＳ－ＩＦ２２から供給されるＲ成分データＲ［７：０］が選択され、選択部２５からはＲ成分データＲ［７：０］が設定データＳＤ［７：０］として出力される。

【0034】

その結果、書込イネーブル信号ＷＥＮ及び設定データＳＤ［７：０］がレジスタ２６に供給されるので、書込イネーブル信号ＷＥＮによって設定データＳＤ［７：０］がレジスタ２６に書き込まれる。レジスタ２６に設定データＳＤ［７：０］が順次書き込まれることによりレジスタ２６には上述した表示パルメ１４の仕様情報や制御情報が保存される。

【0035】

レジスタ２６に保存された設定データの仕様情報や制御情報は画像データ制御部２７及びタイミング制御部２８において読み出される。画像データ制御部２７では、例えば、表示パルメ１４の仕様情報に応じてＬＶＤＳ－ＩＦ２２から１水平走査ライン毎にｎ画素分のＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］が表示データとして取得され、その表示データがソース駆動部２９に供給される。また、画像データ制御部２７では、例えば、レジスタ２６に設定データＳＤ［７：０］が新たに書き込まれると、その設定データＳＤ［７：０］が読み出し、その設定データＳＤ［７：０］に対する処理が行われる。例えば、レジスタ２６に表示パルメ１４の輝度に関する制御情報が新たに書き込まれたならば、その情報が画像データ制御部２７において読み出され、Ｒ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の各々のデータ値の制御が行われる。

【0036】

タイミング制御部２８では、レジスタ２６から読み出された表示パネル１０の仕様情報に対応するようにクロックＰＣＬＫ及びフレーム制御信号ＶＳ／ＨＳ／ＤＥに基づいてソース駆動部２９に対してソースタイミング信号が供給され、またゲートドライバ１３に対してゲートタイミング信号が供給される。

【0037】

このように実施例１によれば、表示コントローラ１１からソースドライバ１２のＬＶＤＳ－ＩＦ２２に供給されるシリアルデータ信号ＬＶＤ０～ＬＶＤ３内の表示無効区間に対応して位置するＲ成分データＲ［７：０］が設定データＳＤ［７：０］に置き換えられるので、設定データＳＤを別のラインを介してソースドライバ１２に供給する必要がない。よって、ソースドライバ１２に設定データＳＤ専用の入力端子やインターフェース部を設けなくて済むので、ソースドライバ１２の入力端子数を削減しかつチップサイズの小型化を図ることができる。

【0038】

実施例１においては、表示無効区間のＲ成分データＲ［７：０］が設定データＳＤ［７：０］とされているが、Ｇ成分データＧ［７：０］又はＢ成分データＢ［７：０］を設定データＳＤ［７：０］としても良く、Ｒ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の全てを設定データＳＤ［７：０］としても良い。

【0039】

また、実施例１において、表示無効区間はＶＳカウントによる１フレームに亘る期間であるが、それに限らず、１フレーム中の一部の期間であっても良い。例えば、フレーム制御部２３において水平同期データＨＳに基づいて１フレーム内の水平走査数をカウントすることにより表示パネル１０に表示されない１フレーム中の一部の表示無効区間を特定しても良い。

【実施例0040】

図５は本発明の実施例２として表示装置の構成を示している。図５において、表示装置は、実施例１と同様に、表示パネル１０、表示コントローラ１１と、ソースドライバ１２及びゲートドライバ１３を有している。図５に示した表示パネル１０、表示コントローラ１１と、及びゲートドライバ１３は図１に示した実施例１のものと同一である。

【0041】

図５に示した実施例２のソースドライバ１２は、ＬＶＤＳ－ＩＦ２２、フレーム制御部２３、選択部２４、２５、レジスタ２６、画像データ制御部２７、タイミング制御部２８、及びソース駆動部２９の他に、データ管理部３０を含む。

【0042】

データ管理部３０は、ＬＶＤＳ－ＩＦ２２のＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の各出力端に接続されている。また、データ管理部３０には、フレーム制御部２３からセレクト信号ＤＳＥＬが供給される。データ管理部３０は、低レベルのセレクト信号ＤＳＥＬが供給されているときには、ＬＶＤＳ－ＩＦ２２からのＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］をそのまま画像データ制御部２７に供給する。高レベルのセレクト信号ＤＳＥＬが供給されているときには、ＬＶＤＳ－ＩＦ２２からのＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］のうちからＲ、Ｇ、Ｂ成分データＲ［２：０］、Ｇ［２：０］、Ｂ［１：０］を抜き出して８ビットデータＲＧＢＭ［７：０］とし、その８ビットデータＲＧＢＭ［７：０］を選択部２５に供給する。Ｒ［２：０］はＲ成分データＲ［７：０］のうちの１ビット単位Ｒ［０］～Ｒ［２］であり、Ｇ［２：０］はＧ成分データＧ［７：０］の１ビット単位Ｇ［０］～Ｇ［２］であり、Ｂ［１：０］はＢ成分データＢ［７：０］の１ビット単位Ｂ［０］、Ｂ［１］である。

【0043】

実施例２のソースドライバ１２では、選択部２５の“１”端はＬＶＤＳ－ＩＦ２２のＲ成分データＲ［７：０］の出力端に代えて、データ管理部３０に接続されている。すなわち、選択部２５の“１”端にはデータ管理部３０から８ビットデータＲＧＢＭ［７：０］が供給される。選択部２５はセレクト信号ＤＳＥＬが高レベルであるとき８ビットデータＲＧＢＭ［７：０］を設定データＳＤ［７：０］として出力する。

【0044】

実施例２のその他の構成は実施例１と同じであるので、ここでの繰り返しの説明は省略される。

【0045】

次に、かかる構成の実施例２の表示装置において、先ず、表示コントローラ１１の動作を図６のフローチャートを用いて説明する。表示コントローラ１１では、外部から画像データＶＤが入力され（ステップＳ２１）、同様に外部から設定データＳＤが入力される（ステップＳ２２）。画像データＶＤの一部が設定データＳＤで置き換えられる（ステップＳ２３）。ステップＳ２３では、例えば、１ＬＶＣＬＫサイクルで画像データのＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］のうちの一部に設定データＳＤが８ビットずつ置き換えられる。すなわち、設定データＳＤの８ビットのうちの最初の３ビットはＲ成分データＲ［７：０］のうちのＲ［２：０］に、次の３ビットはＧ成分データＧ［７：０］のうちのＧ［２：０］に、残りの２ビットはＢ成分データＢ［７：０］のうちのＢ［１：０］に置き換えられ、画像形式化設定データが生成される。

【0046】

一方、画像データＶＤに基づいて垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥからなるフレーム制御信号が生成される（ステップＳ２４）。垂直同期データＶＳはカウントされる（ステップＳ２５）。垂直同期データＶＳのカウント値をＶＳカウント値とすると、そのＶＳカウント値は所定値に達すると、０にリセットされる。

【0047】

ＶＳカウント値が１以外であるときにステップＳ２１から画像データが選択され、その画像データが順番に読み出される一方、ＶＳカウント値が１であるときにはステップＳ２３で一部が設定データＳＤで置き換えられた画像形式化設定データが選択され、その置き換えられた画像形式化設定データが順番に読み出される（ステップＳ２６）。ＶＳカウント値＝１であるときは画像データＶＤが特定の表示区間（所定の区間）にあるときである。ステップＳ２６で読み出された画像データはＬＶＤＳ形式に変換され（ステップＳ２７）、変換により得られたクロックＬＶＣＬＫと４つのシリアルデータ信号ＬＶＤ０～ＬＶＤ３が伝送される（ステップＳ２８）。

【0048】

ステップＳ２８において出力されるＬＶＤＳ形式の出力信号ＬＶＣＬＫ、ＬＶＤ０～ＬＶＤ３については、図７に示すように、クロックＬＶＣＬＫによって定まる１ＬＶＣＬＫサイクル毎に１画素分のデータパケットが出力される。１画素分のデータパケットは、４×７ビットからなり、それには垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥの他に、Ｒ成分データＲ［７：０］の１ビット単位Ｒ［０］～Ｒ［７］、Ｇ成分データＧ［７：０］の１ビット単位Ｇ［０］～Ｇ［７］、及びＢ成分データＢ［７：０］の１ビット単位Ｂ［０］～Ｂ［７］が含まれる。特定の表示区間の１画素分のデータパケットではＲ成分データＲ［７：０］の１ビット単位Ｒ［０］～Ｒ［２］、Ｇ成分データＧ［７：０］の１ビット単位Ｇ［０］～Ｇ［２］、及びＢ成分データＧ［７：０］の１ビット単位Ｂ［０］、Ｂ［１］が設定データＳＤ［７：０］の１ビット単位ＳＤ［０］～ＳＤ［７］を表すことになる。

【0049】

このように表示コントローラ１１から出力されるＬＶＤＳ形式の出力信号ＬＶＣＬＫ、ＬＶＤ０～ＬＶＤ３は、ＬＶＤＳ－ＩＦ２２に供給される。ＬＶＤＳ－ＩＦ２２では、図７に示すように、データパケット毎にクロックＰＣＬＫが生成されると共にフレーム制御信号ＶＳ／ＨＳ／ＤＥ、Ｒ成分データＲ［７：０］、Ｇ成分データＧ［７：０］、Ｂ成分データＢ［７：０］が出力される。すなわち、１画素分のデータパケット内から垂直同期データＶＳ、水平同期データＨＳ及びデータイネーブルＤＥが各々取り出され、それらを含む例えば、８ビットからなるフレーム制御信号ＶＳ／ＨＳ／ＤＥが生成される。また、１画素分のデータパケット内から１ビット単位Ｒ［０］～Ｒ［７］、Ｇ［０］～Ｇ［７］及びＢ［０］～Ｂ［７］が各々取り出され、それらが８ビットのＲ成分データＲ［７：０］、Ｇ成分データＧ［７：０］及びＢ成分データＢ［７：０］と各々される。クロックＰＣＬＫ、Ｒ成分データＲ［７：０］、Ｇ成分データＧ［７：０］、及びＢ成分データＢ［７：０］は画像データ制御部２７に供給される。また、クロックＰＣＬＫはタイミング制御部２８にも供給される。フレーム制御信号ＶＳ／ＨＳ／ＤＥはフレーム制御部２３及びタイミング制御部２８に供給される。

【0050】

フレーム制御部２３ではフレーム制御信号ＶＳ／ＨＳ／ＤＥのうちの垂直同期データＶＳがカウントされる。例えば、図８に示すように、垂直同期データＶＳは垂直同期パルスに対応する時点で論理０を表し、それ以外では論理１を表す。ＬＶＤＳ－ＩＦ２２から供給されたフレーム制御信号ＶＳ／ＨＳ／ＤＥのうちの垂直同期データＶＳが論理０を表す毎にＶＳカウント値が進む。ＶＳカウント値が値１になったときは特定の表示区間に対応するときである。ＶＳカウント値＝１のときにはフレーム制御部２３によって高レベルのセレクト信号ＤＳＥＬが生成される。図８に示すように、セレクト信号ＤＳＥＬが高レベルである期間は次に論理０を表す垂直同期データＶＳを含むフレーム制御信号ＶＳ／ＨＳ／ＤＥが供給されるまでである。

【0051】

高レベルのセレクト信号ＤＳＥＬがデータ管理部３０に供給されると、データ管理部３０では、ＬＶＤＳ－ＩＦ２２からのＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］のうちからＲ、Ｇ、Ｂ成分データＲ［２：０］、Ｇ［２：０］、Ｂ［１：０］が抜き出され、その抜き出した８ビットは８ビットデータＲＧＢＭ［７：０］とされる。その８ビットデータＲＧＢＭ［７：０］は選択部２５に供給される。

【0052】

また、図７に示すように、高レベルのセレクト信号ＤＳＥＬが選択部２４、２５に供給されると、選択部２４ではＬＶＤＳ－ＩＦ２２から供給されるクロックＰＣＬＫが選択され、クロックＰＣＬＫが書込イネーブル信号ＷＥＮとして出力される。選択部２５ではデータ管理部３０から供給されるＲ成分データＲＧＢＭ［７：０］が選択され、選択部２５からはＲ成分データＲＧＢＭ［７：０］が設定データＳＤ［７：０］として出力される。

【0053】

その結果、書込イネーブル信号ＷＥＮ及び設定データＳＤ［７：０］がレジスタ２６に供給されるので、書込イネーブル信号ＷＥＮによって設定データＳＤ［７：０］がレジスタ２６に書き込まれる。レジスタ２６に設定データＳＤ［７：０］が順次書き込まれることによりレジスタ２６には上述した表示パルメ１４の仕様情報や制御情報が保存される。

【0054】

実施例２の画像データ制御部２７及びタイミング制御部２８の各々ではレジスタ２６に保存された仕様情報や制御情報が利用されることは実施例１と同じであるので、ここでの更なる説明は省略される。

【0055】

このように実施例２によれば、表示コントローラ１１からソースドライバ１２のＬＶＤＳ－ＩＦ２２に供給されるシリアルデータ信号ＬＶＤ０～ＬＶＤ３内の特定の表示区間に対応して位置するＲ、Ｇ、Ｂ成分データＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の一部のデータＲ［２：０］、Ｇ［２：０］、Ｂ［１：０］が設定データＳＤ［７：０］に置き換えられるので、設定データＳＤを別のラインを介してソースドライバ１２に供給する必要がない。よって、ソースドライバ１２に設定データＳＤ専用の入力端子やインターフェース部を設けなくて済むので、ソースドライバ１２の入力端子数を削減しかつチップサイズの小型化を図ることができる。

【0056】

なお、実施例２においては、シリアルデータ信号ＬＶＤ０～ＬＶＤ３内の特定の表示区間に設定データが置き換えられているが、特定の表示区間が実施例１と同様に表示無効区間であっても良い。

【0057】

また、実施例２において設定データＳＤが置き換えられるシリアルデータ信号ＬＶＤ０～ＬＶＤ３内のＲ、Ｇ、Ｂ成分データの位置はＲ［２：０］、Ｇ［２：０］、Ｂ［１：０］に限定されない。設定データＳＤをＲ［７：０］、Ｇ［７：０］、Ｂ［７：０］の他の部分的な位置に置き換えても良い。