特開 2024-140416 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140416

(43)【公開日】2024-10-10

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/28 20060101AFI20241003BHJP

【ＦＩ】

G11C16/28

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023051548

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】大貫 健司

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225EE02

5B225EE05

5B225EJ09

5B225FA02

(57)【要約】

【課題】複数のメモリセルを含んで構成される半導体記憶装置において、データの判別精度を確保しつつメモリセルの面積を相補型よりも小さくする。
【解決手段】半導体記憶装置は、記録された１ビットのデータに応じた電流が流れるメモリセルと、各々がメモリセルと同一構造を有する複数のセルを直列に接続して構成されるリファレンスセルと、メモリセルに流れる電流と、リファレンスセルに流れる電流の比較結果に基づいて、メモリセルに記録されたデータを判別する判別回路と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

記録された１ビットのデータに応じた電流が流れるメモリセルと、
各々が前記メモリセルと同一構造を有する複数のセルを直列に接続して構成されるリファレンスセルと、
前記メモリセルに流れる電流と、前記リファレンスセルに流れる電流の比較結果に基づいて、前記メモリセルに記録されたデータを判別する判別回路と、
を含む半導体記憶装置。

【請求項2】

複数の前記メモリセルに対して、１つの前記リファレンスセルが設けられた
請求項１に記載の半導体記憶装置。

【請求項3】

複数の前記メモリセルによって構成されるブロック毎に、１つの前記リファレンスセルが設けられた
請求項２に記載の半導体記憶装置。

【請求項4】

前記メモリセルは、
フローティングゲートを有するメモリトランジスタと、
前記メモリトランジスタに直列に接続され、制御信号に応じてオン状態となる選択トランジスタとを含む
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置に関する技術として、以下の技術が知られている。特許文献１には、同一のワード線選択信号および同一のカラム選択信号により選択される２組の書き込み可能な不揮発性メモリセルを１ビット分として多数個のメモリセルが設けられたメモリセルアレイと、上記２組のメモリセルアレイが各対応して接続されているビット線対を介して上記２組のメモリセルに相補的なビットデータを書き込む手段と、上記ビット線対の電位差を増幅して読み出しデータを判定する差動増幅型センスアンプと、を含む半導体記憶装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０１－２６３９９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

互いに異なる電荷蓄積状態に保持された２つのセルによって１ビットのデータを記録する相補型の半導体記憶装置が知られている。２つのセルのうちの１つは、正セルであり、他の１つは補セルである。正セル及び補セルには、それぞれビット線を介してセンスアンプを含む判別回路が接続されている。各セルに流れる電流は、判別回路によって比較される。正セル及び補セルのうち、電荷を蓄積したセルに流れる電流は相対的に小さく、電荷を蓄積していないセルに流れる電流は相対的に大きい。両セルの電流の比較結果に基づいて、当該メモリセルに記録された１ビットのデータが「０」なのか「１」なのかが判別される。

【0005】

相補型の半導体記憶装置は、互いに異なる電荷蓄積状態に保持される２つのセル（正セル及び補セル）によって１ビットのデータを記録する。メモリセルに記録された１ビットのデータは、正セル及び補セルに流れるセル電流の大小関係によって判別される。相補型の半導体記憶装置によれば、単一のセルによって１ビットのデータの記録するものと比較して、データの判別精度が高くなる。一方、相補型の半導体記憶装置によれば、１ビットのデータの記録を２つのセルを用いて行うので、１ビットのデータの記録を単一のセルを用いて行うものと比較してメモリセルの面積が顕著に大きくなる。

【0006】

開示の技術は、上記の点に鑑みてなされたものであり、複数のメモリセルを含んで構成される半導体記憶装置において、データの判別精度を確保しつつメモリセルの面積を相補型よりも小さくすることを目的とする。

【課題を解決するための手段】

【0007】

開示の技術に係る半導体記憶装置は、記録された１ビットのデータに応じた電流が流れるメモリセルと、各々が前記メモリセルと同一構造を有する複数のセルを直列に接続して構成されるリファレンスセルと、前記メモリセルに流れる電流と、前記リファレンスセルに流れる電流の比較結果に基づいて、前記メモリセルに記録されたデータを判別する判別回路と、を含む。

【発明の効果】

【0008】

開示の技術によれば、複数のメモリセルを含んで構成される半導体記憶装置において、データの判別精度を確保しつつメモリセルの面積を相補型よりも小さくすることが可能となる。

【図面の簡単な説明】

【0009】

【図1】開示の技術の実施形態に係る半導体記憶装置を構成するメモリブロックの構成の一例を示す回路図である。

【図2A】メモリセル電流及びリファレンスセル電流の温度特性の一例を示す図である。

【図2B】メモリセルの経年劣化に伴うメモリセル電流及びリファレンスセル電流の変化を示す図である。

【図3】比較例に係るメモリブロックの構成の一例を示す図である。

【発明を実施するための形態】

【0010】

以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は省略する。

【0011】

図１は、開示の技術の実施形態に係る半導体記憶装置を構成するメモリブロック１０の構成の一例を示す回路図である。開示の技術の実施形態に係る半導体記憶装置は、電気的にデータを消去及び書き換え可能な不揮発性メモリであり、EEPROM（Electrically EPROM）に分類されるものである。メモリブロック１０は、記録されたデータの読み出し単位を構成するものである。すなわち、半導体記憶装置に記憶されたデータは、メモリブロック１０の単位で読み出される。半導体記憶装置は、図１に示すメモリブロック１０と同じ構成の複数のメモリブロックを有する。１つのメモリブロック１０は、複数のメモリセル２０と、１つのリファレンスセル３０と、１つの判別回路４０を含んで構成されている。

【0012】

メモリセル２０の各々には、１ビットのデータを記録することが可能である。メモリセル２０に記録されたデータの読み出し時において、メモリセル２０の各々には、自身に記録された１ビットのデータに応じた電流が流れる。メモリセル２０の各々は、選択トランジスタ２１及びメモリトランジスタ２２を有する。選択トランジスタ２１は、メモリトランジスタ２２に直列に接続されている。すなわち、選択トランジスタ２１はドレインがローカルビット線１２に接続され、ソースがメモリトランジスタ２２のドレインに接続されている。選択トランジスタ２１は、ゲートに入力される制御信号に応じてオン状態となる。

【0013】

メモリトランジスタ２２は、フローティングゲート及びコントロールゲート（いずれも図示せず）を有する。メモリトランジスタ２２のフローティングゲートにおける電荷蓄積状態が、当該メモリセル２０に記録された１ビットのデータに対応する。メモリセル２０にデータ「０」を書き込む場合には、メモリトランジスタ２２のソースとドレインをグランド電位としてコントロールゲートに高電圧を印加する。これにより、電荷がメモリトランジスタ２２のトンネル酸化膜を貫通してフローティングゲートに蓄えられる。一方、メモリセル２０にデータ「１」を書き込む場合には、コントロールゲートをグランド電位とし、ドレインとソースに電圧を印加することでフローティングゲートに蓄積された電荷を放出させる。すなわち、フローティングゲートに電荷が蓄積されている状態がデータ「０」に対応し、フローティングゲートに電荷が蓄積されていない状態がデータ「１」に対応する。データの書き込み時におけるコントロールゲートへの電圧印加は、書き込み端子２４を介して行われる。

【0014】

メモリセル２０に記録されたデータを読み出す場合には、選択トランジスタ２１のゲートに制御信号を供給することによって選択トランジスタ２１をオン状態に維持しつつ、メモリトランジスタ２２のコントロールゲートに一定の電圧を印加して、メモリトランジスタ２２に電流を流す。フローティングゲートに電荷が蓄積されていない場合、すなわち、メモリセル２０に記録されたデータが「１」である場合には、メモリトランジスタ２２に比較的大きい電流が流れる。一方、フローティングゲートに電荷が蓄積されている場合、すなわち、メモリセル２０に記録されたデータが「０」である場合には、メモリトランジスタ２２には電流は殆ど流れない。データの読み出し時におけるコントロールゲートへの電圧印加は、制御端子２３を介して行われる。メモリブロック１０を構成する複数のメモリセル２０の各々の制御端子２３は、共通のワード線１１に接続されている。

【0015】

複数のメモリセル２０の各々は、ローカルビット線１２に接続されている。ローカルビット線１２上には、選択的にオン状態に制御されるスイッチ５０が設けられている。スイッチ５０がオン状態に制御されることで、対応するメモリセル２０がデータの読み出し対象として選択され、判別回路４０に接続される。ローカルビット線１２の各々は、グローバルビット線１３に接続されている。データの読み出し時において、メモリトランジスタ２２に流れる電流（以下、メモリセル電流Ｉ_ｍと称する）は、選択トランジスタ２１、ローカルビット線１２及びグローバルビット線１３を介して判別回路４０によって検出される。

【0016】

リファレンスセル３０は、メモリセル２０と同一の構造を有する、直列接続された２つの単位セル３０Ａ及３０Ｂを有する。すなわち、単位セル３０Ａ及び３０Ｂは、それぞれ、選択トランジスタ２１と同一構造且つ同一サイズのトランジスタ３１と、メモリトランジスタ２２と同一構造且つ同一サイズのトランジスタ３２とを有する。単位セル３０Ａのトランジスタ３１のドレインは、リファレンスビット線１４に接続され、単位セル３０Ａのトランジスタ３２のソースは、単位セル３０Ｂのトランジスタ３１のドレインに接続さている。単位セル３０Ａ及び３０Ｂのそれぞれの制御端子３３に接続されるワード線１１は、メモリブロック１０を構成する複数のメモリセル２０の各々の制御端子２３に接続されるワード線１１と共通である。

【0017】

単位セル３０Ａ及び３０Ｂにおいて、トランジスタ３１はドレインとゲートが接続されており、常時オン状態とされている。また、単位セル３０Ａ及び３０Ｂは、トランジスタ３２のフローティングゲートに電荷が蓄積されていない状態（すなわち、トランジスタ３２に電流が流れる状態）に維持される。メモリセル２０に記録されたデータを読み出す場合、リファレンスセル３０に流れる電流（以下、リファレンスセル電流Ｉ_ｒｅｆと称する。）は、リファレンスビット線１４を介して判別回路４０によって検出される。

【0018】

リファレンスセル電流Ｉ_ｒｅｆの電流経路は、メモリセル２０と同一構造を有する直列接続された２つの単位セル３０Ａ及び３０Ｂによって形成されるので、リファレンスセル電流Ｉ_ｒｅｆの電流経路の抵抗は、メモリセル電流Ｉ_ｍの電流経路の抵抗の約２倍である。したがって、リファレンスセル電流Ｉ_ｒｅｆの大きさは、メモリセル２０にデータ「１」が記録されている場合のメモリセル電流Ｉ_ｍの大きさの約半分（１／２）である。

【0019】

判別回路４０は、メモリセル電流Ｉ_ｍ及びリファレンスセル電流Ｉ_ｒｅｆを増幅するセンスアンプ（図示せず）を含んで構成されている。判別回路４０は、メモリセル電流Ｉ_ｍと、リファレンスセル電流Ｉ_ｒｅｆの大きさを比較する。判別回路４０は、メモリセル電流Ｉ_ｍとリファレンスセル電流Ｉ_ｒｅｆの比較結果に基づいて、メモリセル２０に記録されたデータが「０」であるのか「１」であるのかを判別する。判別回路４０は、メモリセル電流Ｉ_ｍがリファレンスセル電流Ｉ_ｒｅｆよりも大きい場合には、メモリセル２０にデータ「１」が記録されていることを示す判別結果を出力し、メモリセル電流Ｉ_ｍがリファレンスセル電流Ｉ_ｒｅｆよりも小さい場合には、メモリセル２０にデータ「０」が記録されていることを示す判別結果を出力する。

【0020】

図２Ａは、メモリセル電流Ｉ_ｍ及びリファレンスセル電流Ｉ_ｒｅｆの温度特性の一例を示す図である。図２Ｂは、メモリセル２０の経年劣化に伴うメモリセル電流Ｉ_ｍ及びリファレンスセル電流Ｉ_ｒｅｆの変化を示す図である。図２Ａ及び図２Ｂに示すように、リファレンスセル電流Ｉ_ｒｅｆの大きさは、メモリセル２０にデータ「１」が記録されている場合のメモリセル電流Ｉ_ｍと、メモリセル２０にデータ「０」が記録されている場合のメモリセル電流Ｉ_ｍの中間の大きさである。

【0021】

リファレンスセル３０は、メモリセル２０と同一構造を有する２つの単位セル３０Ａ及び３０Ｂによって構成される。これにより、図２Ａに示すように、リファレンスセル電流Ｉ_ｒｅｆの温度特性は、メモリセル電流Ｉ_ｍの温度特性と傾向が一致する。これにより、リファレンスセル電流Ｉ_ｒｅｆの大きさが、メモリセル２０にデータ「１」が記録されている場合のメモリセル電流Ｉ_ｍと、メモリセル２０にデータ「０」が記録されている場合のメモリセル電流Ｉ_ｍの中間の大きさにある状態が使用温度範囲の全域において維持される。

【0022】

また、図２Ｂに示すように、メモリセル２０の経年劣化に伴うリファレンスセル電流Ｉ_ｒｅｆの変化は、メモリセル電流Ｉ_ｍの変化と傾向が一致する。これにより、リファレンスセル電流Ｉ_ｒｅｆの大きさが、メモリセル２０にデータ「１」が記録されている場合のメモリセル電流Ｉ_ｍと、メモリセル２０にデータ「０」が記録されている場合のメモリセル電流Ｉ_ｍの中間の大きさにある状態が全使用期間において維持される。

【0023】

ここで、図３は比較例に係るメモリブロック１０Ｘの構成の一例を示す図である。比較例に係るメモリブロック１０Ｘは、複数の相補型のメモリセル６０を有する。メモリセル６０は、それぞれ、正セル６１及び補セル６２を有する。正セル６１及び補セル６２は、互いに同じ構成であり、選択トランジスタ２１及びメモリトランジスタ２２を含んで構成されている。正セル６１及び補セル６２が、互いに異なる電荷蓄積状態に保持されることにより、各メモリセル６０において１ビットのデータが記録される。

【0024】

正セル６１及び補セル６２は、それぞれビット線１２Ａ、１２Ｂを介して判別回路４０に接続されている。各セルに流れる電流は、センスアンプを含む判別回路４０によって比較される。正セル６１及び補セル６２のうち、電荷を蓄積したセルに流れる電流は相対的に小さく、電荷を蓄積していないセルに流れる電流は相対的に大きい。両セルの電流の比較結果に基づいて、当該メモリセル６０に記録された１ビットのデータが「０」なのか「１」なのかが判別される。

【0025】

比較例に係る半導体記憶装置によれば、メモリセル６０に記録されたデータは、互いに異なる電荷蓄積状態に保持された正セル６１及び補セル６２に流れる電流の大小関係によって判別されるので、単一のセルによって１ビットのデータの記録するものと比較して、データの判別精度が高くなる。一方、比較例に係る半導体記憶装置によれば、１ビットのデータの記録を２つのセル（正セル６１及び補セル６２）を用いて行うので、１ビットのデータの記録を１つのセルを用いて行うものと比較してメモリセルの面積が顕著に大きくなる。

【0026】

一方、開示の技術の実施形態に係る半導体記憶装置は、メモリブロック１０を構成する複数のメモリセル２０が１つのリファレンスセル３０を共有し、各メモリセル２０が補正セルを含まない構成とされている。したがって、相補型のメモリセル６０を有する比較例に係る半導体記憶装置と比較してメモリセルの面積を小さくすることができる。

【0027】

また、開示の技術の実施形態に係る半導体記憶装置によれば、判別回路４０によって検出される電流差が、比較例に係る半導体記憶装置と比較して小さくなる。しかしながら、上記したように、リファレンスセル電流Ｉ_ｒｅｆの大きさが、メモリセル２０にデータ「１」が記録されている場合のメモリセル電流Ｉ_ｍと、メモリセル２０にデータ「０」が記録されている場合のメモリセル電流Ｉ_ｍの中間の大きさとなる状態が、使用温度範囲の全域及び全使用期間において維持されるので、判別回路４０におけるデータの判別精度を確保することができる。すなわち、開示の技術の実施形態に係る半導体記憶装置によれば、データの判別精度を確保しつつメモリセルの面積を相補型よりも小さくすることが可能となる。

【0028】

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
記録された１ビットのデータに応じた電流が流れるメモリセルと、
各々が前記メモリセルと同一構造を有する複数のセルを直列に接続して構成されるリファレンスセルと、
前記メモリセルに流れる電流と、前記リファレンスセルに流れる電流の比較結果に基づいて、前記メモリセルに記録されたデータを判別する判別回路と、
を含む半導体記憶装置。

【0029】

（付記２）
複数の前記メモリセルに対して、１つの前記リファレンスセルが設けられた
付記１に記載の半導体記憶装置。

【0030】

（付記３）
複数の前記メモリセルによって構成されるブロック毎に、１つの前記リファレンスセルが設けられた
付記２に記載の半導体記憶装置。

【0031】

（付記４）
前記メモリセルは、
フローティングゲートを有するメモリトランジスタと、
前記メモリトランジスタに直列に接続され、制御信号に応じてオン状態となる選択トランジスタとを含む
付記１から付記３のいずれか１項に記載の半導体記憶装置。

【符号の説明】

【0032】

１０、１０Ｘ メモリブロック
２０ メモリセル
２１ 選択トランジスタ
２２ メモリトランジスタ
３０ リファレンスセル
３０Ａ、３０Ｂ 単位セル
４０ 判別回路

【図1】

【図2A】

【図2B】

【図3】