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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024014055
(43)【公開日】2024-02-01
(54)【発明の名称】画像形成装置
(51)【国際特許分類】
G03G 15/20 20060101AFI20240125BHJP
G03G 21/00 20060101ALI20240125BHJP
H05B 3/00 20060101ALI20240125BHJP
G05F 1/10 20060101ALI20240125BHJP
【ＦＩ】
G03G15/20 555
G03G21/00 398
H05B3/00 335
H05B3/00 310D
H05B3/00 310K
G05F1/10 S
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022116614
(22)【出願日】2022-07-21
(71)【出願人】
【識別番号】000005267
【氏名又は名称】ブラザー工業株式会社
(72)【発明者】
【氏名】田尻 文威
【テーマコード（参考）】
2H033
2H270
3K058
5H410
【Ｆターム（参考）】
2H033AA03
2H033BA25
2H033BA31
2H033BB01
2H033BB17
2H033BB28
2H033BC01
2H033CA02
2H033CA07
2H033CA27
2H033CA30
2H033CA41
2H033CA45
2H033CA46
2H033CA47
2H270KA35
2H270KA46
2H270LA10
2H270LA25
2H270LD05
2H270MA35
2H270MB25
2H270MB36
2H270MB41
2H270MB43
2H270MB55
2H270MC44
2H270MC78
2H270MD01
2H270MD02
2H270MF16
2H270MF17
2H270MF21
2H270MF22
2H270MG01
2H270MG04
2H270MH09
2H270ZC03
2H270ZC04
2H270ZC05
2H270ZC06
2H270ZC08
3K058AA42
3K058BA18
3K058CA23
3K058GA06
5H410CC03
5H410DD03
5H410EA03
5H410FF03
(57)【要約】
【課題】簡単な制御によりヒータを制御可能な画像形成装置の実現。
【解決手段】制御部（４５）は、ゼロクロス信号のエッジの入力に応じてオン期間を決定し、決定されたオン期間に基づくパルス信号を、次のエッジの入力に応じて出力回路（４６）が出力するように制御する。
【選択図】図１
【解決手段】制御部（４５）は、ゼロクロス信号のエッジの入力に応じてオン期間を決定し、決定されたオン期間に基づくパルス信号を、次のエッジの入力に応じて出力回路（４６）が出力するように制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
交流電源から供給される交流電圧によって発熱するヒータを有し、シートに現像剤像を定着する定着器と、
前記ヒータに供給される交流電圧をスイッチングするスイッチング素子であって、前記交流電源と前記ヒータとを導通させる状態であるオン状態と、前記交流電源と前記ヒータとを導通させない状態であるオフ状態とを切り替えるスイッチング素子と、
前記交流電圧のゼロクロス点を示すゼロクロス信号を出力するゼロクロス回路と、
制御部と、
前記スイッチング素子に対して、パルス信号を出力する出力回路と、を備え、
前記パルス信号は、前記ゼロクロス信号の立ち上がり／立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子を前記オン状態とし、その後、前記スイッチング素子を前記オフ状態とし、
前記制御部は、
前記ゼロクロス信号の前記エッジの入力に応じて前記オン期間を決定し、決定されたオン期間に基づくパルス信号を、次のエッジの入力に応じて前記出力回路が出力するように制御する、
ことを特徴とする画像形成装置。
前記ヒータに供給される交流電圧をスイッチングするスイッチング素子であって、前記交流電源と前記ヒータとを導通させる状態であるオン状態と、前記交流電源と前記ヒータとを導通させない状態であるオフ状態とを切り替えるスイッチング素子と、
前記交流電圧のゼロクロス点を示すゼロクロス信号を出力するゼロクロス回路と、
制御部と、
前記スイッチング素子に対して、パルス信号を出力する出力回路と、を備え、
前記パルス信号は、前記ゼロクロス信号の立ち上がり／立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子を前記オン状態とし、その後、前記スイッチング素子を前記オフ状態とし、
前記制御部は、
前記ゼロクロス信号の前記エッジの入力に応じて前記オン期間を決定し、決定されたオン期間に基づくパルス信号を、次のエッジの入力に応じて前記出力回路が出力するように制御する、
ことを特徴とする画像形成装置。
【請求項2】
更に、前記定着器の温度を検知する温度センサを備え、
前記制御部は、
前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オフ状態にすることが前記制御パターンに定められている場合に、前記オン期間を所定期間より短くするように決定する、
ことを特徴とする請求項１に記載の画像形成装置。
前記制御部は、
前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オフ状態にすることが前記制御パターンに定められている場合に、前記オン期間を所定期間より短くするように決定する、
ことを特徴とする請求項１に記載の画像形成装置。
【請求項3】
前記制御部は、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合に、前記オン期間を前記所定期間より長くするように決定する、
ことを特徴とする請求項２に記載の画像形成装置。
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合に、前記オン期間を前記所定期間より長くするように決定する、
ことを特徴とする請求項２に記載の画像形成装置。
【請求項4】
前記制御部は、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、
前記出力回路は、
前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項３に記載の画像形成装置。
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、
前記出力回路は、
前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項３に記載の画像形成装置。
【請求項5】
更に、前記定着器の温度を検知する温度センサを備え、
前記制御部は、
前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延無しでパルス信号を出力するように前記出力回路を制御する、
ことを特徴とする請求項１に記載の画像形成装置。
前記制御部は、
前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延無しでパルス信号を出力するように前記出力回路を制御する、
ことを特徴とする請求項１に記載の画像形成装置。
【請求項6】
前記制御部は、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オフ状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延有りでパルス信号を出力するように前記出力回路を制御する、
ことを特徴とする請求項５に記載の画像形成装置。
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オフ状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延有りでパルス信号を出力するように前記出力回路を制御する、
ことを特徴とする請求項５に記載の画像形成装置。
【請求項7】
前記制御部は、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、前記オン期間を前記交流電圧の半波の周期よりも長くする
ことを特徴とする請求項５に記載の画像形成装置。
前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、前記オン期間を前記交流電圧の半波の周期よりも長くする
ことを特徴とする請求項５に記載の画像形成装置。
【請求項8】
前記制御部は、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、
前記出力回路は、
前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項６に記載の画像形成装置。
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、
前記出力回路は、
前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項６に記載の画像形成装置。
【請求項9】
前記出力回路は、
前記スイッチング素子に対して、前記ゼロクロス信号の立ち上がり又は立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子が前記オン状態となり、その後、前記スイッチング素子が前記オフ状態となるＰＷＭ信号を出力する複数の出力部を有し、
前記複数の出力部は、前記ゼロクロス信号の前記エッジの入力に応じて、順番にＰＷＭ信号を出力し、
前記パルス信号は、前記出力回路の前記複数の出力部が出力するＰＷＭ信号が重ね合わさって生成されている、
ことを特徴とする請求項１に記載の画像形成装置。
前記スイッチング素子に対して、前記ゼロクロス信号の立ち上がり又は立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子が前記オン状態となり、その後、前記スイッチング素子が前記オフ状態となるＰＷＭ信号を出力する複数の出力部を有し、
前記複数の出力部は、前記ゼロクロス信号の前記エッジの入力に応じて、順番にＰＷＭ信号を出力し、
前記パルス信号は、前記出力回路の前記複数の出力部が出力するＰＷＭ信号が重ね合わさって生成されている、
ことを特徴とする請求項１に記載の画像形成装置。
【請求項10】
前記出力回路は、
前記複数の出力部が３つの出力部であり、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を書き込まれる記憶部を前記３つの出力部ごとに更に有し、
前記３つの出力部は、対応する前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項９に記載の画像形成装置。
前記複数の出力部が３つの出力部であり、
前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を書き込まれる記憶部を前記３つの出力部ごとに更に有し、
前記３つの出力部は、対応する前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する、
ことを特徴とする請求項９に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、画像形成装置に関する。
【背景技術】
【0002】
従来、ヒータを有しシートに現像剤像を定着させる定着器を備えた画像形成装置が知られている。特許文献１では、ヒータはトライアック等のスイッチング素子を介して交流電源に接続され、画像形成装置は、交流電源から供給される交流電圧のゼロクロスポイントが検出されるタイミングを基準としてスイッチング素子を切り替えることによって、定着器の温度が目標温度になるように、ヒータの通電制御を行っている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－２０８４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１の画像形成装置では、ゼロクロス点が検出されるタイミングに、そのタイミングを基準として、スイッチング素子へ制御信号を出力するタイミングを決定しているため、性能の良い制御部を要する難しい制御であった。
【0005】
本開示は、上記の問題点に鑑みてなされたものであり、その目的は、簡単な制御によりヒータを制御可能な画像形成装置を実現することにある。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示の一態様に係る画像形成装置は、交流電源から供給される交流電圧によって発熱するヒータを有し、シートに現像剤像を定着する定着器と、前記ヒータに供給される交流電圧をスイッチングするスイッチング素子であって、前記交流電源と前記ヒータとを導通させる状態であるオン状態と、前記交流電源と前記ヒータとを導通させない状態であるオフ状態とを切り替えるスイッチング素子と、前記交流電圧のゼロクロス点を示すゼロクロス信号を出力するゼロクロス回路と、制御部と、前記スイッチング素子に対して、パルス信号を出力する出力回路と、を備え、前記パルス信号は、前記ゼロクロス信号の立ち上がり／立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子を前記オン状態とし、その後、前記スイッチング素子を前記オフ状態とし、前記制御部は、前記ゼロクロス信号の前記エッジの入力に応じて前記オン期間を決定し、決定されたオン期間に基づくパルス信号を、次のエッジの入力に応じて前記出力回路が出力するように制御する。
【0007】
制御部が、ゼロクロス信号の次のエッジの入力に先立って、次のエッジに応じて出力回路が出力するパルス信号のオン期間を決定しておき、実際の次のゼロクロス信号のエッジのタイミングに、決定されたオン期間の間スイッチング素子がオン状態となるパルス信号を出力回路が出力するように制御する。次のエッジの入力に先立ってオン期間を決定しておくため、従来に比べて簡単にヒータを制御することができる。
【0008】
また、本開示の一態様に係る画像形成装置では、更に、前記定着器の温度を検知する温度センサを備え、前記制御部は、前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オフ状態にすることが前記制御パターンに定められている場合に、前記オン期間を所定期間より短くするように決定する。
【0009】
次にエッジの入力を検出した時のスイッチング素子の状態をオン状態にすること、及び、更に次にエッジの入力を検出した時のスイッチング素子の状態をオフ状態にすることが制御パターンに定められている場合、オン期間を短くすることによって、交流電圧の波形の変動によって、スイッチング素子の状態がオフ状態にならない場合を防ぐことができる。
【0010】
また、本開示の一態様に係る画像形成装置では、前記制御部は、前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすること、及び、更に次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合に、前記オン期間を前記所定期間より長くするように決定する。
【0011】
次にエッジの入力を検出した時のスイッチング素子の状態をオン状態にすること、及び、更に次にエッジの入力を検出した時のスイッチング素子の状態をオン状態にすることが制御パターンに定められている場合、オン期間を長くすることによって、スイッチング素子の状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、ノイズの発生を抑制することができる。
【0012】
また、本開示の一態様に係る画像形成装置では、前記制御部は、前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、前記出力回路は、前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する。
【0013】
また、本開示の一態様に係る画像形成装置では、更に、前記定着器の温度を検知する温度センサを備え、前記制御部は、前記温度センサが検知する検知温度に基づいて、前記スイッチング素子の状態を前記オン状態、又は、前記オフ状態にするかについて前記交流電圧の半波毎に定められた制御パターンを用いて、前記出力回路の制御を行い、前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延無しでパルス信号を出力するように前記出力回路を制御する。
【0014】
エッジの入力を検出した時のスイッチング素子の状態をオン状態にしたこと、及び、次にエッジの入力を検出した時のスイッチング素子の状態をオン状態にすることが制御パターンに定められている場合、出力回路が遅延無しでパルス信号を出力することで、スイッチング素子の状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、パルス信号にオフがないため、ノイズの発生を防ぐことができる。
【0015】
また、本開示の一態様に係る画像形成装置では、前記制御部は、前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オフ状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、当該次のエッジの入力に応じて遅延有りでパルス信号を出力するように前記出力回路を制御する。
【0016】
また、本開示の一態様に係る画像形成装置では、前記制御部は、前記ゼロクロス信号の前記エッジの入力を検出したタイミングにおいて、当該エッジの入力を検出時の前記スイッチング素子の状態を前記オン状態にしたこと、及び、次のエッジの入力時の前記スイッチング素子の状態を前記オン状態にすることが前記制御パターンに定められている場合、前記オン期間を前記交流電圧の半波の周期よりも長くする。
【0017】
また、本開示の一態様に係る画像形成装置では、前記制御部は、前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を、前記出力回路の記憶部に書き込み、前記出力回路は、前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する。
【0018】
また、本開示の一態様に係る画像形成装置では、前記出力回路は、前記スイッチング素子に対して、前記ゼロクロス信号の立ち上がり又は立ち下がりのエッジに応じて、オン期間の間、前記スイッチング素子が前記オン状態となり、その後、前記スイッチング素子が前記オフ状態となるＰＷＭ信号を出力する複数の出力部を有し、前記複数の出力部は、前記ゼロクロス信号の前記エッジの入力に応じて、順番にＰＷＭ信号を出力し、前記パルス信号は、前記出力回路の前記複数の出力部が出力するＰＷＭ信号が重ね合わさって生成されている。
【0019】
また、本開示の一態様に係る画像形成装置では、前記出力回路は、前記複数の出力部が３つの出力部であり、前記ゼロクロス信号の前記エッジの入力を検出したタイミングに、決定したオン期間の情報を書き込まれる記憶部を前記３つの出力部ごとに更に有し、前記３つの出力部は、対応する前記記憶部に記憶されたオン期間の情報に基づいて、次のエッジの入力に応じて前記パルス信号を出力する。
【発明の効果】
【0020】
本開示の一態様によれば、簡単な制御によりヒータを制御可能な画像形成装置を実現することができる。
【図面の簡単な説明】
【0021】
【図1】本開示の実施形態１に係る画像形成装置の概略構成を示す側断面図である。
【図2】本開示の実施形態１に係る画像形成装置の概略構成を示す機能ブロック図である。
【図3】本開示の実施形態１に係るヒータと回路基板との関係を示す図である。
【図6】ヒータの制御に関するフローチャートである。
【図7】制御パターンの一例を示す図である。
【図10】本開示の実施形態１における制御パターンとタイミングジェネレータの出力信号との関係の説明に用いるタイミングチャートである。
【図13】本開示の実施形態２における制御パターンとタイミングジェネレータの出力信号との関係の説明に用いるタイミングチャートである。
【発明を実施するための形態】
【0022】
〔実施形態１〕
以下、本開示の一実施形態について、詳細に説明する。
以下、本開示の一実施形態について、詳細に説明する。
【0023】
図１は、本開示の実施形態１に係る画像形成装置１の縦断面を概略的に表した図である。
【0024】
画像形成装置１は、本体筐体２内の下部に配置されたトレイ３又は手差しトレイ４から供給されるシート５に対し、画像形成部６にて現像剤像を形成する。その後、画像形成装置１は、定着部７にてその現像剤像が形成されたシート５を加熱して定着処理を行い、最後に画像形成装置１は、排紙ローラにてそのシートを本体筐体２内の上部に位置する排紙トレイ８に排紙する。
【0025】
画像形成部６は、レーザユニット１０、現像カートリッジ１３、感光ドラム１７、帯電装置１８、転写ユニット１９等を備えている。
【0026】
レーザユニット１０は、本体筐体２内の上部に配置されており、図示しないレーザ発光部、ポリゴンミラー１１、複数の反射鏡１２及び図示しない複数のレンズ等を備えている。レーザユニット１０では、レーザ発光部から発射されたレーザ光を、ポリゴンミラー１１、反射鏡１２、レンズを介して一点鎖線で示すように感光ドラム１７の表面上に高速走査にて照射させる。
【0027】
現像カートリッジ１３は、本体筐体２に着脱可能に装着されており、その内部には、現像剤が収容されている。また、現像カートリッジ１３の現像剤供給口には、現像ローラ１４、供給ローラ１５が互いに対向した状態で配置されている。現像カートリッジ１３内の現像剤は、供給ローラ１５の回転により現像ローラ１４に供給され、現像ローラ１４に担持される。
【0028】
感光ドラム１７の上方には、帯電装置１８が間隔を隔てて配置されている。また、感光ドラム１７の下方には、転写ユニット１９が感光ドラム１７に対向して配置されている。感光ドラム１７の表面は回転されつつ、まず帯電装置１８によって一様に、例えば、正極性に帯電される。次いで、レーザユニット１０からのレーザ光により感光ドラム１７上に静電潜像が形成される。
【0029】
その後、感光ドラム１７が現像ローラ１４と接触して回転するときに、現像ローラ１４上に担持されている現像剤が感光ドラム１７の表面上の静電潜像に供給されて担持されることによって現像剤像が形成される。その後、現像剤像は、シート５が感光ドラム１７と転写ユニット１９との間を通る間に、転写ユニット１９に印加される転写バイアスによって、シート５に転写される。
【0030】
定着部７は、現像剤による画像をシート５に定着させるものである。定着部７は、画像形成部６に対してシート搬送方向の下流側に配置され、定着ローラ２２、定着ローラ２２を押圧する加圧ローラ２３、及び定着ローラ２２を加熱するヒータ３１等を備える。
【0031】
ヒータ３１は、例えば、ハロゲンヒータで構成され、回路基板２５に接続され、回路基板２５からのオンオフ信号によって通電制御される。画像形成装置１は、ヒータ３１と回路基板２５とパネルユニット２７とを備える。
【0032】
【0033】
回路基板２５は、メイン基板４０と低圧電源４１とを有する。メイン基板４０には、ＳＯＣ（System on Chip）４４と、ＤＣ／ＤＣコンバータ４８と、インタフェース５０と、ＬＡＮインタフェース５１と、ＵＳＢインタフェース５２とを有する。低圧電源４１は、トライアック４２と、ゼロクロス回路４３とを有する。
【0034】
低圧電源４１は、交流電源から電力を受電し、定着部７のヒータ３１へ交流電圧Ｖｉｎを供給する。また、低圧電源４１は、交流電圧Ｖｉｎを所定の直流電圧に変換し、メイン基板４０へ供給する。図２では、低圧電源４１は、交流電圧Ｖｉｎを２４Ｖの直流電圧に変換している。
【0035】
低圧電源４１のトライアック４２は、スイッチング素子の一例であり、後述するオンオフ信号に基づいて、定着部７のヒータ３１に供給される交流電圧Ｖｉｎをスイッチングする。ヒータ３１は、交流電圧Ｖｉｎが供給されると発熱し、定着ローラ２２を加熱する。サーミスタ３２は、温度センサの一例であって、ヒータ３１の温度を検知する。図２では、サーミスタ３２を定着部７の一部として図示しているが、サーミスタ３２は、ヒータ３１の温度を検知することができればよく、定着部７の外部に設けることにしてもよい。また、ヒータ３１の温度を検知する温度センサは、サーミスタ３２だけに限定されない。例えば、ヒータ３１の温度を検知する温度センサとして、熱電対、測温抵抗体を用いることにしてもよい。
【0036】
なお、定着部７のヒータ３１に供給される交流電圧Ｖｉｎをスイッチングするスイッチング素子は、トライアック４２だけに限定されない。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いて、定着部７のヒータ３１に供給される交流電圧Ｖｉｎをスイッチングすることにしてもよい。
【0037】
ゼロクロス回路４３は、定着部７のヒータ３１へ供給する交流電圧Ｖｉｎのゼロクロス点を示すゼロクロス信号を出力する。ゼロクロス信号は、交流電圧Ｖｉｎの電圧値の絶対値が所定の閾値電圧Ｖｔｈを下回ったタイミングに、ハイレベルからローレベルに立ち下がり、交流電圧の電圧値の絶対値が閾値電圧Ｖｔｈを上回ったタイミングにローレベルからハイレベルに立ち上がる。ゼロクロス信号は、メイン基板４０のタイミングジェネレータ４６およびラッチ回路４７へ入力される。以下、ゼロクロス信号が立ち下がることをエッジが入力されると記載する。
【0038】
メイン基板４０のＳＯＣ４４は、ＣＰＵ（Central Processing Unit）４５と、タイミングジェネレータ４６と、ラッチ回路４７とを少なくとも有する。ＣＰＵ４５は、制御部の一例であって、不図示の記憶部に記憶されたプログラムを実行することにより、ＳＯＣ４４のタイミングジェネレータ４６並びに、パネルユニット２７及び画像形成部６等、画像形成装置１の各部を制御する。なお、ＳＯＣ４４を制御部としてもよく、ＳＯＣ４４の外部に設けたＣＰＵを制御部としてもよい。
【0039】
タイミングジェネレータ４６は、出力回路の一例であって、レジスタＲＥＧを複数有する。複数のレジスタＲＥＧには、記憶部の一例であって、ＣＰＵ４５によって情報が書き込まれる。タイミングジェネレータ４６は、複数のレジスタＲＥＧに書き込まれた情報に基づいて、パルス信号の一例であるオンオフ信号を生成し、ゼロクロス信号のエッジの入力に応じてオンオフ信号を低圧電源４１へ出力する。オンオフ信号の生成方法については後に詳述する。
【0040】
ラッチ回路４７は、ゼロクロス信号のエッジの入力が検出されると、すなわち、ゼロクロス信号が立ち下がると、エッジの入力が検出されたことを示すエッジオン情報を保持する。
【0041】
ＤＣ／ＤＣコンバータ４８は、低圧電源４１から供給される直流電圧を所定の直流電圧に降圧し、降圧後の直流電圧をＳＯＣ４４に供給する。図２では、ＤＣ／ＤＣコンバータ４８は、低圧電源４１から供給される２４Ｖの直流電圧を３．３Ｖの直流電圧に降圧している。なお、図２に示したＤＣ／ＤＣコンバータ４８の入出力電圧の電圧値は、あくまで例示であって、これに限定されない。
【0042】
ＳＯＣ４４は、インタフェース５０を介して、パネルユニット２７に接続されている。パネルユニット２７は、例えば、電源スイッチ５３と、複数の操作キーを含むパネル５４と、液晶ディスプレイ５５とを含む。また、ＳＯＣ４４は、ＬＡＮインタフェース５１を介してＬＡＮに接続可能であり、ＵＳＢインタフェース５２を介して不図示のＵＳＢストレージ等に接続可能である。
【0043】
図３は、ヒータ３１と回路基板２５との関係を示す図である。図３では、ゼロクロス信号がＣＰＵ４５とタイミングジェネレータ４６とに入力されているが、ＣＰＵ４５へのゼロクロス信号の入力は、図３には不図示のラッチ回路４７を介したエッジオン情報の読み出しを意味する。
【0044】
ゼロクロス回路４３は、整流回路６０と、フォトカプラ６１と、トランジスタ６２とを備えている。フォトカプラ６１は、発光ダイオード６１Ａと受光素子６１Ｂとを有する。交流電圧Ｖｉｎは、整流回路６０により全波整流され、発光ダイオード６１Ａにより光信号に変換される。フォトカプラ６１は、交流電圧Ｖｉｎを全波整流した信号が閾値電圧Ｖｔｈ以上の場合に、受光素子６１Ｂに電流が流れる。フォトカプラ６１に電流が流れることによって、トランジスタ６２のエミッタコレクタ間に電流が流れなくなり、ゼロクロス信号がハイレベルとなる。すなわち、交流電圧Ｖｉｎの絶対値が閾値電圧Ｖｔｈ以上の場合に、ゼロクロス信号がハイレベルとなる。
【0045】
一方、フォトカプラ６１は、交流電圧Ｖｉｎを全波整流した信号が閾値電圧Ｖｔｈ未満の場合に、受光素子６１Ｂに電流は流れない。これによって、トランジスタ６２にベース電流が流れるため、トランジスタ６２のエミッタコレクタ間に電流が流れ、ゼロクロス信号がローレベルとなる。すなわち、交流電圧Ｖｉｎの絶対値が閾値電圧Ｖｔｈ未満の場合に、ゼロクロス信号がローレベルとなる。
【0046】
ＳＯＣ４４のタイミングジェネレータ４６から出力されるオンオフ信号は、トライアックカプラ６３に入力される。トライアック４２は、トライアックカプラ６３により、定着部７のヒータ３１に供給される交流電圧Ｖｉｎをスイッチングする。トライアック４２は、オンオフ信号がハイレベルの期間、すなわちオンオフ信号がオンの期間にオン状態となり、ヒータ３１と図２の交流電源とを導通させ、ヒータ３１へ交流電圧Ｖｉｎを供給させる。また、トライアック４２は、オンオフ信号がローレベルの期間、すなわちオンオフ信号がオフの期間にオフ状態となり、ヒータ３１と交流電源とを導通させず、ヒータ３１へ交流電圧Ｖｉｎを供給させない。
【0047】
図４には、タイミングジェネレータ４６のブロック図１０００が示されている。タイミングジェネレータ４６は、第１ＰＷＭブロックＢＬ１と、第２ＰＷＭブロックＢＬ２と、第３ＰＷＭブロックＢＬ３とを有する。第１ＰＷＭブロックＢＬ１、第２ＰＷＭブロックＢＬ２および第３ＰＷＭブロックＢＬ３は、出力部の一例である。第１ＰＷＭブロックＢＬ１は、第１レジスタＲＥＧ１を有する。第２ＰＷＭブロックＢＬ２は、第２レジスタＲＥＧ２を有する。第３ＰＷＭブロックＢＬ３は、第３レジスタＲＥＧ３を有する。第１レジスタＲＥＧ１、第２レジスタＲＥＧ２および第３レジスタＲＥＧ３は、図２に示した複数のＲＥＧの一例である。
【0048】
ＣＰＵ４５は、ゼロクロス信号のｘ番目のエッジの入力の検出タイミングには第１レジスタＲＥＧ１へ遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を書き込む。第１ＰＷＭブロックＢＬ１は、ゼロクロス信号のｘ＋１番目のエッジの入力の検出タイミングに、第１レジスタＲＥＧ１に書き込まれた遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報に基づいて、第１ＰＷＭ信号を生成する。第１ＰＷＭ信号の波形例を図４の波形図１００１に示す。第１ＰＷＭ信号は、ゼロクロス信号のエッジの入力の検出タイミングから遅延時間ＤＬＹだけ遅延した後、オン時間ＷＩＤだけオンとなり、時間ＰＥＲ－ＷＩＤだけオフとなる。
【0049】
ＣＰＵ４５は、ゼロクロス信号のｘ＋１番目のエッジの入力の検出タイミングには第２レジスタＲＥＧ２へ遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を書き込む。第２ＰＷＭブロックＢＬ２は、ゼロクロス信号のｘ＋２番目のエッジの入力の検出タイミングに、第２レジスタＲＥＧ２に書き込まれた情報に基づいて、第２ＰＷＭ信号を生成する。
【0050】
ＣＰＵ４５は、ゼロクロス信号のｘ＋２番目のエッジの入力の検出タイミングには第３レジスタＲＥＧ３へ遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を書き込む。第３ＰＷＭブロックＢＬ３は、ゼロクロス信号のｘ＋３番目のエッジの入力の検出タイミングに、第３レジスタＲＥＧ３に書き込まれた情報に基づいて、第３ＰＷＭ信号を生成する。
【0051】
ＣＰＵ４５は、ゼロクロス信号のｘ＋３番目のエッジの入力の検出タイミングには、再度第１レジスタＲＥＧ１へ遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を書き込む。以降、ＣＰＵ４５は、ゼロクロス信号のエッジ入力に応じて、遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を書き込むレジスタＲＥＧを、第２レジスタＲＥＧ２、第３レジスタＲＥＧ３および第１レジスタＲＥＧ１の順に切り替える。
【0052】
第１ＰＷＭ信号および第２ＰＷＭ信号はＯＲ回路ＯＲ１に入力される。ＯＲ回路ＯＲ１は、第１ＰＷＭ信号または第２ＰＷＭ信号がハイレベルのとき、ハイレベルの信号を出力し、第１ＰＷＭ信号および第２ＰＷＭ信号がローレベルのとき、ローレベルの信号を出力する。
【0053】
また、ＯＲ回路ＯＲ１の出力信号と、第３ＰＷＭ信号とはＯＲ回路ＯＲ２に入力される。ＯＲ回路ＯＲ２は、ＯＲ回路ＯＲ１の出力信号または第３ＰＷＭ信号がハイレベルのとき、ハイレベルの信号を出力し、ＯＲ回路ＯＲ１の出力信号および第３ＰＷＭ信号がローレベルのとき、ローレベルの信号を出力する。
【0054】
ＯＲ回路ＯＲ２の出力が前述のオンオフ信号となる。すなわち、オンオフ信号は、第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号が重ね合わされたものである。なお、第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号を重ね合わせる方法は、ＯＲ回路ＯＲ１およびＯＲ２だけに限られない。例えば、３入力タイプのＯＲ回路１つで構成することにしてもよいし、ＮＡＮＤ回路等で構成することにしてもよい。
【0055】
以下の説明では、タイミングジェネレータ４６が出力するオンオフ信号がハイレベルであり、トライアック４２の状態がオン状態になる期間をオン期間と呼称する。また、ＣＰＵ４５がレジスタＲＥＧに書き込む遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報のことをオン期間の情報と呼称する。
【0056】
前述したとおり、オンオフ信号は、パルス信号の一例であり。また、重ね合わされることによりオンオフ信号を構成する第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号も、パルス信号の一例である。
【0057】
図５は、第１ＰＷＭブロックＢＬ１の一作動例を示すフローチャートである。第１ＰＷＭブロックＢＬ１は、ゼロクロス信号のエッジが入力されると（Ｓ１００：ＹＥＳ）、第１レジスタＲＥＧ１からオン期間の情報、すなわち遅延時間ＤＬＹ、オン時間ＷＩＤおよび時間ＰＥＲに関する情報を読み込む（Ｓ１０１）。以下の説明では、Ｓ１００で入力されたゼロクロス信号のエッジが上述のｘ＋１番目のエッジであるものとする。
【0058】
第１ＰＷＭブロックＢＬ１は、Ｓ１０１において読み込まれたＷＩＤが０より大きい場合（Ｓ１０２：ＹＥＳ）、ｘ番目のエッジが入力されたタイミングにＣＰＵ４５により第１レジスタＲＥＧ１へオン期間の情報が書き込まれたと判定し、第１パルス信号を出力する（Ｓ１０３）。Ｓ１０３において出力される第１パルス信号は、Ｓ１００においてエッジが入力されたタイミングからＳ１０１において読み出された遅延時間ＤＬＹだけ遅延した後、Ｓ１０１において読み出されたオン時間ＷＩＤだけオンとなり、時間ＰＥＲ－ＷＩＤだけオフとなる。第１ＰＷＭブロックＢＬ１は、ｘ＋１番目のエッジが検出されたタイミングから時間ＤＬＹ＋ＰＥＲ経過すると、すなわち、第１パルス信号の出力が完了すると、Ｓ１０４に進む。
【0059】
Ｓ１０２において、第１ＰＷＭブロックＢＬ１は、Ｓ１０１において読み込まれたオン時間ＷＩＤが０の場合（Ｓ１０２：ＮＯ）、ＣＰＵ４５により第１レジスタＲＥＧ１へオン期間の情報が書き込まれていないと判定し、Ｓ１０５に進む。
【0060】
Ｓ１０４において、第１ＰＷＭブロックＢＬ１は、ｘ＋３番目のエッジの入力の検出タイミングにＣＰＵ４５が第１レジスタＲＥＧ１へオン期間の情報を書き込むことに備えるため、第１レジスタＲＥＧ１に書き込まれた情報をクリアする。例えば、第１レジスタＲＥＧ１に記憶されているオン時間ＷＩＤの値を０にする。以降、ＣＰＵ４５により、オン時間ＷＩＤとして、第１レジスタＲＥＧ１に０より大きい値が書き込まれるまで、Ｓ１０２の判定は否定判定される。
【0061】
第１ＰＷＭブロックＢＬ１は、画像形成装置１の電源がオンの場合（Ｓ１０５：ＮＯ）はＳ１００に進み、図２の電源スイッチ５３が操作される等により画像形成装置１の電源がオフされた場合（Ｓ１０５：ＹＥＳ）は図５の処理を終える。第２ＰＷＭブロックＢＬ２および第３ＰＷＭブロックＢＬ３の作動も図５に示した第１ＰＷＭブロックＢＬ１の作動と同様である。
【0062】
図６は、ＣＰＵ４５によるヒータ３１の制御に関するフローチャートである。ＣＰＵ４５は、例えば、インタフェース５０、ＬＡＮインタフェース５１またはＵＳＢインタフェース５２を介して印刷ジョブを受信すると、図６の制御を開始する。Ｓ２００において、ＣＰＵ４５は、変数Ｎを１に設定する。変数Ｎは、ＣＰＵ４５が第１レジスタＲＥＧ１、第２レジスタＲＥＧ２および第３レジスタＲＥＧ３のいずれのレジスタＲＥＧにオン期間の情報を書き込むかを決定する変数である。Ｎ＝１のとき、ＣＰＵ４５は、第１レジスタＲＥＧ１にオン期間の情報を書き込む。Ｎ＝２のとき、ＣＰＵ４５は、第２レジスタＲＥＧ２にオン期間の情報を書き込む。Ｎ＝３のとき、ＣＰＵ４５は、第３レジスタＲＥＧ３にオン期間の情報を書き込む。
【0063】
Ｓ２０１において、ＣＰＵ４５は、タイミングジェネレータ４６のレジスタＲＥＧを初期化する。より詳細には、ＣＰＵ４５は、第１レジスタＲＥＧ１、第２レジスタＲＥＧ２および第３レジスタＲＥＧ３を初期化する。例えば、ＣＰＵ４５は、第１レジスタＲＥＧ１、第２レジスタＲＥＧ２および第３レジスタＲＥＧ３に記憶されているオン時間ＷＩＤの値を０にする。
【0064】
Ｓ２０２において、ＣＰＵ４５は、サーミスタ３２が検知したヒータ３１の検知温度を取得する。
【0065】
Ｓ２０３において、ＣＰＵ４５は、Ｓ２０２にて取得した検知温度に応じて、トライアック４２の制御パターンを決定する。制御パターンとは、トライアック４２の状態をオン状態およびオフ状態のいずれにするかについて、交流電圧Ｖｉｎの半波毎に定められたものである。
【0066】
図７は、サーミスタ３２が検知したヒータ３１の検知温度と、トライアック４２の制御パターンとの関係の一例を示すテーブル７０を示す。図７に示すテーブル７０には、最左列にサーミスタ３２が検知したヒータ３１の目標温度と検知温度との差に応じたレベル、最右列にそのレベルに対応する制御パターンが例示されている。目標温度とは、定着部７により現像剤による画像をシート５に定着させるために適したヒータ３１の温度である。レベルは、検知温度が目標温度を下回るほど大きくなる。例えば、検知温度が目標温度以上の場合にレベルは１となり、目標温度から検知温度を減じた差Ｔｄが所定温度大きくなるごとにレベルが大きくなる。
【0067】
制御パターンには、ゼロクロス信号からエッジの入力が検出される周期、すなわち交流電圧Ｖｉｎの半波毎に、トライアック４２の状態をオン状態およびオフ状態のいずれにするかが定められている。図７の制御パターンは、トライアック４２の状態をオン状態にする半波を「ＯＮ」で表し、オフ状態にする半波を「ＯＦＦ」で表しており、「ＯＮ」と「ＯＦＦ」の列でトライアック４２の状態遷移が表されている。
【0068】
制御パターンは、レベルが大きくなるほど、すなわち、ヒータ３１の検知温度が目標温度を大きく下回るほど、ヒータ３１により定着ローラ２２を強く加熱するように定められている。各制御パターンに含まれる「ＯＮ」の半波数は図７の左から３列目に示され、「ＯＦＦ」の半波数は図７の左から４列目に示されている。テーブル７０の左から２列目には、その制御パターンに含まれる「ＯＮ」の半波数の割合、ヒータ３１の加熱の強度（パワー）が示されている。
【0069】
例えば、図６のＳ２０３において、ＣＰＵ４５が取得されたヒータ３１の検知温度に応じて「レベル４」と判定された場合、制御パターンを「ＯＮ ＯＮ ＯＦＦ」に決定する。この場合、トライアック４２の状態は、次にエッジの入力が検出される半波、例えば、ｘ＋１番目にエッジの入力が検出される半波のタイミングにはオン状態に遷移する。また、更に次にエッジの入力が検出される半波、例えば、ｘ＋２番目にエッジの入力が検出される半波には、トライアック４２の状態はオン状態に遷移する。更に次にエッジの入力が検出される半波、例えば、ｘ＋３番目にエッジが入力される半波には、オフ状態に遷移する。
【0070】
ＣＰＵ４５は、図６のＳ２０３において制御パターンを決定すると、ラッチ回路４７にエッジオン情報が保持されるまで（Ｓ２０５：ＹＥＳ）待機する（Ｓ２０４）。より具体的には、Ｓ２０４において、ＣＰＵ４５は、所定期間、例えば５ｍｓ待機する。ＣＰＵ４５は、Ｓ２０４の待機中にラッチ回路４７にエッジオン情報が保持された場合（Ｓ２０５：ＹＥＳ）、ラッチ回路４７を初期化し（Ｓ２０６）、図８に示すヒータ点灯判定の実行を開始する（Ｓ２０７）。一方、ＣＰＵ４５は、Ｓ２０４の待機中にラッチ回路４７にエッジオン情報が保持されなかった場合（Ｓ２０５：ＮＯ）、Ｓ２０４に進み、再び所定期間待機する。
【0071】
図８は、図６のＳ２０７においてＣＰＵ４５が実行するヒータ点灯判定に関するフローチャートである。図８のＳ３００において、ＣＰＵ４５は、制御パターンの最後の制御中か否かを判定する。例えば、図６のＳ２０３にて制御パターンを「ＯＮ ＯＮ ＯＦＦ」に決定した直後であれば、ＣＰＵ４５は、制御パターンの最後の制御、「ＯＮ ＯＮ ＯＦＦ」の「ＯＦＦ」でないと判定し（Ｓ３００：ＮＯ）、図９に示す第２レジスタ書込処理を実行する（Ｓ３０１）。例えば、Ｓ２０３にて制御パターンを「ＯＮ」に決定した場合は、ＣＰＵ４５は、制御パターンの最後の制御であると判定し（Ｓ３００：ＹＥＳ）、Ｓ３０２に進む。
【0072】
以下では、図６のＳ２０３にて制御パターンを「ＯＮ ＯＮ ＯＦＦ」に決定した場合について、図９、図１０および図１１を用いて説明する。図９は、図８のＳ３０１においてＣＰＵ４５が実行する第２レジスタ書込処理に関するフローチャートである。図１０は、制御パターンを「ＯＮ ＯＮ ＯＦＦ」に決定した場合にタイミングジェネレータ４６から出力されるオンオフ信号に関するタイミングチャートである。図１１は、図８のＳ３０４においてＣＰＵ４５が実行する第１レジスタ書込処理に関するフローチャートである。
【0073】
図９のＳ４００において、ＣＰＵ４５は、今回、レジスタＲＥＧへ書き込むオン期間の情報は、次のエッジＥ１の入力の検出タイミングにトライアック４２の状態をオン状態にするものであるか否かを判定する。例えば、ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の先頭の「ＯＮ」に基づいて、今回、レジスタＲＥＧへ書き込むオン期間の情報は、次のエッジＥ１の入力の検出タイミングにトライアック４２の状態をオン状態にするものであると判定し（Ｓ４００：ＹＥＳ）、Ｓ４０１に進む。
【0074】
Ｓ４０１において、ＣＰＵ４５は、次のエッジＥ１の入力の検出タイミングに、レジスタＲＥＧへ書き込むオン期間の情報は、更に次のエッジＥ２の入力の検出タイミングにトライアック４２の状態をオン状態にするものであるか否かを判定する。例えば、ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の２番目の「ＯＮ」に基づいて、次のエッジＥ１の入力の検出タイミングに、レジスタＲＥＧへ書き込むオン期間の情報は、更に次のエッジＥ２の入力の検出タイミングにトライアック４２の状態をオン状態にするものであると判定し（Ｓ４０１：ＹＥＳ）、Ｓ４０２に進む。
【0075】
Ｓ４０２において、ＣＰＵ４５は、レジスタＲＥＧへオン期間の情報を書き込む。図６のＳ２００で変数Ｎを１に設定した後、変数Ｎを更新していないため、ＣＰＵ４５は、第１レジスタＲＥＧ１へ情報を書き込む。Ｓ４０２において第１レジスタＲＥＧ１へ書き込むオン期間の情報を、それぞれ遅延時間ＤＬＹ１、オン時間ＷＩＤ１および時間ＰＥＲ１とする。Ｓ４０２において、ＣＰＵ４５は、オン時間ＷＩＤ１を、所定時間Ｔよりも長い時間に設定する。所定時間Ｔとは、例えば、交流電圧Ｖｉｎの半波の周期である。第１レジスタＲＥＧ１へオン期間の情報を書き込むことにより、次のエッジＥ１の入力の検出タイミングにおけるトライアック４２の状態がオン状態となるオン期間が決定される。図１０の例では、交流電圧Ｖｉｎの半波の周期は、１０ｍｓである。ＣＰＵ４５は、第１レジスタＲＥＧ１へ情報を書き込んだ後、図８のＳ３０５に進む。
【0076】
図８のＳ３０５において、ＣＰＵ４５は、変数Ｎの値を１増やす。この演算によりＮ＝２となり、次にオン期間の情報が書き込まれるレジスタＲＥＧは、第２レジスタＲＥＧ２となる。ＣＰＵ４５は、変数Ｎがタイミングジェネレータ４６に備わるレジスタＲＥＧの個数を超えていないため（Ｓ３０６：ＮＯ）、図８のヒータ点灯判定を終えて、図６のＳ２０８に進む。
【0077】
図６のＳ２０８において、ＣＰＵ４５は、Ｓ２０３により決定した制御パターン「ＯＮ ＯＮ ＯＦＦ」について、ヒータ３１の制御を終えていないため、Ｓ２０４に進み、ラッチ回路４７にエッジオン情報が保持されるまで待機する（Ｓ２０４、Ｓ２０５：ＮＯ）。ＣＰＵ４５は、ラッチ回路４７にエッジオン情報が保持されると（Ｓ２０５：ＹＥＳ）、すなわちゼロクロス信号の次のエッジＥ１の入力が検出されると、ラッチ回路４７を初期化し（Ｓ２０６）、図８に示すヒータ点灯判定の実行を開始する（Ｓ２０７）。一方、第１ＰＷＭブロックＢＬ１は、ゼロクロス信号の次のエッジＥ１の入力が検出されたこのタイミング（図５のＳ１００：ＹＥＳ）に、図９のＳ４０２にて書き込まれたオン期間の情報、遅延時間ＤＬＹ１、オン時間ＷＩＤ１および時間ＰＥＲ１を読み込み（Ｓ１０１）、第１ＰＷＭ信号を出力する（Ｓ１０３）。Ｓ１０３で出力される第１ＰＷＭ信号の一例を図１０に示す。
【0078】
図１０に示すとおり、第１ＰＷＭ信号は、ゼロクロス信号のエッジＥ１の入力が検出されたタイミングから遅延時間ＤＬＹ１だけ遅延し、オン時間ＷＩＤ１だけハイレベルとなっている。第１ＰＷＭ信号がハイレベルとなっているため、図４のＯＲ回路ＯＲ１およびＯＲ２により、第１ＰＷＭ信号～第３ＰＷＭ信号を重ね合わせたオンオフ信号もハイレベルとなる。そのため、制御パターン「ＯＮ ＯＮ ＯＦＦ」の先頭の「ＯＮ」のとおり、トライアック４２の状態はオン状態となる。
【0079】
ＣＰＵ４５によるヒータ３１の制御の説明に戻る。ＣＰＵ４５は、図８のヒータ点灯判定を再び開始する。ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の先頭の「ＯＮ」の制御を行っているため、制御パターンの最後の制御、「ＯＮ ＯＮ ＯＦＦ」の「ＯＦＦ」でないと判定し（Ｓ３００：ＮＯ）、図９に示す第２レジスタ書込処理を実行する（Ｓ３０１）。図９のＳ４００において、ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の２番目の「ＯＮ」に基づいて、今回、レジスタＲＥＧへ書き込むオン期間の情報は、次のエッジＥ２の入力の検出タイミングにトライアック４２の状態をオン状態にするものであると判定し（Ｓ４００：ＹＥＳ）、Ｓ４０１に進む。
【0080】
Ｓ４０１において、ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の最後の「ＯＦＦ」に基づいて、次のエッジの入力が検出されるタイミングに、レジスタＲＥＧへ書き込むオン期間の情報は、更に次のエッジＥ３の入力が検出されるタイミングにトライアック４２の状態をオン状態にするものでないと判定し（Ｓ４０１：ＮＯ）、Ｓ４０３に進む。
【0081】
Ｓ４０３において、ＣＰＵ４５は、変数Ｎが２であるため、第２レジスタＲＥＧ２へオン期間の情報を書き込む。Ｓ４０３に第２レジスタＲＥＧ２へ書き込んだオン期間の情報を、それぞれ遅延時間ＤＬＹ２、オン時間ＷＩＤ２および時間ＰＥＲ２とする。ＣＰＵ４５は、オン時間ＷＩＤ２を所定時間Ｔよりも短い時間に設定する。第２レジスタＲＥＧ２へオン期間の情報を書き込むことにより、次のエッジＥ２の入力の検出タイミングにおけるトライアック４２の状態がオン状態となるオン期間が決定される。ＣＰＵ４５は、第２レジスタＲＥＧ２へ情報を書き込んだ後、図８のＳ３０５に進む。
【0082】
図８のＳ３０５において、ＣＰＵ４５は、変数Ｎの値を１増やす。この演算によりＮ＝３となり、次にオン期間の情報が書き込まれるレジスタＲＥＧは、第３レジスタＲＥＧ３となる。ＣＰＵ４５は、変数Ｎがタイミングジェネレータ４６に備わるレジスタＲＥＧの個数を超えていないため（Ｓ３０６：ＮＯ）、図８のヒータ点灯判定を終えて、図６のＳ２０８に進む。
【0083】
図６のＳ２０８において、ＣＰＵ４５は、Ｓ２０３により決定した制御パターン「ＯＮ ＯＮ ＯＦＦ」について、ヒータ３１の制御を終えていないため、Ｓ２０４に進み、ラッチ回路４７にエッジオン情報が保持されるまで待機する（Ｓ２０４、Ｓ２０５：ＮＯ）。ＣＰＵ４５は、ラッチ回路４７にエッジオン情報が保持されると（Ｓ２０５：ＹＥＳ）、ラッチ回路４７を初期化し（Ｓ２０６）、図８に示すヒータ点灯判定の実行を開始する（Ｓ２０７）。第２ＰＷＭブロックＢＬ２は、ゼロクロス信号の次のエッジＥ２の入力が検出されたこのタイミングに、図５と同様の制御により、図９のＳ４０３にて書き込まれたオン期間の情報を読み込み（Ｓ１０１）、第２ＰＷＭ信号を出力する（Ｓ１０３）。Ｓ１０３で出力される第２ＰＷＭ信号の一例を図１０に示す。
【0084】
図１０に示すとおり、第２ＰＷＭ信号は、ゼロクロス信号のエッジＥ２の入力が検出されたタイミングから遅延時間ＤＬＹ２だけ遅延し、オン時間ＷＩＤ２だけハイレベルとなっている。第２ＰＷＭ信号がハイレベルとなっているため、図４のＯＲ回路ＯＲ１およびＯＲ２により、第１ＰＷＭ信号～第３ＰＷＭ信号を重ね合わせたオンオフ信号もハイレベルとなる。そのため、制御パターン「ＯＮ ＯＮ ＯＦＦ」の２番目の「ＯＮ」のとおり、トライアック４２の状態はオン状態となる。
【0085】
第１ＰＷＭ信号のオン時間ＷＩＤ１が交流電圧Ｖｉｎの半波より長い時間に設定されているため、エッジＥ２の入力が検出されたタイミングにおいて第１ＰＷＭ信号と第２ＰＷＭ信号との両方がハイレベルとなっている。第１ＰＷＭ信号がエッジＥ２の入力が検出されたタイミングよりも早くローレベルになると、オンオフ信号が一瞬だけローレベルとなることにより、ノイズが発生する虞がある。実施形態１の画像形成装置１では、第１ＰＷＭ信号のオン時間ＷＩＤ１が交流電圧Ｖｉｎの半波より長い時間に設定され、オンオフ信号が一時的にローレベルとなることがないため、ノイズの発生が抑制されている。
【0086】
ＣＰＵ４５は、図８のヒータ点灯判定を再び開始する。ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の２番目の「ＯＮ」の制御を行っているため、制御パターンの最後の制御、「ＯＮ ＯＮ ＯＦＦ」の「ＯＦＦ」でないと判定し（Ｓ３００：ＮＯ）、図９に示す第２レジスタ書込処理を実行する（Ｓ３０１）。図９のＳ４００において、ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の最後の「ＯＦＦ」に基づいて、今回、レジスタＲＥＧへ書き込む情報は、次のエッジＥ３の入力が検出されるタイミングにトライアック４２の状態をオン状態にするものでないと判定し（Ｓ４００：ＮＯ）、第３レジスタＲＥＧ３へ情報を書き込むことなく図９の処理を終了し、図８のＳ３０５に進む。
【0087】
図８のＳ３０５において、ＣＰＵ４５は、変数Ｎの値を１増やす。この演算によりＮ＝４となる。ＣＰＵ４５は、変数Ｎがタイミングジェネレータ４６に備わるレジスタＲＥＧの個数を超えているため（Ｓ３０６：ＹＥＳ）、変数Ｎを１に初期化する（Ｓ３０７）。したがって、次にオン期間の情報が書き込まれるレジスタＲＥＧは、第１レジスタＲＥＧ１となる。ＣＰＵ４５は、変数Ｎを初期化した後（Ｓ３０７）、図８のヒータ点灯判定を終えて、図６のＳ２０８に進む。
【0088】
図６のＳ２０８において、ＣＰＵ４５は、Ｓ２０３により決定した制御パターン「ＯＮ ＯＮ ＯＦＦ」について、ヒータ３１の制御を終えていないため、Ｓ２０４に進み、ラッチ回路４７にエッジオン情報が保持されるまで待機する（Ｓ２０４、Ｓ２０５：ＮＯ）。ＣＰＵ４５は、ラッチ回路４７にエッジオン情報が保持されると（Ｓ２０５：ＹＥＳ）、ラッチ回路４７を初期化し（Ｓ２０６）、図８に示すヒータ点灯判定の実行を開始する（Ｓ２０７）。第３ＰＷＭブロックＢＬ３は、ゼロクロス信号の次のエッジＥ３の入力が検出されたこのタイミングに、図５と同様の制御により、第３レジスタＲＥＧ３から情報を読み込む（Ｓ１０１）。ＣＰＵ４５により第３レジスタＲＥＧ３に情報が書き込まれず、第３レジスタＲＥＧ３に書き込まれているＷＩＤはクリア後の値０のままであるため（Ｓ１０２：ＮＯ）、図１０に示すとおり、第３ＰＷＭブロックＢＬ３は、第３ＰＷＭ信号を出力しない。そのため、制御パターン「ＯＮ ＯＮ ＯＦＦ」の最後の「ＯＦＦ」のとおり、トライアック４２の状態はオフ状態となる。
【0089】
図１０では、第２ＰＷＭ信号のオン時間ＷＩＤ２が交流電圧Ｖｉｎの半波より短い時間に設定されているため、エッジＥ３の入力が検出されるタイミングにおいてオンオフ信号がローレベルとなっている。そのため、エッジＥ３の入力が検出されるタイミングにおいて、トライアック４２がオフ状態となる。もし、第２ＰＷＭ信号のオン時間ＷＩＤ２が第２ＰＷＭ信号と同様に交流電圧Ｖｉｎの半波より長い時間に設定されていると、図１０に示すタイミングＴ１までオンオフ信号がハイレベルとなる。トライアック４２は、エッジＥ３の入力が検出されるタイミングにおいて、オンオフ信号がハイレベルであると、次のエッジの入力の検出タイミングまでオフ状態とすることができず、制御パターンどおりにヒータ３１の制御ができなくなる虞がある。交流電源には、半波の周期が安定しないものがある。図１０に示すように、トライアック４２をオフ状態とする半波の直前の半波の周期が通常よりも短くなってしまった場合、制御パターンどおりにヒータ３１の制御ができなくなる可能性が高くなる。Ｓ４０３において、ＣＰＵ４５がオン時間ＷＩＤを交流電圧Ｖｉｎの半波より短い時間に設定することで、交流電源の周期が安定しない場合であっても、トライアック４２を適切にオフ状態にすることができる。
【0090】
ＣＰＵ４５は、図８のヒータ点灯判定を再び開始する。ＣＰＵ４５は、制御パターン「ＯＮ ＯＮ ＯＦＦ」の最後の「ＯＦＦ」の制御であると判定し（Ｓ３００：ＹＥＳ）、サーミスタ３２からヒータ３１の検知温度を取得する（Ｓ３０２）。Ｓ３０３において、ＣＰＵ４５は、Ｓ３０２にて取得した検知温度に応じて、トライアック４２の次の制御パターンを決定する。以下の説明では、トライアック４２の次の制御パターンが「ＯＮ ＯＦＦ」に決定されたものとする。なお、Ｓ３０２の時点では、トライアック４２の制御パターンが直ちに次の制御パターンに移行するわけではない。
【0091】
ＣＰＵ４５は、次の制御パターン「ＯＮ ＯＦＦ」を決定すると、Ｓ３０４へ進む。Ｓ３０４において、ＣＰＵ４５は、図１１に示す第１レジスタ書込処理を実行する。図１１のＳ５００において、ＣＰＵ４５は、図８のＳ３０３にて決定された次の制御パターン「ＯＮ ＯＦＦ」の先頭の「ＯＮ」に基づいて、今回、レジスタＲＥＧへ書き込むオン期間の情報は、次のエッジの入力が検出されるタイミングにトライアック４２の状態をオン状態にするものであると判定し（Ｓ５００：ＹＥＳ）、Ｓ５０１へ進む。
【0092】
Ｓ５０１において、ＣＰＵ４５は、Ｓ３０３で決定した次の制御パターン「ＯＮ ＯＦＦ」の「ＯＦＦ」に基づいて、次のエッジＥ３の入力が検出されるタイミングに、レジスタＲＥＧへ書き込むオン期間の情報は、更に次のエッジの入力が検出されるタイミングにトライアック４２の状態をオン状態にするものでないと判定し（Ｓ５０１：ＮＯ）、Ｓ５０３に進む。
【0093】
Ｓ５０３において、ＣＰＵ４５は、変数Ｎが１であるため、第１レジスタＲＥＧ１へオン期間の情報を書き込む。ＣＰＵ４５は、オン時間ＷＩＤを交流電圧Ｖｉｎの半波より短い時間に設定する。ＣＰＵ４５は、第１レジスタＲＥＧ１へ情報を書き込んだ後、図８のＳ３０５に進む。
【0094】
図８のＳ３０５において、ＣＰＵ４５は、変数Ｎの値を１増やす。この演算によりＮ＝２となる。ＣＰＵ４５は、変数Ｎがタイミングジェネレータ４６に備わるレジスタＲＥＧの個数を超えていないため（Ｓ３０６：ＮＯ）、図８のヒータ点灯判定を終えて、図６のＳ２０８に進む。ＣＰＵ４５は、Ｓ２０３にて決定した制御パターン「ＯＮ ＯＮ ＯＦＦ」について制御を終えているため（Ｓ２０８：ＹＥＳ）、制御パターンを図８のＳ３０３で決定した次の制御パターン「ＯＮ ＯＦＦ」に更新する（Ｓ２０９）。
【0095】
Ｓ２１０において、ＣＰＵ４５は、ヒータ３１の制御を終え、ヒータ３１への通電をオフするか否かを判定する。ＣＰＵ４５は、例えば、インタフェース５０、ＬＡＮインタフェース５１またはＵＳＢインタフェース５２を介して受信した印刷ジョブについて印刷が終了すると、ヒータ３１の制御を終え、通電をオフすると判定し（Ｓ２１０：ＹＥＳ）、図６のヒータ３１の制御を終了する。他方で、ＣＰＵ４５は、例えば印刷が終了していない場合には、ヒータ３１への制御を継続すると判定し（Ｓ２１０：ＮＯ）、Ｓ２０４に進み、更新された制御パターン「ＯＮ ＯＦＦ」によるヒータ３１の制御を行う。
【0096】
以下、図１１に示す第１レジスタ書込処理について補足する。Ｓ５０１において、ＣＰＵ４５は、Ｓ３０３で決定した次の制御パターンに基づいて、次のエッジの入力が検出されるタイミングに、レジスタＲＥＧへ書き込むオン期間の情報は、更に次のエッジの入力が検出されるタイミングにトライアック４２の状態をオン状態にするものであると判定した場合（Ｓ５０１：ＹＥＳ）、Ｓ５０２に進む。
【0097】
Ｓ５０２において、ＣＰＵ４５は、変数Ｎに応じたレジスタＲＥＧにオン期間の情報を書き込む。Ｓ５０２において、ＣＰＵ４５は、交流電圧Ｖｉｎの半波より長い時間を、オン時間ＷＩＤとしてレジスタＲＥＧに書き込む。ＣＰＵ４５は、変数Ｎに応じたレジスタＲＥＧへの情報の書き込みを終えると、図８のＳ３０５に進む。
【0098】
〔実施形態１の作用効果〕
以上説明した実施形態１に係る画像形成装置１によれば、ＣＰＵ４５は、ゼロクロス信号のエッジＥ１等の入力に応じてトライアック４２の状態をオン状態にするオン期間を決定し、決定されたオン期間に基づく第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号ならびにオンオフ信号を、次のエッジＥ２等の入力に応じてタイミングジェネレータ４６が出力するように制御する（図９，図１１）。
上記構成によれば、ＣＰＵ４５が、ゼロクロス信号の次のエッジＥ２等の入力に先立って、次のエッジＥ２等に応じてタイミングジェネレータ４６が出力する第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号ならびにオンオフ信号のオン期間を決定しておき、実際の次のゼロクロス信号のエッジＥ２等のタイミングに、決定されたオン期間の間トライアック４２の状態がオン状態となるオンオフ信号をタイミングジェネレータ４６が出力するように制御する。次のエッジＥ２等の入力に先立ってオン期間を決定しておくため、従来に比べて簡単にヒータ３１を制御することができる。
以上説明した実施形態１に係る画像形成装置１によれば、ＣＰＵ４５は、ゼロクロス信号のエッジＥ１等の入力に応じてトライアック４２の状態をオン状態にするオン期間を決定し、決定されたオン期間に基づく第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号ならびにオンオフ信号を、次のエッジＥ２等の入力に応じてタイミングジェネレータ４６が出力するように制御する（図９，図１１）。
上記構成によれば、ＣＰＵ４５が、ゼロクロス信号の次のエッジＥ２等の入力に先立って、次のエッジＥ２等に応じてタイミングジェネレータ４６が出力する第１ＰＷＭ信号、第２ＰＷＭ信号および第３ＰＷＭ信号ならびにオンオフ信号のオン期間を決定しておき、実際の次のゼロクロス信号のエッジＥ２等のタイミングに、決定されたオン期間の間トライアック４２の状態がオン状態となるオンオフ信号をタイミングジェネレータ４６が出力するように制御する。次のエッジＥ２等の入力に先立ってオン期間を決定しておくため、従来に比べて簡単にヒータ３１を制御することができる。
【0099】
また、画像形成装置１は、定着部７のヒータ３１の温度を検知するサーミスタ３２を更に備える。ＣＰＵ４５は、サーミスタ３２が検知するヒータ３１の検知温度に基づいて、トライアック４２の状態をオン状態、又は、オフ状態にするかについて交流電圧Ｖｉｎの半波毎に定められた制御パターン（図７のテーブル７０により定められる「ＯＮ ＯＮ ＯＦＦ」等）を用いて、タイミングジェネレータ４６の制御を行い、ゼロクロス信号のエッジＥ１等の入力を検出したタイミングにおいて、次のエッジＥ２等の入力時のトライアック４２の状態をオン状態にすること、及び、更に次のエッジＥ２等の入力時のトライアック４２の状態をオフ状態にすることが制御パターンに定められている場合に、ＷＩＤを所定期間Ｔより短くするように決定する。
上記構成によれば、次にエッジＥ２等の入力を検出した時のトライアック４２の状態をオン状態にすること、及び、更に次にエッジＥ３等の入力を検出した時のトライアック４２の状態をオフ状態にすることが制御パターンに定められている場合、ＷＩＤを短くすることによって、交流電圧Ｖｉｎの波形の変動によって、トライアック４２の状態がオフ状態にならない場合を防ぐことができる。
上記構成によれば、次にエッジＥ２等の入力を検出した時のトライアック４２の状態をオン状態にすること、及び、更に次にエッジＥ３等の入力を検出した時のトライアック４２の状態をオフ状態にすることが制御パターンに定められている場合、ＷＩＤを短くすることによって、交流電圧Ｖｉｎの波形の変動によって、トライアック４２の状態がオフ状態にならない場合を防ぐことができる。
【0100】
また、ＣＰＵ４５は、ゼロクロス信号のエッジＥ１等の入力を検出したタイミングにおいて、次のエッジＥ２等の入力時のトライアック４２の状態をオン状態にすること、及び、更に次のエッジＥ２等の入力時のトライアック４２の状態をオン状態にすることが制御パターンに定められている場合に、ＷＩＤを所定期間Ｔより長くするように決定する。
上記構成によれば、次にエッジＥ１等の入力を検出した時のトライアック４２の状態をオン状態にすること、及び、更に次にエッジＥ２等の入力を検出した時のトライアック４２の状態をオン状態にすることが制御パターンに定められている場合、ＷＩＤを長くすることによって、トライアック４２の状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、ノイズの発生を抑制することができる。
上記構成によれば、次にエッジＥ１等の入力を検出した時のトライアック４２の状態をオン状態にすること、及び、更に次にエッジＥ２等の入力を検出した時のトライアック４２の状態をオン状態にすることが制御パターンに定められている場合、ＷＩＤを長くすることによって、トライアック４２の状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、ノイズの発生を抑制することができる。
【0101】
〔実施形態２〕
本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
【0102】
実施形態２では、図８のＳ３０１において実行する第２レジスタ書込処理（図９）およびＳ３０４において実行する第１レジスタ書込処理（図１１）は、共に図１２に示す処理となる。図１２は、実施形態２における第１レジスタ書込処理および第２レジスタ書込処理に関するフローチャートである。
【0103】
Ｓ６００において、ＣＰＵ４５は、図９のＳ４００と同様の判定を行う。すなわち、ＣＰＵ４５は、制御パターンに基づいて、今回、レジスタＲＥＧへ書き込む情報は、次のエッジの入力の検出タイミングにトライアック４２の状態をオン状態にするものであるか否かを判定する。ＣＰＵ４５は、今回、レジスタＲＥＧへ書き込む情報が次のエッジの入力の検出タイミングにトライアック４２の状態をオン状態にするものである場合は（Ｓ６００：ＹＥＳ）、Ｓ６０１に進む。一方、ＣＰＵ４５は、今回、レジスタＲＥＧへ書き込む情報が次のエッジの入力の検出タイミングにトライアック４２の状態をオン状態にするものでない場合は（Ｓ６００：ＮＯ）、Ｓ６０４に進む。
【0104】
Ｓ６０１において、ＣＰＵ４５は、制御パターンに基づいて、前回、レジスタＲＥＧへ書き込んだ情報は、トライアック４２の状態をオン状態にするものであったか否かを判定する。例えば、前回のｘ－１番目のエッジの入力の検出タイミングにおいて、制御パターン「ＯＮ ＯＮ ＯＦＦ」の２番目の「ＯＮ」に基づいて第２レジスタＲＥＧ２に情報を書き込んだ場合、ＣＰＵ４５は、今回のｘ番目のエッジの入力の検出タイミングにおいて、Ｓ６０１を肯定判定する。ＣＰＵ４５は、Ｓ６０１を肯定判定した場合は（Ｓ６０１：ＹＥＳ）、Ｓ６０２に進み、Ｓ６０１を否定判定した場合は（Ｓ６０１：ＮＯ）、Ｓ６０３に進む。
【0105】
Ｓ６０２において、ＣＰＵ４５は、変数Ｎに応じたレジスタＲＥＧへオン期間の情報を書き込む。このとき、ＣＰＵ４５は、遅延時間ＤＬＹを０に設定し、オン時間ＷＩＤを所定時間Ｔよりも長い時間に設定する。
【0106】
Ｓ６０３において、ＣＰＵ４５は、変数Ｎに応じたレジスタＲＥＧへオン期間の情報を書き込む。このとき、ＣＰＵ４５は、遅延時間ＤＬＹを０より長い時間に設定し、オン時間ＷＩＤを所定時間Ｔよりも短い時間に設定する。
【0107】
Ｓ６０４において、ＣＰＵ４５は、今回、レジスタＲＥＧへ書き込んだオン期間の情報がトライアック４２の状態をオン状態およびオフ状態のいずれにするものであったか、その情報を不図示の記憶部等に保持する。保持された情報は、次のエッジが検出された場合には、前回、レジスタＲＥＧへ書き込んだオン期間の情報がトライアック４２の状態をオン状態にするものであったか否かを示す情報となる。ＣＰＵ４５は、Ｓ６０１において、この情報に基づいて、前回、レジスタＲＥＧへ書き込んだ情報は、トライアック４２の状態をオン状態にするものであったか否かを判定することにしてもよい。
【0108】
図１３は、図１２のＳ６０２およびＳ６０３において設定されるオン期間の情報について説明するための図である。図１３では、ゼロクロス信号のエッジＥ４－Ｅ８が順に入力される。エッジＥ４およびＥ８の入力が検出されるタイミングには、制御パターンに基づいて、トライアック４２の状態をオフ状態にするものとする。また、エッジＥ５－Ｅ７の入力が検出されるタイミングには、制御パターンに基づいて、トライアック４２の状態をオン状態にするものとする。変数Ｎは、エッジＥ４を検出するタイミングにＮ＝１になっているものとする。
【0109】
（エッジＥ４の入力の検出タイミング）
エッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ５の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ４の１つ前のエッジの入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込んだオン期間の情報は、エッジＥ４の入力の検出タイミングにトライアック４２の状態をオフ状態にするものである。従って、エッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００を肯定判定し、Ｓ６０１を否定判定する。ＣＰＵ４５は、Ｓ６０３において、第１レジスタＲＥＧ１に遅延時間ＤＬＹ３、オン時間ＷＩＤ３および時間ＰＥＲ３を書き込む。遅延時間ＤＬＹ３は、０より大きい値に設定される。オン時間ＷＩＤ３は、所定時間Ｔより短い時間に設定される。例えば、オン時間ＷＩＤ３は、Ｔ－ＤＬＹ３＜ＷＩＤ３＜Ｔに設定される。
エッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ５の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ４の１つ前のエッジの入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込んだオン期間の情報は、エッジＥ４の入力の検出タイミングにトライアック４２の状態をオフ状態にするものである。従って、エッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００を肯定判定し、Ｓ６０１を否定判定する。ＣＰＵ４５は、Ｓ６０３において、第１レジスタＲＥＧ１に遅延時間ＤＬＹ３、オン時間ＷＩＤ３および時間ＰＥＲ３を書き込む。遅延時間ＤＬＹ３は、０より大きい値に設定される。オン時間ＷＩＤ３は、所定時間Ｔより短い時間に設定される。例えば、オン時間ＷＩＤ３は、Ｔ－ＤＬＹ３＜ＷＩＤ３＜Ｔに設定される。
【0110】
（エッジＥ５の検出タイミング）
エッジＥ５の入力の検出タイミングにおいて、第１ＰＷＭブロックＢＬ１が第１レジスタＲＥＧ１から遅延時間ＤＬＹ３、オン時間ＷＩＤ３および時間ＰＥＲ３を読み込み（図５のＳ１０１）、第１ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ６の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ５の１つ前のエッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５が第１レジスタＲＥＧ１へ書き込んだ情報は、エッジＥ５の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００およびＳ６０１を肯定判定する。ＣＰＵ４５は、Ｓ６０３において、第２レジスタＲＥＧ２に遅延時間ＤＬＹ４、オン時間ＷＩＤ４および時間ＰＥＲ４を書き込む。遅延時間ＤＬＹ４は、０に設定される。オン時間ＷＩＤ４は、所定時間Ｔより長い時間に設定される。
エッジＥ５の入力の検出タイミングにおいて、第１ＰＷＭブロックＢＬ１が第１レジスタＲＥＧ１から遅延時間ＤＬＹ３、オン時間ＷＩＤ３および時間ＰＥＲ３を読み込み（図５のＳ１０１）、第１ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ６の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ５の１つ前のエッジＥ４の入力の検出タイミングにおいて、ＣＰＵ４５が第１レジスタＲＥＧ１へ書き込んだ情報は、エッジＥ５の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００およびＳ６０１を肯定判定する。ＣＰＵ４５は、Ｓ６０３において、第２レジスタＲＥＧ２に遅延時間ＤＬＹ４、オン時間ＷＩＤ４および時間ＰＥＲ４を書き込む。遅延時間ＤＬＹ４は、０に設定される。オン時間ＷＩＤ４は、所定時間Ｔより長い時間に設定される。
【0111】
（エッジＥ６の検出タイミング）
エッジＥ６の検出タイミングにおいて、第２ＰＷＭブロックＢＬ２が第２レジスタＲＥＧ２から遅延時間ＤＬＹ４、オン時間ＷＩＤ４および時間ＰＥＲ４を読み込み（図５のＳ１０１）、第２ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ７の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ６の１つ前のエッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５が第２レジスタＲＥＧ２へ書き込んだオン期間の情報は、エッジＥ６の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００およびＳ６０１を肯定判定する。ＣＰＵ４５は、Ｓ６０３において、第３レジスタＲＥＧ３に遅延時間ＤＬＹ５、オン時間ＷＩＤ５および時間ＰＥＲ５を書き込む。遅延時間ＤＬＹ５は、０に設定される。オン時間ＷＩＤ５は、所定時間Ｔより長い時間に設定される。
エッジＥ６の検出タイミングにおいて、第２ＰＷＭブロックＢＬ２が第２レジスタＲＥＧ２から遅延時間ＤＬＹ４、オン時間ＷＩＤ４および時間ＰＥＲ４を読み込み（図５のＳ１０１）、第２ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ７の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。そして、エッジＥ６の１つ前のエッジＥ５の入力の検出タイミングにおいて、ＣＰＵ４５が第２レジスタＲＥＧ２へ書き込んだオン期間の情報は、エッジＥ６の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００およびＳ６０１を肯定判定する。ＣＰＵ４５は、Ｓ６０３において、第３レジスタＲＥＧ３に遅延時間ＤＬＹ５、オン時間ＷＩＤ５および時間ＰＥＲ５を書き込む。遅延時間ＤＬＹ５は、０に設定される。オン時間ＷＩＤ５は、所定時間Ｔより長い時間に設定される。
【0112】
（エッジＥ７の検出タイミング）
エッジＥ７の検出タイミングにおいて、第３ＰＷＭブロックＢＬ３が第３レジスタＲＥＧ３から遅延時間ＤＬＹ５、オン時間ＷＩＤ５および時間ＰＥＲ５を読み込み（図５のＳ１０１）、第３ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ７の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ８の入力の検出タイミングにトライアック４２の状態をオフ状態にするものである。そして、エッジＥ７の１つ前のエッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５が第３レジスタＲＥＧ３へ書き込んだオン期間の情報は、エッジＥ７の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ７の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００を否定判定し、レジスタＲＥＧに情報を書き込まない。
エッジＥ７の検出タイミングにおいて、第３ＰＷＭブロックＢＬ３が第３レジスタＲＥＧ３から遅延時間ＤＬＹ５、オン時間ＷＩＤ５および時間ＰＥＲ５を読み込み（図５のＳ１０１）、第３ＰＷＭ信号を出力する（Ｓ１０３）。また、エッジＥ７の入力の検出タイミングにおいて、ＣＰＵ４５がレジスタＲＥＧへ書き込むオン期間の情報は、エッジＥ８の入力の検出タイミングにトライアック４２の状態をオフ状態にするものである。そして、エッジＥ７の１つ前のエッジＥ６の入力の検出タイミングにおいて、ＣＰＵ４５が第３レジスタＲＥＧ３へ書き込んだオン期間の情報は、エッジＥ７の入力の検出タイミングにトライアック４２の状態をオン状態にするものである。従って、エッジＥ７の入力の検出タイミングにおいて、ＣＰＵ４５は、図１２のＳ６００を否定判定し、レジスタＲＥＧに情報を書き込まない。
【0113】
オン時間ＷＩＤ３をＴ－ＤＬＹ３より長く設定し、遅延時間ＤＬＹ４を０に設定しているため、エッジＥ６の入力の検出タイミング近傍にて、オンオフ信号が一時的にローレベルになることを防ぎ、ノイズの発生を防ぐことができる。また、オン時間ＷＩＤ４を所定時間Ｔよりも長く設定し、遅延時間ＤＬＹ５を０に設定しているため、エッジＥ７の入力の検出タイミング近傍にて、オンオフ信号が一時的にローレベルになることを防ぎ、ノイズの発生を防ぐことができる。
【0114】
〔実施形態２の作用効果〕
以上説明した実施形態２に係る画像形成装置１は、ＣＰＵ４５は、エッジＥ４等の入力を検出したタイミングに当該エッジＥ５等の入力を検出時のトライアック４２の状態をオン状態にしたこと、及び、次のエッジＥ６等の入力時のトライアック４２の状態をオン状態にすることがゼロクロス信号のエッジＥ５等の入力を検出したタイミングにおいて制御パターンに定められている場合、当該次のエッジＥ６等の入力に応じて遅延無しでパルス信号を出力するようにタイミングジェネレータ４６を制御する。
上記構成によれば、例えば、エッジＥ５の入力を検出した時のトライアック４２の状態をオン状態にしたこと、及び、次にエッジＥ６の入力を検出した時のトライアック４２の状態をオン状態にすることが制御パターンに定められている場合、エッジＥ６のタイミングジェネレータ４６の第２ＰＷＭブロックＢＬ２が遅延なし（遅延時間ＤＬＹ４＝０）で第２ＰＷＭ信号を出力させることで、トライアックの状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、パルス信号にオフがないため、ノイズの発生を防ぐことができる。
以上説明した実施形態２に係る画像形成装置１は、ＣＰＵ４５は、エッジＥ４等の入力を検出したタイミングに当該エッジＥ５等の入力を検出時のトライアック４２の状態をオン状態にしたこと、及び、次のエッジＥ６等の入力時のトライアック４２の状態をオン状態にすることがゼロクロス信号のエッジＥ５等の入力を検出したタイミングにおいて制御パターンに定められている場合、当該次のエッジＥ６等の入力に応じて遅延無しでパルス信号を出力するようにタイミングジェネレータ４６を制御する。
上記構成によれば、例えば、エッジＥ５の入力を検出した時のトライアック４２の状態をオン状態にしたこと、及び、次にエッジＥ６の入力を検出した時のトライアック４２の状態をオン状態にすることが制御パターンに定められている場合、エッジＥ６のタイミングジェネレータ４６の第２ＰＷＭブロックＢＬ２が遅延なし（遅延時間ＤＬＹ４＝０）で第２ＰＷＭ信号を出力させることで、トライアックの状態を連続してオン状態、すなわち、ヒータに交流電圧を連続して通電することができ、パルス信号にオフがないため、ノイズの発生を防ぐことができる。
【0115】
〔変形例〕
上記の実施形態１および実施形態２では、ゼロクロス回路４３は、交流電圧Ｖｉｎの電圧値の絶対値が所定の閾値電圧Ｖｔｈを下回ったタイミングに、ゼロクロス信号がハイレベルからローレベルに立ち下がり、交流電圧の電圧値の絶対値が閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がローレベルからハイレベルに立ち上がる回路構成とした。しかし、ゼロクロス回路４３の回路構成は、これだけに限定されない。例えば、ゼロクロス回路４３は、交流電圧Ｖｉｎの電圧値の絶対値が所定の閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がローレベルからハイレベルに立ち上がり、交流電圧の電圧値の絶対値が閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がハイレベルからローレベルに立ち下がる回路構成であってもよい。この場合、ラッチ回路４７は、ゼロクロス信号の立ち上がりが検出されたタイミングにエッジオン情報を保持することにすればよい。また、タイミングジェネレータ４６は、ゼロクロス信号の立ち上がりのエッジに応じてオンオフ信号を低圧電源４１へ出力することにすればよい。
上記の実施形態１および実施形態２では、ゼロクロス回路４３は、交流電圧Ｖｉｎの電圧値の絶対値が所定の閾値電圧Ｖｔｈを下回ったタイミングに、ゼロクロス信号がハイレベルからローレベルに立ち下がり、交流電圧の電圧値の絶対値が閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がローレベルからハイレベルに立ち上がる回路構成とした。しかし、ゼロクロス回路４３の回路構成は、これだけに限定されない。例えば、ゼロクロス回路４３は、交流電圧Ｖｉｎの電圧値の絶対値が所定の閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がローレベルからハイレベルに立ち上がり、交流電圧の電圧値の絶対値が閾値電圧Ｖｔｈを上回ったタイミングに、ゼロクロス信号がハイレベルからローレベルに立ち下がる回路構成であってもよい。この場合、ラッチ回路４７は、ゼロクロス信号の立ち上がりが検出されたタイミングにエッジオン情報を保持することにすればよい。また、タイミングジェネレータ４６は、ゼロクロス信号の立ち上がりのエッジに応じてオンオフ信号を低圧電源４１へ出力することにすればよい。
【0116】
上記の実施形態１および実施形態２では、タイミングジェネレータ４６は、それぞれが出力部の一例である、第１ＰＷＭブロックＢＬ１と、第２ＰＷＭブロックＢＬ２と、第３ＰＷＭブロックＢＬ３とを有するものとした。また、タイミングジェネレータ４６は、第１ＰＷＭブロックＢＬ１、第２ＰＷＭブロックＢＬ２および第３ＰＷＭブロックＢＬ３の各々に記憶部の一例であるレジスタＲＥＧを有するものとした。タイミングジェネレータ４６に設ける出力部が３つの場合、ＣＰＵ４５がラッチ回路４７にアクセスする周期が長いときに効果がある。しかし、タイミングジェネレータ４６に設ける出力部および記憶部の数は、３つずつに限定しない。タイミングジェネレータ４６は、出力部および記憶部を４つ以上有してもよく、第１ＰＷＭブロックＢＬ１と第２ＰＷＭブロックＢＬ２とだけを有することにしてもよい。
【0117】
タイミングジェネレータ４６を第１ＰＷＭブロックＢＬ１と第２ＰＷＭブロックＢＬ２とで構成する場合、ＣＰＵ４５は、レジスタＲＥＧへ新しい情報を書き込む前に、過去のエッジの入力の検出タイミングにレジスタＲＥＧへ書き込まれた情報に基づいたＰＷＭ信号の出力が完了しているかどうかを確認する。ＣＰＵ４５は、レジスタＲＥＧへ書き込まれた情報に基づいたＰＷＭ信号の出力が完了した後のエッジの入力の検出タイミングにレジスタＲＥＧへ新しい情報を書き込む。
【0118】
上記の実施形態１および実施形態２では、図７に示すように、サーミスタ３２が検知したヒータ３１の検知温度に応じて制御パターンを決定した。しかし、ヒータ３１の制御パターンは、図７に示すものだけに限定されない。例えば、図７に示した制御パターン以外の制御パターンを有することにしてもよいし、ヒータ３１の検知温度とヒータ３１の目標温度との差分Ｔｄに応じて制御パターンを決定することにしてもよい。
【0119】
本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。
【符号の説明】
【0120】
１ 画像形成装置
７ 定着部
３１ ヒータ
３２ サーミスタ
４１ 低圧電源
４２ トライアック
４３ ゼロクロス回路
４４ ＳＯＣ
４５ ＣＰＵ
４６ タイミングジェネレータ
７０ テーブル
ＤＬＹ、ＤＬＹ１、ＤＬＹ２、ＤＬＹ３、ＤＬＹ４、ＤＬＹ５ 遅延時間
Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７、Ｅ８ エッジ
ＷＩＤ、ＷＩＤ１、ＷＩＤ２、ＷＩＤ３、ＷＩＤ４、ＷＩＤ５ オン時間
ＲＥＧ レジスタ
ＲＥＧ１ 第１レジスタ
ＲＥＧ２ 第２レジスタ
ＲＥＧ３ 第３レジスタ
Ｔ 所定時間
Ｖｉｎ 交流電圧
Ｖｔｈ 閾値電圧
７ 定着部
３１ ヒータ
３２ サーミスタ
４１ 低圧電源
４２ トライアック
４３ ゼロクロス回路
４４ ＳＯＣ
４５ ＣＰＵ
４６ タイミングジェネレータ
７０ テーブル
ＤＬＹ、ＤＬＹ１、ＤＬＹ２、ＤＬＹ３、ＤＬＹ４、ＤＬＹ５ 遅延時間
Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７、Ｅ８ エッジ
ＷＩＤ、ＷＩＤ１、ＷＩＤ２、ＷＩＤ３、ＷＩＤ４、ＷＩＤ５ オン時間
ＲＥＧ レジスタ
ＲＥＧ１ 第１レジスタ
ＲＥＧ２ 第２レジスタ
ＲＥＧ３ 第３レジスタ
Ｔ 所定時間
Ｖｉｎ 交流電圧
Ｖｔｈ 閾値電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】