特開 2024-140772 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140772

(43)【公開日】2024-10-10

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01F 27/00 20060101AFI20241003BHJP

   H01F 17/00 20060101ALI20241003BHJP

   H01F 27/36 20060101ALI20241003BHJP

   H03H 7/01 20060101ALI20241003BHJP

   H03H 7/46 20060101ALI20241003BHJP

【ＦＩ】

H01F27/00 S

H01F17/00 D

H01F27/36 157

H03H7/01 A

H03H7/46 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023052098

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】松本 祐輝

【テーマコード（参考）】

5E058

5E070

5J024

【Ｆターム（参考）】

5E058CC13

5E070AA05

5E070AB07

5E070AB08

5E070CB13

5J024AA01

5J024CA01

5J024CA02

5J024CA03

5J024CA10

5J024DA04

5J024DA29

5J024DA33

5J024DA34

5J024DA35

5J024EA01

5J024EA02

5J024EA03

5J024KA03

(57)【要約】

【課題】所望の特性を実現しながら小型化が可能な積層型フィルタ装置を実現する。
【解決手段】電子部品１は、インダクタＬ４１，Ｌ４２と、インダクタＬ２１，Ｌ３１と、シールド構造体８０とを備えている。インダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々は、複数のインダクタ用導体層を含んでいる。複数のインダクタ用導体層は、積層体５０の第１の面５０Ａに最も近い第１の導体層と、積層体５０の第２の面５０Ｂに最も近い第２の導体層とを含んでいる。シールド構造体８０は、積層方向Ｔから見たときにインダクタＬ４１，Ｌ４２とインダクタＬ２１，Ｌ３１の間に配置されていると共に、インダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々の第２の導体層すなわち導体層７３３，７３５，７３６，７３７と、積層体５０の第１の面５０Ａとの間に配置されている。
【選択図】図１２

【特許請求の範囲】

【請求項1】

第１のインダクタと、
第２のインダクタと、
シールド構造体と、
前記第１のインダクタ、前記第２のインダクタおよび前記シールド構造体を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備え、
前記積層体は、前記複数の誘電体層の積層方向の両端に位置する第１の面および第２の面を有し、
前記第１のインダクタと前記第２のインダクタの各々は、前記積層方向において互いに所定の間隔を開けて配置された複数のインダクタ用導体層を含み、
前記複数のインダクタ用導体層は、前記第１の面に最も近い第１の導体層と、前記第２の面に最も近い第２の導体層とを含み、
前記シールド構造体は、前記積層方向から見たときに前記第１のインダクタと前記第２のインダクタの間に配置されていると共に、前記積層方向において前記第２の導体層と前記第１の面との間に配置されていることを特徴とする積層型電子部品。

【請求項2】

前記第１のインダクタの前記第１の導体層と、前記第２のインダクタの前記第１の導体層は、前記積層方向において互いに異なる位置に配置されていることを特徴とする請求項１記載の積層型電子部品。

【請求項3】

前記第２のインダクタの前記第１の導体層は、前記第１のインダクタの前記第１の導体層よりも前記第１の面により近い位置に配置され、
前記シールド構造体は、前記第２の面に最も近い特定の導体を含み、
前記積層方向における前記第２のインダクタの前記第１の導体層と前記特定の導体との間隔は、前記積層方向における前記第１のインダクタの前記第１の導体層と前記特定の導体との間隔よりも小さいことを特徴とする請求項２記載の積層型電子部品。

【請求項4】

前記第１のインダクタと前記第２のインダクタの各々は、所定の方向に延在する軸の周りに巻回され、
前記シールド構造体は、前記所定の方向と交差する方向に延在する特定の導体を含むことを特徴とする請求項１記載の積層型電子部品。

【請求項5】

前記シールド構造体は、複数のスルーホールと、少なくとも１つのシールド用導体層とを含むことを特徴とする請求項１記載の積層型電子部品。

【請求項6】

更に、前記積層体の表面に設けられると共にグランドに接続されるグランド電極を備え、
前記シールド構造体は、前記グランド電極に電気的に接続されていることを特徴とする請求項１記載の積層型電子部品。

【請求項7】

更に、第１の信号端子と、
第２の信号端子と、
前記第１の信号端子に接続されると共に前記第１のインダクタを含む第１の回路と、
前記第２の信号端子に接続されると共に前記第２のインダクタを含む第２の回路とを備え、
前記第１の信号端子、前記第２の信号端子、前記第１の回路および前記第２の回路は、前記積層体に一体化されていることを特徴とする請求項１ないし６のいずれかに記載の積層型電子部品。

【請求項8】

更に、前記積層体に一体化された共通端子を備え、
前記第１の回路は、回路構成上、前記共通端子と前記第１の信号端子との間に設けられ、
前記第２の回路は、回路構成上、前記共通端子と前記第２の信号端子との間に設けられ、
前記第１の回路と前記第２の回路は、分波器を構成することを特徴とする請求項７記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のインダクタを備えた積層型電子部品に関する。

【背景技術】

【0002】

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

【0003】

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣ共振器が用いられる。

【0004】

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。小型化に適した分波器としては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。

【0005】

ＬＣ共振器に用いられるインダクタからは、漏洩磁束が発生する。これにより、第１のフィルタのインダクタと第２のフィルタのインダクタとの間の電磁界結合が強くなりすぎると、所望の特性を実現することができなくなる。

【0006】

特許文献１には、コイルパターンの周囲にシールド壁を設けた積層インダクタが開示されている。この積層インダクタでは、積層体の積層方向において、コイルの上端とシールド壁の上端が同じ位置に配置され、コイルの下端とシールド壁の下端が同じ位置に配置されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平７－３２６５１７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ここで、積層体を用いて構成された分波器において、２つのインダクタ間の結合を抑制するために、２つのインダクタ間に、特許文献１のようなシールド構造体を設けることを考える。分波器が小型化すると、２つのインダクタの各々とシールド構造体との間隔も小さくなる。この場合、２つのインダクタの各々とシールド構造体との間で浮遊容量が生じ、所望の特性を実現することができない場合があった。

【0009】

上記の問題は、分波器に限らず、複数のインダクタを備えた積層型電子部品全般に当てはまる。

【0010】

本発明はかかる問題点に鑑みてなされたもので、その目的は、２つのインダクタ間にシールド構造体を設けながら、所望の特性を実現することが可能な積層型電子部品を提供することにある。

【課題を解決するための手段】

【0011】

本発明の積層型電子部品は、第１のインダクタと、第２のインダクタと、シールド構造体と、第１のインダクタ、第２のインダクタおよびシールド構造体を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。積層体は、複数の誘電体層の積層方向の両端に位置する第１の面および第２の面を有している。第１のインダクタと第２のインダクタの各々は、積層方向において互いに所定の間隔を開けて配置された複数のインダクタ用導体層を含んでいる。複数のインダクタ用導体層は、第１の面に最も近い第１の導体層と、第２の面に最も近い第２の導体層とを含んでいる。シールド構造体は、積層方向から見たときに第１のインダクタと第２のインダクタの間に配置されていると共に、積層方向において第２の導体層と第１の面との間に配置されている。

【発明の効果】

【0012】

本発明の積層型電子部品では、シールド構造体は、積層方向において第１および第２のインダクタの各々の第２の導体層と第１の面との間に配置されている。これにより、本発明によれば、所望の特性を実現することができるという効果を奏する。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施の形態に係る積層型電子部品の回路構成の一例を示す回路図である。

【図2】本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。

【図3】本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１３層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態に係る積層型電子部品の積層体における１４層目ないし１６層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態に係る積層型電子部品の積層体における１７層目ないし１９層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態に係る積層型電子部品の積層体における２０層目ないし２２層目の誘電体層のパターン形成面を示す説明図である。

【図10】本発明の一実施の形態に係る積層型電子部品の積層体における２３層目および２４層目の誘電体層のパターン形成面を示す説明図である。

【図11】本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。

【図12】本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す平面図である。

【図13】本発明の一実施の形態における共通端子と第１の信号端子との間の通過減衰特性の一例を示す特性図である。

【図14】本発明の一実施の形態における第１の信号端子の反射減衰特性の一例を示す特性図である。

【図15】本発明の一実施の形態における共通端子と第２の信号端子との間の通過減衰特性の一例を示す特性図である。

【図16】本発明の一実施の形態における第２の信号端子の反射減衰特性の一例を示す特性図である。

【図17】本発明の一実施の形態における共通端子と第３の信号端子との間の通過減衰特性の一例を示す特性図である。

【図18】本発明の一実施の形態における第３の信号端子の反射減衰特性の一例を示す特性図である。

【図19】本発明の一実施の形態における共通端子の反射減衰特性の一例を示す特性図である。

【図20】本発明の一実施の形態における第１の信号端子と第２の信号端子との間のアイソレーションの周波数特性の一例を示す特性図である。

【図21】本発明の一実施の形態における第２の信号端子と第３の信号端子との間のアイソレーションの周波数特性の一例を示す特性図である。

【図22】本発明の一実施の形態における第３の信号端子と第１の信号端子との間のアイソレーションの周波数特性の一例を示す特性図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。図１は、電子部品１の回路構成の一例を示す回路図である。図１には、電子部品１の例として、分波器（トリプレクサ）を示している。

【0015】

電子部品１は、共通端子２と、第１の信号端子３と、第２の信号端子４と、第３の信号端子５と、グランド端子６，７とを備えている。第１の信号端子３は、第１の通過帯域内の周波数の信号を選択的に通過させる。第２の信号端子４は、第１の通過帯域よりも高い第２の通過帯域内の周波数の信号を選択的に通過させる。第３の信号端子５は、第２の通過帯域よりも高い第３の通過帯域内の周波数の信号を選択的に通過させる。グランド端子６，７は、グランドに接続される。

【0016】

電子部品１は、更に、第１のフィルタ回路１０と、第２のフィルタ回路２０と、第３のフィルタ回路３０と、第４のフィルタ回路４０とを備えている。第１のフィルタ回路１０は、回路構成上、共通端子２と第１および第２の信号端子３，４との間に設けられている。第２のフィルタ回路２０は、回路構成上、第１のフィルタ回路１０と第１の信号端子３との間に設けられている。第３のフィルタ回路３０は、回路構成上、第１のフィルタ回路１０と第２の信号端子４との間に設けられている。第４のフィルタ回路４０は、回路構成上、共通端子２と第３の信号端子５との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

【0017】

第１のフィルタ回路１０は、第１の通過帯域と第２の通過帯域を含むが第３の通過帯域を含まない周波数帯域の信号を選択的に通過させるように構成されたフィルタである。第２のフィルタ回路２０は、第１の通過帯域を含むが第２の通過帯域を含まない周波数帯域の信号を選択的に通過させるように構成されたフィルタである。第３のフィルタ回路３０は、第２の通過帯域を含むが第１の通過帯域を含まない周波数帯域の信号を選択的に通過させるように構成されたフィルタである。第４のフィルタ回路４０は、第３の通過帯域を含むが第１の通過帯域と第２の通過帯域を含まない周波数帯域の信号を選択的に通過させるように構成されたフィルタである。

【0018】

第１および第２のフィルタ回路１０，２０の各々は、ローパスフィルタであってもよい。第３のフィルタ回路３０は、ハイパスフィルタであってもよい。第４のフィルタ回路４０は、ハイパスフィルタとローパスフィルタとを直列に接続することによって構成されたバンドパスフィルタであってもよい。

【0019】

電子部品１は、更に、共通端子２と第１の信号端子３とを接続する第１の経路と、共通端子２と第２の信号端子４とを接続する第２の経路と、共通端子２と第３の信号端子５とを接続する第３の経路とを備えている。第１および第２の経路は、共通端子２から第２のフィルタ回路２０と第３のフィルタ回路３０とが分岐する分岐点までは、同一の経路である。

【0020】

第１のフィルタ回路１０は、第１および第２の経路の各々の一部を構成する経路に設けられている。第２および第３のフィルタ回路２０，３０は、第１のフィルタ回路１０の後段に設けられている。第２のフィルタ回路２０は、第１の経路に設けられている。第３のフィルタ回路３０は、第２の経路に設けられている。第４のフィルタ回路４０は、第３の経路に設けられている。

【0021】

共通端子２に入力された第１の通過帯域内の周波数の第１の信号は、第１の経路すなわち第１および第２のフィルタ回路１０，２０を選択的に通過して、第１の信号端子３から出力される。共通端子２に入力された第２の通過帯域内の周波数の第２の信号は、第２の経路すなわち第１および第３のフィルタ回路１０，３０を選択的に通過して、第２の信号端子４から出力される。共通端子２に入力された第３の通過帯域内の周波数の第３の信号は、第３の経路すなわち第４のフィルタ回路４０を選択的に通過して、第３の信号端子５から出力される。このようにして、電子部品１は、第１ないし第３の信号を分離する。

【0022】

次に、図１を参照して、電子部品１の回路構成の一例について説明する。電子部品１は、更に、一端が共通端子２に接続されたインダクタＬ１０を備えている。第１および第４のフィルタ回路１０，４０は、インダクタＬ１０の他端に接続されている。

【0023】

第１のフィルタ回路１０は、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２，Ｃ１３とを含んでいる。インダクタＬ１１の一端は、インダクタＬ１０の他端に接続されている。インダクタＬ１２の一端は、インダクタＬ１１の他端に接続されている。インダクタＬ１３の一端は、インダクタＬ１２の他端に接続されている。

【0024】

キャパシタＣ１１の一端は、インダクタＬ１１とインダクタＬ１２との接続点に接続されている。キャパシタＣ１２の一端は、インダクタＬ１２とインダクタＬ１３との接続点に接続されている。キャパシタＣ１１，Ｃ１２の各他端は、グランド端子７に接続されている。キャパシタＣ１３は、インダクタＬ１２に対して並列に接続されている。

【0025】

第２および第３のフィルタ回路２０，３０は、第１のフィルタ回路１０のインダクタＬ１３の他端に接続されている。

【0026】

第２のフィルタ回路２０は、インダクタＬ２１，Ｌ２２と、キャパシタＣ２１，Ｃ２２，Ｃ２３とを含んでいる。インダクタＬ２１の一端は、第１のフィルタ回路１０のインダクタＬ１３の他端に接続されている。インダクタＬ２２の一端は、インダクタＬ２１の他端に接続されている。インダクタＬ２２の他端は、第１の信号端子３に接続されている。

【0027】

キャパシタＣ２１の一端は、インダクタＬ２１とインダクタＬ２２との接続点に接続されている。キャパシタＣ２２の一端は、インダクタＬ２２の他端に接続されている。キャパシタＣ２１，Ｃ２２の各他端は、グランド端子７に接続されている。キャパシタＣ２３は、インダクタＬ２２に対して並列に接続されている。

【0028】

第３のフィルタ回路３０は、インダクタＬ３１，Ｌ３２と、キャパシタＣ３１，Ｃ３２，Ｃ３３とを含んでいる。キャパシタＣ３１の一端は、第１のフィルタ回路１０のインダクタＬ１３の他端に接続されている。キャパシタＣ３２の一端は、キャパシタＣ３１の他端に接続されている。キャパシタＣ３２の他端は、第２の信号端子４に接続されている。

【0029】

キャパシタＣ３３の一端は、キャパシタＣ３１の一端に接続されている。キャパシタＣ３３の他端は、キャパシタＣ３２の他端に接続されている。

【0030】

インダクタＬ３１の一端は、キャパシタＣ３１とキャパシタＣ３２との接続点に接続されている。インダクタＬ３２の一端は、キャパシタＣ３２の他端に接続されている。インダクタＬ３１，Ｌ３２の各他端は、グランド端子７に接続されている。

【0031】

第４のフィルタ回路４０は、インダクタＬ４１，Ｌ４２，Ｌ４３，Ｌ４４と、キャパシタＣ４１，Ｃ４２，Ｃ４３，Ｃ４４，Ｃ４５，Ｃ４６，Ｃ４７，Ｃ４８，Ｃ４９，Ｃ５０とを含んでいる。キャパシタＣ４１の一端は、インダクタＬ１０の他端に接続されている。キャパシタＣ４２の一端は、キャパシタＣ４１の他端に接続されている。キャパシタＣ４３の一端は、キャパシタＣ４２の他端に接続されている。

【0032】

キャパシタＣ４４の一端は、キャパシタＣ４１の一端に接続されている。キャパシタＣ４４の他端は、キャパシタＣ４２とキャパシタＣ４３との接続点に接続されている。キャパシタＣ４５の一端は、キャパシタＣ４１とキャパシタＣ４２との接続点に接続されている。キャパシタＣ４５の他端は、キャパシタＣ４３の他端に接続されている。キャパシタＣ４６の一端は、キャパシタＣ４１の一端に接続されている。キャパシタＣ４６の他端は、キャパシタＣ４３の他端に接続されている。

【0033】

インダクタＬ４１の一端は、キャパシタＣ４１とキャパシタＣ４２との接続点に接続されている。インダクタＬ４２の一端は、キャパシタＣ４２とキャパシタＣ４３との接続点に接続されている。インダクタＬ４１，Ｌ４２の各他端は、グランド端子７に接続されている。

【0034】

インダクタＬ４３の一端は、キャパシタＣ４３の他端に接続されている。インダクタＬ４４の一端は、インダクタＬ４３の他端に接続されている。インダクタＬ４４の他端は、第３の信号端子５に接続されている。

【0035】

キャパシタＣ４７の一端は、インダクタＬ４３の一端に接続されている。キャパシタＣ４８の一端は、インダクタＬ４３とインダクタＬ４４との接続点に接続されている。キャパシタＣ４７，Ｃ４８の各他端は、グランド端子６に接続されている。

【0036】

キャパシタＣ４９は、インダクタＬ４３に対して並列に接続されている。キャパシタＣ５０は、インダクタＬ４４に対して並列に接続されている。

【0037】

第４のフィルタ回路４０において、インダクタＬ４１，Ｌ４２およびキャパシタＣ４１～Ｃ４６は、ハイパスフィルタを構成する。第４のフィルタ回路４０において、インダクタＬ４３，Ｌ４４およびキャパシタＣ４７～Ｃ５０は、ローパスフィルタを構成する。

【0038】

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

【0039】

電子部品１は、更に、積層された複数の誘電体層と、複数の導体（複数の導体層および複数のスルーホール）とを含む積層体５０を備えている。共通端子２、第１ないし第３の信号端子３～５、グランド端子６，７、第１ないし第４のフィルタ回路１０，２０，３０，４０、ならびにインダクタＬ１０は、積層体５０に一体化されている。

【0040】

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する第１の面５０Ａおよび第２の面５０Ｂと、第１の面５０Ａと第２の面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、第２の面５０Ｂおよび第１の面５０Ａに対して垂直になっている。

【0041】

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

【0042】

図２に示したように、第１の面５０Ａは、積層体５０における－Ｚ方向の端に位置する。第１の面５０Ａは、積層体５０の底面でもある。第２の面５０Ｂは、積層体５０におけるＺ方向の端に位置する。第２の面５０Ｂは、積層体５０の上面でもある。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

【0043】

電子部品１は、更に、積層体５０の第１の面５０Ａに設けられた電極１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９を備えている。電極１１１は、第１の面５０Ａと側面５０Ｃと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。電極１１３は、第１の面５０Ａと側面５０Ｄと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。電極１１５は、第１の面５０Ａと側面５０Ｄと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。電極１１７は、第１の面５０Ａと側面５０Ｃと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。

【0044】

電極１１２は、電極１１１と電極１１３との間に配置されている。電極１１４は、電極１１３と電極１１５との間に配置されている。電極１１６は、電極１１５と電極１１７との間に配置されている。電極１１８は、電極１１１と電極１１７との間に配置されている。電極１１９は、第１の面５０Ａの中央に配置されている。

【0045】

電極１１１は第２の信号端子４に対応し、電極１１３は第３の信号端子５に対応し、電極１１４はグランド端子６に対応し、電極１１５は共通端子２に対応し、電極１１６は第２の信号端子４に対応し、電極１１７は第１の信号端子３に対応している。グランド端子７は、電極１１２，１１６，１１８，１１９によって構成されている。従って、共通端子２、第１ないし第３の信号端子３～５ならびにグランド端子６，７は、積層体５０の第１の面５０Ａに設けられている。

【0046】

次に、図３（ａ）ないし図１０（ｂ）を参照して、積層体５０を構成する複数の誘電体層および複数の導体の一例について説明する。この例では、積層体５０は、積層された２４層の誘電体層を有している。以下、この２４層の誘電体層を、下から順に１層目ないし２４層目の誘電体層と呼ぶ。また、１層目ないし２４層目の誘電体層を符号５１～７４で表す。

【0047】

図３（ａ）ないし図９（ｃ）において、複数の円は複数のスルーホールを表している。誘電体層５１～７２の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、電極、導体層または他のスルーホールに接続されている。以下の説明では、複数のスルーホールの各々と、電極、導体層または他のスルーホールとの接続関係については、１層目ないし２４層目の誘電体層５１～７４が積層された状態における接続関係について説明している。

【0048】

また、図３（ａ）ないし図１０（ｂ）では、複数の導体層のうちの複数の特定の導体層と、複数のスルーホールのうちの複数の特定のスルーホールに、それぞれ符号を付している。

【0049】

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、電極１１１～１１９が形成されている。

【0050】

図３（ａ）において符号５１Ｔ２を付したスルーホールは、電極１１２に接続されている。なお、以下の説明では、符号５２Ｔ２を付したスルーホールを、単にスルーホール５２Ｔ２と記す。また、スルーホール５２Ｔ２以外の符号を付したスルーホールについても、スルーホール５２Ｔ２と同様に記す。

【0051】

図３（ａ）に示した２つのスルーホール５１Ｔ６は、電極１１６に接続されている。スルーホール５１Ｔ８，５１Ｔ９は、それぞれ、電極１１８，１１９に接続されている。

【0052】

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、それぞれ符号５２１，５２２，５２３，５２４を付した４つの導体層が形成されている。なお、以下の説明では、符号５２１を付した導体層を、単に導体層５２１と記す。また、導体層５２１以外の符号を付した導体層についても、導体層５２１と同様に記す。

【0053】

導体層５２１は、インダクタ用の導体層であり、導体層５２５に接続されている。導体層５２３は、導体層５２２に接続されている。図３（ｂ）では、２つの導体層の境界を点線で示している。なお、これ以降の説明で使用される図３（ｂ）と同様の図においても、２つの導体層の境界については、点線で示している。

【0054】

スルーホール５１Ｔ２と図３（ｂ）に示したスルーホール５２Ｔ１は、導体層５２４に接続されている。スルーホール５１Ｔ６，５１Ｔ８と図３（ｂ）に示したスルーホール５２Ｔ２，５２Ｔ３は、導体層５２５に接続されている。

【0055】

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、インダクタ用の導体層５３１と、導体層５３２，５３３，５３４，５３５，５３６，５３７が形成されている。また、スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３は、それぞれ、図３（ｃ）に示したスルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３に接続されている。

【0056】

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、インダクタ用の導体層５４１と、導体層５４２，５４３，５４４，５４５，５４６が形成されている。また、スルーホール５３Ｔ１，５３Ｔ３は、それぞれ、図４（ａ）に示したスルーホール５４Ｔ１，５４Ｔ３に接続されている。スルーホール５３Ｔ２と図４（ａ）に示したスルーホール５４Ｔ２は、導体層５４３に接続されている。

【0057】

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、インダクタ用の導体層５５１と、導体層５５２，５５３，５５４，５５５，５５６，５５７が形成されている。導体層５５６は、導体層５５４に接続されている。また、スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３は、それぞれ、図４（ｂ）に示したスルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３に接続されている。

【0058】

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、インダクタ用の導体層５６１，５６２と、導体層５６３，５６４，５６５，５６６，５６７，５６８，５６９が形成されている。また、スルーホール５５Ｔ１，５５Ｔ３は、それぞれ、図４（ｃ）に示したスルーホール５６Ｔ１，５６Ｔ３に接続されている。スルーホール５５Ｔ２と図４（ｃ）に示したスルーホール５６Ｔ２は、導体層５６９に接続されている。

【0059】

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、インダクタ用の導体層５７１，５７２と、導体層５７３，５７４，５７５，５７６，５７７が形成されている。また、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３は、それぞれ、図５（ａ）に示したスルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３に接続されている。

【0060】

図５（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、インダクタ用の導体層５８１と、導体層５８２，５８３が形成されている。また、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３は、それぞれ、図５（ｂ）に示したスルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３に接続されている。

【0061】

図５（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、インダクタ用の導体層５９１と、導体層５９２，５９３，５９４が形成されている。導体層５９１，５９２の各々は、導体層５９４に接続されている。また、スルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３は、それぞれ、図５（ｃ）に示したスルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３に接続されている。

【0062】

図６（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１が形成されている。また、スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３は、それぞれ、図６（ａ）に示したスルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３に接続されている。

【0063】

図６（ｂ）は、１１層目および１２層目の誘電体層６１，６２の各々のパターン形成面を示している。スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３は、それぞれ、誘電体層６１に形成されたスルーホール６１Ｔ１，６１Ｔ２，６１Ｔ３に接続されている。また、誘電体層６１，６２では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。

【0064】

図６（ｃ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１と、インダクタ用の導体層６３３，６３５が形成されている。また、誘電体層６２に形成されたスルーホール６１Ｔ１，６１Ｔ２，６１Ｔ３と、図６（ｃ）に示したスルーホール６３Ｔ１，６３Ｔ２，６３Ｔ３は、導体層６３１に接続されている。

【0065】

図７（ａ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、導体層６４１と、インダクタ用の導体層６４３，６４５が形成されている。また、スルーホール６３Ｔ１，６３Ｔ２，６３Ｔ３は、導体層６４１に接続されている。

【0066】

図７（ｂ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、インダクタ用の導体層６５４が形成されている。図７（ｃ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、インダクタ用の導体層６６３，６６４，６６５が形成されている。

【0067】

図８（ａ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７３，６７４，６７５が形成されている。図８（ｂ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、インダクタ用の導体層６８１，６８８が形成されている。図８（ｃ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、導体層６９１，６９３，６９５，６９６，６９７，６９８が形成されている。

【0068】

図９（ａ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、インダクタ用の導体層７０１，７０２，７０３，７０５，７０６，７０７，７０８，７０９が形成されている。図９（ｂ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層７１１，７１２，７１４，７１６，７１７，７１８，７１９が形成されている。図９（ｃ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、導体層７２１，７２２，７２３，７２４，７２５，７２６，７２７，７２８，７２９が形成されている。

【0069】

図１０（ａ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、インダクタ用の導体層７３１，７３２，７３３，７３４，７３５，７３６，７３７，７３８，７３９が形成されている。図１０（ｂ）は、２４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、マーク７４１が形成されている。

【0070】

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の第１の面５０Ａになり、２４層目の誘電体層７４のパターン形成面とは反対側の面が積層体５０の第２の面５０Ｂになるように、１層目ないし２４層目の誘電体層５１～７４が積層されて構成される。

【0071】

図１１は、１層目ないし２４層目の誘電体層５１～７４が積層されて構成された積層体５０の内部を示している。図１１に示したように、積層体５０の内部では、図３（ａ）ないし図１０（ａ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図１１では、マーク７４１を省略している。

【0072】

以下、図１に示した電子部品１の回路の構成要素と、図３（ｂ）ないし図１０（ａ）に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、インダクタＬ１０について説明する。インダクタＬ１０は、インダクタ用の導体層５６２，５７２と、これらの導体層を接続するスルーホールとによって構成されている。

【0073】

次に、第１のフィルタ回路１０の構成要素について説明する。インダクタＬ１１は、インダクタ用の導体層６８１，６９１，７０１，７１１，７２１，７３１と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ１２は、インダクタ用の導体層７０２，７１２，７２２，７３２と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ１３は、インダクタ用の導体層５７１，５８１，５９１と、これらの導体層を接続する複数のスルーホールとによって構成されている。

【0074】

キャパシタＣ１１は、導体層５３２，５４２と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１２は、導体層５５２，５６３，５７３と、これらの導体層の間の誘電体層５５，５６とによって構成されている。キャパシタＣ１３は、導体層５４２，５５２，５６４と、これらの導体層の間の誘電体層５４，５５とによって構成されている。

【0075】

次に、第２のフィルタ回路２０の構成要素について説明する。インダクタＬ２１は、インダクタ用の導体層６３３，６４３，６６３，６７３，６９３，７０３，７２３，７３３と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ２２は、インダクタ用の導体層６５４，６６４，６７４，７１４，７２４，７３４と、これらの導体層を接続する複数のスルーホールとによって構成されている。

【0076】

キャパシタＣ２１は、導体層５３３，５４３，５５３と、これらの導体層の間の誘電体層５３，５４とによって構成されている。キャパシタＣ２２は、電極１１７と導体層５４３と電極１１７と導体層５４３との間の誘電体層５１～５３によって構成される容量と、互いに近接する電極１１７と電極１１６，１１８，１１９との間に生じる浮遊容量とを含んでいる。キャパシタＣ２３は、導体層５５３，５６５，５７４，５８２と、これらの導体層の間の誘電体層５５～５７とによって構成されている。

【0077】

次に、第３のフィルタ回路３０の構成要素について説明する。インダクタＬ３１は、インダクタ用の導体層６３５，６４５，６６５，６７５，６９５，７０５，７２５，７３５と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ３２は、インダクタ用の導体層５２１，５３１，５４１，５５１，５６１と、これらの導体層を接続する複数のスルーホールとによって構成されている。

【0078】

キャパシタＣ３１は、導体層５９２，６０１と、これらの導体層の間の誘電体層５９とによって構成されている。キャパシタＣ３２は、導体層５８３，５９３と、これらの導体層の間の誘電体層５８とによって構成されている。キャパシタＣ３３は、導体層５７５，５８３，５９２と、これらの導体層の間の誘電体層５７，５８とによって構成されている。

【0079】

次に、第４のフィルタ回路４０の構成要素について説明する。インダクタＬ４１は、インダクタ用の導体層６９６，７０６，７１６，７２６，７３６と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ４２は、インダクタ用の導体層６９７，７０７，７１７，７２７，７３７と、これらの導体層を接続する複数のスルーホールとによって構成されている。

【0080】

インダクタＬ４３は、インダクタ用の導体層６８８，６９８，７０８，７１８，７２８，７３８と、これらの導体層を接続する複数のスルーホールとによって構成されている。インダクタＬ４４は、導体層７０９，７１９と、導体層７０９，７１９を接続する２つのスルーホールと、導体層５６８，７０９を接続する複数のスルーホールと、導体層５７７，７０９を接続する複数のスルーホールとによって構成されている。

【0081】

キャパシタＣ４１は、導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ４２は、導体層５５５，５６６と、これらの導体層の間の誘電体層５５とによって構成されている。キャパシタＣ４３は、導体層５２２，５３４，５４５，５５５，５６７，５７６と、これらの導体層の間の誘電体層５２～５６とによって構成されている。

【0082】

キャパシタＣ４４は、導体層５３５，５５５と、これらの導体層の間の誘電体層５３，５４とによって構成されている。キャパシタＣ４５は、導体層５４５，５５６と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ４６は、導体層５３６，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。

【0083】

キャパシタＣ４７は、導体層５２３，５３７と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ４８は、導体層５３７，５４６と、これらの導体層の間の誘電体層５３とによって構成されている。

【0084】

キャパシタＣ４９は、導体層７０８，７１８と、これらの導体層の間の誘電体層７０とによって構成されている。キャパシタＣ５０は、導体層５４６，５５７，５６８，５７７と、これらの導体層の間の誘電体層５４～５６とによって構成されている。

【0085】

次に、図１ないし図１２を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。図１２は、積層体５０の内部を示す側面図である。

【0086】

電子部品１は、積層体５０に一体化されたシールド構造体８０を備えている。シールド構造体８０は、グランドに接続される複数の導体によって構成されている。本実施の形態では、シールド構造体８０は、導体層５６９，６３１，６４１と、スルーホール５２Ｔ１～５２Ｔ３，５３Ｔ１～５３Ｔ３，５４Ｔ１～５４Ｔ３，５５Ｔ１～５５Ｔ３，５６Ｔ１～５６Ｔ３，５７Ｔ１～５７Ｔ３，５８Ｔ１～５８Ｔ３，５９Ｔ１～５９Ｔ３，６０Ｔ１～６０Ｔ３，６１Ｔ１～６１Ｔ３，６３Ｔ１～６３Ｔ３とによって構成されている。

【0087】

シールド構造体８０は、グランドに接続される電極１１２，１１６，１１８，１１９に電気的に接続されている。具体的には、シールド構造体８０のスルーホール５２Ｔ１は、導体層５２４およびスルーホール５１Ｔ２を介して電極１１２に電気的に接続されている。シールド構造体８０のスルーホール５２Ｔ２，５２Ｔ３は、導体層５２５およびスルーホール５１Ｔ６，５１Ｔ８，５１Ｔ９を介して電極１１６，１１８，１１９に電気的に接続されている。

【0088】

シールド構造体８０は、積層方向Ｔから見たときに、インダクタＬ２１，Ｌ３１とインダクタＬ４１，Ｌ４２との間に配置されている。インダクタＬ２１，Ｌ３１の各々は、本発明における「第２のインダクタ」に対応する。インダクタＬ４１，Ｌ４２の各々は、本発明における「第１のインダクタ」に対応する。

【0089】

インダクタＬ２１は、積層方向Ｔにおいて互いに所定の間隔を開けて配置された複数のインダクタ用の導体層６３３，６４３，６６３，６７３，６９３，７０３，７２３，７３３を含んでいる。ここで、インダクタを構成する複数の導体層のうち、積層体５０の第１の面５０Ａに最も近い位置に配置された導体層を第１の導体層と言い、積層体５０の第２の面５０Ｂに最も近い位置に配置された導体層を第２の導体層と言う。インダクタＬ３１では、導体層６３３が第１の導体層に対応し、導体層７３３が第２の導体層に対応する。

【0090】

インダクタＬ３１は、積層方向Ｔにおいて互いに所定の間隔を開けて配置された複数のインダクタ用の導体層６３５，６４５，６６５，６７５，６９５，７０５，７２５，７３５を含んでいる。インダクタＬ３１では、導体層６３５が第１の導体層に対応し、導体層７３５が第２の導体層に対応する。

【0091】

インダクタＬ４１は、積層方向Ｔにおいて互いに所定の間隔を開けて配置された複数のインダクタ用の導体層６９６，７０６，７１６，７２６，７３６を含んでいる。インダクタＬ４１では、導体層６９６が第１の導体層に対応し、導体層７３６が第２の導体層に対応する。

【0092】

インダクタＬ４２は、積層方向Ｔにおいて互いに所定の間隔を開けて配置された複数のインダクタ用の導体層６９７，７０７，７１７，７２７，７３７を含んでいる。インダクタＬ４２では、導体層６９７が第１の導体層に対応し、導体層７３７が第２の導体層に対応する。

【0093】

シールド構造体８０は、積層方向Ｔにおいて、インダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々の第２の導体層すなわち導体層７３３，７３５，７３６，７３７と、積層体５０の第１の面５０Ａとの間に配置されている。

【0094】

インダクタＬ２１，Ｌ３１の各々の第１の導体層すなわち導体層６３３，６３５は、インダクタＬ４１，Ｌ４２の各々の第１の導体層すなわち導体層６９６，６９７よりも第１の面５０Ａにより近い位置に配置されている。

【0095】

シールド構造体８０は、積層体５０の第２の面５０Ｂに最も近い特定の導体である導体層６４１を含んでいる。積層方向ＴにおけるインダクタＬ２１，Ｌ３１の各々の第１の導体層すなわち導体層６３３，６３５とシールド構造体８０の導体層６４１との間隔は、積層方向ＴにおけるインダクタＬ４１，Ｌ４２の各々の第１の導体層すなわち導体層６９６，６９７とシールド構造体８０の導体層６４１との間隔よりも小さい。本実施の形態では特に、シールド構造体８０の導体層６４１は、積層方向Ｔにおいて、インダクタＬ２１，Ｌ３１の導体層６３３，６３５とインダクタＬ４１，Ｌ４２の導体層６９６，６９７との間に配置されている。

【0096】

インダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々は、積層方向Ｔに平行な方向に延在する軸の周りに巻回されている。シールド構造体８０の導体層６３１，６４１の各々は、上記軸と交差する方向に延在している。本実施の形態では特に、導体層６３１，６４１の各々は、Ｙ方向に平行な方向に延在している。

【0097】

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、シールド構造体８０は、積層方向Ｔから見たときに、インダクタＬ２１，Ｌ３１とインダクタＬ４１，Ｌ４２との間に配置されると共に、積層方向ＴにおいてインダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々の第２の導体層すなわち導体層７３３，７３５，７３６，７３７と、積層体５０の第１の面５０Ａとの間に配置されている。本実施の形態では特に、インダクタＬ２１，Ｌ３１の各々の第１の導体層すなわち導体層６３３，６３５は、インダクタＬ４１，Ｌ４２の各々の第１の導体層すなわち導体層６９６，６９７よりも第１の面５０Ａにより近い位置に配置されている。本実施の形態によれば、シールド構造体８０によって、インダクタＬ２１，Ｌ３１の各々の漏洩磁束がインダクタＬ４１，Ｌ４２と磁気結合することを抑制することができる。

【0098】

また、本実施の形態によれば、積層方向Ｔにおいてシールド構造体８０のうち積層体５０の第２の面５０Ｂに最も近い特定の導体がインダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々の第２の導体層と同じ位置に配置されている場合または第２の導体層よりも第２の面５０Ｂにより近い位置に配置されている場合に比べて、インダクタＬ２１，Ｌ３１，Ｌ４１，Ｌ４２の各々とシールド構造体８０との間に浮遊容量が発生することを抑制することができる。

【0099】

また、本実施の形態では、積層方向ＴにおけるインダクタＬ２１，Ｌ３１の各々の第１の導体層すなわち導体層６３３，６３５とシールド構造体８０の導体層６４１との間隔は、積層方向ＴにおけるインダクタＬ４１，Ｌ４２の各々の第１の導体層すなわち導体層６９６，６９７とシールド構造体８０の導体層６４１との間隔よりも小さい。従って、本実施の形態では、シールド構造体８０の導体層６４１は、インダクタＬ４１，Ｌ４２の各々の第１の導体層すなわち導体層６９６，６９７よりも積層体５０の第１の面５０Ａにより近い位置に配置されている。これにより、本実施の形態によれば、インダクタＬ４１，Ｌ４２の各々とシールド構造体８０との間に浮遊容量が発生することをより効果的に抑制することができる。

【0100】

また、本実施の形態では、インダクタＬ４１，Ｌ４２の各々から第１の面５０Ａに向かって漏洩する漏洩磁束の大部分は、インダクタＬ２１，Ｌ３１の各々を構成する複数の導体層によって、インダクタＬ２１，Ｌ３１の各々の内側に入り込むことが妨げられる。これにより、本実施の形態によれば、インダクタＬ４１，Ｌ４２がインダクタＬ２１，Ｌ３１と磁気結合することを抑制することができる。

【0101】

また、本実施の形態では、第２のフィルタ回路２０はインダクタＬ２１を含み、第３のフィルタ回路３０はインダクタＬ３１を含み、第４のフィルタ回路４０は、インダクタＬ４１，Ｌ４２を含んでいる。本実施の形態によれば、インダクタＬ２１とインダクタＬ４１，Ｌ４２とが磁気結合することを抑制することができることから、第２のフィルタ回路２０と第４のフィルタ回路４０との間の不要な結合を抑制することができる。

【0102】

また、本実施の形態では、第２のフィルタ回路２０は第１の信号端子３に接続され、第４のフィルタ回路４０は第３の信号端子５に接続されている。本実施の形態によれば、第２のフィルタ回路２０と第４のフィルタ回路４０との間の不要な結合を抑制することによって、第１の信号端子３と第３の信号端子５との間のアイソレーションを十分に大きくすることができる。

【0103】

同様に、本実施の形態によれば、インダクタＬ３１とインダクタＬ４１，Ｌ４２とが磁気結合することを抑制することができることから、第３のフィルタ回路３０と第４のフィルタ回路４０との間の不要な結合を抑制することができると共に、第３のフィルタ回路３０が接続された第２の信号端子４と第３の信号端子５との間のアイソレーションを十分に大きくすることができる。

【0104】

図１に示した例では特に、第３のフィルタ回路３０は、ハイパスフィルタである。また、インダクタＬ４１，Ｌ４２は、第４のフィルタ回路４０のうちのハイパスフィルタを構成する。インダクタＬ３１，Ｌ４１，Ｌ４２は、実質的に同一の機能を有している。本実施の形態によれば、同一の機能を有するインダクタ同士が結合して２つの回路間でクロストークが発生することを抑制することができる。

【0105】

以上のことから、本実施の形態によれば、シールド構造体８０を設けながら、所望の特性を実現することができる。

【0106】

次に、本実施の形態に係る電子部品１の特性の一例について説明する。ここでは、比較例の電子部品の特性と比較しながら、本実施の形態に係る電子部品１の特性について説明する。比較例の電子部品の構成は、シールド構造体８０が設けられていない点を除いて、本実施の形態に係る電子部品１の構成と同じである。従って、以下で説明する本実施の形態に係る電子部品１の特性と比較例の電子部の特性の違いは、シールド構造体８０に起因するものである。

【0107】

始めに、第１の信号端子３に関わる特性について説明する。図１３は、共通端子２と第１の信号端子３との間の通過減衰特性の一例を示す特性図である。図１４は、第１の信号端子３の反射減衰特性の一例を示す特性図である。図１３および図１４において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１３および図１４において、実線の曲線は本実施の形態に係る電子部品１の減衰量を示し、破線の曲線は比較例の電子部品の減衰量を示している。なお、これ以降の説明で使用する図１３および図１４と同様の図においても、本実施の形態に係る電子部品１の減衰量は実線で示し、比較例の電子部品の減衰量は破線で示す。

【0108】

図１３において通過減衰量が０に近い値になる周波数領域は、第１の通過帯域を示している。図１３から理解されるように、第１の通過帯域よりも高い周波数領域において、本実施の形態に係る電子部品１の通過減衰量は、比較例の電子部品の通過減衰量よりも大きくなっている。

【0109】

次に、第２の信号端子４に関わる特性について説明する。図１５は、共通端子２と第２の信号端子４との間の通過減衰特性の一例を示す特性図である。図１６は、第２の信号端子４の反射減衰特性の一例を示す特性図である。図１５および図１６において、横軸は周波数を示し、縦軸は減衰量を示している。図１５において通過減衰量が０に近い値になる周波数領域は、第２の通過帯域を示している。図１５から理解されるように、第２の通過帯域よりも高い周波数領域において、本実施の形態に係る電子部品１の通過減衰量は、比較例の電子部品よりも大きくなっている。

【0110】

次に、第３の信号端子５に関わる特性について説明する。図１７は、共通端子２と第３の信号端子５との間の通過減衰特性の一例を示す特性図である。図１８は、第３の信号端子５の反射減衰特性の一例を示す特性図である。図１７および図１８において、横軸は周波数を示し、縦軸は減衰量を示している。図１７において通過減衰量が０に近い値なる周波数領域は、第３の通過帯域を示している。図１８から理解されるように、第３の通過帯域内の周波数領域において、本実施の形態に係る電子部品１の反射減衰量は、比較例の電子部品よりも大きくなっている。

【0111】

次に、共通端子２に関わる特性について説明する。図１９は、共通端子の反射減衰特性の一例を示す特性図である。図１９において、横軸は周波数を示し、縦軸は減衰量を示している。図１９から理解されるように、第３の通過帯域（図１７参照）内の周波数領域において、本実施の形態に係る電子部品１の反射減衰量は、比較例の電子部品よりも大きくなっている。

【0112】

次に、アイソレーションについて説明する。２つの信号端子間のアイソレーションＩは、２つの信号端子の一方に入力する高周波信号の電力Ｐ１と、２つの信号端子の他方から出力される信号の電力Ｐ２とを用いて、下記の式（１）によって算出することができる。

【0113】

Ｉ＝１０ｌｏｇ（Ｐ２／Ｐ１） …（１）

【0114】

図２０は、第１の信号端子３と第２の信号端子４との間のアイソレーションを示している。図２１は、第２の信号端子４と第３の信号端子５との間のアイソレーションを示している。図２２は、第３の信号端子５と第１の信号端子３との間のアイソレーションを示している。図２０ないし図２２において、横軸は周波数を示し、縦軸はアイソレーションを示している。また、図２０ないし図２２において、実線の曲線は本実施の形態に係る電子部品１のアイソレーションを示し、破線の曲線は比較例の電子部品のアイソレーションを示している。

【0115】

図２０から理解されるように、第１の信号端子３と第２の信号端子４との間のアイソレーションは、本実施の形態に係る電子部品１と比較例の電子部品との間でほとんど差が無かった。図２１から理解されるように、本実施の形態に係る電子部品１の、第２の信号端子４と第３の信号端子５との間のアイソレーションは、第３の通過帯域（図１７参照）内の周波数領域において、比較例の電子部品よりも大きくなっている。図２２から理解されるように、第１の通過帯域（図１３参照）よりも高い周波数領域において、本実施の形態に係る電子部品１の、第３の信号端子５と第１の信号端子３との間のアイソレーションには、比較例の電子部品よりも大きなピークが形成されている。

【0116】

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の積層型電子部品は、トリプレクサに限らず、ダイプレクサやクアッドプレクサ等の分波器であってもよい。

【0117】

また、積層体５０の第２の面５０Ｂに最も近いシールド構造体８０の特定の導体は、積層方向Ｔにおいて、インダクタＬ２１，Ｌ３１の各々の第１の導体層すなわち導体層６３３，６３５と同じ位置にあってもよいし、導体層６３３，６３５よりも第２の面５０Ｂにより近い位置にあってもよい。

【0118】

以上説明したように、本発明の積層型電子部品は、第１のインダクタと、第２のインダクタと、シールド構造体と、第１のインダクタ、第２のインダクタおよびシールド構造体を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。積層体は、複数の誘電体層の積層方向の両端に位置する第１の面および第２の面を有している。第１のインダクタと第２のインダクタの各々は、積層方向において互いに所定の間隔を開けて配置された複数のインダクタ用導体層を含んでいる。複数のインダクタ用導体層は、第１の面に最も近い第１の導体層と、第２の面に最も近い第２の導体層とを含んでいる。シールド構造体は、積層方向から見たときに第１のインダクタと第２のインダクタの間に配置されていると共に、積層方向において第２の導体層と第１の面との間に配置されている。

【0119】

本発明の積層型電子部品において、第１のインダクタの第１の導体層と、第２のインダクタの第１の導体層は、積層方向において互いに異なる位置に配置されていてもよい。第２のインダクタの第１の導体層は、第１のインダクタの第１の導体層よりも第１の面により近い位置に配置されていてもよい。シールド構造体は、第２の面に最も近い特定の導体を含んでいてもよい。積層方向における第２のインダクタの第１の導体層と特定の導体との間隔は、積層方向における第１のインダクタの第１の導体層と特定の導体との間隔よりも小さくてもよい。

【0120】

また、本発明の積層型電子部品において、第１のインダクタと第２のインダクタの各々は、所定の方向に延在する軸の周りに巻回されていてもよい。シールド構造体は、所定の方向と交差する方向に延在する特定の導体を含んでいてもよい。

【0121】

また、本発明の積層型電子部品において、シールド構造体は、複数のスルーホールと、少なくとも１つのシールド用導体層とを含んでいてもよい。

【0122】

また、本発明の積層型電子部品は、更に、積層体の表面に設けられると共にグランドに接続されるグランド電極を備えていてもよい。シールド構造体は、グランド電極に電気的に接続されていてもよい。

【0123】

また、本発明の積層型電子部品は、更に、第１の信号端子と、第２の信号端子と、第１の信号端子に接続されると共に第１のインダクタを含む第１の回路と、第２の信号端子に接続されると共に第２のインダクタを含む第２の回路とを備えていてもよい。第１の信号端子、第２の信号端子、第１の回路および第２の回路は、積層体に一体化されていてもよい。本発明の積層型電子部品は、更に、積層体に一体化された共通端子を備えていてもよい。第１の回路は、回路構成上、共通端子と第１の信号端子との間に設けられていてもよい。第２の回路は、回路構成上、共通端子と第２の信号端子との間に設けられていてもよい。第１の回路と第２の回路は、分波器を構成してもよい。

【符号の説明】

【0124】

１…電子部品、２…共通端子、３…第１の信号端子、４…第２の信号端子、５…第３の信号端子、６，７…グランド端子、１０…第１のフィルタ回路、２０…第２のフィルタ回路、３０…第３のフィルタ回路、４０…第４のフィルタ回路、５０…積層体、５０Ａ…第１の面、５０Ｂ…第２の面、５０Ｃ～５０Ｆ…側面、５１～７４…誘電体層、８０…シールド構造体、１１１～１１９…電極、Ｃ１１～Ｃ１３，Ｃ２１～Ｃ２３，Ｃ３１～Ｃ３３，Ｃ４１～Ｃ５０…キャパシタ、Ｌ１０～Ｌ１３，Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３２，Ｌ４１～Ｌ４４…インダクタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】