特開 2024-140946 スイッチング回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024140946

(43)【公開日】2024-10-10

(54)【発明の名称】スイッチング回路

(51)【国際特許分類】

   H02M 3/155 20060101AFI20241003BHJP

【ＦＩ】

H02M3/155 H

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023052332

(22)【出願日】2023-03-28

(71)【出願人】

【識別番号】000000262

【氏名又は名称】株式会社ダイヘン

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】河野 真吾

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA15

5H730AS04

5H730BB14

5H730BB57

5H730DD04

5H730DD12

5H730EE59

5H730FD01

5H730FD41

5H730FG05

(57)【要約】      （修正有）

【課題】直列接続のスイッチング素子におけるＶｄｓを測定することなく各スイッチング素子の電圧をバランスされた状態に制御する。
【解決手段】スイッチング回路１は、直流電圧源１０と、直流電圧源１０の高電位側端子１１に接続されたインダクタ３０と、複数のスイッチング素子が直列に接続されたスイッチング部２０と、少なくとも１つのダイオードで構成された導通部４０と、各スイッチング素Ｑ１，Ｑ２のターンＯＮおよびターンＯＦＦの制御を行う制御部８０とを有し、制御部８０は、出力電圧が設定値となるように、各スイッチング素子Ｑ１，Ｑ２のＯＮ・ＯＦＦ動作のデューティ比を定める主制御部８１と、各スイッチング素子Ｑ１，Ｑ２のＯＦＦ期間における各スイッチング素子Ｑ１，Ｑ２の第１端子と第２端子の電位差が、各平均値に近づくように、各スイッチング素子Ｑ１，Ｑ２のターンＯＦＦのタイミングを補正するタイミング補正部８２と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

高電位側端子と低電位側端子とを有しており、設定された直流電圧を出力する直流電圧源と、
一端が前記直流電圧源の高電位側端子に接続されたインダクタと、
前記インダクタの他端と前記直流電圧源の低電位側端子との間に接続されており、複数のスイッチング素子が直列に接続されたスイッチング部と、
前記インダクタの他端と負荷との間に接続されているとともに、アノードが前記インダクタの他端側であり、カソードが前記負荷側となるように配置された少なくとも１つのダイオードで構成された導通部と、
前記スイッチング部に含まれる各スイッチング素子のターンＯＮおよびターンＯＦＦのスイッチングの制御を行う制御部と、
を有し、
前記制御部は、
出力端における出力電圧の検出値が設定値となるように、前記各スイッチング素子のＯＮ・ＯＦＦ動作のデューティ比を定める主制御部と、
前記各スイッチング素子のＯＦＦ期間における前記各スイッチング素子の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、前記各スイッチング素子のターンＯＦＦのタイミングを補正するタイミング補正部と、
を有するスイッチング回路。

【請求項2】

前記タイミング補正部における補正量は、前記各スイッチング素子のＯＮ期間中の前記インダクタのインダクタ電流の電流値と既知の値とに基づいて算出する、
請求項１に記載のスイッチング回路。

【請求項3】

前記スイッチング部に含まれる各スイッチング素子の寄生容量のバラツキを小さくする外付けのコンデンサを有する、
請求項１または２に記載のスイッチング回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング回路に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴの耐圧を超える回路ではＭＯＳＦＥＴを直列接続することにより高耐圧化が図られる。しかし、直列接続のＭＯＳＦＥＴは、電圧バランスが悪いなど、ＭＯＳＦＥＴ同士でバラツキがあると、一部のＭＯＳＦＥＴにデバイスの定格を超える高電圧が加わり最悪の場合に破損する恐れがある。

【0003】

直列の各ＦＥＴのドレインーソース間の電圧Ｖｄｓを測定して各Ｖｄｓをバランスされた状態に制御する制御方式が開示されている（特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１１４１４２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、各ＦＥＴのＶｄｓを測定する制御方式では、各ＦＥＴの第１端子と第２端子との間の電位差を検出する検出器をＦＥＴ毎に設ける必要があり、全体的に大型化してしまう。

【0006】

本発明は、このような課題に鑑みてなされたものであり、直列接続のスイッチング素子におけるＶｄｓを測定することなく各スイッチング素子の電圧をバランスされた状態に制御することが可能なスイッチング回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

上述した課題を解決し、目的を達成するために、本発明にかかるスイッチング回路は、高電位側端子と低電位側端子とを有しており、設定された直流電圧を出力する直流電圧源と、一端が前記直流電圧源の高電位側端子に接続されたインダクタと、前記インダクタの他端と前記直流電圧源の低電位側端子との間に接続されており、複数のスイッチング素子が直列に接続されたスイッチング部と、前記インダクタの他端と負荷との間に接続されているとともに、アノードが前記インダクタの他端側であり、カソードが前記負荷側となるように配置された少なくとも１つのダイオードで構成された導通部と、前記スイッチング部に含まれる各スイッチング素子のターンＯＮおよびターンＯＦＦのスイッチングの制御を行う制御部と、を有し、前記制御部は、出力端における出力電圧の検出値が設定値となるように、前記各スイッチング素子のＯＮ・ＯＦＦ動作のデューティ比を定める主制御部と、前記各スイッチング素子のＯＦＦ期間における前記各スイッチング素子の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、前記各スイッチング素子のターンＯＦＦのタイミングを補正するタイミング補正部と、を有することを特徴とする。

【発明の効果】

【0008】

本発明によれば、直列接続のスイッチング素子におけるＶｄｓを測定することなく各スイッチング素子の電圧をバランスされた状態に制御することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施形態に係るスイッチング回路の構成の一例を示す図である。

【図2】図２は、各スイッチング素子の第１端子と第２端子との間の電位差Ｖｄｓの変化割合を説明する図である。

【図3】図３は、キャパシタンスにバラツキがある場合の各スイッチング素子の第１端子と第２端子との間の電位差の変化割合を説明する図である。

【図4】図４は、各スイッチング素子や対応するゲート駆動回路の部品の精度のバラツキによって各スイッチング素子のターンＯＦＦのタイミングにバラツキが生じる場合の説明図である。

【図5】図５は、補正量を算出する方法を説明するための図である。

【図6】図６は、第１スイッチング素子のターンＯＦＦのタイミングを２．２１ｎｓ遅延させた場合の各電圧Ｖｄｓの変化の一例を示す図である。

【図7】図７は、実施形態に係るスイッチング回路の変形例を示す図である。

【発明を実施するための形態】

【0010】

以下に、本発明にかかるスイッチング回路の実施形態を、図面に基づいて詳細に説明する。なお、本実施形態によりこの発明が限定されるものではない。

【0011】

（実施形態）
図１は、実施形態に係るスイッチング回路１の構成の一例を示す図である。スイッチング回路１は、直流電圧源１０、インダクタ３０、スイッチング部２０、導通部４０、平滑コンデンサ５０、電圧検出部６０、電流検出部７０、制御部８０、Ｑ１用ゲート駆動回路９１およびＱ２用ゲート駆動回路９２を有している。

【0012】

直流電圧源１０は、高電位側端子１１と低電位側端子１２とを有しており、設定された直流電圧を出力する。直流電圧源１０は、例えば、ＤＣ－ＤＣコンバータによって構成されている。本実施形態において、直流電圧を５００Ｖとし、高電位側端子１１を電位が５００Ｖのプラス端子とし、低電位側端子１２をＧＮＤ電位のＧＮＤ端子としているが、これは一例であり、これに限定されるものではない。

【0013】

例えば、高電位側端子１１の電位がＧＮＤ電位であり、低電位側端子１２の電位が－５００Ｖであってもよい。

【0014】

また、直流電圧は、１０ｋＶ以上の高電圧であってもよい。このような高電圧の場合は、後述するスイッチング部２０に含まれる直列のスイッチング素子の個数を多くして、スイッチング素子１つあたりにおける電位差を低減させることが望ましい。

【0015】

インダクタ３０は、一端が電流検出部７０を介して直流電圧源１０の高電位側端子１１に接続され、他端がスイッチング部２０に接続されている。

【0016】

スイッチング部２０は、インダクタ３０の他端と直流電圧源１０の低電位側端子１２との間に直列に接続された複数のスイッチング素子を有する。図１に示すＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がスイッチング素子の一例である。複数のスイッチング素子Ｑ１、Ｑ２は、それぞれにおいて第１端子、第２端子、および第３端子を有する。第１端子がＭＯＳＦＥＴのドレインに対応し、第２端子がＭＯＳＦＥＴのソースに対応し、第３端子がＭＯＳＦＥＴのゲートに対応する。この構成において、インダクタ３０の他端は、スイッチング素子Ｑ１の第１端子と接続される。また、直流電圧源１０の低電位側端子１２とスイッチング素子Ｑ２の第２端子とが接続される。

【0017】

導通部４０は、インダクタ３０と負荷１００との間に接続されており、一端が第１ノードＮ１に接続され、他端が高電位側出力端子Ｔ１に接続されている。低電位側出力端子Ｔ２は、第２ノードＮ２に接続されている。なお、第１ノードＮ１は、インダクタ３０とスイッチング部２０との接続点のことを指す。また、第２ノードＮ２は、スイッチング部２０と低電位側端子１２との接続点のことを指す。

【0018】

本実施形態において、導通部４０は２つのダイオード４１、４２が直列に接続された構成となっている。各ダイオード４１、４２は、アノードがインダクタ３０の他端側つまり第１ノードＮ１側で、カソードが負荷１００側つまり高電位側出力端子Ｔ１側となるように配置されている。なお、これらダイオードの数は限定されず、両端にかかる電位差等の使用環境によって、適切な数が設定される。

【0019】

平滑コンデンサ５０は、スイッチング回路１の出力端における電圧を平滑化する。本実施形態において、平滑コンデンサ５０は、高電位側出力端子Ｔ１と低電位側出力端子Ｔ２との間に接続されて、負荷１００に出力される電圧を平滑化する。

【0020】

電圧検出部６０は、スイッチング回路１の出力端の出力電圧Ｖｏｕｔを検出し、その検出信号を出力電圧の検出値（Ｖｏｕｔ＿ｄｅｔ）として主制御部８１に向けて出力する。電圧検出部６０は、高電位側出力端子Ｔ１と低電位側出力端子Ｔ２の間の電位差を出力電圧Ｖｏｕｔとして検出する。出力電圧の検出値（Ｖｏｕｔ＿ｄｅｔ）は、実際にはＡ／Ｄ変換器等を介して主制御部８１に入力されるが、ここではＡ／Ｄ変換器等の図示を省略している。

【0021】

電流検出部７０は、直流電圧源１０の高電位側端子１１とインダクタ３０との間に流れるインダクタ電流ＩＬを検出し、その検出信号をインダクタ電流ＩＬの検出値（ＩＬ＿ｄｅｔ）としてタイミング補正部８２に向けて出力する。インダクタ電流ＩＬの検出値（ＩＬ＿ｄｅｔ）は、実際にはＡ／Ｄ変換器等を介してタイミング補正部８２に入力されるが、ここではＡ／Ｄ変換器等の図示を省略している。

【0022】

制御部８０は、主制御部８１およびタイミング補正部８２を含んでいる。

【0023】

主制御部８１は、スイッチング回路１の出力端における出力電圧の検出値（Ｖｏｕｔ＿ｄｅｔ）が設定値（Ｖｏｕｔ＿ｓｅｔ）となるように、各スイッチング素子Ｑ１、Ｑ２のＯＮ・ＯＦＦ動作のディーティ比（ｄｕｔｙ）を定める。

【0024】

具体的には、設定値として次の（１）～（３）の情報を主制御部８１に入力する。これらの情報は、例えば、別の装置から主制御部８１に入力してもよいし、図示しないユーザインタフェースを介して入力してもよい。

【0025】

（１）スイッチング回路１の出力端における出力電圧の設定値Ｖｏｕｔ＿ｓｅｔ

【0026】

（２）スイッチング周期の設定値Ｔｓｗ＿ｓｅｔ又はスイッチング周波数の設定値Ｆｒｅｑ＿ｓｅｔ

【0027】

（３）デューティ比の初期値Ｄｕｔｙ＿ｉｎｉ

【0028】

上記（２）と（３）の情報によって、各スイッチング素子Ｑ１、Ｑ２のＯＮ・ＯＦＦ動作のデューティ比（ｄｕｔｙ）の初期値を定める。

【0029】

また、検出値として次の情報を入力する。

【0030】

（４）スイッチング回路１の出力端における出力電圧の検出値Ｖｏｕｔ＿ｄｅｔ

【0031】

（４）の情報は、電圧検出部６０から出力されたものである。この出力電圧の検出値Ｖｏｕｔ＿ｄｅｔが（１）の出力電圧の設定値Ｖｏｕｔ＿ｓｅｔとなるように、デューティ比（ｄｕｔｙ）の更新値（Ｄｕｔｙ）をタイミング補正部８２に出力する。

【0032】

タイミング補正部８２は、各スイッチング素子Ｑ１、Ｑ２のＯＦＦ期間における各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングを補正する。これにより、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングが異なるので、各スイッチング素子Ｑ１、Ｑ２用のスイッチング制御信号Ｓｓｗ１、Ｓｓｗ２を生成して、対応するＱ１用のゲート駆動回路９１とＱ２用のゲート駆動回路９２に向けて出力する。

【0033】

なお、タイミング補正部８２は、各スイッチング素子Ｑ１、Ｑ２がターンＯＦＦした後に、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差が大きくなる過程を経て、それぞれの電位差の合計値が出力電圧Ｖｏｕｔ（スイッチング回路１の高電位側出力端子Ｔ１と低電位側出力端子Ｔ２との間の電位差）、実施形態の一例では１０００Ｖ、と等しくなったときに、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差が、いずれも平均値に近づくように、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングを補正してもよい。

【0034】

具体的には、設定値として次の（１）～（８）の情報をタイミング補正部８２に入力する。これらの情報は、例えば別の装置から入力してもよいし、図示しないユーザインタフェースを介して入力してもよい。

【0035】

タイミング補正部８２は、（１）～（８）の情報を用いて補正時間を算出する。

【0036】

（１）スイッチング周期の設定値（Ｔｓｗ＿ｓｅｔ）又はスイッチング周波数の設定値（Ｆｒｅｑ＿ｓｅｔ）

【0037】

（２）直流電圧源１０から出力される直流電圧の設定値（Ｖｉｎ＿ｓｅｔ）

【0038】

（３）インダクタ３０のインダクタンスＬ

【0039】

（４）スイッチング素子Ｑ１の寄生容量Ｃｏｓｓ１のキャパシタンスＣｃｏｓｓ１

【0040】

（５）スイッチング素子Ｑ２の寄生容量Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ２

【0041】

（６）デューティ比（ｄｕｔｙ）の更新値（Ｄｕｔｙ）

【0042】

また、検出値として次の情報を入力する。

【0043】

（７）電流検出部７０から出力された、直流電圧源１０の高電位側端子１１とインダクタ３０との間に流れるインダクタ電流ＩＬの検出値（ＩＬ＿ｄｅｔ）

【0044】

（８）電圧検出部６０から出力された、スイッチング回路１の出力端における出力電圧の検出値（Ｖｏｕｔ＿ｄｅｔ）

【0045】

なお、（８）の検出値（Ｖｏｕｔ＿ｄｅｔ）の代わりに、次の（９）の設定値（Ｖｏｕｔ＿ｓｅｔ）を用いても良い。

【0046】

（９）スイッチング回路１の出力端における出力電圧の設定値（Ｖｏｕｔ＿ｓｅｔ）

【0047】

ただし、実際の検出値である（８）の検出値（Ｖｏｕｔ＿ｄｅｔ）を用いた方が、実際に即した制御ができるので好ましい。

【0048】

Ｑ１用ゲート駆動回路９１およびＱ２用ゲート駆動回路９２は、タイミング補正部８２から出力された各スイッチング素子Ｑ１、Ｑ２用のスイッチング制御信号Ｓｓｗ１、Ｓｓｗ２に基づいて、対応するスイッチング素子Ｑ１、Ｑ２のそれぞれの第３端子と第２端子との間の電位差を制御して、各スイッチング素子Ｑ１、Ｑ２のＯＮ・ＯＦＦ動作を制御する。

【0049】

＜各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２への充電動作の説明＞

【0050】

上記の構成では、各スイッチング素子Ｑ１、Ｑ２がＯＮのときに、第１ノードＮ１が直流電圧源１０の低電位側端子１２の電位（ＧＮＤ電位）と同じ電位になる。このとき、導通部４０は非導通なので、直流電圧源１０の高電位側端子１１→インダクタ３０→スイッチング素子Ｑ１→スイッチング素子Ｑ２→直流電圧源１０の低電位側端子１２の経路で電流が流れる。

【0051】

なお、各スイッチング素子Ｑ１、Ｑ２がターンＯＮすると、寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に充電されていた電荷が放電されるので、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差は絶対値が小さくなっていく。

【0052】

その後、各スイッチング素子Ｑ１、Ｑ２が同時にターンＯＦＦすると、各スイッチング素子Ｑ１、Ｑ２の第１端子（ドレイン）と第２端子（ソース）との間が非導通状態となる。ターンＯＦＦ直後は、寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電されていないので、第１ノードＮ１の電位は、出力電圧Ｖｏｕｔ（１０００Ｖ）よりも低い。そのため、導通部４０は導通していない。

【0053】

各スイッチング素子Ｑ１、Ｑ２が同時にターンＯＦＦした後、インダクタ３０側からスイッチング部２０に含まれる各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に電流が流れる経路が生じて、寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電されていく。これにより、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差は絶対値が大きくなっていく。その結果、スイッチング部２０の両端間（一端と他端との間）の電位差は絶対値が大きくなっていく。そして、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差の合計値が、出力電圧Ｖｏｕｔ（１０００Ｖ）と同じになると、電位差の変化が止まり、第１ノードＮ１の電位が高電位側出力端子Ｔ１の電位と同じになる。そのため、導通部４０が導通する。

【0054】

図２は、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｖｄｓの変化割合を説明する図である。図２（ａ）には、図１に示す回路を簡略して示している。図２（ｂ）には、各スイッチング素子Ｑ１、Ｑ２のＯＮ・ＯＦＦ動作下におけるそれぞれの第３端子と第２端子の間の電位差Ｖｇｓ（Ｑ１Ｖｇｓ、Ｑ２Ｖｇｓ）と、それぞれの第１端子と第２端子の間の電位差Ｖｄｓ（Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓ）と、インダクタ電流ＩＬと、出力電圧Ｖｏｕｔとの関係の一例を示している。

【0055】

一例として、図２には、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２にバラツキがなく同じキャパシタンスであるときのものを示している。上述したインダクタ３０側から寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に電流が流れる経路で寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電される際、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓは、同じ変化割合で大きくなっていく。図２（ｂ）の、各スイッチング素子Ｑ１、Ｑ２のそれぞれの電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓは、同じ変化割合で変化するため一つに重なっている。

【0056】

各スイッチング素子Ｑ１、Ｑ２が同時にターンＯＦＦした場合、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓは同時に同じ変化割合で大きくなる。従って、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓの合計値が高電位側出力端子Ｔ１と低電位側出力端子Ｔ２との間の電位差と同じになったときの電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓは、平均値と同じになる。

【0057】

図２（ｂ）に示すように、出力電圧Ｖｏｕｔが１０００Ｖ（直流電圧源１０の低電位側出力端子Ｔ２に対する高電位側出力端子Ｔ１の電位が１０００Ｖ）、第１スイッチング素子Ｑ１の寄生容量Ｃｏｓｓ１のキャパシタンスＣｃｏｓｓ１が１００ｐＦ、第２スイッチング素子Ｑ２の寄生容量Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ２が１００ｐＦの場合、第１スイッチング素子Ｑ１の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓは５００Ｖ、第２スイッチング素子Ｑ２の第１端子と第２端子との間の電位差Ｑ２Ｖｄｓは５００Ｖとなる。この例では、スイッチング素子Ｑ１、Ｑ２の２つなので、平均値は５００Ｖとなる。すなわち、スイッチング素子Ｑ１およびスイッチング素子Ｑ２のそれぞれにおいて第１端子と第２端子との間の電位差Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓは共に平均値５００Ｖと同じになる。

【0058】

＜タイミング補正を行う理由について＞
一方、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２にバラツキがあるとする。この場合には、各スイッチング素子Ｑ１、Ｑ２のそれぞれにおいて、第１端子と第２端子との間の電位差Ｖｄｓ（電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓ）の変化割合が異なる。

【0059】

図３は、キャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２にバラツキがある場合の各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓの変化割合を説明する図である。図３（ａ）には、キャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２にバラツキがある回路を簡略して示している。図３（ｂ）には、図３（ａ）に示す回路における、電位差Ｖｇｓ（Ｑ１Ｖｇｓ、Ｑ２Ｖｇｓ）と、電位差Ｖｄｓ（Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓ）と、インダクタ電流ＩＬと、出力電圧Ｖｏｕｔとの関係の一例を示している。なお、図３（ｂ）には、電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓとの変化割合の違いを示すためターンオフ時の拡大図を並べて示している。

【0060】

上述したインダクタ３０側から寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に電流が流れる経路で寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電される際、図３（ｂ）の拡大図に示されるように、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓは、異なる変化割合で大きくなっていく。同時に異なる変化割合で大きくなるため、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓの差が大きくなる。

【0061】

図３（ｂ）に示すように、例えば、出力電圧Ｖｏｕｔが１０００Ｖ（直流電圧源１０の低電位側出力端子Ｔ２に対する高電位側出力端子Ｔ１の電位が１０００Ｖ）、第１スイッチング素子Ｑ１の寄生容量Ｃｏｓｓ１のキャパシタンスＣｃｏｓｓ１が１００ｐＦ、第２スイッチング素子Ｑ２の寄生容量Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ２が２００ｐＦであったとする。この場合、拡大図に示されるように、充電動作で第１スイッチング素子Ｑ１の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓは６６７Ｖ、第２スイッチング素子Ｑ２の第１端子と第２端子との間の電位差Ｑ２Ｖｄｓは３３３Ｖとなる。この段階で、導通部４０が導通する。

【0062】

すなわち、各スイッチング素子Ｑ１、Ｑ２のそれぞれの第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓとの間に差が生じる。この差が大きい場合には、スイッチング素子Ｑ１またはスイッチング素子Ｑ２の耐圧上限値を超えてしまう可能性がある。もし、スイッチング素子Ｑ１またはスイッチング素子Ｑ２で耐圧上限値を超えてしまうと、そのスイッチング素子（スイッチング素子Ｑ１またはスイッチング素子Ｑ２）が破損してしまう。

【0063】

＜タイミング補正を行う理由について（その他の例）＞
また、各スイッチング素子Ｑ１、Ｑ２や対応するゲート駆動回路９１、９２の部品の精度のバラツキによって、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングにバラツキが生じる可能性がある。

【0064】

図４は、各スイッチング素子Ｑ１、Ｑ２や対応するゲート駆動回路９１、９２の部品の精度のバラツキによって各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングにバラツキが生じる場合の説明図である。図４には、図２などの回路において、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングにバラツキが生じる場合の、電位差Ｖｇｓ（Ｑ１Ｖｇｓ、Ｑ２Ｖｇｓ）と、電位差Ｖｄｓ（Ｑ１Ｖｄｓ、Ｑ２Ｖｄｓ）と、インダクタ電流ＩＬと、出力電圧Ｖｏｕｔとの関係の一例を示している。また、電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓとのずれを示すためターンオフ時の拡大図を並べて示している。なお、図４に示す例では、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２は、ともに１００ｐＦである。

【0065】

図４において、各スイッチング素子Ｑ１、Ｑ２の第３端子と第２端子との間の電位差（電位差Ｑ１Ｖｇｓと電位差Ｑ２Ｖｇｓ）は、ターンＯＦＦのタイミングによりズレが生じる。

【0066】

上述したインダクタ３０側から寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に電流が流れる経路で寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電される際、図４の拡大図に示されるように、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓは、同じ変化割合で大きくなっていく。同じ変化割合で大きくなるが、ターンオフのタイミングが異なるので、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓに差が生じる。

【0067】

図４に示すように、例えば、第１スイッチング素子Ｑ１よりも第２スイッチング素子Ｑ２の方が、ターンＯＦＦのタイミングが早い場合は、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２が同じであっても、第２スイッチング素子Ｑ２の方が、第１端子と第２端子との間の電位差Ｖｄｓの変化が早く始まる。そのために、それぞれの電位差Ｖｄｓ（電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓ）の合計値が出力電圧Ｖｏｕｔ（スイッチング回路１の高電位側出力端子Ｔ１と低電位側出力端子Ｔ２との間の電位差）と等しくなったときに、第２スイッチング素子Ｑ２の方が、電位差Ｖｄｓが大きくなる。具体的には、ターンＯＦＦのタイミングが５ｎｓ早いとき、図４に示す例では第１スイッチング素子Ｑ１の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓは２７５Ｖ、第２スイッチング素子Ｑ２の第１端子と第２端子との間の電位差Ｑ２Ｖｄｓは７２５Ｖとなる。なお、この段階で、導通部４０が導通する。

【0068】

＜タイミング補正の効果＞
本実施形態のスイッチング回路１は、タイミング補正部８２を有しており、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングを補正することができる。このため、たとえ、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２にバラツキがあったり、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングにバラツキがあったりしても、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時における各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓのバラツキを低減させることができる。

【0069】

その結果、スイッチング素子Ｑ１、Ｑ２の耐圧上限値を超える可能性が低減し、ひいては、スイッチング損失の増加による破損の可能性を低減させることができる。

【0070】

＜補正方法の実施例＞
上記のように、各スイッチング素子Ｑ１、Ｑ２がターンＯＦＦすると、インダクタ３０側からスイッチング部２０に含まれる各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２に電流が流れる経路が生じて、寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２が充電される。これにより、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓは絶対値が大きくなっていく。

【0071】

そのため、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時のインダクタ電流ＩＬの電流値（以下、インダクタ電流ＩＬの電流値のことをインダクタ電流値と称する）が分かれば、インダクタ電流値と他の既知の値とに基づいてタイミング補正部８２における補正量を算出することができる。

【0072】

以下、インダクタ電流値と他の既知の値とに基づいてタイミング補正部８２が補正量を算出する方法を図５を参照しながら詳しく説明する。

【0073】

図５は、補正量を算出する方法を説明するための図である。

【0074】

［ステップ１］
次の式（１）を用いて、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時のインダクタ電流値ＩＬ＿ｐｅａｋを算出する。式（１）に使用する値は、下記の（ａ）～（ｅ）である。本実施形態における条件を式（１）に当てはめると、インダクタ電流値ＩＬ＿ｐｅａｋは２２．６Ａとなる。

【0075】

なお、この段階では、スイッチング部２０に含まれる全てのスイッチング素子Ｑ１、Ｑ２が同時にターンＯＮおよびターンＯＦＦするものとする。

【0076】

ＩＬ＿ｐｅａｋ ＝ ＩＬ＿０＋Ｖｉｎ／Ｌ×Ｔｏｎ
＝ ２２．６Ａ ・・・・ （１）

【0077】

（ａ）～（ｅ）について図５を参照しながら説明する。

【0078】

（ａ）ＩＬ＿０
各スイッチング素子Ｑ１、Ｑ２のターンＯＮ時のインダクタ３０のインダクタ電流値である。このインダクタ電流値ＩＬ＿０は、例えば、電流検出部７０で検出すればよい。

【0079】

本実施形態の場合、図５（ｂ）に示される、各スイッチング素子Ｑ１、Ｑ２のターンＯＮ時に電流検出部７０で検出したインダクタ３０のインダクタ電流値ＩＬ＿０は、１７．６Ａであるとする。

【0080】

なお、本実施形態では、スイッチング回路１が昇圧チョッパとして機能するので、インダクタ３０のインダクタ電流値ＩＬは、図５（ｂ）に示されるように、各スイッチング素子Ｑ１、Ｑ２のＯＮ期間（Ｔｏｎ）に一定の傾き、すなわち単位時間当たりの電流変化量で上昇していき、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時に最大値（ピーク値）ＩＬ＿ｐｅａｋとなる。また、上記の傾きは、式（１）中の「Ｖｉｎ／Ｌ×Ｔｏｎ」で表される。

【0081】

これまでの説明で分かるように、式（１）は一次関数なので、必ずしも各スイッチング素子Ｑ１、Ｑ２のターンＯＮ時にインダクタ電流値ＩＬ＿０を検出する必要はない。すなわち、各スイッチング素子Ｑ１、Ｑ２のＯＮ期間中に、インダクタ３０のインダクタ電流値を検出すれば、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時のインダクタ電流値ＩＬ＿ｐｅａｋを算出することができる。

【0082】

ただし、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時の直前にインダクタ電流値を検出すると、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時までにタイミング補正部８２において、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングの補正量を算出することができないので、算出時間を考慮して、インダクタ電流値の検出タイミングを定める必要がある。

【0083】

（ｂ）Ｖｉｎ
直流電圧源１０の端子間（高電位側端子１１と低電位側端子１２との間）の電位差（５００Ｖ）である。また、直流電圧源１０から出力する直流電圧（５００Ｖ）は安定しているので、直流電圧源１０から出力する直流電圧の設定値Ｖｉｎ＿ｓｅｔを用いることができる。設定値Ｖｉｎ＿ｓｅｔは既知の値である。なお、本実施形態では、直流電圧源１０から出力する直流電圧（５００Ｖ）の設定値Ｖｉｎ＿ｓｅｔは、５００Ｖである。

【0084】

（ｃ）Ｖｏｕｔ
スイッチング回路１の出力電圧Ｖｏｕｔ（スイッチング回路１の高電位側出力端子Ｔ１と低電位側出力端子Ｔ２との間の電位差）と同じである。また、上記のように、電圧検出部６０で検出した出力電圧Ｖｏｕｔをフィードバックすることによって、出力電圧Ｖｏｕｔの安定化を図っているので、既知の値である出力電圧Ｖｏｕｔの設定値Ｖｏｕｔ＿ｓｅｔを用いることができる。もちろん、電圧検出部６０で検出した出力電圧Ｖｏｕｔを用いてもよい。なお、本実施形態では、出力電圧Ｖｏｕｔの設定値Ｖｏｕｔ＿ｓｅｔは、１０００Ｖである。

【0085】

（ｄ）Ｔｏｎ
スイッチング素子Ｑ１、Ｑ２のＯＮ・ＯＦＦ動作の１周期中のＯＮ期間の時間である。そのため、スイッチング周期の設定値Ｔｓｗ＿ｓｅｔとデューティ比ｄｕｔｙとに基づいて、時間Ｔｏｎを算出することができる。もちろん、スイッチング周波数の設定値Ｆｒｅｑ＿ｓｅｔとデューティ比ｄｕｔｙを用いて時間Ｔｏｎを算出してもよい。スイッチング周期の設定値Ｔｓｗ＿ｓｅｔ、スイッチング周波数の設定値Ｆｒｅｑ＿ｓｅｔおよびデューティ比ｄｕｔｙは既知の値である。なお、本実施形態では、デューティ比ｄｕｔｙは５０％である。

【0086】

（ｅ）Ｌ
インダクタ３０のインダクタンスＬである。インダクタ３０のインダクタンスＬは予め測定しているので、既知の値である。なお、本実施形態では、インダクタ３０のインダクタンスＬは５００μＨである。

【0087】

［ステップ２］
次に、ステップ１で算出した各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時のインダクタ電流値ＩＬ＿ｐｅａｋを用いて、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓが、それぞれ平均値に近づくように、各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦのタイミングを補正するための補正時間Δｔｎを算出する。補正時間Δｔｎは、一例としてターンＯＦＦのタイミングを遅延させる遅延時間として利用できる。

【0088】

例えば、直流電圧源１０の高電位側端子１１の電位が５００Ｖ、第１スイッチング素子Ｑ１の寄生容量Ｃｏｓｓ１のキャパシタンスＣｃｏｓｓ１が１００ｐＦ、第２スイッチング素子Ｑ２の寄生容量Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ２が２００ｐＦの場合に、ステップ１で算出したＩＬ＿ｐｅａｋが２２．６Ａであったとする。また、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差の平均値Ｖａｖｅは５００Ｖであるとする。

【0089】

この条件において、各スイッチング素子Ｑ１、Ｑ２がターンＯＦＦした後に、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓが大きくなる過程を経て、各電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓが上記の平均値Ｖａｖｅになればよい。

【0090】

そこで、スイッチング素子Ｑ１、Ｑ２毎に、第１端子と第２端子との間の電位差の変化割合を算出する。

【0091】

第１スイッチング素子Ｑ１の第１端子と第２端子との間の電位差の変化割合ΔＶｄｓ１／Δｔは、下記の式（２）で表わされ、第２スイッチング素子Ｑ２の第１端子と第２端子との間の電位差の変化割合ΔＶｄｓ２／Δｔは、下記の式（３）で表わされる。

【0092】

ただし、第１スイッチング素子Ｑ１の寄生容量Ｃｏｓｓ１のキャパシタンスをＣｃｏｓｓ１とし、第２スイッチング素子Ｑ２の寄生容量Ｃｏｓｓ２のキャパシタンスをＣｃｏｓｓ２とする。

【0093】

ΔＶｄｓ１／Δｔ ＝ ＩＬ＿ｐｅａｋ／ Ｃｃｏｓｓ１
＝２２．６Ａ／１００ｐＦ ＝ ２２６Ｖ／ｎｓ ・・・（２）

【0094】

ΔＶｄｓ２／Δｔ ＝ ＩＬ＿ｐｅａｋ／ Ｃｃｏｓｓ２
＝ ２２．６Ａ／２００ｐＦ ＝ １１３Ｖ／ｎｓ ・・・（３）

【0095】

次に、上記の式（２）および式（３）で算出した変化割合のときに、各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差Ｑ１Ｖｄｓと電位差Ｑ２Ｖｄｓが上記の平均値Ｖａｖｅまで変化する時間である変化時間を算出する。

【0096】

第１スイッチング素子Ｑ１の変化時間Ｔｑ１は次の式（４）で表わされ、第２スイッチング素子Ｑ２の変化時間Ｔｑ２は次の式（５）で表わされる。

【0097】

Ｔｑ１ ＝ Ｖａｖｅ／（ΔＶｄｓ１／Δｔ）
＝ ５００Ｖ／（２２６Ｖ／ｎｓ） ＝ ２．２１ｎｓ ・・・（４）

【0098】

Ｔｑ２ ＝ Ｖａｖｅ／（ΔＶｄｓ２／Δｔ）
＝ ５００Ｖ／（１１３Ｖ／ｎｓ） ＝ ４．４２ｎｓ ・・・（５）

【0099】

したがって、式（４）と式（５）との差が補正時間Δｔｎとなり、寄生容量のキャパシタンスが小さいスイッチング素子のターンＯＦＦのタイミングを、式（４）と式（５）との差だけ遅延させればよい。上記の例では、第１スイッチング素子Ｑ１のターンＯＦＦのタイミングを２．２１ｎｓ遅延させればよい。

【0100】

図６は、第１スイッチング素子Ｑ１のターンＯＦＦのタイミングを２．２１ｎｓ遅延させた場合のＱ１ＶｄｓとＱ２Ｖｄｓの変化の一例を示す図である。

【0101】

タイミング補正部８２が第１スイッチング素子Ｑ１のターンＯＦＦのタイミングを２．２１ｎｓ遅延させたことにより、図６に示されるようにＱ２Ｖｇｓに対しＱ１Ｖｇｓが遅延時間の２．２１ｎｓに基づいて遅れて変化し、これらの変化に基づいてＱ１ＶｄｓとＱ２Ｖｄｓがそれぞれの変化割合で大きくなり、それぞれが平均値Ｖａｖｅの５００Ｖもしくは５００Ｖ付近で収まる。平均値Ｖａｖｅは、スイッチング素子の数が２つなので、Ｖｏｕｔ／２で表している。

【0102】

なお、上記では、スイッチング部２０にスイッチング素子Ｑ１、Ｑ２が含まれる例を示したが、スイッチング素子の数は２つに限定されない。３つ以上の場合は、電位差の平均値Ｖａｖｅが異なるが、その他は同様にして、各スイッチング素子の第１端子と第２端子との間の電位差が、それぞれ平均値に近づくように、各スイッチング素子のターンＯＦＦのタイミングを補正する補正時間を算出することができる。

【0103】

このように、本実施形態に係るスイッチング回路は、従来技術のように、スイッチング素子の耐圧上限値を超えないように、スイッチング素子毎に、各スイッチング素子の第１端子と第２端子との間の電位差を検出する検出器を設ける必要がないので、小型化が可能である。

【0104】

＜実施形態の変形例＞
図７は、実施形態に係るスイッチング回路の変形例を示す図である。各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のキャパシタンスＣｃｏｓｓ１、Ｃｃｏｓｓ２は予め測定することができる。そのため、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のバラツキを小さくするようなコンデンサ（Ｃ＿ａｄｄ１、Ｃ＿Ａｄｄ２）を、図７に示されるように各スイッチング素Ｑ１、Ｑ２に外付けする。このようにコンデンサ（Ｃ＿ａｄｄ１、Ｃ＿Ａｄｄ２）を設けることで各スイッチング素子Ｑ１、Ｑ２のターンＯＦＦ時における各スイッチング素子Ｑ１、Ｑ２の第１端子と第２端子との間の電位差のバラツキを低減させることができる。

【0105】

なお、市販されているコンデンサは、キャパシタンスが段階的に設定されているため、各スイッチング素子Ｑ１、Ｑ２の寄生容量Ｃｏｓｓ１、Ｃｏｓｓ２のバラツキを０（ゼロ）にすることは困難であるが、バラツキを小さくすることができる。

【0106】

そのため、上記のタイミング補正部における補正時間が短くてすむ。ひいては、補正精度を高めることができる。

【0107】

本発明は、上述した実施形態以外にも、特許請求の範囲に記載した技術的思想の範囲内において種々の異なる実施形態にて実施されてよいものである。

【符号の説明】

【0108】

１ スイッチング回路
１０ 直流電圧源
１１ 高電位側端子
１２ 低電位側端子
２０ スイッチング部
３０ インダクタ
４０ 導通部
４１、４２ ダイオード
５０ 平滑コンデンサ
６０ 電圧検出部
７０ 電流検出部
８０ 制御部
８１ 主制御部
８２ タイミング補正部
９１ Ｑ１用のゲート駆動回路
９２ Ｑ２用のゲート駆動回路
１００ 負荷
Ｃｏｓｓ１、Ｃｏｓｓ２ 寄生容量
Ｃｃｏｓｓ１ スイッチング素子Ｑ１の規制容量のキャパシタンス
Ｃｃｏｓｓ２ スイッチング素子Ｑ２の規制容量のキャパシタンス
ＩＬ インダクタ電流
Ｌ インダクタンス
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｑ１、Ｑ２ スイッチング素子
Ｓｓｗ１ スイッチング素子Ｑ１用のスイッチング制御信号
Ｓｓｗ２ スイッチング素子Ｑ２用のスイッチング制御信号
Ｔ１ 高電位側出力端子
Ｔ２ 低電位側出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】