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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024140969
(43)【公開日】2024-10-10
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 1/38 20060101AFI20241003BHJP
【ＦＩ】
H03M1/38
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023052368
(22)【出願日】2023-03-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】野村 尚弘
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA01
5J022BA06
5J022CA07
5J022CB01
5J022CF02
5J022CF04
(57)【要約】
【課題】変換精度を改善した逐次比較型Ａ／Ｄコンバータを提供する。
【解決手段】バッファ回路２００は、ＳＡＲ－ＡＤＣの容量型Ｄ／Ａコンバータ１１０に基準電圧Ｖｒを供給する。基準電圧源２１０は、定電圧ＶＲＥＦを生成する。初段増幅器２２０は、定電圧ＶＲＥＦを受ける。出力バッファ２４０は、初段増幅器２２０の出力電圧Ｖｍに応じた電圧Ｖｎを受ける。フィルタ２３０は、初段増幅器２２０と出力バッファ２４０の間に挿入され、出力バッファ２４０から初段増幅器２２０に向かう信号に対して作用する。
【選択図】図２
【解決手段】バッファ回路２００は、ＳＡＲ－ＡＤＣの容量型Ｄ／Ａコンバータ１１０に基準電圧Ｖｒを供給する。基準電圧源２１０は、定電圧ＶＲＥＦを生成する。初段増幅器２２０は、定電圧ＶＲＥＦを受ける。出力バッファ２４０は、初段増幅器２２０の出力電圧Ｖｍに応じた電圧Ｖｎを受ける。フィルタ２３０は、初段増幅器２２０と出力バッファ２４０の間に挿入され、出力バッファ２４０から初段増幅器２２０に向かう信号に対して作用する。
【選択図】図２
【特許請求の範囲】
【請求項1】
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、
を備え、
前記バッファ回路は、
定電圧を生成する基準電圧源と、
前記定電圧を増幅する初段増幅器と、
前記初段増幅器の出力電圧に応じた電圧を受ける利得１の出力バッファと、
前記初段増幅器と前記出力バッファの間に挿入され、前記出力バッファから前記初段増幅器に向かう信号に対して作用するフィルタと、
を備え、
前記出力バッファの差動アンプのテイル電流が、前記初段増幅器の差動アンプのテイル電流より大きい、逐次比較型Ａ／Ｄコンバータ。
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、
を備え、
前記バッファ回路は、
定電圧を生成する基準電圧源と、
前記定電圧を増幅する初段増幅器と、
前記初段増幅器の出力電圧に応じた電圧を受ける利得１の出力バッファと、
前記初段増幅器と前記出力バッファの間に挿入され、前記出力バッファから前記初段増幅器に向かう信号に対して作用するフィルタと、
を備え、
前記出力バッファの差動アンプのテイル電流が、前記初段増幅器の差動アンプのテイル電流より大きい、逐次比較型Ａ／Ｄコンバータ。
【請求項2】
前記フィルタは、前記初段増幅器から前記出力バッファに向かう信号にも作用する、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項3】
前記フィルタは、ＲＣＲ型である、請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項4】
前記フィルタは、ＲＣ型である、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項5】
前記初段増幅器は非反転増幅器である、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項6】
前記初段増幅器はボルテージフォロアである、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項7】
前記出力バッファはボルテージフォロアである、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項8】
前記初段増幅器のテイル電流源と、前記出力バッファのテイル電流源は、共通のトランジスタによってバイアスされている、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－６４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳＡＲ－ＡＤＣでは、しきい値電圧を生成するために、容量性Ｄ／Ａコンバータ（ＣＤＡＣ）が利用される。ＣＤＡＣは、複数のキャパシタと、複数のキャパシタを基準電圧によって個別に充電するスイッチ群を備える。基準電圧は、バッファ回路から供給される。
【0005】
ここで、スイッチ群の切り替えによって、バッファ回路が生成する基準電圧が変動する。基準電圧の変動は、ＣＤＡＣの変換精度、ひいてはＳＡＲ－ＡＤＣの変換精度の低下を招く。
【0006】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、変換精度を改善した逐次比較型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、容量型Ｄ／Ａコンバータと、容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、を備える。バッファ回路は、定電圧を生成する基準電圧源と、定電圧を増幅する初段増幅器と、初段増幅器の出力電圧に応じた電圧を受ける出力バッファと、初段増幅器と出力バッファの間に挿入され、出力バッファから初段増幅器に向かう信号に対して作用するフィルタと、を備える。出力バッファの差動アンプのテイル電流が、初段増幅器の差動アンプのテイル電流より大きい。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【0009】
本開示のある態様によれば、変換精度を改善できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、容量型Ｄ／Ａコンバータと、容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、を備える。バッファ回路は、定電圧を生成する基準電圧源と、定電圧を増幅する初段増幅器と、初段増幅器の出力電圧に応じた電圧を受ける出力バッファと、初段増幅器と出力バッファの間に挿入され、出力バッファから初段増幅器に向かう信号に対して作用するフィルタと、を備える。出力バッファの差動アンプのテイル電流が、初段増幅器の差動アンプのテイル電流より大きい。
【0013】
この構成によると、バッファ回路を２段構成とし、その間に逆向きの信号伝搬を阻止するフィルタを挿入したことにより、容量型ＤＡＣがスイッチングしたときの基準電圧の振動が、初段増幅器に伝わるのを防止できる。これにより、基準電圧源が生成する定電圧の揺れを抑えることができ、バッファ回路の出力である基準電圧を安定化できる。
【0014】
一実施形態において、フィルタは、ＲＣＲ型であってもよい。
【0015】
一実施形態において、フィルタは、ＲＣ型であってもよい。
【0016】
一実施形態において、初段増幅器は非反転増幅器であってもよい。
【0017】
一実施形態において、出力バッファはボルテージフォロアであってもよい。
【0018】
一実施形態において、初段増幅器はボルテージフォロアであってもよい。
【0019】
一実施形態において、初段増幅器のテイル電流源と、出力バッファのテイル電流源は、共通のトランジスタによってバイアスされていてもよい。
【0020】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0021】
（実施形態）
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0022】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0023】
図１は、実施形態に係る逐次比較型Ａ／Ｄコンバータ（ＳＡＲ－ＡＤＣ）１００の基本構成を示すブロック図である。ＳＡＲ－ＡＤＣ１００は、一つの半導体基板に一体集積化される。ＳＡＲ－ＡＤＣ１００は、Ａ／Ｄコンバータの専用のチップであってもよいし、他の機能を有するＩＣ（Integrated Circuit）に集積化されてもよい。あるいは、ＳＡＲ－ＡＤＣ１００は、デジタル部とアナログ部が別々のチップで構成されてもよい。
【0024】
ＳＡＲ－ＡＤＣ１００は、容量型ＤＡＣ１１０、コンパレータ１２０、コントローラ１３０を備える。容量型ＤＡＣ１１０は、入力電圧ＶＩＮをサンプリングする。そして容量型ＤＡＣ１１０は、制御コードＣＯＤＥｋに応じたしきい値電圧ＶＴＨｋを生成する。ｋは、逐次比較処理のサイクルを示す。コンパレータ１２０は、容量型ＤＡＣ１１０の状態にもとづいて、入力電圧ＶＩＮとしきい値電圧ＶＴＨｋの大小関係を示す比較信号ｃｏｍｐを発生する。たとえば比較信号ｃｏｍｐは、入力信号ＶＩＮがしきい値電圧ＶＴＨｋより大きいときにＨ（ハイ）、小さいときにＬ（ロー）である。コントローラ１３０は、コンパレータ１２０の出力ｃｏｍｐにもとづいて、次のサイクルｋ＋１の制御コードＣＯＤＥｋ＋１を決定する。ＳＡＲ－ＡＤＣ１００はこの動作を繰り返す。
【0025】
容量型ＤＡＣ１１０には、バッファ回路２００から基準電圧Ｖｒが供給されている。容量型ＤＡＣ１１０は、基準電圧Ｖｒを利用して、内部のキャパシタを充電する。
【0026】
図２は、バッファ回路２００の回路図である。バッファ回路２００は、基準電圧源２１０、初段増幅器２２０、フィルタ２３０、出力バッファ２４０を備える。基準電圧源２１０は、基準電圧ＶＲＥＦを生成する。その限りでないが、基準電圧源２１０はバンドギャップリファレンス回路であってもよいし、その他の定電圧源であってもよい。
【0027】
初段増幅器２２０は、基準電圧ＶＲＥＦを利得ｇで増幅する。利得ｇは、基準電圧ＶＲＥＦと、容量型ＤＡＣ１１０に供給すべき基準電圧Ｖｒにもとづいて定めればよい。
ｇ＝Ｖｒ／ＶＲＥＦ
ｇ＝Ｖｒ／ＶＲＥＦ
【0028】
初段増幅器２２０の出力電圧Ｖｍは、以下の式で表される。
Ｖｍ＝ｇ×ＶＲＥＦ
Ｖｍ＝ｇ×ＶＲＥＦ
【0029】
出力バッファ２４０は、初段増幅器２２０の出力電圧Ｖｍにもとづく電圧Ｖｎを受ける。出力バッファ２４０の利得は１であり、その役割はインピーダンス変換である。出力バッファ２４０の出力電圧Ｖｒの電圧レベルは、初段増幅器２２０の出力電圧Ｖｍの電圧レベルと等しい。
【0030】
初段増幅器２２０と出力バッファ２４０の間には、フィルタ２３０が挿入される。ただしフィルタ２３０は、一般的なそれとは異なり、その機能は、出力バッファ２４０から初段増幅器２２０に向かう信号を阻止することにあり、その機能を奏するように構成される。
【0031】
出力バッファ２４０は、初段増幅器２２０に比べて相対的に高速動作するように構成される。具体的には、出力バッファ２４０および初段増幅器２２０はいずれもオペアンプを用いて構成されており、オペアンプの初段には、差動アンプが設けられる。出力バッファ２４０のオペアンプの差動アンプのテイル電流（バイアス電流）は、初段増幅器２２０のオペアンプの初段差動アンプのテイル電流よりも大きい。
【0032】
以上がバッファ回路２００の構成である。
【0033】
本開示は、図１および図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0034】
図３は、一実施例に係るバッファ回路２００Ａの回路図である。バッファ回路２００Ａの初段増幅器２２０Ａは、非反転増幅器であり、オペアンプＯＡ１、抵抗Ｒ１１，Ｒ１２を含む。初段増幅器２２０Ａの利得ｇは、ｇ＝（Ｒ１１＋Ｒ１２）／Ｒ１１である。トランジスタＭｐ１は、初段増幅器２２０のオペアンプＯＡ１の初段の差動アンプのテイル電流源２２２を示している。
【0035】
一方で、出力バッファ２４０はボルテージフォロア回路であり、その利得は１である。出力バッファ２４０は、オペアンプＯＡ２を含み、オペアンプＯＡ２の反転入力端子と出力が接続されている。トランジスタＭｐ２は、オペアンプＯＡ２の初段の差動アンプのテイル電流源２４２を示している。
【0036】
テイル電流源２４２が生成する電流Ｉｔ２と、テイル電流源２２２が生成する電流Ｉｔ１は、以下の関係を満たしている。
Ｉｔ２＞Ｉｔ１
Ｉｔ２＞Ｉｔ１
【0037】
トランジスタＭｐ１，Ｍｐ２には、トランジスタＭｐ０が接続される。トランジスタＭｐ０，Ｍｐ１，Ｍｐ２は、トランジスタＭｐ０を入力とし、トランジスタＭｐ１，Ｍｐ２を出力とするカレントミラー回路を形成している。トランジスタＭｐ０には、基準電流ＩＲＥＦが供給される。つまりトランジスタＭｐ１，Ｍｐ２は、共通のトランジスタＭｐ０によってバイアスされており、トランジスタＭｐ１，Ｍｐ２には、基準電流ＩＲＥＦに比例するテイル電流Ｉｔ１、Ｉｔ２が流れる。トランジスタＭｐ２のサイズ（Ｗ／Ｌ ゲート幅／ゲート長）は、トランジスタＭｐ１のサイズよりも大きく設計されており、これにより、Ｉｔ２＞Ｉｔ１となる。
【0038】
フィルタ２３０Ａは、抵抗Ｒ３１およびキャパシタＣ３１を含む。上述のようにフィルタ２３０Ａの機能は、出力バッファ２４０から初段増幅器２２０に向かう信号を阻止することにある。この機能は、抵抗Ｒ３１およびキャパシタＣ３１からなるＲＣフィルタが担う。
【0039】
またフィルタ２３０Ａはさらに、抵抗Ｒ３２を含んでいる。初段増幅器２２０Ａから見たときに、キャパシタＣ３１は容量性負荷となる。キャパシタＣ３１が初段増幅器２２０Ａの出力に直接接続されると、初段増幅器２２０Ａの安定性が低下するため、初段増幅器２２０Ａの設計が難しくなる。抵抗Ｒ３２は、分離抵抗の役割を果たしており、これにより初段増幅器２２０Ａの安定性を高めることができる。また、抵抗Ｒ３２とキャパシタＣ３１がローパスフィルタを形成するため、初段増幅器２２０Ａからフィルタ２３０Ａに向かうノイズ信号も除去できる。
【0040】
以上がバッファ回路２００Ａの構成である。
【0041】
バッファ回路２００Ａの利点は、比較技術との対比によって明確となる。そこで比較技術の構成およびそれにおいて生ずる問題を説明する。
【0042】
図４は、比較技術に係るバッファ回路２００Ｒの回路図である。バッファ回路２００Ｒは、基準電圧源２１０および非反転増幅器２２０Ｒを備える。非反転増幅器２２０Ｒは、オペンプＯＡ４，抵抗Ｒ４１，Ｒ４２を含み、その利得はｇ＝（Ｒ４１＋Ｒ４２）／Ｒ４１である。非反転増幅器２２０Ｒの出力電圧が、基準電圧Ｖｒとして容量型ＤＡＣ１１０に供給される。
【0043】
ＳＡＲ－ＡＤＣ１００の容量型ＤＡＣ１１０が、制御コードＣＯＤＥに応じてスイッチングするとき、非反転増幅器２２０Ｒの出力ノードの電位Ｖｒを振動させる。この振動（ノイズ信号）は、抵抗Ｒ４２を介して、オペアンプＯＰ４の反転入力端子（サミングノード）に回り込む。ここで抵抗Ｒ４２は、容量Ｃｐ２とともにローパスフィルタを形成するため、反転入力端子に周り込む信号は遅れることとなる。これにより反転入力端子のセトリングが遅くなり、振動する出力のセトリングが遅くなる。
【0044】
また、オペアンプＯＰ４の反転入力端子と非反転入力端子の間にも寄生容量Ｃｐ１が存在する。この寄生容量Ｃｐ１を介してノイズ信号が、基準電圧源２１０の出力ノードにまで伝搬する。ここで基準電圧源２１０は、バンドギャップリファレンス回路などであり、出力インピーダンスがゼロの理想電圧源ではなく、無視できない出力インピーダンスを有している。そのためノイズ信号は、基準電圧ＶＲＥＦを変化させる。基準電圧ＶＲＥＦが変化すると、非反転増幅器２２０Ｒの出力電圧Ｖｒも変化してしまう。さらに、基準電圧源２１０が、非反転増幅器２２０Ｒのみでなく、他の回路ブロックとも共有される場合、基準電圧ＶＲＥＦが変化すると、回路全体の性能が低下するこことなる。
【0045】
図５は、図４のバッファ回路２００Ｒの動作波形図（シミュレーション結果）である。上段は出力電圧Ｖｒを、下段は基準電圧ＶＲＥＦを示している。各図において、右の波形は、左の波形を電圧軸方向に拡大したものである。
【0046】
シミュレーションの条件は以下の通りである。
基準電圧ＶＲＥＦ＝１Ｖ
ゲインｇ＝２
基準電圧Ｖｒ＝２Ｖ
シミュレーションでは、時刻ｔ０において、容量型ＤＡＣ１１０のコードＣＯＤＥを、容量型ＤＡＣ１１０の発生電圧が０Ｖから２Ｖまでフルコードに相当する量、変化させた。また基準電圧源２１０の出力インピーダンスを１ＭΩとしている。
基準電圧ＶＲＥＦ＝１Ｖ
ゲインｇ＝２
基準電圧Ｖｒ＝２Ｖ
シミュレーションでは、時刻ｔ０において、容量型ＤＡＣ１１０のコードＣＯＤＥを、容量型ＤＡＣ１１０の発生電圧が０Ｖから２Ｖまでフルコードに相当する量、変化させた。また基準電圧源２１０の出力インピーダンスを１ＭΩとしている。
【0047】
容量型ＤＡＣ１１０においてスイッチングが発生すると、バッファ回路２００Ｒの出力電圧Ｖｒは振動するが、０．３μｓ程度でセトリングしているように見える。しかしながら下段の拡大波形を見ると出力電圧Ｖｒは、目標レベルである２Ｖよりも低い電圧に収束しており、誤差が生じている。
【0048】
下段の基準電圧ＶＲＥＦの波形を参照すると、スイッチングの後、基準電圧ＶＲＥＦ、すなわち非反転増幅器２２０Ｒの入力電圧が、１Ｖよりも低い電圧レベルとなっていることが分かる。これは、抵抗Ｒ４２および寄生容量Ｃｐ１を介したノイズの回り込みの影響である。基準電圧ＶＲＥＦがずれることにより、それが増幅されて、出力電圧Ｖｒの誤差となって現れている。
【0049】
このように、比較技術では、容量型ＤＡＣ１１０のスイッチングのたびに基準電圧Ｖｒが誤差を持つ。したがって、ＳＡＲ－ＡＤＣ１００の変換精度が低下する。あるいはスイッチングごとに、基準電圧Ｖｒが正常な電圧レベル（この例では２Ｖ）まで戻るまで待つ必要があり、ＳＡＲ－ＡＤＣ１００の動作速度が低下する。
【0050】
また基準電圧ＶＲＥＦを、他の回路ブロックと共有する場合には、基準電圧ＶＲＥＦの誤差が他の回路ブロックに伝搬し、ＳＡＲ－ＡＤＣ１００の性能を低下させる。
【0051】
以上が比較技術において発生する問題である。実施例に戻る。
【0052】
図６は、図３のバッファ回路２００Ａの動作波形図（シミュレーション結果）である。シミュレーションの条件は、図５と同じである。図６には、上から順に、出力バッファ２４０の出力電圧Ｖｒ、基準電圧ＶＲＥＦ、初段増幅器２２０Ａの出力電圧Ｖｍ、初段増幅器２２０の入力電圧Ｖｎが示される。
【0053】
このシミュレーション結果から分かるように、実施例では、基準電圧ＶＲＥＦが１Ｖに保たれている。また、バッファ回路２００Ａの出力電圧Ｖｒは、０．１μｓ（時刻ｔ２）に収束しており、比較技術の０．３μｓ（時刻ｔ１）よりもセトリング時間を短縮することができる。さらに、セトリング後の電圧レベルは、２Ｖとなっており、比較技術に比べて、誤差を低減できていることが分かる。
【0054】
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
【0055】
（変形例１）
図７は、変形例１に係るバッファ回路２００Ｂの回路図である。このバッファ回路２００Ｂでは、初段増幅器２２０Ｂが、ボルテージフォロアとなっており、その他は、図３のバッファ回路２００Ａと同様である。この構成によっても、図３のバッファ回路２００Ａと同様の効果が得られる。
図７は、変形例１に係るバッファ回路２００Ｂの回路図である。このバッファ回路２００Ｂでは、初段増幅器２２０Ｂが、ボルテージフォロアとなっており、その他は、図３のバッファ回路２００Ａと同様である。この構成によっても、図３のバッファ回路２００Ａと同様の効果が得られる。
【0056】
（変形例２）
図８は、変形例２に係るバッファ回路２００Ｃの回路図である。このバッファ回路２００Ｃでは、フィルタ２３０Ｃの構成が、図３のフィルタ２３０Ａと異なっており、具体的には抵抗Ｒ３２が省略されている。この構成によっても、図３のバッファ回路２００Ａと同様の効果が得られる。抵抗Ｒ３２がないため、回路面積を小さくできるという効果がある。
図８は、変形例２に係るバッファ回路２００Ｃの回路図である。このバッファ回路２００Ｃでは、フィルタ２３０Ｃの構成が、図３のフィルタ２３０Ａと異なっており、具体的には抵抗Ｒ３２が省略されている。この構成によっても、図３のバッファ回路２００Ａと同様の効果が得られる。抵抗Ｒ３２がないため、回路面積を小さくできるという効果がある。
【0057】
ただし、初段増幅器２２０の出力に、フィルタ２３０ＣのキャパシタＣ３１が直接接続されるため、安定性の観点では不利である。
【0058】
図９は、図３のバッファ回路２００Ａと、図８のバッファ回路２００Ｃそれぞれにおける、初段増幅器２２０の周波数特性を示す図である。（i）が、抵抗Ｒ３１の無いバッファ回路２００Ｃの周波数特性を示し、（ii）が抵抗Ｒ３１があるバッファ回路２００Ａの周波数特性を示す。抵抗Ｒ３１が無い構成では、高域においてセカンドポールによって急激に位相が回転する。したがってオペアンプの構成によっては回路が不安定となる。これに対して抵抗Ｒ３１を挿入することにより、キャパシタＣ３１が分離されるため、周波数特性を改善できる。
【0059】
(付記)
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0060】
（項目１）
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、
を備え、
前記バッファ回路は、
定電圧を生成する基準電圧源と、
前記定電圧を増幅する初段増幅器と、
前記初段増幅器の出力電圧に応じた電圧を受ける利得１の出力バッファと、
前記初段増幅器と前記出力バッファの間に挿入され、前記出力バッファから前記初段増幅器に向かう信号に対して作用するフィルタと、
を備え、
前記出力バッファの差動アンプのテイル電流が、前記初段増幅器の差動アンプのテイル電流より大きい、逐次比較型Ａ／Ｄコンバータ。
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファ回路と、
を備え、
前記バッファ回路は、
定電圧を生成する基準電圧源と、
前記定電圧を増幅する初段増幅器と、
前記初段増幅器の出力電圧に応じた電圧を受ける利得１の出力バッファと、
前記初段増幅器と前記出力バッファの間に挿入され、前記出力バッファから前記初段増幅器に向かう信号に対して作用するフィルタと、
を備え、
前記出力バッファの差動アンプのテイル電流が、前記初段増幅器の差動アンプのテイル電流より大きい、逐次比較型Ａ／Ｄコンバータ。
【0061】
（項目２）
前記フィルタは、前記初段増幅器から前記出力バッファに向かう信号にも作用する、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記フィルタは、前記初段増幅器から前記出力バッファに向かう信号にも作用する、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0062】
（項目３）
前記フィルタは、ＲＣＲ型である、項目２に記載の逐次比較型Ａ／Ｄコンバータ。
前記フィルタは、ＲＣＲ型である、項目２に記載の逐次比較型Ａ／Ｄコンバータ。
【0063】
（項目４）
前記フィルタは、ＲＣ型である、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記フィルタは、ＲＣ型である、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0064】
（項目５）
前記初段増幅器は非反転増幅器である、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記初段増幅器は非反転増幅器である、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0065】
（項目６）
前記初段増幅器はボルテージフォロアである、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記初段増幅器はボルテージフォロアである、項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0066】
（項目７）
前記出力バッファはボルテージフォロアである、項目１から６のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記出力バッファはボルテージフォロアである、項目１から６のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0067】
（項目８）
前記初段増幅器のテイル電流源と、前記出力バッファのテイル電流源は、共通のトランジスタによってバイアスされている、項目１から７のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記初段増幅器のテイル電流源と、前記出力バッファのテイル電流源は、共通のトランジスタによってバイアスされている、項目１から７のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0068】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
【符号の説明】
【0069】
１００ ＳＡＲ－ＡＤＣ
１１０ 容量型ＤＡＣ
１２０ コンパレータ
１３０ コントローラ
２００ バッファ回路
２１０ 基準電圧源
２２０ 初段増幅器
２３０ フィルタ
２４０ 出力バッファ
１１０ 容量型ＤＡＣ
１２０ コンパレータ
１３０ コントローラ
２００ バッファ回路
２１０ 基準電圧源
２２０ 初段増幅器
２３０ フィルタ
２４０ 出力バッファ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】