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特開2024-140970定電流回路、タイマー回路、ワンショットマルチバイブレータ回路、半導体集積回路
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024140970
(43)【公開日】2024-10-10
(54)【発明の名称】定電流回路、タイマー回路、ワンショットマルチバイブレータ回路、半導体集積回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20241003BHJP
H03K 3/355 20060101ALI20241003BHJP
H03K 3/011 20060101ALI20241003BHJP
【ＦＩ】
G05F1/56 310T
H03K3/355
H03K3/011
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023052369
(22)【出願日】2023-03-28
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】野村 尚弘
【テーマコード（参考）】
5H430
5J300
【Ｆターム（参考）】
5H430BB01
5H430BB09
5H430BB12
5H430CC05
5H430EE06
5H430EE17
5H430GG11
5J300AA02
5J300BB04
5J300DD02
5J300DD11
5J300DD15
5J300PP01
5J300QA02
5J300RA03
5J300TB03
5J300UA02
5J300UA12
5J300UA14
5J300UA20
5J300UA31
(57)【要約】 （修正有）
【課題】電源電圧に依存する電流を生成可能な定電流回路を提供する。
【解決手段】定電流回路１００において、第１カレントミラー回路ＣＭ１は、電源ラインＶＤＤと接地ラインＧＮＤの一方である第１ラインＬ１と接続される。電源ラインＶＤＤと接地ラインＧＮＤの他方である第２ラインＬ２と、第１カレントミラー回路ＣＭ１の入力ノードとの間には、基準抵抗Ｒ１およびゲートドレイン間が接続されたＭＯＳＦＥＴである基準トランジスタＭ１の直列接続回路１１０が設けられる。第２カレントミラー回路ＣＭ２は、第２ラインＬ２と接続され、基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を生成する。定電流回路１００は、第１カレントミラー回路ＣＭ１から出力される第２電流Ｉ２と、第２カレントミラー回路ＣＭ１から出力される第１電流Ｉ１の差である第３電流Ｉ３に応じた電流を出力する。
【選択図】図１
【解決手段】定電流回路１００において、第１カレントミラー回路ＣＭ１は、電源ラインＶＤＤと接地ラインＧＮＤの一方である第１ラインＬ１と接続される。電源ラインＶＤＤと接地ラインＧＮＤの他方である第２ラインＬ２と、第１カレントミラー回路ＣＭ１の入力ノードとの間には、基準抵抗Ｒ１およびゲートドレイン間が接続されたＭＯＳＦＥＴである基準トランジスタＭ１の直列接続回路１１０が設けられる。第２カレントミラー回路ＣＭ２は、第２ラインＬ２と接続され、基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を生成する。定電流回路１００は、第１カレントミラー回路ＣＭ１から出力される第２電流Ｉ２と、第２カレントミラー回路ＣＭ１から出力される第１電流Ｉ１の差である第３電流Ｉ３に応じた電流を出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、
前記電源ラインと前記接地ラインの他方である第２ラインと、前記第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、
前記第２ラインと接続され、基準電流を折り返し、第１電流を生成する第２カレントミラー回路と、
を備え、
前記第１カレントミラー回路から出力される第２電流と、前記第２カレントミラー回路から出力される前記第１電流の差である第３電流に応じた電流を出力可能に構成された、定電流回路。
前記電源ラインと前記接地ラインの他方である第２ラインと、前記第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、
前記第２ラインと接続され、基準電流を折り返し、第１電流を生成する第２カレントミラー回路と、
を備え、
前記第１カレントミラー回路から出力される第２電流と、前記第２カレントミラー回路から出力される前記第１電流の差である第３電流に応じた電流を出力可能に構成された、定電流回路。
【請求項2】
前記第２カレントミラー回路は、前記基準電流を折り返して第４電流を生成し、
前記定電流回路は、
前記第４電流を折り返し、第５電流を生成する第３カレントミラー回路をさらに備え、
前記第５電流と前記第３電流の和である第６電流に応じた電流を出力可能である、請求項１に記載の定電流回路。
前記定電流回路は、
前記第４電流を折り返し、第５電流を生成する第３カレントミラー回路をさらに備え、
前記第５電流と前記第３電流の和である第６電流に応じた電流を出力可能である、請求項１に記載の定電流回路。
【請求項3】
前記第２カレントミラー回路は、前記基準電流を折り返して第７電流を生成し、
前記定電流回路は、
前記第６電流を折り返し、第８電流を生成する第４カレントミラー回路をさらに備え、
前記第７電流と前記第８電流の差である第９電流に応じた電流を出力可能である、請求項２に記載の定電流回路。
前記定電流回路は、
前記第６電流を折り返し、第８電流を生成する第４カレントミラー回路をさらに備え、
前記第７電流と前記第８電流の差である第９電流に応じた電流を出力可能である、請求項２に記載の定電流回路。
【請求項4】
前記第９電流を折り返し、第１０電流を生成する第５カレントミラー回路をさらに備え、
前記第１０電流に応じた電流を出力可能である、請求項３に記載の定電流回路。
前記第１０電流に応じた電流を出力可能である、請求項３に記載の定電流回路。
【請求項5】
前記第１０電流を折り返し、第１１電流を生成する第６カレントミラー回路をさらに備え、
前記第１１電流に応じた電流を出力可能である、請求項４に記載の定電流回路。
前記第１１電流に応じた電流を出力可能である、請求項４に記載の定電流回路。
【請求項6】
キャパシタと、
前記キャパシタを充電する請求項１から５のいずれかに記載の定電流回路と、
前記キャパシタの電圧を受けるインバータと、
を備える、タイマー回路。
前記キャパシタを充電する請求項１から５のいずれかに記載の定電流回路と、
前記キャパシタの電圧を受けるインバータと、
を備える、タイマー回路。
【請求項7】
請求項６に記載のタイマー回路を備える、ワンショットマルチバイブレータ回路。
【請求項8】
ヒューズを備えるワンタイムメモリ回路と、
パルス信号を受ける請求項７に記載のワンショットマルチバイブレータ回路を含むトリミング回路と、
を備える、半導体集積回路。
パルス信号を受ける請求項７に記載のワンショットマルチバイブレータ回路を含むトリミング回路と、
を備える、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、定電流回路に関する。
【背景技術】
【0002】
一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。
【0003】
一般的には、基準電流のコピーにはカレントミラー回路が利用される。カレントミラー回路により生成されるバイアス電流は、電源電圧に依存しないため、多くの用途において好ましい。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－０７３２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一方で、電源電圧に対して所望の依存性をもって変化する電流を生成できると便利な場合もある。
【0006】
本開示はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、電源電圧に依存する電流を生成可能な定電流回路の提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様の定電流回路は、電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、電源ラインと接地ラインの他方である第２ラインと、第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、第２ラインと接続され、基準電流を折り返し、第１電流を生成する第２カレントミラー回路と、を備える。定電流回路は、第１カレントミラー回路から出力される第２電流と、第２カレントミラー回路から出力される第１電流の差である第３電流に応じた電流を出力可能に構成される。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0009】
本開示のある態様によれば、電源電圧に依存する電流を生成できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
（実施形態の概要）
一実施形態に係る定電流回路は、電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、電源ラインと接地ラインの他方である第２ラインと、第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、第２ラインと接続され、基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を生成する第２カレントミラー回路と、を備える。この定電流回路は、第１カレントミラー回路から出力される第２電流Ｉ２と、第２カレントミラー回路から出力される第１電流Ｉ１の差である第３電流Ｉ３に応じた電流を出力可能に構成される。
一実施形態に係る定電流回路は、電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、電源ラインと接地ラインの他方である第２ラインと、第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、第２ラインと接続され、基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を生成する第２カレントミラー回路と、を備える。この定電流回路は、第１カレントミラー回路から出力される第２電流Ｉ２と、第２カレントミラー回路から出力される第１電流Ｉ１の差である第３電流Ｉ３に応じた電流を出力可能に構成される。
【0013】
抵抗に流れる電流ＩＲは、
ＩＲ＝（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
である。Ｖｇｓ１は、基準トランジスタのゲートソース間電圧であり、Ｖｇｓ２は、第１カレントミラー回路の入力側のＭＯＳＦＥＴのゲートソース間電圧である。
ＩＲ＝（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
である。Ｖｇｓ１は、基準トランジスタのゲートソース間電圧であり、Ｖｇｓ２は、第１カレントミラー回路の入力側のＭＯＳＦＥＴのゲートソース間電圧である。
【0014】
第１カレントミラー回路の電流増幅率をｘとすると、第２電流Ｉ２は、
Ｉ２＝ｘ・ＩＲ
となる。第２カレントミラー回路の電流増幅率をαとすると、第１電流Ｉ１は、
Ｉ１＝α・ＩＲＥＦ
である。したがって、第３電流Ｉ３は、
Ｉ３＝Ｉ１－Ｉ２＝α・ＩＲＥＦ－ｘ・ＩＲ
＝α・ＩＲＥＦ－ｘ・（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
となる。したがって、αおよびｘを調節することにより、電源電圧ＶＤＤに対して所望の依存性および極性を有する定電流Ｉ３を生成できる。
Ｉ２＝ｘ・ＩＲ
となる。第２カレントミラー回路の電流増幅率をαとすると、第１電流Ｉ１は、
Ｉ１＝α・ＩＲＥＦ
である。したがって、第３電流Ｉ３は、
Ｉ３＝Ｉ１－Ｉ２＝α・ＩＲＥＦ－ｘ・ＩＲ
＝α・ＩＲＥＦ－ｘ・（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
となる。したがって、αおよびｘを調節することにより、電源電圧ＶＤＤに対して所望の依存性および極性を有する定電流Ｉ３を生成できる。
【0015】
一実施形態において、第２カレントミラー回路は、基準電流ＩＲＥＦを折り返して第４電流Ｉ４を生成してもよい。定電流回路は、第４電流Ｉ４を折り返し、第５電流Ｉ５を生成する第３カレントミラー回路をさらに備えてもよい。定電流回路は、第３電流Ｉ３と第５電流Ｉ５の差である第６電流Ｉ６に応じた電流を出力可能であってもよい。
【0016】
一実施形態において、第２カレントミラー回路は、基準電流ＩＲＥＦを折り返して第７電流Ｉ７を生成してもよい。定電流回路は、第６電流Ｉ６を折り返し、第８電流Ｉ８を生成する第４カレントミラー回路をさらに備えてもよい。定電流回路は、第７電流Ｉ７と第８電流Ｉ８の差である第９電流Ｉ９に応じた電流を出力可能であってもよい。
【0017】
一実施形態において、定電流回路は、第９電流Ｉ９を折り返し、第１０電流Ｉ１０を生成する第５カレントミラー回路をさらに備えてもよい。定電流回路は、第１０電流Ｉ１０に応じた電流を出力可能であってもよい。
【0018】
一実施形態において、定電流回路は、第１０電流Ｉ１０を折り返し、第１１電流Ｉ１１を生成する第６カレントミラー回路をさらに備えてもよい。定電流回路は、第１１電流Ｉ１１に応じた電流を出力可能であってもよい。
【0019】
一実施形態に係るタイマー回路は、キャパシタと、キャパシタを充電する上述のいずれかの定電流回路と、キャパシタの電圧を受けるインバータと、を備えてもよい。電源電圧に応じてインバータのしきい値が変化する。このしきい値の変化に追従するように、定電流回路の出力電流に電源電圧依存性を持たせることにより、電源電圧によらないタイマー設定が可能となる。
【0020】
一実施形態に係るワンショットマルチバイブレータ回路は、上述のタイマー回路を備えてもよい。これにより、電源電圧によらずに同じパルス幅を出力できる。
【0021】
一実施形態に係る半導体集積回路は、ヒューズを備えるワンタイムメモリ回路と、パルス信号を受ける上述のいずれかのワンショットマルチバイブレータ回路を含むトリミング回路と、を備えてもよい。
【0022】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0023】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0024】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0025】
（実施形態）
（実施例１）
図１は、実施例１に係る定電流回路１００の回路図である。定電流回路１００は、基準トランジスタＭ１、基準抵抗Ｒ１、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２を備える。
（実施例１）
図１は、実施例１に係る定電流回路１００の回路図である。定電流回路１００は、基準トランジスタＭ１、基準抵抗Ｒ１、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２を備える。
【0026】
第１カレントミラー回路ＣＭ１は、電源ラインＶＤＤと接地ラインＧＮＤの一方である第１ラインＬ１と接続される。カレントミラー回路ＣＭ１は、ＮＭＯＳトランジスタＭ２，Ｍ３を含み、電流増幅率（カレントミラー比）ｘを有する。カレントミラー比は１より大きくてもよいし、１より小さくてもよいし、１であってもよい。
【0027】
基準抵抗Ｒ１および基準トランジスタＭ１を含む直列接続回路１１０は、電源ラインＶＤＤと接地ラインＧＮＤの他方である第２ラインＬ２と、第１カレントミラー回路ＣＭ１の入力ノードとの間に設けられる。この例では、第１ラインＬ１は、接地ラインＧＮＤである。第２ラインＬ２は電源ラインＶＤＤである。基準トランジスタＭ１は、ゲートドレイン間が結線されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、電圧クランプ素子として機能する。
【0028】
第２カレントミラー回路ＣＭ２は、第２ラインＬ２と接続され、基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を生成する。カレントミラー回路ＣＭ１は、ＰＭＯＳトランジスタＭ４、Ｍ５を含み、電流増幅率αを有する。基準電流ＩＲＥＦは、図示しない基準電流源によって生成され、電源電圧によらない一定の電流である。
【0029】
この定電流回路１００は、第１カレントミラー回路ＣＭ１から出力される第２電流Ｉ２と、第２カレントミラー回路ＣＭ２から出力される第１電流Ｉ１の差である第３電流Ｉ３に応じた電流を出力可能に構成される。なお、出力するとは、電流の向きがソース（吐き出し）の場合と、シンク（吸い込み）の場合を含みうる。電流は、ソースの向きを正として表し、シンクの向きを負として表すものとする。
【0030】
トランジスタＭＮ１，ＭＰ１それぞれのゲートには、図示しないカスコードバイアスキャパシタ回路によって生成されるバイアス電圧ＶＮ，ＶＰが印加される。
【0031】
基準抵抗Ｒ１に流れる電流ＩＲは、
ＩＲ＝（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
である。Ｖｇｓ１は、基準トランジスタＭ１のゲートソース間電圧である。Ｖｇｓ２は、第１カレントミラー回路ＣＭ１の入力側のＭＯＳＦＥＴのゲートソース間電圧である。
ＩＲ＝（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
である。Ｖｇｓ１は、基準トランジスタＭ１のゲートソース間電圧である。Ｖｇｓ２は、第１カレントミラー回路ＣＭ１の入力側のＭＯＳＦＥＴのゲートソース間電圧である。
【0032】
第１カレントミラー回路ＣＭ１の電流増幅率ｘを用いて、第２電流Ｉ２は、
Ｉ２＝ｘ・ＩＲ
と表される。第２カレントミラー回路ＣＭ２の電流増幅率αを用いて、第１電流Ｉ１は、
Ｉ１＝α・ＩＲＥＦ
と表される．したがって、第３電流Ｉ３は、
Ｉ３＝Ｉ１－Ｉ２＝α・ＩＲＥＦ－ｘ・ＩＲ
＝α・ＩＲＥＦ－ｘ・（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
となる。したがって、αおよびｘを調節することにより、電源電圧ＶＤＤに対して所望の依存性および極性を有する定電流Ｉ３を生成できる。
Ｉ２＝ｘ・ＩＲ
と表される。第２カレントミラー回路ＣＭ２の電流増幅率αを用いて、第１電流Ｉ１は、
Ｉ１＝α・ＩＲＥＦ
と表される．したがって、第３電流Ｉ３は、
Ｉ３＝Ｉ１－Ｉ２＝α・ＩＲＥＦ－ｘ・ＩＲ
＝α・ＩＲＥＦ－ｘ・（ＶＤＤ－Ｖｇｓ１－Ｖｇｓ２）／Ｒ
となる。したがって、αおよびｘを調節することにより、電源電圧ＶＤＤに対して所望の依存性および極性を有する定電流Ｉ３を生成できる。
【0033】
（実施例２）
図２は、実施例２に係る定電流回路１００Ａの回路図である。定電流回路１００Ａは、図１の定電流回路１００に加えて、第３カレントミラー回路ＣＭ３およびトランジスタＭＰ２、ＭＮ２をさらに備える。第２カレントミラー回路ＣＭ２は、トランジスタＭ６をさらに含んでおり、基準電流ＩＲＥＦを折り返して第４電流Ｉ４を生成する。基準電流ＩＲＥＦに対する第４電流Ｉ４のカレントミラー比（電流増幅器）βを用いると、第４電流Ｉ４は、
Ｉ４＝β・ＩＲＥＦ
と表される。
図２は、実施例２に係る定電流回路１００Ａの回路図である。定電流回路１００Ａは、図１の定電流回路１００に加えて、第３カレントミラー回路ＣＭ３およびトランジスタＭＰ２、ＭＮ２をさらに備える。第２カレントミラー回路ＣＭ２は、トランジスタＭ６をさらに含んでおり、基準電流ＩＲＥＦを折り返して第４電流Ｉ４を生成する。基準電流ＩＲＥＦに対する第４電流Ｉ４のカレントミラー比（電流増幅器）βを用いると、第４電流Ｉ４は、
Ｉ４＝β・ＩＲＥＦ
と表される。
【0034】
第３カレントミラー回路ＣＭ３は、ＮＭＯＳトランジスタＭ８，Ｍ９を含んでおり、第４電流Ｉ４を折り返し、第５電流Ｉ５を生成する。第３カレントミラー回路ＣＭ３の電流増幅率ｍを用いると、第５電流Ｉ５は、
Ｉ５＝ｍ・Ｉ４＝ｍ・β・ＩＲＥＦ
と表される。
Ｉ５＝ｍ・Ｉ４＝ｍ・β・ＩＲＥＦ
と表される。
【0035】
定電流回路１００Ａは、第３電流Ｉ３と第５電流Ｉ５の差である第６電流Ｉ６に応じた電流を出力可能である。
Ｉ６＝Ｉ３－Ｉ５＝α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ
Ｉ６＝Ｉ３－Ｉ５＝α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ
【0036】
（実施例３）
図３は、実施例３に係る定電流回路１００Ｂの回路図である。定電流回路１００Ｂは、図２の定電流回路１００Ａに加えて、第４カレントミラー回路ＣＭ４およびトランジスタＭＰ３、ＭＮ３をさらに備える。第２カレントミラー回路ＣＭ２は、トランジスタＭ７をさらに含んでおり、基準電流ＩＲＥＦを折り返して第７電流Ｉ７を生成する。基準電流ＩＲＥＦに対する第７電流Ｉ７のカレントミラー比（電流増幅器）γを用いると、第７電流Ｉ７は、
Ｉ７＝γ・ＩＲＥＦ
と表される。
図３は、実施例３に係る定電流回路１００Ｂの回路図である。定電流回路１００Ｂは、図２の定電流回路１００Ａに加えて、第４カレントミラー回路ＣＭ４およびトランジスタＭＰ３、ＭＮ３をさらに備える。第２カレントミラー回路ＣＭ２は、トランジスタＭ７をさらに含んでおり、基準電流ＩＲＥＦを折り返して第７電流Ｉ７を生成する。基準電流ＩＲＥＦに対する第７電流Ｉ７のカレントミラー比（電流増幅器）γを用いると、第７電流Ｉ７は、
Ｉ７＝γ・ＩＲＥＦ
と表される。
【0037】
第４カレントミラー回路ＣＭ４は、トランジスタＭ１０，Ｍ１１を含み、第６電流Ｉ６を折り返し、第８電流Ｉ８を生成する。第４カレントミラー回路ＣＭ４の電流増幅率ｎを用いると、第８電流Ｉ８は、
Ｉ８＝ｎ・Ｉ６
と表される。
Ｉ８＝ｎ・Ｉ６
と表される。
【0038】
定電流回路１００Ｂは、第７電流Ｉ７と第８電流Ｉ８の差である第９電流Ｉ９に応じた電流を出力可能である。
Ｉ９＝Ｉ７－Ｉ８＝γ・ＩＲＥＦ－ｎ（α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ）
Ｉ９＝Ｉ７－Ｉ８＝γ・ＩＲＥＦ－ｎ（α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ）
【0039】
（実施例４）
図４は、実施例４に係る定電流回路１００Ｃの回路図である。定電流回路１００Ｃは、図３の定電流回路１００Ｂに加えて、第５カレントミラー回路ＣＭ５、第６カレントミラー回路ＣＭ６およびトランジスタＭＰ４、ＭＮ４をさらに備える。
図４は、実施例４に係る定電流回路１００Ｃの回路図である。定電流回路１００Ｃは、図３の定電流回路１００Ｂに加えて、第５カレントミラー回路ＣＭ５、第６カレントミラー回路ＣＭ６およびトランジスタＭＰ４、ＭＮ４をさらに備える。
【0040】
第５カレントミラー回路ＣＭ５は、トランジスタＭ１２，Ｍ１３を含み、第９電流Ｉ９を折り返し、第１０電流Ｉ１０を生成する。第５カレントミラー回路ＣＭ５の電流増幅率ｐを用いると、第１０電流Ｉ１０は、
Ｉ１０＝ｐ・Ｉ９
と表される。
Ｉ１０＝ｐ・Ｉ９
と表される。
【0041】
第６カレントミラー回路ＣＭ６は、トランジスタＭ１４，Ｍ１５を含み、第１０電流Ｉ１０を折り返し、第１１電流Ｉ１１を生成する。第６カレントミラー回路ＣＭ６の電流増幅率ｒを用いると、第１１電流Ｉ１１は、
Ｉ１１＝ｒ・Ｉ１０＝ｒ・ｐ・Ｉ９
と表される。
Ｉ１１＝ｒ・Ｉ１０＝ｒ・ｐ・Ｉ９
と表される。
【0042】
定電流回路１００Ｃは、第１１電流Ｉ１１を出力可能である。
Ｉ１１＝ｒ・ｐ・｛γ・ＩＲＥＦ－ｎ（α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ）｝
Ｉ１１＝ｒ・ｐ・｛γ・ＩＲＥＦ－ｎ（α・ＩＲＥＦ－ｘ・ＩＲ－ｍ・β・ＩＲＥＦ）｝
【0043】
続いて定電流回路１００～１００Ｃ（１００と総称する）の用途を説明する。
【0044】
図５は、定電流回路１００を備えるタイマー回路２００の回路図である。タイマー回路２００は、定電流回路１００、キャパシタＣ１、スイッチＳＷ１、インバータ２１０を備える。キャパシタＣ１は一端が接地されている。スイッチＳＷ１は、キャパシタＣ１と並列に接続される。インバータ２１０は、キャパシタＣ１の電圧ＶＣ１を受け、しきい値電圧との大小関係を示す出力信号ＯＵＴを生成する。定電流回路１００は、キャパシタＣ１に充電電流Ｉを供給する。
【0045】
タイマー動作前においてスイッチＳＷ１はゼロであり、キャパシタＣ１の電圧ＶＣ１は０Ｖであり、出力信号ＯＵＴはハイである。タイマー開始とともに、スイッチＳＷ１がオフとなる。定電流回路１００が生成する充電電流によって、キャパシタＣ１が充電される。タイマー開始から時間ｔ後のキャパシタＣ１の電圧ＶＣ１は、
ＶＣ１（ｔ）＝ｔ×Ｉ／Ｃ１
となる。キャパシタＣ１の電圧ＶＣ１がしきい値電圧ＶＴＨに達すると、出力信号ＯＵＴがローとなる。キャパシタＣ１の電圧ＶＣ１がしきい値電圧ＶＴＨに達するまでの時間Ｔは、
Ｔ＝Ｃ１・ＶＴＨ／Ｉ
となる。
ＶＣ１（ｔ）＝ｔ×Ｉ／Ｃ１
となる。キャパシタＣ１の電圧ＶＣ１がしきい値電圧ＶＴＨに達すると、出力信号ＯＵＴがローとなる。キャパシタＣ１の電圧ＶＣ１がしきい値電圧ＶＴＨに達するまでの時間Ｔは、
Ｔ＝Ｃ１・ＶＴＨ／Ｉ
となる。
【0046】
インバータ２１０のしきい値電圧ＶＴＨは電源電圧ＶＤＤに依存する。定電流回路１００が生成する充電電流Ｉも、電源電圧ＶＤＤに対する依存性を持たせることができる。以下の関係式が成り立つとき、タイマー回路２００の測定時間Ｔは電源電圧ＶＤＤに依存せずに一定となる。
Ｉ（ＶＤＤ）＝Ｃ１・ＶＴＨ（ＶＤＤ）／Ｔ
つまりこの関係を満たすように、定電流回路１００のパラメータである電流増幅率（カレントミラー比）および抵抗値が設計される。
Ｉ（ＶＤＤ）＝Ｃ１・ＶＴＨ（ＶＤＤ）／Ｔ
つまりこの関係を満たすように、定電流回路１００のパラメータである電流増幅率（カレントミラー比）および抵抗値が設計される。
【0047】
ＶＴＨ（ＶＤＤ）＝ＶＤＤ／２
とすると、定電流回路１００のパラメータは以下の式を満たすように設計すればよい。
Ｉ（ＶＤＤ）＝Ｃ１・ＶＤＤ／（２・Ｔ）
とすると、定電流回路１００のパラメータは以下の式を満たすように設計すればよい。
Ｉ（ＶＤＤ）＝Ｃ１・ＶＤＤ／（２・Ｔ）
【0048】
図６は、定電流回路１００を備えるワンショットマルチバイブレータ回路３００の回路図である。ワンショットマルチバイブレータ回路３００は、パルス状の入力信号ＩＮを受け、一定のパルス幅Ｔを有する出力信号ＯＵＴを発生する。
【0049】
ワンショットマルチバイブレータ回路３００は、図５のタイマー回路２００、インバータ３０２，３０４，３０６およびフリップフロップ３１０を備える。
【0050】
入力端子ＩＮに入力されるパルス信号は、フリップフロップ３１０のクロック端子（ＣＬＫ）に入力される。フリップフロップ３１０の出力Ｑは、インバータ３０６によって反転され、スイッチＳＷ１であるＮＭＯＳトランジスタのゲートに入力される。
【0051】
タイマー回路２００の出力は、２段のインバータ３０２，３０４を含むバッファを経て、フリップフロップ３１０のリセット端子に入力される。
【0052】
図７は、定電流回路１００の出力電流Ｉの電源電圧依存性を示す図である。（i）は、図４の定電流回路１００Ｃを用いてパラメータを最適化設計した場合の特性を示す。（ii）は、図６の定電流回路１００を単純なカレントミラー回路で構成した比較技術における充電電流Ｉの特性を示す。
【0053】
図８は、図７の比較技術（ii）の電流で動作させたときのワンショットマルチバイブレータ回路３００の動作波形図である。ＩＮは入力信号を、ＯＵＴは出力信号を、ＶＣ１はキャパシタＣ１の電圧を示す。上段は電源電圧ＶＤＤが３Ｖのとき、下段は電源電圧ＶＤＤが５Ｖのときの動作を示す。比較技術では、電源電圧ＶＤＤが大きくなると、出力信号ＯＵＴのパルス幅が広がってしまう。
【0054】
図９は、図７の実施形態（i）の電流で動作させたときのワンショットマルチバイブレータ回路３００の動作波形図である。実施形態に係る定電流回路１００Ｃを用いることで、出力信号ＯＵＴのパルス幅は、電源電圧ＶＤＤに依存せずに一定となる。
【0055】
続いてワンショットマルチバイブレータ回路３００の用途を説明する。
【0056】
図１０は、ワンショットマルチバイブレータ回路３００を備える半導体集積回路４００のブロック図である。半導体集積回路４００は、アンプ４１０、電流Ｄ／Ａコンバータ４２０、ワンタイムメモリ回路４３０、トリミングインタフェース回路４４０、トリミング回路４５０を備える。
【0057】
アンプ４１０は、差動入力信号ＩＮＰ，ＩＮＮを増幅する。アンプ４１０は、たとえばオペアンプであってもよい。あるいはオペアンプと抵抗を組み合わせて構成される増幅回路、たとえば減算増幅回路、非反転増幅回路、反転増幅回路であってもよい。
【0058】
ワンタイムメモリ回路４３０はＯＴＰ（One Time Programmable）メモリである。ワンタイムメモリ回路４３０は、複数のヒューズを含んでおり、各ヒューズは、半導体集積回路４００の出荷前のトリミング工程において、独立に切断することができる。
【0059】
電流Ｄ／Ａコンバータ４２０は、ヒューズトリミング後、すなわちプログラム後のワンタイムメモリ回路４３０が記憶するコードに応じた電流を発生し、アンプ４１０の一部に供給する。電流の供給先は特に限定されない。
【0060】
トリミングは、差動入力端子ＩＮＰ，ＩＮＮを利用して行われる。２つの端子の一方（たとえばＩＮＰ端子）には、書き込み用のパルス信号が入力される。２つの端子の他方（ＩＮＮ端子）には、書き込みイネーブル信号が入力され、イネーブル信号が第１レベル（たとえばハイ）のとき、ヒューズカットモードとなり、イネーブル信号が第２レベル（たとえばロー）のとき、仮想トリミングモードとなる。
【0061】
トリミングインタフェース回路４４０はトリミング工程において、２つの入力端子ＩＮＰ，ＩＮＮの状態にもとづいて、トリミング回路４５０を制御する。
【0062】
トリミング回路４５０は、トリミングインタフェース回路４４０からの制御信号にしたがって動作する。ヒューズカットモードでは、トリミング回路４５０は、ワンタイムメモリ回路４３０のヒューズに実際に電流を供給して切断する。
【0063】
ワンタイムメモリ回路４３０は、実際にヒューズを切断することなく、仮想的な書き込みが可能となっている。仮想トリミングモードでは、トリミング回路４５０は、トリミングインタフェース回路４４０からの制御信号にしたがって、仮想的な書き込みを行う。仮想書き込みを利用することにより、最終的な書き込み（プログラム）前に、アンプ４１０の動作をチェックできる。
【0064】
トリミング回路４５０は、上述のワンショットマルチバイブレータ回路３００を利用して構成することができる。トリミング工程において、ＩＮＰ端子に入力される信号は、シリアル信号である。トリミング回路４５０は、このシリアル信号を、シフトレジスタを利用してパラレル信号に変換する。これによりシフトレジスタに、複数のヒューズに書き込むべき値が保持される。ワンショットマルチバイブレータ回路３００の出力信号は、このシフトレジスタのクロックとして利用することができる。
【0065】
（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
【0066】
図１～図４において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて、電源ラインと接地ラインとを天地反転した構成も、本開示の範囲に含まれる。この場合、第２ラインＬ２が接地ラインＧＮＤであり、第１ラインＬ１が電源ラインＶＤＤとなる。
【0067】
ワンショットマルチバイブレータ回路３００の構成は、実施形態で説明したそれに限定されず、実施形態に係るタイマー回路は、さまざまな形式のワンショットマルチバイブレータ回路に適用できる。
【0068】
ワンショットマルチバイブレータ回路３００の用途は特に限定されず、さまざまな用途に利用できる。
【0069】
また定電流回路１００は、パラメータを適切に設計することにより、負の電源電圧特性をもたせることも可能である。したがって、定電流回路１００の用途は、タイマー回路に限定されず、さまざまな応用回路に利用できる。
【0070】
実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【0071】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0072】
（項目１）
電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、
前記電源ラインと前記接地ラインの他方である第２ラインと、前記第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、
前記第２ラインと接続され、基準電流を折り返し、第１電流を生成する第２カレントミラー回路と、
を備え、
前記第１カレントミラー回路から出力される第２電流と、前記第２カレントミラー回路から出力される前記第１電流の差である第３電流に応じた電流を出力可能に構成された、定電流回路。
電源ラインと接地ラインの一方である第１ラインと接続された第１カレントミラー回路と、
前記電源ラインと前記接地ラインの他方である第２ラインと、前記第１カレントミラー回路の入力ノードとの間に設けられた、抵抗およびゲートドレイン間が接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である基準トランジスタの直列接続回路と、
前記第２ラインと接続され、基準電流を折り返し、第１電流を生成する第２カレントミラー回路と、
を備え、
前記第１カレントミラー回路から出力される第２電流と、前記第２カレントミラー回路から出力される前記第１電流の差である第３電流に応じた電流を出力可能に構成された、定電流回路。
【0073】
（項目２）
前記第２カレントミラー回路は、前記基準電流を折り返して第４電流を生成し、
前記定電流回路は、
前記第４電流を折り返し、第５電流を生成する第３カレントミラー回路をさらに備え、
前記第５電流と前記第３電流の和である第６電流に応じた電流を出力可能である、項目１に記載の定電流回路。
前記第２カレントミラー回路は、前記基準電流を折り返して第４電流を生成し、
前記定電流回路は、
前記第４電流を折り返し、第５電流を生成する第３カレントミラー回路をさらに備え、
前記第５電流と前記第３電流の和である第６電流に応じた電流を出力可能である、項目１に記載の定電流回路。
【0074】
（項目３）
前記第２カレントミラー回路は、前記基準電流を折り返して第７電流を生成し、
前記定電流回路は、
前記第６電流を折り返し、第８電流を生成する第４カレントミラー回路をさらに備え、
前記第７電流と前記第８電流の差である第９電流に応じた電流を出力可能である、項目２に記載の定電流回路。
前記第２カレントミラー回路は、前記基準電流を折り返して第７電流を生成し、
前記定電流回路は、
前記第６電流を折り返し、第８電流を生成する第４カレントミラー回路をさらに備え、
前記第７電流と前記第８電流の差である第９電流に応じた電流を出力可能である、項目２に記載の定電流回路。
【0075】
（項目４）
前記第９電流を折り返し、第１０電流を生成する第５カレントミラー回路をさらに備え、
前記第１０電流に応じた電流を出力可能である、項目３に記載の定電流回路。
前記第９電流を折り返し、第１０電流を生成する第５カレントミラー回路をさらに備え、
前記第１０電流に応じた電流を出力可能である、項目３に記載の定電流回路。
【0076】
（項目５）
前記第１０電流を折り返し、第１１電流を生成する第６カレントミラー回路をさらに備え、
前記第１１電流に応じた電流を出力可能である、項目４に記載の定電流回路。
前記第１０電流を折り返し、第１１電流を生成する第６カレントミラー回路をさらに備え、
前記第１１電流に応じた電流を出力可能である、項目４に記載の定電流回路。
【0077】
（項目６）
キャパシタと、
前記キャパシタを充電する項目１から５のいずれかに記載の定電流回路と、
前記キャパシタの電圧を受けるインバータと、
を備える、タイマー回路。
キャパシタと、
前記キャパシタを充電する項目１から５のいずれかに記載の定電流回路と、
前記キャパシタの電圧を受けるインバータと、
を備える、タイマー回路。
【0078】
（項目７）
項目６に記載のタイマー回路を備える、ワンショットマルチバイブレータ回路。
項目６に記載のタイマー回路を備える、ワンショットマルチバイブレータ回路。
【0079】
（項目８）
ヒューズを備えるワンタイムメモリ回路と、
パルス信号を受ける項目７に記載のワンショットマルチバイブレータ回路を含むトリミング回路と、
を備える、半導体集積回路。
ヒューズを備えるワンタイムメモリ回路と、
パルス信号を受ける項目７に記載のワンショットマルチバイブレータ回路を含むトリミング回路と、
を備える、半導体集積回路。
【符号の説明】
【0080】
１００ 定電流回路
Ｒ１ 基準抵抗
Ｍ１ 基準トランジスタ
ＣＭ１ 第１カレントミラー回路
ＣＭ２ 第２カレントミラー回路
ＣＭ３ 第３カレントミラー回路
ＣＭ４ 第４カレントミラー回路
ＣＭ５ 第５カレントミラー回路
ＣＭ６ 第６カレントミラー回路
ＩＲＥＦ 基準電流
Ｉ１ 第１電流
Ｉ２ 第２電流
Ｉ３ 第３電流
Ｉ４ 第４電流
Ｉ５ 第５電流
Ｉ６ 第６電流
Ｉ７ 第７電流
Ｉ８ 第８電流
Ｉ９ 第９電流
Ｉ１０ 第１０電流
２００ タイマー回路
２１０ インバータ
３００ ワンショットマルチバイブレータ回路
３０２，３０４，３０６ インバータ
３１０ フリップフロップ
４００ 半導体集積回路
４１０ アンプ
４２０ 電流Ｄ／Ａコンバータ
４３０ ワンタイムメモリ回路
４４０ トリミングインタフェース回路
４５０ トリミング回路
Ｒ１ 基準抵抗
Ｍ１ 基準トランジスタ
ＣＭ１ 第１カレントミラー回路
ＣＭ２ 第２カレントミラー回路
ＣＭ３ 第３カレントミラー回路
ＣＭ４ 第４カレントミラー回路
ＣＭ５ 第５カレントミラー回路
ＣＭ６ 第６カレントミラー回路
ＩＲＥＦ 基準電流
Ｉ１ 第１電流
Ｉ２ 第２電流
Ｉ３ 第３電流
Ｉ４ 第４電流
Ｉ５ 第５電流
Ｉ６ 第６電流
Ｉ７ 第７電流
Ｉ８ 第８電流
Ｉ９ 第９電流
Ｉ１０ 第１０電流
２００ タイマー回路
２１０ インバータ
３００ ワンショットマルチバイブレータ回路
３０２，３０４，３０６ インバータ
３１０ フリップフロップ
４００ 半導体集積回路
４１０ アンプ
４２０ 電流Ｄ／Ａコンバータ
４３０ ワンタイムメモリ回路
４４０ トリミングインタフェース回路
４５０ トリミング回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】